KR20130075657A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20130075657A
KR20130075657A KR1020120145061A KR20120145061A KR20130075657A KR 20130075657 A KR20130075657 A KR 20130075657A KR 1020120145061 A KR1020120145061 A KR 1020120145061A KR 20120145061 A KR20120145061 A KR 20120145061A KR 20130075657 A KR20130075657 A KR 20130075657A
Authority
KR
South Korea
Prior art keywords
film
layer
insulating layer
oxide semiconductor
electrode layer
Prior art date
Application number
KR1020120145061A
Other languages
English (en)
Other versions
KR102100425B1 (ko
Inventor
？페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130075657A publication Critical patent/KR20130075657A/ko
Application granted granted Critical
Publication of KR102100425B1 publication Critical patent/KR102100425B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Abstract

본 발명은 산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공한다.
산화물 반도체층을 포함한 하부 게이트 구조의 트랜지스터를 갖는 반도체 장치에 있어서, 산화물 반도체층에 접촉하도록 절연층 및 금속막을 적층한다. 금속막 위로부터 절연층 및 금속막에 산소 도핑 처리를 수행함으로써, 절연층에 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 형성함과 함께, 금속막을 산화시켜 금속 산화물막을 형성한다. 또한, 금속 산화물막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하로 한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 반도체 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
그런데, 산화물 반도체에서는 수소가 포함됨으로써 전도대에 가까운 준위(전도대보다 낮은 준위)에 도너(donor)가 생성되어 n형화된다는 것이 지적되고 있다. 그래서, 산화물 반도체를 형성할 때 수소가 혼입되지 않도록 조치하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접촉하는 게이트 절연막의 수소를 저감함으로써, 임계값 전압의 변동을 저감하는 기술이 개시되어 있다(특허문헌 3 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2009-224479호 공보
또한, 산화물 반도체에 있어서 산소 결손은 도너가 되어, 산화물 반도체 내에 캐리어인 전자를 생성한다. 트랜지스터의 채널 형성 영역을 포함한 산화물 반도체에 다수의 산소 결손이 존재하면, 채널 형성 영역 내에 전자를 발생시켜 트랜지스터의 임계값 전압을 음 방향으로 변동시키는 요인이 된다.
상술한 문제를 감안하여, 본 발명의 일 형태에서는 산화물 반도체를 사용한 반도체 장치로서, 안정된 전기적 특성을 부여하여 고신뢰성화를 도모할 수 있는 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
산화물 반도체층을 포함한 하부 게이트(bottom-gate) 구조의 트랜지스터를 갖는 반도체 장치의 제작 방법에 있어서, 산화물 반도체층에 접촉하도록 절연층 및 금속막을 적층한다. 금속막 위로부터 절연층 및 금속막에 산소 도핑 처리를 수행함으로써, 금속막을 산화시켜 금속 산화물막을 형성한다.
산소 도핑 처리에 의해 형성된 금속 산화물막은 1×1010Ωm 이상 1×1019Ωm 이하, 바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하의 저항률 ρ를 갖는 것이 바람직하다. 금속 산화물막이 상술한 범위의 저항률을 가짐으로써, 트랜지스터의 정전 파괴를 방지할 수 있다.
상술한 금속 산화물막으로서는 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블로킹 효과)가 높은 배리어성을 갖는 막을 적용한다. 예를 들어, 금속 산화물막으로서 산화 알루미늄막을 바람직하게 적용할 수 있다. 또는, 산화 알루미늄막 위에 산화 티타늄막 또는 산화 마그네슘막을 적층하여도 좋다. 산화물 반도체층 위에 배리어성을 갖는 금속 산화물막을 제공함으로써, 트랜지스터의 제작 공정중 및 제작 후에서 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체층으로 혼입되거나, 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체층으로부터 방출(이탈)되는 것을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 금속 산화물막으로서 산화 알루미늄막과 산화 티타늄막의 적층막을 적용하는 경우에는, 산화 알루미늄막 위에 제공되는 산화 티타늄막은 알루미늄막 위에 티타늄막을 적층하고, 티타늄막 위로부터 산소 도핑 처리를 수행함으로써 형성할 수 있다. 이와 마찬가지로, 금속 산화물막으로서 산화 알루미늄막과 산화 마그네슘막의 적층막을 적용하는 경우에는, 산화 알루미늄막 위에 제공되는 산화 마그네슘막은 알루미늄막 위에 마그네슘막을 적층하고, 마그네슘막 위로부터 산소 도핑 처리를 수행함으로써 형성할 수 있다.
또한, 산화 알루미늄막으로서는 그 조성이 Al2Ox로 표현되는 경우, x가 1 이상 3.5 이하인 산화 알루미늄막을 사용하는 것이 바람직하다.
또한, 금속막에 대한 산소 도핑 처리에 의해, 금속막에 접촉하여 제공된 절연층에 산소를 첨가할 수 있다. 산소가 첨가된 절연층은 화학양론적 조성보다 산소를 과잉으로 함유한 영역(이하에서 산소 과잉 영역이라고도 표기함)을 적어도 일부에 갖는다. 산화물 반도체층과 접촉하는 절연층이 산소 과잉 영역을 가짐으로써, 산화물 반도체층에 산소를 공급할 수 있게 되기 때문에, 산화물 반도체층으로부터 산소가 이탈되는 것을 방지하며 막 내의 산소 결손을 보전(補塡)할 수 있다.
산화물 반도체층과 접촉하는 절연층(예를 들어, 절연층 또는 게이트 절연층)은 최대한 물이나 수소 등의 불순물이 함유되지 않는 것이 바람직하다. 산화물 반도체층에 접촉하는 절연층에 수소가 함유되면, 상기 수소가 산화물 반도체층에 침입할 우려, 또는 상기 수소가 산화물 반도체층 내의 산소를 뽑아낼 우려가 있기 때문이다. 그러므로, 산화물 반도체층에 접촉하는 절연층은 탈수화 또는 탈수소화를 목적으로 한 열처리가 수행된 막인 것이 바람직하다.
본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재(介在)하여 게이트 전극층과 중첩되는 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 제공되며 산화물 반도체층과 접촉하는 절연층과, 절연층 위에 접촉하도록 제공된 금속 산화물막을 포함하며, 금속 산화물막의 저항률이 1×1010Ωm 이상 1×1019Ωm 이하인, 반도체 장치이다.
또한, 본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재하여 게이트 전극층과 중첩되는 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 제공되며 산화물 반도체층과 접촉하는 절연층과, 절연층 위에 접촉하도록 제공된 금속 산화물막을 포함하며, 금속 산화물막의 저항률은 1×1010Ωm 이상 1×1019Ωm 이하이고, 절연층은 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 갖는, 반도체 장치이다.
상기 반도체 장치에 있어서, 금속 산화물막으로서 산화 알루미늄막을 갖는 것이 바람직하다.
또한, 본 발명의 일 형태는 절연 표면 위의 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 산화물 반도체층과, 게이트 전극층과 중첩되는 산화물 반도체층 위에 있는, 산화물 반도체층과 접촉하는 절연층 및 상기 절연층 위에 제공된 산화 알루미늄막의 섬 형상의 적층과, 산화물 반도체층, 절연층, 및 산화 알루미늄막 위에 있으며 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층을 포함하는, 반도체 장치이다.
또한, 본 발명의 일 형태는 절연 표면 위의 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 산화물 반도체층과, 게이트 전극층과 중첩된 산화물 반도체층 위에 있는, 산화물 반도체층과 접촉하는 절연층 및 상기 절연층 위에 제공된 산화 알루미늄막의 적층과, 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층을 포함하며, 소스 전극층 및 드레인 전극층은 절연층 및 산화 알루미늄막이 갖는 산화물 반도체층에 도달하는 개구에 형성되고, 산화물 반도체층의 주연부(周緣部)는 절연층 및 산화 알루미늄막으로 덮여 있는, 반도체 장치이다.
또한, 본 발명의 다른 일 형태는 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 게이트 전극층과 중첩되는 영역에 산화물 반도체층을 형성하고, 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층과 접촉하는 절연층을 형성하고, 절연층과 접촉하는 금속막을 형성하고, 금속막 및 절연층에 산소 도핑 처리를 수행함으로써, 절연층에 산소를 첨가하며 금속막을 1×1010Ωm 이상 1×1019Ωm 이하의 저항률을 갖는 금속 산화물막으로 하는, 반도체 장치의 제작 방법이다.
또한, 상기 반도체 장치의 제작 방법에 있어서, 금속막을 형성하기 전에 절연층에 열처리를 수행하여 절연층으로부터 물 또는 수소를 저감하는 것이 바람직하다.
또한, 상기 반도체 장치의 제작 방법에 있어서, 금속막으로서 알루미늄막을 형성하고, 산소 도핑 처리에 의해 알루미늄막을 산화 알루미늄막으로 하는 것이 바람직하다.
본 발명의 일 형태의 반도체 장치의 제작 방법에서는 절연층 위에 적층되는 산화 알루미늄막이란, 알루미늄막을 형성한 후에 산소 도핑 처리에 의해 상기 알루미늄막을 산화시킴으로써 형성된 막이다. 알루미늄막을 산화시켜 산화 알루미늄막을 형성함으로써, 스퍼터링법에 의한 산화 알루미늄막 형성에 비해 생산성을 향상시킬 수 있다. 또한, 알루미늄막에 대한 산소 도핑 처리는 절연층에 대한 산소 도핑 처리와 동일한 공정으로 수행할 수 있다. 따라서, 알루미늄막의 산화 처리를 목적으로 한 공정을 추가할 필요 없이 산화 알루미늄막을 형성할 수 있다.
또한 상기 '산소 도핑'이란, 산소(적어도 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나를 포함함)를 벌크 내에 첨가하는 것을 의미한다. 또한, 상기 '벌크'라는 용어는 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, '산소 도핑'에는 플라즈마화된 산소를 벌크에 첨가하는 '산소 플라즈마 도핑'이 포함된다.
산소 도핑 처리에는 산소를 함유한 가스를 사용할 수 있다. 산소를 함유한 가스로서는 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도핑 처리에서 상술한 산소를 함유한 가스에 희가스를 첨가하여도 좋다.
상술한 산소 도핑 처리에 의해, 금속막을 산화시켜 트랜지스터의 배리어막으로서 기능하는 금속 산화물막을 형성할 수 있다. 또한, 금속 산화물막과 절연층 사이의 계면 또는 절연층의 벌크 내에, 상기 막의 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 적어도 1군데 이상 형성한다.
또한, 본 발명의 일 형태는 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 게이트 전극층과 중첩되는 영역에 산화물 반도체층을 형성하고, 게이트 전극층과 중첩되는 산화물 반도체층 위에 접촉하는 절연층을 형성하고, 절연층과 접촉하는 알루미늄막을 형성하고, 알루미늄막 및 절연층에 산소 도핑 처리를 수행함으로써, 절연층에 산소를 첨가하며 알루미늄막을 산화 알루미늄막으로 하고, 산소 도핑 처리가 수행된 절연층 및 산화 알루미늄막에 산화물 반도체층에 도달하는 개구를 형성하고, 개구에 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 게이트 전극층과 중첩되는 영역에 산화물 반도체층을 형성하고, 게이트 전극층과 중첩된 산화물 반도체층 위에 접촉하는 절연층을 형성하고, 절연층에 열처리를 수행하여 절연층 내의 물 또는 수소를 제거하고, 물 또는 수소가 제거된 절연층과 접촉하는 알루미늄막을 형성하고, 알루미늄막 및 절연층에 산소 도핑 처리를 수행함으로써, 절연층에 산소를 첨가하며 알루미늄막을 산화 알루미늄막으로 하고, 산소 도핑 처리가 수행된 절연층 및 산화 알루미늄막에 산화물 반도체층에 도달하는 개구를 형성하고, 개구에 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 형성하는, 반도체 장치의 제작 방법이다.
상기 반도체 장치의 제작 방법에 있어서, 산소 도핑 처리 후에 열처리를 수행하여 절연층으로부터 산화물 반도체층으로 산소를 공급하는 것이 바람직하다.
본 발명의 일 형태는 트랜지스터 또는 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터를 갖는 반도체 장치, 또는 이러한 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치나, 이들을 부품으로서 탑재한 전자 기기에 관한 것이다.
본 발명의 일 형태에 의해, 안정된 전기적 특성을 부여하여 고신뢰성화를 도모할 수 있는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다.
도 1a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 1b 및 도 1c는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 2a 내지 도 2f는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3a는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 평면도이고, 도 3b 및 도 3c는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명하기 위한 평면도.
도 5a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 5b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 6a 및 도 6b는 반도체 장치의 일 형태를 도시한 단면도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 반도체 장치의 일 형태를 도시한 단면도.
도 8a 내지 도 8c는 전자 기기를 도시한 도면.
도 9a 내지 도 9c는 전자 기기를 도시한 도면.
도 10a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 10b 및 도 10c는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 11a 내지 도 11e는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 12a는 반도체 장치의 일 형태를 설명하기 위한 평면도이고, 도 12b는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 13은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 14는 반도체 장치의 일 형태를 설명하기 위한 단면도.
이하에서는 본 명세서에 개시되는 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 개시되는 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시되는 발명은 이하에 제시되는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 이하에서 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다. 그리고, 같은 기능을 갖는 부분을 가리킬 때는 같은 해치(hatch) 패턴을 사용하고, 특별히 부호를 붙이지 않은 경우가 있다.
또한, 본 명세서에 있어서 ‘제 1’, ‘제 2’ 등 서수사는 구성 요소가 혼동되는 것을 피하기 위해서 붙인 것이며, 수(數)적으로 한정하는 것이 아님을 부기한다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대해서 도 1a 내지 도 2f를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 갖는 트랜지스터를 제시한다.
도 1a 내지 도 1c에 트랜지스터(420)의 구성의 일례를 도시하였다. 도 1a는 트랜지스터(420)의 평면도이고, 도 1b는 도 1a의 X1-Y1 부분의 단면도이고, 도 1c는 도 1a의 V1-W1 부분의 단면도이다. 또한, 도 1a에서는 복잡화를 피하기 위해서 트랜지스터(420)의 구성 요소의 일부(예를 들어, 금속 산화물막(417) 등)를 생략하였다.
도 1a 내지 도 1c에 도시된 트랜지스터(420)는 기판(400) 위에 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연층(402)과, 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩되는 산화물 반도체층(403)과, 산화물 반도체층(403)에 전기적으로 접속된 소스 전극층(405a) 및 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮으며 산화물 반도체층(403)에 접촉하는 절연층(416)과, 절연층(416) 위에 제공된 금속 산화물막(417)을 포함하여 구성된다.
금속 산화물막(417)으로서는 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블로킹 효과)가 높은 배리어성을 갖는 막을 적용한다. 예를 들어, 금속 산화물막으로서 산화 알루미늄막, 마그네슘을 첨가한 산화 알루미늄막, 티타늄을 첨가한 산화 알루미늄막을 적용할 수 있다. 또한, 금속 산화물막은 적층 구조로 하여도 좋고, 예를 들어, 산화 알루미늄막과 산화 티타늄막의 적층 구조, 산화 알루미늄막과 산화 마그네슘막의 적층 구조, 산화 알루미늄막과 산화 니켈막의 적층 구조, 산화 알루미늄막과 산화 몰리브덴막의 적층 구조, 또는 산화 알루미늄막과 산화 텅스텐막의 적층 구조 등을 적용할 수 있다. 또한, 금속 산화물막으로서 산화 알루미늄막을 포함한 적층 구조를 제공하는 경우, 그 적층 순서에 대해서는 특별히 한정되지 않는다.
산화물 반도체층 위에 배리어성을 갖는 금속 산화물막(417)을 제공함으로써, 트랜지스터의 제작 공정중 및 제작 후에서 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체층으로 혼입되거나, 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체층으로부터 방출(이탈)되는 것을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 트랜지스터(420)에 있어서, 산화물 반도체층(403)의 측벽은 도전층으로 형성된 소스 전극층(405a) 또는 드레인 전극층(405b), 또는 산소 과잉 영역을 갖는 절연층(416)과 금속 산화물막(417)의 적층막으로 덮여 있다. 그러므로, 산화물 반도체층(403)의 측벽에서도 산소 이탈을 방지할 수 있다.
또한, 금속 산화물막(417)은 1×1010Ωm 이상 1×1019Ωm 이하, 바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하의 저항률 ρ를 갖는 것이 바람직하다. 금속 산화물막(417)이 상술한 범위의 저항률을 가짐으로써, 트랜지스터(420)의 정전 파괴를 방지할 수 있다. 특히 산화물 반도체층을 사용하는 트랜지스터는 정전기의 영향으로 인하여 트랜지스터의 전기적인 특성이 현저히 변동되어 설계 범위를 벗어날 우려가 있다. 따라서, 트랜지스터(420)에 있어서, 상술한 범위의 저항률 ρ를 갖는 금속 산화물막을 제공하는 것은 효과적이다.
본 실시형태에서는 금속 산화물막(417)으로서 산화 알루미늄막을 포함하는 경우를 예로 들어 설명한다.
또한, 금속 산화물막(417) 위에 제공되는 절연층(422) 및 절연층(422) 위에 제공되는 평탄화 절연층(424)을 트랜지스터(420)의 구성 요소로서 포함하여도 좋다.
본 실시형태에서 제시하는 트랜지스터(420)는 기판(400) 측으로부터 순차적으로 게이트 전극층(401a), 게이트 전극층(401b), 및 게이트 전극층(401c)이 적층된 게이트 전극층(401)을 포함한다. 다만, 본 발명의 실시형태는 이것에 한정되지 않으며, 단층 구조나 3층 이상의 적층 구조의 게이트 전극층으로 하여도 좋다.
본 실시형태에서 제시하는 트랜지스터(420)는 게이트 전극층(401) 측으로부터 순차적으로 게이트 절연층(402a) 및 게이트 절연층(402b)이 적층된 게이트 절연층(402)을 포함한다. 다만, 본 발명의 실시형태는 이 형태에 한정되지 않으며, 단층 구조나 3층 이상의 적층 구조의 게이트 절연층으로 하여도 좋다.
본 실시형태에서 제시하는 트랜지스터(420)에 있어서, 산화물 반도체층(403)과 접촉하는 절연층(416)은 산소 도핑 처리가 수행됨으로써 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 갖는 단층 또는 적층 구조의 절연층이다.
또한 본 실시형태에 있어서, 절연층(416) 위에 접촉하여 제공되는 금속 산화물막인 산화 알루미늄막은 금속막(본 실시형태에서는 알루미늄막)을 산화시킴으로써 형성된 막이다. 금속막을 산화시켜 금속 산화물막(417)을 형성함으로써, 스퍼터링법에 의한 금속 산화물막(417) 형성에 비해 생산성을 향상시킬 수 있다. 또한, 금속막의 산화는 절연층(416)에 대한 산소 도핑 처리와 동일한 공정으로 수행할 수 있기 때문에, 금속막의 산화를 목적으로 한 공정을 추가할 필요가 없으며 공정을 간략화할 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감할 수 있다.
산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터를 덮는 절연층으로서 산화 알루미늄막을 포함하는 금속 산화물막을 사용함으로써, 산화물 반도체층(403) 및 이것에 접촉하는 절연층(416)으로부터 산소가 이탈되는 것을 방지함과 함께, 산화물 반도체층(403)에 대한 물 및 수소 혼입을 방지할 수 있다.
또한, 산화 알루미늄막을 고밀도(막 밀도를 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(420)에 안정적인 전기 특성을 부여할 수 있기 때문에 더 바람직하다. 막 밀도는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
또한, 산화물 반도체층(403)에 있어서, 구리, 알루미늄, 염소 등의 불순물이 거의 함유되지 않고 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에 있어서, 이들 불순물이 혼입되거나 산화물 반도체층 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하며, 산화물 반도체층 표면에 부착된 경우에는 옥살산이나 희석된 불산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 수행하여, 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층의 구리 농도를 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 그리고, 산화물 반도체층의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또한, 산화물 반도체층(403)은 최대한 물이나 수소 등의 불순물이 제거된 것이 바람직하다. 예를 들어, 트랜지스터(420)에 있어서, 산화물 반도체층(403)에 함유되는 수소 농도를 2×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 2×1018atoms/cm3 이하로 하는 것이 바람직하다.
이하에서 도 1a 내지 도 1c에 도시된 트랜지스터(420)의 제작 방법의 일례를 도 2a 내지 도 2f를 사용하여 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 형성한 후, 게이트 전극층(401) 위에 게이트 절연층(402a) 및 게이트 절연층(402b)을 순차적으로 적층하여 게이트 절연층(402)을 형성한다(도 2a 참조).
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후에 수행되는 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판 등 전자 공업용에 사용되는 각종 유리 기판을 사용할 수 있다. 또한, 기판으로서는 열팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고 변형점이 650℃ 이상 750℃ 이하(바람직하게는 700℃ 이상 740℃ 이하)인 기판을 사용하는 것이 바람직하다.
제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 사용하는 경우, 반도체 장치의 제작 공정에서 수행되는 열처리 등으로 인하여 기판이 수축되어 미세한 가공이 어려워지는 경우가 있다. 그러므로, 상술한 바와 같은 대형 유리 기판을 기판으로서 사용하는 경우에는 그다지 수축되지 않는 것을 사용하는 것이 바람직하다. 예를 들어, 기판으로서 바람직하게는 450℃, 더 바람직하게는 500℃의 온도로 1시간의 열처리를 수행한 후의 수축량이 20ppm 이하, 바람직하게는 10ppm 이하, 더 바람직하게는 5ppm 이하인 대형 유리 기판을 사용하면 좋다.
또는, 기판(400)으로서 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등을 포함한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다. 이들 기판 위에 반도체 소자가 제공된 것을 사용하여도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 산화물 반도체층(403)을 포함하는 트랜지스터(420)를 직접 제작하여도 좋고, 다른 제작 기판 위에 산화물 반도체층(403)을 포함하는 트랜지스터(420)를 제작하고, 그 후에 박리하고 가요성 기판으로 전치하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위해서, 제작 기판과 산화물 반도체층을 포함하는 트랜지스터(420) 사이에 박리층을 제공하면 좋다.
기판(400) 위에 하지 절연층을 제공하여도 좋다. 하지 절연층으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들이 혼합된 재료를 사용하여 형성할 수 있다.
기판(400)(또는 기판(400) 및 하지 절연층)에 열처리를 수행하여도 좋다. 예를 들어, 고온 가스를 이용하여 열처리하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해, 650℃로 1분 내지 5분간 열처리하면 좋다. 또한, GRTA에 사용하는 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 전기로에 의해 500℃로 30분 내지 1시간의 열처리를 수행하여도 좋다.
게이트 전극층(401)의 재료로서는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은 단층 구조이든 적층 구조이든 어느 쪽으로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다. 예를 들어, 기판(400) 측으로부터 순차적으로 질화 티타늄막, 구리 박막, 및 몰리브덴막을 적층한 구조, 또는 티타늄막과 구리 박막을 적층한 구조로 할 수 있다.
또한, 게이트 전극층(401)으로서, 질소를 함유한 금속 산화물, 구체적으로는 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 양(plus)의 전압으로 할 수 있어 소위 노멀리-오프(normally-off)의 스위칭 소자를 실현할 수 있다.
본 실시형태에서는 게이트 전극층(401b)으로서 막 두께가 100nm 이상 400nm 이하인 구리층을 형성한다. 또한, 게이트 전극층(401b)의 상층 또는 하층에 접촉하여 구리의 확산을 방지하는 배리어 메탈로서 기능하는 게이트 전극층(401a) 및 게이트 전극층(401c)을 형성한다. 게이트 전극층(401a)으로서는, 예를 들어, 막 두께가 20nm 이상 50nm 이하인 질화 탄탈층을 형성할 수 있다. 또한 게이트 전극층(401c)으로서는, 예를 들어, 막 두께가 50nm 이상 200nm 이하인 몰리브덴층을 형성할 수 있다.
또한, 게이트 전극층(401)을 형성한 후에 기판(400) 및 게이트 전극층(401)에 열처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해 650℃로 1분 내지 5분간의 열처리를 수행하면 좋다. 또한, 전기로에 의해 500℃로 30분 내지 1시간의 열처리를 수행하여도 좋다.
또한, 게이트 절연층(402)의 피복성을 향상시키기 위해서 게이트 전극층(401) 표면에 평탄화 처리를 수행하여도 좋다. 특히 게이트 절연층(402)으로서 얇은 절연층을 사용하는 경우에는 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연층(402a)에는 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성된 막 두께가 10nm 이상 100nm 이하, 대표적으로는 막 두께가 20nm 이상 50nm 이하인 질화물 절연층을 바람직하게 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 게이트 전극층(401) 및 기판(400)과 접촉하는 게이트 절연층(402a)으로서 질화물 절연층을 적용함으로써, 게이트 전극층(401) 또는 기판(400)으로부터 불순물이 확산되는 것을 방지하는 효과를 나타낸다.
또는, 게이트 절연층(402a)으로서, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 또는 바륨(Ba) 중에서 선택되는 어느 1 종류 이상의 금속 원소를 함유한 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막) 또는 금속 질화물 절연막(질화 알루미늄막, 질화산화 알루미늄막)을 사용할 수 있다. 또한, 게이트 절연층(402a)에는 산화 갈륨막, In-Zr-Zn계 산화물막, In-Fe-Zn계 산화물막, In-Ce-Zn계 산화물막 등도 사용할 수 있다.
본 실시형태에서는 게이트 절연층(402a)으로서 플라즈마 CVD법을 이용하여 형성하는 막 두께가 30nm인 질화 실리콘막을 사용한다. 질화 실리콘막의 성막 가스로서는 예를 들어, 실란(SiH4)과 질소의 혼합 가스, 또는 실란, 질소, 및 암모니아(NH3)의 혼합 가스 등을 사용할 수 있다.
게이트 절연층(402b)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 재료로서 사용하여 형성할 수 있다. 또한, 게이트 절연층(402b)의 막 두께는 100nm 이상 350nm 이하로 할 수 있다.
또한, 게이트 절연층(402b)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다.
본 실시형태에서는 플라즈마 CVD법에 의하여 막 두께가 200nm인 산화질화 실리콘막을 형성한다. CVD법은 스퍼터링법에 비해 막 형성 사이클을 짧게 할 수 있다. 또한, CVD법은 스퍼터링법보다 막을 형성한 면내에서의 막질의 편차가 작고, 파티클(particle)도 혼입되기 어렵다. 이로써, 특히 기판이 대면적화되는 경우에, CVD법을 이용하여 게이트 절연층(402)을 형성하는 것은 효과적이다.
또한, 게이트 절연층(402b)은 산화물 반도체층(403)과 접촉하는 절연층이기 때문에, 산소를 함유한 절연층으로 하는 것이 바람직하며, 최대한 물이나 수소 등의 불순물이 함유되지 않는 것이 바람직하다. 그러나, 플라즈마 CVD법에서는 스퍼터링법에 비해 막 내의 수소 농도를 저감하기 어렵다. 그러므로, 본 실시형태에서는 성막 후의 게이트 절연층(402)에 대해서, 수소 원자의 저감, 더 바람직하게는 수소 원자의 제거를 목적으로 한 열처리(탈수화 또는 탈수소화 처리)를 수행한다.
열처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 예를 들어, 열처리 장치의 하나인 전기로에 기판을 도입하고, 게이트 절연층(402)에 대해서 진공(감압) 분위기하에서 650℃로 1시간의 열처리를 수행한다.
또한, 열처리 장치는 전기로에 한정되지 않으며, 저항 발열체 등의 발열체로부터의 열 전도(傳導) 또는 열 복사(輻射)에 의해 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열처리하는 장치이다. 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 열처리 장치로서 GRTA 장치를 사용하는 경우에는 그 처리 시간이 짧기 때문에, 650℃ 내지 700℃의 고온으로 가열한 불활성 기체 중에서 기판을 가열하여도 좋다.
열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋은데, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기 중에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
열처리에 의하여 게이트 절연층(402)의 탈수화 또는 탈수소화를 수행할 수 있어, 트랜지스터의 특성 변동을 일으키는 수소 또는 물 등의 불순물이 제거된 게이트 절연층(402)을 형성할 수 있다.
탈수화 또는 탈수소화 처리를 수행하는 열처리에 있어서, 게이트 절연층(402) 표면은 수소 또는 물 등의 방출을 방해하는 상태(예를 들어, 수소 또는 물 등을 통과시키지 않는(차단하는) 막 등을 형성하는 등)로 하지 않고, 게이트 절연층(402) 표면을 노출시킨 상태로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 열처리를 복수회 수행하여도 좋고, 다른 열처리를 겸하여도 좋다.
다음에, 게이트 절연층(402) 위에 산화물 반도체층을 형성하고, 섬 형상으로 가공하여 산화물 반도체층(403)을 형성한다(도 2b 참조).
또한, 게이트 절연층(402)을 대기에 노출시키지 않고 게이트 절연층(402)과 산화물 반도체층을 연속적으로 형성하는 것이 바람직하다. 게이트 절연층(402)을 대기에 노출시키지 않고 게이트 절연층(402)과 산화물 반도체층을 연속적으로 형성하면, 게이트 절연층(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
또한, 산화물 반도체층을 형성한 후에, 상기 산화물 반도체층에 함유된 과잉 수소(물이나 수산기를 포함함)를 저감 또는 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하는 것이 바람직하다. 열처리 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압하 또는 질소 분위기하 등에서 수행할 수 있다.
이 열처리에 의하여 n형 도전성을 부여하는 불순물인 수소를 산화물 반도체층으로부터 저감, 더 바람직하게는 제거할 수 있다. 또한, 게이트 절연층(402)으로서 산소를 함유한 절연층을 적용한 경우에는, 게이트 절연층(402)에 함유되는 산소가 이 열처리에 의하여 산화물 반도체층으로 공급될 수 있다. 산화물 반도체층의 탈수화 또는 탈수소화 처리에 의하여 동시에 이탈되는 산소를 게이트 절연층(402)으로부터 공급함으로써, 산화물 반도체층의 산소 결손을 보전할 수 있다.
또한, 산소를 함유한 절연층을 게이트 절연층(402)으로서 적용한 경우, 산화물 반도체층의 탈수화 또는 탈수소화를 위한 열처리를 산화물 반도체층(403)을 섬 형상으로 가공하기 전에 수행하면, 게이트 절연층(402)에 함유되는 산소가 열처리에 의하여 방출되는 것을 방지할 수 있기 때문에 바람직하다.
탈수화 또는 탈수소화를 위한 열처리는 트랜지스터(420)의 제작 공정에서의 다른 열처리를 겸하여 수행하여도 좋다.
열처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체층을 가열한 후, 가열 온도를 유지, 또는 그 가열 온도로부터 서서히 냉각시키면서 같은 노(爐)에 고순도 산소 가스, 고순도 일산화이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화이질소 가스에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 제거 공정으로 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 i형(진성)화할 수 있다.
산화물 반도체층(403)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 또한, 비정질 구조이든 결정성 산화물 반도체이든 어느 쪽이라도 좋다. 비정질 구조의 산화물 반도체층(403)으로 한 경우에는, 이후의 제작 공정에서 산화물 반도체층(403)에 열처리를 수행함으로써 결정성 산화물 반도체층으로 하여도 좋다. 비정질 산화물 반도체층을 결정화시키는 열처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 더 바람직하게는 500℃ 이상, 보다 바람직하게는 550℃ 이상으로 한다. 또한, 상기 열처리는 제작 공정에서의 다른 열처리를 겸할 수도 있다.
산화물 반도체층의 형성 방법으로서는 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체층은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 막을 형성하는 스퍼터링 장치를 이용하여 형성하여도 좋다.
산화물 반도체층을 형성할 때, 가능한 한 산화물 반도체층에 함유되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어 산화물 반도체층을 스퍼터링법을 이용하여 형성하는 경우에는, 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내에 잔류된 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 막을 형성함으로써, 형성된 산화물 반도체층의 수소 농도를 저감시킬 수 있다. 성막실 내에 잔류된 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프(cryopump), 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump)를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 장착한 것이어도 좋다. 크라이오 펌프를 사용하여 배기된 성막실은 예를 들어, 수소 분자, 물(H2O) 등 수소 원자를 포함하는 화합물(더 바람직하게는 탄소 원자를 포함하는 화합물도) 등의 배기 능력이 높기 때문에, 상기 성막실에서 형성된 산화물 반도체층에 함유되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체층을 스퍼터링법을 이용하여 형성하는 경우에는, 막 형성에 사용하는 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 기판(400)을 고온으로 유지한 상태에서 산화물 반도체층을 형성하는 것도 산화물 반도체층 내에 함유될 수 있는 불순물의 농도를 저감시키는 데에 유효하다. 기판(400)을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도를 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 막을 형성할 때 기판을 고온으로 가열함으로써, 결정성 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(403)에 사용하는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서는, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 가리키고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 포함되어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In: Ga: Zn=1: 1: 1(=1/3: 1/3: 1/3), In: Ga: Zn=2: 2: 1(=2/5: 2/5: 1/5), 또는 In: Ga: Zn=3: 1: 2(=1/2: 1/6: 1/3)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In: Sn: Zn=1: 1: 1(=1/3: 1/3: 1/3), In: Sn: Zn=2: 1: 3(=1/3: 1/6: 1/2) 또는 In: Sn: Zn=2: 1: 5(=1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 높은 이동도를 비교적 용이하게 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In: Ga: Zn=a: b: c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In: Ga: Zn=A: B: C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 가리킨다. r는 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물도 마찬가지이다.
또한, 산화물 반도체층을 형성할 때 사용되는 스퍼터링 가스는 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 산화물 반도체층(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정－비정질 혼상(混相) 구조의 산화물 반도체층이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제되어 있다고 할 수 있다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아서 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아서 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 '수직'이라고 기재된 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 '평행'이라고 기재된 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높아질 수 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막함으로써 또는 성막 후에 열처리 등의 결정화 처리를 수행함으로써, 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체층(403)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 얻는 방법으로서는, 예를 들어, 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체층을 형성하여, 표면에 대략 수직으로 c축 배향시키는 방법이 있다. 또는, 산화물 반도체층을 얇게 형성한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하여, 표면에 대략 수직으로 c축 배향시킬 수도 있다. 또는, 1번째 층을 얇게 형성한 후 200℃ 이상 700℃ 이하의 열처리를 수행하고, 2번째 층을 형성하여, 표면에 대략 수직으로 c축 배향시킬 수도 있다.
또한, CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용한 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우에는 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 상태로 기판에 도달함으로써 CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물의 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에 기판 위에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써, 막 형성 시의 플라즈마에 기인한 막의 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol.％ 이상, 바람직하게는 100vol.％로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대해 이하에서 기재한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수 비율로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 정수이다. 여기서, 소정의 mol수 비율은 예를 들어, InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류 및 그 혼합하는 mol수 비율은, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
산화물 반도체층을 형성하기 전에, 산화물 반도체층이 형성되는 표면에 평탄화 처리를 수행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링(reverse sputtering)을 수행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질(改質)하는 방법이다. 또한, 아르곤 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 수행하면, 산화물 반도체층이 형성되는 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리를 복수회 수행하여도 좋고, 이들을 조합하여 수행하여도 좋다. 또한, 이들 처리를 조합하여 수행하는 경우, 공정 순서도 특별히 한정되지 않으며, 산화물 반도체층이 형성되는 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
다음에, 게이트 전극층(401), 게이트 절연층(402), 및 산화물 반도체층(403) 위에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 도전막의 막 두께는 예를 들어, 20nm 이상 50nm 이하로 할 수 있다.
상기 도전막으로서는 이후의 열처리를 견딜 수 있는 재료를 사용하며, 단층 또는 적층 구조로 할 수 있다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래 측 또는 위 측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
또한, 도전막의 에칭 공정 시에 산화물 반도체층(403)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고 산화물 반도체층(403)을 전혀 에칭하지 않는 조건을 얻기 어렵기 때문에, 도전막을 에칭할 때 산화물 반도체층(403)은 일부분만이 에칭되어 홈부(오목부)를 갖는 산화물 반도체층이 될 경우도 있다.
다음에, 소스 전극층(405a) 및 드레인 전극층(405b) 위에 산화물 반도체층(403)에 접촉하는 절연층(426)을 형성한다.
산화물 반도체층(403)에 접촉하는 절연층(426)으로서는 플라즈마 CVD법이나 스퍼터링법을 이용하여, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 재료로서 사용하여 형성할 수 있다. 절연층(426)의 막 두께는 50nm 이상 100nm 이하로 하는 것이 바람직하다.
또한, 절연층(426)으로서 질소를 함유한 산화물 절연막(예를 들어, 질소를 함유한 산화 실리콘막, 질소를 함유한 산화 알루미늄막) 등을 사용할 수 있다. 산화물 절연막에 함유되는 질소의 농도는 0.01at.% 이상이면 좋고, 바람직하게는 0.1at.% 이상 50at.% 이하, 더 바람직하게는 0.5at.% 이상 15at.% 이하이면 좋다. 산화 실리콘막에 상술한 바와 같은 농도의 질소가 함유된 막은 산화질화 실리콘막이라고 불릴 수도 있다. 산화물 절연막에 적절한 양의 질소를 함유시킴으로써, 산소를 화학양론적 조성보다 많이 막 내에 함유시킬 수 있다.
본 실시형태에서는 산화물 반도체층(403) 위에 접촉하는 절연층(426)으로서 플라즈마 CVD법에 의해 산화질화 실리콘막을 형성한다. 절연층(426)의 성막 조건은 예를 들어, SiH4와 N2O의 가스 유량비를 SiH4: N2O＝30sccm: 4000sccm로 하고, 압력을 200Pa로 하고, RF 전원 전력(전원 출력)을 150W로 하고, 기판 온도를 220℃±15℃로 하면 좋다.
또한, 절연층(426)은 산화물 반도체층(403)과 접촉하는 절연층이기 때문에, 게이트 절연층(402b)과 마찬가지로, 최대한 물이나 수소 등의 불순물이 함유되지 않는 것이 바람직하다. 그러므로, 본 실시형태에서는 막 형성 후의 절연층(426)에 대해서, 수소 원자의 제거를 목적으로 한 열처리(탈수화 또는 탈수소화 처리)를 수행한다. 또한, 산화 알루미늄막은 수소 또는 물 등을 통과시키지 않는 블로킹 기능을 갖기 때문에, 절연층(426)의 탈수화 또는 탈수소화를 위한 열처리는 절연층(426)의 형성 후이며 알루미늄막 형성 전에 수행하는 것이 바람직하다.
열처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 탈수화 또는 탈수소화를 위한 열처리의 상세한 내용은 게이트 절연층(402b)의 경우와 마찬가지로 수행할 수 있다.
다음에, 절연층(426) 위에 금속막(427)을 형성한다. 본 실시형태에서는 금속막(427)으로서 알루미늄막을 형성한다(도 2c 참조).
금속막(427)은 스퍼터링법, 증착법, CVD법 등으로 형성하는 것이 바람직하다. 또한, 금속막(427)의 막 두께는 3nm 이상 10nm 이하로 하는 것이 바람직하다. 본 실시형태에서는 막 두께가 5nm인 알루미늄막을 형성한다.
또한, 절연층(426) 위에 형성되는 금속막(427)은 이후에 산소 도핑 처리가 수행됨으로써 금속 산화물막(417)이 되어 트랜지스터의 배리어막으로서 기능하는 막이다. 상기 금속 산화물막(417)으로서는 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블로킹 효과)가 높은 배리어성을 갖는 막을 적용할 수 있다. 또한, 금속 산화물막이 되는 금속막(427)으로서는 알루미늄막 외에, 마그네슘을 첨가한 알루미늄막, 티타늄을 첨가한 알루미늄막, 알루미늄막과 마그네슘막의 적층막, 알루미늄막과 티타늄막의 적층막, 알루미늄막과 니켈막의 적층막, 알루미늄막과 몰리브덴막의 적층막, 알루미늄막과 텅스텐막의 적층막 등을 사용할 수 있다.
다음에, 탈수화 또는 탈수소화가 수행된 절연층(426) 및 금속막(427)에 산소(454)를 도입하는 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 수행한다. 이로써, 산소 과잉 영역을 갖는 절연층(416)과, 금속막(427)의 산화물인 금속 산화물막(417)이 형성된다(도 2d 참조).
또한, 산소 도핑 처리에 의해 형성된 금속 산화물막(417)은 화학양론적 조성에 일치한 산소를 함유할 필요는 없으며, 약간의 도전성을 가져도 좋다. 예를 들어, 조성이 Al2Ox로 표기되는 산화 알루미늄막의 경우에, x는 1 이상 3.5 이하로 하는 것이 바람직하다. 또한, 금속 산화물막(417)이 도전성을 갖는 경우, 그 저항률 ρ를 1×1010Ωm 이상 1×1019Ωm 이하, 바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하로 하는 것이 바람직하다. 금속 산화물막(417)이 상술한 범위의 저항률을 가짐으로써, 트랜지스터(420)의 정전 파괴를 방지할 수 있게 된다.
또한, 절연층(416)은 막 두께 방향의 전체 면에 걸쳐 산소 과잉 영역을 갖지 않아도 좋다. 도 2d에 도시한 영역(200)을 확대한 도면을 도 2e에 도시하였다. 도 2e에 도시한 산소 과잉 영역을 갖는 절연층(416)은 금속 산화물막(417)과의 계면 근방에 산소(454)가 도입된 영역(416a)을 갖는다. 절연층(416)의 적어도 일부에 산소 과잉 영역을 가짐으로써, 트랜지스터 제작 공정에서 수행되는 열처리에 기인한 고상(固相) 확산에 의해, 산화물 반도체층에 산소를 공급할 수 있다.
산소(454)에는 적어도 산소 라디칼, 오존, 산소 원자, 산소 이온(분자 이온, 클러스터 이온을 포함함) 중 어느 하나가 포함되어 있다. 탈수화 또는 탈수소화 처리가 수행된 절연층에 산소 도핑 처리를 수행함으로써, 절연층 내에 산소를 함유시킬 수 있으며, 먼저 수행한 열처리로 이탈될 수 있는 산소를 보전함과 함께, 산소 과잉 영역을 형성할 수 있다.
절연층(426) 및 금속막(427)에 대한 산소(454)의 도입은 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 이용하여도 좋다. 또한, 산소(454)의 도입은 기판(400)의 전체 면을 한꺼번에 처리하여도 좋고, 예를 들어, 선형 이온 빔을 사용하여도 좋다. 선형 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써, 절연층(426) 및 금속막(427) 전체 면에 산소(454)를 도입할 수 있다.
산소(454)를 공급하는 가스로서는 O를 함유한 가스를 사용하면 좋고, 예를 들어, O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소를 공급하는 가스에 희가스(예를 들어, Ar)를 함유시켜도 좋다.
또한 예를 들어, 이온 주입법으로 산소를 도입하는 경우, 산소(454)의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하며, 산소 도핑 처리 후의 절연층(416) 내의 산소 함유량은 절연층(416)의 화학양론적 조성을 초과할 정도로 하는 것이 바람직하다. 또한, 금속 산화물막(417)에도 화학양론적 조성을 초과하는 양의 산소를 함유한 영역이 형성될 수 있다. 또한, 이러한 화학양론적 조성보다 산소를 과잉으로 함유한 영역은 절연층(416)의 일부에 존재하면 좋다. 또한, 산소의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
또한, 절연층(416)으로서 산화물 절연층(예를 들어, 산화 실리콘막 또는 산화질화 실리콘막)을 사용하는 경우, 상기 산화물 절연층에 있어서, 산소는 주된 성분 재료 중의 하나이다. 그러므로, 산화물 절연층 내의 산소 농도를 SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 이용하여 정확하게 추산하기 어렵다. 즉, 산화물 절연층에 산소가 의도적으로 첨가되었는지 여부를 판별하기 어렵다고 할 수 있다. 또한, 절연층(416)에 함유된 과잉 산소가 이후의 공정에서 산화물 반도체층에 공급되는 경우도 마찬가지라고 할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하고, 자연계에서 이들이 존재하는 비율은 각각 산소 원자 전체의 0.038%, 0.2% 정도인 것이 알려져 있다. 즉 산화물 반도체층에 접촉하는 절연층 내 또는 산화물 반도체층 내에 포함되는 이들 동위체의 농도는 SIMS 등의 방법에 의해 추산할 수 있을 정도가 되기 때문에, 이들의 농도를 측정함으로써, 산화물 반도체층에 접촉하는 절연층 내 또는 산화물 반도체층 내에 포함되는 산소 농도를 더 정확하게 추산할 수 있는 경우가 있다. 그러므로 이들의 농도를 측정함으로써, 산화물 반도체층에 접촉하는 절연층에 의도적으로 산소가 첨가되었는지 여부를 판별하여도 좋다.
또한, 산소(454)를 절연층(426) 및 금속막(427)에 첨가한 후, 열처리를 수행하여도 좋다. 상기 열처리에 의해, 절연층(416)에 함유된 산소를 산화물 반도체층(403)으로 공급하여, 산화물 반도체층(403)의 산소 결손을 보전하여도 좋다. 열처리의 온도는 예를 들어, 250℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 600℃ 이하로 할 수 있다.
상술한 공정을 거쳐, 본 실시형태의 트랜지스터(420)가 형성된다(도 2f 참조).
또한, 트랜지스터(420) 위에 보호 절연층으로서 절연층(422) 및 평탄화 절연층(424)을 형성하여도 좋다. 본 실시형태에서 제시하는 트랜지스터(420)는 박막의 금속 산화물막을 포함하기 때문에, 상기 금속 산화물막 위에 보호 절연층을 형성함으로써, 금속 산화물막에 가해지는 응력을 완화시킬 수 있다. 따라서, 트랜지스터(420)에 있어서, 금속 산화물막(417)의 파손 또는 변형을 억제할 수 있기 때문에, 트랜지스터(420)의 신뢰성을 향상시킬 수 있다.
절연층(422)은 절연층(416)과 같은 재료를 사용하여 제작할 수 있다. 또한, 평탄화 절연층(424)은 폴리이미드 수지, 아크릴 수지, 폴리이미드 아미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 또는 에폭시 수지 등 내열성을 갖는 유기 재료로 사용하여 형성할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연층을 적층시킴으로써 평탄화 절연층을 형성하여도 좋다.
산화물 반도체를 사용한 트랜지스터의 경우, 절연층으로부터 산화물 반도체층에 산소가 공급됨으로써, 산화물 반도체층과 절연층 사이의 계면 준위 밀도를 저감시킬 수 있다. 이로써, 트랜지스터의 동작 등에 기인하여, 산화물 반도체층과 절연층 사이의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체층의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로 산화물 반도체층의 산소 결손은 일부가 도너가 되어 캐리어인 전자를 방출한다. 이로써, 트랜지스터의 임계값 전압이 음 방향으로 이동하게 된다. 그래서, 절연층으로부터 산화물 반도체층에 산소가 충분히 공급되고, 바람직하게는 산화물 반도체층에 산소가 과잉으로 함유되어 있음으로써, 임계값 전압이 음 방향으로 이동하는 요인인, 산화물 반도체층의 산소 결손 밀도를 저감시킬 수 있다.
절연층(416)에 함유된 과잉 산소는 트랜지스터의 제작 공정에서 수행되는 열처리에 의해, 절연층(416)에 접촉하는 산화물 반도체층(403)에 공급된다. 따라서, 트랜지스터(420)에 있어서, 절연층(416)과 산화물 반도체층(403) 사이의 계면, 또는 산화물 반도체층(403) 내(벌크 내)의 적어도 일부에서 산소 과잉 영역이 형성된다. 또한, 절연층(416)으로부터 산화물 반도체층(403)에 산소를 공급하는 것을 목적으로 한 열처리 공정을 수행하여도 좋다.
또한, 절연층에 대한 탈수화 또는 탈수소화 처리 및/또는 산소 도핑 처리는 복수회 수행하여도 좋다.
또한, 절연층(416) 위에 접촉하여 제공되는 금속 산화물막(417)은 금속막을 산화시킴으로써 형성된 막이다. 금속막(427)을 산화시켜 금속 산화물막(417)을 형성함으로써, 스퍼터링법에 의한 금속 산화물막 형성에 비해 생산성을 향상시킬 수 있다. 또한, 금속막의 산화는 절연층(416)에 대한 산소 도핑 처리와 동일한 공정으로 수행할 수 있기 때문에, 공정을 간략화할 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감할 수 있다.
또한, 트랜지스터(420)를 형성한 후, 추가적으로 대기 중에서 100℃ 이상 400℃ 이하의 온도로 열처리를 수행하여도 좋다. 이 열처리는 일정한 가열 온도를 유지하여 가열하여도 좋고, 실온으로부터 가열 온도를 100℃ 이상 400℃ 이하로 상승시키는 처리와, 가열 온도로부터 실온까지 온도를 하강시키는 처리를 복수회 반복하여도 좋다. 또한, 이 열처리를 감압하에서 수행하여도 좋다. 감압하에서 열처리를 수행하면 가열 시간을 단축할 수 있다. 이 열처리에 의하여, 절연층(416)에 함유되는 산소를 산화물 반도체층(403)에 공급할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 13에 트랜지스터(420)의 게이트 배선과 소스 배선(또는 드레인 배선)의 접속부(또는 이들과 같은 층에 형성된 배선의 접속부)를 도시하였다. 도 13에 있어서, 게이트 전극층(401)과 같은 층에 형성된 전극층(491)(전극층(491a), 전극층(491b), 및 전극층(491c)을 포함함)과, 소스 전극층(405a) 또는 드레인 전극층(405b)과 같은 층에 형성된 전극층(405c)은 게이트 절연층(402)에 형성된 콘택트 홀을 통하여 전기적으로 접속된다. 이 콘택트 홀은 산화물 반도체층(403)을 형성한 후로서, 소스 전극층(405a) 또는 드레인 전극층(405b)이 되는 도전막을 형성하기 전에 형성하면 좋다.
또한, 도 3a 내지 도 3c에, 본 실시형태의 트랜지스터의 다른 구성예를 도시하였다.
도 3a는 트랜지스터(440)의 평면도이고, 도 3b는 도 3a의 X2-Y2 부분의 단면도이고, 도 3c는 도 3a의 V2-W2 부분의 단면도이다. 또한, 도 3a에서는 복잡화를 피하기 위해서 트랜지스터(440)의 구성 요소의 일부(예를 들어, 금속 산화물막(417) 등)를 생략하였다.
도 3a 내지 도 3c에 도시된 트랜지스터(440)는 기판(400) 위에 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연층(412)과, 게이트 절연층(412)을 개재하여 게이트 전극층(401)과 중첩되는 산화물 반도체층(403)과, 산화물 반도체층(403)에 전기적으로 접속된 소스 전극층(405a) 및 드레인 전극층(405b)과, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮으며 산화물 반도체층(403)에 접촉하는 절연층(416)과, 절연층(416) 위에 제공된 금속 산화물막(417)을 포함하여 구성된다.
트랜지스터(440)에 있어서, 산화물 반도체층(403)과 접촉하는 게이트 절연층(412)은 산소 도핑 처리에 의하여 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 갖는 절연층이다. 더 구체적으로는 게이트 절연층(412)을 형성하는 적층 구조 중, 적어도 산화물 반도체층(403)과 접촉하는 게이트 절연층(412b)은 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 갖는 절연층으로 한다. 또한, 게이트 절연층(412a)은 반드시 산소 과잉 영역을 가질 필요는 없다. 다만, 게이트 절연층(412b)에 대한 산소 도핑 처리에 의해, 게이트 절연층(412a)도 마찬가지로 산소 과잉 영역을 갖는 막이 될 수 있다. 또는, 별도로 게이트 절연층(412a)에 대한 산소 도핑 처리를 목적으로 한 공정을 수행하여도 좋다.
게이트 절연층(412)에 대한 산소 도핑 처리의 상세한 내용은 이미 제시한 산소(454)의 도입 공정과 마찬가지로 수행할 수 있다. 또한, 게이트 절연층(412)에 대한 산소 도핑 처리는 게이트 절연층(412)으로부터 수소 원자를 제거하는 것을 목적으로 한 열처리 후에 수행하는 것이 바람직하다. 열처리 후에 산소를 도입함으로써, 열처리에 기인하여 동시에 막 내로부터 이탈될 수 있는 산소를 보전할 수 있다.
또한, 게이트 절연층(412)에 대한 열처리 및/또는 산소 도핑 처리는 복수회 수행하여도 좋다.
게이트 절연층(412)에 함유된 과잉 산소는 트랜지스터의 제작 공정에서 수행되는 열처리(예를 들어, 산화물 반도체층 형성 시의 기판(400)의 가열이나, 절연층 형성 시의 성막 온도 등)에 의해, 게이트 절연층(412)에 접촉하는 산화물 반도체층(403)에 공급된다. 따라서, 트랜지스터(440)에 있어서, 게이트 절연층(412)과 산화물 반도체층(403) 사이의 계면, 또는 산화물 반도체층(403) 내(벌크 내)의 적어도 일부에서 산소 과잉 영역이 형성된다. 또한, 게이트 절연층(412)으로부터 산화물 반도체층(403)에 산소를 공급하는 것을 목적으로 한 열처리 공정을 수행하여도 좋다.
또한, 트랜지스터(440)의 그 외의 구성 및 제작 방법의 자세한 내용은 트랜지스터(420)에 관한 기재를 참작할 수 있다.
본 실시형태에서 제시하는 반도체 장치는 산화물 반도체층(403)의 상층, 또는 상층과 하층 양쪽 모두에 접촉하여 형성되는 절연층으로서, 산소 도핑 처리가 수행됨으로써 산소 과잉 영역을 갖는 절연층을 포함한다. 또한, 상기 절연층은 탈수화 또는 탈수소화 처리에 의해, 불순물인 물 또는 수소가 가능한 한 제거된 막이다. 물 및 수소의 함유량을 저감하고 산소의 함유량을 증가시킨 절연층을 산화물 반도체층(403)에 접촉하도록 형성함으로써, 산화물 반도체층(403)에 대한 물 및 수소의 혼입을 억제하면서 산화물 반도체층(403)에 산소를 공급할 수 있다.
그러므로, 산화물 반도체층(403) 내, 및/또는 산화물 반도체층(403)과 절연층 사이의 계면에서 산소 과잉 영역을 형성할 수 있다. 이로써, 임계값 전압이 음 방향으로 이동하는 요인인, 산화물 반도체층의 산소 결손 밀도를 저감시킬 수 있기 때문에, 트랜지스터의 임계값 전압의 편차를 저감할 수 있음과 함께, 노멀리 오프형 트랜지스터를 실현할 수 있다. 또한, 트랜지스터의 서브스레시홀드(subthreshold)값(S값)을 저감시킬 수 있다.
또한, 본 실시형태에서 제시하는 반도체 장치는 산화물 반도체층(403)에 접촉하는 절연층에 산소 도핑 처리를 수행하기 때문에, 산화물 반도체층(403)에 직접 산소 도핑 처리를 수행하는 경우와 비교하여 산화물 반도체층(403)의 막질 및/또는 결정성을 향상시킬 수 있다. 특히 산화물 반도체층(403)이 CAAC-OS막인 경우에 상기 CAAC-OS막에 산소 도핑 처리를 수행하면 결정성이 저하될 경우가 있기 때문에, 본 실시형태에서 제시하는 반도체 장치의 제작 방법을 적용하는 것이 유효하다.
상술한 바와 같이, 본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태에 대해서 도 10a 내지 도 12b를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 갖는 트랜지스터를 제시한다.
도 10a 내지 도 10c에 트랜지스터(460)의 구성의 일례를 도시하였다. 도 10a는 트랜지스터(460)의 평면도이고, 도 10b는 도 10a의 X3-Y3 부분의 단면도이고, 도 10c는 도 10a의 V3-W3 부분의 단면도이다. 또한, 도 10a에서는 복잡화를 피하기 위해서 트랜지스터(460)의 구성 요소의 일부를 생략하였다.
도 10a 내지 도 10c에 도시된 트랜지스터(460)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 하나이며, 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다.
채널 길이 방향의 단면도인 도 10b에 도시된 바와 같이, 트랜지스터(460)를 포함하는 반도체 장치는 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401) 위에 게이트 절연층(402a), 게이트 절연층(402b), 산화물 반도체층(403), 절연층(413), 금속 산화물막(447), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
본 실시형태에서 제시하는 트랜지스터(460)는 게이트 전극층(401) 측으로부터 순차적으로 게이트 절연층(402a) 및 게이트 절연층(402b)이 적층된 게이트 절연층(402)을 포함한다. 다만, 본 발명의 실시형태는 이 형태에 한정되지 않으며, 단층 구조나 3층 이상의 적층 구조의 게이트 절연층으로 하여도 좋다.
절연층(413) 및 금속 산화물막(447)은 적어도 게이트 전극층(401)과 중첩되고 채널 형성 영역을 포함한 산화물 반도체층(403)의 영역 위에 제공되며, 채널 보호막으로서 기능한다. 또한, 절연층(413) 및 금속 산화물막(447)은 산화물 반도체층(403)에 도달하고 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 형성된 개구(425a), 개구(425b)를 갖는다. 따라서, 산화물 반도체층(403)의 주연부는 절연층(413) 및 금속 산화물막(447)으로 덮여 있고, 상기 절연층(413) 및 금속 산화물막(447)은 층간 절연층으로서도 기능한다. 게이트 배선과 소스 배선의 교차부에 게이트 절연층(402)뿐만 아니라, 절연층(413) 및 금속 산화물막(447)도 층간 절연층으로서 배치함으로써, 기생 용량을 저감할 수 있다.
절연층(413)은 플라즈마 CVD법, 스퍼터링법으로 형성한 절연막을 에칭함으로써 가공하여 형성할 수 있다. 또한, 절연층(413)의 개구(425a), 개구(425b)의 내벽은 테이퍼 형상을 갖는다.
채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상, 구체적으로는 단부(端部)의 단면 형상(테이퍼 각이나 막 두께 등)을 하기에 제시하는 바와 같이 함으로써, 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화하여, 트랜지스터(460)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는 채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상은 사다리꼴형 또는 삼각형으로 하고, 단면 형상의 하단부의 테이퍼 각을 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 각도를 이와 같은 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우에 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 중첩되는 절연층(413)의 막 두께를 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 하면 좋다. 막 두께를 이와 같은 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중에 분산되어 전계가 집중되는 부분이 복수로 생겨, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
본 실시형태에서 제시하는 트랜지스터(460)에 있어서, 산화물 반도체층(403)과 접촉하는 절연층(413)은 산소 도핑 처리에 의하여 화학양론적 조성보다 산소를 과잉으로 함유한 영역을 갖는 단층 또는 적층 구조의 절연층이다. 절연층(413)을 적층 구조로 하는 경우에는 적어도 산화물 반도체층(403)과 접촉하는 영역에서, 산소를 과잉으로 함유한 영역을 갖는 것이 바람직하다.
본 실시형태에서는 절연층(413)으로서 산소 과잉 영역을 갖는 산화질화 실리콘막을 사용하기로 한다. 또한, 금속 산화물막(447)으로서 산화 알루미늄막을 사용한다.
절연층(413) 위에 접촉하여 제공되는 금속 산화물막(447)은 금속막(본 실시형태에서는 알루미늄막)을 산화시킴으로써 형성된 막이다. 금속막을 산화시켜 금속 산화물막(447)을 형성함으로써, 스퍼터링법에 의한 금속 산화물막 형성에 비해 생산성을 향상시킬 수 있다. 또한, 금속막의 산화는 절연층(413)에 대한 산소 도핑 처리와 동일한 공정으로 수행할 수 있기 때문에, 공정을 간략화할 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감할 수 있다.
산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터를 덮는 산화 알루미늄막을 제공함으로써, 산화물 반도체층(403) 및 이것에 접촉하는 절연층(413)으로부터 산소가 이탈되는 것을 방지함과 함께, 산화물 반도체층(403)에 대한 물 및 수소 혼입을 방지할 수 있다.
특히 트랜지스터(460)에 있어서, 산화물 반도체층(403)의 주연부는 절연층(413) 및 금속 산화물막(447)인 산화 알루미늄막으로 덮여 있는 구성이다. 산소 과잉 영역을 갖는 절연층(413) 및 배리어성이 높은 산화 알루미늄막으로 산화물 반도체층(403)의 주연부를 덮음으로써, 산소 과잉 영역을 갖는 절연층(413)으로부터 산소가 공급되고, 상기 공급된 산소가 산화물 반도체층(403) 주연부로부터 이탈되는 것을 산화 알루미늄막에 의해 방지할 수 있다.
또한, 금속 산화물막(447)의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 또는, 산화 알루미늄막 위에 산화 티타늄막, 산화 마그네슘막, 산화 니켈막, 산화 몰리브덴막, 또는 산화 텅스텐막을 적층하고, 상기 산화 티타늄막, 산화 마그네슘막, 산화 니켈막, 산화 몰리브덴막, 또는 산화 텅스텐막의 저항률을 1×1010Ωm 이상 1×1019Ωm 이하(바람직하게는 1×1010Ωm 이상 1×1018Ωm 이하, 더 바람직하게는 1×1011Ωm 이상 1×1015Ωm 이하)로 하는 것이 바람직하다. 또는 적층 순서를 바꿔도 좋다. 금속 산화물막(447)으로서 상기 저항률의 도전성을 갖는 막을 제공함으로써, 반도체 장치의 정전 파괴를 방지할 수 있다.
또한, 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(460)에 안정적인 전기 특성을 부여할 수 있기 때문에 더 바람직하다.
산화 알루미늄막으로서는 그 조성이 Al2Ox로 표현되는 경우에는 x가 1 이상 3.5 이하인 산화 알루미늄막을 사용하는 것이 바람직하다.
이하에서 도 10a 내지 도 10c에 도시된 트랜지스터(460)의 제작 방법의 일례를 도 11a 내지 도 11e를 사용하여 설명한다.
우선, 실시형태 1에서 제시한 공정과 마찬가지로, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 형성한 후, 게이트 전극층(401) 위에 게이트 절연층(402a) 및 게이트 절연층(402b)을 순차적으로 적층하여 게이트 절연층(402)을 형성한다.
본 실시형태에서는 게이트 전극층(401)으로서 스퍼터링법에 의해 막 두께가 100nm인 텅스텐막을 형성한다.
또한, 본 실시형태에서는 게이트 절연층(402a)으로서 플라즈마 CVD법을 이용하여 형성되는 막 두께가 10nm 이상 100nm 이하(바람직하게는 20nm 이상 60nm 이하)인 질화 실리콘막을 사용한다. 또한, 성막 가스로서 SiH4 및 N2를 함유한 가스, 또는 SiH4, N2, 및 NH3을 함유한 가스를 사용할 수 있다.
게이트 절연층(402b)의 막 두께는 100nm 이상 350nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 또한, 게이트 절연층(402b)은 스퍼터링 타깃 표면에 대해 대략 수직으로 복수의 기판 표면이 고정된 상태로 막을 형성하는 스퍼터링 장치를 이용하여 형성되어도 좋다.
또한, 본 실시형태에서는 게이트 절연층(402b)으로서 플라즈마 CVD법에 의해 막 두께가 200nm인 산화질화 실리콘막을 형성하고, 성막된 후의 게이트 절연층(402)에 대해 수소 원자의 저감, 더 바람직하게는 제거를 목적으로 한 열처리(탈수화 또는 탈수소화 처리)를 수행한다.
또한, 탈수화 또는 탈수소화를 위한 열처리를 복수회 수행하여도 좋고, 다른 열처리를 겸하여 수행하여도 좋다.
다음에, 게이트 절연층(402) 위에 산화물 반도체층을 형성하고, 섬 형상으로 가공하여 산화물 반도체층(403)을 형성한다(도 11a 참조). 상세한 사항에 대해서는 실시형태 1에 기재된 내용을 참작할 수 있다.
또한, 게이트 절연층(402)을 대기에 노출시키지 않고 게이트 절연층(402)과 산화물 반도체층을 연속적으로 형성하는 것이 바람직하다. 또한, 산화물 반도체층을 형성한 후에, 상기 산화물 반도체층에 함유된 과잉 수소(물이나 수산기를 포함함)를 저감 또는 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하는 것이 바람직하다.
또한, 본 실시형태에서 산화물 반도체층(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법을 사용하여 막 두께가 35nm인 In-Ga-Zn계 산화물막(IGZO막)을 형성한다.
다음에, 게이트 전극층(401), 게이트 절연층(402), 및 산화물 반도체층(403) 위에 절연층(423)을 형성한다.
절연층(423)은 플라즈마 CVD법, 스퍼터링법에 의해 형성할 수 있다. 절연층(423)은 대표적으로는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 사용하여 형성할 수 있다.
또한, 절연층(423)으로서 질소를 함유한 산화물 절연막(예를 들어, 질소를 함유한 산화 실리콘막, 질소를 함유한 산화 알루미늄막) 등을 사용할 수 있다. 산화물 절연막에 함유되는 질소의 농도는 0.01at.% 이상이면 좋고, 바람직하게는 0.1at.% 이상 50at.% 이하, 더 바람직하게는 0.5at.% 이상 15at.% 이하이면 좋다. 산화 실리콘막에 상술한 바와 같은 농도의 질소가 함유된 막은 산화질화 실리콘막이라고 불릴 수 있다. 산화물 절연막에 적절한 양의 질소를 함유시킴으로써, 산소를 화학양론적 조성보다 많이 막 내에 함유시킬 수 있다.
본 실시형태에서는 산화물 반도체층(403) 위에, 산화물 반도체층(403)과 접촉하는 절연층(423)으로서 플라즈마 CVD법에 의해 산화질화 실리콘막을 형성한다. 절연층(423)의 성막 조건은 예를 들어, SiH4와 N2O의 가스 유량비를 SiH4: N2O＝30sccm: 4000sccm로 하고, 압력을 200Pa로 하고, RF 전원 전력(전원 출력)을 150W로 하고, 기판 온도를 220℃±15℃로 하면 좋다. 또한, 절연층(423)의 막 두께는 50nm 이상 100nm 이하로 하면 좋다.
절연층(423)에 열처리에 의한 탈수화 또는 탈수소화 처리를 수행하는 것이 바람직하다.
본 실시형태에서는 절연층(423)의 성막 가스로서 수소를 함유한 가스를 사용하여도 절연층(423)에 탈수소화 처리를 수행하기 때문에 절연층(423) 내의 수소를 제거할 수 있다. 따라서, 플라즈마 CVD법을 적절히 이용할 수 있다. 플라즈마 CVD법은 형성할 때 막에 먼지 등이 부착되거나 혼입되기 어려운 데다가 비교적 빠른 속도로 막을 형성할 수 있으므로 막을 두껍게 형성할 수 있으며, 생산성의 관점에서 유리하다.
열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리의 온도는 절연층(423)을 형성하는 온도보다 높은 쪽이 탈수화 또는 탈수소화의 효과가 높기 때문에 바람직하다. 예를 들어, 열처리 장치의 한 종류인 전기로에 기판을 넣고, 절연층(423)에 대해 질소 분위기하에서 450℃로 1시간 동안 열처리를 수행한다.
열처리에 의하여 절연층(423)의 탈수화 또는 탈수소화를 수행할 수 있어, 수소 또는 물 등의 불순물이 제거된 절연막을 형성할 수 있다.
탈수화 또는 탈수소화를 위한 열처리를 수행함으로써, 절연층(423)에 함유되는 물이나 수소 등의 불순물을 제거하여 저감시킬 수 있다. 절연층(423)을 최대한 수소를 함유하지 않는 막으로 함으로써, 트랜지스터(460)의 특성 변동을 억제하여, 안정된 전기 특성을 부여할 수 있다.
또한, 금속 산화물막은 수소 또는 물 등을 통과시키지 않는 블로킹 기능을 갖기 때문에, 절연층(423)의 탈수화 또는 탈수소화를 목적으로 한 열처리는 절연층(423)의 형성 후이며 금속막(457) 형성 전에 수행하는 것이 바람직하다.
다음에, 절연층(423) 위에 금속막(457)을 형성한다(도 11b 참조).
금속막(457)은 스퍼터링법, 증착법, CVD법 등으로 형성하는 것이 바람직하다. 또한, 금속막(457)의 막 두께는 3nm 이상 20nm 이하(바람직하게는 3nm 이상 10nm 이하, 더 바람직하게는 4nm 이상 5nm 이하)로 하는 것이 바람직하다.
본 실시형태에서는 금속막(457)으로서 알루미늄막을 형성한다. 또한, 알루미늄막으로서 티타늄 또는 마그네슘이 첨가된 알루미늄막을 사용하여도 좋다. 또한, 금속막(457)으로서 알루미늄막과, 티타늄막, 마그네슘막, 니켈막, 몰리브덴막, 또는 텅스탄막의 적층을 사용하여도 좋다.
다음에, 절연층(423) 및 금속막(457)에 산소(454)를 도입하는 처리(산소 도핑 처리나 산소 주입 처리라고도 함)를 수행한다. 이로써, 산소 과잉 영역을 갖는 절연층(413)과, 금속막(457)(본 실시형태에서는 알루미늄막)의 산화물인 금속 산화물막(447)(본 실시형태에서는 산화 알루미늄막)이 형성된다(도 11c 참조).
산소(454)를 도입하는 처리는 실시형태 1과 마찬가지로 수행할 수 있다. 상세한 사항에 대해서는 실시형태 1에 기재된 내용을 참작할 수 있다.
본 실시형태에서는 절연층(413)에는 산소 도핑 처리에 의해 산소가 도입되어, 금속 산화물막(447)과 접촉하는 영역(413b)이 산화물 반도체층(403)과 접촉하는 영역(413a)보다 산소를 과잉으로 함유한 영역이 된 예이다. 영역(413b)에 도입된 산소는 산화물 반도체층(403)에 고상 확산됨으로써, 산화물 반도체층(403)에 공급된다. 이와 같이, 절연층(413)으로부터 산소를 고상 확산시켜 산화물 반도체층(403)에 산소를 공급하면, 노출된 산화물 반도체층(403)에 직접 산소를 도핑하는 플라즈마 처리 등의 방법과 비교하여, 플라즈마로 인한 산화물 반도체층(403)의 손상이 없다는 효과가 있다.
또한, 산소(454)를 절연층(423) 및 금속 산화물막(447)에 첨가한 후, 열처리를 수행하여도 좋다. 본 실시형태에서는 상기 열처리에 의해, 절연층(413)에 함유되는 산소를 산화물 반도체층(403)으로 공급하여, 산화물 반도체층(403)의 산소 결손을 보전한다. 상기 열처리는 공정에서 수행되는 다른 열처리를 겸할 수 있다. 열처리는 250℃ 이상 600℃ 이하, 예를 들어 300℃로 수행하면 좋다. 열처리에 의해 절연층(413)으로부터 산화물 반도체층(403)에 산소를 도핑하여, 산화물 반도체층(403) 내의 산소 결손을 보전할 수 있다.
산화물 반도체를 사용한 트랜지스터의 경우, 절연층으로부터 산화물 반도체층에 산소가 공급됨으로써, 산화물 반도체층과 절연층 사이의 계면 준위 밀도를 저감시킬 수 있다. 이로써, 트랜지스터의 동작 등에 기인하여, 산화물 반도체층과 절연층 사이의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체층의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로 산화물 반도체층의 산소 결손은 일부가 도너가 되어 캐리어인 전자를 방출한다. 이로써, 트랜지스터의 임계값 전압이 음 방향으로 이동하게 된다. 그래서, 절연층으로부터 산화물 반도체층에 산소가 충분히 공급되고, 바람직하게는 산화물 반도체층에 산소가 과잉으로 함유되어 있음으로써, 임계값 전압이 음 방향으로 이동하는 요인인, 산화물 반도체층의 산소 결손 밀도를 저감시킬 수 있다.
절연층(413)에 함유된 과잉 산소는 트랜지스터의 제작 공정에서 수행되는 열처리에 의해, 절연층(413)에 접촉하는 산화물 반도체층(403)에 공급된다. 따라서, 트랜지스터(460)에 있어서, 절연층(413)과 산화물 반도체층(403) 사이의 계면, 또는 산화물 반도체층(403) 내(벌크 내)의 적어도 일부에서 산소 과잉 영역이 형성된다.
또한, 절연층에 대한 탈수화 또는 탈수소화 처리 및/또는 산소 도핑 처리는 복수회 수행하여도 좋다.
또한, 절연층(413) 위에 접촉하여 제공되는 금속 산화물막(447)은 금속막을 산화시킴으로써 형성된 막이다. 금속막을 산화시켜 금속 산화물막(447)을 형성함으로써, 스퍼터링법에 의한 금속 산화물막 형성에 비해 생산성을 향상시킬 수 있다. 또한, 금속막의 산화는 절연층(413)에 대한 산소 도핑 처리와 동일한 공정으로 수행할 수 있기 때문에, 공정을 간략화할 수 있다. 따라서, 반도체 장치의 제조 비용을 저감할 수 있다.
다음에, 절연층(413) 및 금속 산화물막(447)을 선택적으로 에칭하여, 산화물 반도체층(403)에 도달하는 개구(425a), 개구(425b)를 형성한다(도 11d 참조).
다음에, 게이트 전극층(401), 게이트 절연층(402a), 게이트 절연층(402b), 산화물 반도체층(403), 절연층(413), 및 금속 산화물막(447) 위에 소스 전극층 및 드레인 전극층이 되는 도전막을 형성한다.
상기 도전막으로서는 이후의 열처리를 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래 측 또는 위 측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 수행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다. 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
레지스트 마스크를 형성할 때의 노광에는 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하면 좋다. 산화물 반도체층(403) 위에서 이웃한 소스 전극층(405a)의 하단부와 드레인 전극층(405b)의 하단부 사이의 간격의 폭에 따라, 이후에 형성되는 트랜지스터(460)의 채널 길이 L이 결정된다. 또한, 채널 길이 L=25nm 미만의 노광을 수행하는 경우에는, 수nm 내지 수십nm로 파장이 매우 짧은 초자외선(Extreme Ultraviolet)을 이용하여, 레지스트 마스크 형성 시의 노광을 수행하면 좋다. 초자외선을 이용한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이 L을 10nm 이상 1000nm 이하로 할 수도 있으며, 회로의 동작 속도를 고속화할 수 있다.
또한, 포토리소그래피 공정에서 사용하는 포토 마스크 수 및 공정 수를 삭감하기 위하여, 투과된 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의하여 형성된 레지스트 마스크를 이용하여 에칭 공정을 수행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 수행함으로써 형상을 더 변형시킬 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 그러므로 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있으므로 공정의 간략화가 가능하게 된다.
본 실시형태에서는 도전막의 에칭에는 염소를 함유한 가스, 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화 탄소(CCl4) 등을 함유한 가스를 사용할 수 있다. 또한, 불소를 함유한 가스, 예를 들어 사불화 탄소(CF4), 육불화 황(SF6), 삼불화 질소(NF3), 트라이플루오로 메탄(CHF3) 등을 함유한 가스를 사용할 수 있다. 또한, 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스가 첨가된 가스 등을 사용할 수 있다.
에칭 방법으로서, 평행 평판형 RIE(Reactive Ion Etching) 방법 또는 ICP(Inductively Coupled Plasma) 에칭 방법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절하게 조절한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의하여 형성한 막 두께가 20nm 이상 50nm 이하인 텅스텐막을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의해 텅스텐막을 에칭하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
상술한 공정을 거쳐 본 실시형태의 트랜지스터(460)가 제작된다(도 11e 참조).
소스 전극층(405a), 드레인 전극층(405b) 위에 층간 절연층(보호 절연막, 평탄화 절연막)이 되는 절연막을 형성하여도 좋다. 층간 절연층(보호 절연막, 평탄화 절연막)을 제공함으로써, 박막의 금속 산화물막(447)에 대한 응력을 완화시킬 수 있다. 따라서, 금속 산화물막(447)의 파손을 방지할 수 있다.
보호 절연막은 절연층(413)과 같은 재료 및 방법을 이용하여 형성할 수 있다. 예를 들어, 스퍼터링법에 의해 막 두께가 400nm인 산화 실리콘막을 형성한다. 또한, 보호 절연막을 형성 후에 열처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간의 열처리를 수행한다.
또한, 트랜지스터(460)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는, 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층함으로써 평탄화 절연막을 형성하여도 좋다.
예를 들어, 평탄화 절연막으로서 막 두께가 1500nm인 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들어, 질소 분위기 하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후에 열처리를 수행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 열처리를 수행한다.
이와 같이 트랜지스터(460)를 형성한 후, 열처리를 수행하여도 좋다. 또한, 열처리는 복수회 수행하여도 좋다.
도 14에 트랜지스터(460)의 게이트 배선과 소스 배선(또는 드레인 배선)의 접속부(또는 이들과 같은 층에 형성된 배선의 접속부)를 도시하였다. 도 14에 있어서, 게이트 전극층(401)과 같은 층에 형성된 전극층(491)과, 소스 전극층(405a) 또는 드레인 전극층(405b)과 같은 층에 형성된 전극층(405c)은 게이트 절연층(402), 절연층(413), 및 금속 산화물막(447)에 형성된 콘택트 홀을 통하여 전기적으로 접속된다.
여기서, 금속막(457)의 형성 후이며 산소 도핑 처리 전에, 전극층(491)과 전극층(405c)을 접속시키기 위한 콘택트 홀을 형성하는 경우, 게이트 배선 및 금속막(457)의 도전율이 높기 때문에 콘택트 홀을 형성할 때 정전 파괴가 일어날 우려가 있다. 따라서, 금속막(457)에 대한 산소 도핑 처리 후(즉 금속 산화물막(447)의 형성 후)이며 소스 전극층(405a) 또는 드레인 전극층(405b)이 되는 도전막의 형성 전에, 상기 콘택트 홀을 형성할 필요가 있다. 또한, 소스 전극층(405a) 또는 드레인 전극층(405b)이 되는 도전막에 산소가 도입되는 것을 방지하기 위해서, 산소 도핑 처리는 상기 도전막의 형성 전에 수행할 필요가 있다.
도 12a 및 도 12b에, 본 실시형태의 트랜지스터의 다른 구성예를 도시하였다.
도 12a는 트랜지스터(480)의 평면도이고, 도 12b는 도 12a의 X4-Y4 부분의 단면도이다. 또한, 도 12a에서는 복잡화를 피하기 위해서 트랜지스터(480)의 구성 요소의 일부를 생략하였다.
도 12a 및 도 12b에 도시된 트랜지스터(480)도 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 하부 게이트 구조의 하나이며, 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다.
채널 길이 방향의 단면도인 도 12b에 도시된 바와 같이, 트랜지스터(480)를 포함하는 반도체 장치는 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401) 위에 게이트 절연층(402a), 게이트 절연층(402b), 산화물 반도체층(403), 절연층(433), 금속 산화물막(437), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
섬 형상의 절연층(433) 및 금속 산화물막(437)은 적어도 게이트 전극층(401)과 중첩되고 채널 형성 영역을 포함한 산화물 반도체층(403)의 영역 위에 제공되며, 채널 보호막으로서 기능한다. 트랜지스터(480)에 있어서 절연층(433) 및 금속 산화물막(437)은 섬 형상으로 가공되어 있으며 산화물 반도체층(403)의 주연부를 덮지 않은 형상의 예이다.
또한, 트랜지스터(480)의 그 외의 구성 및 제작 방법의 자세한 내용은 트랜지스터(460)에 관한 기재를 참작할 수 있다.
본 실시형태에서 제시하는 반도체 장치는 산화물 반도체층(403)에 접촉하여 형성되는 절연층으로서 산소 도핑 처리가 수행된 막이며, 산소 과잉 영역을 갖는다. 또한, 상기 절연층은 탈수화 또는 탈수소화 처리에 의해, 불순물인 물 또는 수소가 가능한 한 제거된 막이다. 물 및 수소의 함유량을 저감하고 산소의 함유량을 증가시킨 절연층을 산화물 반도체층(403)에 접촉하도록 형성함으로써, 산화물 반도체층(403)에 대한 물 및 수소의 혼입을 억제하면서 산화물 반도체층(403)에 산소를 공급할 수 있다.
그러므로, 산화물 반도체층(403) 내, 및/또는 산화물 반도체층(403)과 절연층 사이의 계면에서 산소 과잉 영역을 형성할 수 있다. 이로써, 임계값 전압이 음 방향으로 이동하는 요인인, 산화물 반도체층의 산소 결손 밀도를 저감시킬 수 있기 때문에, 트랜지스터의 임계값 전압의 편차를 저감할 수 있음과 함께, 노멀리 오프형 트랜지스터를 실현할 수 있다. 또한, 트랜지스터의 서브스레시홀드(subthreshold)값(S값)을 저감시킬 수 있다.
또한, 본 실시형태에서 제시하는 반도체 장치는 산화물 반도체층(403)에 접촉하는 절연층에 산소 도핑 처리를 수행하기 때문에, 산화물 반도체층(403)에 직접 산소 도핑 처리를 수행하는 경우와 비교하여 산화물 반도체층(403)의 막질 및/또는 결정성을 향상시킬 수 있다. 특히 산화물 반도체층(403)이 CAAC-OS막인 경우에 상기 CAAC-OS막에 산소 도핑 처리를 수행하면 결정성이 저하될 경우가 있기 때문에, 본 실시형태에서 제시하는 반도체 장치의 제작 방법을 적용하는 것이 유효하다.
상술한 바와 같이, 본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
실시형태 1 또는 실시형태 2에 기재된 상기 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널(system-on-panel)을 형성할 수 있다.
도 4a에 있어서, 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 하여 실재(sealant)(4005)가 제공되고, 기판(4006)에 의해 밀봉되어 있다. 도 4a에서는 기판(4001) 위의 실재(4005)로 둘러싸인 영역과 다른 영역에, IC칩 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(4018a), FPC(4018b)로부터 공급된다.
도 4b 및 도 4c에서 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 실재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 기판(4001)과 실재(4005)와 기판(4006)에 의해 표시 소자와 함께 밀봉되어 있다. 도 4b 및 도 4c에서는 기판(4001) 위의 실재(4005)로 둘러싸인 영역과 다른 영역에, IC칩 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 4b 및 도 4c에서는 별도로 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 FPC(4018)로부터 각종 신호 및 전위가 공급된다.
또한, 도 4b 및 도 4c에서는 신호선 구동 회로(4003)를 별도로 형성하고 기판(4001)에 실장한 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩(wire bonding) 방법, 또는 TCP(Tape Carrier Package)법 등을 이용할 수 있다. 도 4a는 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장한 예이며, 도 4b는 COG 방법에 의해 신호선 구동 회로(4003)를 실장한 예이며, 도 4c는 TCP법에 의해 신호선 구동 회로(4003)를 실장한 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태의 모듈을 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TCP가 장착된 모듈, TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 실시형태 1 또는 실시형태 2에 제시된 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(electroluminescence), 유기 EL 등을 포함한다. 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 일 형태에 대하여 도 4a 내지 도 6b를 사용하여 설명한다. 도 6a 및 도 6b는 도 4b의 M-N 부분의 단면도에 상당한다.
도 4a, 도 4b, 도 6a, 및 도 6b에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지며, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전층(4019)을 통하여 FPC(4018)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4034)과 동일한 도전층으로 형성되고, 단자 전극(4016)은 트랜지스터(4010), 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전층으로 형성되어 있다.
또한, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 트랜지스터를 갖고, 도 6a 및 도 6b에서는 화소부(4002)에 포함된 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 예시하였다. 도 6a에서는 트랜지스터(4010), 트랜지스터(4011) 위에는 절연층(4030), 절연층(4032)이 형성되고, 도 6b에서는 절연층(4021)이 더 형성되어 있다.
트랜지스터(4010), 트랜지스터(4011)로서는 실시형태 1 또는 실시형태 2에 제시된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에서 기재한 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 제시한다. 트랜지스터(4010), 트랜지스터(4011)는 하부 게이트 구조의 트랜지스터이다.
트랜지스터(4010), 트랜지스터(4011)는 산화물 반도체층과 접촉하는 절연층인 절연층(4030)으로서 산소 도핑 처리에 의해 산소 과잉 영역이 형성된 절연층이 적용되며, 절연층(4030) 위에 접촉하여 제공된 절연층(4032)으로서 상술한 산소 도핑 처리에 의해 금속막을 산화시켜 형성한 금속 산화물막을 갖는 트랜지스터이다. 따라서, 산화물 반도체층에는 트랜지스터(4010), 트랜지스터(4011)의 특성 변동을 일으키는 수소 또는 물 등의 불순물이 혼입되지 않고, 산소 결손을 보전하는 산소가 공급된다. 그러므로, 트랜지스터(4010), 트랜지스터(4011)는 전기 특성의 변동이 억제되어 있다. 또한, 트랜지스터(4010), 트랜지스터(4011)는 금속막을 형성 후에 수행되는 산소 도핑 처리에 의해 금속 산화물막이 형성되기 때문에, 생산성이 우수한 트랜지스터이다.
따라서, 도 4a, 도 4b, 도 6a, 및 도 6b에 도시된 본 실시형태의 산화물 반도체층을 사용함으로써 안정된 전기 특성을 갖는 트랜지스터(4010), 트랜지스터(4011)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 추가적으로 도전층을 제공하여도 좋다. 도전층을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후의 트랜지스터(4011)의 임계값 전압의 변화량을 더 저감시킬 수 있다. 또한, 도전층은 전위가 트랜지스터(4011)의 게이트 전극층과 동일하여도 좋고 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다.
또한, 상기 도전층은 외부의 전기장을 차폐하는 기능, 즉 외부의 전기장이 내부(트랜지스터를 포함한 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등 외부의 전기장의 영향으로 트랜지스터의 전기적 특성이 변동되는 일을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 6a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 6a에 있어서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4034), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 끼우도록 배향막으로서 기능하는 절연층(4038), 절연층(4033)이 제공되어 있다. 제 2 전극층(4031)은 기판(4006) 측에 제공되고, 제 1 전극층(4034)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성이 되어 있다.
또한 스페이서(4035)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구(球)상의 스페이서를 이용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는 조건에 따라, 콜레스테릭상(cholesteric phase), 스멕틱상, 큐빅상, 키랄 네마틱상(chiral nematic phase), 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 액정층(4008)에 사용하여도 좋다. 이 경우에는 액정층(4008)과 제 1 전극층(4034) 및 제 2 전극층(4031)이 접촉하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정의 온도를 계속해서 상승시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하고 고분자 안정화시키는 처리를 수행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 필요 없으며 시야각 의존성이 작다. 또한, 배향막을 설치하지 않아도 되어서 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체층을 사용하는 트랜지스터는 정전기의 영향으로 인하여 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 벗어날 우려가 있다. 그러므로 산화물 반도체층을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하면 더 효과적이다.
또한, 액정 재료의 고유 저항은 1×109Ωcm 이상이며, 바람직하게는 1×1011Ωcm 이상이며, 더욱 바람직하게는 1×1012Ωcm 이상이다. 또한, 본 명세서에서 고유 저항값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 기재된 산화물 반도체층을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다.
본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과가 있다.
또한, 본 명세서에 기재된 산화물 반도체층을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도로 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 수를 삭감할 수 있다. 또한, 화소부에도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, VA형 액정 표시 장치에도 적용할 수 있다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 한가지이다. VA형 액정 표시 장치는 전압이 인가되어 있지 않을 때, 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 이용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식으로서는 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄) 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 황색, 시안(cyan), 마젠타(magenta) 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 본 발명은 컬러 표시의 표시 장치에 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별되고, 일반적으로는 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다. 또한, 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용하는 예에 대하여 기재한다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자 또는 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지며, 발광 메커니즘은 도너 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 이것을 전극 사이에 더 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재(局在)형 발광이다. 또한, 여기서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지고 있으면 좋다. 그리고 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출, 기판 측의 면으로부터 발광을 추출하는 하면 사출, 기판 측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자나 적용할 수 있다.
도 5a, 도 5b, 및 도 6b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 5a는 발광 장치의 평면도이며, 도 5a에 도시된 일점 쇄선 S1-T1, S2-T2, 및 S3-T3에서 절단한 단면이 도 5b에 상당한다. 또한, 도 5a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하였다.
도 5a 및 도 5b에 도시된 발광 장치는 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 가지고 있으며, 트랜지스터(510)는 발광 소자(540)에 전기적으로 접속되어 있다. 또한, 도 5a 및 도 5b에 도시된 발광 장치는 발광 소자(540)의 빛을 기판(500)을 통과시켜 추출하는 하면 사출형 구조를 갖는다.
트랜지스터(510)로서 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에서 기재한 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 제시한다. 트랜지스터(510)는 하부 게이트 구조의 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 게이트 절연층(502), 산화물 반도체층(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)을 포함한다.
트랜지스터(510)는 산화물 반도체층(512)과 접촉하는 절연층인 절연층(524)으로서, 산소 도핑 처리에 의해 산소 과잉 영역이 형성된 절연층이 적용되며, 절연층(524) 위에 접촉하도록 제공된 절연층(525)으로서 상술한 산소 도핑 처리에 의해 알루미늄막을 산화시켜 형성한 산화 알루미늄막을 갖는 트랜지스터이다. 따라서, 산화물 반도체층(512)에는 트랜지스터(510)의 특성 변동을 일으키는 수소 또는 물 등의 불순물이 혼입되지 않고, 산소 결손을 보전하는 산소가 공급된다. 그러므로, 트랜지스터(510)는 전기 특성의 변동이 억제되어 있다. 또한, 트랜지스터(510)는 알루미늄막을 형성한 후에 수행되는 산소 도핑 처리에 의해 산화 알루미늄막이 형성되기 때문에, 생산성이 우수한 트랜지스터이다.
따라서, 도 5a 및 도 5b에 도시된 본 실시형태의 산화물 반도체층(512)을 사용함으로써 안정된 전기 특성을 갖는 트랜지스터(510)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 신뢰성이 높은 반도체 장치를 고수율로 제작하고 고생산화를 달성할 수 있다.
용량 소자(520)는 도전층(521a), 도전층(521b), 게이트 절연층(502), 산화물 반도체층(522), 도전층(523)을 포함하며, 도전층(521a), 도전층(521b)과 도전층(523)으로 게이트 절연층(502) 및 산화물 반도체층(522)을 끼운 구성으로 함으로써 용량이 형성된다.
배선층 교차부(530)는 게이트 전극층(511a) 및 게이트 전극층(511b)과, 도전층(533)의 교차부이며, 게이트 전극층(511a) 및 게이트 전극층(511b)과, 도전층(533)은 게이트 절연층(502)을 개재하여 교차한다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께가 30nm인 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께가 200nm인 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막이 적층된 구조가 된다.
산화물 반도체층(512), 산화물 반도체층(522)으로서는 막 두께 25nm의 IGZO막을 사용한다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530) 위에는 층간 절연층(504)이 형성되고, 층간 절연층(504) 위에 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연층(504) 및 컬러 필터층(505) 위에는 평탄화 절연층으로서 기능하는 절연층(506)이 제공되어 있다.
절연층(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층한 적층 구조를 포함한 발광 소자(540)가 제공되어 있다. 발광 소자(540)와 트랜지스터(510)는 도전층(513a)에 도달하는 절연층(506) 및 층간 절연층(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)이 접촉함으로써 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
절연층(506)에는 막 두께가 1500nm인 감광성 아크릴막을 사용할 수 있고, 격벽(507)에는 막 두께가 1500nm인 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어, 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는 감광성, 비감광성 유기 수지를 사용할 수 있지만, 감광성 유기 수지층을 사용하면, 레지스트 마스크 수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 빛만을 투과시키는 재료로 형성된다. 유채색으로서는 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 황색 등을 사용하여도 좋다. 착색된 유채색의 빛만을 투과시킨다는 것은 컬러 필터층을 투과하는 빛이 그 유채색의 빛의 파장에 피크를 가짐을 말한다. 컬러 필터층은 포함되는 착색 재료의 농도와 빛의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
도 6b에 도시된 발광 장치에서는 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4034), 전계 발광층(4511), 제 2 전극층(4031)을 적층한 구조이지만, 도면에 도시된 구성에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 빛의 방향 등에 따라, 발광 소자(4513)의 구성을 적절히 변경할 수 있다.
격벽(4510), 격벽(507)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성 수지 재료를 사용하여, 제 1 전극층(4034), 제 1 전극층(541) 위에 개구부를 형성하고, 상기 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511), 전계 발광층(542)은 하나의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제 2 전극층(4031), 제 2 전극층(543), 격벽(4510), 및 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 발광 소자(4513), 발광 소자(540)를 덮는 유기 화합물을 함유한 층을 증착법에 의해 형성하여도 좋다.
또한, 기판(4001), 기판(4006), 및 실재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서, 질소나 아르곤 등의 불활성 기체 외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄), 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 반사를 저감할 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 종이를 제공할 수도 있다. 전자 종이는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽다는 장점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 장점을 갖는다.
전기 영동 표시 장치로서는 여러 가지 형태를 상정할 수 있지만, 양(plus)의 전하를 갖는 제 1 입자와 음(minus)의 전하를 갖는 제 2 입자를 포함한 마이크로 캡슐이 용매 또는 용질에 복수로 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜, 한쪽 측에 집합된 입자의 색깔만을 표시하는 것이다. 제 1 입자 및 제 2 입자는 각각 염료를 포함하고, 전계 없이는 이동하지 않는다. 또한, 제 1 입자와 제 2 입자의 색은 다른 색(무색을 포함함)으로 한다.
이와 같이 전기 영동 표시 장치는 유전상수가 높은 물질이 고전계(高電界) 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로캡슐 내의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전기 발광(electroluminescent) 재료, 전기 변색(electrochromic) 재료, 자기 영동 재료 중에서 선택된 1종류의 재료, 또는 이들 중 임의의 복합 재료로 형성될 수 있다.
또한, 전자 종이로서 트위스트 볼(twist-ball) 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식은 백색과 흑색으로 각각 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 수행하는 방법이다.
또한, 도 4a 내지 도 6b에 있어서, 기판(4001), 기판(500), 기판(4006)으로서는 유리 기판 외에, 가요성을 갖는 기판도 이용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름이 사용될 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는 게이트 절연층(4020a)으로서 질화 실리콘막을 사용한다. 또한, 산화물 반도체층과 접촉하는 게이트 절연층(4020b) 및 절연층(4030)으로서 플라즈마 CVD법에 의해 형성한 산화질화 실리콘막을 사용하고, 이것에 탈수화 또는 탈수소화를 위한 열처리 및 산소 도핑 처리를 수행한다. 또한, 절연층(4030) 위에 절연층(4032)을 갖는다. 본 실시형태에서는 절연층(4032)으로서 알루미늄막을 산소 도핑 처리에 의해 산화시킴으로써 얻어진 산화 알루미늄막을 사용한다.
산화 알루미늄막은 수소나 수분 등의 불순물 및 산소 양쪽 모두에 대해 막을 투과시키지 않는 차단 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 탈수화 또는 탈수소화를 위한 열처리 및 산소 도핑 처리를 수행한 산화질화 실리콘막에 대해서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 혼입되거나, 산소가 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연층으로서 기능하는 절연층(4021), 절연층(506)은 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수로 적층함으로써, 절연층을 형성하여도 좋다.
절연층(4021), 절연층(506)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, 스핀 코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 스크린 인쇄, 오프셋 인쇄 등의 방법이나, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 설비를 이용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터 발하는 빛을 투과시켜 표시를 수행한다. 따라서, 빛이 투과되는 화소부에 제공되는 기판, 절연층, 도전층 등의 박막은 모두 가시광의 파장 영역의 빛에 대하여 투광성을 갖는다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는 추출하는 빛의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4034), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)에는 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물(이하에서 ITO라고 함), 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4034), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 1종류 또는 복수 종류를 사용하여 형성할 수 있다.
본 실시형태에서는 도 5a 및 도 5b에 도시된 발광 장치는 하면 사출형이므로, 제 1 전극층(541)은 투광성, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있는 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전층을 사용하는 경우에는 반사성을 갖는 도전층을 적층하면 좋다.
또한, 제 1 전극층(4034), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 도전성 고분자(도전성 중합체라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2 종류 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 7a는 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 7a는 포토센서의 등가 회로를 도시한 도면이고, 도 7b는 포토센서의 일부를 도시한 단면도이다.
포토다이오드(602)는 한쪽 전극이 포토다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인 중 하나가 포토센서 기준 신호선(672)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 하나가 트랜지스터(656)의 소스 또는 드레인 중 하나에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 하나가 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 관한 회로도에 있어서, 산화물 반도체층을 사용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체층을 사용하는 트랜지스터의 기호에는 'OS'라고 기재하였다. 도 7a에서 트랜지스터(640), 트랜지스터(656)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있으며, 산화물 반도체층이 사용된 트랜지스터이다. 본 실시형태에서는 실시형태 1에서 기재한 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 제시한다. 트랜지스터(640)는 하부 게이트 구조의 트랜지스터이다.
도 7b는 포토센서에 포함되는 포토다이오드(602) 및 트랜지스터(640)의 단면도이며, 절연 표면을 갖는 기판(601)(소자 기판) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 제공되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 이용하여 기판(613)이 제공되어 있다.
트랜지스터(640) 위에는 절연층(631), 절연층(632), 층간 절연층(633), 층간 절연층(634)이 제공되어 있다. 포토다이오드(602)는 층간 절연층(633) 위에 형성된 전극층(641b)과, 전극층(641b) 위에 순차적으로 적층된 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)과, 층간 절연층(634) 위에 제공되며 제 1 반도체막 내지 제 3 반도체막을 개재하여 전극층(641b)에 전기적으로 접속된 전극층(642)과, 전극층(641b)과 같은 층에 제공되며 전극층(642)과 전기적으로 접속된 전극층(641a)을 갖는다.
전극층(641b)은 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극층(641a)을 통하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성할 수 있다. 제 1 반도체막(606a)은 13족 불순물 원소(예를 들어, 붕소(B))를 함유한 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체막(606a)은 막 두께가 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 I형 반도체막(진성 반도체막)이며, 비정질 실리콘막으로 형성한다. 그리고 제 2 반도체막(606b)으로서는, 반도체 재료 가스를 사용하여 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)은 LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 형성하여도 좋다. 제 2 반도체막(606b)은 막 두께가 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 함유한 비정질 실리콘막으로 형성한다. 제 3 반도체막(606c)은 15족 불순물 원소(예를 들어, 인(P))를 함유한 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 함유하지 않은 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체막(606c)은 막 두께가 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 비정질 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정 반도체(세미 어모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 매우 작기 때문에, pin형 포토다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는 pin형 포토다이오드가 형성된 기판(601) 면으로부터 포토다이오드(602)가 받는 빛을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 빛은 외란광(外亂光)이 되기 때문에, 전극층으로서는 차광성을 갖는 도전층을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연층(631), 절연층(632), 층간 절연층(633), 층간 절연층(634)의 형성에는 절연성 재료를 사용할 수 있고, 그 재료에 따라 스퍼터링법, 플라즈마 CVD법, 스핀 코팅, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄) 등의 방법을 이용할 수 있다.
절연층(631)으로서 무기 절연 재료를 사용하는 경우, 예를 들어, 질화산화 실리콘층 또는 산화질화 실리콘층 등의 단층 또는 적층을 사용할 수 있다.
본 실시형태에서는 절연층(631)으로서 플라즈마 CVD법에 의해 형성한 산화질화 실리콘막을 사용하고, 이것에 탈수화 또는 탈수소화를 위한 열처리를 수행한다.
또한, 탈수화 또는 탈수소화를 위한 열처리가 수행된 산화질화 실리콘막 위에 금속막을 형성하고, 산화질화 실리콘막 및 금속막에 산소 도핑 처리를 수행한다. 이 산소 도핑 처리에 의해, 산소 과잉 영역을 갖는 산화 실리콘막과, 금속막이 산화된 금속 산화물막이 형성된다. 본 실시형태에서는 절연층(631) 위에 절연층(632)을 제공하고, 상기 절연층(632)으로서 산화 알루미늄막을 적용한다.
산화 알루미늄막은 수소나 수분 등의 불순물 및 산소 양쪽 모두에 대해 막을 투과시키지 않는 차단 효과(블로킹 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 탈수화 또는 탈수소화를 위한 열처리 및 산소 도핑 처리를 수행한 산화질화 실리콘막에 대해서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 혼입되거나, 산소가 방출되는 것을 방지하는 보호막으로서 기능한다.
층간 절연층(633), 층간 절연층(634)으로서는 표면 요철을 저감시키기 위해서 평탄화 절연층으로서 기능하는 절연층이 바람직하다. 층간 절연층(633), 층간 절연층(634)으로서는 예를 들어 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사되는 빛을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
트랜지스터(640)는 산화물 반도체층에 접촉하는 절연층(631)으로서, 산소 도핑 처리가 수행됨으로써 산소 과잉 영역을 갖는 절연층을 포함한 구성의 트랜지스터이다. 따라서, 산화물 반도체층에는 트랜지스터(640)의 산소 결손을 보전하는 산소가 공급된다. 그러므로, 트랜지스터(640)는 전기 특성의 변동이 억제되어 있다.
따라서, 본 실시형태의 산화물 반도체층을 사용함으로써 안정된 전기 특성을 갖는 트랜지스터(640)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(파친코(pachinko)기, 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 8a 내지 도 9c에 도시하였다.
도 8a는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의해 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지탱한 구성이 도시되어 있다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 반도체 장치는 표시부(9003)에 사용할 수 있으며, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면을 조작하거나 정보를 입력할 수 있고, 다른 가전 제품과의 통신이나 다른 가전 제품의 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 4에 기재된 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 부여할 수 있다.
또한, 하우징(9001)에 형성된 힌지에 의해, 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 8b는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있으며, 표시부(9103)에 의해 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의해 하우징(9101)을 지탱한 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비하는 조작 스위치나, 별도로 제공된 리모트 컨트롤러(9110)에 의해 조작할 수 있다. 리모트 컨트롤러(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량을 조작할 수 있으며, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에, 상기 리모트 컨트롤러(9110)에서 출력하는 정보를 표시하는 표시부(9107)를 설치한 구성으로 하여도 좋다.
또한, 도 8b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있으며, 추가로 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들간 등)의 정보 통신을 할 수도 있다.
실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 반도체 장치는 표시부(9103), 표시부(9107)에 사용할 수 있으며, 텔레비전 장치 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 8c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 반도체 장치는 표시부(9203)에 사용할 수 있으며, 컴퓨터에 높은 신뢰성을 부여할 수 있다.
도 9a 및 도 9b는 폴더형 태블릿 단말이다. 도 9a는 태블릿 단말을 펼친 상태를 도시한 것이며, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있으며, 신뢰성이 높은 태블릿 단말로 할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 도면에서는 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스(stylus) 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대해 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하거나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 9a에는 표시부(9631a)와 표시부(9631b)의 표시 면적이 같은 예를 도시하였지만, 이것에 특별히 한정되지 않으며 서로 크기가 상이하여도 좋고 표시 품질이 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 9b는 태블릿 단말을 닫은 상태를 도시한 것이며, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 갖는다. 또한, 도 9b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한 태블릿 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 봐도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 9a 및 도 9b에 도시된 태블릿 단말은 상기 기능 외에도 다양한 정보(정지 영상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 9b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 9c의 블록도를 참조로 설명한다. 도 9c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 9b에 도시된 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광을 이용하여 태양 전지(9633)에 의해 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지(9633)에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의해 표시부(9631)에 필요한 전압으로 승압 또는 강압을 수행한다. 또한, 표시부(9631)에서 표시를 수행하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 제시하였지만, 이것에 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의해 배터리(9635)를 충전하는 구성을 가져도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
200: 영역
400: 기판
401: 게이트 전극층
401a: 게이트 전극층
401b: 게이트 전극층
401c: 게이트 전극층
402: 게이트 절연층
402a: 게이트 절연층
402b: 게이트 절연층
403: 산화물 반도체층
405a: 소스 전극층
405b: 드레인 전극층
405c: 전극층
412: 게이트 절연층
412a: 게이트 절연층
412b: 게이트 절연층
413: 절연층
413a: 영역
413b: 영역
416: 절연층
416a: 영역
417: 금속 산화물막
420: 트랜지스터
422: 절연층
423: 절연층
424: 평탄화 절연층
425a: 개구
425b: 개구
426: 절연층
427: 금속막
433: 절연층
437: 금속 산화물막
440: 트랜지스터
447: 금속 산화물막
454: 산소
457: 금속막
460: 트랜지스터
480: 트랜지스터
491: 전극층
491a: 전극층
491b: 전극층
491c: 전극층
500: 기판
502: 게이트 절연층
504: 층간 절연층
505: 컬러 필터층
506: 절연층
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체층
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체층
523: 도전층
524: 절연층
525: 절연층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
631: 절연층
632: 절연층
633: 층간 절연층
634: 층간 절연층
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토다이오드 리셋 신호선
659: 게이트 신호선
671: 포토센서 출력 신호선
672: 포토센서 기준 신호선
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 실재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4018a: FPC
4018b: FPC
4019: 이방성 도전층
4020a: 게이트 절연층
4020b: 게이트 절연층
4021: 절연층
4030: 절연층
4031: 전극층
4032: 절연층
4033: 절연층
4034: 전극층
4035: 스페이서
4038: 절연층
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (10)

  1. 반도체 장치에 있어서,
    게이트 전극층과;
    상기 게이트 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위에 있으며, 상기 게이트 전극층과 중첩되는 산화물 반도체층과;
    상기 산화물 반도체층 위에 있으며, 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층과;
    상기 산화물 반도체층 위에 있으며, 상기 산화물 반도체층과 전기적으로 접속되는 드레인 전극층과;
    상기 산화물 반도체층 위에 접촉하는 절연층과;
    상기 절연층 위에 접촉하는 금속 산화물막을 포함하고,
    상기 금속 산화물막은 1×1010Ωm 이상 1×1019Ωm 이하의 저항률을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연층은 상기 소스 전극층 및 상기 드레인 전극층 위에 형성되고,
    상기 소스 전극층 및 상기 드레인 전극층 사이의 상기 절연층은 상기 산화물 반도체층과 접촉하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 전극층은 상기 절연층 위에 형성되고,
    상기 드레인 전극층은 상기 절연층 위에 형성되고,
    상기 절연층은 제 1 개구 및 제 2 개구를 갖고,
    상기 소스 전극층은 상기 제 1 개구를 통하여 상기 산화물 반도체층과 접촉하고,
    상기 드레인 전극층은 상기 제 2 개구를 통하여 상기 산화물 반도체층과 접촉하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 화학양론적 조성보다 산소를 과잉으로 함유하는 영역을 포함하는, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 금속 산화물막은 산화 알루미늄막인, 반도체 장치.
  6. 반도체 장치의 제작 방법에 있어서,
    게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층을 개재(介在)하여 상기 게이트 전극층과 중첩되도록 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층 위에 절연층을 형성하는 단계와;
    상기 절연층 위에 금속막을 형성하는 단계와;
    상기 금속막 및 상기 절연층에 산소를 첨가하여, 상기 절연층 위에 1×1010Ωm 이상 1×1019Ωm 이하의 저항률을 갖는 금속 산화물막이 형성되는 단계를 포함하는, 반도체 장치의 제작 방법.
  7. 반도체 장치의 제작 방법에 있어서,
    게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층을 개재하여 상기 게이트 전극층과 중첩되도록 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 접촉하는 절연층을 형성하는 단계와;
    상기 절연층 위에 금속막을 형성하는 단계와;
    상기 금속막 및 상기 절연층에 산소를 첨가하여, 상기 절연층 위에 1×1010Ωm 이상 1×1019Ωm 이하의 저항률을 갖는 금속 산화물막이 형성되는 단계와;
    상기 절연층에 제 1 개구 및 제 2 개구를 형성하는 단계와;
    상기 제 1 개구를 통하여 상기 산화물 반도체층과 접촉하는 소스 전극층과, 상기 제 2 개구를 통하여 상기 산화물 반도체층과 접촉하는 드레인 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 금속막을 형성하기 전에 상기 절연층에 열처리를 수행하여 상기 절연층 내의 물 또는 수소가 저감되는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 금속막은 알루미늄막이고,
    상기 금속 산화물막은 산화 알루미늄막인, 반도체 장치의 제작 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 금속막 및 상기 절연층에 산소를 첨가한 후에 상기 절연층에 열처리를 수행하여, 상기 절연층으로부터 상기 산화물 반도체층으로 산소가 공급되는 단계를 더 포함하는, 반도체 장치의 제작 방법.
KR1020120145061A 2011-12-27 2012-12-13 반도체 장치 및 반도체 장치의 제작 방법 KR102100425B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011285446 2011-12-27
JP2011285518 2011-12-27
JPJP-P-2011-285446 2011-12-27
JPJP-P-2011-285518 2011-12-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200042245A Division KR102162326B1 (ko) 2011-12-27 2020-04-07 반도체 장치 및 반도체 장치의 제작 방법

Publications (2)

Publication Number Publication Date
KR20130075657A true KR20130075657A (ko) 2013-07-05
KR102100425B1 KR102100425B1 (ko) 2020-04-13

Family

ID=48653628

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120145061A KR102100425B1 (ko) 2011-12-27 2012-12-13 반도체 장치 및 반도체 장치의 제작 방법
KR1020200042245A KR102162326B1 (ko) 2011-12-27 2020-04-07 반도체 장치 및 반도체 장치의 제작 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200042245A KR102162326B1 (ko) 2011-12-27 2020-04-07 반도체 장치 및 반도체 장치의 제작 방법

Country Status (4)

Country Link
US (2) US9502572B2 (ko)
JP (1) JP6231743B2 (ko)
KR (2) KR102100425B1 (ko)
TW (2) TWI596770B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160047619A (ko) * 2014-10-22 2016-05-03 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US11211441B2 (en) 2017-11-27 2021-12-28 Samsung Display Co., Ltd. Organic light emitting display device and method of manufacturing organic light emitting display device
KR20220138665A (ko) * 2021-04-06 2022-10-13 연세대학교 산학협력단 원자층 증착 기반의 박막 내 인위적 조성 조절을 통한 고효율 수소 차단 제어막 형성 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
KR102412138B1 (ko) 2012-01-25 2022-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN104185365B (zh) * 2013-05-23 2018-06-26 比亚迪股份有限公司 一种线路板及其制备方法
US9893088B2 (en) * 2013-05-29 2018-02-13 Joled Inc. Thin film transistor device, method for manufacturing same and display device
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US9583516B2 (en) * 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
KR102309629B1 (ko) 2013-12-27 2021-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US10361290B2 (en) 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
JP6216668B2 (ja) * 2014-03-17 2017-10-18 株式会社ジャパンディスプレイ 表示装置の製造方法
WO2015159183A2 (en) 2014-04-18 2015-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
TWI687143B (zh) * 2014-04-25 2020-03-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
DE112016000607T5 (de) * 2015-02-04 2017-11-16 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung umfasst
US9722092B2 (en) * 2015-02-25 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a stacked metal oxide
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9412590B1 (en) * 2015-08-31 2016-08-09 United Microelectronics Corp. Manufacturing method of oxide semiconductor device
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6832656B2 (ja) * 2016-09-14 2021-02-24 株式会社ジャパンディスプレイ 半導体装置の製造方法
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6919823B2 (ja) * 2017-12-20 2021-08-18 株式会社村田製作所 半導体装置及びその製造方法
US11239323B2 (en) * 2018-08-22 2022-02-01 Mitsubishi Electric Corporation Oxide semiconductor device and method for manufacturing same
US10943787B2 (en) 2019-02-27 2021-03-09 International Business Machines Corporation Confined work function material for gate-all around transistor devices
TWI685087B (zh) * 2019-05-02 2020-02-11 華邦電子股份有限公司 半導體結構及其製造方法
US11101179B2 (en) 2019-07-11 2021-08-24 Winbond Electronics Corp. Semiconductor structure with protection portions and method for forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20070187760A1 (en) * 2006-02-02 2007-08-16 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US20090008639A1 (en) * 2005-09-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Manufacturing Method Thereof
JP2009224479A (ja) 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
KR20090124329A (ko) * 2008-05-29 2009-12-03 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP2010182818A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2011146692A (ja) * 2009-12-17 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、測定装置、比誘電率の測定方法

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0737977A (ja) 1993-06-28 1995-02-07 Nikon Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4652179B2 (ja) * 2005-09-05 2011-03-16 日東電工株式会社 配線回路基板
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102149626B1 (ko) 2008-11-07 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5512144B2 (ja) 2009-02-12 2014-06-04 富士フイルム株式会社 薄膜トランジスタ及びその製造方法
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
KR20120102653A (ko) * 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102782859B (zh) 2010-02-26 2015-07-29 株式会社半导体能源研究所 半导体装置的制造方法
KR101877377B1 (ko) * 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6006975B2 (ja) 2011-05-19 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20090008639A1 (en) * 2005-09-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Manufacturing Method Thereof
US20070187760A1 (en) * 2006-02-02 2007-08-16 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2009224479A (ja) 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
KR20090124329A (ko) * 2008-05-29 2009-12-03 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP2010182818A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2011146692A (ja) * 2009-12-17 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、測定装置、比誘電率の測定方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160047619A (ko) * 2014-10-22 2016-05-03 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US11211441B2 (en) 2017-11-27 2021-12-28 Samsung Display Co., Ltd. Organic light emitting display device and method of manufacturing organic light emitting display device
KR20220138665A (ko) * 2021-04-06 2022-10-13 연세대학교 산학협력단 원자층 증착 기반의 박막 내 인위적 조성 조절을 통한 고효율 수소 차단 제어막 형성 방법

Also Published As

Publication number Publication date
JP6231743B2 (ja) 2017-11-15
KR102162326B1 (ko) 2020-10-06
JP2013153156A (ja) 2013-08-08
US20170040440A1 (en) 2017-02-09
KR102100425B1 (ko) 2020-04-13
TW201733128A (zh) 2017-09-16
TW201336078A (zh) 2013-09-01
TWI596770B (zh) 2017-08-21
US20130161610A1 (en) 2013-06-27
TWI617036B (zh) 2018-03-01
US9502572B2 (en) 2016-11-22
KR20200039639A (ko) 2020-04-16

Similar Documents

Publication Publication Date Title
KR102162326B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR102415839B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR102414049B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR102174289B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR102076930B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR102108573B1 (ko) 반도체 장치의 제작 방법
JP6226518B2 (ja) 半導体装置
CN107275411B (zh) 半导体装置及半导体装置的制造方法
JP6199583B2 (ja) 半導体装置
KR20130075671A (ko) 반도체 장치 및 그 제작 방법
JP2013149953A (ja) 半導体装置及び半導体装置の作製方法
JP6317500B2 (ja) 半導体装置の作製方法
JP5873324B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
A107 Divisional application of patent
GRNT Written decision to grant