JP6138431B2 - Semiconductor device - Google Patents
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Description
半導体装置及び半導体装置の作製方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (display device). A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
例えば、トランジスタの活性層として、電子キャリア濃度が1018/cm3未満であるインジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いたトランジスタが開示されている(特許文献1参照)。 For example, a transistor using an amorphous oxide containing indium (In), gallium (Ga), and zinc (Zn) with an electron carrier concentration of less than 10 18 / cm 3 is disclosed as an active layer of the transistor. (See Patent Document 1).
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよりも動作速度が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、光BT試験前後において、トランジスタのしきい値電圧は1V以上変動してしまう。 A transistor using an oxide semiconductor has a higher operating speed than a transistor using amorphous silicon and is easier to manufacture than a transistor using polycrystalline silicon, but its electrical characteristics are likely to change and its reliability is low. The problem is known. For example, the threshold voltage of the transistor fluctuates by 1 V or more before and after the optical BT test.
このような問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。 In view of such a problem, an object of one embodiment of the present invention is to provide a semiconductor device including an oxide semiconductor with stable electrical characteristics and high reliability.
開示する発明の一態様は、酸化物半導体層と、酸化物半導体層を挟むように設けられた第1のバッファ層及び第2のバッファ層を含む半導体装置である。第1のバッファ層及び第2のバッファ層としては、アルミニウム、ガリウム、ジルコニウム、ハフニウム、又は希土類元素から選択された一以上の元素の酸化物を含む膜を適用することができる。より具体的には、例えば以下の構成とすることができる。 One embodiment of the disclosed invention is a semiconductor device including an oxide semiconductor layer and a first buffer layer and a second buffer layer provided so as to sandwich the oxide semiconductor layer. As the first buffer layer and the second buffer layer, a film containing an oxide of one or more elements selected from aluminum, gallium, zirconium, hafnium, or a rare earth element can be used. More specifically, for example, the following configuration can be adopted.
本発明の一態様は、第1のバッファ層と、第1のバッファ層上に接して設けられた酸化物半導体層と、酸化物半導体層の側面を覆い、酸化物半導体層上に接して設けられた第2のバッファ層と、第2のバッファ層上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体層と重畳するゲート電極層と、ゲート電極層上に設けられ、開口部を有する絶縁膜と、絶縁膜上に設けられ、開口部を介して酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、第1のバッファ層及び第2のバッファ層はそれぞれ、アルミニウム、ガリウム、ジルコニウム、ハフニウム、又は希土類元素から選択された一以上の元素の酸化物を含む半導体装置である。 One embodiment of the present invention includes a first buffer layer, an oxide semiconductor layer provided in contact with the first buffer layer, a side surface of the oxide semiconductor layer, and provided in contact with the oxide semiconductor layer. The second buffer layer, a gate insulating film provided on the second buffer layer, a gate electrode layer overlapping with the oxide semiconductor layer through the gate insulating film, and provided on the gate electrode layer, An insulating film having an opening; and a source electrode layer and a drain electrode layer which are provided on the insulating film and electrically connected to the oxide semiconductor layer through the opening. Each of the two buffer layers is a semiconductor device including an oxide of one or more elements selected from aluminum, gallium, zirconium, hafnium, or a rare earth element.
酸化物半導体層に接する絶縁層として、第14族元素であるシリコンを含む酸化シリコン膜を用いる場合、酸化物半導体材料との配位数の違いによって酸化物半導体層と酸化シリコン膜との界面は安定しにくく、界面準位が形成される恐れがある。本発明の一態様に係るトランジスタは、酸化物半導体層に接するバッファ層として、酸化物半導体層と同種の成分でなる酸化物を用いることで、酸化物半導体層とバッファ層との界面において界面準位の形成を抑制することができ、高い電気的な特性と安定性とを有したトランジスタを得ることができる。 In the case where a silicon oxide film containing silicon that is a Group 14 element is used as the insulating layer in contact with the oxide semiconductor layer, the interface between the oxide semiconductor layer and the silicon oxide film depends on the difference in coordination number with the oxide semiconductor material. It is difficult to stabilize and an interface state may be formed. In the transistor according to one embodiment of the present invention, the buffer layer in contact with the oxide semiconductor layer is formed using an oxide having a component similar to that of the oxide semiconductor layer, so that the interface state at the interface between the oxide semiconductor layer and the buffer layer is reduced. Therefore, a transistor having high electrical characteristics and stability can be obtained.
また、本発明の他の一態様は、第1のバッファ層と、第1のバッファ層上に接して設けられた酸化物半導体層と、第1のバッファ層の側面及び酸化物半導体層の側面を覆い、酸化物半導体層上に接して設けられた第2のバッファ層と、第2のバッファ層上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体層と重畳するゲート電極層と、ゲート電極層上に設けられ、開口部を有する絶縁膜と、絶縁膜上に設けられ、開口部を介して酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有し、第1のバッファ層及び第2のバッファ層はそれぞれ、アルミニウム、ガリウム、ジルコニウム、ハフニウム、又は希土類元素から選択された一以上の元素の酸化物を含む半導体装置である。 Another embodiment of the present invention is a first buffer layer, an oxide semiconductor layer provided in contact with the first buffer layer, a side surface of the first buffer layer, and a side surface of the oxide semiconductor layer. A second buffer layer provided in contact with the oxide semiconductor layer, a gate insulating film provided on the second buffer layer, and a gate overlapping with the oxide semiconductor layer with the gate insulating film interposed therebetween An electrode layer; an insulating film provided over the gate electrode layer and having an opening; a source electrode layer and a drain electrode layer provided over the insulating film and electrically connected to the oxide semiconductor layer through the opening; Each of the first buffer layer and the second buffer layer is a semiconductor device including an oxide of one or more elements selected from aluminum, gallium, zirconium, hafnium, or a rare earth element.
また、上記の半導体装置のいずれかにおいて、酸化物半導体層は、結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が少なくとも一部含まれているのが好ましい。 In any of the above semiconductor devices, the oxide semiconductor layer preferably includes at least part of a region in which the oxygen content is excessive with respect to the stoichiometric composition ratio in the crystalline state.
また、酸化物半導体層は結晶性半導体層であるのが好ましい。本明細書等において、結晶性酸化物半導体層とは、結晶を含み、結晶性を有する酸化物半導体層である。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。 The oxide semiconductor layer is preferably a crystalline semiconductor layer. In this specification and the like, a crystalline oxide semiconductor layer refers to an oxide semiconductor layer that includes crystals and has crystallinity. The crystalline state of the crystalline oxide semiconductor layer may be a state in which the directions of crystal axes are disordered or a state having a certain orientation.
また、本明細書に開示する発明の一形態においては、結晶性酸化物半導体層として、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜を用いることができる。 In one embodiment of the invention disclosed in this specification, a CAAC-OS (C Axis Crystalline Oxide Semiconductor) film can be used as the crystalline oxide semiconductor layer.
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる粒界(グレインバウンダリーともいう)は確認できない。そのためCAAC−OS膜は粒界に起因する電子移動度の低下が抑制される。 The CAAC-OS film is not completely single crystal nor completely amorphous. The CAAC-OS film is an oxide semiconductor film with a crystal-amorphous mixed phase structure including a crystal part and an amorphous part. Note that the crystal part is often large enough to fit in a cube whose one side is less than 100 nm. Further, a grain boundary (also referred to as a grain boundary) included in the CAAC-OS film cannot be confirmed from an observation image obtained by a transmission electron microscope (TEM). Therefore, the CAAC-OS film can suppress a decrease in electron mobility due to grain boundaries.
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つab面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、c軸に垂直な方向から見て、金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。 In the crystal part included in the CAAC-OS film, the c-axis is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, and triangular when viewed from the direction perpendicular to the ab plane. It has a shape or hexagonal atomic arrangement, and when viewed from the direction perpendicular to the c-axis, the metal atoms are arranged in layers or the metal atoms and oxygen atoms are arranged in layers. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In this specification, a simple term “perpendicular” includes a range from 85 ° to 95 °. In addition, a simple term “parallel” includes a range from −5 ° to 5 °.
なお、CAAC−OS膜において、結晶部の分布が一様でなくともよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物領域において結晶部が非晶質化することもある。 Note that the distribution of crystal parts in the CAAC-OS film is not necessarily uniform. For example, in the formation process of the CAAC-OS film, when crystal growth is performed from the surface side of the oxide semiconductor film, the ratio of crystal parts in the vicinity of the surface of the oxide semiconductor film is higher in the vicinity of the surface. Further, when an impurity is added to the CAAC-OS film, the crystal part in the impurity region may be amorphous.
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状又は表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は、成膜後に加熱処理などの結晶化処理を行うことにより形成される。 Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film (formation surface) Depending on the cross-sectional shape or the cross-sectional shape of the surface). Note that the c-axis direction of the crystal part is parallel to the normal vector of the surface where the CAAC-OS film is formed or the normal vector of the surface. The crystal part is formed by film formation or by performing crystallization treatment such as heat treatment after film formation.
CAAC−OS膜をトランジスタに用いることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。 By using the CAAC-OS film for a transistor, a change in electrical characteristics of the transistor due to irradiation with visible light or ultraviolet light can be further suppressed, so that a highly reliable semiconductor device can be obtained.
また、上記の半導体装置のいずれかにおいて、酸化物半導体層において、ゲート電極層と重畳しない領域は、ドーパントを含むのが好ましい。このような構成とすることで、酸化物半導体層は、ゲート絶縁膜を介してゲート電極層と重なるチャネル形成領域を有し、チャネル長方向にそのチャネル形成領域を挟んで一対の低抵抗領域を有する。 In any of the above semiconductor devices, a region of the oxide semiconductor layer that does not overlap with the gate electrode layer preferably contains a dopant. With such a structure, the oxide semiconductor layer has a channel formation region which overlaps with the gate electrode layer with the gate insulating film interposed therebetween, and a pair of low resistance regions is sandwiched between the channel formation regions in the channel length direction. Have.
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を形成することにより、該トランジスタはオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。また、低抵抗領域は、自己整合的に形成され、ゲート電極層と重ならないため、寄生容量を小さくすることができる。寄生容量を小さくすることは、半導体装置全体の消費電力を低減することに繋がる。 By forming an oxide semiconductor layer including a low-resistance region with a channel formation region sandwiched in the channel length direction, the transistor has high on-state characteristics (eg, on-state current and field-effect mobility), high-speed operation, and high-speed response. It becomes possible. Further, since the low resistance region is formed in a self-aligned manner and does not overlap with the gate electrode layer, the parasitic capacitance can be reduced. Reducing the parasitic capacitance leads to a reduction in power consumption of the entire semiconductor device.
低抵抗領域におけるドーパントの濃度は、5×1018/cm3以上1×1022/cm3以下であることが好ましい。 The concentration of the dopant in the low resistance region is preferably 5 × 10 18 / cm 3 or more and 1 × 10 22 / cm 3 or less.
なお、本明細書等において、「上」の用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」の用語についても同様である。 In the present specification and the like, the term “upper” does not limit that the positional relationship between the constituent elements is “directly above”. For example, the expression “a gate electrode over a gate insulating layer” does not exclude the case where another component is included between the gate insulating layer and the gate electrode. The same applies to the term “lower”.
また、本明細書等において、「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。 Further, in this specification and the like, the terms “electrode” and “wiring” do not functionally limit these components. For example, an “electrode” may be used as part of a “wiring” and vice versa. Furthermore, the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
本発明の一態様により、酸化物半導体を含み、信頼性の高い半導体装置及びその作製方法を提供することができる。 According to one embodiment of the present invention, a highly reliable semiconductor device including an oxide semiconductor and a manufacturing method thereof can be provided.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場合がある。 Note that in structures of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. Moreover, when referring to the part which has the same function, a hatch pattern is made the same and it may not attach | subject a code | symbol in particular.
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。 Note that in each drawing described in this specification, the size, the film thickness, or the region of each component is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to the scale.
なお、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。 In the present specification and the like, the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. In addition, a specific name is not shown as a matter for specifying the invention in this specification and the like.
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図3を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。
(Embodiment 1)
In this embodiment, one embodiment of a semiconductor device and a method for manufacturing the semiconductor device will be described with reference to FIGS. In this embodiment, a transistor including an oxide semiconductor layer is described as an example of a semiconductor device.
図1(A)、図1(B)、及び図1(C)に示すトランジスタ510は、トップゲート構造のトランジスタの一例である。図1(A)は平面図であり、図1(A)中の鎖線XYで切断した断面が図1(B)に相当し、図1(A)中の鎖線VWで切断した断面が図1(C)に相当する。
A
チャネル長方向の断面図である図1(B)に示すように、トランジスタ510は、酸化物絶縁膜436が設けられた絶縁表面を有する基板400上に、第1のバッファ層101と、酸化物半導体層102と、第2のバッファ層103と、ゲート絶縁膜402と、ゲート電極層401と、絶縁膜407と、ソース電極層405aと、ドレイン電極層405bとを有する。
As shown in FIG. 1B which is a cross-sectional view in the channel length direction, the
トランジスタ510において第1のバッファ層101は、酸化物絶縁膜436上に接して形成され、酸化物半導体層102は、第1のバッファ層101上に形成される。また、第2のバッファ層103は、第1のバッファ層101の側面及び酸化物半導体層102の側面を覆って酸化物半導体層102上に設けられている。なお、第2のバッファ層103の周縁部は、酸化物絶縁膜436と接する。
In the
第1のバッファ層101及び第2のバッファ層103は、酸化物半導体層102と接する層であるため、酸化物半導体層102と同種の成分でなる酸化物を用いるのが好ましい。具体的には、アルミニウム(Al)、ガリウム(Ga)、ジルコニウム(Zr)、ハフニウム(Hf)等の酸化物半導体層102の構成元素、または、アルミニウム、ガリウム等と同族の元素である希土類元素、から選択された一以上の元素の酸化物を含む層とするのが好ましい。また、これらの元素のうち、III族元素であるアルミニウム、ガリウム、または希土類元素の酸化物を用いるのがより好ましい。また、希土類元素としてはスカンジウム(Sc)、イットリウム(Y)、セリウム(Ce)、サマリウム(Sm)またはガドリニウム(Gd)を用いるのが好ましい。このような材料は、酸化物半導体層102と相性がよく、これを第1のバッファ層101及び第2のバッファ層103に用いることで、酸化物半導体層102との界面の状態を良好にすることができる。また、酸化物半導体層102の結晶性を向上させることができる。
Since the
なお、酸化物半導体層102をトランジスタ510の活性層として用いるため、第1のバッファ層101及び第2のバッファ層103のエネルギーギャップは酸化物半導体層102よりも大きいことが求められ、第1のバッファ層101及び第2のバッファ層103は絶縁性を有するのが好ましい。
Note that since the
図1(C)は、チャネル幅方向の断面図である。図1(B)と同様に、トランジスタ510のチャネル幅方向の断面において酸化物半導体層102の側面は、第2のバッファ層103の端部で覆われた構造を有する。このような構造とすることで、酸化物半導体層102とゲート電極層401との間における寄生チャネルの発生を低減することができる。
FIG. 1C is a cross-sectional view in the channel width direction. 1B, the side surface of the
図2に、トランジスタ510の作製方法の一例を示す。
FIG. 2 illustrates an example of a method for manufacturing the
まず、絶縁表面を有する基板400上に酸化物絶縁膜436と、第1のバッファ層101となる第1のバッファ膜101aと、酸化物半導体層102となる酸化物半導体膜102aとを順に成膜する(図2(A)参照)。
First, the
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。
There is no particular limitation on a substrate that can be used as the
また、基板400として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体層を含むトランジスタを作製し、剥離し、その後可撓性基板に転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタとの間に剥離層を設けるとよい。
Alternatively, a semiconductor device may be manufactured using a flexible substrate as the
酸化物絶縁膜436としては、プラズマCVD法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを用いて形成することができる。酸化物絶縁膜436は、単層でも積層でもよい。本実施の形態では酸化物絶縁膜436としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
The
また、第1のバッファ膜101aとしては、アルミニウム、ガリウム、ジルコニウム、ハフニウム、又は希土類元素から選択された一以上の元素の酸化物を含む膜を形成する。このような材料は後に形成される酸化物半導体層102との相性がよいため、酸化物半導体層102と接する層として設けることで、酸化物半導体層102との界面の状態を良好に保つことができる。また、このような材料を第1のバッファ層101に用いることで、酸化物半導体層102の結晶性を向上させることができる。
As the
第1のバッファ膜101aの作製方法に特に限定はなく、例えば、プラズマCVD法やスパッタリング法などの成膜方法を用いて作製することができる。
There is no particular limitation on a method for manufacturing the
第1のバッファ膜101a上に成膜される酸化物半導体膜は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体膜102aを非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、250℃以上700℃以下、好ましくは400℃以上、より好ましくは500℃以上、さらに好ましくは550℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
The oxide semiconductor film formed over the
酸化物半導体膜102aの成膜方法は、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用いることができる。また、酸化物半導体膜102aは、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
As a method for forming the
酸化物半導体膜102aを形成する際、できる限り酸化物半導体膜102aに含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)、酸素、および希ガスと酸素との混合ガスを適宜用いる。
When the
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜102aに含まれる不純物の濃度を低減できる。
In addition, the hydrogen concentration in the formed oxide semiconductor layer can be reduced by introducing a sputtering gas from which hydrogen and moisture are removed while removing moisture remaining in the treatment chamber. In order to remove moisture remaining in the processing chamber, an adsorption-type vacuum pump such as a cryopump, an ion pump, or a titanium sublimation pump is preferably used. Further, the exhaust means may be a turbo molecular pump provided with a cold trap. A treatment chamber exhausted using a cryopump exhausts, for example, a compound containing hydrogen atoms (more preferably a compound containing carbon atoms) such as a hydrogen atom or water (H 2 O). The concentration of impurities contained in the formed
また、酸化物絶縁膜436、第1のバッファ膜101a及び酸化物半導体膜102aを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁膜436、第1のバッファ膜101a及び酸化物半導体膜102aを大気に曝露せずに連続して形成すると、これらの界面に水素や水分などの不純物が吸着することを防止することができる。
The
また、基板400を高温に保持した状態で酸化物半導体膜102aを形成することも、酸化物半導体膜102a中に含まれうる不純物濃度を低減するのに有効である。基板400を加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上350℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体膜を形成することができる。
In addition, forming the
酸化物半導体膜102aに用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
An oxide semiconductor used for the
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。 Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), and terbium (Tb). , Dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), or lutetium (Lu).
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。 For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, binary metal oxides such as In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide Oxide, Sn—Mg oxide, In—Mg oxide, In—Ga oxide, In—Ga—Zn oxide, In—Al—Zn oxide which is an oxide of a ternary metal In-Sn-Zn-based oxide, Sn-Ga-Zn-based oxide, Al-Ga-Zn-based oxide, Sn-Al-Zn-based oxide, In-Hf-Zn-based oxide, In-La- Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, In-Sm-Zn-based oxide, In-Eu-Zn-based oxide, In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-Dy-Zn-based oxide In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm-Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn-based oxide, quaternary metal In—Sn—Ga—Zn-based oxide, In—Hf—Ga—Zn-based oxide, In—Al—Ga—Zn-based oxide, In—Sn—Al—Zn-based oxide, In— Sn-Hf-Zn-based oxides and In-Hf-Al-Zn-based oxides can be used.
なお、酸化物半導体膜102aは、成膜時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている)膜とすることが好ましい。
Note that the
また酸化物半導体膜102aを、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
A sputtering gas used for forming the
本実施の形態では、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において、成膜温度を200℃以上450℃以下として酸化物半導体膜102aの成膜を行い、結晶領域を有する酸化物半導体である結晶性酸化物半導体膜を形成する。
In this embodiment, the
結晶領域を有する酸化物半導体として、例えば、CAAC−OS膜を用いることができる。CAAC−OS膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を200℃以上450℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にc軸配向させる方法である。二つ目は、酸化物半導体膜を薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、表面に概略垂直にc軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、200℃以上700℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc軸配向させる方法である。 For example, a CAAC-OS film can be used as the oxide semiconductor having a crystalline region. There are three methods for obtaining a CAAC-OS film. The first method is a method in which an oxide semiconductor film is formed at a film formation temperature of 200 ° C. or higher and 450 ° C. or lower, and is c-axis oriented substantially perpendicular to the surface. The second is a method in which an oxide semiconductor film is formed in a thin film thickness, and then heat treatment is performed at 200 ° C. or more and 700 ° C. or less, so that the c-axis alignment is approximately perpendicular to the surface. The third is a method of forming a thin film on the first layer and then performing a heat treatment at 200 ° C. or higher and 700 ° C. or lower to form a second layer and aligning the c-axis substantially perpendicularly to the surface.
CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。 For example, the CAAC-OS film is formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target. When ions collide with the sputtering target, a crystal region included in the sputtering target is cleaved from the ab plane, and may be separated as flat or pellet-like sputtering particles having a plane parallel to the ab plane. is there. In this case, the flat-plate-like sputtered particle reaches the substrate while maintaining a crystalline state, whereby a CAAC-OS film can be formed.
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。 In order to form the CAAC-OS film, the following conditions are preferably applied.
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。 By reducing the mixing of impurities during film formation, the crystal state can be prevented from being broken by impurities. For example, the concentration of impurities (such as hydrogen, water, carbon dioxide, and nitrogen) existing in the deposition chamber may be reduced. Further, the impurity concentration in the deposition gas may be reduced. Specifically, a deposition gas having a dew point of −80 ° C. or lower, preferably −100 ° C. or lower is used.
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。 Further, by increasing the substrate heating temperature during film formation, migration of sputtered particles occurs after reaching the substrate. Specifically, the film is formed at a substrate heating temperature of 100 ° C. to 740 ° C., preferably 200 ° C. to 500 ° C. By increasing the substrate heating temperature at the time of film formation, when the flat sputtered particles reach the substrate, migration occurs on the substrate, and the flat surface of the sputtered particles adheres to the substrate.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。 In addition, it is preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing electric power. The oxygen ratio in the deposition gas is 30% by volume or more, preferably 100% by volume.
スパッタリング用ターゲットの一例として、In−Ga−Zn−O化合物ターゲットについて以下に示す。 As an example of the sputtering target, an In—Ga—Zn—O compound target is described below.
InOX粉末、GaOY粉末およびZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末およびZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2のmol数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。 In-Ga-Zn which is polycrystalline by mixing InO X powder, GaO Y powder and ZnO Z powder at a predetermined mol number ratio, and after heat treatment at a temperature of 1000 ° C. to 1500 ° C. -O compound target. X, Y and Z are arbitrary positive numbers. Here, the predetermined mole number ratio is, for example, 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4 for InO X powder, GaO Y powder, and ZnO Z powder. : The molar ratio of 2: 3 or 3: 1: 2. Note that the type of powder and the mixing ratio may be changed as appropriate depending on the sputtering target to be manufactured.
結晶性酸化物半導体は、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。 In a crystalline oxide semiconductor, defects in a bulk can be further reduced, and mobility higher than that of an oxide semiconductor in an amorphous state can be obtained by increasing surface flatness. In order to improve the flatness of the surface, it is preferable to form an oxide semiconductor on the flat surface. Specifically, the average surface roughness (Ra) is 1 nm or less, preferably 0.3 nm or less, more preferably Is preferably formed on a surface of 0.1 nm or less.
なお、Raとは、JIS B 0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。 Ra is an arithmetic mean roughness defined in JIS B 0601: 2001 (ISO4287: 1997) extended to three dimensions so that it can be applied to curved surfaces. It can be expressed as “average value of absolute value of deviation” and is defined by the following equation.
ここで、指定面とは、粗さ計測の対象となる面であり、座標(x1,y1,f(x1,y1)),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1)),(x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて測定可能である。 Here, the designated surface is a surface that is a target of roughness measurement, and has coordinates (x 1 , y 1 , f (x 1 , y 1 )), (x 1 , y 2 , f (x 1 , y). 2 )), (x 2 , y 1 , f (x 2 , y 1 )), (x 2 , y 2 , f (x 2 , y 2 )) A rectangular area obtained by projecting the surface onto the xy plane is represented by S 0 , and the height of the reference surface (average height of the designated surface) is represented by Z 0 . Ra can be measured with an atomic force microscope (AFM).
よって、第1のバッファ膜101aにおいて酸化物半導体膜102aが接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的機械研磨(Chemical Mechanical Polishing:CMP)法)、ドライエッチング処理、プラズマ処理を用いることができる。
Therefore, planarization treatment may be performed on a region where the
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。 As the plasma treatment, for example, reverse sputtering in which an argon gas is introduced to generate plasma can be performed.
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、第1のバッファ膜101a表面の凹凸状態に合わせて適宜設定すればよい。
As the planarization treatment, the polishing treatment, the dry etching treatment, and the plasma treatment may be performed a plurality of times or in combination. In the case of performing in combination, the order of steps is not particularly limited, and may be set as appropriate in accordance with the uneven state of the surface of the
なお、本実施の形態においては、酸化物半導体膜102aを、当該酸化物半導体膜102aと同種の成分でなる酸化物膜である第1のバッファ膜101a上に形成する。このため、当該2層の界面状態を良好とすることができ、界面近傍における結晶性を向上させることができる。
Note that in this embodiment, the
次いで、第1のバッファ膜101a及び酸化物半導体膜102aをフォトリソグラフィ工程により島状に加工し、第1のバッファ層101及び酸化物半導体層102を形成する。
Next, the
第1のバッファ層101及び酸化物半導体層102を形成するためのレジストマスクをインクジェットで形成してもよい。レジストマスクをインクジェットで形成するとフォトマスクを使用しないため、製造コストを低減することができる。
A resist mask for forming the
なお、第1のバッファ膜101a及び酸化物半導体膜102aのエッチングは、ドライエッチングでもウェットエッチングでもよく、双方を適用してもよい。
Note that the etching of the
本実施の形態では、第1のバッファ膜101a及び酸化物半導体膜102aを同じマスクを用いてエッチング加工するため、加工後の第1のバッファ層101と酸化物半導体層102とは側面の端部が一致した同形状の層となる。
In this embodiment, since the
また、酸化物半導体層102に、当該酸化物半導体層102に含まれる過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するための熱処理を行うのが好ましい。熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
The
この熱処理によって、n型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層102に含まれる水素濃度を、5×1019/cm3以下、好ましくは5×1018/cm3以下とすることができる。
By this heat treatment, hydrogen which is an n-type impurity can be removed from the oxide semiconductor. For example, the concentration of hydrogen contained in the
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体膜102aの成膜後であって後に形成する絶縁膜407の成膜前であれば、トランジスタ510の作製工程においてどのタイミングで行ってもよい。但し、第2のバッファ層103として酸化アルミニウム膜を用いる場合には、第2のバッファ層103を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
Note that heat treatment for dehydration or dehydrogenation is performed at any timing in the manufacturing process of the
なお、脱水化又は脱水素化のための熱処理を酸化物半導体膜102aの島状への加工前に行うと、酸化物絶縁膜436に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
Note that when heat treatment for dehydration or dehydrogenation is performed before the
なお、熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。 Note that in the heat treatment, water, hydrogen, or the like is preferably not contained in nitrogen or a rare gas such as helium, neon, or argon. Alternatively, the purity of nitrogen or a rare gas such as helium, neon, or argon introduced into the heat treatment apparatus is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1 ppm or less, preferably Is preferably 0.1 ppm or less).
また、熱処理で酸化物半導体層102を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層102を高純度化及びi型(真性)化することができる。
In addition, after the
この熱処理によって、酸化物半導体層102と同種の元素を含む第1のバッファ層101も高純度化しうる。また、酸化物半導体層102の結晶性(バルク及び第1のバッファ層101との界面近傍)もより向上しうる。
By this heat treatment, the
次いで、島状の第1のバッファ層101及び島状の酸化物半導体層102を覆う第2のバッファ層103を形成する(図2(B)参照)。第2のバッファ層103の成膜条件は、第1のバッファ層101と同様であるため、ここでは説明を省略する。なお、第2のフォトリソグラフィ工程により酸化物半導体層102と重なり、且つ、酸化物半導体層102の平面面積よりも広い上面形状の第2のバッファ層103を形成する。第2のバッファ層103は、酸化物半導体層102と同種の成分でなる酸化物膜であるため、当該2層の界面状態を良好とすることができる。また、第2のバッファ層103との界面近傍における結晶性を向上させることができる。
Next, a
次いで、第2のバッファ層103を覆うゲート絶縁膜402を形成する(図2(C)参照)。
Next, a
ゲート絶縁膜402の膜厚は、1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、ゲート絶縁膜402は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
The thickness of the
ゲート絶縁膜402の材料としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜402は、単層構造としてもよいし、積層構造としてもよい。
As a material of the
次いで、ゲート電極層401をプラズマCVD法又はスパッタリング法等により、ゲート絶縁膜402上に形成する(図2(D)参照)。
Next, the
ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。
The material of the
また、ゲート電極層401の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
The material of the
また、ゲート絶縁膜402と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn系酸化物膜や、窒素を含むIn−Sn系酸化物膜や、窒素を含むIn−Ga系酸化物膜や、窒素を含むIn−Zn系酸化物膜や、窒素を含むSn系酸化物膜や、窒素を含むIn系酸化物膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV、好ましくは5.5eV以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
In addition, as one layer of the
次いで、ゲート絶縁膜402及びゲート電極層401上に絶縁膜407を形成する。
Next, an insulating
絶縁膜407は、ゲート絶縁膜402と同様の材料を用いて形成することができる。
The insulating
また、絶縁膜407として平坦化絶縁膜を用いてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
Further, a planarization insulating film may be used as the insulating
次いで、絶縁膜407に、酸化物半導体層102に達するコンタクトホール(開口)を形成し、コンタクトホールに、酸化物半導体層102と電気的に接続するソース電極層405a及びドレイン電極層405bをそれぞれ形成する(図2(E)参照。)
Next, contact holes (openings) reaching the
ソース電極層及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としてもよい。また、ソース電極層405a、及びドレイン電極層405bに用いる導電膜にリンまたはホウ素等のドーパントを含ませてもよい。
As the conductive film used for the source electrode layer and the drain electrode layer, for example, a metal film containing an element selected from Al, Cr, Cu, Ta, Ti, Mo, and W, or a metal nitride containing the above-described element as a component A film (a titanium nitride film, a molybdenum nitride film, a tungsten nitride film) or the like can be used. Further, a refractory metal film such as Ti, Mo, W or the like or a metal nitride film thereof (titanium nitride film, molybdenum nitride film, tungsten nitride film) is provided on one or both of the lower side or the upper side of a metal film such as Al or Cu. It is good also as a structure which laminated | stacked. Alternatively, the conductive film used for the
以上の工程によって、トランジスタ510を形成することができる。
Through the above steps, the
トランジスタ510と異なる構成を有する本実施の形態に係るトランジスタの構成を図3及び図4に示す。なお、図3及び図4に示すトランジスタは、先に示したトランジスタ510と一部が異なるだけであるため、簡略化のために同一の符号を用いて説明し、同一の部分の詳細な説明は、ここでは省略することとする。
A structure of a transistor according to this embodiment which has a structure different from that of the
図3(A)に示すトランジスタ520は、第1のバッファ膜101a及び酸化物半導体膜102aを島状に加工する際に、同じマスクを用いて(或いは、加工によって作製した島状の第1のバッファ層101及び酸化物半導体層102をマスクとして)酸化物絶縁膜436の一部をエッチングして薄くした構成である。トランジスタ520において酸化物絶縁膜436は、島状の第1のバッファ層101及び酸化物半導体層102と重畳する領域は、その他の領域(重畳しない領域)と比較して厚い膜厚を有している。第1のバッファ層101及び酸化物半導体層102の島状への加工の際に、酸化物絶縁膜436の一部までエッチングすることによって酸化物半導体層102の残渣などのエッチング残りを除去し、リーク電流の発生を低減することができる。
In the
また、図3(B)に示すトランジスタ530は、3回のフォトリソグラフィ工程により、第1のバッファ層101、酸化物半導体層102及び第2のバッファ層103を島状に加工する例である。トランジスタ530においては、第1のバッファ膜101aを成膜後、第1のマスクを用いて島状の第1のバッファ層101を形成し、島状の第1のバッファ層101上に酸化物半導体膜102aを成膜後、第2のマスクを用いて島状の酸化物半導体層102を形成し、島状の第1のバッファ層101及び酸化物半導体層102上に第2のバッファ層103となる第2のバッファ膜103aを成膜後、当該第2のバッファ膜103aを第3のマスクを用いて島状に加工することで、形成される。
A
なお、トランジスタ530は、第1のバッファ層101の側面が、酸化物半導体層102の側面から突出した構造であり、第2のバッファ層103が第1のバッファ層101の上面の一部と接する構成とした例である。第2のバッファ層103の端部は、第1のバッファ層101の端部とそれぞれ接して重なる。
Note that the
また、図4にトランジスタ540の構成を示す。図4(A)は平面図であり、図4(A)中の鎖線XYで切断した断面が図4(B)に相当し、図4(A)中の鎖線VWで切断した断面が図4(C)に相当する。
FIG. 4 illustrates a structure of the
チャネル長方向の断面図である図4(B)に示すように、トランジスタ540は、第1のバッファ膜101aと、第1のバッファ膜101a上に設けられた島状の酸化物半導体層102と、酸化物半導体層102上に接して設けられたソース電極層405a及びドレイン電極層405bと、ソース電極層405a及びドレイン電極層405b上に設けられ、少なくとも酸化物半導体層102のチャネル形成領域と接する第2のバッファ層103と、ゲート絶縁膜402と、ゲート電極層401と、を含む。また、トランジスタ540において、ゲート電極層401上に絶縁膜407が設けられていてもよい。
As illustrated in FIG. 4B which is a cross-sectional view in the channel length direction, the
また、チャネル幅方向の断面図である図4(C)に示すように、トランジスタ540のチャネル幅方向の断面において酸化物半導体層102の側面は、第2のバッファ層103の端部で覆われた構造を有する。このような構造とすることで、酸化物半導体層102とゲート電極層401との間における寄生チャネルの発生を低減することができる。
4C which is a cross-sectional view in the channel width direction, a side surface of the
図4(B)及び図4(C)に示すように、トランジスタ540において、第2のバッファ層103は、ソース電極層405a及びドレイン電極層405bを覆い、且つ第1のバッファ膜101a及び酸化物半導体層102と接して設けられている。つまり、酸化物半導体層102は、第1のバッファ膜101a及び第2のバッファ層103に囲まれて設けられている。なお、トランジスタ510等のように第1のバッファ膜101aを島状に加工して第1のバッファ層101としてもよい。
As shown in FIGS. 4B and 4C, in the
なお、第1のバッファ膜101aと、第2のバッファ層103は、同じ材料を含む膜としてもよいし、上述の材料のうち異なる材料を含む膜としてもよい。第1のバッファ膜101aと第2のバッファ層103とを同じ材料(又はエッチングの選択比が十分でない材料)を用いて構成する場合、第2のバッファ層103を島状に加工する際のエッチングは時間によって制御すればよい。なお、第2のバッファ層103の加工の際に、第1のバッファ膜101aの一部がエッチングされて、第2のバッファ層103が重畳する領域と比較して第2のバッファ層103と重畳しない領域の膜厚が薄くなることもある。
Note that the
本実施の形態で示したトランジスタは、酸化物半導体層の上面部及び下面部に、酸化物半導体層と同種の成分でなるバッファ層が接して設けられている。このように酸化物半導体層と相性の良い材料によって構成されたバッファ層を酸化物半導体層と接する態様で存在させることで、バッファ層と酸化物半導体層との界面を良好にすることができる。よって、半導体装置の動作などに起因して生じうる電荷などが酸化物半導体層とバッファ層との界面に捕獲されることを抑制することができる。これによって、酸化物半導体層への電荷の影響を緩和することができるため、酸化物半導体層界面への電荷トラップに起因するトランジスタのしきい値変動を抑制することができる。 In the transistor described in this embodiment, a buffer layer made of the same kind of component as the oxide semiconductor layer is provided in contact with an upper surface portion and a lower surface portion of the oxide semiconductor layer. When the buffer layer formed using a material having a good compatibility with the oxide semiconductor layer is present in a manner in contact with the oxide semiconductor layer, the interface between the buffer layer and the oxide semiconductor layer can be improved. Thus, electric charges that can be generated due to the operation of the semiconductor device and the like can be suppressed from being trapped at the interface between the oxide semiconductor layer and the buffer layer. Accordingly, the influence of charges on the oxide semiconductor layer can be reduced, so that threshold value fluctuation of the transistor due to charge trapping at the interface of the oxide semiconductor layer can be suppressed.
また、酸化物半導体層を結晶性酸化物半導体層とする場合、酸化物半導体層と接して該酸化物半導体層と同種の成分でなるバッファ層を設けることで、界面近傍における結晶性を向上させることができる。よって、酸化物半導体層と接するバッファ層との界面近傍及びバルク内をそれぞれ結晶性領域とすることが可能となるため、結晶性酸化物半導体層におけるバンド内準位を低減させることができる。したがって、トランジスタ特性を向上させることができる。 In the case where the oxide semiconductor layer is a crystalline oxide semiconductor layer, the crystallinity in the vicinity of the interface is improved by providing a buffer layer that is in contact with the oxide semiconductor layer and includes the same component as the oxide semiconductor layer. be able to. Accordingly, the vicinity of the interface with the buffer layer in contact with the oxide semiconductor layer and the inside of the bulk can be made crystalline regions, so that the in-band level in the crystalline oxide semiconductor layer can be reduced. Accordingly, transistor characteristics can be improved.
また、このような結晶性酸化物半導体層をトランジスタに用いることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。 In addition, by using such a crystalline oxide semiconductor layer for a transistor, a change in electrical characteristics of the transistor due to irradiation with visible light or ultraviolet light can be further suppressed, whereby a highly reliable semiconductor device can be obtained.
また、本実施の形態において、トランジスタの活性層に用いる酸化物半導体層は、熱処理によって、水素、水分、水酸基又は水素化物(水素化合物ともいう)などの不純物を酸化物半導体より排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸素を供給することによって、高純度化及びi型(真性)化されたものである。このように高純度化された酸化物半導体層を含むトランジスタは、電気的特性変動が抑制されており、電気的に安定である。 In this embodiment, the oxide semiconductor layer used for the active layer of the transistor removes impurities such as hydrogen, moisture, a hydroxyl group, or hydride (also referred to as a hydrogen compound) from the oxide semiconductor by heat treatment. By supplying oxygen, which is a main component material of the oxide semiconductor, which decreases at the same time in the elimination step, the material is highly purified and i-type (intrinsic). In such a transistor including a highly purified oxide semiconductor layer, variation in electrical characteristics is suppressed, and the transistor is electrically stable.
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。 As described above, a semiconductor device including an oxide semiconductor having stable electrical characteristics can be provided. Therefore, a highly reliable semiconductor device can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態2)
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図5を用いて説明する。本実施の形態において実施の形態1と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
(Embodiment 2)
In this embodiment, another embodiment of a semiconductor device and a method for manufacturing the semiconductor device will be described with reference to FIGS. In this embodiment, the same portion as in
本実施の形態では、開示する発明に係る半導体装置の作製方法において、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給する例を示す。 In this embodiment, oxygen (at least one of an oxygen radical, an oxygen atom, and an oxygen ion) is added to the oxide semiconductor layer which has been subjected to dehydration or dehydrogenation treatment in the method for manufacturing a semiconductor device according to the disclosed invention. An example of supplying oxygen into the film is shown.
脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまう恐れがある。酸化物半導体層において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気特性変動を招くドナー準位が生じてしまう。 By dehydration or dehydrogenation treatment, oxygen that is a main component material of the oxide semiconductor may be desorbed and reduced at the same time. In the oxide semiconductor layer, oxygen vacancies exist in portions where oxygen is released, and donor levels that cause fluctuations in electric characteristics of the transistor are generated due to the oxygen vacancies.
よって、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。該酸化物半導体層をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Vthのばらつき、しきい値電圧の変動を低減することができる。また、しきい値電圧をプラス方向に変動させ、トランジスタをノーマリーオフ化することもできる。 Therefore, oxygen is preferably supplied to the oxide semiconductor layer that has been subjected to dehydration or dehydrogenation treatment. By supplying oxygen to the oxide semiconductor layer, oxygen vacancies in the film can be compensated. When the oxide semiconductor layer is used for a transistor, variation in threshold voltage Vth and variation in threshold voltage due to oxygen deficiency can be reduced. In addition, the transistor can be normally off by changing the threshold voltage in the positive direction.
図5(A)は、図2(C)と対応しており、酸化物絶縁膜436が設けられた絶縁表面を有する基板400上に、第1のバッファ層101と、酸化物半導体層102と、第2のバッファ層103と、ゲート絶縁膜402とが形成されている。
FIG. 5A corresponds to FIG. 2C, and the
次に、酸化物半導体層102に酸素431(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して、酸化物半導体層102に、酸素過剰領域112を形成し、酸素の供給を行う(図5(B)参照)。
Next, oxygen 431 (including at least one of oxygen radicals, oxygen atoms, and oxygen ions) is introduced into the
なお、酸素過剰領域112は、酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が、少なくとも一部含まれている領域とする。酸素過剰領域112に供給された酸素431によって、酸化物半導体層102中または界面に存在する酸素欠損を補填することができる。なお、酸化物半導体層102への酸素の導入工程において、酸化物半導体層102に接する第1のバッファ層101又は第2のバッファ層103のいずれか又は双方に酸素過剰領域を形成してもよい。
Note that the oxygen-
次いで、酸素過剰領域112を有する酸化物半導体層102と重畳する領域にゲート電極層401を形成する。その後、ゲート絶縁膜402及びゲート電極層401上に絶縁膜407を形成し、絶縁膜407に設けられたコンタクトホールを介して酸化物半導体層102と電気的に接続するソース電極層405a及びドレイン電極層405bを形成してトランジスタ410を作製する(図5(C)参照)。
Next, the
本実施の形態で示すトランジスタは、脱水化又は脱水素化処理を行った酸化物半導体層102に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層102を高純度化、及びi型(真性)化することができる。高純度化し、i型(真性)化した酸化物半導体層102を有するトランジスタ410は、電気特性変動が抑制されており、電気的に安定である。
In the transistor described in this embodiment, oxygen is introduced into the
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。 As a method for introducing oxygen, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like can be used.
なお、本実施の形態では、ゲート絶縁膜402を介して酸化物半導体層102に酸素431を導入する工程を示したが、酸化物半導体層102への酸素の導入のタイミングは脱水化又は脱水素化処理を行った後であれば特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層102への酸素の導入は複数回行ってもよい。例えば、酸化物半導体層102が露出した状態で酸素431を導入してもよいし、絶縁膜407を通過して酸化物半導体層102へ酸素を導入してもよい。なお、酸化物半導体層102が露出した状態で酸素431を導入する場合は、プラズマ処理を適用することもできる。
Note that although the step of introducing
また、酸化物半導体層102中の酸素過剰領域112において、酸素の導入工程によって導入された酸素濃度を1×1018/cm3以上5×1021/cm3以下とするのが好ましい。
In the oxygen-
なお、酸化物半導体において、酸素は主たる成分材料の一つである。このため、酸化物半導体層102中の酸素濃度を、SIMS(Secondary Ion Mass Spectrometry)などの方法を用いて、正確に見積もることは難しい。つまり、酸化物半導体層102に酸素が意図的に添加されたか否かを判別することは困難であるといえる。
Note that oxygen is one of main component materials in an oxide semiconductor. For this reason, it is difficult to accurately estimate the oxygen concentration in the
ところで、酸素には17Oや18Oといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の0.037%、0.204%であることが知られている。つまり、酸化物半導体層102中におけるこれら同位体の濃度は、SIMSなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体層102中の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体層102に意図的に酸素が添加されたか否かを判別しても良い。
By the way, it is known that oxygen has isotopes such as 17 O and 18 O, and their abundance ratios in the natural world are 0.037% and 0.204% of the whole oxygen atom, respectively. In other words, the concentration of these isotopes in the
また、酸化物半導体膜へ酸素を導入した後、加熱処理を行うことが好ましい。加熱条件としては、温度250℃以上700℃以下、好ましくは300℃以上450℃以下で、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。 In addition, heat treatment is preferably performed after oxygen is introduced into the oxide semiconductor film. As heating conditions, the temperature is 250 ° C. or higher and 700 ° C. or lower, preferably 300 ° C. or higher and 450 ° C. or lower. Further, the heat treatment may be performed under a nitrogen atmosphere, reduced pressure, or air (ultra-dry air).
なお、酸化物半導体層を結晶性酸化物半導体層とした場合、酸素431の導入により、一部非晶質化する場合がある。この場合、酸素431の導入後に加熱処理を行うことによって、酸化物半導体層の結晶性を回復することができる。
Note that in the case where the oxide semiconductor layer is a crystalline oxide semiconductor layer, part of the oxide semiconductor layer may be amorphous due to the introduction of
以上のように、安定した電気特性を有する酸化物半導体層を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。 As described above, a semiconductor device using an oxide semiconductor layer having stable electrical characteristics can be provided. Therefore, a highly reliable semiconductor device can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態3)
本実施の形態では、半導体装置及び半導体装置の作製方法の他の一形態を、図6を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
(Embodiment 3)
In this embodiment, another embodiment of a semiconductor device and a method for manufacturing the semiconductor device will be described with reference to FIGS. The same portions as those in the above embodiment or portions and processes having similar functions can be performed in the same manner as in the above embodiment, and repeated description is omitted. Detailed descriptions of the same parts are omitted.
本実施の形態では、開示する発明に係る半導体装置の作製方法において、酸化物半導体層に低抵抗領域を形成する例である。低抵抗領域は、酸化物半導体層へ導電率を変化させる不純物(ドーパントともいう)を導入して形成することができる。 In this embodiment, the low-resistance region is formed in the oxide semiconductor layer in the method for manufacturing a semiconductor device according to the disclosed invention. The low resistance region can be formed by introducing an impurity (also referred to as a dopant) that changes conductivity into the oxide semiconductor layer.
実施の形態1で示した作製工程と同様に、酸化物絶縁膜436が設けられた絶縁表面を有する基板400上に、第1のバッファ層101、酸化物半導体層102、第2のバッファ層103、ゲート絶縁膜402及びゲート電極層401を形成する。
As in the manufacturing process described in
次に、ゲート電極層401をマスクとして、酸化物半導体層102に、ゲート絶縁膜402、第2のバッファ層103を通過してドーパント421を選択的に導入し、低抵抗領域122a及び低抵抗領域122bを形成する(図6(A)参照)。
Next, the
ドーパント421は、酸化物半導体層102の導電率を変化させる不純物である。ドーパント421としては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。
The
本実施の形態において、ドーパント421は注入法によりゲート絶縁膜402及び第2のバッファ層103を通過して、酸化物半導体層102に導入する。ドーパント421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント421の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
In this embodiment, the
ドーパント421の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させるゲート絶縁膜402及び第2のバッファ層103の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント421としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント421のドーズ量は1×1013ions/cm2以上5×1016ions/cm2以下とすればよい。
The introduction process of the
低抵抗領域122a及び低抵抗領域122bにおけるドーパント421の濃度は、5×1018/cm3以上1×1022/cm3以下であることが好ましい。
The concentration of the
ドーパント421を導入する際に、基板400を加熱しながら行ってもよい。
The
なお、酸化物半導体層102にドーパント421を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
Note that the treatment for introducing the
なお、ドーパント421が導入される深さによっては、第1のバッファ層101又は第2のバッファ層103において、ゲート電極層401と重畳しない領域においても、ドーパント421が含まれ、当該領域に一対の低抵抗領域が形成される場合がある。
Note that depending on the depth at which the
また、ドーパント421の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度300℃以上700℃以下、好ましくは300℃以上450℃以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。
Further, heat treatment may be performed after the
酸化物半導体層102を結晶性酸化物半導体膜とした場合、ドーパント421の導入により、一部非晶質化する場合がある。この場合、ドーパント421の導入後に加熱処理を行うことによって、酸化物半導体層102の結晶性を回復することができる。
In the case where the
次いで、ゲート絶縁膜402及びゲート電極層401上に絶縁膜407を形成し、絶縁膜407に設けられたコンタクトホールを介して酸化物半導体層102と電気的に接続するソース電極層405a及びドレイン電極層405bを形成する(図6(B)参照)。
Next, the insulating
以上の工程で、本実施の形態に係るトランジスタ420を作製することができる。トランジスタ420に含まれる酸化物半導体層102は、ゲート電極層401と重畳するチャネル形成領域を挟んで、低抵抗領域122a及び低抵抗領域122bを有する。
Through the above steps, the
また、実施の形態2で示した酸素過剰領域を有するトランジスタ410にドーパントを導入し、低抵抗領域を形成したトランジスタ430を図6(C)に示す。
FIG. 6C illustrates a
トランジスタ430は、図5(A)及び図5(B)に示す工程によって、酸素過剰領域112を含む酸化物半導体層102を形成した後、ゲート電極層401をマスクとしてドーパントを導入することで、酸素を過剰に含むチャネル形成領域124cを挟んで、ドーパント及び過剰な酸素を含む低抵抗領域124aと、ドーパント及び過剰な酸素を含む低抵抗領域124bと、を有する。
In the
本実施の形態で示すトランジスタ420及びトランジスタ430は、チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体層を有することにより、オン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。また、低抵抗領域は、自己整合的に形成され、ゲート電極層と重ならないため、寄生容量を小さくすることができる。寄生容量を小さくすることは、半導体装置全体の消費電力を低減することに繋がる。
The
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
(実施の形態4)
実施の形態1乃至実施の形態3に示したトランジスタを用いて表示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
(Embodiment 4)
A semiconductor device having a display function (also referred to as a display device) can be manufactured using any of the transistors described in
図7(A)において、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図7(A)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路4004、信号線駆動回路4003が実装されている。また信号線駆動回路4003と走査線駆動回路4004を通して画素部4002に与えられる各種信号及び電位は、FPC(Flexible printed circuit)4018a、4018bから供給されている。
In FIG. 7A, a
図7(B)、及び図7(C)において、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図7(B)、及び(C)においては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。図7(B)、及び(C)においては、信号線駆動回路4003と走査線駆動回路4004を通して画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。
7B and 7C, a
また図7(B)、及び図7(C)においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装してもよい。
7B and 7C illustrate an example in which the signal
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG(Chip On Glass)方法、ワイヤボンディング方法、或いはTAB(Tape Automated Bonding)方法などを用いることができる。図7(A)は、COG方法により信号線駆動回路4003、走査線駆動回路4004を実装する例であり、図7(B)は、COG方法により信号線駆動回路4003を実装する例であり、図7(C)は、TAB方法により信号線駆動回路4003を実装する例である。
Note that a connection method of a driver circuit which is separately formed is not particularly limited, and a COG (Chip On Glass) method, a wire bonding method, a TAB (Tape Automated Bonding) method, or the like can be used. FIG. 7A illustrates an example in which the signal
なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。 Note that the display device includes a panel in which the display element is sealed, and a module in which an IC or the like including a controller is mounted on the panel.
すなわち、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源(照明装置含む)を指す。また、表示素子が封止された状態にあるパネルだけではなく、コネクター、例えばFPCもしくはTABテープもしくはTCPが取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。 That is, a display device in this specification refers to an image display device, a display device, or a light source (including a lighting device). In addition to a panel in which a display element is sealed, a connector, for example, a module with an FPC or TAB tape or TCP attached, a module with a printed wiring board provided on the end of a TAB tape or TCP, or a display All modules in which an IC (integrated circuit) is directly mounted on the element by the COG method are also included in the display device.
また第1の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、実施の形態1乃至実施の形態3に例示したトランジスタを適用することができる。
In addition, the pixel portion and the scan line driver circuit provided over the first substrate include a plurality of transistors, and the transistors illustrated in
表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機EL等が含まれる。また、電子インク表示装置(電子ペーパー)など、電気的作用によりコントラストが変化する表示媒体も適用することができる。 As a display element provided in the display device, a liquid crystal element (also referred to as a liquid crystal display element) or a light-emitting element (also referred to as a light-emitting display element) can be used. The light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage, and specifically includes inorganic EL (Electro Luminescence), organic EL, and the like. In addition, a display medium whose contrast is changed by an electric effect, such as an electronic ink display device (electronic paper), can also be used.
半導体装置の一形態について、図7及び図8を用いて説明する。図8は、図7(B)のM−Nにおける断面図に相当する。 One embodiment of a semiconductor device will be described with reference to FIGS. FIG. 8 corresponds to a cross-sectional view taken along line MN in FIG.
図7及び図8で示すように、半導体装置は接続端子電極4015及び端子電極4016を有しており、接続端子電極4015及び端子電極4016はFPC4018が有する端子と異方性導電膜4019を介して、電気的に接続されている。
7 and 8, the semiconductor device includes a
接続端子電極4015は、第1の電極層4030と同じ導電膜から形成され、端子電極4016は、トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
The
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、トランジスタを複数有しており、図8(A)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。また、図8(B)では、画素部4002に含まれるトランジスタ4010と、走査線駆動回路4004に含まれるトランジスタ4011とを例示している。図8(A)では、トランジスタ4010、4011上には絶縁膜4020が設けられ、図8(B)では、トランジスタ4010、4011上に絶縁膜4020及び絶縁膜4021が設けられている。なお、絶縁膜4023は下地膜として機能する絶縁膜である。
The
トランジスタ4010及びトランジスタ4011としては、実施の形態1乃至実施の形態3で示したトランジスタを適用することができる。本実施の形態では、実施の形態1で示したトランジスタ510と同様な構造を有するトランジスタを適用する例を示す。トランジスタ4010、トランジスタ4011は、電気的特性変動が抑制されており、電気的に安定である。よって、本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。トランジスタ4010及びトランジスタ4011は、第1のバッファ膜4040を含んで構成される。
As the
画素部4002に設けられたトランジスタ4010は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
A
図8(A)に表示素子として液晶素子を用いた液晶表示装置の例を示す。図8(A)において、液晶素子4013は、第1の電極層4030、第2の電極層4031、及び液晶層4008を含む。なお、液晶層4008を挟持するように配向膜として機能する絶縁膜4032、絶縁膜4033が設けられている。第2の電極層4031は第2の基板4006側に設けられ、第1の電極層4030と第2の電極層4031とは液晶層4008を介して積層する構成となっている。
FIG. 8A illustrates an example of a liquid crystal display device using a liquid crystal element as a display element. In FIG. 8A, a
また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層4008の膜厚(セルギャップ)を制御するために設けられている。なお球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶は低分子化合物でも高分子化合物でもよい。これらの液晶材料(液晶組成物)は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。 When a liquid crystal element is used as the display element, a thermotropic liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystals may be low molecular compounds or high molecular compounds. These liquid crystal materials (liquid crystal compositions) exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
また、液晶層4008に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することもできる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
Alternatively, a liquid crystal composition exhibiting a blue phase for which an alignment film is unnecessary may be used for the
また、液晶材料の固有抵抗は、1×109Ω・cm以上であり、好ましくは1×1011Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明細書における固有抵抗の値は、20℃で測定した値とする。 The specific resistance of the liquid crystal material is 1 × 10 9 Ω · cm or more, preferably 1 × 10 11 Ω · cm or more, and more preferably 1 × 10 12 Ω · cm or more. In addition, the value of the specific resistance in this specification shall be the value measured at 20 degreeC.
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して1/3以下、好ましくは1/5以下の容量の大きさを有する保持容量を設ければ充分である。 The size of the storage capacitor provided in the liquid crystal display device is set so that charges can be held for a predetermined period in consideration of a leakage current of a transistor arranged in the pixel portion. The size of the storage capacitor may be set in consideration of the off-state current of the transistor. By using a transistor including an oxide semiconductor layer disclosed in this specification, a storage capacitor having a capacitance of 1/3 or less, preferably 1/5 or less of the liquid crystal capacitance of each pixel is provided. It is enough.
本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値(オフ電流値)を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。 In a transistor including an oxide semiconductor layer disclosed in this specification, a current value in an off state (off-state current value) can be controlled low. Therefore, the holding time of an electric signal such as an image signal can be extended, and the writing interval can be set longer. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
また、本明細書に開示する酸化物半導体層を用いたトランジスタは比較的高い電界効果移動度が得られるため、走査線駆動回路4004の高速駆動が可能である。本実施の形態によると、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。
In addition, since the transistor including an oxide semiconductor layer disclosed in this specification can have relatively high field-effect mobility, the scan
液晶表示装置には、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。 The liquid crystal display device includes TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, ASM (Axially Symmetrical Micro-cell) mode, OCB mode (OCB). An FLC (Ferroelectric Liquid Crystal) mode, an AFLC (Anti Ferroelectric Liquid Crystal) mode, or the like can be used.
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、MVA(Multi−Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モードなどを用いることができる。また、VA型の液晶表示装置にも適用することができる。VA型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。 Alternatively, a normally black liquid crystal display device such as a transmissive liquid crystal display device employing a vertical alignment (VA) mode may be used. There are several examples of the vertical alignment mode. For example, an MVA (Multi-Domain Vertical Alignment) mode, a PVA (Patterned Vertical Alignment) mode, an ASV (Advanced Super View) mode, and the like can be used. The present invention can also be applied to a VA liquid crystal display device. A VA liquid crystal display device is a type of a method for controlling the alignment of liquid crystal molecules of a liquid crystal display panel. The VA liquid crystal display device is a method in which liquid crystal molecules face a vertical direction with respect to a panel surface when no voltage is applied. Further, a method called multi-domain or multi-domain design in which pixels (pixels) are divided into several regions (sub-pixels) and molecules are tilted in different directions can be used.
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。 In the display device, a black matrix (light shielding layer), a polarizing member, a retardation member, an optical member (an optical substrate) such as an antireflection member, and the like are provided as appropriate. For example, circularly polarized light using a polarizing substrate and a retardation substrate may be used. Further, a backlight, a sidelight, or the like may be used as the light source.
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、RGBW(Wは白を表す)、又はRGBに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。 As a display method in the pixel portion, a progressive method, an interlace method, or the like can be used. Further, the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue). For example, there is RGBW (W represents white) or RGB in which one or more colors of yellow, cyan, magenta, etc. are added. The size of the display area may be different for each dot of the color element. Note that the disclosed invention is not limited to a display device for color display, and can be applied to a display device for monochrome display.
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。 In addition, as a display element included in the display device, a light-emitting element utilizing electroluminescence can be used. A light-emitting element using electroluminescence is distinguished depending on whether the light-emitting material is an organic compound or an inorganic compound. Generally, the former is called an organic EL element and the latter is called an inorganic EL element.
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ここでは、発光素子として有機EL素子を用いて説明する。 In the organic EL element, by applying a voltage to the light emitting element, electrons and holes are respectively injected from the pair of electrodes into the layer containing the light emitting organic compound, and a current flows. Then, these carriers (electrons and holes) recombine, whereby the light-emitting organic compound forms an excited state, and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light-emitting element is referred to as a current-excitation light-emitting element. Note that description is made here using an organic EL element as a light-emitting element.
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。 In order to extract light emitted from the light-emitting element, at least one of the pair of electrodes may be light-transmitting. Then, a transistor and a light emitting element are formed over the substrate, and a top emission that extracts light from a surface opposite to the substrate, a bottom emission that extracts light from a surface on the substrate side, and a surface opposite to the substrate side and the substrate. There is a light-emitting element having a dual emission structure in which light emission is extracted from the light-emitting element, and any light-emitting element having an emission structure can be applied.
図8(B)に表示素子として発光素子を用いた発光装置の例を示す。発光素子4513は、画素部4002に設けられたトランジスタ4010と電気的に接続している。なお、図8(B)に示した発光素子4513の構成は、第1の電極層4030、電界発光層4511、第2の電極層4031の積層構造であるが、示した構成に限定されない。発光素子4513から取り出す光の方向などに合わせて、発光素子4513の構成は適宜変えることができる。
FIG. 8B illustrates an example of a light-emitting device using a light-emitting element as a display element. The light-emitting
隔壁4510は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第1の電極層4030上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
A
電界発光層4511は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよい。
The
発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4031及び隔壁4510上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、DLC膜等を形成することができる。
A protective film may be formed over the
また、発光素子4513に酸素、水素、水分、二酸化炭素等が侵入しないように、発光素子4513を覆う有機化合物を含む層を蒸着法により形成してもよい。
Alternatively, a layer containing an organic compound that covers the light-emitting
また、第1の基板4001、第2の基板4006、及びシール材4005によって封止された空間には充填材4514が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
In addition, a filler 4514 is provided in a space sealed by the
充填材4514としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート共重合体)を用いることができる。 As the filler 4514, an ultraviolet curable resin or a thermosetting resin can be used in addition to an inert gas such as nitrogen or argon. PVC (polyvinyl chloride), acrylic resin, polyimide, epoxy resin, silicone resin, PVB ( Polyvinyl butyral) or EVA (ethylene vinyl acetate copolymer) can be used.
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。 If necessary, an optical film such as a polarizing plate, a circular polarizing plate (including an elliptical polarizing plate), a retardation plate (λ / 4 plate, λ / 2 plate), a color filter, or the like is provided on the light emitting element exit surface. You may provide suitably. Further, an antireflection film may be provided on the polarizing plate or the circularly polarizing plate. For example, anti-glare treatment can be performed that diffuses reflected light due to surface irregularities and reduces reflection.
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。 In addition, as a display device, electronic paper that drives electronic ink can be provided. Electronic paper is also called an electrophoretic display device (electrophoretic display), and has the same readability as paper, low power consumption compared to other display devices, and the advantage that it can be made thin and light. ing.
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。 The electrophoretic display device may have various forms, and a plurality of microcapsules including first particles having a positive charge and second particles having a negative charge are dispersed in a solvent or a solute. By applying an electric field to the microcapsule, the particles in the microcapsule are moved in opposite directions to display only the color of the particles assembled on one side. Note that the first particle or the second particle contains a dye and does not move in the absence of an electric field. In addition, the color of the first particles and the color of the second particles are different (including colorless).
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものである。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。 A solution in which the above microcapsules are dispersed in a solvent is called electronic ink. Color display is also possible by using particles having color filters or pigments.
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。 In addition, a display device using a twisting ball display system can be used as the electronic paper. The twist ball display method is a method in which spherical particles separately painted in white and black are arranged between a first electrode layer and a second electrode layer which are electrode layers used for a display element, and the first electrode layer and the second electrode layer are arranged. In this method, display is performed by controlling the orientation of spherical particles by generating a potential difference between the two electrode layers.
なお、図7及び図8において、第1の基板4001、第2の基板4006としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、透光性が必要でなければ、アルミニウムやステンレスなどの金属基板(金属フィルム)を用いてもよい。例えば、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
7 and 8, as the
本実施の形態では、絶縁膜4020として酸化アルミニウム膜を用いる。本実施の形態において酸化物半導体層上に絶縁膜4020として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果(ブロック効果)が高い。従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層からの放出を防止する保護膜として機能する。
In this embodiment, an aluminum oxide film is used as the insulating
また、平坦化絶縁膜として機能する絶縁膜4021は、アクリル、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜を形成してもよい。
The insulating
表示素子に電圧を印加する第1の電極層及び第2の電極層(画素電極層、共通電極層、対向電極層などともいう)においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。 In the first electrode layer and the second electrode layer (also referred to as a pixel electrode layer, a common electrode layer, a counter electrode layer, or the like) that applies a voltage to the display element, the direction of light to be extracted, the place where the electrode layer is provided, and What is necessary is just to select translucency and reflectivity by the pattern structure of an electrode layer.
第1の電極層4030、第2の電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。
The
また、第1の電極層4030、第2の電極層4031はタングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)、アルミニウム(Al)、銅(Cu)、銀(Ag)等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
The
また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成することが好ましい。 Further, a protective circuit for driving circuit protection may be provided. The protection circuit is preferably configured using a non-linear element.
以上のように実施の形態1乃至実施の形態3で示したトランジスタを適用することで、信頼性の高い半導体装置を提供することができる。なお、実施の形態1で例示したトランジスタは、電源回路に搭載されるパワーデバイス、LSI等の半導体集積回路など様々な機能を有する半導体装置に適用することが可能である。
As described above, by using any of the transistors described in
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
(実施の形態5)
実施の形態1乃至実施の形態3に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
(Embodiment 5)
A semiconductor device having an image sensor function of reading information on an object can be manufactured using the transistor described in any of
図9(A)に、イメージセンサ機能を有する半導体装置の一例を示す。図9(A)はフォトセンサの等価回路であり、図9(B)はフォトセンサの一部を示す断面図である。 FIG. 9A illustrates an example of a semiconductor device having an image sensor function. FIG. 9A is an equivalent circuit of the photosensor, and FIG. 9B is a cross-sectional view illustrating part of the photosensor.
フォトダイオード602は、一方の電極がフォトダイオードリセット信号線658に、他方の電極がトランジスタ640のゲートに電気的に接続されている。トランジスタ640は、ソース又はドレインの一方がフォトセンサ基準信号線672に、ソース又はドレインの他方がトランジスタ656のソース又はドレインの一方に電気的に接続されている。トランジスタ656は、ゲートがゲート信号線659に、ソース又はドレインの他方がフォトセンサ出力信号線671に電気的に接続されている。
In the
なお、本明細書における回路図において、酸化物半導体膜を含有するトランジスタと明確に判明できるように、酸化物半導体膜を用いるトランジスタの記号には「OS」と記載している。図9(A)において、トランジスタ640、トランジスタ656は実施の形態1乃至実施の形態3に示したトランジスタが適用でき、酸化物半導体積層を用いるトランジスタである。本実施の形態では、実施の形態2で示したトランジスタ540と同様な構造を有するトランジスタを適用する例を示す。
Note that in a circuit diagram in this specification, a symbol of a transistor including an oxide semiconductor film is described as “OS” so that the transistor can be clearly identified as a transistor including an oxide semiconductor film. In FIG. 9A, the transistor described in any of
図9(B)は、フォトセンサにおけるフォトダイオード602及びトランジスタ640に示す断面図であり、絶縁表面を有する基板601(TFT基板)上に、センサとして機能するフォトダイオード602及びトランジスタ640が設けられている。フォトダイオード602、トランジスタ640の上には接着層608を用いて基板613が設けられている。
FIG. 9B is a cross-sectional view of the
トランジスタ640上には絶縁膜631、絶縁膜632、層間絶縁膜633、層間絶縁膜634が設けられている。フォトダイオード602は、層間絶縁膜633上に設けられ、層間絶縁膜633上に形成した電極層641a及び電極層641bと、層間絶縁膜634上に設けられた電極層642との間に、層間絶縁膜633側から順に第1半導体膜606a、第2半導体膜606b、及び第3半導体膜606cを積層した構造を有している。
An insulating
電極層641bは、層間絶縁膜634に形成された導電層643と電気的に接続し、電極層642は電極層641aを介して電極層645と電気的に接続している。電極層645は、トランジスタ640のゲート電極層と電気的に接続しており、フォトダイオード602はトランジスタ640と電気的に接続している。
The electrode layer 641b is electrically connected to the
ここでは、第1半導体膜606aとしてp型の導電型を有する半導体膜と、第2半導体膜606bとして高抵抗な半導体膜(i型半導体膜)、第3半導体膜606cとしてn型の導電型を有する半導体膜を積層するpin型のフォトダイオードを例示している。
Here, a semiconductor film having a p-type conductivity type as the
第1半導体膜606aはp型半導体膜であり、p型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第1半導体膜606aの形成には13族の不純物元素(例えばボロン(B))を含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシラン(SiH4)を用いればよい。または、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第1半導体膜606aの膜厚は10nm以上50nm以下となるよう形成することが好ましい。
The
第2半導体膜606bは、i型半導体膜(真性半導体膜)であり、アモルファスシリコン膜により形成する。第2半導体膜606bの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマCVD法により形成する。半導体材料ガスとしては、シラン(SiH4)を用いればよい。または、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いてもよい。第2半導体膜606bの形成は、LPCVD法、気相成長法、スパッタリング法等により行ってもよい。第2半導体膜606bの膜厚は200nm以上1000nm以下となるように形成することが好ましい。
The
第3半導体膜606cは、n型半導体膜であり、n型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第3半導体膜606cの形成には、15族の不純物元素(例えばリン(P))を含む半導体材料ガスを用いて、プラズマCVD法により形成する。半導体材料ガスとしてはシラン(SiH4)を用いればよい。または、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、LPCVD法、気相成長法、又はスパッタリング法等を用いればよい。第3半導体膜606cの膜厚は20nm以上200nm以下となるよう形成することが好ましい。 The third semiconductor film 606c is an n-type semiconductor film and is formed using an amorphous silicon film containing an impurity element imparting n-type conductivity. The third semiconductor film 606c is formed by a plasma CVD method using a semiconductor material gas containing a Group 15 impurity element (eg, phosphorus (P)). Silane (SiH 4 ) may be used as the semiconductor material gas. Alternatively, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4, or the like may be used. Alternatively, after an amorphous silicon film not containing an impurity element is formed, the impurity element may be introduced into the amorphous silicon film by a diffusion method or an ion implantation method. It is preferable to diffuse the impurity element by introducing an impurity element by an ion implantation method or the like and then performing heating or the like. In this case, as a method for forming the amorphous silicon film, an LPCVD method, a vapor phase growth method, a sputtering method, or the like may be used. The third semiconductor film 606c is preferably formed to have a thickness greater than or equal to 20 nm and less than or equal to 200 nm.
また、第1半導体膜606a、第2半導体膜606b、及び第3半導体膜606cは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶(セミアモルファス(Semi Amorphous Semiconductor:SAS))半導体を用いて形成してもよい。
In addition, the
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、pin型のフォトダイオードはp型の半導体膜側を受光面とする方がよい特性を示す。ここでは、pin型のフォトダイオードが形成されている基板601の面からフォトダイオード602が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電膜を用いるとよい。また、n型の半導体膜側を受光面として用いることもできる。
Further, since the mobility of holes generated by the photoelectric effect is smaller than the mobility of electrons, the pin type photodiode exhibits better characteristics when the p type semiconductor film side is the light receiving surface. Here, an example is shown in which light received by the
絶縁膜632、層間絶縁膜633、層間絶縁膜634としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマCVD法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法等)、スクリーン印刷、オフセット印刷等を用いて形成することができる。
As the insulating
本実施の形態では、絶縁膜631として酸化アルミニウム膜を用いる。絶縁膜631はスパッタリング法やプラズマCVD法によって形成することができる。
In this embodiment, an aluminum oxide film is used as the insulating
酸化物半導体膜上に絶縁膜631として設けられた酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果(ブロック効果)が高い。
The aluminum oxide film provided as the insulating
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。 Therefore, an aluminum oxide film is a mixture of impurities such as hydrogen and moisture, which cause fluctuations, in an oxide semiconductor film during and after the manufacturing process, and an oxide of oxygen that is a main component material of the oxide semiconductor. It functions as a protective film that prevents emission from the semiconductor film.
絶縁膜632としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁膜、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁膜の単層、又は積層を用いることができる。
As the insulating
層間絶縁膜633、634としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁膜が好ましい。層間絶縁膜633、634としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等の低誘電率材料(low−k材料)の単層、又は積層を用いることができる。
As the
フォトダイオード602に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
By detecting light incident on the
以上のように実施の形態1乃至実施の形態3で示したトランジスタを適用することで、信頼性の高い半導体装置を提供することができる。
As described above, by using any of the transistors described in
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
(実施の形態6)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器としては、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機(パチンコ機、スロットマシン等)、ゲーム筐体が挙げられる。これらの電子機器の具体例を図10に示す。
(Embodiment 6)
The semiconductor device disclosed in this specification can be applied to a variety of electronic devices (including game machines). Electronic devices include television devices (also referred to as televisions or television receivers), monitors for computers, digital cameras, digital video cameras, digital photo frames, mobile phones, portable game consoles, personal digital assistants, audio Examples include a playback device, a gaming machine (such as a pachinko machine or a slot machine), and a game housing. Specific examples of these electronic devices are shown in FIGS.
図10(A)は、表示部を有するテーブル9000を示している。テーブル9000は、筐体9001に表示部9003が組み込まれている。本発明の一態様を用いて作製される半導体装置は、表示部9003に用いることが可能であり、表示部9003により映像を表示することが可能である。なお、4本の脚部9002により筐体9001を支持した構成を示している。また、電力供給のための電源コード9005を筐体9001に有している。
FIG. 10A illustrates a table 9000 having a display portion. In the table 9000, a
表示部9003は、タッチ入力機能を有しており、テーブル9000の表示部9003に表示された表示ボタン9004を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態3に示したイメージセンサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせることができる。
The
また、筐体9001に設けられたヒンジによって、表示部9003の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
Further, the hinge of the
図10(B)は、テレビジョン装置9100を示している。テレビジョン装置9100は、筐体9101に表示部9103が組み込まれている。本発明の一態様を用いて作製される半導体装置は、表示部9103に用いることが可能であり、表示部9103により映像を表示することが可能である。なお、ここではスタンド9105により筐体9101を支持した構成を示している。
FIG. 10B illustrates a
テレビジョン装置9100の操作は、筐体9101が備える操作スイッチや、別体のリモコン操作機9110により行うことができる。リモコン操作機9110が備える操作キー9109により、チャンネルや音量の操作を行うことができ、表示部9103に表示される映像を操作することができる。また、リモコン操作機9110に、当該リモコン操作機9110から出力する情報を表示する表示部9107を設ける構成としてもよい。
The
図10(B)に示すテレビジョン装置9100は、受信機やモデムなどを備えている。テレビジョン装置9100は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
A
先の実施の形態に示した半導体装置を適用することで信頼性の高いテレビジョン装置とすることができる。 By applying the semiconductor device described in any of the above embodiments, a highly reliable television device can be provided.
図10(C)はコンピュータであり、本体9201、筐体9202、表示部9203、キーボード9204、外部接続ポート9205、ポインティングデバイス9206等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部9203に用いることにより作製される。
FIG. 10C illustrates a computer, which includes a
先の実施の形態に示した半導体装置を適用することで信頼性の高いコンピュータとすることが可能となる。 By applying the semiconductor device described in any of the above embodiments, a highly reliable computer can be obtained.
図10(D)は、携帯電話機の一例を示している。携帯電話機9500は、筐体9501に組み込まれた表示部9502の他、操作ボタン9503、操作ボタン9507、外部接続ポート9504、スピーカ9505、マイク9506などを備えている。携帯電話機9500は、本発明の一態様を用いて作製される半導体装置を表示部9502に用いることにより作製される。
FIG. 10D illustrates an example of a mobile phone. A
図10(D)に示す携帯電話機9500は、表示部9502を指などで触れることで、情報を入力する、電話を掛ける、またはメールを作成するなどの操作を行うことができる。
A
表示部9502の画面は、主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合したものである。
There are mainly three screen modes of the
例えば、電話を掛ける、またはメールを作成する場合は、表示部9502を文字の入力を主とする入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部9502の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
For example, when making a call or creating a mail, the
また、携帯電話機9500内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機9500の向き(縦向きか横向きか)を判断して、表示部9502の画面表示を自動的に切り替えるようにすることができる。
Further, by providing a detection device having a sensor for detecting inclination such as a gyroscope or an acceleration sensor in the
また、画面モードの切り替えは、表示部9502を触れる、または筐体9501の操作ボタン9503の操作により行われる。また、表示部9502に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
Further, the screen mode is switched by touching the
また、入力モードにおいて、表示部9502の光センサで検出される信号を検知し、表示部9502のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
Further, in the input mode, when a signal detected by the optical sensor of the
また、表示部9502は、イメージセンサとして機能させることもできる。例えば、表示部9502に掌や指を触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
The
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
101 第1のバッファ層
101a 第1のバッファ膜
102 酸化物半導体層
102a 酸化物半導体膜
103 第2のバッファ層
103a 第2のバッファ膜
112 酸素過剰領域
122a 低抵抗領域
122b 低抵抗領域
124a 低抵抗領域
124b 低抵抗領域
124c チャネル形成領域
400 基板
401 ゲート電極層
402 ゲート絶縁膜
405a ソース電極層
405b ドレイン電極層
407 絶縁膜
410 トランジスタ
420 トランジスタ
421 ドーパント
430 トランジスタ
431 酸素
436 酸化物絶縁膜
510 トランジスタ
520 トランジスタ
530 トランジスタ
540 トランジスタ
601 基板
602 フォトダイオード
606a 半導体膜
606b 半導体膜
606c 半導体膜
608 接着層
613 基板
631 絶縁膜
632 絶縁膜
633 層間絶縁膜
634 層間絶縁膜
640 トランジスタ
641a 電極層
641b 電極層
642 電極層
643 導電層
645 電極層
656 トランジスタ
658 フォトダイオードリセット信号線
659 ゲート信号線
671 フォトセンサ出力信号線
672 フォトセンサ基準信号線
4001 基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 基板
4008 液晶層
4010 トランジスタ
4011 トランジスタ
4013 液晶素子
4015 接続端子電極
4016 端子電極
4019 異方性導電膜
4020 絶縁膜
4021 絶縁膜
4023 絶縁膜
4030 電極層
4031 電極層
4032 絶縁膜
4033 絶縁膜
4040 第1のバッファ膜
4510 隔壁
4511 電界発光層
4513 発光素子
4514 充填材
9000 テーブル
9001 筐体
9002 脚部
9003 表示部
9004 表示ボタン
9005 電源コード
9100 テレビジョン装置
9101 筐体
9103 表示部
9105 スタンド
9107 表示部
9109 操作キー
9110 リモコン操作機
9201 本体
9202 筐体
9203 表示部
9204 キーボード
9205 外部接続ポート
9206 ポインティングデバイス
9500 携帯電話機
9501 筐体
9502 表示部
9503 操作ボタン
9504 外部接続ポート
9505 スピーカ
9506 マイク
9507 操作ボタン
101 First buffer layer 101a First buffer film 102 Oxide semiconductor layer 102a Oxide semiconductor film 103 Second buffer layer 103a Second buffer film 112 Oxygen excess region 122a Low resistance region 122b Low resistance region 124a Low resistance region 124b Low resistance region 124c Channel formation region 400 Substrate 401 Gate electrode layer 402 Gate insulating film 405a Source electrode layer 405b Drain electrode layer 407 Insulating film 410 Transistor 420 Transistor 421 Dopant 430 Transistor 431 Oxygen 436 Oxide insulating film 510 Transistor 520 Transistor 530 Transistor 540 Transistor 601 Substrate 602 Photodiode 606a Semiconductor film 606b Semiconductor film 606c Semiconductor film 608 Adhesive layer 613 Substrate 631 Insulating film 632 Insulating Film 633 Interlayer insulating film 634 Interlayer insulating film 640 Transistor 641a Electrode layer 641b Electrode layer 642 Electrode layer 643 Conductive layer 645 Electrode layer 656 Transistor 658 Photodiode reset signal line 659 Gate signal line 671 Photosensor output signal line 672 Photosensor reference signal line 4001 Substrate 4002 Pixel portion 4003 Signal line driver circuit 4004 Scan line driver circuit 4005 Seal material 4006 Substrate 4008 Liquid crystal layer 4010 Transistor 4011 Transistor 4013 Liquid crystal element 4015 Connection terminal electrode 4016 Terminal electrode 4019 Anisotropic conductive film 4020 Insulating film 4021 Insulating film 4023 Insulating film 4030 Electrode layer 4031 Electrode layer 4032 Insulating film 4033 Insulating film 4040 First buffer film 4510 Partition 4511 Electroluminescent layer 4513 Light emitting element 451 4 Filling material 9000 Table 9001 Case 9002 Leg 9003 Display unit 9004 Display button 9005 Power cord 9100 Television apparatus 9101 Case 9103 Display unit 9105 Stand 9107 Display unit 9109 Operation key 9110 Remote control device 9201 Main body 9202 Case 9203 Display unit 9204 Keyboard 9205 External connection port 9206 Pointing device 9500 Mobile phone 9501 Case 9502 Display portion 9503 Operation button 9504 External connection port 9505 Speaker 9506 Microphone 9507 Operation button
Claims (5)
前記第1の層上に接して設けられた酸化物半導体層と、
前記酸化物半導体層上に接して設けられた第2の層と、
前記第2の層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体層と重なる領域を有するゲート電極層と、
前記ゲート電極層上に設けられ、第1の開口部及び第2の開口部を有する第2の絶縁膜と、
前記第2の絶縁膜上に設けられ、前記第1の開口部を介して前記酸化物半導体層と電気的に接続するソース電極層と、
前記第2の絶縁膜上に設けられ、前記第2の開口部を介して前記酸化物半導体層と電気的に接続するドレイン電極層と、を有し、
前記第2の層は、前記酸化物半導体層の側面と接する領域と、前記第1の層の上面と接する領域と、を有し、
前記第1の層及び前記第2の層はそれぞれ、前記酸化物半導体層の構成元素から選択された一以上の元素の酸化物を含むことを特徴とする半導体装置。 A first layer provided on and in contact with the first insulating film;
An oxide semiconductor layer provided on and in contact with the first layer;
A second layer provided on and in contact with the oxide semiconductor layer;
A gate insulating film provided on the second layer;
A gate electrode layer having a region overlapping with the oxide semiconductor layer with the gate insulating film interposed therebetween;
A second insulating film provided on the gate electrode layer and having a first opening and a second opening;
A source electrode layer provided on the second insulating film and electrically connected to the oxide semiconductor layer through the first opening;
A drain electrode layer provided on the second insulating film and electrically connected to the oxide semiconductor layer through the second opening;
The second layer has a region in contact with the side surface of the oxide semiconductor layer, and a region in contact with the upper surface of the first layer.
Each of the first layer and the second layer includes an oxide of one or more elements selected from constituent elements of the oxide semiconductor layer.
前記第2の層は、前記第1の絶縁膜の上面に沿って延びて設けられた領域を有することを特徴とする半導体装置。 In claim 1 ,
The semiconductor device, wherein the second layer has a region extending along an upper surface of the first insulating film.
前記第1の層上に接して設けられた酸化物半導体層と、
前記酸化物半導体層上に接して設けられた第2の層と、
ゲート絶縁膜を介して前記酸化物半導体層と重なる領域を有するゲート電極層と、
前記酸化物半導体層の上面と接する領域を有するソース電極層と、
前記酸化物半導体層の上面と接する領域を有するドレイン電極層と、を有し、
前記第2の層は、前記酸化物半導体層の側面と接する領域と、前記第1の層の側面と接する領域と、を有し、
前記第1の層及び前記第2の層はそれぞれ、前記酸化物半導体層の構成元素から選択された一以上の元素の酸化物を含むことを特徴とする半導体装置。 A first layer;
An oxide semiconductor layer provided on and in contact with the first layer;
A second layer provided on and in contact with the oxide semiconductor layer;
A gate electrode layer having a region overlapping with the oxide semiconductor layer through a gate insulating film;
A source electrode layer having a region in contact with the upper surface of the oxide semiconductor layer;
A drain electrode layer having a region in contact with the upper surface of the oxide semiconductor layer,
The second layer has a region in contact with the side surface of the oxide semiconductor layer, and a region in contact with the side surface of the first layer;
Each of the first layer and the second layer includes an oxide of one or more elements selected from constituent elements of the oxide semiconductor layer.
前記酸化物半導体層は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記第1の領域は、前記第2の領域と前記第3の領域に挟まれ、
前記第2の領域と前記第3の領域の抵抗は、前記第1の領域の抵抗よりも低く、
前記第1の領域は、トランジスタのチャネル形成領域を有することを特徴とする半導体装置。 In any one of Claims 1 thru | or 3,
The oxide semiconductor layer has a first region, a second region, and a third region,
The first region is sandwiched between the second region and the third region,
The resistance of the second region and the third region is lower than the resistance of the first region,
The semiconductor device, wherein the first region includes a channel formation region of a transistor.
前記第1の層のエネルギーギャップは、前記酸化物半導体層のエネルギーギャップよりも大きく、
前記第2の層のエネルギーギャップは、前記酸化物半導体層のエネルギーギャップよりも大きいことを特徴とする半導体装置。 In any one of Claims 1 thru | or 4,
The energy gap of the first layer is larger than the energy gap of the oxide semiconductor layer,
The semiconductor device is characterized in that an energy gap of the second layer is larger than an energy gap of the oxide semiconductor layer.
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