JP6736351B2 - Semiconductor device - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置またはその作製方法に関する。 The present invention relates to an object, a method, or a manufacturing method. Alternatively, the present invention relates to a process, machine, manufacture or composition (composition of matter). In particular, the present invention relates to, for example, a semiconductor device, a display device, a light emitting device, a power storage device, an imaging device, a driving method thereof, or a manufacturing method thereof. In particular, one embodiment of the present invention relates to a semiconductor device or a manufacturing method thereof.

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。 Note that in this specification and the like, a semiconductor device generally means a device that can function by utilizing semiconductor characteristics. A transistor and a semiconductor circuit are one mode of a semiconductor device. The storage device, the display device, and the electronic device may include a semiconductor device.

絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor using a semiconductor film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (display devices). Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。 For example, Patent Document 1 discloses a transistor using an amorphous oxide semiconductor layer containing indium (In), gallium (Ga), and zinc (Zn) as an active layer of the transistor.

特開２００６−１６５５２８号公報JP, 2006-165528, A

トランジスタを高集積化させた半導体装置を作製していくうえで、トランジスタの微細化は不可欠である。しかしながら、トランジスタの微細化において、トランジスタの寄生容量の増加が問題となる。 The miniaturization of transistors is indispensable for producing semiconductor devices with highly integrated transistors. However, in miniaturization of the transistor, an increase in the parasitic capacitance of the transistor becomes a problem.

例えば、トランジスタ動作において、チャネル近傍（例えば、ソース電極−ドレイン電極間）に寄生容量が存在する場合、寄生容量の充電に要する時間が必要となる。そのため、トランジスタの応答性、ひいては半導体装置の応答性を低下させてしまう。 For example, in a transistor operation, when parasitic capacitance exists in the vicinity of a channel (for example, between a source electrode and a drain electrode), it takes time to charge the parasitic capacitance. Therefore, the responsiveness of the transistor, and eventually the responsiveness of the semiconductor device, is deteriorated.

また、トランジスタの微細化が進むにつれ、トランジスタの形状制御性は困難を増す。製造工程により生じるばらつきが、トランジスタ特性、さらには信頼性に大きな影響を与えてしまう。 Further, as the miniaturization of the transistor progresses, it becomes more difficult to control the shape of the transistor. Variations caused by the manufacturing process greatly affect the transistor characteristics and further the reliability.

したがって、本発明の一態様は、トランジスタの寄生容量を低減することを目的の一つする。または、高速動作が可能な半導体装置を提供することを目的の一つとする。または、電気特性が良好な半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、トランジスタまたは半導体装置の、製造工程に起因した特性のばらつきを低減することを目的の一つとする。または、酸素欠損の少ない酸化物半導体層を有する半導体装置を提供することを目的の一つとする。または、簡易な工程で形成することができる半導体装置を提供することを目的の一つとする。または、酸化物半導体層近傍の界面準位密度を低減することができる構成の半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または上記半導体装置の作製方法を提供することを目的の一つとする。 Therefore, one embodiment of the present invention aims to reduce the parasitic capacitance of a transistor. Alternatively, another object is to provide a semiconductor device which can operate at high speed. Alternatively, another object is to provide a semiconductor device having favorable electric characteristics. Another object is to provide a highly reliable semiconductor device. Alternatively, another object is to reduce variations in characteristics of transistors or semiconductor devices due to manufacturing steps. Another object is to provide a semiconductor device including an oxide semiconductor layer with few oxygen vacancies. Another object is to provide a semiconductor device which can be formed by a simple process. Another object is to provide a semiconductor device having a structure in which the interface state density near the oxide semiconductor layer can be reduced. Another object is to provide a semiconductor device with low power consumption. Another object is to provide a novel semiconductor device or the like. Another object is to provide a method for manufacturing the above semiconductor device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not prevent the existence of other problems. Note that one embodiment of the present invention does not need to solve all of these problems. In addition, problems other than these are obvious from the description of the specification, drawings, claims, etc., and it is possible to extract other problems from the description of the specification, drawings, claims, etc. Is.

（１）
本発明の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第１金属酸化物層上の酸化物半導体層と、酸化物半導体層上の第２金属酸化物層と、第２金属酸化物層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、酸化物半導体層は、第１領域乃至第３領域を有し、第１領域および第２領域は、ゲート電極層と重なる領域を有し、第２領域は、第１領域と第３領域の間の領域であって、第２領域は、第１領域に比して抵抗の低い領域を有し、第３領域は、第２領域に比して抵抗の低い領域を有し、第２領域および、第３領域は、元素Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域を有することを特徴とする半導体装置である。 (1)
One embodiment of the present invention includes a first insulating layer over a substrate, a first metal oxide layer over the first insulating layer, an oxide semiconductor layer over the first metal oxide layer, and an oxide semiconductor layer over the oxide semiconductor layer. A second metal oxide layer, a gate insulating layer on the second metal oxide layer, and a gate electrode layer on the gate insulating layer, and the oxide semiconductor layer has first to third regions. The first region and the second region have a region overlapping with the gate electrode layer, the second region is a region between the first region and the third region, and the second region is the first region. The third region has a region having a lower resistance than the second region, and the second region and the third region have an element N (N is phosphorus or argon). , Xenon) is included in the semiconductor device.

（２）
本発明の別の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第１金属酸化物層上の酸化物半導体層と、第１絶縁層、酸化物半導体層上の第２金属酸化物層と、第２金属酸化物層上の第１ゲート絶縁層と、第１ゲート絶縁層上のゲート電極層と、を有し、第２金属酸化物層、および第１ゲート絶縁層は、第１金属酸化物層、酸化物半導体層の側面と対向する領域を有し、酸化物半導体層は、第１領域乃至第３領域を有し、第１領域および第２領域は、ゲート電極層と重なる領域を有し、第２領域は、第１領域と第３領域の間の領域であって、第２領域は、第１領域に比して抵抗の低い領域を有し、第３領域は、第２領域に比して抵抗の低い領域を有し、第２領域および、第３領域は、元素Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域を有すること、を特徴とする半導体装置である。 (2)
Another aspect of the present invention is to provide a first insulating layer on a substrate, a first metal oxide layer on the first insulating layer, an oxide semiconductor layer on the first metal oxide layer, and a first insulating layer. A second metal oxide layer on the oxide semiconductor layer, a first gate insulating layer on the second metal oxide layer, and a gate electrode layer on the first gate insulating layer. The oxide layer and the first gate insulating layer have a region facing a side surface of the first metal oxide layer and the oxide semiconductor layer, and the oxide semiconductor layer has first to third regions. The first region and the second region have a region overlapping with the gate electrode layer, the second region is a region between the first region and the third region, and the second region is larger than the first region. The second region and the third region have an element N (N is phosphorus, argon, or xenon), and the third region has a lower resistance region than the second region. And a region having a.

（３）
本発明の別の一態様は、（２）において、第１ゲート絶縁層、およびゲート電極層の間に第２ゲート絶縁層を有すること、を特徴とする半導体装置である。 (3)
Another embodiment of the present invention is the semiconductor device according to (2), including a first gate insulating layer and a second gate insulating layer between the gate electrode layers.

（４）
本発明の別の一態様は、（１）乃至（３）のいずれか一において、第２領域は、第１領域に比して元素Ｎの濃度が高い領域を有し、第３領域は、第２領域に比して元素Ｎの濃度が高い領域を有すること、を特徴とする半導体装置である。 (4)
According to another aspect of the present invention, in any one of (1) to (3), the second region has a region in which the concentration of the element N is higher than that of the first region, and the third region is A semiconductor device having a region where the concentration of the element N is higher than that of the second region.

（５）
本発明の別の一態様は、（１）乃至（４）のいずれか一項において、第３領域は元素Ｎの濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を有すること、を特徴とする半導体装置。 (5)
Another embodiment of the present invention is the method according to any one of (1) to (4), wherein the concentration of the element N in the third region is 1×10 18 atoms/cm 3 or more and 1×10 22 atoms/cm 3 or less. A semiconductor device having a region that is

（６）
本発明の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第１金属酸化物層上の酸化物半導体層と、酸化物半導体層上の第２金属酸化物層と、第２金属酸化物層上のゲート絶縁層と、第２金属酸化物層上の第２絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、ゲート絶縁層は、ゲート電極層の側面と接する領域を有し第２絶縁層は、ゲート絶縁層と接する領域を有し、酸化物半導体層は、第１領域乃至第３領域を有し、第１領域は、ゲート電極層と重なる領域を有し、第２領域は、ゲート絶縁層、または第２絶縁層と重なる領域を有し、第２領域は、第１領域と第３領域の間の領域であって、第２領域および、第３領域は、元素Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域を有すること、を特徴とする半導体装置である。 (6)
One embodiment of the present invention includes a first insulating layer over a substrate, a first metal oxide layer over the first insulating layer, an oxide semiconductor layer over the first metal oxide layer, and an oxide semiconductor layer over the oxide semiconductor layer. A second metal oxide layer, a gate insulating layer on the second metal oxide layer, a second insulating layer on the second metal oxide layer, and a gate electrode layer on the gate insulating layer. The insulating layer has a region in contact with a side surface of the gate electrode layer, the second insulating layer has a region in contact with the gate insulating layer, and the oxide semiconductor layer has first to third regions. The region has a region overlapping with the gate electrode layer, the second region has a region overlapping with the gate insulating layer or the second insulating layer, and the second region has a region between the first region and the third region. In the semiconductor device, the second region and the third region each have a region containing the element N (N is phosphorus, argon, xenon).

（７）
本発明の別の一態様は、（６）において、第２領域は、第１領域に比して抵抗の低い領域を有し、第３領域は、第２領域に比して抵抗の低い領域を有すること、を特徴とする半導体装置である。 (7)
In another aspect of the present invention, in (6), the second region has a region having a lower resistance than the first region, and the third region has a lower resistance than the second region. And a semiconductor device.

（８）
本発明の別の一態様は、（６）または（７）において、基板底面とゲート電極層の側面の接線がなす角は、６０度以上８５度以下である領域を有すること、を特徴とする半導体装置。 (8)
Another embodiment of the present invention is characterized in that in (6) or (7), an angle formed by a tangent line between the bottom surface of the substrate and the side surface of the gate electrode layer has a region of 60 degrees or more and 85 degrees or less. Semiconductor device.

（９）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３金属酸化物層を形成し、第３金属酸化物層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより第３金属酸化物層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第３金属酸化物層上に第５絶縁層を形成し、第５絶縁層上に第１導電層を形成し、第１導電層および第５絶縁層に対して第４絶縁層が露出するまで平坦化処理することにより、ゲート電極層および第６絶縁層を形成し、ゲート電極層をマスクとして用いて第４絶縁層および第６絶縁層をエッチングすることにより、ゲート絶縁層を形成し、ゲート電極層をマスクとして用いて第２酸化物半導体層に対してイオン添加することにより、ソース領域およびドレイン領域を形成すること、を特徴とする半導体装置の作製方法である。 (9)
According to another embodiment of the present invention, a first insulating layer is formed over a substrate, a stack of a first metal oxide layer and a first oxide semiconductor layer is formed over the first insulating layer, and a first insulating layer is formed. The stack of the metal oxide layer and the first oxide semiconductor layer is etched into an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer, and the second oxidation is performed. Forming a third metal oxide layer on the semiconductor layer and the first insulating layer, forming a second insulating layer on the third metal oxide layer, and performing a planarization treatment on the second insulating layer. Thereby forming a third insulating layer, and etching a part of the third insulating layer using the second mask to form a fourth insulating layer having a groove reaching the third metal oxide layer. A fifth insulating layer is formed on the insulating layer and the third metal oxide layer, a first conductive layer is formed on the fifth insulating layer, and a fourth insulating layer is formed on the first conductive layer and the fifth insulating layer. A gate electrode layer and a sixth insulating layer are formed by performing planarization until exposed, and a gate insulating layer is formed by etching the fourth insulating layer and the sixth insulating layer using the gate electrode layer as a mask. Then, the source region and the drain region are formed by performing ion addition to the second oxide semiconductor layer using the gate electrode layer as a mask.

（１０）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３金属酸化物層を形成し、第３金属酸化物層上に第１ゲート絶縁層を形成し、第１ゲート絶縁層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより、第１ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第１ゲート絶縁層上に第１導電層を形成し、第１導電層に対して第４絶縁層が露出するまで平坦化処理することにより、ゲート電極層を形成し、ゲート電極層をマスクとして用いて、第４絶縁層をエッチングすることにより、第１ゲート絶縁層を露出する領域を設け、ゲート電極層をマスクとして用いて第１絶縁層をエッチングすることにより、第２ゲート絶縁層を形成し、第２酸化物半導体層に対してイオン添加することにより、ソース領域およびドレイン領域を形成すること、を特徴とする半導体装置の作製方法である。 (10)
According to another embodiment of the present invention, a first insulating layer is formed over a substrate, a stack of a first metal oxide layer and a first oxide semiconductor layer is formed over the first insulating layer, and a first insulating layer is formed. The stack of the metal oxide layer and the first oxide semiconductor layer is etched into an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer, and the second oxidation is performed. A third metal oxide layer on the first semiconductor layer and the first insulating layer, a first gate insulating layer on the third metal oxide layer, and a second insulating layer on the first gate insulating layer. The first gate insulating layer is formed by performing a planarization process on the second insulating layer to form a third insulating layer and etching a part of the third insulating layer using the second mask. Forming a fourth insulating layer having a groove portion reaching to, forming a first conductive layer on the fourth insulating layer and the first gate insulating layer, and flattening until the fourth insulating layer is exposed with respect to the first conductive layer. Is performed to form a gate electrode layer, the gate electrode layer is used as a mask, and the fourth insulating layer is etched to provide a region exposing the first gate insulating layer. The gate electrode layer is used as a mask. A second gate insulating layer is formed by etching the first insulating layer using the same, and a source region and a drain region are formed by adding ions to the second oxide semiconductor layer. This is a method for manufacturing a semiconductor device.

（１１）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３金属酸化物層を形成し、第３金属酸化物層上に第１ゲート絶縁層を形成し、第１ゲート絶縁層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより、第１ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第１ゲート絶縁層上に第５絶縁層を形成し、第５絶縁層上に第１導電層を形成し、第１導電層、および第５絶縁層に対して第４絶縁層が露出するまで平坦化処理することにより、ゲート電極層および第６絶縁層を形成し、ゲート電極層をマスクとして用いて第４絶縁層、および第６絶縁層をエッチングすることにより、第１ゲート絶縁層を露出する領域を設け、第２酸化物半導体層に対してイオン添加することにより、ソース領域およびドレイン領域を形成すること、を特徴とする半導体装置の作製方法である。 (11)
According to another embodiment of the present invention, a first insulating layer is formed over a substrate, a stack of a first metal oxide layer and a first oxide semiconductor layer is formed over the first insulating layer, and a first insulating layer is formed. The stack of the metal oxide layer and the first oxide semiconductor layer is etched into an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer, and the second oxidation is performed. A third metal oxide layer on the first semiconductor layer and the first insulating layer, a first gate insulating layer on the third metal oxide layer, and a second insulating layer on the first gate insulating layer. The first gate insulating layer is formed by performing a planarization process on the second insulating layer to form a third insulating layer and etching a part of the third insulating layer using the second mask. Forming a fourth insulating layer having a groove portion reaching the first insulating layer, forming a fifth insulating layer on the fourth insulating layer and the first gate insulating layer, and forming a first conductive layer on the fifth insulating layer; The gate electrode layer and the sixth insulating layer are formed by planarizing the conductive layer and the fifth insulating layer until the fourth insulating layer is exposed, and the fourth insulating layer is formed by using the gate electrode layer as a mask. , And forming a region exposing the first gate insulating layer by etching the sixth insulating layer, and forming a source region and a drain region by adding ions to the second oxide semiconductor layer. A method for manufacturing a characteristic semiconductor device.

（１２）
本発明の別の一態様は、（９）乃至（１１）のいずれか一項において、イオン添加において、リン、アルゴン、またはキセノンを用いること、を特徴とする半導体装置の作製方法である。 (12)
Another embodiment of the present invention is the method for manufacturing a semiconductor device according to any one of (9) to (11), in which phosphorus, argon, or xenon is used for ion addition.

（１３）
本発明の別の一態様は、（９）乃至（１２）のいずれか一項において、イオン添加において、イオンのドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすること、を特徴とする半導体装置の作製方法である。 (13)
Another aspect of the present invention is the method according to any one of (9) to (12), wherein the ion dose is 1×10 14 ions/cm 2 or more and 5×10 16 ions/cm 2 or less. And a method of manufacturing a semiconductor device.

（１４）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半導体層の積層を、第１マスクを用いて島状にエッチングすることにより、第２金属酸化物層、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３金属酸化物層を形成し、第３金属酸化物層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより、第３金属酸化物層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第３金属酸化物層上に第５絶縁層を形成し、第５絶縁層上に第１導電層を形成し、第１導電層および第５絶縁層に対して、第４絶縁層が露出するまで平坦化処理をすることにより、ゲート電極層および第６絶縁層を形成し、ゲート電極層をマスクとして用いて、第４絶縁層および第６絶縁層をエッチングすることにより、ゲート電極層の側面と接する領域を有するゲート絶縁層、およびゲート絶縁層と接する領域を有する第７絶縁層を形成し、第２酸化物半導体層に対してイオン添加することにより、ソース領域およびドレイン領域を形成すること、を特徴とする半導体装置の作製方法である。 (14)
According to another embodiment of the present invention, a first insulating layer is formed over a substrate, a stack of a first metal oxide layer and a first oxide semiconductor layer is formed over the first insulating layer, and a first insulating layer is formed. The second metal oxide layer and the second oxide semiconductor layer are formed by etching the stacked layer of the metal oxide layer and the first oxide semiconductor layer in an island shape using the first mask, A third metal oxide layer is formed over the oxide semiconductor layer and the first insulating layer, a second insulating layer is formed over the third metal oxide layer, and planarization treatment is performed on the second insulating layer. Thus, a third insulating layer is formed, and a part of the third insulating layer is etched using the second mask to form a fourth insulating layer having a groove reaching the third metal oxide layer, A fifth insulating layer is formed on the fourth insulating layer and the third metal oxide layer, a first conductive layer is formed on the fifth insulating layer, and a fourth conductive layer is formed on the first conductive layer and the fifth insulating layer. A gate electrode layer and a sixth insulating layer are formed by performing planarization treatment until the insulating layer is exposed, and the fourth insulating layer and the sixth insulating layer are etched by using the gate electrode layer as a mask, A gate insulating layer having a region in contact with a side surface of the gate electrode layer and a seventh insulating layer having a region in contact with the gate insulating layer are formed, and ions are added to the second oxide semiconductor layer to form a source region and a drain. A method for manufacturing a semiconductor device is characterized in that a region is formed.

（１５）
本発明の別の一態様は、（１４）において、イオン添加において、リン、アルゴン、またはキセノンを用いること、を特徴とする半導体装置の作製方法である。 (15)
Another embodiment of the present invention is the method for manufacturing a semiconductor device described in (14), which is characterized in that phosphorus, argon, or xenon is used in the ion addition.

（１６）
本発明の別の一態様は、（１４）または（１５）において、イオン添加において、イオンのドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすること、を特徴とする半導体装置の作製方法である。 (16)
According to another aspect of the present invention, in (14) or (15), in the ion addition, the dose amount of ions is 1×10 14 ions/cm 2 or more and 5×10 16 ions/cm 2 or less. A method for manufacturing a characteristic semiconductor device.

（１７）
本発明の別の一態様は、（１４）乃至（１６）のいずれか一項において、ゲート電極層の側面の接線と、基板の底面がなす角は、６０度以上８５度以下である領域を有すること、を特徴とする、半導体装置の作製方法である。 (17)
According to another embodiment of the present invention, in any one of (14) to (16), an angle between a tangent of a side surface of the gate electrode layer and a bottom surface of the substrate is 60 degrees or more and 85 degrees or less. A method for manufacturing a semiconductor device.

（１８）
本発明の別の一態様は、（１）乃至（８）のいずれか一項に記載の半導体装置と、筐体と、スピーカーと、を有することを特徴とする電子機器である。 (18)
Another embodiment of the present invention is an electronic device including the semiconductor device according to any one of (1) to (8), a housing, and a speaker.

したがって、本発明の一態様を用いることにより、トランジスタの寄生容量を低減することができ、高速動作が可能な半導体装置を提供することができる。または、電気特性が良好な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、トランジスタまたは半導体装置の、製造工程に起因した特性のばらつきを低減することができる。または、酸素欠損の少ない酸化物半導体層を有する半導体装置を提供することができる。または、簡易な工程で形成することができる半導体装置を提供することができる。または、酸化物半導体層近傍の界面準位密度を低減することができる構成の半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。または上記半導体装置の作製方法を提供することができる。 Therefore, by using one embodiment of the present invention, a parasitic capacitance of a transistor can be reduced and a semiconductor device which can operate at high speed can be provided. Alternatively, a semiconductor device having favorable electric characteristics can be provided. Alternatively, a highly reliable semiconductor device can be provided. Alternatively, variation in characteristics of the transistor or the semiconductor device due to the manufacturing process can be reduced. Alternatively, a semiconductor device including an oxide semiconductor layer with few oxygen vacancies can be provided. Alternatively, a semiconductor device that can be formed by a simple process can be provided. Alternatively, a semiconductor device having a structure in which the interface state density near the oxide semiconductor layer can be reduced can be provided. Alternatively, a semiconductor device with low power consumption can be provided. Alternatively, a novel semiconductor device or the like can be provided. Alternatively, a method for manufacturing the above semiconductor device can be provided.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not necessarily have to have all of these effects. It should be noted that the effects other than these are apparent from the description of the specification, drawings, claims, etc., and it is possible to extract other effects from the description of the specification, drawings, claims, etc. Is.

トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタの断面図、およびバンド図を説明する模式図。6A and 6B are schematic views illustrating cross-sectional views and band diagrams of transistors. ＡＬＤ成膜原理を説明する図。The figure explaining the ALD film formation principle. ＡＬＤ装置概要図。Schematic diagram of the ALD device. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタの作製方法を説明する上面図および断面図。6A and 6B are a top view and a cross-sectional view illustrating a method for manufacturing a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。3A and 3B are a top view and a cross-sectional view illustrating a transistor. ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。16A to 16C each illustrate a structural analysis of a CAAC-OS and a single crystal oxide semiconductor by XRD, and a selected area electron diffraction pattern of the CAAC-OS. ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。A cross-sectional TEM image of the CAAC-OS, a planar TEM image, and an image analysis image thereof. ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。The figure which shows the electron diffraction pattern of nc-OS, and the cross-sectional TEM image of nc-OS. ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。Cross-sectional TEM image of a-like OS. Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。FIG. 10 is a diagram showing a change in a crystal part of an In—Ga—Zn oxide by electron irradiation. 半導体装置の断面図および回路図。3A and 3B are a cross-sectional view and a circuit diagram of a semiconductor device. 半導体装置の断面図および回路図。3A and 3B are a cross-sectional view and a circuit diagram of a semiconductor device. 撮像装置を示す平面図。The top view which shows an imaging device. 撮像装置の画素を示す平面図。The top view which shows the pixel of an image pick-up device. 撮像装置を示す断面図。Sectional drawing which shows an imaging device. 撮像装置を示す断面図。Sectional drawing which shows an imaging device. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。3A and 3B are a circuit diagram and a timing chart illustrating a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を説明するためのグラフおよび回路図。16A and 16B are graphs and circuit diagrams each illustrating a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。3A and 3B are a circuit diagram and a timing chart illustrating a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。3A and 3B are a circuit diagram and a timing chart illustrating a semiconductor device of one embodiment of the present invention. ＲＦタグの構成例を説明する図。FIG. 6 illustrates a structural example of an RF tag. ＣＰＵの構成例を説明する図。FIG. 3 illustrates a configuration example of a CPU. 記憶素子の回路図。FIG. 6 is a circuit diagram of a memory element. 表示装置の構成例を説明する図および画素の回路図。6A and 6B each illustrate a structural example of a display device and a circuit diagram of a pixel. 液晶表示装置の上面図および断面図。3A and 3B are a top view and a cross-sectional view of a liquid crystal display device. 表示装置の上面図および断面図。3A and 3B are a top view and a cross-sectional view of a display device. 表示モジュールを説明する図。FIG. 6 illustrates a display module. リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図およびモジュールの構成。FIG. 1 is a perspective view showing a cross-sectional structure of a package using a lead frame type interposer and a module configuration. 電子機器を説明する図。7A to 7C each illustrate an electronic device. 電子機器を説明する図。7A to 7C each illustrate an electronic device. 電子機器を説明する図。7A to 7C each illustrate an electronic device. 電子機器を説明する図。7A to 7C each illustrate an electronic device. 測定サンプルの断面図。Sectional drawing of a measurement sample. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement result of the measurement sample after ion implantation. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement result of the measurement sample after ion implantation. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement result of the measurement sample after ion implantation. 試料のＸＲＤスペクトルの測定結果を説明する図。The figure explaining the measurement result of the XRD spectrum of a sample. 試料のＴＥＭ像、および電子線回折パターンを説明する図。6A and 6B each illustrate a TEM image of a sample and an electron diffraction pattern. 試料のＥＤＸマッピングを説明する図。The figure explaining EDX mapping of a sample.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously modified without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structure of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and repeated description thereof may be omitted. In addition, hatching of the same elements forming the drawings may be appropriately omitted or changed between different drawings.

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in this specification and the like, when it is explicitly described that X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function The case where they are connected to each other and the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also described in the drawing or the text.

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。 Here, X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element (for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.) that enables electrical connection between X and Y is given. Elements, light-emitting elements, loads, etc.) are not connected between X and Y, and elements that enable electrical connection between X and Y (for example, switches, transistors, capacitive elements, inductors) , Resistor element, diode, display element, light emitting element, load, etc.) and X and Y are connected.

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.) that enables the X and Y to be electrically connected. Element, light emitting element, load, etc.) may be connected between X and Y. The switch has a function of controlling on/off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a path through which current flows. Note that the case where X and Y are electrically connected includes the case where X and Y are directly connected.

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit that enables the functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (step-up circuit, step-down circuit, etc.), level shifter circuit for changing signal potential level, etc.), voltage source, current source, switching Circuits, amplifier circuits (circuits that can increase the signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, memory circuits, control circuits, etc. It is possible to connect more than one in between. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do. In addition, when X and Y are functionally connected, the case where X and Y are directly connected and the case where X and Y are electrically connected are included.

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。 In addition, when it is explicitly described that X and Y are electrically connected, when X and Y are electrically connected (that is, when X and Y are separately connected, Element or another circuit is sandwiched between them and X and Y are functionally connected (that is, another circuit is sandwiched between X and Y and functionally connected). And the case where X and Y are directly connected (that is, the case where another element or another circuit is connected between X and Y is not sandwiched). It is assumed to be disclosed in a written document. That is, when explicitly described as being electrically connected, the same content as the case where only explicitly described as being connected is disclosed in this specification and the like. It has been done.

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。 Note that, for example, the source (or the first terminal or the like) of the transistor is electrically connected to X through (or not) Z1, and the drain (or the second terminal or the like) of the transistor is connected to Z2. Via (or not) electrically connected to Y, or the source of the transistor (or the first terminal, etc.) is directly connected to a part of Z1 and another part of Z1 Is directly connected to X, the drain (or the second terminal, etc.) of the transistor is directly connected to part of Z2, and another part of Z2 is directly connected to Y. Then, it can be expressed as follows.

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。 For example, “X and Y, the source (or the first terminal or the like) of the transistor, and the drain (or the second terminal or the like) are electrically connected to each other, and X, the source (or the first terminal) of the transistor, or the like. Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.” Alternatively, “the source of the transistor (or the first terminal or the like) is electrically connected to X, the drain of the transistor (or the second terminal or the like) is electrically connected to Y, and X, the source of the transistor (or the like). Alternatively, the first terminal or the like), the drain of the transistor (or the second terminal, or the like), and Y are electrically connected in this order”. Alternatively, “X is electrically connected to Y through a source (or a first terminal or the like) and a drain (or a second terminal or the like) of the transistor, and X or the source (or the first terminal) of the transistor is connected. Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order”. The source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are separated from each other by defining the order of connection in the circuit structure by using the expression method similar to these examples. Apart from this, the technical scope can be determined.

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、上記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有しておらず、上記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の電気的パスは、第２の電気的パスを有しておらず、上記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の電気的パスは、第４の電気的パスを有しておらず、上記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。 Alternatively, as another expression method, for example, “the source of the transistor (or the first terminal or the like) is electrically connected to X via at least the first connection path, and the first connection path is The second connection path does not have a second connection path, and the second connection path is provided between the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) of the transistor through the transistor. The first connection path is a path via Z1, and the drain (or the second terminal or the like) of the transistor is electrically connected to Y via at least the third connection path. Connected, the third connection path does not have the second connection path, and the third connection path is a path via Z2.” Alternatively, "the source (or the first terminal or the like) of the transistor is electrically connected to X through at least the first connection path via Z1, and the first connection path is the second connection path. And the second connection path has a connection path via a transistor, and the drain (or the second terminal or the like) of the transistor has at least a third connection path via Z2. , Y, and the third connection path does not have the second connection path.” Or “the source of the transistor (or the first terminal or the like) is electrically connected to X via at least the first electrical path via Z1, and the first electrical path is connected to the second electrical path; There is no electrical path, and the second electrical path is an electrical path from the source (or the first terminal or the like) of the transistor to the drain (or the second terminal or the like) of the transistor, The drain (or the second terminal or the like) of the transistor is electrically connected to Y through at least the third electrical path Z2, and the third electrical path is the fourth electrical path. And the fourth electrical path is an electrical path from the drain of the transistor (or the second terminal or the like) to the source of the transistor (or the first terminal or the like).” can do. By defining the connection path in the circuit configuration using the expression method similar to these examples, the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) can be distinguished. , The technical scope can be determined.

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。 Note that these expression methods are examples and are not limited to these expression methods. Here, X, Y, Z1, and Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。 In addition, even when independent components are illustrated as electrically connected to each other in the circuit diagram, when one component also has the functions of a plurality of components. There is also. For example, in the case where part of the wiring also functions as an electrode, one conductive film has a function of both a wiring function and an electrode function. Therefore, “electrical connection” in this specification includes in its category such a case where one conductive film also has functions of a plurality of components.

＜図面を説明する記載に関する付記＞ <Additional remarks regarding the description of the drawings>

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 In this specification, terms such as “above” and “below” are used for convenience in order to explain the positional relationship between the components with reference to the drawings. Further, the positional relationship between the components changes appropriately according to the direction in which each component is depicted. Therefore, it is not limited to the words and phrases described in the specification, but can be paraphrased appropriately according to the situation.

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。 In addition, the terms “upper” and “lower” do not necessarily mean that the positional relationship of the constituent elements is directly above or below and is in direct contact. For example, in the expression “electrode B on insulating layer A”, it is not necessary that the electrode B is formed directly on the insulating layer A, and another structure is provided between the insulating layer A and the electrode B. Do not exclude those that contain elements.

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 In the present specification, “parallel” means a state in which two straight lines are arranged at an angle of −10° or more and 10° or less. Therefore, the case of -5° or more and 5° or less is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30° or more and 30° or less. In addition, “vertical” means a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, trigonal and rhombohedral crystal systems are included in a hexagonal crystal system.

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。 Further, in the drawings, the size, the layer thickness, or the region is shown in an arbitrary size for convenience of description. Therefore, it is not necessarily limited to that scale. Note that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings.

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。 In addition, in the drawings, in the top view (also referred to as a plan view or a layout view) or a perspective view, description of some components may be omitted for the sake of clarity.

また、「同一」とは、同一の面積を有してよいし、同一の形状を有してもよい。また、製造工程の関係上、完全に同一の形状とならないことも想定されるので、略同一であっても同一であると言い換えることができる。 Further, "identical" may have the same area or the same shape. In addition, since it is assumed that the shapes are not completely the same due to the manufacturing process, it can be paraphrased that the shapes are substantially the same.

＜言い換え可能な記載に関する付記＞ <Additional remark regarding the description in other words>

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。 In this specification and the like, when describing a connection relation of a transistor, one of a source and a drain is referred to as “one of a source and a drain” (or a first electrode or a first terminal) and a source and a drain are referred to. The other is described as "the other of the source and the drain" (or the second electrode or the second terminal). This is because the source and drain of the transistor change depending on the structure of the transistor, operating conditions, or the like. Note that the names of a source and a drain of a transistor can be appropriately replaced with each other depending on a situation such as a source (drain) terminal and a source (drain) electrode.

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。 Further, in this specification and the like, the terms “electrode” and “wiring” do not functionally limit these components. For example, "electrode" may be used as part of "wiring" and vice versa. Furthermore, the terms "electrode" and "wiring" include the case where a plurality of "electrodes" and "wirings" are integrally formed.

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。 In addition, in this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. A channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, the channel region, and the source. Can be done.

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。 Here, since the source and the drain are changed depending on the structure of the transistor, operating conditions, and the like, it is difficult to limit which is the source or the drain. Therefore, the portion functioning as a source and the portion functioning as a drain are not called a source or a drain, and one of the source and the drain is referred to as a first electrode and the other of the source and the drain is referred to as a second electrode. There are cases.

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。 It should be noted that the ordinal numbers “first”, “second”, and “third” used in this specification are added to avoid confusion among constituent elements, and are not limited numerically. To do.

また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されものを、表示装置と呼ぶ場合がある。 In this specification and the like, an FPC (Flexible Printed Circuits), a TCP (Tape Carrier Package), or the like is attached to a substrate of a display panel, or an IC (Integrated Circuit) is attached to the substrate by a COG (Chip On Glass) method. ) Is directly mounted may be called a display device.

また、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 Further, the terms “film” and “layer” can be interchanged with each other depending on the case or circumstances. For example, it may be possible to change the term "conductive layer" to the term "conductive film". Alternatively, for example, it may be possible to change the term “insulating film” to the term “insulating layer”.

＜語句の定義に関する付記＞
以下では、本明細書等における語句の定義について説明する。 <Additional notes regarding the definition of terms>
The definitions of terms in this specification and the like will be described below.

本明細書において、「トレンチ」、または「溝」という用語を用いた場合、細い帯状の凹みをいう。 In the present specification, the term “trench” or “groove” is used to mean a thin strip-shaped depression.

＜接続について＞ <About connection>

本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。 In this specification, the phrase "A and B are connected" includes the ones in which A and B are directly connected, and the ones that are electrically connected. Here, “A and B are electrically connected” means that when an object having some electric action exists between A and B, transmission and reception of an electric signal between A and B is possible. And what to say.

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。 Note that the content (may be part of the content) described in a certain embodiment is different from the content (may be part of the content) described in the embodiment, and/or one or more. Application, combination, replacement, or the like can be performed with respect to the content (may be part of the content) described in another embodiment.

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。 Note that the content described in the embodiments means the content described using various drawings or the content described in the specification in each embodiment.

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。 Note that a diagram (or part of it) described in one embodiment is another part of the diagram, another diagram (or part) of the embodiment, and/or one or more. More drawings can be configured by combining the drawings (which may be a part) described in another embodiment of 1.

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置と、その製造方法について図面を用いて説明する。 (Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention and a manufacturing method thereof will be described with reference to the drawings.

＜トランジスタ１０の構造＞
図１（Ａ）、図１（Ｂ）、図１（Ｃ）は、本発明の一態様のトランジスタ１０の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）に示す一点鎖線Ａ１−Ａ２間、図１（Ｃ）は図１（Ａ）に示すＡ３−Ａ４間の断面図である。なお、図１（Ａ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。 <Structure of Transistor 10>
1A, 1B, and 1C are a top view and a cross-sectional view of a transistor 10 of one embodiment of the present invention. 1A is a top view, FIG. 1B is a cross section taken along dashed-dotted line A1-A2 shown in FIG. 1A, and FIG. 1C is a cross section taken along A3-A4 shown in FIG. It is a figure. Note that in FIG. 1A, a part of elements is enlarged, reduced, or omitted for clarity of the drawing. The dashed-dotted line A1-A2 direction may be referred to as the channel length direction, and the dashed-dotted line A3-A4 direction may be referred to as the channel width direction.

トランジスタ１０は、基板１００と、絶縁層１１０と、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３と、低抵抗領域１２５と、ゲート絶縁層１５０と、ゲート電極層１６０と、絶縁層１８０と、導電層１９０と、導電層１９５と、を有する。 The transistor 10 includes a substrate 100, an insulating layer 110, a metal oxide layer 121, an oxide semiconductor layer 122, a metal oxide layer 123, a low resistance region 125, a gate insulating layer 150, a gate electrode layer 160, and The insulating layer 180, the conductive layer 190, and the conductive layer 195 are included.

絶縁層１１０は、基板１００上に設けられる。 The insulating layer 110 is provided on the substrate 100.

金属酸化物層１２１は、絶縁層１１０上に設けられる。 The metal oxide layer 121 is provided over the insulating layer 110.

酸化物半導体層１２２は、金属酸化物層１２１上に設けられる。また、酸化物半導体層１２２は、低抵抗領域１２５を有する。低抵抗領域は、水素、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ボロン、リン、タングステン、アルミニウムのいずれか一以上を有する。低抵抗領域１２５は、ソース、あるいはドレインとしての機能を有する。 The oxide semiconductor layer 122 is provided over the metal oxide layer 121. In addition, the oxide semiconductor layer 122 includes the low resistance region 125. The low resistance region includes any one or more of hydrogen, nitrogen, helium, neon, argon, krypton, xenon, boron, phosphorus, tungsten, and aluminum. The low resistance region 125 has a function as a source or a drain.

金属酸化物層１２３は、酸化物半導体層１２２上に設けられる。 The metal oxide layer 123 is provided over the oxide semiconductor layer 122.

ゲート絶縁層１５０は、金属酸化物層１２３上に設けられる。 The gate insulating layer 150 is provided over the metal oxide layer 123.

ゲート電極層１６０は、ゲート絶縁層１５０上に設けられる。なお、ゲート電極層１６０と、ゲート絶縁層１５０と、金属酸化物層１２３と、酸化物半導体層１２２は、重畳して設けられる。 The gate electrode layer 160 is provided over the gate insulating layer 150. Note that the gate electrode layer 160, the gate insulating layer 150, the metal oxide layer 123, and the oxide semiconductor layer 122 are provided so as to overlap with each other.

絶縁層１８０は、絶縁層１１０上に設けられる。 The insulating layer 180 is provided on the insulating layer 110.

導電層１９０は、低抵抗領域１２５上に設けられる。導電層１９０と低抵抗領域１２５は、電気的に接続する領域を有する。 The conductive layer 190 is provided on the low resistance region 125. The conductive layer 190 and the low resistance region 125 have a region which is electrically connected.

導電層１９５は、導電層１９０上に設けられる。 The conductive layer 195 is provided over the conductive layer 190.

低抵抗領域１２５は、ゲート電極層下にも一部設けることができる。ゲート電極層１６０に重なるチャネル領域を第１領域、ゲート電極層１６０に重なる領域であって一部イオンが拡散した低抵抗領域１２５を第２領域、ゲート電極層１６０が重ならない低抵抗領域を第３領域とすると、第２領域は、第１領域に比して抵抗の低い領域を有し、第３領域は、第２領域に比して抵抗の低い領域を有するということができる。抵抗は、抵抗値測定（例えばシート抵抗測定）することで得られ、不純物濃度により制御することができる。また、第３領域において、上記に示した元素の濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を有する。 The low resistance region 125 can be partially provided below the gate electrode layer. A channel region overlapping with the gate electrode layer 160 is a first region, a low resistance region 125 overlapping with the gate electrode layer 160, in which some ions are diffused, is a second region, and a low resistance region not overlapping with the gate electrode layer 160 is a second region. It can be said that the second region has a region having a lower resistance than the first region, and the third region has a region having a lower resistance than the second region. The resistance can be obtained by measuring the resistance value (for example, measuring the sheet resistance) and can be controlled by the impurity concentration. In addition, the third region has a region where the concentration of the above-described element is 1×10 18 atoms/cm 3 or more and 1×10 22 atoms/cm 3 or less.

＜金属酸化物層について＞
なお、金属酸化物層（例えば金属酸化物層１２１、金属酸化物層１２３）とは、基本的に絶縁性を有し、ゲート電界又はドレイン電界が強くなった場合に半導体との界面近傍において電流が流れることのできる層をいう。 <About the metal oxide layer>
Note that the metal oxide layer (for example, the metal oxide layer 121 and the metal oxide layer 123) basically has an insulating property, and when a gate electric field or a drain electric field becomes strong, a current flows in the vicinity of an interface with a semiconductor. Refers to the layer that can flow.

上記構造とすることで、ゲート―ソース間、またはゲート―ドレイン間の寄生容量を小さくすることができる。その結果、トランジスタ１０の遮断周波数特性が向上するなど、トランジスタの高速動作が可能となる。 With the above structure, the parasitic capacitance between the gate and the source or between the gate and the drain can be reduced. As a result, the cutoff frequency characteristic of the transistor 10 is improved, and the transistor can operate at high speed.

また、トランジスタ１０は、セルフアラインでゲート、ソース、ドレインを形成することができるため、位置合わせの難易度が低下する。これにより、微細なトランジスタを容易に作製することが可能となる。 In addition, since the gate, the source, and the drain of the transistor 10 can be formed by self-alignment, the difficulty of alignment is reduced. This makes it possible to easily manufacture a fine transistor.

トランジスタ１０は、図１（Ｃ）Ａ３−Ａ４断面図に示すように、チャネル幅方向において、ゲート電極層１６０はゲート絶縁層１５０を介して、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３の側面と対向する領域を有する。即ち、ゲート電極層１６０に電圧が印加されると、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３は、チャネル幅方向においてゲート電極層１６０の電界で囲まれる。ゲート電極層の電界で半導体が囲まれるトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。 In the transistor 10, the gate electrode layer 160 includes the metal oxide layer 121, the oxide semiconductor layer 122, and the metal in the channel width direction with the gate insulating layer 150 interposed therebetween as shown in a cross-sectional view of A3-A4 in FIG. It has a region facing a side surface of the oxide layer 123. That is, when a voltage is applied to the gate electrode layer 160, the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are surrounded by the electric field of the gate electrode layer 160 in the channel width direction. A structure of a transistor in which a semiconductor is surrounded by an electric field of a gate electrode layer is referred to as a surrounded channel (s-channel) structure.

ここで、金属酸化物層１２１と、酸化物半導体層１２２と、金属酸化物層１２３を合わせて酸化物とした場合、トランジスタ１０において、オン状態では当該酸化物全体（バルク）にチャネルが形成されるため、オン電流が増大する。一方、オフ状態の場合、ワイドバンドギャップの酸化物半導体層１２２に形成されるチャネル領域が電位障壁となるため、オフ電流をさらに小さくすることができる。 Here, when the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are combined into an oxide, a channel is formed in the entire oxide (bulk) in the transistor 10 in the on state. Therefore, the on-current increases. On the other hand, in the off state, the channel region formed in the wide band gap oxide semiconductor layer 122 serves as a potential barrier, so that the off current can be further reduced.

＜チャネル長について＞
なお、トランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 <About channel length>
Note that the channel length of a transistor means, for example, in the top view of the transistor, a region where a semiconductor (or a portion in the semiconductor in which a current flows) and a gate electrode overlap with each other, or a channel is formed. The distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in a region. Note that in one transistor, the channel length does not necessarily have the same value in all regions. That is, the channel length of one transistor may not be set to one value. Therefore, in this specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.

＜チャネル幅について＞
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 <About channel width>
The channel width is, for example, the length of a region where a semiconductor (or a portion in the semiconductor in which a current flows when the transistor is on) and a gate electrode overlap with each other. Note that in one transistor, the channel width does not necessarily have the same value in all regions. That is, the channel width of one transistor may not be set to one value. Therefore, in this specification, the channel width is any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。 Note that, depending on the structure of the transistor, a channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and a channel width shown in a top view of the transistor (hereinafter, an apparent channel width). May be different from. For example, in a transistor having a three-dimensional structure, the effective channel width becomes larger than the apparent channel width shown in the top view of the transistor, and the influence thereof may not be negligible. For example, in a transistor having a fine and three-dimensional structure, the ratio of the channel region formed on the side surface of the semiconductor may be large. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 By the way, in a transistor having a three-dimensional structure, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the semiconductor shape is known. Therefore, it is difficult to measure the effective channel width accurately when the shape of the semiconductor is not known accurately.

＜ＳＣＷについて＞
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。 <About SCW>
Therefore, in this specification, an apparent channel width in a region where a semiconductor and a gate electrode overlap with each other in a top view of a transistor may be referred to as an “enclosed channel width (SCW: Surrounded Channel Width)”. Further, in this specification, when simply described as a channel width, it may indicate an enclosed channel width or an apparent channel width. Alternatively, in this specification, when simply described as a channel width, it may indicate an effective channel width. The channel length, channel width, effective channel width, apparent channel width, enclosing channel width, etc. can be determined by acquiring a cross-sectional TEM image and analyzing the image. it can.

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。 Note that when the field-effect mobility of the transistor, the current value per channel width, or the like is calculated and obtained, the enclosed channel width may be used in some cases. In that case, the value may be different from the value calculated by using the effective channel width.

＜微細化における特性向上＞
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。 <Characteristic improvement in miniaturization>
The miniaturization of transistors is essential for high integration of semiconductor devices. On the other hand, it is known that miniaturization of a transistor deteriorates electrical characteristics of the transistor, and when the channel width is reduced, on-state current is reduced.

例えば、図１に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形成される酸化物半導体層１２２を覆うように金属酸化物層１２３が形成されており、チャネル形成領域とゲート絶縁層が接しない構成となっている。そのため、チャネル形成領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。 For example, in the transistor of one embodiment of the present invention illustrated in FIG. 1, the metal oxide layer 123 is formed so as to cover the oxide semiconductor layer 122 in which a channel is formed, as described above, and the channel formation region and the gate are formed. The structure does not contact the insulating layer. Therefore, scattering of carriers generated at the interface between the channel formation region and the gate insulating layer can be suppressed and the on-state current of the transistor can be increased.

また、本発明の一態様のトランジスタでは、チャネルとなる酸化物半導体層１２２のチャネル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物半導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層１２２の全体にゲート電界が印加されることとなり、電流は酸化物半導体層１２２全体に流れるようになるため、さらにオン電流を高められる。 In the transistor of one embodiment of the present invention, the gate electrode layer 160 is formed so as to electrically surround the channel width direction of the oxide semiconductor layer 122 which serves as a channel. In addition to the gate electric field from the vertical direction, the gate electric field from the side surface direction is applied. That is, a gate electric field is applied to the entire oxide semiconductor layer 122 and current flows through the entire oxide semiconductor layer 122, so that the on-state current can be further increased.

また、本発明の一態様のトランジスタは、金属酸化物層１２３を金属酸化物層１２１、酸化物半導体層１２２上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層１２２を金属酸化物層１２１と金属酸化物層１２３の中間に位置する層とすることで上下からの不純物混入を抑制することができる。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。 In the transistor of one embodiment of the present invention, the metal oxide layer 123 is formed over the metal oxide layer 121 and the oxide semiconductor layer 122, whereby an interface state is less likely to be formed, and the oxide semiconductor layer 122 is formed. Is a layer located between the metal oxide layer 121 and the metal oxide layer 123, it is possible to suppress the mixture of impurities from above and below. Therefore, in addition to the improvement of the on-current of the transistor described above, the threshold voltage can be stabilized and the S value (subthreshold value) can be reduced. Therefore, Icut (current when the gate voltage VG is 0V) can be reduced, and power consumption can be reduced. Further, since the threshold voltage of the transistor is stabilized, the long-term reliability of the semiconductor device can be improved.

また、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２のチャネル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物半導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層１２２の全体にゲート電界が印加されることとなり、ドレイン電界の影響を抑えることができ、ショートチャネル効果を大幅に抑制することができる。したがって、微細化した場合においても、良好な特性を得ることができる。 In the transistor of one embodiment of the present invention, the gate electrode layer 160 is formed so as to electrically surround the channel width direction of the oxide semiconductor layer 122 which serves as a channel. In addition to the gate electric field from the vertical direction, the gate electric field from the side surface direction is applied. That is, the gate electric field is applied to the entire oxide semiconductor layer 122, the influence of the drain electric field can be suppressed, and the short channel effect can be significantly suppressed. Therefore, good characteristics can be obtained even in the case of miniaturization.

また、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２にワイドバンドギャップの材料を有することにより、ソースードレイン耐圧特性が高く、また様々な温度環境において安定した電気特性を有することができる。 In addition, the transistor of one embodiment of the present invention has high source-drain breakdown voltage characteristics and has stable electrical characteristics in various temperature environments because the oxide semiconductor layer 122 serving as a channel includes a wide band gap material. be able to.

なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層などを用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などを、場合によっては、または、状況に応じて、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、などを有する材料で形成してもよい。 Note that although an example of using an oxide semiconductor layer or the like in a channel or the like is described in this embodiment, one embodiment of the present invention is not limited to this. For example, a channel or its vicinity, a source region, a drain region, or the like may be silicon (including strained silicon), germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, depending on the case or circumstances. , Gallium nitride, an organic semiconductor, or the like.

＜トランジスタの各構成＞
以下に本実施の形態のトランジスタの各構成について示す。 <Transistor components>
Each structure of the transistor of this embodiment is shown below.

《基板１００》
基板１００には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。基板１００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート、ソース、ドレインのいずれか一以上は、上記の他のデバイスと電気的に接続されていてもよい。 <Substrate 100>
As the substrate 100, for example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used. Further, a single crystal semiconductor substrate formed of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate formed of silicon germanium, an SOI (Silicon On Insulator) substrate, or the like can be used, and a semiconductor element can be formed over these substrates. You may use what was provided. The substrate 100 is not limited to a simple supporting material, and may be a substrate on which other devices such as transistors are formed. In this case, any one or more of the gate, the source, and the drain of the transistor may be electrically connected to the above other device.

また、基板１００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板１００に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 A flexible substrate may be used as the substrate 100. Note that as a method for providing a transistor over a flexible substrate, there is also a method in which the transistor is formed over a non-flexible substrate, the transistor is separated, and the transistor is transferred to the substrate 100 which is a flexible substrate. In that case, a separation layer may be provided between the non-flexible substrate and the transistor. Note that as the substrate 100, a sheet, a film, a foil, or the like in which a fiber is woven may be used. In addition, the substrate 100 may have elasticity. Further, the substrate 100 may have a property of returning to its original shape when bending or pulling is stopped. Alternatively, it may have a property of not returning to the original shape. The thickness of the substrate 100 is, for example, 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. When the substrate 100 is thin, the weight of the semiconductor device can be reduced. Further, by making the substrate 100 thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact or the like applied to the semiconductor device over the substrate 100 due to dropping or the like can be mitigated. That is, a durable semiconductor device can be provided.

可撓性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性基板である基板１００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板１００として好適である。 As the substrate 100 which is a flexible substrate, for example, metal, alloy, resin, glass, or fiber thereof can be used. It is preferable that the substrate 100 which is a flexible substrate has a lower linear expansion coefficient because deformation due to the environment is suppressed. As the substrate 100 which is a flexible substrate, for example, a material having a linear expansion coefficient of 1×10 −3 /K or less, 5×10 −5 /K or less, or 1×10 −5 /K or less may be used. Good. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, polytetrafluoroethylene (PTFE), and the like. In particular, aramid is suitable as the substrate 100 which is a flexible substrate because of its low coefficient of linear expansion.

《絶縁層１１０》
絶縁層１１０は、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、水素（Ｈ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）およびタンタル（Ｔａ）を一種以上含む絶縁膜を用いることができる。 <<Insulation layer 110>>
The insulating layer 110 includes silicon (Si), nitrogen (N), oxygen (O), fluorine (F), hydrogen (H), aluminum (Al), gallium (Ga), germanium (Ge), yttrium (Y), An insulating film containing one or more of zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf), and tantalum (Ta) can be used.

絶縁層１１０は、基板１００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１２２（金属酸化物層１２１、金属酸化物層１２３）に酸素を供給する役割を担うことができる。したがって、絶縁層１１０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ法にて、酸素原子に換算しての酸素放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１００が他のデバイスが形成された基板である場合、絶縁層１１０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。 The insulating layer 110 has a role of preventing diffusion of impurities from the substrate 100 and a role of supplying oxygen to the oxide semiconductor layer 122 (the metal oxide layer 121 and the metal oxide layer 123). Therefore, the insulating layer 110 is preferably an insulating film containing oxygen, and more preferably an insulating film containing oxygen in an amount higher than that in the stoichiometric composition. For example, a film in which the amount of released oxygen in terms of oxygen atoms is 1.0×10 19 atoms/cm 3 or more by TDS method is used. The surface temperature of the film during the TDS analysis is preferably 100° C. or higher and 700° C. or lower, or 100° C. or higher and 500° C. or lower. When the substrate 100 is a substrate on which other devices are formed as described above, the insulating layer 110 also has a function as an interlayer insulating film. In that case, it is preferable to perform a flattening treatment by a CMP (Chemical Mechanical Polishing) method or the like so that the surface becomes flat.

また、絶縁層１１０において、フッ素を有することにより、当該絶縁層中からガス化したフッ素が酸化物半導体層１２２の酸素欠損を安定化させることができる。 When the insulating layer 110 contains fluorine, gasified fluorine in the insulating layer can stabilize oxygen vacancies in the oxide semiconductor layer 122.

《金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３》
金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３は、Ｉｎ若しくはＺｎを含む酸化物半導体膜であり、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）がある。 <<Metal Oxide Layer 121, Oxide Semiconductor Layer 122, Metal Oxide Layer 123>>
The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are oxide semiconductor films containing In or Zn, and are typically In—Ga oxide, In—Zn oxide, In—. There are Mg oxide, Zn-Mg oxide, and In-M-Zn oxide (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd).

金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３として用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。 The oxide that can be used for the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 preferably contains at least indium (In) or zinc (Zn). Alternatively, it preferably contains both In and Zn. In addition, in order to reduce variations in electrical characteristics of a transistor including the oxide semiconductor layer, a stabilizer is preferably included with the oxide semiconductor layer.

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。 Examples of the stabilizer include gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), zirconium (Zr), and the like. Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), and terbium (Tb). ), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu).

金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）、ＩＣＰ質量分析（ＩＣＰ−ＭＳ）で比較できる。 The contents of indium, gallium, and the like in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are determined by time-of-flight secondary ion mass spectrometry (TOF-SIMS) and X-ray electron spectroscopy ( XPS) and ICP mass spectrometry (ICP-MS) can be compared.

酸化物半導体層１２２は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であるため、トランジスタ１０のオフ電流を低減することができる。 Since the oxide semiconductor layer 122 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more, the off-state current of the transistor 10 can be reduced.

酸化物半導体層１２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。 The thickness of the oxide semiconductor layer 122 is 3 nm to 200 nm inclusive, preferably 3 nm to 100 nm inclusive, more preferably 3 nm to 50 nm inclusive.

なお、酸化物半導体層１２２の厚さは、少なくとも金属酸化物層１２１と比較して、薄く形成してもよいし、同じとしてもよいし、厚く形成してもよい。たとえば、酸化物半導体層１２２を厚くした場合、トランジスタのオン電流を高めることができる。また、金属酸化物層１２１は、酸化物半導体層１２２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体層１２２の厚さは、金属酸化物層１２１の厚さに対して、１倍よりも大きく、または２倍以上、または４倍以上、または６倍以上とすることができる。また、トランジスタのオン電流を高める必要のない場合には、金属酸化物層１２１の厚さを酸化物半導体層１２２の厚さ以上としてもよい。例えば、絶縁層１１０、あるいは絶縁層１８０に酸素を添加した場合、加熱処理により、酸化物半導体層１２２に含まれる酸素欠損量を低減することができ、半導体装置の電気特性を安定させることができる。 Note that the thickness of the oxide semiconductor layer 122 may be thinner, the same, or thicker than at least the thickness of the metal oxide layer 121. For example, when the oxide semiconductor layer 122 is thick, the on-state current of the transistor can be increased. Further, the metal oxide layer 121 may have a thickness such that the effect of suppressing the generation of the interface states of the oxide semiconductor layer 122 is not lost. For example, the thickness of the oxide semiconductor layer 122 can be greater than one time, two times or more, four times or more, or six times or more as large as the thickness of the metal oxide layer 121. In addition, the thickness of the metal oxide layer 121 may be greater than or equal to the thickness of the oxide semiconductor layer 122 when it is not necessary to increase the on-state current of the transistor. For example, when oxygen is added to the insulating layer 110 or the insulating layer 180, the heat treatment can reduce the amount of oxygen vacancies contained in the oxide semiconductor layer 122 and stabilize the electrical characteristics of the semiconductor device. ..

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３、それぞれの組成が異なる場合、界面は、走査型透過電子顕微鏡ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察することができる場合がある。 When the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 have different compositions, the interface can be observed using a scanning transmission electron microscope STEM (Scanning Transmission Electron Microscope). There is.

また、酸化物半導体層１２２は、金属酸化物層１２１、金属酸化物層１２３よりもインジウムの含有量を多くするとよい。酸化物半導体層では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１２２にインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。 Further, the oxide semiconductor layer 122 preferably has a higher indium content than the metal oxide layer 121 and the metal oxide layer 123. In the oxide semiconductor layer, the s orbital of a heavy metal mainly contributes to carrier conduction, and by increasing the In content, more s orbitals are overlapped, so that an oxide having a composition with more In than M is The mobility is higher than that of an oxide having a composition of In equal to or less than M. Therefore, by using an oxide with a high content of indium for the oxide semiconductor layer 122, a transistor with high field-effect mobility can be realized.

また、酸化物半導体層１２２がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、スパッタリング法で酸化物半導体層１２２を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／（ｘ２＋ｙ２＋ｚ２）は、１／３以上とすることが好ましい。酸化物半導体層１２２が有する金属原子数比も同様の組成を有する。また、ｘ２／ｙ２は、１／３以上６以下、さらには１以上６以下であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。これにより、酸化物半導体層１２２としてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、２：１：１．５、２：１：２．３、２：１：３、３：１：２、４：２：３、４：２：４．１等がある。 In the case where the oxide semiconductor layer 122 is an In-M-Zn oxide (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), the oxide semiconductor is formed by a sputtering method. In the target used for forming the layer 122, when the atomic ratio of metal elements is In:M:Zn=x2:y2:z2, x2/(x2+y2+z2) is preferably 1/3 or more. The number ratio of metal atoms included in the oxide semiconductor layer 122 has a similar composition. Further, x2/y2 is preferably ⅓ or more and 6 or less, more preferably 1 or more and 6 or less, and z2/y2 is preferably ⅓ or more and 6 or less, further preferably 1 or more and 6 or less. Accordingly, a CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) film is easily formed as the oxide semiconductor layer 122. As typical examples of the atomic ratio of the target metal element, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 2:1:1.5, 2: 1:2.3, 2:1:3, 3:1:2, 4:2:3, 4:2:4.1 and so on.

金属酸化物層１２１、金属酸化物層１２３として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、ＨｆまたはＮｄを、Ｉｎより高い原子数比で有することで、以下の効果を有する場合がある。（１）金属酸化物層１２１、金属酸化物層１２３のエネルギーギャップを大きくする。（２）金属酸化物層１２１、金属酸化物層１２３の電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半導体層１２２と比較して、絶縁性が高くなる。（５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄは、酸素との結合力が強い金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄをＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。 By having Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, or Nd as the metal oxide layer 121 and the metal oxide layer 123 in a higher atomic ratio than In, the following effects can be obtained. May have. (1) Increase the energy gap between the metal oxide layer 121 and the metal oxide layer 123. (2) The electron affinity of the metal oxide layer 121 and the metal oxide layer 123 is reduced. (3) Shield impurities from the outside. (4) The insulating property is higher than that of the oxide semiconductor layer 122. (5) Since Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, or Nd is a metal element having a strong binding force with oxygen, Al, Ti, Ga, Y, Zr, By having Sn, La, Ce, Mg, Hf, or Nd in a higher atomic ratio than In, oxygen deficiency is less likely to occur.

また、金属酸化物層１２１、および金属酸化物層１２３は、酸化物半導体層１２２を構成する元素の一種以上から構成される酸化物である。このため、酸化物半導体層１２２と金属酸化物層１２１、および金属酸化物層１２３との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタ１０の電界効果移動度が高くなる。 In addition, the metal oxide layer 121 and the metal oxide layer 123 are oxides each containing one or more of the elements included in the oxide semiconductor layer 122. Therefore, interface scattering is unlikely to occur at the interfaces between the oxide semiconductor layer 122, the metal oxide layer 121, and the metal oxide layer 123. Therefore, carrier movement is not hindered at the interface, so that the field-effect mobility of the transistor 10 is increased.

金属酸化物層１２１、金属酸化物層１２３は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｇａ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）であり、且つ酸化物半導体層１２２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、金属酸化物層１２１、金属酸化物層１２３の伝導帯下端のエネルギー準位と、酸化物半導体層１２２の伝導帯下端のエネルギー準位との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、金属酸化物層１２１、金属酸化物層１２３の電子親和力と、酸化物半導体層１２２との電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。なお、電子親和力は、真空準位と伝導帯下端のエネルギー準位との差を示す。 The metal oxide layer 121 and the metal oxide layer 123 are typically In—Ga oxide, In—Zn oxide, In—Mg oxide, Ga—Zn oxide, Zn—Mg oxide, In—. It is an M-Zn oxide (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd) and has an energy level lower than that of the oxide semiconductor layer 122 in the conduction band. It is close to the vacuum level, and typically, the difference between the energy level at the bottom of the conduction band of the metal oxide layer 121 and the metal oxide layer 123 and the energy level at the bottom of the conduction band of the oxide semiconductor layer 122 is It is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more, or 0.2 eV or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. That is, the difference between the electron affinity of the metal oxide layer 121 and the metal oxide layer 123 and the electron affinity of the oxide semiconductor layer 122 is 0.05 eV or more, 0.07 eV or more, 0.1 eV or more, or 0. It is 2 eV or more and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. The electron affinity indicates the difference between the vacuum level and the energy level at the bottom of the conduction band.

また、金属酸化物層１２１、金属酸化物層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、スパッタリング法で成膜した酸化物半導体層１２２と比較して、金属酸化物層１２１、金属酸化物層１２３に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の原子数比が高く、前述のＭで表した元素はインジウムよりも酸素と強く結合するため、酸素欠損が金属酸化物層１２１、金属酸化物層１２３に生じることを抑制する機能を有する。即ち、金属酸化物層１２１、金属酸化物層１２３は酸化物半導体層１２２よりも酸素欠損が生じにくい酸化物半導体膜である。金属酸化物層１２１、金属酸化物層１２３が有する金属原子数比も同様の組成を有する。 When the metal oxide layers 121 and 123 are In-M-Zn oxides (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), Compared to the oxide semiconductor layer 122 formed by a sputtering method, M (Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, which is included in the metal oxide layer 121 and the metal oxide layer 123, Since the atomic ratio of Hf or Nd) is high and the element represented by M is more strongly bonded to oxygen than indium, oxygen vacancies are suppressed from occurring in the metal oxide layer 121 and the metal oxide layer 123. Have a function. That is, the metal oxide layer 121 and the metal oxide layer 123 are oxide semiconductor films in which oxygen vacancies are less likely to occur than in the oxide semiconductor layer 122. The metal atom number ratios of the metal oxide layer 121 and the metal oxide layer 123 have the same composition.

また、金属酸化物層１２１がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、金属酸化物層１２１を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１＜ｚ１／ｙ１であって、ｚ１／ｙ１は、１／１０以上６以下、さらには０．２以上３以下であることが好ましい。 When the metal oxide layer 121 is an In-M-Zn oxide (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), the metal oxide layer 121 is In the target used for film formation, when the atomic ratio of metal elements is In:M:Zn=x1:y1:z1, x1/y1<z1/y1 and z1/y1 is 1/10 or more. It is preferably 6 or less, more preferably 0.2 or more and 3 or less.

また、金属酸化物層１２１、金属酸化物層１２３は、酸化物半導体層１２２と比較して絶縁性が高いため、ゲート絶縁層と同様の機能を有することができる。 Further, the metal oxide layer 121 and the metal oxide layer 123 have higher insulating properties than the oxide semiconductor layer 122, and thus can have a function similar to that of the gate insulating layer.

また、金属酸化物層１２３は、金属酸化物、例えば酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化シリコン、酸化ゲルマニウム、または酸化ジルコニアに置き換えることもできるし、金属酸化物層１２３上に当該金属酸化物を有することもできる。 Further, the metal oxide layer 123 can be replaced with a metal oxide, for example, aluminum oxide, gallium oxide, hafnium oxide, silicon oxide, germanium oxide, or zirconia oxide. Can also have

また、金属酸化物層１２３は、酸化物半導体層１２２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、金属酸化物層１２１と同等またはそれ以下の厚さとすればよい。金属酸化物層１２３が厚いと、ゲート電極層１６０による電界が酸化物半導体層１２２に届きにくくなる恐れがあるため、金属酸化物層１２３は薄く形成することが好ましい。例えば、金属酸化物層１２３は酸化物半導体層１２２の厚さよりも薄くすればよい。なお、これに限られず、金属酸化物層１２３の厚さはゲート絶縁層１５０の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。 Further, the metal oxide layer 123 may have a thickness such that the effect of suppressing the generation of the interface states of the oxide semiconductor layer 122 is not lost. For example, the thickness may be equal to or less than that of the metal oxide layer 121. When the metal oxide layer 123 is thick, an electric field due to the gate electrode layer 160 may not easily reach the oxide semiconductor layer 122; therefore, the metal oxide layer 123 is preferably formed thin. For example, the metal oxide layer 123 may be thinner than the oxide semiconductor layer 122. Note that the thickness of the metal oxide layer 123 is not limited to this and may be set as appropriate in consideration of the breakdown voltage of the gate insulating layer 150 in accordance with the voltage for driving the transistor.

例えば、金属酸化物層１２３の厚さは、１ｎｍ以上２０ｎｍ以下、または３ｎｍ以上１０ｎｍ以下とすることが好ましい。 For example, the thickness of the metal oxide layer 123 is preferably 1 nm to 20 nm inclusive, or 3 nm to 10 nm inclusive.

また、金属酸化物層１２１、金属酸化物層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、金属酸化物層１２１、金属酸化物層１２３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３＜ｘ２／ｙ２であって、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ３／ｙ３を１以上６以下とすることで、金属酸化物層１２１、金属酸化物層１２３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：３：８、１：４：４、１：４：５、１：４：６、１：４：７、１：４：８、１：５：５、１：５：６、１：５：７、１：５：８、１：６：８、１：６：４、１：９：６等がある。なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。 When the metal oxide layers 121 and 123 are In-M-Zn oxides (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), In the target used for forming the metal oxide layer 121 and the metal oxide layer 123, when the atomic ratio of metal elements is In:M:Zn=x3:y3:z3, x3/y3<x2/y2 Therefore, z3/y3 is preferably 1/3 or more and 6 or less, and more preferably 1 or more and 6 or less. Note that by setting z3/y3 to 1 or more and 6 or less, a CAAC-OS film can be easily formed as the metal oxide layer 121 and the metal oxide layer 123. Typical examples of the atomic number ratio of the target metal element are In:M:Zn=1:3:2, 1:3:4, 1:3:6, 1:3:8, 1:4:4, 1:4:5, 1:4:6, 1:4:7, 1:4:8, 1:5:5, 1:5:6, 1:5:7, 1:5:8, 1: There are 6:8, 1:6:4, 1:9:6, etc. Note that the atomic ratio is not limited to these, and an atomic ratio that is appropriate according to the required semiconductor characteristics may be used.

また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含むことがある。 Further, the atomic ratios of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may each include a fluctuation of ±40% of the above atomic ratio as an error.

例えば、酸化物半導体層１２２となる酸化物半導体膜を成膜する場合、成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１を用いて成膜すると、酸化物半導体膜の金属元素の原子数比はＩｎ：Ｇａ：Ｚｎ＝１：１：０．６程度となり、亜鉛の原子数比が同一あるいは低下する場合がある。したがって、原子数比を記載した場合には、該原子数比の近傍を包含する。 For example, in the case of forming an oxide semiconductor film to be the oxide semiconductor layer 122, the target used for forming the oxide semiconductor film is formed using an atomic ratio of metal elements of In:Ga:Zn=1:1:1. When the film is formed, the atomic ratio of the metal elements in the oxide semiconductor film becomes about In:Ga:Zn=1:1:0.6, and the atomic ratio of zinc may be the same or may decrease. Therefore, when the atomic ratio is described, the vicinity of the atomic ratio is included.

＜水素濃度について＞
金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。 <About hydrogen concentration>
Hydrogen contained in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 reacts with oxygen which is bonded to a metal atom to be water, and at the same time, a lattice in which oxygen is released (or oxygen is released). Oxygen deficiency is formed in the separated part). When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated. In addition, a part of hydrogen may be combined with oxygen which is combined with a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor layer containing hydrogen is likely to have normally-on characteristics.

このため、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面において、酸素欠損と共に、水素ができる限り低減されていることが好ましい。例えば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面において二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有することができる。 Therefore, in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface, hydrogen is preferably reduced as much as possible together with oxygen vacancies. For example, the hydrogen concentration obtained by Secondary Ion Mass Spectroscopy (SIMS) at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is 1×10 16 atoms/cm 3 or more and 2×10 20 atoms/cm 3 or less, preferably 1×10 16 atoms/cm 3 or more, 5×10 19 atoms/cm 3 or less, more preferably 1×10 16 atoms/cm 3 or more 1× It is preferably 10 19 atoms/cm 3 or less, and more preferably 1×10 16 atoms/cm 3 or more and 5×10 18 atoms/cm 3 or less. As a result, the transistor 10 can have electrical characteristics in which the threshold voltage is positive (also referred to as normally-off characteristics).

＜炭素、シリコン濃度について＞
また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３において酸素欠損が増加し、ｎ型領域が形成されてしまう。このため、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面におけるシリコン、および炭素濃度は、低減することが望ましい。例えば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面においてＳＩＭＳにより得られるシリコンや炭素の濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性を有する。 <About carbon and silicon concentrations>
Further, when silicon or carbon which is one of Group 14 elements is contained in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface, the metal oxide layer 121, the oxide Oxygen vacancies increase in the object semiconductor layer 122 and the metal oxide layer 123, so that an n-type region is formed. Therefore, it is desirable that the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and the silicon and carbon concentrations at their interfaces be reduced. For example, the concentration of silicon or carbon obtained by SIMS at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is 1×10 16 atoms/cm 3 or more and 1×10 19 atoms. /Cm 3 or less, preferably 1×10 16 atoms/cm 3 or more and 5×10 18 atoms/cm 3 or less, and more preferably 1×10 16 atoms/cm 3 or more and 2×10 18 atoms/cm 3 or less. Is desirable. As a result, the transistor 10 has an electrical characteristic in which the threshold voltage is positive.

＜アルカリ金属およびアルカリ土類金属の濃度について＞
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面におけるアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。たとえば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。これにより、トランジスタ１０は、しきい値電圧がプラスとなる電気特性を有することができる。 <Regarding the concentrations of alkali metals and alkaline earth metals>
Further, the alkali metal and the alkaline earth metal might generate carriers when combined with the oxide semiconductor, which might increase the off-state current of the transistor. Therefore, it is preferable to reduce the concentration of the alkali metal or the alkaline earth metal at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface. For example, in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface, the concentration of alkali metal or alkaline earth metal obtained by secondary ion mass spectrometry is 1×10 18 Atoms/cm 3 or less, preferably 2×10 16 atoms/cm 3 or less is desirable. Accordingly, the transistor 10 can have electric characteristics in which the threshold voltage is positive.

＜窒素濃度について＞
また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型領域が形成されてしまう。この結果、窒素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３およびそれぞれの界面において、窒素はできる限り低減されていることが好ましい。例えば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面においてＳＩＭＳにより得られる窒素濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。これにより、トランジスタ１０は、しきい値電圧がプラスとなる電気特性を有することができる。 <About nitrogen concentration>
Further, when nitrogen is contained in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface, electrons that are carriers are generated, carrier density is increased, and n-type regions are formed. Will be formed. As a result, a transistor including an oxide semiconductor layer containing nitrogen is likely to have normally-on characteristics. Therefore, it is preferable that nitrogen in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface be reduced as much as possible. For example, the nitrogen concentration obtained by SIMS at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is 1×10 15 atoms/cm 3 or more and 5×10 19 atoms/cm 3 Hereinafter, preferably 1×10 15 atoms/cm 3 or more and 5×10 18 atoms/cm 3 or less, more preferably 1×10 15 atoms/cm 3 or more and 1×10 18 atoms/cm 3 or less, further preferably 1× It is preferably not less than 10 15 atoms/cm 3 and not more than 5×10 17 atoms/cm 3 . Accordingly, the transistor 10 can have electric characteristics in which the threshold voltage is positive.

ただし、酸化物半導体層１２２中に余剰の亜鉛を有する場合には、この限りではない。余剰の亜鉛は、酸化物半導体層１２２中に酸素欠損を形成する恐れがある。そのため、余剰亜鉛を有する場合には、酸化物半導体層１２２中に０．００１乃至３ａｔｏｍｉｃ％の窒素を有することにより、余剰亜鉛に起因した酸素欠損を不活化することができる場合がある。したがって、当該窒素によりトランジスタの特性バラつきが解消され、信頼性を向上させることができる。 However, this is not the case when the oxide semiconductor layer 122 contains excess zinc. Excessive zinc may form oxygen vacancies in the oxide semiconductor layer 122. Therefore, when excess zinc is contained, oxygen deficiency due to excess zinc can be inactivated in some cases by having 0.001 to 3 atomic% nitrogen in the oxide semiconductor layer 122. Therefore, the nitrogen can eliminate variation in characteristics of the transistor and improve reliability.

＜キャリア密度について＞
金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３の不純物を低減することで、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３のキャリア密度を低減することができる。このため、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、キャリア密度が１×１０１５個／ｃｍ３以下、好ましくは１×１０１３個／ｃｍ３以下、さらに好ましくは８×１０１１個／ｃｍ３未満、より好ましくは１×１０１１個／ｃｍ３未満、最も好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上とする。 <About carrier density>
By reducing impurities in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, carrier density of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 is reduced. be able to. Therefore, the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 each have a carrier density of 1×10 15 pieces/cm 3 or lower, preferably 1×10 13 pieces/cm 3 or lower, and more preferably. Is less than 8×10 11 pieces/cm 3 , more preferably less than 1×10 11 pieces/cm 3 , and most preferably less than 1×10 10 pieces/cm 3 and 1×10 −9 pieces/cm 3 or more. To do.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体層を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体層にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体層は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体層を用いたトランジスタは、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体層にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。 As the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, an oxide semiconductor layer having a low impurity concentration and a low density of defect states is used, so that a transistor having further excellent electrical characteristics is manufactured. can do. Here, a low impurity concentration and a low density of defect states (a small number of oxygen vacancies) is referred to as high-purity intrinsic or substantially high-purity intrinsic. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor layer has few carrier generation sources and thus can have a low carrier density in some cases. Therefore, a transistor in which a channel region is formed in the oxide semiconductor layer is likely to have positive threshold voltage. In addition, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor layer has a low density of defect states and thus has a low density of trap states in some cases. In addition, a transistor including a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor layer has extremely low off-state current, and when the voltage between the source electrode and the drain electrode (drain voltage) is in the range of 1 V to 10 V, It is possible to obtain a characteristic that the off-current is less than the measurement limit of the semiconductor parameter analyzer, that is, 1×10 −13 A or less. Therefore, a transistor in which a channel region is formed in the oxide semiconductor layer has a small variation in electric characteristics and may be a highly reliable transistor.

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。 Further, the off-state current of the transistor including the highly purified oxide semiconductor layer in the channel formation region is extremely low. For example, when the voltage between the source and the drain is about 0.1 V, 5 V, or 10 V, the off current standardized by the channel width of the transistor is reduced to several yA/μm to several zA/μm. It becomes possible.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have a non-single crystal structure, for example. The non-single-crystal structure includes, for example, a CAAC-OS described later, a polycrystalline structure, a microcrystalline structure, or an amorphous structure. In the non-single-crystal structure, the amorphous structure has the highest defect level density and the CAAC-OS has the lowest defect level density.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば微結晶構造でもよい。微結晶構造の金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む。または、微結晶構造の酸化物膜および酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する混相構造である。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have a microcrystalline structure, for example. The metal oxide layer 121 having a microcrystalline structure, the oxide semiconductor layer 122, and the metal oxide layer 123 each include microcrystals with a size of 1 nm to less than 10 nm in the film. Alternatively, the oxide film and the oxide semiconductor film having a microcrystalline structure have, for example, a mixed phase structure in which an amorphous phase has a crystal portion of 1 nm or more and less than 10 nm.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば非晶質構造でもよい。非晶質構造の、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜および酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have an amorphous structure, for example. The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 having an amorphous structure have disordered atomic arrangement and no crystal component, for example. Alternatively, the oxide film and the oxide semiconductor film having an amorphous structure have, for example, a completely amorphous structure and have no crystal part.

なお、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３が、ＣＡＡＣ−ＯＳ、微結晶構造、および非晶質構造の二以上の構造の領域を有する混合膜であってもよい。混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、を有する単層構造がある。または、混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造がある。 Note that the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are mixed films each including a region with two or more structures of a CAAC-OS, a microcrystalline structure, and an amorphous structure. Good. As the mixed film, for example, there is a single-layer structure including a region having an amorphous structure, a region having a microcrystalline structure, and a region of CAAC-OS. Alternatively, the mixed film has, for example, a stacked-layer structure including an amorphous structure region, a microcrystalline structure region, and a CAAC-OS region.

なお、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば、単結晶構造を有してもよい。 Note that the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have a single crystal structure, for example.

酸化物半導体層１２２と比較して酸素欠損の生じにくい酸化物膜を酸化物半導体層１２２の上下に接して設けることで、酸化物半導体層１２２における酸素欠損を低減することができる。また、酸化物半導体層１２２は、酸化物半導体層１２２を構成する金属元素の一以上を有する金属酸化物層１２１、金属酸化物層１２３と接するため、金属酸化物層１２１と酸化物半導体層１２２との界面、酸化物半導体層１２２と金属酸化物層１２３との界面における界面準位密度が極めて低い。例えば、金属酸化物層１２１、金属酸化物層１２３、ゲート絶縁層１５０、絶縁層１１０、絶縁層１８０に酸素を添加した後、加熱処理を行うことで該酸素が金属酸化物層１２１および金属酸化物層１２３を経由して酸化物半導体層１２２へ酸素が移動するが、このときに界面準位において酸素が捕獲されにくく、効率よく金属酸化物層１２１または金属酸化物層１２３に含まれる酸素を酸化物半導体層１２２へ移動させることが可能である。この結果、酸化物半導体層１２２に含まれる酸素欠損を低減することが可能である。また、金属酸化物層１２１または金属酸化物層１２３にも酸素が添加されるため、金属酸化物層１２１、金属酸化物層１２３の酸素欠損を低減することが可能である。即ち、少なくとも酸化物半導体層１２２の局在準位密度を低減することができる。 Oxygen vacancies in the oxide semiconductor layer 122 can be reduced by providing an oxide film in which oxygen vacancies are less likely to occur as compared with the oxide semiconductor layer 122 in contact with the oxide semiconductor layer 122 above and below. The oxide semiconductor layer 122 is in contact with the metal oxide layer 121 and the metal oxide layer 123 including one or more metal elements included in the oxide semiconductor layer 122; therefore, the metal oxide layer 121 and the oxide semiconductor layer 122 are included. And the interface state density at the interface between the oxide semiconductor layer 122 and the metal oxide layer 123 are extremely low. For example, after oxygen is added to the metal oxide layer 121, the metal oxide layer 123, the gate insulating layer 150, the insulating layer 110, and the insulating layer 180, heat treatment is performed so that the oxygen is added to the metal oxide layer 121 and the metal oxide. Oxygen is transferred to the oxide semiconductor layer 122 through the oxide layer 123, but at this time, oxygen is less likely to be captured at the interface state and oxygen contained in the metal oxide layer 121 or the metal oxide layer 123 is efficiently removed. It is possible to move the oxide semiconductor layer 122. As a result, oxygen vacancies contained in the oxide semiconductor layer 122 can be reduced. Further, oxygen is added to the metal oxide layer 121 or the metal oxide layer 123, so that oxygen vacancies in the metal oxide layer 121 and the metal oxide layer 123 can be reduced. That is, at least the localized level density of the oxide semiconductor layer 122 can be reduced.

また、酸化物半導体層１２２が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を含むゲート絶縁層）と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物半導体層１２２を構成する金属元素を一種以上含む金属酸化物層１２１および金属酸化物層１２３が酸化物半導体層１２２と接するため、金属酸化物層１２１と酸化物半導体層１２２の界面、および金属酸化物層１２３と酸化物半導体層１２２の界面に界面準位を形成しにくくなる。 In the case where the oxide semiconductor layer 122 is in contact with an insulating film having a different constituent element (eg, a gate insulating layer including a silicon oxide film), an interface state is formed, and the interface state may form a channel. .. In such a case, a second transistor having a different threshold voltage may appear, and the apparent threshold voltage of the transistor may change. However, since the metal oxide layer 121 and the metal oxide layer 123 containing one or more metal elements forming the oxide semiconductor layer 122 are in contact with the oxide semiconductor layer 122, an interface between the metal oxide layer 121 and the oxide semiconductor layer 122 is formed. , And it becomes difficult to form an interface state at the interface between the metal oxide layer 123 and the oxide semiconductor layer 122.

また、金属酸化物層１２１、金属酸化物層１２３は、それぞれ絶縁層１１０、ゲート絶縁層１５０の構成元素が酸化物半導体層１２２へ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。 In addition, the metal oxide layer 121 and the metal oxide layer 123 suppress formation of levels due to impurities by mixing constituent elements of the insulating layer 110 and the gate insulating layer 150 into the oxide semiconductor layer 122, respectively. Also functions as a barrier film.

例えば、絶縁層１１０、またはゲート絶縁層１５０として、シリコンを含む絶縁膜を用いる場合、ゲート絶縁層１５０中のシリコン、または絶縁層１１０と、ゲート絶縁層１５０中に混入されうる炭素が、金属酸化物層１２１または金属酸化物層１２３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層１２２中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。 For example, when an insulating film containing silicon is used as the insulating layer 110 or the gate insulating layer 150, silicon in the gate insulating layer 150, or the insulating layer 110 and carbon which can be mixed in the gate insulating layer 150 are metal oxides. The material layer 121 or the metal oxide layer 123 may be mixed up to several nm from the interface. When impurities such as silicon and carbon enter the oxide semiconductor layer 122, an impurity level is formed, and the impurity level serves as a donor to generate electrons, which might result in n-type conductivity.

しかしながら、金属酸化物層１２１、金属酸化物層１２３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層１２２にまで到達しないため、不純物準位の影響は低減される。 However, if the thicknesses of the metal oxide layer 121 and the metal oxide layer 123 are thicker than several nm, impurities such as mixed silicon and carbon do not reach the oxide semiconductor layer 122; The impact is reduced.

よって、金属酸化物層１２１、金属酸化物層１２３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。 Therefore, by providing the metal oxide layer 121 and the metal oxide layer 123, variation in electric characteristics such as threshold voltage of the transistor can be reduced.

また、ゲート絶縁層１５０と酸化物半導体層１２２が接して、その界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物半導体層１２２を構成する金属元素を一種以上含む金属酸化物層１２１、金属酸化物層１２３が酸化物半導体層１２２に接して設けられるため、酸化物半導体層１２２と金属酸化物層１２１、金属酸化物層１２３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。 In the case where the gate insulating layer 150 and the oxide semiconductor layer 122 are in contact with each other and a channel is formed at the interface, interface scattering occurs at the interface and the field-effect mobility of the transistor is reduced. However, since the metal oxide layer 121 and the metal oxide layer 123 containing one or more metal elements forming the oxide semiconductor layer 122 are provided in contact with the oxide semiconductor layer 122, the oxide semiconductor layer 122 and the metal oxide layer are Carrier scattering is less likely to occur at the interface between 121 and the metal oxide layer 123, so that the field-effect mobility of the transistor can be increased.

本実施の形態においては、酸化物半導体層１２２の酸素欠損量、さらには酸化物半導体層１２２に接する金属酸化物層１２１、金属酸化物層１２３の酸素欠損量を低減することが可能であり、酸化物半導体層１２２の局在準位密度を低減することができる。この結果、本実施の形態に示すトランジスタ１０は、しきい値電圧の変動が少なく、信頼性が高い特性を有することができる。また、本実施の形態に示すトランジスタ１０は優れた電気特性を有する。 In this embodiment, the amount of oxygen vacancies in the oxide semiconductor layer 122, and the amount of oxygen vacancies in the metal oxide layer 121 and the metal oxide layer 123 which are in contact with the oxide semiconductor layer 122 can be reduced. The localized level density of the oxide semiconductor layer 122 can be reduced. As a result, the transistor 10 described in this embodiment can have highly reliable characteristics with less variation in threshold voltage. In addition, the transistor 10 described in this embodiment has excellent electric characteristics.

なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。 Note that since an insulating film containing silicon is often used as a gate insulating layer of a transistor, a region of the oxide semiconductor layer, which serves as a channel, is in contact with the gate insulating layer like the transistor of one embodiment of the present invention, for the above reason. It can be said that the structure which does not include is preferable. In the case where a channel is formed at the interface between the gate insulating layer and the oxide semiconductor layer, carrier scattering may occur at the interface, which leads to low field-effect mobility of the transistor. From this point of view, it can be said that it is preferable to separate the region of the oxide semiconductor layer, which serves as a channel, from the gate insulating layer.

したがって、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３の積層構造とすることで、酸化物半導体層１２２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。 Therefore, with a stacked-layer structure of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, a channel can be formed in the oxide semiconductor layer 122, high field-effect mobility, and stable electrical conductivity can be obtained. A transistor having characteristics can be formed.

なお、酸化物半導体層は必ずしも３層にする必要はなく、単層、２層、４層、さらには５層以上の構成としてもよい。単層とする場合、本実施の形態に示す、酸化物半導体層１２２に相当する層を用いればよい。 Note that the oxide semiconductor layer does not necessarily have to have three layers, and may have a single layer, two layers, four layers, or five or more layers. In the case of using a single layer, a layer corresponding to the oxide semiconductor layer 122 described in this embodiment may be used.

＜バンド図＞
ここで、図２（Ａ）、図２（Ｂ）を用いて本発明の一態様のトランジスタのバンド図について説明する。図２（Ｂ）に示すバンド図は、理解を容易にするため絶縁層１１０、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびゲート絶縁層１５０について、伝導帯下端のエネルギー準位（Ｅｃ）および価電子帯上端のエネルギー準位（Ｅｖ）を示している。 <Band diagram>
Here, a band diagram of the transistor of one embodiment of the present invention will be described with reference to FIGS. The band diagram in FIG. 2B illustrates the insulating layer 110, the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and the gate insulating layer 150 at the bottom of the conduction band for easy understanding. The energy level (Ec) and the energy level (Ev) at the top of the valence band are shown.

図２（Ｂ）に示すように、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３において、伝導帯下端のエネルギー準位が連続的に変化する。これは、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３を構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３は組成が異なる膜の積層体ではあるが、物性的に連続であるということもできる。 As shown in FIG. 2B, in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, the energy level at the bottom of the conduction band continuously changes. This is also understood from the fact that the elements composing the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are common, so that oxygen easily diffuses into each other. Therefore, although the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are stacks of films having different compositions, it can be said that they are physically continuous.

主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギー準位が各層の間で連続的に変化するＵ字型の井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。 The oxide semiconductor film stacked with the main component in common is not a simple stack of the layers but a continuous junction (here, in particular, a U-shaped well in which the energy level at the bottom of the conduction band continuously changes between the layers. (U Shape Well) structure) is formed. That is, the laminated structure is formed so that impurities that form a defect level such as a trap center and a recombination center do not exist at the interface of each layer. If impurities are mixed between the layers of the stacked multilayer films, the continuity of the energy band is lost, and the carriers disappear at the interface due to trapping or recombination.

なお、金属酸化物層１２１と、金属酸化物層１２３のＥｃは、同様である場合について図２（Ｂ）に示したが、それぞれが異なっていてもよい。 Note that although Ec of the metal oxide layer 121 and Ec of the metal oxide layer 123 are similar to each other in FIG. 2B, they may be different from each other.

図２（Ｂ）より、酸化物半導体層１２２がウェル（井戸）となり、トランジスタ１０において、チャネルが酸化物半導体層１２２に形成されることがわかる。なお、酸化物半導体層１２２を底として伝導帯下端のエネルギーが連続的に変化するＵ字型の井戸構造のチャネルを埋め込みチャネルということもできる。 From FIG. 2B, it is found that the oxide semiconductor layer 122 serves as a well and a channel is formed in the oxide semiconductor layer 122 in the transistor 10. Note that a channel having a U-shaped well structure in which the energy at the bottom of the conduction band continuously changes with the oxide semiconductor layer 122 as a bottom can be referred to as a buried channel.

なお、金属酸化物層１２１および金属酸化物層１２３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。金属酸化物層１２３があることにより、酸化物半導体層１２２と当該トラップ準位とを遠ざけることができる。ただし、金属酸化物層１２１、または金属酸化物層１２３のＥｃと、酸化物半導体層１２２のＥｃとのエネルギー差が小さい場合、酸化物半導体層１２２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。さらに、トランジスタの長期保存試験において、トラップが固定化されず、特性への変動を起こす懸念がある。 Note that a trap level due to impurities or defects can be formed in the vicinity of the interface between the metal oxide layer 121 and the metal oxide layer 123 and an insulating film such as a silicon oxide film. With the metal oxide layer 123, the oxide semiconductor layer 122 and the trap level can be separated from each other. However, when the energy difference between the Ec of the metal oxide layer 121 or the metal oxide layer 123 and the Ec of the oxide semiconductor layer 122 is small, the electrons of the oxide semiconductor layer 122 exceed the energy difference and the trap level is increased. May reach. The trap level of the electron that becomes the negative charge causes a negative fixed charge at the insulating film interface, and the threshold voltage of the transistor shifts in the positive direction. Further, in the long-term storage test of the transistor, the trap is not fixed and there is a concern that the characteristics may change.

したがって、トランジスタのしきい値電圧の変動を低減するには、金属酸化物層１２１、および金属酸化物層１２３のＥｃと、酸化物半導体層１２２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．２ｅＶ以上がより好ましい。 Therefore, in order to reduce variation in the threshold voltage of the transistor, it is necessary to provide an energy difference between the Ec of the metal oxide layer 121 and the metal oxide layer 123 and the oxide semiconductor layer 122. .. The respective energy difference is preferably 0.1 eV or more, more preferably 0.2 eV or more.

なお、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。 Note that the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 preferably each include a crystal part. In particular, the use of crystals oriented in the c-axis makes it possible to impart stable electric characteristics to the transistor.

また、図２（Ｂ）に示すようなバンド図において、金属酸化物層１２３を設けず、酸化物半導体層１２２とゲート絶縁層１５０の間にＩｎ−Ｇａ酸化物（たとえば、原子数比がＩｎ：Ｇａ＝７：９３のＩｎ−Ｇａ酸化物）を設けてもよいし、あるいは酸化ガリウムなどを設けてもよい。また、金属酸化物層１２３が有した状態で金属酸化物層１２３とゲート絶縁層１５０の間にＩｎ−Ｇａ酸化物を設けてもよいし、あるいは酸化ガリウムなどを設けてもよい。 In a band diagram as illustrated in FIG. 2B, the metal oxide layer 123 is not provided, and an In—Ga oxide (for example, an atomic ratio of In is In) is provided between the oxide semiconductor layer 122 and the gate insulating layer 150. :Ga=7:93 In—Ga oxide) or gallium oxide or the like may be provided. In addition, In—Ga oxide may be provided between the metal oxide layer 123 and the gate insulating layer 150 in the state where the metal oxide layer 123 has, or gallium oxide or the like may be provided.

酸化物半導体層１２２は、金属酸化物層１２１、および金属酸化物層１２３よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１２２として、金属酸化物層１２１および金属酸化物層１２３よりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．２ｅＶ以上０．４ｅＶ以下大きい酸化物を用いることができる。 For the oxide semiconductor layer 122, an oxide having an electron affinity higher than those of the metal oxide layer 121 and the metal oxide layer 123 is used. For example, the oxide semiconductor layer 122 has an electron affinity of 0.07 eV or more and 1.3 eV or less, preferably 0.1 eV or more and 0.7 eV or less, more preferably 0. A large oxide of 2 eV or more and 0.4 eV or less can be used.

本実施の形態に示すトランジスタは、酸化物半導体層１２２を構成する金属元素を一種以上含んでいる、金属酸化物層１２１、金属酸化物層１２３を有しているため、金属酸化物層１２１と酸化物半導体層１２２との界面、および金属酸化物層１２３と酸化物半導体層１２２との界面に界面準位を形成しにくくなる。よって、金属酸化物層１２１、金属酸化物層１２３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。 The transistor described in this embodiment includes the metal oxide layer 121 and the metal oxide layer 123 containing one or more metal elements included in the oxide semiconductor layer 122; It becomes difficult to form interface states at the interface with the oxide semiconductor layer 122 and the interface between the metal oxide layer 123 and the oxide semiconductor layer 122. Therefore, by providing the metal oxide layer 121 and the metal oxide layer 123, variation or fluctuation in electric characteristics such as a threshold voltage of a transistor can be reduced.

《ゲート絶縁層１５０》
ゲート絶縁層１５０には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上有することができる。また、ゲート絶縁層１５０は上記材料の積層であってもよい。なお、ゲート絶縁層１５０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。 <<Gate insulating layer 150>>
The gate insulating layer 150 includes oxygen (O), nitrogen (N), fluorine (F), aluminum (Al), magnesium (Mg), silicon (Si), gallium (Ga), germanium (Ge), yttrium (Y). ), zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf), tantalum (Ta), titanium (Ti), and the like. For example, aluminum oxide (AlO x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride oxide (SiN x O y ), silicon nitride (SiN x ), Gallium oxide (GaO x ), germanium oxide (GeO x ), yttrium oxide (YO x ), zirconium oxide (ZrO x ), lanthanum oxide (LaO x ), neodymium oxide (NdO x ), hafnium oxide (HfO x ) and oxidation. It can have one or more types of tantalum (TaO x ). Alternatively, the gate insulating layer 150 may be a stack of any of the above materials. Note that the gate insulating layer 150 may contain lanthanum (La), nitrogen, zirconium (Zr), or the like as an impurity.

また、ゲート絶縁層１５０の積層構造の一例について説明する。ゲート絶縁層１５０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。 In addition, an example of a stacked structure of the gate insulating layer 150 is described. The gate insulating layer 150 includes, for example, oxygen, nitrogen, silicon, hafnium, or the like. Specifically, it is preferable to contain hafnium oxide and silicon oxide or silicon oxynitride.

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、ゲート絶縁層１５０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。 Hafnium oxide has a higher relative dielectric constant than silicon oxide or silicon oxynitride. Therefore, as compared with the case where silicon oxide is used, the thickness of the gate insulating layer 150 can be increased, so that the leakage current due to the tunnel current can be reduced. That is, a transistor with low off-state current can be realized. Further, hafnium oxide having a crystalline structure has a higher relative dielectric constant than hafnium oxide having an amorphous structure. Therefore, it is preferable to use hafnium oxide having a crystal structure in order to obtain a transistor with a low off-state current. Examples of the crystal structure include monoclinic system and cubic system. However, one embodiment of the present invention is not limited to these.

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁層１５０に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体層などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。 By the way, the formation surface of hafnium oxide having a crystal structure may have an interface state due to a defect. The interface state may function as a trap center. Therefore, when hafnium oxide is arranged in the vicinity of the channel region of the transistor, the interface states may deteriorate the electrical characteristics of the transistor. Therefore, in order to reduce the influence of the interface state, it is sometimes preferable to dispose a separate film between the channel region of the transistor and hafnium oxide so that the films are separated from each other. This membrane has a buffer function. The film having a buffer function may be a film included in the gate insulating layer 150 or a film included in the oxide semiconductor film. That is, as the film having a buffer function, silicon oxide, silicon oxynitride, an oxide semiconductor layer, or the like can be used. Note that for the film having a buffer function, for example, a semiconductor or an insulator whose energy gap is larger than that of a semiconductor which serves as a channel region is used. Alternatively, for the film having a buffer function, for example, a semiconductor or an insulator having an electron affinity lower than that of a semiconductor to be a channel region is used. Alternatively, for the film having a buffer function, for example, a semiconductor or an insulator whose ionization energy is larger than that of a semiconductor to be a channel region is used.

一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。 On the other hand, in some cases, the threshold voltage of the transistor can be controlled by trapping charges in the interface state (trap center) on the formation surface of hafnium oxide having the above-described crystal structure. In order to make the electric charges stably exist, for example, an insulator having an energy gap larger than that of hafnium oxide may be arranged between the channel region and hafnium oxide. Alternatively, a semiconductor or an insulator having an electron affinity lower than that of hafnium oxide may be provided. Alternatively, a semiconductor or an insulator having higher ionization energy than hafnium oxide may be provided in the film having a buffer function. By using such an insulator, the charge trapped at the interface state is less likely to be released, and the charge can be held for a long time.

そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁層１５０内の界面準位に電荷を捕獲させるためには、酸化物半導体膜からゲート電極層１６０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極層１６０の電位をソース電極層１３０やドレイン電極層１４０の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。 Examples of such an insulator include silicon oxide and silicon oxynitride. In order to trap charges in the interface state in the gate insulating layer 150, electrons may be moved from the oxide semiconductor film toward the gate electrode layer 160. As a specific example, the potential of the gate electrode layer 160 is set to be higher than that of the source electrode layer 130 or the drain electrode layer 140 at a high temperature (e.g., 125 °C to 450 °C, typically 150 °C to 300 °C). It may be maintained for 1 second or longer, typically 1 minute or longer, in a state higher than the potential.

このようにゲート絶縁層１５０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極層１６０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁層１５０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。 As described above, in the transistor in which a desired amount of electrons are trapped in the interface state such as the gate insulating layer 150, the threshold voltage shifts to the positive side. By adjusting the voltage of the gate electrode layer 160 and the time for which the voltage is applied, the amount of electrons captured (the amount of change in the threshold voltage) can be controlled. Note that the gate insulating layer 150 does not have to be provided as long as the charge can be captured. A laminated film having a similar structure may be used for another insulating layer.

例えば、トランジスタ１０の下側に導電層を設けた場合、絶縁層１１０はゲート絶縁層１５０と同様の構造、および機能を有することができる。 For example, when a conductive layer is provided below the transistor 10, the insulating layer 110 can have a structure and a function similar to those of the gate insulating layer 150.

《ゲート電極層１６０》
ゲート電極層１６０には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはシリコン（Ｓｉ）などの材料を有することができる。また、当該ゲート電極層１６０は、積層とすることができる。例えば、上記材料を単独、または組み合わせて用いてもよいし、上記材料の窒化物など、窒素を含んだ材料を組み合わせて用いてもよい。 <<Gate electrode layer 160>>
The gate electrode layer 160 includes, for example, aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), copper (Cu), yttrium (Y), zirconium (Zr), molybdenum. It can have materials such as (Mo), ruthenium (Ru), silver (Ag), tantalum (Ta), tungsten (W), or silicon (Si). Further, the gate electrode layer 160 can be stacked. For example, the above materials may be used alone or in combination, or a material containing nitrogen such as a nitride of the above materials may be used in combination.

《絶縁層１８０》
絶縁層１８０には、例えば、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１８０は上記材料の積層であってもよい。当該絶縁層は、化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素はゲート絶縁層１５０を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。 <<Insulation layer 180>>
The insulating layer 180 includes, for example, magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride oxide (SiN x O y ), silicon nitride (SiN x ), and oxide. gallium (GaO x), germanium oxide (GeO x), yttrium oxide (YO x), zirconium oxide (ZrO x), lanthanum oxide (LaO x), neodymium oxide (NdO x), hafnium oxide (HfO x) and tantalum oxide An insulating film containing one or more of (TaO x ) and aluminum oxide (AlO x ) can be used. The insulating layer 180 may be a stack of any of the above materials. The insulating layer preferably has more oxygen than the stoichiometric composition. Since oxygen released from the insulating layer 180 can be diffused into the channel formation region of the oxide semiconductor layer 122 through the gate insulating layer 150, oxygen vacancies formed in the channel formation region can be supplemented with oxygen. it can. Therefore, stable electrical characteristics of the transistor can be obtained.

《導電層１９０》
導電層１９０には、ゲート電極層１６０と同様の材料を用いることができる。 <<Conductive layer 190>>
A material similar to that of the gate electrode layer 160 can be used for the conductive layer 190.

《導電層１９５》
導電層１９５には、ゲート電極層１６０と同様の材料を用いることができる。 <<Conductive layer 195>>
A material similar to that of the gate electrode layer 160 can be used for the conductive layer 195.

＜トランジスタの作製方法＞
次に、本実施の形態の半導体装置の製造方法について図５乃至図１３を用いて説明する。なお、上記トランジスタの構成において説明した部分と重複する部分については、省略する。また、図５乃至図１３に示すＡ１−Ａ２方向は図１（Ａ）、図１（Ｂ）に示すチャネル長方向と呼称する場合がある。また、図５乃至図１３に示すＡ３−Ａ４方向は、図１（Ａ）および図１（Ｃ）に示すチャネル幅方向と呼称する場合がある。 <Method for manufacturing transistor>
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. Note that portions that overlap with the portions described in the above transistor structure are omitted. The A1-A2 direction shown in FIGS. 5 to 13 may be referred to as the channel length direction shown in FIGS. 1A and 1B. Further, the A3-A4 direction shown in FIGS. 5 to 13 may be referred to as the channel width direction shown in FIGS. 1A and 1C.

本実施の形態において、トランジスタを構成する各層（絶縁層、酸化物半導体層、導電層等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマＣＶＤ法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使ってもよい。また、スパッタリング法では、ロングスロー方式とコリメート方式を組み合わせて用いることで、埋め込み性を向上させることができる。 In this embodiment, each layer included in a transistor (an insulating layer, an oxide semiconductor layer, a conductive layer, or the like) is formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, a pulse laser deposition ( PLD: Pulse Laser Deposition) method can be used. Alternatively, it can be formed by a coating method or a printing method. As a film forming method, a sputtering method and a plasma CVD method are representative, but a thermal CVD method may be used. As an example of the thermal CVD method, a metal organic chemical vapor deposition (MOCVD) method or an atomic layer deposition (ALD: atomic layer deposition) method may be used. Further, in the sputtering method, the embedding property can be improved by using the long throw method and the collimating method in combination.

＜熱ＣＶＤ法＞
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。 <Thermal CVD method>
Since the thermal CVD method is a film forming method that does not use plasma, it has an advantage that defects are not generated due to plasma damage.

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。 Further, in the thermal CVD method, a raw material gas and an oxidant are simultaneously sent into a chamber, the inside of the chamber is kept at atmospheric pressure or under reduced pressure, and the reaction is performed in the vicinity of the substrate or on the substrate to deposit the film on the substrate. Good.

また、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。 The thermal CVD method such as MOCVD method or ALD method can form various films such as a metal film, a semiconductor film, and an inorganic insulating film described above. For example, an In-Ga-Zn-O film is used. When forming a film, trimethylindium, trimethylgallium, and dimethylzinc can be used. The chemical formula of trimethylindium is In(CH 3 ) 3 . The chemical formula of trimethylgallium is Ga(CH 3 ) 3 . The chemical formula of dimethylzinc is Zn(CH 3 ) 2 . Further, without being limited to these combinations, triethylgallium (chemical formula Ga(C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethyl zinc (chemical formula Zn(C 2 H 5 )) can be used instead of dimethylzinc. 2 ) can also be used.

＜ＡＬＤ法＞
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガス（プリカーサ）の１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のためのプリカーサが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上のプリカーサを順番にチャンバーに供給し、複数種のプリカーサが混ざらないように第１のプリカーサの後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２のプリカーサを導入する。また、不活性ガスを導入する代わりに真空排気によって第１のプリカーサを排出した後、第２のプリカーサを導入することができる。 <ALD method>
In the film forming apparatus using the conventional CVD method, at the time of film formation, one or more kinds of source gas (precursor) for reaction are simultaneously supplied to the chamber. In the film forming apparatus using the ALD method, precursors for reaction are sequentially introduced into the chamber, and film formation is performed by repeating the order of gas introduction. For example, by switching respective switching valves (also called high-speed valves), two or more kinds of precursors are sequentially supplied to the chamber, and an inert gas (argon, or Nitrogen etc.) is introduced, and the second precursor is introduced. Further, instead of introducing the inert gas, the second precursor can be introduced after the first precursor is discharged by vacuum exhaust.

図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にＡＬＤ法の成膜過程を示す。第１のプリカーサ６０１が基板の表面に吸着して（図３（Ａ）参照）、第１の単一層が成膜される（図３（Ｂ）参照）。この際、プリカーサ中に含有する金属原子等が基板表面に存在する水酸基と結合することができる。金属原子にはメチル基やエチル基などのアルキル基が結合していてもよい。第１のプリカーサ６０１を排気した後に導入される第２のプリカーサ６０２と反応して（図３（Ｃ）参照）、第２の単一層が第１の単一層上に積層されて薄膜が形成される（図３（Ｄ）参照）。例えば、第２のプリカーサとして酸化剤が含まれていた場合には第１のプリカーサ中に存在する金属原子または金属原子と結合したアルキル基と、酸化剤との間で化学反応がおこり、酸化膜を形成することができる。 3A, 3B, 3C and 3D show the film forming process of the ALD method. The first precursor 601 is adsorbed on the surface of the substrate (see FIG. 3A), and a first single layer is formed (see FIG. 3B). At this time, metal atoms contained in the precursor can bond with the hydroxyl groups present on the substrate surface. An alkyl group such as a methyl group or an ethyl group may be bonded to the metal atom. By reacting with the second precursor 602 introduced after exhausting the first precursor 601 (see FIG. 3(C)), the second single layer is laminated on the first single layer to form a thin film. (See FIG. 3D). For example, when an oxidizing agent is contained as the second precursor, a chemical reaction occurs between the oxidizing agent and a metal atom present in the first precursor or an alkyl group bonded to the metal atom, and an oxide film is formed. Can be formed.

ＡＬＤ法は表面化学反応に基づいた成膜方法であり、プリカーサが被成膜表面に吸着し、自己停止機構が作用することで、一層形成される。例えば、トリメチルアルミニウムのようなプリカーサと当該被成膜表面に存在する水酸基（ＯＨ基）が反応する。この時、熱による表面反応のみが起こるため、プリカーサが当該被成膜表面と接触し、熱エネルギーを介して当該被成膜表面にプリカーサ中の金属原子等が吸着することができる。また、プリカーサは、高い蒸気圧を有し、成膜前の段階では熱的安定であり自己分解しない、基板へ化学吸着が速いなどの特徴を有する。また、プリカーサはガスとして導入されるため、交互に導入されるプリカーサが十分に拡散する時間を有することができれば、高アスペクト比の凹凸を有する領域であっても、被覆性よく成膜することができる。 The ALD method is a film forming method based on a surface chemical reaction, and is further formed by the precursor adsorbing on the surface of the film to be formed and the self-stopping mechanism acting. For example, a precursor such as trimethylaluminum reacts with a hydroxyl group (OH group) existing on the film-forming surface. At this time, only the surface reaction due to heat occurs, so that the precursor comes into contact with the film formation target surface, and metal atoms in the precursor can be adsorbed to the film formation target surface via thermal energy. Further, the precursor has a high vapor pressure, is thermally stable in the stage before film formation, does not decompose itself, and has a fast chemical adsorption to the substrate. Further, since the precursor is introduced as a gas, it is possible to form a film with good coverage even in a region having unevenness with a high aspect ratio, as long as the alternately introduced precursors have a sufficient diffusion time. it can.

また、ＡＬＤ法においては、ガス導入順序を制御しつつ、所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能である。また、排気能力を高めることで成膜速度を高めることができ、さらに膜中の不純物濃度を低減することができる。 Further, in the ALD method, a thin film excellent in step coverage can be formed by repeating the gas introduction sequence a plurality of times while controlling the gas introduction sequence. Since the thickness of the thin film can be adjusted by the number of times it is repeated, precise film thickness adjustment is possible. In addition, the film formation rate can be increased by increasing the exhaust capacity, and the impurity concentration in the film can be reduced.

また、ＡＬＤ法には、熱を用いたＡＬＤ法（熱ＡＬＤ法）、プラズマを用いたＡＬＤ法（プラズマＡＬＤ法）がある。熱ＡＬＤ法では、熱エネルギーを用いてプリカーサの反応を行うものであり、プラズマＡＬＤ法はプリカーサの反応をラジカルの状態で行うものである。 The ALD method includes an ALD method using heat (thermal ALD method) and an ALD method using plasma (plasma ALD method). In the thermal ALD method, the precursor reaction is performed using thermal energy, and in the plasma ALD method, the precursor reaction is performed in the radical state.

ＡＬＤ法は、極めて薄い膜が精度よく成膜できる。凹凸を有する面に対しても、表面被覆率が高く、膜密度が高い。 The ALD method can form an extremely thin film with high accuracy. The surface coverage is high and the film density is high even on the surface having irregularities.

＜プラズマＡＬＤ法＞
また、プラズマＡＬＤ法により成膜することで、熱を用いたＡＬＤ法（熱ＡＬＤ法）に比べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００℃以下でも成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、Ｎ２をプラズマによりラジカル化することができるため、酸化物のみならず窒化物を成膜することができる。 <Plasma ALD method>
Further, by forming the film by the plasma ALD method, it becomes possible to form the film at a lower temperature as compared with the ALD method using heat (thermal ALD method). The plasma ALD method can form a film without lowering the film forming rate even at 100° C. or lower. Further, in the plasma ALD method, N 2 can be radicalized by plasma, so that not only an oxide but also a nitride can be formed.

また、プラズマＡＬＤ法では、酸化剤の酸化力を高めることができる。これによりＡＬＤ法で膜形成を行う場合に膜中に残留するプリカーサ、あるいはプリカーサから脱離した有機成分を低減することができ、また膜中の炭素、塩素、水素などを低減することができ、不純物濃度の低い膜を有することができる。 Further, in the plasma ALD method, the oxidizing power of the oxidizing agent can be increased. Thereby, when the film is formed by the ALD method, the precursor remaining in the film or the organic component desorbed from the precursor can be reduced, and the carbon, chlorine, hydrogen, etc. in the film can be reduced. A film having a low impurity concentration can be included.

また、プラズマＡＬＤ法を行う場合には、ラジカル種を発生させる際、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもでき、基板あるいは当該保護膜が形成される膜に対するプラズマダメージを抑えることができる。 In the case of performing the plasma ALD method, when generating radical species, plasma can be generated in a state of being separated from the substrate such as ICP (Inductively Coupled Plasma), and the substrate or the protective film is formed. It is possible to suppress plasma damage to the film.

上記により、プラズマＡＬＤ法を用いることで、他の成膜方法に比べて、プロセス温度が下げることができ、かつ表面被覆率を高めることができ、当該膜を成膜することができる。これにより、外部からの水、水素の侵入を抑えることができる。したがって、トランジスタ特性の信頼性を向上させることができる。 As described above, by using the plasma ALD method, the process temperature can be lowered, the surface coverage can be increased, and the film can be formed as compared with other film forming methods. This makes it possible to prevent water and hydrogen from entering from the outside. Therefore, the reliability of the transistor characteristics can be improved.

＜ＡＬＤ装置に関する説明＞
図４（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は、成膜室（チャンバー１７０１）と、原料供給部１７１１ａ、１７１１ｂと、流量制御器である高速バルブ１７１２ａ、１７１２ｂと、原料導入口１７１３ａ、１７１３ｂと、原料排出口１７１４と、排気装置１７１５を有する。チャンバー１７０１内に設置される原料導入口１７１３ａ、１７１３ｂは供給管やバルブを介して原料供給部１７１１ａ、１７１１ｂとそれぞれ接続されており、原料排出口１７１４は、排出管やバルブや圧力調整器を介して排気装置１７１５と接続されている。 <Description of ALD device>
FIG. 4A shows an example of a film forming apparatus using the ALD method. A film forming apparatus utilizing the ALD method includes a film forming chamber (chamber 1701), raw material supply units 1711a and 1711b, high-speed valves 1712a and 1712b that are flow rate controllers, raw material inlets 1713a and 1713b, and a raw material discharge port. 1714 and an exhaust device 1715. Raw material introduction ports 1713a and 1713b installed in the chamber 1701 are connected to raw material supply units 1711a and 1711b via supply pipes and valves, respectively, and a raw material discharge port 1714 is connected via a discharge pipe, a valve and a pressure regulator. Connected to the exhaust device 1715.

チャンバー内部にはヒータを備えた基板ホルダ１７１６があり、その基板ホルダ上に被成膜させる基板１７００を配置する。 A substrate holder 1716 having a heater is provided inside the chamber, and the substrate 1700 to be subjected to film formation is placed on the substrate holder 1716.

原料供給部１７１１ａ、１７１１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。或いは、原料供給部１７１１ａ、１７１１ｂは、気体の原料ガスを供給する構成としてもよい。 In the raw material supply parts 1711a and 1711b, a raw material gas is formed from a solid raw material or a liquid raw material by a vaporizer or a heating means. Alternatively, the raw material supply units 1711a and 1711b may be configured to supply a gaseous raw material gas.

また、原料供給部１７１１ａ、１７１１ｂを２つ設けている例を示しているが特に限定されず、３つ以上設けてもよい。また、高速バルブ１７１２ａ、１７１２ｂは時間で精密に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ１７１２ａ、１７１２ｂは原料ガスの流量制御器であり、且つ、不活性ガスの流量制御器とも言える。 Further, an example in which two raw material supply units 1711a and 1711b are provided is shown, but the present invention is not particularly limited and three or more may be provided. Further, the high-speed valves 1712a and 1712b can be precisely controlled with time, and are configured to supply either the raw material gas or the inert gas. The high-speed valves 1712a and 1712b are flow rate controllers for the raw material gas and can also be said to be flow rate controllers for the inert gas.

図４（Ａ）に示す成膜装置では、基板１７００を基板ホルダ１７１６上に搬入し、チャンバー１７０１を密閉状態とした後、基板ホルダ１７１６のヒータ加熱により基板１７００を所望の温度（例えば、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排気装置１７１５による排気と、不活性ガスの供給と、排気装置１７１５による排気とを繰りかえすことで薄膜を基板表面に形成する。 In the film formation apparatus illustrated in FIG. 4A, after the substrate 1700 is loaded onto the substrate holder 1716 and the chamber 1701 is sealed, the substrate holder 1716 is heated by a heater to heat the substrate 1700 to a desired temperature (for example, 100° C.). Or higher or 150° C. or higher), a thin film is formed on the substrate surface by repeating the supply of the source gas, the exhaust of the exhaust device 1715, the supply of the inert gas, and the exhaust of the exhaust device 1715.

図４（Ａ）に示す成膜装置では、原料供給部１７１１ａ、１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を成膜することができる。また、原料供給部１７１１ａ、１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。 In the film forming apparatus illustrated in FIG. 4A, a kind selected from hafnium, aluminum, tantalum, zirconium, or the like by appropriately selecting a raw material (a volatile organometallic compound or the like) to be prepared in the raw material supply portions 1711a and 1711b. An insulating layer including an oxide containing any of the above elements (including a composite oxide) can be formed. Specifically, an insulating layer containing hafnium oxide, an insulating layer containing aluminum oxide, an insulating layer containing hafnium silicate, or an insulating layer containing aluminum silicate is used. A film can be formed. Further, by appropriately selecting a raw material (volatile organic metal compound or the like) to be prepared in the raw material supply units 1711a and 1711b, a thin film such as a metal layer such as a tungsten layer or a titanium layer or a nitride layer such as a titanium nitride layer can be formed. It is also possible to form a film.

例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部１７１１ｂから供給する第２の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。なお、窒素は電荷捕獲準位を消失させる機能を有する。したがって、原料ガスが窒素を含むことで、電荷捕獲準位密度の低い酸化ハフニウムを成膜することができる。 For example, when a hafnium oxide layer is formed by a film forming apparatus using the ALD method, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide or hafnium amide such as tetrakisdimethylamide hafnium (TDMAH)) is vaporized. the raw material gas, using two types of gas ozone (O 3) as an oxidizing agent. In this case, the first source gas supplied from the source supply unit 1711a is TDMAH, and the second source gas supplied from the source supply unit 1711b is ozone. The chemical formula of tetrakisdimethylamido hafnium is Hf[N(CH 3 ) 2 ] 4 . Other materials include tetrakis(ethylmethylamido)hafnium. Note that nitrogen has a function of eliminating the charge trap level. Therefore, since the source gas contains nitrogen, hafnium oxide having a low charge trap level density can be formed.

例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部１７１１ｂから供給する第２の原料ガスがＨ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。 For example, when an aluminum oxide layer is formed by a film forming apparatus using the ALD method, a raw material gas obtained by vaporizing a liquid containing a solvent and an aluminum precursor compound (such as TMA) and H 2 O as an oxidant are added. Use different types of gas. In this case, the first source gas supplied from the source supply unit 1711a is TMA, and the second source gas supplied from the source supply unit 1711b is H 2 O. The chemical formula of trimethylaluminum is Al(CH 3 ) 3 . Other material liquids include tris(dimethylamide)aluminum, triisobutylaluminum, aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate), and the like.

例えば、ＡＬＤ法を利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。 For example, when a silicon oxide film is formed by a film forming apparatus using the ALD method, hexachlorodisilane is adsorbed on the film forming surface, chlorine contained in the adsorbed substance is removed, and an oxidizing gas (O 2 , Dinitrogen oxide) radicals are supplied to react with the adsorbate.

例えば、ＡＬＤ法を利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。 For example, when forming a tungsten film by a film forming apparatus using the ALD method, WF 6 gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF 6 gas and H 2 gas are used. Two gases are sequentially and repeatedly introduced to form a tungsten film. Note that SiH 4 gas may be used instead of B 2 H 6 gas.

例えば、ＡＬＤ法を利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに代えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。 For example, in the case of forming an oxide semiconductor film, for example, an In—Ga—Zn—O film by a film formation apparatus using the ALD method, In(CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced. An In—O layer is formed, and then Ga(CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to form a GaO layer, and then Zn(CH 3 ) 2 gas and O 3 gas are successively and repeatedly introduced. Then, a ZnO layer is formed. The order of these layers is not limited to this example. Further, a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, or a Ga—Zn—O layer may be formed by mixing these gases. Incidentally, O 3 may be used of H 2 O gas obtained by bubbling with an inert gas such as Ar in place of the gas, but better to use an O 3 gas containing no H are preferred. Further, In (CH 3) 3 in place of the gas, In (C 2 H 5) 3 gas may be used. Further, Ga(C 2 H 5 ) 3 gas may be used instead of Ga(CH 3 ) 3 gas. Alternatively, Zn(CH 3 ) 2 gas may be used.

《マルチチャンバー製造装置》
また、図４（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図４（Ｂ）に示す。 <Multi-chamber manufacturing equipment>
In addition, FIG. 4B illustrates an example of a multi-chamber manufacturing apparatus including at least one film formation apparatus illustrated in FIG.

図４（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、不純物の混入防止やスループット向上を図っている。 The manufacturing apparatus shown in FIG. 4B is capable of continuously forming a stacked film without exposure to the air, thereby preventing impurities from entering and improving throughput.

図４（Ｂ）に示す製造装置は、ロード室１７０２、搬送室１７２０、前処理室１７０３、成膜室であるチャンバー１７０１、アンロード室１７０６を少なくとも有する。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、望ましくは減圧を維持させる。 The manufacturing apparatus illustrated in FIG. 4B includes at least a load chamber 1702, a transfer chamber 1720, a pretreatment chamber 1703, a chamber 1701 which is a film formation chamber, and an unload chamber 1706. In addition, the chamber of the manufacturing equipment (including load chamber, processing chamber, transfer chamber, film forming chamber, unload chamber, etc.) is an inert gas (nitrogen gas, etc.) whose dew point is controlled in order to prevent adhesion of moisture. Is preferably filled, and the reduced pressure is desirably maintained.

また、チャンバー１７０４、チャンバー１７０５は、チャンバー１７０１と同じＡＬＤ法を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよいし、スパッタリング法を利用する成膜装置としてもよいし、ＭＯＣＶＤ法を利用する成膜装置としてもよい。 Further, the chambers 1704 and 1705 may be a film forming apparatus using the same ALD method as the chamber 1701, a film forming apparatus using a plasma CVD method, or a film forming apparatus using a sputtering method. Alternatively, a film forming apparatus using the MOCVD method may be used.

例えば、チャンバー１７０４としてプラズマＣＶＤ法を利用する成膜装置とし、チャンバー１７０５としてＭＯＣＶＤ法を利用する成膜装置とし、積層膜を成膜する一例を以下に示す。 For example, an example of forming a stacked film by using a film formation apparatus using a plasma CVD method as the chamber 1704 and a film formation apparatus using an MOCVD method as the chamber 1705 is shown below.

図４（Ｂ）では搬送室１７２０の上面図が六角形の例を示しているが、積層膜の層数に応じて、それ以上の多角形としてより多くのチャンバーと連結させた製造装置としてもよい。また、図４（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また、図４（Ｂ）では枚葉式の例を示したが、複数枚の基板に対して成膜するバッチ式の成膜装置としてもよい。 In FIG. 4B, the top view of the transfer chamber 1720 shows an example of a hexagon, but depending on the number of layers of the laminated film, a polygon having a larger number than that may be used as a manufacturing apparatus connected to more chambers. Good. In addition, although the top surface shape of the substrate is shown as a rectangle in FIG. 4B, the shape is not particularly limited. Although an example of a single-wafer type is shown in FIG. 4B, a batch-type film forming apparatus for forming a film on a plurality of substrates may be used.

＜絶縁層１１０の形成＞
まず、基板１００上に絶縁層１１０を成膜する。絶縁層１１０は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの金属酸化物膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも後に金属酸化物層１２１となる第１の金属酸化物膜と接する積層の上層は酸化物半導体層１２２への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。 <Formation of insulating layer 110>
First, the insulating layer 110 is formed on the substrate 100. The insulating layer 110 is formed of, for example, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide by a plasma CVD method, a thermal CVD method (MOCVD method, ALD method), a sputtering method, or the like. Formed using a metal oxide film such as zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, or a mixture thereof. can do. Alternatively, a stack of any of the above materials may be used, and at least the upper layer of the stack which is in contact with the first metal oxide film to be the metal oxide layer 121 later is an excess oxygen which can serve as a source of oxygen to the oxide semiconductor layer 122. It is preferable to use a material containing

なお、絶縁層１１０を形成する上で、水素を含まない、あるいは水素の含有量が１％以下の材料を用いることで、酸化物半導体層中の酸素欠損の発生を抑制することができ、トランジスタの動作を安定させることができる。 Note that generation of oxygen vacancies in the oxide semiconductor layer can be suppressed by using a material which does not contain hydrogen or has a hydrogen content of 1% or less in forming the insulating layer 110, whereby the transistor can be formed. The operation of can be stabilized.

例えば、絶縁層１１０としてプラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコン膜を用いることができる。 For example, as the insulating layer 110, a 100-nm-thick silicon oxynitride film can be used by a plasma CVD method.

次に、第１の加熱処理を行って、絶縁層１１０に含まれる水、水素等を脱離させてもよい。この結果、絶縁層１１０に含まれる水、水素等の濃度を低減することが可能であり、加熱処理によって、後に形成される第１の金属酸化物膜への水、水素等の拡散量を低減することができる。 Next, the first heat treatment may be performed to remove water, hydrogen, and the like contained in the insulating layer 110. As a result, the concentration of water, hydrogen, and the like contained in the insulating layer 110 can be reduced, and the amount of diffusion of water, hydrogen, and the like to the later-formed first metal oxide film can be reduced by heat treatment. can do.

＜第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜の形成＞
続いて、絶縁層１１０上に、後に金属酸化物層１２１となる第１の金属酸化物膜、後に酸化物半導体層１２２となる酸化物半導体膜を成膜する。第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜は、スパッタリング法、ＭＯＣＶＤ法、ＰＬＤ法などにより形成することができ、スパッタリング法を用いて形成することがより好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。また、スパッタリング法において、対向ターゲット方式（対向電極方式、気相スパッタリング方式、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）方式ともいう）により作成することにより、成膜時のプラズマダメージを低減することができる。 <Formation of First Metal Oxide Film and Oxide Semiconductor Film to Become Oxide Semiconductor Layer 122>
Then, a first metal oxide film to be the metal oxide layer 121 later and an oxide semiconductor film to be the oxide semiconductor layer 122 later are formed over the insulating layer 110. The first metal oxide film and the oxide semiconductor film to be the oxide semiconductor layer 122 can be formed by a sputtering method, a MOCVD method, a PLD method, or the like, and a sputtering method is more preferable. As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method, or the like can be used. Further, in the sputtering method, plasma damage at the time of film formation can be reduced by using a facing target method (also referred to as a facing electrode method, a vapor phase sputtering method, or a VDSP (Vapor Deposition Sputtering) method).

例えば、酸化物半導体層１２２となる酸化物半導体膜をスパッタリング法により形成する場合、スパッタリング装置における各チャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空化（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは４００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。 For example, in the case where an oxide semiconductor film to be the oxide semiconductor layer 122 is formed by a sputtering method, each chamber in the sputtering apparatus has a cryopump in order to remove as much water as an impurity in the oxide semiconductor film as much as possible. A high vacuum (up to about 5×10 −7 Pa to about 1×10 −4 Pa) using a vacuum adsorption pump of various adsorption types, and the substrate on which a film is formed is set to 100° C. or higher, preferably 400° C. or higher. It is preferably heatable. Alternatively, it is preferable to combine a turbo molecular pump and a cold trap so that a gas containing a carbon component, water, etc. does not flow backward from the exhaust system into the chamber. Moreover, you may use the exhaust system which combined the turbo molecular pump and the cryopump.

高純度真性の酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化することも望ましい。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。 In order to obtain a highly pure intrinsic oxide semiconductor film, it is desirable not only to evacuate the chamber to a high vacuum, but also to highly purify the sputtering gas. Oxygen gas or argon gas used as a sputtering gas has a dew point of -40 °C or lower, preferably -80 °C or lower, more preferably -100 °C or lower. Can be prevented from being taken in as much as possible.

スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。 As a sputtering gas, a rare gas (typically argon), oxygen, or a mixed gas of a rare gas and oxygen is used as appropriate. In the case of a mixed gas of a rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to the rare gas.

なお、酸化物半導体層１２２となる酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上４２０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。 Note that when forming an oxide semiconductor film to be the oxide semiconductor layer 122, for example, when a sputtering method is used, the substrate temperature is 150 °C to 750 °C inclusive, preferably 150 °C to 450 °C inclusive, more preferably 200 °C. The CAAC-OS film can be formed by forming the oxide semiconductor film at a temperature of higher than or equal to °C and lower than or equal to 420 °C.

第１の金属酸化物膜は、酸化物半導体層１２２となる酸化物半導体膜よりも電子親和力が小さくなるように材料を選択することができる。 The material of the first metal oxide film can be selected so that the first metal oxide film has a smaller electron affinity than the oxide semiconductor film to be the oxide semiconductor layer 122.

また、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜において、例えばスパッタリング法により成膜する場合、マルチチャンバー方式のスパッタ装置を用いることで、第１の金属酸化物膜と酸化物半導体層１２２となる酸化物半導体膜は大気に露出することなく連続成膜することができる。その場合、第１の金属酸化物膜と酸化物半導体層１２２となる酸化物半導体膜の界面には余計な不純物などが入り込むことを抑えることができ、界面準位密度を低減することができる。この結果として、トランジスタの電気特性、とりわけ信頼性試験において特性を安定化させることができる。 In the case where the oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122 is formed by a sputtering method, for example, by using a multi-chamber system sputtering apparatus, the first metal oxide film is formed. The oxide semiconductor film to be the oxide semiconductor layer 122 can be continuously formed without being exposed to the air. In that case, extra impurities can be prevented from entering the interface between the first metal oxide film and the oxide semiconductor film to be the oxide semiconductor layer 122, and the interface state density can be reduced. As a result, it is possible to stabilize the electrical characteristics of the transistor, especially in reliability tests.

また、絶縁層１１０中にダメージがあった場合に、金属酸化物層１２１があることにより主要な電導パスとなる酸化物半導体層１２２をダメージ部から遠ざけることができ、結果としてトランジスタの電気特性、とりわけ信頼性試験において特性を安定化させることができる。 In addition, when the insulating layer 110 is damaged, the metal oxide layer 121 allows the oxide semiconductor layer 122, which is a main conductive path, to be kept away from the damaged portion. In particular, the characteristics can be stabilized in the reliability test.

例えば、第１の金属酸化物膜として、スパッタリング法により、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）を用いて厚さ２０ｎｍ成膜した絶縁膜を用いることができる。また、酸化物半導体膜としてスパッタリング法により、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用いて厚さ１５ｎｍ成膜した酸化物半導体膜を用いることができる。 For example, as the first metal oxide film, an insulating film formed to a thickness of 20 nm by a sputtering method using In:Ga:Zn=1:3:4 (atomic ratio) as a target can be used. Alternatively, as the oxide semiconductor film, an oxide semiconductor film formed by a sputtering method with a thickness of 15 nm by using In:Ga:Zn=1:1:1 (atomic ratio) as a target can be used.

なお、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜成膜後に第２の加熱処理を行うことにより、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜の酸素欠損量を低減することができる。 Note that after the oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122 is formed, the second heat treatment is performed, so that the first metal oxide film and the oxide semiconductor layer 122 are oxidized. The amount of oxygen vacancies in the object semiconductor film can be reduced.

第２の加熱処理の温度は、２５０℃以上基板歪み点未満、好ましくは３００℃以上６５０℃以下、更に好ましくは３５０℃以上５５０℃以下とする。 The temperature of the second heat treatment is 250 °C or higher and lower than the substrate strain point, preferably 300 °C or higher and 650 °C or lower, and more preferably 350 °C or higher and 550 °C or lower.

第２の加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気または乾燥空気（露点が−８０℃以下、好ましくは−１００℃以下、好ましくは−１２０℃以下である空気）雰囲気で加熱してもよい。または減圧状態で行えばよい。なお、上記乾燥空気の他、不活性ガスおよび酸素に水素、水などが含まれないことが好ましく、代表的には露点が−８０℃以下、好ましくは−１００℃以下であることが好ましい。処理時間は３分から２４時間とする。 The second heat treatment is performed in an inert gas atmosphere containing a rare gas such as helium, neon, argon, xenon, or krypton, or nitrogen. Alternatively, after heating in an inert gas atmosphere, heating may be performed in an oxygen atmosphere or a dry air (air having a dew point of −80° C. or lower, preferably −100° C. or lower, preferably −120° C. or lower) atmosphere. Alternatively, it may be performed under reduced pressure. In addition to the dry air, it is preferable that the inert gas and oxygen do not contain hydrogen, water and the like, and typically the dew point is −80° C. or lower, preferably −100° C. or lower. The processing time is 3 minutes to 24 hours.

なお、加熱処理において、電気炉の代わりに、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、不活性ガスが用いられる。 In the heat treatment, instead of the electric furnace, an apparatus for heating an object to be processed by heat conduction or heat radiation from a heating element such as a resistance heating element may be used. For example, an RTA (Rapid Thermal Anneal) device such as a GRTA (Gas Rapid Thermal Anneal) device or an LRTA (Lamp Rapid Thermal Anneal) device can be used. The LRTA device is a device for heating an object to be processed by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, and a high pressure mercury lamp. The GRTA device is a device that performs heat treatment using a high-temperature gas. As the high temperature gas, a rare gas such as argon or an inert gas such as nitrogen is used.

なお、第２の加熱処理は、後述する、金属酸化物層１２１、酸化物半導体層１２２を形成するエッチングの後に行ってもよい。 Note that the second heat treatment may be performed after etching, which is described later, for forming the metal oxide layer 121 and the oxide semiconductor layer 122.

例えば、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気において、４５０℃で１時間の加熱処理を行うことができる。 For example, after heat treatment is performed at 450° C. for one hour in a nitrogen atmosphere, heat treatment can be performed at 450° C. for one hour in an oxygen atmosphere.

以上の工程により、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜の酸素欠損の低減、また水素、水などの不純物を低減することができる。また、局在準位密度が低減された第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜を形成することができる。 Through the above steps, oxygen vacancies in the first metal oxide film and the oxide semiconductor film to be the oxide semiconductor layer 122 can be reduced and impurities such as hydrogen and water can be reduced. Further, the first metal oxide film with a reduced localized level density and the oxide semiconductor film to be the oxide semiconductor layer 122 can be formed.

なお、酸素を材料とした高密度のプラズマ照射により、加熱処理と同様の効果を得ることができる。照射時間は１分以上３時間以下、好ましくは３分以上２時間以下、より好ましくは５分以上１時間以下とする。 Note that the same effect as the heat treatment can be obtained by high-density plasma irradiation using oxygen as a material. The irradiation time is 1 minute or more and 3 hours or less, preferably 3 minutes or more and 2 hours or less, and more preferably 5 minutes or more and 1 hour or less.

＜第１の導電膜の形成＞
次に、酸化物半導体層１２２上にハードマスクとして用いる第１の導電膜を形成する。第１の導電膜は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学気相堆積（ＭＯＣＶＤ）法、メタル化学気相堆積法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む。）、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を用いて形成することができる。 <Formation of first conductive film>
Next, a first conductive film used as a hard mask is formed over the oxide semiconductor layer 122. The first conductive film is formed by sputtering, chemical vapor deposition (CVD) (metal organic chemical vapor deposition (MOCVD), metal chemical vapor deposition, atomic layer deposition (ALD), or plasma chemical vapor deposition). Deposition (including PECVD)), vapor deposition, pulsed laser deposition (PLD), and the like.

第１の導電膜の材料は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）などの材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。 The material of the first conductive film is copper (Cu), tungsten (W), molybdenum (Mo), gold (Au), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta), nickel. (Ni), chromium (Cr), lead (Pb), tin (Sn), iron (Fe), cobalt (Co), ruthenium (Ru), platinum (Pt), iridium (Ir), strontium (Sr), etc. It is preferable to form a simple substance made of a material, an alloy, or a single layer or a laminated layer of a conductive film containing a compound containing these as main components.

例えば、厚さ２０乃至１００ｎｍのタングステン膜をスパッタリング法により第１の導電膜として形成することができる。 For example, a tungsten film with a thickness of 20 to 100 nm can be formed as the first conductive film by a sputtering method.

本実施の形態では、ハードマスクとして第１の導電膜を形成しているが、これに限定されず、絶縁膜を形成してもよい。 Although the first conductive film is formed as the hard mask in this embodiment, the invention is not limited to this and an insulating film may be formed.

＜金属酸化物層１２１、酸化物半導体層１２２の形成＞
次に、リソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて、第１の導電膜を選択的にエッチングし、導電層１３０ｂを形成する。続いて、ハードマスク上のレジストを除去後、酸化物半導体層１２２となる酸化物半導体膜、第１の金属酸化物膜をそれぞれ選択的にエッチングし、酸化物半導体層１２２、金属酸化物層１２１を島状に形成する（図５参照）。なお、エッチング方法としては、ドライエッチング法を用いることができる。なお、導電層１３０ｂをハードマスクとして用いて酸化物半導体層をエッチングすることで、レジストマスクと比べてエッチングした後の酸化物半導体層のエッジラフネスを低減することができる。 <Formation of Metal Oxide Layer 121 and Oxide Semiconductor Layer 122>
Next, a resist mask is formed by a lithography process, and the first conductive film is selectively etched using the resist mask, so that the conductive layer 130b is formed. Then, after removing the resist over the hard mask, the oxide semiconductor film to be the oxide semiconductor layer 122 and the first metal oxide film are selectively etched to remove the oxide semiconductor layer 122 and the metal oxide layer 121. Are formed in an island shape (see FIG. 5). A dry etching method can be used as the etching method. Note that by etching the oxide semiconductor layer using the conductive layer 130b as a hard mask, edge roughness of the oxide semiconductor layer after etching can be reduced as compared with a resist mask.

＜金属酸化物膜１２３ａの形成＞
次に、酸化物半導体層１２２、絶縁層１１０上に金属酸化物層１２３として用いられる金属酸化物膜１２３ａを成膜する。金属酸化物膜１２３ａは、酸化物半導体膜、第１の金属酸化物膜と同様の方法で成膜することができ、金属酸化物膜１２３ａは、酸化物半導体膜よりも電子親和力が小さくなるように材料を選択することができる。 <Formation of Metal Oxide Film 123a>
Next, a metal oxide film 123a used as the metal oxide layer 123 is formed over the oxide semiconductor layer 122 and the insulating layer 110. The metal oxide film 123a can be formed by a method similar to that of the oxide semiconductor film and the first metal oxide film, and the metal oxide film 123a has an electron affinity lower than that of the oxide semiconductor film. The material can be selected.

また、金属酸化物膜１２３ａをロングスロー方式のスパッタリング法により成膜することで、溝部１７４における金属酸化物膜１２３ａの埋め込み性を向上させることができる。 In addition, by forming the metal oxide film 123a by a long-throw sputtering method, the filling property of the metal oxide film 123a in the groove portion 174 can be improved.

例えば、金属酸化物膜１２３ａとして、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットを用いて厚さ５ｎｍ成膜した酸化物半導体膜を用いることができる。 For example, as the metal oxide film 123a, an oxide semiconductor film having a thickness of 5 nm can be used with a target of In:Ga:Zn=1:3:2 (atomic ratio) by a sputtering method.

＜第１の絶縁膜の成膜＞
次に、金属酸化物膜１２３ａ上に後に絶縁層１７５となる第１の絶縁膜を成膜する。第１の絶縁膜は、絶縁層１１０と同様の方法で成膜することができる。 <Formation of first insulating film>
Next, a first insulating film to be the insulating layer 175 later is formed over the metal oxide film 123a. The first insulating film can be formed by a method similar to that of the insulating layer 110.

第１の絶縁膜は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化フッ化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの金属酸化物膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよい。 The first insulating film is formed by a plasma CVD method, a thermal CVD method (MOCVD method, ALD method), a sputtering method, or the like, for example, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon oxyfluoride, gallium oxide. , Metal oxide films such as germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide and tantalum oxide, nitride insulating films such as silicon nitride, silicon nitride oxide, aluminum nitride and aluminum nitride oxide, or these Can be formed by using a mixed material of Alternatively, a stack of the above materials may be used.

＜第１の絶縁膜の平坦化＞
次に、第１の絶縁膜の平坦化処理を行い、絶縁層１７５ｂを形成する（図６参照）。平坦化処理は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、ドライエッチング法、リフロー法などを用いて行うことができる。また、ＣＭＰ法を用いて平坦化する場合には、第１の絶縁膜上に第１の絶縁膜と組成の異なる膜を導入することにより、ＣＭＰ処理後の基板面内の絶縁層１７５ｂの膜厚を均一にすることができる。 <Planarization of first insulating film>
Next, the first insulating film is planarized to form the insulating layer 175b (see FIG. 6). The planarization treatment can be performed by a CMP (Chemical Mechanical Polishing) method, a dry etching method, a reflow method, or the like. In the case of planarization using the CMP method, a film having a composition different from that of the first insulating film is introduced over the first insulating film, so that the film of the insulating layer 175b in the substrate surface after the CMP treatment is formed. The thickness can be made uniform.

＜溝部の形成＞
次に、平坦化した絶縁層１７５ｂ上にリソグラフィ工程によりレジストマスクを形成する。なお、当該絶縁層上に有機膜を塗布してから、あるいは、レジストマスク上に塗布してからリソグラフィ工程を行ってもよい。当該有機膜は、プロピレングリコールモノメチルエーテル、乳酸エチルなど、を有することができる。当該有機膜をもちいることで、露光時の反射防止効果のほか、レジストマスクと膜との密着性の向上、解像性の向上などの効果を有する。当該有機膜は、他の工程にも用いることができる。 <Formation of groove>
Next, a resist mask is formed over the planarized insulating layer 175b by a lithography process. Note that the lithographic step may be performed after the organic film is applied over the insulating layer or after being applied over the resist mask. The organic film can include propylene glycol monomethyl ether, ethyl lactate, or the like. By using the organic film, not only the antireflection effect at the time of exposure but also the effect of improving the adhesion between the resist mask and the film and improving the resolution can be obtained. The organic film can be used in other steps as well.

なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光、液浸露光、ＥＵＶ（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−Ｖｉｏｌｅｔ）露光などの細線加工に適した方法を用いてレジストマスク加工を行い、当該レジストマスクを用いてエッチングが行われればよい。なお、電子ビーム露光でレジストマスクを形成する場合、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を１００ｎｍ以下、３０ｎｍ以下、さらには２０ｎｍ以下とするトランジスタを形成することができる。または、Ｘ線等を用いた露光技術によって微細な加工を行ってもよい。 Note that in the case of forming a transistor having an extremely short channel length, resist mask processing is performed using a method suitable for thin line processing such as electron beam exposure, immersion exposure, or EUV (Extreme Ultra-Violet) exposure. Etching may be performed using a resist mask. Note that when a resist mask is formed by electron beam exposure, if a positive resist is used as the resist mask, the exposure region can be minimized and throughput can be improved. By using such a method, a transistor with a channel length of 100 nm or less, 30 nm or less, further 20 nm or less can be formed. Alternatively, fine processing may be performed by an exposure technique using X-rays or the like.

当該レジストマスクを用いて、金属酸化物膜１２３ａが露出するまで、絶縁層１７５ｂに対してドライエッチング法により溝加工処理を行う。当該加工処理により、絶縁層１７５、溝部１７４が形成される。 Using the resist mask, a groove processing process is performed on the insulating layer 175b by a dry etching method until the metal oxide film 123a is exposed. The insulating layer 175 and the groove 174 are formed by the processing.

なお、溝部１７４の形状は、基板面に対して垂直形状であることが好ましい。 The shape of the groove 174 is preferably vertical to the substrate surface.

なお、溝部１７４の加工方法は、上記方法に限定されない。例えば、レジストマスクだけでなく、ハードマスクを用いてもよいし、リソグラフィ工程においてハーフトーンマスクを用いて、レジストマスクの形状を制御してもよい。また、ナノインプリント法などによりマスクの形状を制御してもよい。当該方法は、他の工程にも適用することができる。 The method of processing the groove 174 is not limited to the above method. For example, not only a resist mask but also a hard mask may be used, or a halftone mask may be used in a lithography process to control the shape of the resist mask. Further, the shape of the mask may be controlled by a nanoimprint method or the like. The method can be applied to other steps.

＜第２の絶縁膜１５０ａの形成＞
次に、金属酸化物膜１２３ａ、および絶縁層１７５上にゲート絶縁層１５０となる第２の絶縁膜１５０ａを形成する。第２の絶縁膜１５０ａには、例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）などを用いることができる。なお、第２の絶縁膜１５０ａは、上記材料の積層であってもよい。第２の絶縁膜１５０ａは、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、などを用いて形成することができる。また、第２の絶縁膜１５０ａは、絶縁層１１０と同様の方法を適宜用いて形成することができる。 <Formation of second insulating film 150a>
Next, the second insulating film 150a to be the gate insulating layer 150 is formed over the metal oxide film 123a and the insulating layer 175. The second insulating film 150a includes, for example, aluminum oxide (AlO x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and silicon nitride oxide (SiN x O y ). ), silicon nitride (SiN x ), gallium oxide (GaO x ), germanium oxide (GeO x ), yttrium oxide (YO x ), zirconium oxide (ZrO x ), lanthanum oxide (LaO x ), neodymium oxide (NdO x ). , Hafnium oxide (HfO x ) and tantalum oxide (TaO x ) can be used. Note that the second insulating film 150a may be a stack of any of the above materials. The second insulating film 150a can be formed by a sputtering method, a CVD method (a plasma CVD method, a MOCVD method, an ALD method, or the like), an MBE method, or the like. The second insulating film 150a can be formed by using a method similar to that of the insulating layer 110 as appropriate.

例えば、第２の絶縁膜１５０ａとしてプラズマＣＶＤ法により酸化窒化シリコンを１０ｎｍ形成することができる。 For example, 10 nm of silicon oxynitride can be formed as the second insulating film 150a by a plasma CVD method.

＜導電膜１６０ａの形成＞
次に、第２の絶縁膜１５０ａ上にゲート電極層１６０となる導電膜１６０ａを成膜する。（図７参照）。導電膜１６０ａとしては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはこれらを主成分とする合金材料を用いることができる。導電膜１６０ａは、スパッタリング法やＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより形成することができる。また、導電膜１６０ａとしては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。 <Formation of conductive film 160a>
Next, a conductive film 160a to be the gate electrode layer 160 is formed over the second insulating film 150a. (See Figure 7). Examples of the conductive film 160a include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), copper (Cu), yttrium (Y), zirconium (Zr), molybdenum ( Mo), ruthenium (Ru), silver (Ag), tantalum (Ta), tungsten (W), or an alloy material containing these as main components can be used. The conductive film 160a can be formed by a sputtering method, a CVD method (a plasma CVD method, a MOCVD method, an ALD method, or the like), an MBE method, an evaporation method, a plating method, or the like. As the conductive film 160a, a conductive film containing nitrogen may be used, or a stack of the conductive film and a conductive film containing nitrogen may be used.

例えば、導電膜１６０ａとして、窒化チタンをＡＬＤ法により厚さ１０ｎｍ形成し、タングステンをメタルＣＶＤ法により厚さ１５０ｎｍ形成した積層構造を用いることができる。 For example, as the conductive film 160a, a stacked-layer structure in which titanium nitride is formed to a thickness of 10 nm by an ALD method and tungsten is formed to a thickness of 150 nm by a metal CVD method can be used.

＜平坦化処理＞
次に、平坦化処理を行う。平坦化処理は、ＣＭＰ法、ドライエッチング法などを用いて行うことができる。平坦化処理は、第２の絶縁膜１５０ａが露出した時点で終了してもよいし、絶縁層１７５が露出した時点で終了してもよい。これにより、ゲート電極層１６０、ゲート絶縁層１５０を形成することができる（図８参照）。 <Flatization process>
Next, a flattening process is performed. The planarization treatment can be performed by a CMP method, a dry etching method, or the like. The planarization treatment may be terminated when the second insulating film 150a is exposed or may be terminated when the insulating layer 175 is exposed. Thus, the gate electrode layer 160 and the gate insulating layer 150 can be formed (see FIG. 8).

＜絶縁層１７５のエッチバック処理＞
次に、絶縁層１７５をドライエッチング法によりエッチバック処理を行い、金属酸化物膜１２３ａを露出させる。さらに、ゲート電極層１６０と重畳していない部分の金属酸化物膜１２３ａをエッチングし、金属酸化物層１２３を形成する（図９参照）。 <Etchback treatment of insulating layer 175>
Next, the insulating layer 175 is etched back by a dry etching method to expose the metal oxide film 123a. Further, the metal oxide film 123a in a portion which does not overlap with the gate electrode layer 160 is etched to form the metal oxide layer 123 (see FIG. 9).

なお、図９に示す構造を形成する方法は、上記に限定されない。 Note that the method for forming the structure illustrated in FIG. 9 is not limited to the above.

例えば、図１０に示すように溝部１７４に金属酸化物層１２３ｂ、ゲート絶縁層１５０ｂ、ゲート電極層１６０を有する構造としてもよい。または、図１１に示すように第２の絶縁膜１５０ａが金属酸化物膜１２３ａ上に形成された構造としてもよい。 For example, as shown in FIG. 10, the groove 174 may have a structure including the metal oxide layer 123b, the gate insulating layer 150b, and the gate electrode layer 160. Alternatively, as shown in FIG. 11, the second insulating film 150a may be formed on the metal oxide film 123a.

＜イオン添加処理＞
次に、酸化物半導体層１２２に対してイオン１６７の添加処理を行う（図１２参照）。添加する材料は、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、ホウ素（Ｂ）、リン（Ｐ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などを用いることができる。添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン注入法、高密度プラズマ処理法等がある。なお、微細化においては、イオン注入法を用いることで、所定のイオン以外の不純物の添加を抑えることができるので、好ましい。また、イオンドーピング法、プラズマ浸漬イオン注入法は、大面積を処理する場合に優れている。 <Ion addition treatment>
Next, addition treatment of the ions 167 is performed on the oxide semiconductor layer 122 (see FIG. 12). Materials to be added are hydrogen (H), helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), boron (B), phosphorus (P), tungsten (W), Aluminum (Al) or the like can be used. As a method of adding, there are an ion doping method, an ion implantation method, a plasma immersion ion implantation method, a high density plasma treatment method and the like. Note that in miniaturization, it is preferable to use an ion implantation method because addition of impurities other than predetermined ions can be suppressed. Further, the ion doping method and the plasma immersion ion implantation method are excellent when processing a large area.

当該イオン添加処理において、イオンの加速電圧は、イオン種と注入深さに応じて調整することが望ましい。例えば、１ｋＶ以上１００ｋＶ以下、３ｋＶ以上６０ｋＶ以下とすることができる。また、イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすることが望ましい。 In the ion addition process, it is desirable to adjust the ion acceleration voltage according to the ion species and the implantation depth. For example, it can be 1 kV or more and 100 kV or less, 3 kV or more and 60 kV or less. Further, the dose amount of ions is 1×10 12 ions/cm 2 or more and 1×10 17 ions/cm 2 or less, preferably 1×10 14 ions/cm 2 or more and 5×10 16 ions/cm 2 or less. desirable.

イオン添加処理により、酸化物半導体層１２２に酸素欠損が形成され、低抵抗領域１２５を有することができる（図１３参照）。なお、酸化物半導体層１２２において、ゲート電極層と重畳する領域にもイオンが拡散し、低抵抗領域１２５がゲート電極層と重畳する部分にも形成される場合がある。 By the ion addition treatment, oxygen vacancies are formed in the oxide semiconductor layer 122, so that the low resistance region 125 can be provided (see FIG. 13). Note that in the oxide semiconductor layer 122, ions may diffuse into a region overlapping with the gate electrode layer and the low-resistance region 125 might be formed in a portion overlapping with the gate electrode layer.

また、イオン添加処理後に加熱処理を行うことにより、イオン添加処理時に生じた膜の損傷を修復することができる。 In addition, by performing heat treatment after the ion addition treatment, damage to the film generated during the ion addition treatment can be repaired.

次に、後に絶縁層１８０となる第３の絶縁膜を形成する。第３の絶縁膜の形成方法は、絶縁層１１０と同様とすることができる。第３の絶縁膜を成膜した後、平坦化することが望ましい。 Next, a third insulating film to be the insulating layer 180 later is formed. The method for forming the third insulating film can be similar to that for the insulating layer 110. It is desirable that the third insulating film be formed and then planarized.

次に第３の絶縁膜に開口部を設けるためにドライエッチング法によりエッチングを行う。 Next, etching is performed by a dry etching method to provide an opening in the third insulating film.

次に、開口部に導電層１９０となる第３の導電膜を形成した後、平坦化処理を行い、導電層１９０を形成する。 Next, after forming a third conductive film to be the conductive layer 190 in the opening portion, planarization treatment is performed to form the conductive layer 190.

次に、導電層１９０上に導電層１９５となる第４の導電膜を形成する。第４の導電膜に対してフォトリソグラフィ法、ナノインプリンティング法などを用いることにより、導電層１９５を形成する。 Next, a fourth conductive film to be the conductive layer 195 is formed over the conductive layer 190. The conductive layer 195 is formed by using a photolithography method, a nanoimprinting method, or the like for the fourth conductive film.

上記作製方法を用いることにより、トランジスタ１０を形成することができる。上記作製方法を用いることで、チャネル長が１００ｎｍ以下、３０ｎｍ以下、さらには２０ｎｍ以下のきわめて微細なトランジスタを安定して作製することができる。 The transistor 10 can be formed by using the above manufacturing method. By using the above manufacturing method, an extremely fine transistor with a channel length of 100 nm or less, 30 nm or less, and further 20 nm or less can be stably manufactured.

なお、トランジスタ１０は、ゲート絶縁層１５０がゲート電極層の側面に接する領域を有してもよい（図１４参照）。 Note that the transistor 10 may have a region in which the gate insulating layer 150 is in contact with the side surface of the gate electrode layer (see FIG. 14).

＜トランジスタ１０の変形例１：トランジスタ１１＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１１について、図１５を用いて説明する。 <Modification Example of Transistor 1: Transistor 11>
A transistor 11 having a different shape from the transistor 10 illustrated in FIGS. 1A to 1C will be described with reference to FIGS.

図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）は、トランジスタ１１の上面図および断面図である。図１５（Ａ）はトランジスタ１１の上面図であり、図１５（Ｂ）は、図１５（Ａ）の一点鎖線Ｂ１−Ｂ２間、図１５（Ｃ）は、Ｂ３−Ｂ４間の断面図である。 15A, 15B, and 15C are a top view and a cross-sectional view of the transistor 11. 15A is a top view of the transistor 11, FIG. 15B is a cross-sectional view taken along alternate long and short dash line B1-B2 in FIG. 15A, and FIG. 15C is a cross-sectional view taken along B3-B4. ..

トランジスタ１１は、絶縁層１７０、絶縁層１７２を有している点が、トランジスタ１０と異なる。 The transistor 11 is different from the transistor 10 in that the transistor 11 includes an insulating layer 170 and an insulating layer 172.

《絶縁層１７０》
絶縁層１７０には、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上有することができる。 <<Insulation layer 170>>
The insulating layer 170 includes oxygen, nitrogen, fluorine, aluminum (Al), magnesium (Mg), silicon (Si), gallium (Ga), germanium (Ge), yttrium (Y), zirconium (Zr), lanthanum (La). ), neodymium (Nd), hafnium (Hf), tantalum (Ta), titanium (Ti), and the like. Aluminum oxide (AlO x), magnesium oxide (MgO x), silicon oxide (SiO x), silicon oxynitride (SiO x N y), silicon nitride oxide (SiN x O y), silicon nitride (SiN x), gallium oxide (GaO x), germanium oxide (GeO x), yttrium oxide (YO x), zirconium oxide (ZrO x), lanthanum oxide (LaO x), neodymium oxide (NdO x), hafnium oxide (HfO x) and tantalum oxide ( It can have one or more of TaO x ).

絶縁層１７０には、酸化アルミニウム（ＡｌＯｘ）膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３への混入防止、主成分材料である酸素の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３からの放出防止、絶縁層１１０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。 The insulating layer 170 preferably includes an aluminum oxide (AlO x ) film. The aluminum oxide film can have a blocking effect of not allowing the film to permeate both impurities such as hydrogen and moisture, and oxygen. Therefore, the aluminum oxide film is used for the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 which are impurities such as hydrogen and moisture which change the electrical characteristics of the transistor during and after the manufacturing process of the transistor. It has an effect of preventing mixing into oxygen, preventing release of oxygen which is a main component material from the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, and preventing unnecessary release of oxygen from the insulating layer 110. It is suitable for use as a protective film.

また、絶縁層１７０は、酸素供給能力を有する膜とすることが好ましい。絶縁層１７０を成膜時に、他の酸化物層との界面に混合層を形成し、かつ混合層または他の酸化物層に酸素が補填され、その後の加熱処理によって、酸素が酸化物半導体層中に拡散し、酸化物半導体層中の酸素欠損に対して、酸素を補填することができ、トランジスタ特性（例えば、しきい値電圧、信頼性など）を向上させることができる。 Further, the insulating layer 170 is preferably a film having an oxygen supply capability. When the insulating layer 170 is formed, a mixed layer is formed at an interface with another oxide layer and oxygen is filled in the mixed layer or the other oxide layer, and oxygen is added to the oxide semiconductor layer by heat treatment performed later. Oxygen vacancies diffused in the oxide semiconductor layer can be supplemented with oxygen, so that transistor characteristics (eg, threshold voltage and reliability) can be improved.

また、絶縁層１７０は、単層でもよいし、積層でもよい。また、絶縁層の上側、あるいは、下側に他の絶縁層を有してもよい。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。当該絶縁層は、化学量論組成よりも多くの酸素を有することが好ましい。当該絶縁層から放出される酸素はゲート絶縁層１５０、あるいは絶縁層１１０を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。 The insulating layer 170 may be a single layer or a stacked layer. Further, another insulating layer may be provided above or below the insulating layer. For example, an insulating film containing one or more of magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide is used. be able to. The insulating layer preferably has more oxygen than the stoichiometric composition. Oxygen released from the insulating layer can be diffused into the channel formation region of the oxide semiconductor layer 122 through the gate insulating layer 150 or the insulating layer 110; therefore, oxygen is included in oxygen vacancies formed in the channel formation region. Can be compensated for. Therefore, stable electrical characteristics of the transistor can be obtained.

《絶縁層１７２》
絶縁層１７２には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７２は上記材料の積層であってもよい。 <<Insulation layer 172>>
The insulating layer 172 has oxygen (O), nitrogen (N), fluorine (F), aluminum (Al), magnesium (Mg), silicon (Si), gallium (Ga), germanium (Ge), yttrium (Y). , Zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf), tantalum (Ta), titanium (Ti), and the like. For example, aluminum oxide (AlO x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride oxide (SiN x O y ), silicon nitride (SiN x ), Gallium oxide (GaO x ), germanium oxide (GeO x ), yttrium oxide (YO x ), zirconium oxide (ZrO x ), lanthanum oxide (LaO x ), neodymium oxide (NdO x ), hafnium oxide (HfO x ) and oxidation. An insulating film containing one or more kinds of tantalum (TaO x ) can be used. The insulating layer 172 may be a stack of any of the above materials.

絶縁層１７２には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３への混入防止、主成分材料である酸素の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３からの放出防止、絶縁層１１０からの酸素の放出防止の効果を有する保護膜として用いることに適している。 The insulating layer 172 preferably contains an aluminum oxide film. The aluminum oxide film can have a blocking effect of not allowing the film to permeate both impurities such as hydrogen and moisture, and oxygen. Therefore, the aluminum oxide film is used for the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 which are impurities such as hydrogen and moisture which change the electrical characteristics of the transistor during and after the manufacturing process of the transistor. As a protective film having an effect of preventing entry into oxygen, preventing release of oxygen which is a main component material from the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, and preventing release of oxygen from the insulating layer 110. Suitable for use.

また、絶縁層１７２は、保護膜としての機能を有することができる。絶縁層１７２を設けることで、ゲート絶縁層１５０に対して、プラズマダメージから保護することができる。これにより、チャネル近傍に電子トラップが設けられることを抑えることができる。 Further, the insulating layer 172 can have a function as a protective film. By providing the insulating layer 172, the gate insulating layer 150 can be protected from plasma damage. This can prevent the electron trap from being provided in the vicinity of the channel.

＜トランジスタ１１の作製方法＞
トランジスタ１１の作製方法を図１６乃至図１８を用いて説明する。なお、トランジスタ１０の作製方法と同様の部分については、当該説明を援用する。 <Method for manufacturing transistor 11>
A method for manufacturing the transistor 11 will be described with reference to FIGS. Note that the description of the same portion as the manufacturing method of the transistor 10 is incorporated.

＜絶縁層１７２の形成＞
絶縁層１１０、酸化物半導体層１２２、ゲート電極層１６０上に絶縁層１７２を成膜する（図１６参照）。なお、絶縁層１７２を成膜することにより、酸化物半導体層１２２、ゲート絶縁層１５０がプラズマダメージを受ける恐れがあるため、ＭＯＣＶＤ法、ＡＬＤ法で成膜したものを用いることが好ましい。 <Formation of insulating layer 172>
An insulating layer 172 is formed over the insulating layer 110, the oxide semiconductor layer 122, and the gate electrode layer 160 (see FIG. 16). Note that the oxide semiconductor layer 122 and the gate insulating layer 150 may be damaged by plasma by forming the insulating layer 172; therefore, it is preferable to use a film formed by an MOCVD method or an ALD method.

また、絶縁層１７２の厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下であることが好ましい。 Further, the thickness of the insulating layer 172 is preferably 1 nm to 30 nm inclusive, more preferably 3 nm to 10 nm inclusive.

また、絶縁層１７２を成膜後に酸化物半導体層１２２に対してイオン添加処理を行ってもよい（図１６参照）。これにより、低抵抗領域を形成しつつ、イオン添加処理時の酸化物半導体層１２２の損傷を低減することができる（図１７参照）。 Further, the oxide semiconductor layer 122 may be subjected to ion addition treatment after the insulating layer 172 is formed (see FIG. 16). Accordingly, damage to the oxide semiconductor layer 122 during the ion addition treatment can be reduced while forming the low resistance region (see FIG. 17).

また、絶縁層１７２は成膜後にリソグラフィ法、ナノインプリンティング法、ドライエッチング法などを用いて加工して設けてもよいし、成膜するのみとしてもよい。 The insulating layer 172 may be provided after being processed by a lithography method, a nanoimprinting method, a dry etching method, or the like, or may be formed only.

＜絶縁層１７０の形成＞
次に、絶縁層１７２上に、絶縁層１７０形成する。絶縁層１７０は単層としてもよいし、積層としてもよい。絶縁層１７０は、絶縁層１１０と同様の材料、方法などを用いて形成することができる。 <Formation of insulating layer 170>
Next, the insulating layer 170 is formed over the insulating layer 172. The insulating layer 170 may be a single layer or a stacked layer. The insulating layer 170 can be formed using a material and a method similar to those of the insulating layer 110.

また、絶縁層１７０は、スパッタリング法により形成した酸化アルミニウム膜とすることが好ましい。スパッタリング法で酸化アルミニウム膜を成膜する際に、成膜時に使用するガスとして、酸素ガスを有することが望ましい。また、酸素ガスは１体積％以上１００体積％以下、好ましくは４体積％以上１００体積％以下、さらに好ましくは１０体積％以上１００体積％以下有することが望ましい。酸素を１体積％以上とすることで、当該絶縁層中、あるいは接する絶縁層に対して余剰酸素を供給することができる。また、当該層に接した層に対して酸素を添加することができる。 Further, the insulating layer 170 is preferably an aluminum oxide film formed by a sputtering method. When forming an aluminum oxide film by a sputtering method, it is desirable to have oxygen gas as a gas used during the film formation. Further, it is desirable that the oxygen gas has an amount of 1 vol% or more and 100 vol% or less, preferably 4 vol% or more and 100 vol% or less, and more preferably 10 vol% or more and 100 vol% or less. By setting oxygen to 1% by volume or more, surplus oxygen can be supplied to the insulating layer in contact with or in contact with the insulating layer. Further, oxygen can be added to the layer in contact with the layer.

例えば、絶縁層１７０として、酸化アルミニウムをターゲットに用いて、スパッタリング時に用いるガスとして、酸素ガスを５０体積％含有させて成膜を行い、厚さは２０ｎｍ乃至４０ｎｍとすることができる。 For example, the insulating layer 170 can be formed to have a thickness of 20 nm to 40 nm by using aluminum oxide as a target and including 50 volume% of oxygen gas as a gas used in sputtering.

次に、加熱処理を行うことが好ましい。当該加熱処理は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上５００℃以下、更に好ましくは３００℃以上４５０℃以下とすることができる。当該加熱処理により、絶縁層（例えば絶縁層１１０）に添加された酸素１７３が拡散し、酸化物半導体層１２２まで移動し、酸化物半導体層１２２中に存在する酸素欠損に対して酸素を補填することができる（図１８参照）。 Next, heat treatment is preferably performed. The heat treatment can be typically performed at 150 °C or higher and lower than the substrate strain point, preferably 250 °C or higher and 500 °C or lower, and more preferably 300 °C or higher and 450 °C or lower. By the heat treatment, oxygen 173 added to the insulating layer (eg, the insulating layer 110) diffuses and moves to the oxide semiconductor layer 122, and oxygen vacancies in the oxide semiconductor layer 122 are filled with oxygen. (See FIG. 18).

本実施の形態では、酸素雰囲気下で、４００℃１時間の加熱処理を行うことができる。 In this embodiment, heat treatment can be performed at 400° C. for one hour in an oxygen atmosphere.

なお、当該加熱処理は、その他の工程においても、随時行ってもよい。加熱処理を行うことで、膜中に存在する欠陥を修復することができ、また界面準位密度を低減することができる。 Note that the heat treatment may be performed at any time in other steps as well. By performing the heat treatment, defects existing in the film can be repaired and the interface state density can be reduced.

＜酸素の添加＞
なお、酸素を添加する処理は、絶縁層１７０を介した処理に限らず行ってもよい。酸素を添加する処理は、絶縁層１１０、絶縁層１７５に行ってもよいし、第１の金属酸化物膜、金属酸化物膜１２３ａに対して行ってもよい、その他の絶縁層に行ってもよい。添加する酸素として、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸素を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン注入法等がある。 <Addition of oxygen>
Note that the treatment of adding oxygen is not limited to the treatment through the insulating layer 170 and may be performed. The treatment of adding oxygen may be performed on the insulating layers 110 and 175, may be performed on the first metal oxide film and the metal oxide film 123a, or may be performed on other insulating layers. Good. As oxygen to be added, any one or more of oxygen radicals, oxygen atoms, oxygen atom ions, oxygen molecular ions, and the like are used. As a method for adding oxygen, there are an ion doping method, an ion implantation method, a plasma immersion ion implantation method, and the like.

なお、酸素を添加する方法としてイオン注入法を用いる場合、酸素原子イオンを用いてもよいし、酸素分子イオンを用いてもよい。酸素分子イオンを用いると、添加される膜へのダメージを低減することが可能である。酸素分子イオンは、当該酸素が添加される膜表面で分離し、酸素原子イオンとなって添加される。酸素分子から酸素原子に分離するためにエネルギーが使用されるため、酸素分子イオンを当該酸素が添加される膜に添加した場合における酸素原子イオンあたりのエネルギーは、酸素原子イオンを当該酸素が添加される膜に添加した場合と比較して低い。このため、当該酸素が添加される膜のダメージを低減できる。 Note that when an ion implantation method is used as a method for adding oxygen, oxygen atom ions or oxygen molecule ions may be used. The use of oxygen molecular ions can reduce damage to the added film. The oxygen molecular ions are separated on the surface of the film to which the oxygen is added, and become oxygen atom ions to be added. Since energy is used to separate oxygen molecules into oxygen atoms, the energy per oxygen atom ion when the oxygen molecule ion is added to the film to which the oxygen is added is the oxygen atom ion to which the oxygen is added. It is lower than when added to the film. Therefore, damage to the film to which the oxygen is added can be reduced.

また、酸素分子イオンを用いることで、当該酸素が添加される膜に注入される酸素原子イオンそれぞれのエネルギーが低減するため、酸素原子イオンが注入される位置が浅い。このため、のちの加熱処理において、酸素原子が移動しやすくなり、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３に、より多くの酸素を供給することができる。 Further, by using oxygen molecular ions, the energy of each oxygen atom ion implanted into the film to which the oxygen is added is reduced, so that the position where the oxygen atom ion is implanted is shallow. Therefore, oxygen atoms are easily moved in later heat treatment, and more oxygen can be supplied to the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123.

また、酸素分子イオンを注入する場合は、酸素原子イオンを注入する場合と比較して、酸素原子イオンあたりのエネルギーが低い。このため、酸素分子イオンを用いて注入することで、加速電圧を高めることが可能であり、スループットを高めることが可能である。また、酸素分子イオンを用いて注入することで、酸素原子イオンを用いた場合と比較して、ドーズ量を半分にすることが可能である。この結果、スループットを高めることができる。 Further, in the case of implanting oxygen molecule ions, the energy per oxygen atom ion is lower than in the case of implanting oxygen atom ions. Therefore, by implanting using oxygen molecular ions, the acceleration voltage can be increased and the throughput can be increased. Further, by implanting with oxygen molecular ions, the dose amount can be halved as compared with the case of using oxygen atom ions. As a result, the throughput can be increased.

当該酸素が添加される膜に酸素を添加する場合、当該酸素が添加される膜に酸素原子イオンの濃度プロファイルのピークが位置するような条件を用いて、当該酸素が添加される膜に酸素を添加することが好ましい。この結果、酸素原子イオンを注入する場合に比べて、注入時の加速電圧を下げることができ、当該酸素が添加される膜のダメージを低減することが可能である。即ち、当該酸素が添加される膜の欠陥量を低減することができ、トランジスタの電気特性の変動を抑制することが可能である。さらには、絶縁層１１０および金属酸化物層１２１界面における酸素原子の添加量が、１×１０２１ａｔｏｍｓ／ｃｍ３未満、または１×１０２０ａｔｏｍｓ／ｃｍ３未満、または１×１０１９ａｔｏｍｓ／ｃｍ３未満となるように、当該酸素が添加される膜に酸素を添加することで、絶縁層１１０に添加される酸素の量を低減できる。この結果、当該酸素が添加される膜へのダメージを低減することが可能であり、トランジスタの電気特性の変動を抑制することができる。 When oxygen is added to the film to which the oxygen is added, oxygen is added to the film to which the oxygen is added under conditions such that the peak of the concentration profile of oxygen atom ions is located in the film to which the oxygen is added. It is preferable to add. As a result, compared with the case of implanting oxygen atom ions, the acceleration voltage at the time of implantation can be lowered, and the damage to the film to which the oxygen is added can be reduced. That is, the amount of defects in the film to which oxygen is added can be reduced and fluctuations in electric characteristics of the transistor can be suppressed. Further, the amount of oxygen atoms added at the interface between the insulating layer 110 and the metal oxide layer 121 is less than 1×10 21 atoms/cm 3 , or less than 1×10 20 atoms/cm 3 , or 1×10 19 atoms/cm 3. By adding oxygen to the film to which the oxygen is added so as to be less than 3, the amount of oxygen added to the insulating layer 110 can be reduced. As a result, damage to the film to which oxygen is added can be reduced, and fluctuations in the electrical characteristics of the transistor can be suppressed.

また、酸素を有する雰囲気で発生させたプラズマに当該酸素が添加される膜を曝すプラズマ処理（プラズマ浸漬イオン注入法）により、当該酸素が添加される膜に酸素を添加してもよい。酸素を有する雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の酸化性気体を有する雰囲気がある。なお、基板１００側にバイアスを印加した状態で発生したプラズマに当該酸素が添加される膜を曝すことで、当該酸素が添加される膜への酸素添加量を増加させることが可能であり好ましい。このようなプラズマ処理を行う装置の一例として、アッシング装置がある。 Alternatively, oxygen may be added to the film to which oxygen is added by plasma treatment (plasma immersion ion implantation method) in which the film to which oxygen is added is exposed to plasma generated in an atmosphere containing oxygen. As the atmosphere containing oxygen, there is an atmosphere containing an oxidizing gas such as oxygen, ozone, dinitrogen monoxide, or nitrogen dioxide. Note that it is possible to increase the amount of oxygen added to the film to which the oxygen is added by exposing the film to which the oxygen is added to plasma generated with a bias applied to the substrate 100 side, which is preferable. An ashing device is an example of a device that performs such plasma processing.

例えば、加速電圧を６０ｋＶとし、ドーズ量が２×１０１６／ｃｍ２の酸素分子イオンをイオン注入法により絶縁層１１０に添加することができる。 For example, the acceleration voltage is set to 60 kV, and oxygen molecular ions with a dose of 2×10 16 /cm 2 can be added to the insulating layer 110 by an ion implantation method.

上記工程は、トランジスタ１０、その他のトランジスタにも適用することができる。 The above steps can be applied to the transistor 10 and other transistors.

以上により、酸化物半導体膜の局在準位密度が低減され、優れた電気特性を有するトランジスタを作製することができる。また、経時変化やストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。 Through the above steps, the localized state density of the oxide semiconductor film is reduced, so that a transistor having excellent electric characteristics can be manufactured. In addition, a highly reliable transistor with less change over time and changes in electrical characteristics due to a stress test can be manufactured.

＜トランジスタ１０の変形例２：トランジスタ１２＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１２について、図１９を用いて説明する。 <Modification 2 of Transistor 10: Transistor 12>
A transistor 12 having a different shape from the transistor 10 illustrated in FIGS. 1A to 1C will be described with reference to FIGS.

図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）は、トランジスタ１２の上面図および断面図である。図１９（Ａ）はトランジスタ１２の上面図であり、図１９（Ｂ）は、図１９（Ａ）の一点鎖線Ｃ１−Ｃ２間、図１９（Ｃ）は、Ｃ３−Ｃ４間の断面図である。 19A, 19B, and 19C are a top view and a cross-sectional view of the transistor 12, respectively. 19A is a top view of the transistor 12, FIG. 19B is a cross-sectional view taken along dashed-dotted line C1-C2 in FIG. 19A, and FIG. 19C is a cross-sectional view taken along C3-C4. ..

トランジスタ１２は、金属酸化物層１２３が酸化物半導体層１２２、金属酸化物層１２１の側端部と接する領域を有している点と、導電層１６５を有している点で、トランジスタ１０と異なる。なお、トランジスタ１２では、金属酸化物膜１２３ａをエッチングせずに金属酸化物層１２３として用いることができる。 The transistor 12 is different from the transistor 10 in that the metal oxide layer 123 has a region in contact with the side end portions of the oxide semiconductor layer 122 and the metal oxide layer 121 and the conductive layer 165. different. Note that in the transistor 12, the metal oxide film 123a can be used as the metal oxide layer 123 without being etched.

《導電層１６５》
導電層１６５には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはシリコンなどの材料を有することができる。また、導電層１６５は、積層とすることができる。積層とする場合、例えば上記材料の窒化物など、窒素を含んだ材料と組み合わせて用いてもよい。 <<Conductive layer 165>>
The conductive layer 165 includes, for example, aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), copper (Cu), yttrium (Y), zirconium (Zr), molybdenum ( It can have materials such as Mo), ruthenium (Ru), silver (Ag), tantalum (Ta), tungsten (W), or silicon. Further, the conductive layer 165 can be a stacked layer. In the case of stacking, it may be used in combination with a material containing nitrogen, such as a nitride of the above material.

導電層１６５は、ゲート電極層１６０と同様の機能を有することができる。導電層１６５は、ゲート電極層１６０と同電位を印加する構成としてもよいし、異なる電位を印加できる構成としてもよい。 The conductive layer 165 can have a function similar to that of the gate electrode layer 160. The conductive layer 165 may have either the same potential as the gate electrode layer 160 or a different potential.

また、導電層１６５を設けたトランジスタ１２においては、絶縁層１１０はゲート絶縁層１５０と同様の構造、および機能を有することができる。 In the transistor 12 provided with the conductive layer 165, the insulating layer 110 can have a structure and a function similar to those of the gate insulating layer 150.

上記構造とすることで、イオン添加処理時の酸化物半導体層の損傷を抑制することができる（図２０、図２１参照）。また、酸化物半導体層１２２の側端部を保護することができる。以上により、トランジスタの電気特性を安定させることができる。 With the above structure, damage to the oxide semiconductor layer at the time of ion addition treatment can be suppressed (see FIGS. 20 and 21). In addition, a side end portion of the oxide semiconductor layer 122 can be protected. As described above, the electrical characteristics of the transistor can be stabilized.

＜トランジスタ１０の変形例３：トランジスタ１３＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１３について、図２２を用いて説明する。 <Modification 3 of Transistor 10: Transistor 13>
A transistor 13 having a different shape from the transistor 10 illustrated in FIG. 1 will be described with reference to FIG.

図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）は、トランジスタ１３の上面図および断面図である。図２２（Ａ）はトランジスタ１３の上面図であり、図２２（Ｂ）は、図２２（Ａ）の一点鎖線Ｄ１−Ｄ２間、図２２（Ｃ）は、Ｄ３−Ｄ４間の断面図である。 22A, 22B, and 22C are a top view and a cross-sectional view of the transistor 13. 22A is a top view of the transistor 13, FIG. 22B is a cross-sectional view taken along dashed-dotted line D1-D2 in FIG. 22A, and FIG. 22C is a cross-sectional view taken along D3-D4. ..

トランジスタ１３は、トランジスタ１２と同様に金属酸化物層１２３が酸化物半導体層１２２、金属酸化物層１２１のチャネル長方向、およびチャネル幅方向の側端部と接する領域を有する点に加えて、ゲート絶縁層１５１、ゲート絶縁層１５２を有している点で、トランジスタ１０と異なる。 Similarly to the transistor 12, the transistor 13 has a gate in addition to the point where the metal oxide layer 123 has a region in contact with the oxide semiconductor layer 122 and the side end portions in the channel length direction and the channel width direction of the metal oxide layer 121. The transistor 10 is different from the transistor 10 in that the insulating layer 151 and the gate insulating layer 152 are provided.

《ゲート絶縁層１５１、ゲート絶縁層１５２》
ゲート絶縁層１５１、ゲート絶縁層１５２は、ゲート絶縁層１５０と同様の材料を有することができる。 <<Gate Insulating Layer 151, Gate Insulating Layer 152>>
The gate insulating layer 151 and the gate insulating layer 152 can have a material similar to that of the gate insulating layer 150.

なお、ゲート絶縁層１５１と、ゲート絶縁層１５２は、異なる材料で構成されることが好ましい。 Note that the gate insulating layer 151 and the gate insulating layer 152 are preferably formed using different materials.

＜トランジスタ１３の作製方法＞
トランジスタ１３の作製方法を図２３乃至図２６を用いて説明する。なお、トランジスタ１０の作製方法と同様の部分については、当該説明を援用する。 <Method for manufacturing transistor 13>
A method for manufacturing the transistor 13 will be described with reference to FIGS. Note that the description of the same portion as the manufacturing method of the transistor 10 is incorporated.

＜ゲート絶縁層１５１の形成＞
金属酸化物層１２３成膜後にゲート絶縁層１５１を形成する。ゲート絶縁層１５１は、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、などを用いて形成することができる。 <Formation of gate insulating layer 151>
After forming the metal oxide layer 123, the gate insulating layer 151 is formed. The gate insulating layer 151 can be formed by a sputtering method, a CVD method (a plasma CVD method, a MOCVD method, an ALD method, or the like), an MBE method, or the like.

例えば、ゲート絶縁層１５１としてＡＬＤ法により酸化アルミニウムを５ｎｍ形成することができる。 For example, as the gate insulating layer 151, aluminum oxide can be formed to a thickness of 5 nm by an ALD method.

＜絶縁膜１５２ａの形成＞
次に、溝部１７４形成後のゲート絶縁層１５１、絶縁層１７５上に絶縁膜１５２ａ、導電膜１６０ａを形成する（図２３参照）。 <Formation of insulating film 152a>
Next, the insulating film 152a and the conductive film 160a are formed over the gate insulating layer 151 and the insulating layer 175 after the groove portion 174 is formed (see FIG. 23).

絶縁膜１５２ａは、トランジスタ１０の第２の絶縁膜１５０ａと同様の材料、方法を用いて形成することができる。例えば、絶縁膜１５２ａとしてプラズマＣＶＤ法により酸化シリコンを５ｎｍ形成することができる。 The insulating film 152a can be formed using a material and a method similar to those of the second insulating film 150a of the transistor 10. For example, as the insulating film 152a, silicon oxide can be formed to a thickness of 5 nm by a plasma CVD method.

次に、絶縁膜１５２ａ、導電膜１６０ａに対して平坦化処理を行うことにより、ゲート電極層１６０、絶縁層１５２ｂを形成する（図２４参照）。 Next, the gate electrode layer 160 and the insulating layer 152b are formed by performing planarization treatment on the insulating film 152a and the conductive film 160a (see FIG. 24).

次に、絶縁層１７５をゲート絶縁層１５１が露出するまでエッチングする。さらに絶縁層１５２ｂにおいて、ゲート電極層１６０と重畳する部分を除いてエッチングすることで、ゲート絶縁層１５２を形成することができる。 Next, the insulating layer 175 is etched until the gate insulating layer 151 is exposed. Further, the gate insulating layer 152 can be formed by etching the insulating layer 152b except a portion which overlaps with the gate electrode layer 160.

次に、イオン１６７の添加処理を行う（図２５参照）。イオン添加処理は、ゲート絶縁層１５１、金属酸化物層１２３を介して、酸化物半導体層１２２に対して行い、低抵抗領域１２５を形成する（図２６参照）。 Next, the ion 167 is added (see FIG. 25). The ion addition treatment is performed on the oxide semiconductor layer 122 through the gate insulating layer 151 and the metal oxide layer 123 to form the low resistance region 125 (see FIG. 26).

上記方法を用いることで、例えば微細なトランジスタ作製時の金属酸化物層１２３などの膜減りを低減できる。また、加工時に生じる損傷を低減することができる。したがって、微細なトランジスタにおいても、形状を安定化させることができる。また、トランジスタの電気特性の向上並びに信頼性を向上させることができる。 By using the above method, film loss of the metal oxide layer 123 or the like when a fine transistor is manufactured can be reduced, for example. In addition, it is possible to reduce damage caused during processing. Therefore, the shape of a minute transistor can be stabilized. In addition, electric characteristics and reliability of the transistor can be improved.

＜トランジスタ１０の変形例４：トランジスタ１４＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１４について、図２７を用いて説明する。 <Modification 4 of Transistor 10: Transistor 14>
A transistor 14 having a different shape from the transistor 10 illustrated in FIG. 1 will be described with reference to FIG.

図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）は、トランジスタ１４の上面図および断面図である。図２７（Ａ）はトランジスタ１４の上面図であり、図２７（Ｂ）は、図２７（Ａ）の一点鎖線Ｅ１−Ｅ２間、図２７（Ｃ）は、Ｅ３−Ｅ４間の断面図である。 27A, 27B, and 27C are a top view and a cross-sectional view of the transistor 14. 27A is a top view of the transistor 14, FIG. 27B is a cross-sectional view taken along alternate long and short dash line E1-E2 in FIG. 27A, and FIG. 27C is a cross-sectional view taken along E3-E4. ..

トランジスタ１４は、金属酸化物層１２３の形状は、トランジスタ１２と同様であり、ゲート絶縁層１５０がゲート電極層１６０の側面と接する領域を有する点と、ゲート絶縁層１５０の側面と接する領域を有する絶縁層１７６が設けられている点でトランジスタ１０と異なる。 In the transistor 14, the shape of the metal oxide layer 123 is similar to that of the transistor 12, and the gate insulating layer 150 has a region in contact with a side surface of the gate electrode layer 160 and a region in contact with a side surface of the gate insulating layer 150. It differs from the transistor 10 in that the insulating layer 176 is provided.

なお、基板の底面と、ゲート電極層の側面の接線とがなす角（勾配）は、３０度以上９０度未満、好ましくは、６０度以上８５度以下とすることが望ましい。 The angle (gradient) formed by the bottom surface of the substrate and the tangent to the side surface of the gate electrode layer is 30 degrees or more and less than 90 degrees, preferably 60 degrees or more and 85 degrees or less.

上記構造とすることにより、低抵抗領域１２５の大きさの制御が可能となる。これにより、オン電流を向上させることができる。また、トランジスタの特性を安定させることができる。 With the above structure, the size of the low resistance region 125 can be controlled. As a result, the on-current can be improved. In addition, the characteristics of the transistor can be stabilized.

《絶縁層１７６》
絶縁層１７６は、絶縁層１７５と同様の材料を用いて構成できる。 <<Insulation layer 176>>
The insulating layer 176 can be formed using a material similar to that of the insulating layer 175.

＜トランジスタ１４の作製方法＞
トランジスタ１４の作製方法を図２８乃至図３２を用いて説明する。なお、他のトランジスタの作製方法と同様の部分については、当該説明を援用する。 <Method for manufacturing transistor 14>
A method for manufacturing the transistor 14 will be described with reference to FIGS. Note that for the same portions as those in the method for manufacturing the other transistors, the description is incorporated.

金属酸化物膜１２３ａ上に設けられた溝部１７４に第２の絶縁膜１５０ａ、導電膜１６０ａを形成する（図２８参照）。 The second insulating film 150a and the conductive film 160a are formed in the groove 174 provided over the metal oxide film 123a (see FIG. 28).

なお、図２８は、作製過程は図７と同様であるが、溝部１７４を設ける上で、基板底面と絶縁層１７５の側面の接線がなす角（勾配）は、３０度以上９０度未満、好ましくは、６０度以上８５度以下とすることが望ましい。 28A and 28B, although the manufacturing process is similar to that in FIGS. 7A and 7B, an angle (gradient) formed by a tangent line between the bottom surface of the substrate and the side surface of the insulating layer 175 in forming the groove portion 174 is 30 degrees or more and less than 90 degrees, preferably Is preferably 60 degrees or more and 85 degrees or less.

上記勾配については、絶縁層１７５と対向する導電膜１６０ａにおいても同様に得ることができる。 The above gradient can be similarly obtained in the conductive film 160a facing the insulating layer 175.

次に、第２の絶縁膜１５０ａ、導電膜１６０ａに対して、平坦化処理を行うことにより、ゲート電極層１６０、ゲート絶縁層１５０を形成する（図２９参照）。 Next, the second insulating film 150a and the conductive film 160a are planarized to form the gate electrode layer 160 and the gate insulating layer 150 (see FIG. 29).

次に、ゲート電極層１６０をマスクとして、絶縁層１７５、ゲート絶縁層１５０をドライエッチング法により、金属酸化物膜１２３ａが露出するまでエッチングすることにより金属酸化物層１２３、および絶縁層１７６を形成する（図３０参照）。絶縁層１７６は、側壁としての機能を有することができる。上記工程を用いることで、側壁を自己整合的に形成することができるため、工程を簡略化することができる。 Next, the metal oxide layer 123 and the insulating layer 176 are formed by etching the insulating layer 175 and the gate insulating layer 150 by a dry etching method using the gate electrode layer 160 as a mask until the metal oxide film 123a is exposed. (See FIG. 30). The insulating layer 176 can function as a sidewall. By using the above steps, the sidewalls can be formed in a self-aligning manner, so that the steps can be simplified.

次に、イオン１６７の添加処理をすることにより（図３１参照）、低抵抗領域を形成する（図３２参照）。 Next, a low resistance region is formed (see FIG. 32) by performing addition treatment of ions 167 (see FIG. 31).

なお、絶縁層１７６を有することにより、例えば加熱処理を行った際にイオンが横方向に拡散し、イオン添加していない領域がそのイオンを含んでも、低抵抗領域の大きさを制御することが可能である。したがって、チャネル長が１００ｎｍ以下、６０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下となってもトランジスタを安定して動作させることができる。 Note that by including the insulating layer 176, the size of the low-resistance region can be controlled even when ions are laterally diffused when heat treatment is performed and the region where no ion is added contains the ions, for example. It is possible. Therefore, the transistor can operate stably even when the channel length is 100 nm or less, 60 nm or less, 30 nm or less, or 20 nm or less.

なお、トランジスタ１４は、絶縁層１７０を設ける構成としてもよい（図３３参照）。また、金属酸化物層１２３を加工して設ける構成としてもよい（図３４参照）。また、ゲート絶縁層１５０となる第２の絶縁膜１５０ａを溝部形成前に設ける構成としてもよい（図３５参照）。 Note that the transistor 14 may have a structure in which the insulating layer 170 is provided (see FIG. 33). Alternatively, the metal oxide layer 123 may be processed and provided (see FIG. 34). Alternatively, the second insulating film 150a to be the gate insulating layer 150 may be provided before the formation of the groove portion (see FIG. 35).

また、基板底面とゲート電極層１６０の側面の接線がなす角（勾配）が大きい場合には、絶縁層１７６を有しない領域を有する場合がある（図３６参照）。 Further, in the case where the angle (gradient) formed by the tangent line between the bottom surface of the substrate and the side surface of the gate electrode layer 160 is large, there may be a region without the insulating layer 176 (see FIG. 36).

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態２）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。 (Embodiment 2)
<Structure of oxide semiconductor>
The structure of the oxide semiconductor will be described below.

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。 Oxide semiconductors are classified into single crystal oxide semiconductors and other non-single crystal oxide semiconductors. As the non-single-crystal oxide semiconductor, a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), or a pseudo-amorphous oxide semiconductor (a-like oxide OS). : Amorphous-like oxide semiconductor) and an amorphous oxide semiconductor.

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。 From another viewpoint, the oxide semiconductor is classified into an amorphous oxide semiconductor and a crystalline oxide semiconductor other than the amorphous oxide semiconductor. As the crystalline oxide semiconductor, a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS, or the like can be given.

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。 Amorphous structure is generally isotropic and does not have a heterogeneous structure, metastable state in which the arrangement of atoms is not fixed, bond angle is flexible, short-range order but long-range order It is said that they do not have

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。 That is, a stable oxide semiconductor cannot be called a completely amorphous oxide semiconductor. In addition, an oxide semiconductor that is not isotropic (eg, has a periodic structure in a minute region) cannot be called a completely amorphous oxide semiconductor. On the other hand, the a-like OS is not isotropic but has an unstable structure including a void (also referred to as a void). The a-like OS is physically similar to an amorphous oxide semiconductor in that it is unstable.

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。 <CAAC-OS>
First, the CAAC-OS will be described.

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。 The CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。 A case where the CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction) will be described. For example, when the CAAC-OS including InGaZnO 4 crystals classified into the space group R-3m is subjected to structural analysis by an out-of-plane method, a diffraction angle (2θ) is obtained as illustrated in FIG. Shows a peak near 31°. Since this peak is assigned to the (009) plane of the InGaZnO 4 crystal, in the CAAC-OS, the crystal has c-axis orientation and the c-axis is a plane which forms a film of the CAAC-OS (formation target). It is also confirmed that it is oriented in a direction substantially perpendicular to the upper surface). In addition to the peak near 2θ of 31°, a peak may appear near 2θ of 36°. The peak near 2θ of 36° is due to the crystal structure classified into the space group Fd-3m. Therefore, CAAC-OS preferably does not show the peak.

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。 On the other hand, when a structural analysis is performed on the CAAC-OS by an in-plane method in which X-rays are incident from a direction parallel to the formation surface, a peak appears at 2θ of around 56°. This peak is assigned to the (110) plane of the InGaZnO 4 crystal. Then, even if 2θ is fixed near 56° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), it is clear as shown in FIG. 37(B). No peak appears. On the other hand, when a single crystal InGaZnO 4 was subjected to φ scan with 2θ fixed at around 56°, as shown in FIG. 37C, six peaks attributed to a crystal plane equivalent to the (110) plane were observed. To be done. Therefore, from the structural analysis using XRD, it can be confirmed that the CAAC-OS has irregular a-axis and b-axis orientations.

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３７（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３７（Ｅ）に示す。図３７（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３７（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３７（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。 Next, the CAAC-OS analyzed by electron diffraction will be described. For example, when an electron beam having a probe diameter of 300 nm is incident on a CAAC-OS including InGaZnO 4 crystals in parallel to a surface on which the CAAC-OS is formed, a diffraction pattern (restricted area) as shown in FIG. Electron diffraction pattern) may appear. This diffraction pattern contains spots due to the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction also shows that the pellets included in the CAAC-OS have c-axis orientation and the c-axis is oriented in a direction substantially perpendicular to the formation surface or the top surface. On the other hand, FIG. 37E shows a diffraction pattern when an electron beam having a probe diameter of 300 nm is incident on the same sample perpendicularly to the sample surface. From FIG. 37E, a ring-shaped diffraction pattern is confirmed. Therefore, even by electron diffraction using an electron beam with a probe diameter of 300 nm, it is found that the a-axis and the b-axis of the pellet included in the CAAC-OS do not have orientation. Note that the first ring in FIG. 37E is considered to be derived from the (010) plane and the (100) plane of the InGaZnO 4 crystal. The second ring in FIG. 37E is considered to be derived from the (110) plane and the like.

また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 When a composite analysis image (also referred to as a high-resolution TEM image) of a bright field image and a diffraction pattern of CAAC-OS is observed with a transmission electron microscope (TEM), a plurality of pellets are confirmed. You can On the other hand, even in a high-resolution TEM image, a boundary between pellets, that is, a grain boundary (also referred to as a grain boundary) may not be clearly confirmed in some cases. Therefore, it can be said that in the CAAC-OS, electron mobility is less likely to be reduced due to the crystal grain boundaries.

図３８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。 FIG. 38A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface. A spherical aberration correction (Spherical Aberration Corrector) function was used for the observation of the high-resolution TEM image. A high-resolution TEM image using the spherical aberration correction function is particularly called a Cs-corrected high-resolution TEM image. The Cs-corrected high-resolution TEM image can be observed with, for example, an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.

図３８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。 From FIG. 38A, a pellet which is a region where metal atoms are arranged in layers can be confirmed. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be called a nanocrystal (nc). Further, the CAAC-OS can be referred to as an oxide semiconductor having CANC (C-Axis Aligned nanocrystals). The pellet reflects unevenness on the surface on which the CAAC-OS is formed or on the upper surface, and is parallel to the surface on which the CAAC-OS is formed or the upper surface.

また、図３８（Ｂ）および図３８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３８（Ｄ）および図３８（Ｅ）は、それぞれ図３８（Ｂ）および図３８（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。 Further, FIGS. 38B and 38C show Cs-corrected high-resolution TEM images of a plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface. 38(D) and 38(E) are images obtained by performing image processing on FIG. 38(B) and FIG. 38(C), respectively. The method of image processing will be described below. First, an FFT image is acquired by performing a fast Fourier transform (FFT: Fast Fourier Transform) processing of FIG. 38(B). Then, relative to the origin in the FFT image acquired, for masking leaves a range between 5.0 nm -1 from 2.8 nm -1. Next, the masked FFT image is subjected to inverse fast Fourier transform (IFFT) processing to obtain an image-processed image. The image thus obtained is called an FFT filtered image. The FFT filtered image is an image obtained by extracting the periodic component from the Cs-corrected high resolution TEM image, and shows a lattice arrangement.

図３８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。 In FIG. 38(D), the broken portion shows the disordered lattice arrangement. The area surrounded by the broken line is one pellet. And the part shown by the broken line is the connecting portion between the pellets. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape. The shape of the pellet is not limited to the regular hexagonal shape, and is often a non-regular hexagonal shape.

図３８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形が形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。 In FIG. 38E, a dotted line indicates a region between the lattice-aligned regions and another lattice-aligned region, and a dashed line indicates the lattice arrangement direction. Even in the vicinity of the dotted line, no clear grain boundary can be confirmed. A distorted hexagon can be formed by connecting the surrounding grid points around the grid point near the dotted line. That is, it is understood that the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is because the CAAC-OS can tolerate strain due to a non-dense atomic arrangement in the ab plane direction, a change in the bond distance between atoms due to substitution with a metal element, or the like. Conceivable.

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。 As described above, the CAAC-OS has a c-axis orientation and has a strained crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor having a CAA crystal (c-axis-aligned ab-plane-anchored crystal).

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。 CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be lowered due to entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies).

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。 Note that the impurities are elements other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, and transition metal elements. For example, an element such as silicon which has a stronger bonding force with oxygen than a metal element forming the oxide semiconductor deprives the oxide semiconductor of oxygen, which disturbs the atomic arrangement of the oxide semiconductor and reduces crystallinity. It becomes a factor. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have a large atomic radius (or a molecular radius), which disturbs the atomic arrangement of the oxide semiconductor and causes deterioration of crystallinity.

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。 When the oxide semiconductor has impurities or defects, characteristics thereof may be changed by light, heat, or the like. For example, an impurity contained in the oxide semiconductor may serve as a carrier trap or a carrier generation source. For example, oxygen vacancies in the oxide semiconductor might serve as carrier traps or serve as carrier generation sources by capturing hydrogen.

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。 The CAAC-OS with few impurities and oxygen vacancies is an oxide semiconductor with low carrier density. Specifically, it is less than 8×10 11 pieces/cm 3 , preferably less than 1×10 11 /cm 3 , more preferably less than 1×10 10 pieces/cm 3 and 1×10 −9 pieces/cm 3. An oxide semiconductor having the above carrier density can be obtained. Such an oxide semiconductor is referred to as a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor. The CAAC-OS has a low impurity concentration and a low density of defect states. That is, it can be said that the oxide semiconductor has stable characteristics.

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。 <nc-OS>
Next, the nc-OS will be described.

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。 A case where the nc-OS is analyzed by XRD will be described. For example, when structural analysis is performed on the nc-OS by the out-of-plane method, no peak showing orientation is observed. That is, the nc-OS crystal has no orientation.

また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３９（Ｂ）に示す。図３９（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。 In addition, for example, when an nc-OS including a crystal of InGaZnO 4 is thinned and an electron beam with a probe diameter of 50 nm is made incident on a region with a thickness of 34 nm in parallel to a formation surface, FIG. A ring-shaped diffraction pattern (nano-beam electron diffraction pattern) as shown is observed. Further, FIG. 39B shows a diffraction pattern (nano-beam electron diffraction pattern) when an electron beam with a probe diameter of 1 nm is incident on the same sample. From FIG. 39B, a plurality of spots are observed in the ring-shaped region. Therefore, in the nc-OS, ordering is not confirmed when an electron beam having a probe diameter of 50 nm is incident, but ordering is confirmed when an electron beam having a probe diameter of 1 nm is incident.

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。 When an electron beam with a probe diameter of 1 nm is incident on a region with a thickness of less than 10 nm, an electron diffraction pattern in which spots are arranged in a substantially regular hexagon is observed, as shown in FIG. 39(C). There are cases where Therefore, it is found that the nc-OS has a highly ordered region, that is, a crystal in the thickness range of less than 10 nm. In addition, since the crystals are oriented in various directions, there are regions where a regular electron diffraction pattern is not observed.

図３９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。 FIG. 39D shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed in a direction substantially parallel to the formation surface. In the high-resolution TEM image, the nc-OS has a region where crystal parts can be confirmed, such as a portion indicated by an auxiliary line, and a region where clear crystal parts cannot be confirmed. The crystal part included in the nc-OS has a size of 1 nm to 10 nm, in particular, a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which a crystal part has a size of more than 10 nm and 100 nm or less is referred to as a microcrystalline oxide semiconductor. In the nc-OS, for example, in a high-resolution TEM image, crystal grain boundaries may not be clearly confirmed in some cases. Note that nanocrystals may have the same origin as pellets in CAAC-OS. Therefore, the crystal part of nc-OS may be called a pellet below.

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。 As described above, the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, in particular, a region of 1 nm to 3 nm). Further, in the nc-OS, no regularity is found in the crystal orientation between different pellets. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。 In addition, since the crystal orientations between pellets (nanocrystals) do not have regularity, nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals) or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。 The nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than the a-like OS or an amorphous oxide semiconductor. However, in the nc-OS, no regularity is found in the crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。 <a-like OS>
The a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.

図４０に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４０（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４０（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４０（Ａ）および図４０（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。 FIG. 40 shows a high-resolution cross-sectional TEM image of a-like OS. Here, FIG. 40A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation. FIG. 40B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e − ) at 4.3×10 8 e − /nm 2 . From FIGS. 40A and 40B, it is found that a stripe-like bright region extending in the vertical direction is observed in the a-like OS from the start of electron irradiation. Also, it is found that the shape of the bright region changes after the electron irradiation. The bright region is presumed to be a void or a low density region.

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。 The a-like OS has an unstable structure because it has a void. In the following, since the a-like OS has a more unstable structure than the CAAC-OS and the nc-OS, a structure change due to electron irradiation is shown.

試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。 As samples, a-like OS, nc-OS and CAAC-OS are prepared. All the samples are In-Ga-Zn oxides.

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。 First, a high-resolution cross-sectional TEM image of each sample is acquired. From the high-resolution cross-sectional TEM image, each sample has a crystal part.

なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。 Note that a unit cell of a crystal of InGaZnO 4 has a structure in which three layers of In—O layers and six layers of Ga—Zn—O layers, nine layers in total, are layered in the c-axis direction. Are known. The spacing between these adjacent layers is about the same as the lattice spacing (also referred to as the d value) of the (009) plane, and the value is determined to be 0.29 nm from the crystal structure analysis. Therefore, in the following, a portion in which the lattice fringe spacing is 0.28 nm or more and 0.30 nm or less is regarded as the InGaZnO 4 crystal part. Note that the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.

図４１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４１より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４１より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。 FIG. 41 is an example in which the average size of the crystal parts (22 to 30 points) of each sample was investigated. The length of the above-mentioned lattice fringes is the size of the crystal part. From FIG. 41, it is found that in the a-like OS, the crystal part becomes larger according to the cumulative irradiation amount of electrons related to acquisition of the TEM image and the like. From FIG. 41, a crystal part (also referred to as an initial nucleus), which had a size of about 1.2 nm in the initial observation with TEM, had a cumulative irradiation dose of electrons (e − ) of 4.2×10 8 e − /nm. In No. 2 , it can be seen that it has grown to a size of about 1.9 nm. On the other hand, in the nc-OS and the CAAC-OS, there is no change in the size of the crystal part in the range of the cumulative electron dose from the start of electron irradiation to 4.2×10 8 e − /nm 2. I understand. From FIG. 41, it is found that the sizes of the crystal parts of the nc-OS and the CAAC-OS are about 1.3 nm and about 1.8 nm, respectively, regardless of the cumulative dose of electrons. For electron beam irradiation and TEM observation, a Hitachi Transmission Electron Microscope H-9000NAR was used. The electron beam irradiation conditions were such that the acceleration voltage was 300 kV, the current density was 6.7×10 5 e − /(nm 2 ·s), and the diameter of the irradiation region was 230 nm.

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。 As described above, in the a-like OS, crystal growth may be observed by electron irradiation. On the other hand, in the nc-OS and the CAAC-OS, almost no crystal part growth due to electron irradiation is observed. That is, it is found that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。 Further, since it has a void, the a-like OS has a lower density than the nc-OS and the CAAC-OS. Specifically, the density of a-like OS is 78.6% or more and less than 92.3% of the density of a single crystal having the same composition. Further, the density of nc-OS and the density of CAAC-OS are 92.3% or more and less than 100% of the density of a single crystal having the same composition. It is difficult to form an oxide semiconductor having a single crystal density of less than 78%.

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。 For example, in an oxide semiconductor satisfying In:Ga:Zn=1:1:1 [atomic ratio], the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g/cm 3 . Therefore, for example, in an oxide semiconductor satisfying In:Ga:Zn=1:1:1 [atomic ratio], the density of a-like OS is 5.0 g/cm 3 or more and less than 5.9 g/cm 3. .. In addition, for example, in an oxide semiconductor satisfying In:Ga:Zn=1:1:1 [atomic ratio], the density of nc-OS and the density of CAAC-OS are 5.9 g/cm 3 or more and 6.3 g/cm 3 or more. It is less than cm 3 .

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。 When single crystals having the same composition do not exist, the density corresponding to the single crystal having the desired composition can be estimated by combining the single crystals having different compositions at an arbitrary ratio. The density corresponding to a single crystal having a desired composition may be estimated by using a weighted average with respect to a ratio of combining single crystals having different compositions. However, it is preferable to estimate the density by combining as few kinds of single crystals as possible.

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。 As described above, oxide semiconductors have various structures and have various characteristics. Note that the oxide semiconductor may be, for example, a stacked film including two or more kinds of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.

＜ＣＡＣの構成＞
以下では、本発明の一態様に用いることができるＣＡＣ（Ｃｌｏｕｄ Ａｌｉｇｎｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明する。 <CAC configuration>
The structure of a CAC (Cloud Aligned Complementary)-OS that can be used for one embodiment of the present invention will be described below.

ＣＡＣとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。 CAC is, for example, a structure of a material in which an element included in an oxide semiconductor is unevenly distributed at a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof. Note that in the following, in an oxide semiconductor, one or more metal elements are unevenly distributed and a region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof. The state of being mixed with is also called a mosaic shape or a patch shape.

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ−ＩＧＺＯとは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。 For example, CAC-IGZO in an In-Ga-Zn oxide (hereinafter also referred to as IGZO) is indium oxide (hereinafter, InO X1 (X1 is a real number larger than 0)) or indium zinc oxide. (Hereinafter, In X2 Zn Y2 O Z2 (X2, Y2, and Z2 are real numbers larger than 0)) and gallium oxide (hereinafter GaO X3 (X3 is a real number larger than 0)). ), or gallium zinc oxide (hereinafter, Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers larger than 0)), and the like, resulting in a mosaic shape and a mosaic shape. InO X1 or In X2 Zn Y2 O Z2 is uniformly distributed in the film (hereinafter, also referred to as a cloud shape).

つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。 That is, CAC-IGZO is a composite oxide semiconductor having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed. In the present specification, for example, the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the region of No. 2.

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。 Note that IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. As a typical example, InGaO 3 (ZnO) m1 (m1 is a natural number) or In (1+x0) Ga (1-x0) O 3 (ZnO) m0 (-1≦x0≦1, m0 is an arbitrary number) is represented. Crystalline compounds may be mentioned.

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。 The crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure. Note that the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals has c-axis orientation and is connected without being oriented in the ab plane.

一方、ＣＡＣは、材料構成に関する。ＣＡＣとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣにおいて、結晶構造は副次的な要素である。 On the other hand, CAC relates to material composition. CAC is a material structure containing In, Ga, Zn, and O, and is composed of a region that is partially observed in the form of nanoparticles mainly composed of Ga and a region that is partially observed in the form of nanoparticles mainly composed of In. The observed region is a structure in which each region is randomly dispersed in a mosaic pattern. Therefore, in CAC, the crystal structure is a secondary factor.

なお、ＣＡＣは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。 Note that CAC does not include a laminated structure of two or more kinds of films having different compositions. For example, a structure including two layers of a film containing In as a main component and a film containing Ga as a main component is not included.

なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。 Note that a clear boundary may not be observed between the region containing GaO X3 as a main component and the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component.

＜ＣＡＣ−ＩＧＺＯの解析＞
続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結果について説明する。 <Analysis of CAC-IGZO>
Next, the results of measuring the oxide semiconductor formed on the substrate by using various measuring methods will be described.

≪試料の構成と作製方法≫
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。なお、試料は、基板と、基板上の酸化物半導体と、を有する構造である。 ≪Sample structure and preparation method≫
Hereinafter, nine samples according to one embodiment of the present invention will be described. Each sample is manufactured under the condition that the substrate temperature and the oxygen gas flow rate ratio when forming the oxide semiconductor are different. Note that the sample has a structure including a substrate and an oxide semiconductor over the substrate.

各試料の作製方法について、説明する。 The method for producing each sample will be described.

まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。 First, a glass substrate is used as the substrate. Then, a 100-nm-thick In-Ga-Zn oxide is formed as an oxide semiconductor on a glass substrate using a sputtering device. As the film formation conditions, the pressure inside the chamber is set to 0.6 Pa, and an oxide target (In:Ga:Zn=4:2:4.1 [atomic ratio]) is used as the target. Also, 2500 W of AC power is supplied to the oxide target installed in the sputtering apparatus.

なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、Ｒ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガスに対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％、３０％、または１００％とすることで、９個の試料を作製する。 As a condition for forming the oxide film, the substrate temperature was set to a temperature at which heating was not intentionally performed (hereinafter also referred to as RT), 130° C., or 170° C. Further, nine samples are prepared by setting the flow rate ratio of oxygen gas to the mixed gas of Ar and oxygen (hereinafter, also referred to as oxygen gas flow rate ratio) to 10%, 30%, or 100%.

≪Ｘ線回折による解析≫
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅｇ．、走査速度を３．０ｄｅｇ．／分とした。 <<Analysis by X-ray diffraction>>
In this item, the results of X-ray diffraction (XRD: X-ray diffraction) measurement performed on nine samples will be described. As an XRD device, D8 ADVANCE manufactured by Bruker was used. The condition is that the scan range is 15 deg. in θ/2θ scan by the Out-of-plane method. To 50 deg. , Step width 0.02 deg. , The scanning speed is 3.0 deg. /Min.

図６８にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。なお、図６８において、上段には成膜時の基板温度条件が１７０℃の試料における測定結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料における測定結果、を示す。 FIG. 68 shows the result of measurement of the XRD spectrum using the Out-of-plane method. In FIG. 68, the upper part shows the measurement result of the sample whose substrate temperature condition during film formation is 170° C., the middle part shows the measurement result of the sample whose substrate temperature condition during film formation is 130° C., and the lower part shows the film formation time The substrate temperature condition of R. T. The measurement results of the sample are shown. The left column shows the measurement results for the sample with the oxygen gas flow rate ratio of 10%, the center column shows the measurement results for the sample with the oxygen gas flow rate ratio of 30%, and the right column shows the oxygen gas flow rate. The measurement result in the sample in which the ratio condition is 100% is shown.

図６８に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。 In the XRD spectrum shown in FIG. 68, the peak intensity near 2θ=31° is increased by increasing the substrate temperature during film formation or increasing the ratio of the oxygen gas flow rate ratio during film formation. Note that the peak around 2θ=31° is a crystalline IGZO compound (also referred to as a CAC (c-axis aligned crystalline)-IGZO) that is aligned with the c-axis with respect to a direction substantially perpendicular to the formation surface or the top surface. It is known to come from.

また、図６８に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。 In the XRD spectrum shown in FIG. 68, a clearer peak did not appear as the substrate temperature during film formation was lower or the oxygen gas flow rate ratio was smaller. Therefore, it can be seen that the samples having a low substrate temperature during film formation or a small oxygen gas flow rate ratio do not show orientation in the ab plane direction and the c-axis direction of the measurement region.

≪電子顕微鏡による解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。 <<Analysis by electron microscope>>
In this item, the substrate temperature R. T. , And a sample produced at an oxygen gas flow rate ratio of 10% were observed and analyzed by HAADF (High-Angle Annular Dark Field)-STEM (Scanning Transmission Electron Microscope) (hereinafter, obtained by HAADF-STEM. The image is also called a TEM image.).

ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、および断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。 The results of image analysis of a planar image (hereinafter, also referred to as a planar TEM image) and a sectional image (hereinafter, also referred to as a sectional TEM image) acquired by HAADF-STEM will be described. The TEM image was observed using the spherical aberration correction function. The HAADF-STEM image was photographed by using an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd. and irradiating an electron beam with an acceleration voltage of 200 kV and a beam diameter of about 0.1 nmφ.

図６９（Ａ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像である。図６９（Ｂ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像である。 69A shows the substrate temperature R.V. T. And a plane TEM image of a sample manufactured at an oxygen gas flow rate ratio of 10%. 69B shows the substrate temperature R.V. T. And a cross-sectional TEM image of a sample manufactured at an oxygen gas flow rate ratio of 10%.

≪電子線回折パターンの解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子線回折パターンを取得した結果について説明する。 <<Analysis of electron diffraction pattern>>
In this item, the substrate temperature R. T. , And the sample prepared at an oxygen gas flow rate ratio of 10% are irradiated with an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam), and a result of acquiring an electron beam diffraction pattern will be described.

図６９（Ａ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点ａ１の結果を図６９（Ｃ）、黒点ａ２の結果を図６９（Ｄ）、黒点ａ３の結果を図６９（Ｅ）、黒点ａ４の結果を図６９（Ｆ）、および黒点ａ５の結果を図６９（Ｇ）に示す。 69A, the substrate temperature R. T. , And in a plane TEM image of a sample manufactured at an oxygen gas flow rate ratio of 10%, electron beam diffraction patterns indicated by black dots a1, black dots a2, black dots a3, black dots a4, and black dots a5 are observed. The electron beam diffraction pattern is observed while irradiating the electron beam while moving from the position of 0 seconds to the position of 35 seconds at a constant speed. The result of black dot a1 is shown in FIG. 69(C), the result of black dot a2 is shown in FIG. 69(D), the result of black dot a3 is shown in FIG. 69(E), the result of black dot a4 is shown in FIG. 69(F), and the result of black dot a5 is shown. It is shown in FIG. 69(G).

図６９（Ｃ）、図６９（Ｄ）、図６９（Ｅ）、図６９（Ｆ）、および図６９（Ｇ）より、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。 From FIG. 69C, FIG. 69D, FIG. 69E, FIG. 69F, and FIG. 69G, a high luminance region can be observed in a circle (in a ring shape). Moreover, a plurality of spots can be observed in the ring-shaped region.

また、図６９（Ｂ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、および黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図６９（Ｈ）、黒点ｂ２の結果を図６９（Ｉ）、黒点ｂ３の結果を図６９（Ｊ）、黒点ｂ４の結果を図６９（Ｋ）、および黒点ｂ５の結果を図６９（Ｌ）に示す。 In addition, as shown in FIG. 69B, the substrate temperature R. T. , And an electron diffraction pattern shown by black dots b1, black dots b2, black dots b3, black dots b4, and black dots b5 in a cross-sectional TEM image of a sample manufactured at an oxygen gas flow rate ratio of 10%. 69(H) shows the result of black dot b1, FIG. 69(I) shows the result of black dot b2, FIG. 69(J) shows the result of black dot b3, FIG. 69(K) shows the result of black dot b4, and the result of black dot b5. It is shown in FIG. 69(L).

図６９（Ｈ）、図６９（Ｉ）、図６９（Ｊ）、図６９（Ｋ）、および図６９（Ｌ）より、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測できる。 From FIG. 69(H), FIG. 69(I), FIG. 69(J), FIG. 69(K), and FIG. 69(L), a ring-shaped high luminance region can be observed. Moreover, a plurality of spots can be observed in the ring-shaped region.

ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸は配向性を有さないことがわかる。 Here, for example, when an electron beam having a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel with the sample surface, a spot due to the (009) plane of the InGaZnO 4 crystal is included. The diffraction pattern is visible. That is, it is found that the CAAC-OS has c-axis orientation and the c-axis faces a direction substantially perpendicular to the formation surface or the top surface. On the other hand, when an electron beam having a probe diameter of 300 nm is incident on the same sample perpendicularly to the sample surface, a ring-shaped diffraction pattern is confirmed. That is, it is found that in the CAAC-OS, the a-axis and the b-axis do not have orientation.

また、微結晶を有する酸化物半導体（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測される場合がある。 In addition, when an electron beam having a large probe diameter (for example, 50 nm or more) is used for an electron beam diffraction with respect to an oxide semiconductor having nanocrystals (hereinafter referred to as an nc-OS), a halo pattern is obtained. A different diffraction pattern is observed. In addition, when the nc-OS is subjected to nanobeam electron diffraction using an electron beam with a small probe diameter (for example, less than 50 nm), bright spots (spots) are observed. In addition, when nanobeam electron diffraction is performed on the nc-OS, a region with high luminance may be observed like a circle (in a ring shape). Furthermore, a plurality of bright spots may be observed in the ring-shaped region.

成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない。 Substrate temperature R. T. , And the electron beam diffraction pattern of the sample manufactured at an oxygen gas flow rate ratio of 10% have a ring-shaped region of high brightness and a plurality of bright points in the ring region. Therefore, the substrate temperature R. T. , And the sample produced with the oxygen gas flow rate ratio of 10% have an electron beam diffraction pattern of nc-OS and have no orientation in the plane direction and the cross-sectional direction.

以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる性質を有すると推定できる。 As described above, an oxide semiconductor having a low substrate temperature at the time of film formation or a small oxygen gas flow ratio has a property that is clearly different from an oxide semiconductor film having an amorphous structure and an oxide semiconductor film having a single crystal structure. Can be estimated.

≪元素分析≫
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。 << Elemental analysis >>
In this item, by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy), the EDX mapping is acquired and evaluated to obtain the substrate temperature R. T. , And the results of elemental analysis of the sample prepared at an oxygen gas flow rate ratio of 10% will be described. For the EDX measurement, an energy dispersive X-ray analyzer JED-2300T manufactured by JEOL Ltd. is used as an elemental analyzer. A Si drift detector is used to detect the X-rays emitted from the sample.

ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得ることができる。 In the EDX measurement, each point in the analysis target region of the sample is irradiated with an electron beam, the energy of the characteristic X-ray of the sample generated thereby and the number of times of generation are measured, and the EDX spectrum corresponding to each point is obtained. In the present embodiment, the peaks of the EDX spectrum at each point are represented by the electronic transition of the In atom to the L shell, the Ga atom to the K shell, the Zn atom to the K shell, and the O atom to the K shell. Then, the ratio of each atom at each point is calculated. By performing this for the analysis target region of the sample, EDX mapping showing the distribution of the ratio of each atom can be obtained.

図７０には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面におけるＥＤＸマッピングを示す。図７０（Ａ）は、Ｇａ原子のＥＤＸマッピング（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とする。）である。図７０（Ｂ）は、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図７０（Ｃ）は、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように、明暗で元素の割合を示している。また、図７０に示すＥＤＸマッピングの倍率は７２０万倍である。 In FIG. 70, the substrate temperature R. T. , And EDX mapping in the cross section of the sample produced with the oxygen gas flow rate ratio of 10%. FIG. 70A is EDX mapping of Ga atoms (the ratio of Ga atoms to all atoms is in the range of 1.18 to 18.64 [atomic %]). 70B is an EDX mapping of In atoms (the ratio of In atoms to all atoms is in the range of 9.28 to 33.74 [atomic %]). FIG. 70C is an EDX mapping of Zn atoms (the ratio of Zn atoms to all atoms is in the range of 6.69 to 24.99 [atomic %]). 70(A), 70(B), and 70(C) show the substrate temperature R.V. T. , And the cross-section of the sample manufactured with the oxygen gas flow rate ratio of 10%, the region of the same range is shown. The EDX mapping shows the ratio of elements in light and dark such that the larger the number of measurement elements is, the brighter the area is, and the less the measurement elements are, the darker the area is. The EDX mapping magnification shown in FIG. 70 is 7.2 million times.

図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）に示すＥＤＸマッピングでは、画像に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）に示す実線で囲む範囲と破線で囲む範囲に注目する。 In the EDX mapping shown in FIGS. 70(A), 70(B), and 70(C), a relative brightness distribution is seen in the image, and the substrate temperature R. T. , And in the sample prepared with the oxygen gas flow rate ratio of 10%, it can be confirmed that each atom has a distribution. Here, attention is paid to the range surrounded by a solid line and the range surrounded by a broken line shown in FIGS. 70A, 70B, and 70C.

図７０（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は、相対的に明るい領域を多く含む。また、図７０（Ｂ）では実線で囲む範囲は、相対的に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。 In FIG. 70(A), the range surrounded by the solid line includes many relatively dark regions, and the range surrounded by the broken line includes many relatively bright regions. Further, in FIG. 70B, a range surrounded by a solid line includes many relatively bright regions, and a range surrounded by a broken line includes many relatively dark regions.

つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原子が相対的に少ない領域である。ここで、図７０（Ｃ）では、実線で囲む範囲において、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。 That is, the range surrounded by the solid line is a region having a relatively large amount of In atoms, and the range surrounded by a broken line is a region having a relatively small amount of In atoms. Here, in FIG. 70C, the right side is a relatively bright area and the left side is a relatively dark area in a range surrounded by a solid line. Therefore, the range surrounded by the solid line is a region whose main component is In X2 Zn Y2 O Z2 or InO X1 .

また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原子が相対的に多い領域である。図７０（Ｃ）では、破線で囲む範囲において、左上の領域は、相対的に明るい領域であり、右下側の領域は、相対的に暗い領域である。従って、破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域である。 The range surrounded by the solid line is a region where the Ga atoms are relatively small, and the range surrounded by the broken line is a region where the Ga atoms are relatively large. In FIG. 70C, the upper left area is a relatively bright area and the lower right area is a relatively dark area in a range surrounded by a broken line. Therefore, the range surrounded by a broken line is a region whose main component is GaO X3 , Ga X4 Zn Y4 O Z4 , or the like.

また、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）より、Ｉｎ原子の分布は、Ｇａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、クラウド状に広がって形成されている。 Further, from FIGS. 70A, 70B, and 70C, the distribution of In atoms is relatively more uniform than that of Ga atoms, and InO X1 is the main component. It seems that the regions are connected to each other through a region containing In X2 Zn Y2 O Z2 as a main component. As described above, the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component is formed to spread in a cloud shape.

このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化物を、ＣＡＣ−ＩＧＺＯと呼称することができる。 In this way, an In-Ga-Zn oxide having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 are unevenly distributed and mixed with each other Can be referred to as CAC-IGZO.

また、ＣＡＣにおける結晶構造は、ｎｃ構造を有する。ＣＡＣが有するｎｃ構造は、電子線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯに起因する輝点（スポット）以外にも、数か所以上の輝点（スポット）を有する。または、数か所以上の輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶構造が定義される。 The crystal structure of CAC has an nc structure. In the electron diffraction image, the nc structure of CAC has several or more bright spots (spots) in addition to the bright spots (spots) caused by IGZO containing a single crystal, a polycrystal, or a CAAC structure. Alternatively, the crystal structure is defined as a ring-shaped region of high brightness in addition to several bright spots.

また、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）より、ＧａＯＸ３が主成分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお、好ましくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上２ｎｍ以下とする。 70A, 70B, and 70C, the size of a region containing GaO X3 as its main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as its main component Is observed at 0.5 nm or more and 10 nm or less, or 1 nm or more and 3 nm or less. In the EDX mapping, the diameter of the region containing each metal element as a main component is preferably 1 nm or more and 2 nm or less.

以上より、ＣＡＣ−ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。従って、ＣＡＣ−ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。 From the above, CAC-IGZO has a structure different from that of the IGZO compound in which the metal element is uniformly distributed, and has a property different from that of the IGZO compound. That is, in CAC-IGZO, a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are phase-separated from each other, and regions containing each element as a main component. Has a mosaic structure. Therefore, when CAC-IGZO is used for a semiconductor element, a property due to GaO X3 or the like and a property due to In X2 Zn Y2 O Z2 or InO X1 act complementarily to each other, so that a high on-current is obtained. (I on ) and high field effect mobility (μ) can be realized.

また、ＣＡＣ−ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＩＧＺＯは、ディスプレイをはじめとするさまざまな半導体装置に最適である。 Further, a semiconductor element using CAC-IGZO has high reliability. Therefore, CAC-IGZO is most suitable for various semiconductor devices such as displays.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。 (Embodiment 3)
In this embodiment, an example of a circuit using the transistor of one embodiment of the present invention will be described with reference to the drawings.

＜断面構造＞
図４２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図４２（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図４２（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図４２（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。 <Cross section structure>
FIG. 42A is a cross-sectional view of the semiconductor device of one embodiment of the present invention. In FIG. 42A, the X1-X2 direction indicates the channel length direction, and the Y1-Y2 direction indicates the channel width direction. The semiconductor device illustrated in FIG. 42A includes a transistor 2200 including a first semiconductor material in a lower portion and a transistor 2100 including a second semiconductor material in an upper portion. In FIG. 42A, an example in which the transistor illustrated in the above embodiment is applied as the transistor 2100 including the second semiconductor material is shown. The cross section in the channel length direction of the transistor is on the left side of the alternate long and short dash line, and the cross section in the channel width direction is on the right side.

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、Ｓ値（サブスレッショルド値）を小さくすることができ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。 The first semiconductor material and the second semiconductor material are preferably materials having different band gaps. For example, the first semiconductor material is a semiconductor material other than an oxide semiconductor (silicon (including strained silicon), germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, organic semiconductor, etc. ) And the second semiconductor material can be an oxide semiconductor. A transistor including single crystal silicon or the like as a material other than an oxide semiconductor can easily operate at high speed. On the other hand, a transistor including an oxide semiconductor can have a small S value (subthreshold value) by applying the transistor described in any of the above embodiments, and thus can be a minute transistor. is there. Further, since the switching speed is high, high-speed operation is possible, and the off current is low, so that the leak current is small.

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。 The transistor 2200 may be an n-channel transistor or a p-channel transistor, and an appropriate transistor may be used depending on a circuit. Further, other than using the transistor of one embodiment of the present invention including an oxide semiconductor, a specific structure of a semiconductor device such as a material or a structure used is not limited to that shown here.

図４２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。 In the structure illustrated in FIG. 42A, the transistor 2100 is provided over the transistor 2200 with the insulator 2201 and the insulator 2207 provided therebetween. In addition, a plurality of wirings 2202 are provided between the transistors 2200 and 2100. Further, a plurality of plugs 2203 embedded in various insulators electrically connect the wirings and electrodes provided in the upper layer and the lower layer, respectively. Further, an insulator 2204 which covers the transistor 2100 and a wiring 2205 are provided over the insulator 2204.

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。 In this way, by stacking two types of transistors, the area occupied by the circuits is reduced, and a plurality of circuits can be arranged with higher density.

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。 Here, when a silicon-based semiconductor material is used for the transistor 2200 provided in the lower layer, hydrogen in an insulator provided in the vicinity of the semiconductor film of the transistor 2200 terminates a dangling bond of silicon, so that the reliability of the transistor 2200 is improved. Has the effect of improving. On the other hand, when an oxide semiconductor is used for the transistor 2100 provided in the upper layer, hydrogen in the insulator provided in the vicinity of the semiconductor film of the transistor 2100 becomes one of the factors which generate carriers in the oxide semiconductor. In some cases, the reliability of the transistor 2100 may be reduced. Therefore, when the transistor 2100 including an oxide semiconductor is stacked over the transistor 2200 including a silicon-based semiconductor material, the insulator 2207 having a function of preventing hydrogen diffusion is particularly provided between the transistors 2100 and 2100. It is effective. The insulator 2207 can improve the reliability of the transistor 2200 by confining hydrogen in the lower layer, and at the same time, can improve the reliability of the transistor 2100 by suppressing diffusion of hydrogen from the lower layer to the upper layer. it can.

絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。 As the insulator 2207, for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, yttria-stabilized zirconia (YSZ), or the like can be used.

また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。なお、当該ブロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側に設けてもよい。 Further, a block film having a function of preventing diffusion of hydrogen is preferably formed over the transistor 2100 so as to cover the transistor 2100 including an oxide semiconductor film. As the block film, a material similar to that of the insulator 2207 can be used, and aluminum oxide is particularly preferably used. The aluminum oxide film has a high blocking effect that does not allow the film to permeate both impurities such as hydrogen and moisture and oxygen. Therefore, by using an aluminum oxide film as the block film which covers the transistor 2100, desorption of oxygen from the oxide semiconductor film included in the transistor 2100 is prevented and water and hydrogen are prevented from entering the oxide semiconductor film. Can be prevented. Note that the block film may be used by stacking the insulator 2204 or may be provided below the insulator 2204.

なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図４２（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。 Note that the transistor 2200 is not limited to a planar transistor and can be a transistor of various types. For example, a FIN type transistor, a TRI-GATE type transistor, or the like can be used. An example of a cross-sectional view in that case is illustrated in FIG. An insulator 2212 is provided over the semiconductor substrate 2211. The semiconductor substrate 2211 has a thin convex portion (also referred to as a fin) with a tip. An insulator may be provided on the convex portion. The convex portion may not have a thin tip, and may be, for example, a substantially rectangular parallelepiped convex portion or a thick convex portion. A gate insulator 2214 is provided on the convex portion of the semiconductor substrate 2211, and a gate electrode 2213 is provided thereon. A source region and a drain region 2215 are formed on the semiconductor substrate 2211. Although an example in which the semiconductor substrate 2211 has a convex portion is shown here, the semiconductor device according to one embodiment of the present invention is not limited to this. For example, the SOI substrate may be processed to form a semiconductor region having a convex portion.

＜回路構成例＞
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続することにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。 <Circuit configuration example>
In the above structure, various circuits can be formed by connecting electrodes of the transistors 2100 and 2200 as appropriate. Hereinafter, an example of a circuit structure which can be realized by using the semiconductor device of one embodiment of the present invention will be described.

＜ＣＭＯＳインバータ回路＞
図４２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。 <CMOS inverter circuit>
The circuit diagram in FIG. 42B illustrates a so-called CMOS inverter structure in which a p-channel transistor 2200 and an n-channel transistor 2100 are connected in series and their gates are connected.

＜ＣＭＯＳアナログスイッチ＞
また、図４２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。 <CMOS analog switch>
The circuit diagram in FIG. 42C illustrates a structure in which the sources and drains of the transistors 2100 and 2200 are connected to each other. With such a configuration, it can function as a so-called CMOS analog switch.

＜記憶装置の例＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４３に示す。 <Example of storage device>
FIG. 43 shows an example of a semiconductor device (memory device) which can store stored data even when power is not supplied and has no limitation on the number of times of writing by using a transistor which is one embodiment of the present invention.

図４３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。 The semiconductor device illustrated in FIG. 43A includes a transistor 3200 including a first semiconductor material, a transistor 3300 including a second semiconductor material, and a capacitor 3400. Note that the transistor described in any of the above embodiments can be used as the transistor 3300.

図４３（Ｂ）に図４３（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。 FIG. 43B shows a cross-sectional view of the semiconductor device shown in FIG. Although the semiconductor device in the cross-sectional view illustrates a structure in which the back gate is provided in the transistor 3300, a structure without the back gate may be used.

トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。 The transistor 3300 is a transistor in which a channel is formed in a semiconductor including an oxide semiconductor. Since the off-state current of the transistor 3300 is small, the memory content can be held for a long time by using the off-state current. In other words, a semiconductor memory device that does not require a refresh operation or has a very low refresh operation frequency can be provided, so that power consumption can be sufficiently reduced.

図４３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。 In FIG. 43A, the first wiring 3001 is electrically connected to the source electrode of the transistor 3200, and the second wiring 3002 is electrically connected to the drain electrode of the transistor 3200. In addition, the third wiring 3003 is electrically connected to one of a source electrode and a drain electrode of the transistor 3300, and the fourth wiring 3004 is electrically connected to a gate electrode of the transistor 3300. The gate electrode of the transistor 3200 is electrically connected to the other of the source electrode and the drain electrode of the transistor 3300 and the first terminal of the capacitor 3400, and the fifth wiring 3005 is the second terminal of the capacitor 3400. Is electrically connected to.

図４３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 In the semiconductor device in FIG. 43A, writing, holding, and reading data can be performed as follows by taking advantage of the fact that the potential of the gate electrode of the transistor 3200 can be held.

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。 Writing and holding of information will be described. First, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is applied to the gate electrode of the transistor 3200 and the capacitor 3400. That is, predetermined charge is given to the gate electrode of the transistor 3200 (writing). Here, it is assumed that either one of the charges that gives two different potential levels (hereinafter referred to as Low level charge and High level charge) is given. After that, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, so that electric charge applied to the gate electrode of the transistor 3200 is held (holding).

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 3300 is extremely small, the charge of the gate electrode of the transistor 3200 is held for a long time.

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (reading potential) is applied to the fifth wiring 3005 in the state where a predetermined potential (constant potential) is applied to the first wiring 3001, the charge amount held in the gate electrode of the transistor 3200 is changed depending on the amount of charge held in the gate electrode of the transistor 3200. , The second wiring 3002 has different potentials. In general, when the transistor 3200 is an n-channel type, an apparent threshold value V th_H in the case where high level charge is applied to the gate electrode of the transistor 3200 is low level charge applied to the gate electrode of the transistor 3200. This is because the threshold value becomes lower than the apparent threshold value V th_L . Here, the apparent threshold voltage refers to a potential of the fifth wiring 3005 which is necessary to turn on the transistor 3200. Therefore, by setting the potential of the fifth wiring 3005 to the potential V 0 between V th_H and V th_L , the charge given to the gate electrode of the transistor 3200 can be determined. For example, in writing, when high-level charge is applied, if the potential of the fifth wiring 3005 becomes V 0 (>V th_H ), the transistor 3200 is turned on. When the low-level charge is applied, the transistor 3200 remains in the “off state” even when the potential of the fifth wiring 3005 becomes V 0 (<V th_L ). Therefore, the held information can be read by determining the potential of the second wiring 3002.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。例えば情報を読み出さないメモリセルにおいては、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、すなわち、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、すなわち、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。 When the memory cells are arranged in an array and used, it is necessary to read only the information of the desired memory cell. For example, in a memory cell in which data is not read, a potential such that the transistor 3200 is in an “off state” regardless of a gate state, that is, a potential lower than V th_H is applied to the fifth wiring 3005 to obtain a desired memory cell. It is sufficient to have a configuration in which only the information of Alternatively , in a memory cell in which data is not read, a potential which allows the transistor 3200 to be in an “on state” regardless of a gate state, that is, a potential higher than V th_L is applied to the fifth wiring 3005 to obtain a desired memory. Only the cell information may be read.

図４３（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４３（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。 The semiconductor device in FIG. 43C is different from that in FIG. 43A in that the transistor 3200 is not provided. In this case also, information writing and holding operations can be performed by the same operation as described above.

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。 Next, reading of information will be described. When the transistor 3300 is turned on, the third wiring 3003 which is in a floating state and the capacitor 3400 are brought into conduction, and electric charge is redistributed between the third wiring 3003 and the capacitor 3400. As a result, the potential of the third wiring 3003 changes. The amount of change in the potential of the third wiring 3003 has a different value depending on the potential of the first terminal of the capacitor 3400 (or the charge accumulated in the capacitor 3400).

例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。 For example, the potential of the first terminal of the capacitor 3400 is V, the capacitance of the capacitor 3400 is C, the capacitance component of the third wiring 3003 is CB, and the potential of the third wiring 3003 before charge is redistributed. Is VB0, the potential of the third wiring 3003 after the charge is redistributed is (CB×VB0+C×V)/(CB+C). Therefore, assuming that the potential of the first terminal of the capacitor 3400 has two states of V1 and V0 (V1>V0) as the state of the memory cell, the third wiring 3003 in the case of holding the potential V1 is The potential (=(CB×VB0+C×V1)/(CB+C)) is higher than the potential of the third wiring 3003 (=(CB×VB0+C×V0)/(CB+C)) when the potential V0 is held. You can see.

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。 Information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。 In this case, a transistor to which the first semiconductor material is applied is used for a driver circuit for driving the memory cell, and a transistor to which the second semiconductor material is applied is stacked as the transistor 3300 on the driver circuit. And it is sufficient.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。 In the semiconductor device described in this embodiment, by using a transistor including an oxide semiconductor and having a very low off-state current in a channel formation region, stored data can be held for an extremely long time. That is, the refresh operation becomes unnecessary or the frequency of the refresh operation can be extremely reduced, so that power consumption can be sufficiently reduced. Further, even when power is not supplied (however, it is desirable that the potential is fixed), the stored content can be held for a long time.

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。 In addition, in the semiconductor device described in this embodiment, high voltage is not required for writing data and there is no problem of element deterioration. For example, unlike the conventional non-volatile memory, it is not necessary to inject or withdraw electrons from the floating gate, so that there is no problem of deterioration of the gate insulating layer. That is, in the semiconductor device according to the disclosed invention, the number of rewritable times, which is a problem in the conventional nonvolatile memory, is not limited, and reliability is dramatically improved. Further, since data is written depending on whether the transistor is on or off, high-speed operation can be easily realized.

本実施の形態に示す半導体装置を用いることで、低消費電力であり、また高容量（例えば１テラビット以上）の記憶装置を作製することができる。 By using the semiconductor device described in this embodiment, a memory device with low power consumption and high capacity (for example, 1 terabit or more) can be manufactured.

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。 Note that, in this specification and the like, a person skilled in the art does not have to specify the connection destinations of all terminals of active elements (transistors, diodes, etc.), passive elements (capacitance elements, resistance elements, etc.). For example, it may be possible to form one embodiment of the invention. That is, it can be said that one embodiment of the invention is clear without specifying a connection destination. When the content in which the connection destination is specified is described in the present specification etc., it is possible to determine that one aspect of the invention in which the connection destination is not specified is described in the present specification etc. There is. In particular, when a plurality of cases are conceivable as the connection destination of the terminal, it is not necessary to limit the connection destination of the terminal to a specific place. Therefore, one embodiment of the invention can be formed by specifying the connection destinations of only some terminals of active elements (transistors, diodes, etc.) and passive elements (capacitance elements, resistance elements, etc.). There is a case.

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。 Note that in this specification and the like, it may be possible for those skilled in the art to specify the invention by specifying at least the connection destination of a circuit. Alternatively, it may be possible for those skilled in the art to specify the invention by specifying at least the function of a certain circuit. That is, it can be said that one aspect of the invention is clear if the function is specified. In some cases, it may be possible to determine that one aspect of the invention in which the function is specified is described in this specification and the like. Therefore, even if the function of a certain circuit is not specified, if the connection destination is specified, the circuit is disclosed as one embodiment of the invention, and one embodiment of the invention can be configured. Alternatively, if a function of a circuit is specified without specifying a connection destination, the circuit is disclosed as one embodiment of the invention, and one embodiment of the invention can be formed.

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。 Note that in this specification and the like, in a diagram or a text described in one embodiment, part of the diagram or the text can be taken out to form one embodiment of the invention. Therefore, when a diagram or a text that describes a part is described, the content of the drawing or the text of the part is also disclosed as one embodiment of the invention and may form one embodiment of the invention. It shall be possible. Therefore, for example, active elements (transistors, diodes, etc.), wirings, passive elements (capacitive elements, resistance elements, etc.), conductive layers, insulating layers, semiconductors, organic materials, inorganic materials, parts, devices, operating methods, manufacturing methods, etc. In a drawing or a sentence in which a single or plural numbers are described, a part thereof can be taken out to form one embodiment of the invention. For example, from a circuit diagram including N (N is an integer) circuit elements (transistors, capacitive elements, etc.), M (M is an integer, M<N) circuit elements (transistors, capacitive elements) It is possible to form one aspect of the invention by extracting As another example, M (M is an integer and M<N) layers are extracted from a cross-sectional view including N layers (N is an integer) to form one embodiment of the invention. It is possible to do so. As still another example, M (M is an integer and M<N) elements are extracted from a flowchart configured with N (N is an integer) elements to form one embodiment of the invention. It is possible to do so.

＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。 <Imaging device>
Hereinafter, an imaging device according to one aspect of the present invention will be described.

図４４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。 FIG. 44A is a plan view illustrating an example of the imaging device 200 according to one embodiment of the present invention. The imaging device 200 includes a pixel portion 210, a peripheral circuit 260 for driving the pixel portion 210, a peripheral circuit 270, a peripheral circuit 280, and a peripheral circuit 290. The pixel portion 210 has a plurality of pixels 211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more). The peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 each have a function of being connected to the plurality of pixels 211 and supplying a signal for driving the plurality of pixels 211. Note that in this specification and the like, the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, the peripheral circuit 290, and the like are all referred to as a “peripheral circuit” or a “drive circuit” in some cases. For example, the peripheral circuit 260 can be said to be a part of the peripheral circuit.

また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路は、その一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。 Further, the peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, or a converter circuit. Further, the peripheral circuit may be formed over a substrate which forms the pixel portion 210. A semiconductor device such as an IC chip may be used for part or all of the peripheral circuit. As the peripheral circuit, any one or more of the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 may be omitted.

また、図４４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。 In addition, as illustrated in FIG. 44B, in the pixel portion 210 included in the imaging device 200, the pixels 211 may be arranged to be inclined. By arranging the pixels 211 in a tilted manner, the pixel interval (pitch) in the row direction and the column direction can be shortened. As a result, the quality of image pickup in the image pickup apparatus 200 can be further improved.

＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。 <Pixel configuration example 1>
One pixel 211 included in the imaging device 200 is configured by a plurality of sub-pixels 212, and a color image display is realized by combining each sub-pixel 212 with a filter (color filter) that transmits light in a specific wavelength band. Information can be obtained.

図４５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図４５（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。 FIG. 45A is a plan view showing an example of the pixel 211 for acquiring a color image. A pixel 211 illustrated in FIG. 45A includes a sub-pixel 212 (hereinafter also referred to as a “sub-pixel 212R”) provided with a color filter which transmits light in a red (R) wavelength band and a green (G) wavelength. Sub-pixel 212 (hereinafter also referred to as “sub-pixel 212G”) provided with a color filter that transmits light in a band and sub-pixel 212 (hereinafter, referred to as a sub-pixel 212 provided with a color filter that transmits light in a blue (B) wavelength band , "Sub-pixel 212B"). The sub-pixel 212 can function as a photo sensor.

副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目（ｎは１以上ｐ以下の整数）の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目（ｍは１以上ｑ以下の整数）の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４５（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。 The sub-pixel 212 (sub-pixel 212R, sub-pixel 212G, and sub-pixel 212B) is electrically connected to the wiring 231, the wiring 247, the wiring 248, the wiring 249, and the wiring 250. Further, the sub-pixel 212R, the sub-pixel 212G, and the sub-pixel 212B are connected to the independent wiring 253. In addition, in this specification and the like, for example, the wiring 248 and the wiring 249 connected to the pixel 211 in the n-th row (n is an integer of 1 or more and p or less) are described as a wiring 248[n] and a wiring 249[n], respectively. To do. In addition, for example, the wiring 253 connected to the pixel 211 in the m-th column (m is an integer of 1 or more and q or less) is referred to as a wiring 253 [m]. Note that in FIG. 45A, the wiring 253 connected to the subpixel 212R included in the pixel 211 in the m-th column is a wiring 253[m]R, the wiring 253 connected to the subpixel 212G is a wiring 253[m]G, and The wiring 253 connected to the subpixel 212B is described as a wiring 253[m]B. The sub-pixel 212 is electrically connected to the peripheral circuit via the wiring.

また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図４５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図４５（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。 In addition, the imaging device 200 has a configuration in which the sub-pixels 212 of adjacent pixels 211 provided with a color filter that transmits light of the same wavelength band are electrically connected to each other via a switch. In FIG. 45B, the sub-pixels 212 included in the pixels 211 arranged in n rows (n is an integer of 1 or more and p or less) and m columns (m is an integer of 1 or more and q or less) are adjacent to the pixels 211. A connection example of the sub-pixels 212 included in the pixels 211 arranged in n+1 rows and m columns is shown. In FIG. 45B, the subpixel 212R arranged in n rows and m columns and the subpixel 212R arranged in n+1 rows and m columns are connected to each other through the switch 201. Further, the sub-pixel 212G arranged in the n-th row and the m-th column and the sub-pixel 212G arranged in the n+1-th row and the m-th column are connected via the switch 202. Further, the sub-pixel 212B arranged in the n-th row and the m-th column and the sub-pixel 212B arranged in the (n+1)-th row and the m-th column are connected via the switch 203.

なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。 Note that the color filter used for the sub-pixel 212 is not limited to red (R), green (G), and blue (B), and transmits cyan (C), yellow (Y), and magenta (M) light, respectively. A color filter may be used. A full-color image can be obtained by providing one pixel 211 with a sub-pixel 212 that detects light in three different wavelength bands.

または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。 Alternatively, a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 212 that is provided with a color filter that transmits red (R), green (G), and blue (B) light, respectively. The pixel 211 having the sub-pixel 212 may be used. Alternatively, a color filter that transmits blue (B) light is provided in addition to the sub-pixels 212 that are provided with color filters that transmit cyan (C), yellow (Y), and magenta (M) light, respectively. The pixel 211 having the sub-pixel 212 may be used. By providing one pixel 211 with the sub-pixel 212 that detects light of four different wavelength bands, color reproducibility of the acquired image can be further improved.

また、例えば、図４５（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。 Further, for example, in FIG. 45A, a subpixel 212 for detecting light in the red wavelength band, a subpixel 212 for detecting light in the green wavelength band, and a subpixel 212 for detecting light in the blue wavelength band. The ratio of the number of pixels (or the ratio of the light receiving area) may not be 1:1:1. For example, a Bayer array in which the pixel number ratio (light receiving area ratio) is red:green:blue=1:2:1 may be used. Alternatively, the pixel number ratio (light receiving area ratio) may be set to red:green:blue=1:6:1.

なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。 Note that the number of sub-pixels 212 provided in the pixel 211 may be one, but preferably two or more. For example, by providing two or more sub-pixels 212 that detect light in the same wavelength band, redundancy can be enhanced and the reliability of the imaging device 200 can be enhanced.

また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。 Further, by using an IR (IR: Infrared) filter that absorbs or reflects visible light and transmits infrared light, the imaging device 200 that detects infrared light can be realized.

また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。 Further, by using an ND (ND: Neutral Density) filter (darkening filter), it is possible to prevent output saturation that occurs when a large amount of light is incident on the photoelectric conversion element (light receiving element). By using a combination of ND filters with different light extinction amounts, the dynamic range of the image pickup device can be increased.

また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４６の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図４６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。 In addition to the filter described above, a lens may be provided in the pixel 211. Here, an arrangement example of the pixel 211, the filter 254, and the lens 255 will be described with reference to the cross-sectional view of FIG. By providing the lens 255, the photoelectric conversion element can efficiently receive incident light. Specifically, as shown in FIG. 46A, light 256 is transmitted to the photoelectric conversion element 220 through the lens 255 formed in the pixel 211, the filter 254 (the filter 254R, the filter 254G, and the filter 254B), the pixel circuit 230, and the like. The structure can be made incident.

ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。 However, as shown in the area surrounded by the alternate long and short dash line, part of the light 256 indicated by the arrow may be blocked by part of the wiring 257. Therefore, as shown in FIG. 46B, a structure in which the lens 255 and the filter 254 are arranged on the photoelectric conversion element 220 side so that the photoelectric conversion element 220 can efficiently receive the light 256 is preferable. By making the light 256 enter the photoelectric conversion element 220 from the photoelectric conversion element 220 side, it is possible to provide the imaging device 200 with high detection sensitivity.

図４６に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。 As the photoelectric conversion element 220 illustrated in FIG. 46, a photoelectric conversion element in which a pn-type junction or a pin-type junction is formed may be used.

また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。 Alternatively, the photoelectric conversion element 220 may be formed using a substance having a function of absorbing a radiation and generating an electric charge. Examples of the substance having a function of absorbing a radiation to generate an electric charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, cadmium zinc alloy, and the like.

例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。 For example, when selenium is used for the photoelectric conversion element 220, the photoelectric conversion element 220 having a light absorption coefficient over a wide wavelength band such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light can be realized.

ここで、撮像装置２００が有する１つの画素２１１は、図４５に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。 Here, one pixel 211 included in the imaging device 200 may include a subpixel 212 including a first filter in addition to the subpixel 212 illustrated in FIG.

＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。 <Pixel configuration example 2>
Hereinafter, an example in which a pixel is formed using a transistor including silicon and a transistor including an oxide semiconductor will be described.

図４７（Ａ）、図４７（Ｂ）は、撮像装置を構成する素子の断面図である。 47A and 47B are cross-sectional views of elements included in the imaging device.

図４７（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５３、およびシリコン基板３００に設けられた、アノード３６１と、カソード３６２を有するフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１、配線３７２、配線３７３と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。 The imaging device illustrated in FIG. 47A is provided over the silicon substrate 300, the transistor 351 including silicon, the transistor 353 including an oxide semiconductor stacked over the transistor 351, and the silicon substrate 300. And a photodiode 360 having an anode 361 and a cathode 362. Each transistor and photodiode 360 has electrical connection with various plugs 370 and wirings 371, 372, and 373. In addition, the anode 361 of the photodiode 360 is electrically connected to the plug 370 through the low resistance region 363.

また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。 In addition, the imaging device is provided in contact with the layer 310 including the transistor 351 and the photodiode 360 provided over the silicon substrate 300, the layer 310 including the wiring 371, and the layer 320 including the wiring 371, and the transistor 353. And a layer 340 provided in contact with the layer 330 and having a wiring 372 and a wiring 373.

なお、図４７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。 Note that in the example of the cross-sectional view of FIG. 47A, the silicon substrate 300 has a light-receiving surface of the photodiode 360 on the surface opposite to the surface where the transistor 351 is formed. With this structure, the optical path can be secured without being affected by various transistors and wirings. Therefore, a pixel with a high aperture ratio can be formed. Note that the light-receiving surface of the photodiode 360 can be the same as the surface where the transistor 351 is formed.

なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。 Note that in the case where a pixel is formed using a transistor including an oxide semiconductor, the layer 310 may be a layer including a transistor including an oxide semiconductor. Alternatively, the layer 310 may be omitted and the pixel may be formed using only a transistor including an oxide semiconductor.

また、図４７（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。 In the cross-sectional view of FIG. 47A, the photodiode 360 provided in the layer 310 and the transistor provided in the layer 330 can be formed to overlap with each other. Then, the integration degree of pixels can be increased. That is, the resolution of the imaging device can be increased.

また、図４７（Ｂ）は、撮像装置は層３４０側にフォトダイオード３６５をトランジスタの上に配置した構造とすることができる。図４７（Ｂ）において、例えば層３１０には、シリコンを用いたトランジスタ３５１を有し、層３２０には配線３７１を有し、層３３０には酸化物半導体を用いたトランジスタ３５３、絶縁層３８０を有し、層３４０にはフォトダイオード３６５を有しており、配線３７３と、プラグ３７０を介した配線３７４と電気的に接続している。 Further, in FIG. 47B, the imaging device can have a structure in which the photodiode 365 is provided over the transistor on the layer 340 side. In FIG. 47B, for example, the layer 310 includes a transistor 351 including silicon, the layer 320 includes a wiring 371, and the layer 330 includes a transistor 353 including an oxide semiconductor and an insulating layer 380. In addition, the layer 340 includes the photodiode 365 and is electrically connected to the wiring 373 and the wiring 374 through the plug 370.

図４７（Ｂ）に示す素子構成とすることで、開口率を向上させることができる。 With the element structure shown in FIG. 47B, the aperture ratio can be improved.

また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体３６８、ｉ型の半導体３６７、およびｐ型の半導体３６６が順に積層された構成を有している。ｉ型の半導体３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体３６６およびｎ型の半導体３６８には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。 Further, as the photodiode 365, a pin type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like may be used. The photodiode 365 has a structure in which an n-type semiconductor 368, an i-type semiconductor 367, and a p-type semiconductor 366 are sequentially stacked. Amorphous silicon is preferably used for the i-type semiconductor 367. For the p-type semiconductor 366 and the n-type semiconductor 368, amorphous silicon or microcrystalline silicon containing a dopant imparting each conductivity type can be used. The photodiode 365 including amorphous silicon as a photoelectric conversion layer has high sensitivity in the wavelength region of visible light and easily detects weak visible light.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した酸化物半導体層を有したトランジスタ（ＯＳトランジスタ）を適用可能な回路構成の一例について、図４８乃至５１を用いて説明する。 (Embodiment 4)
In this embodiment, an example of a circuit structure to which the transistor including the oxide semiconductor layer (OS transistor) described in the above embodiments can be applied is described with reference to FIGS.

図４８（Ａ）には、メモリ、ＦＰＧＡ、ＣＰＵなどに適用することができるインバータの回路図を示す。インバータ２８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴに出力する。インバータ２８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。 FIG. 48A shows a circuit diagram of an inverter which can be applied to a memory, an FPGA, a CPU, or the like. The inverter 2800 outputs a signal obtained by inverting the logic of the signal given to the input terminal IN to the output terminal OUT. The inverter 2800 has a plurality of OS transistors. The signal S BG is a signal that can switch the electrical characteristics of the OS transistor.

図４８（Ｂ）は、インバータ２８００の一例となる回路図である。インバータ２８００は、ＯＳトランジスタ２８１０、およびＯＳトランジスタ２８２０を有する。インバータ２８００は、ｎチャネル型で作製することができ、所謂単極性の回路構成とすることができる。単極性の回路構成でインバータを作製できるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。 FIG. 48B is a circuit diagram showing an example of the inverter 2800. The inverter 2800 includes an OS transistor 2810 and an OS transistor 2820. The inverter 2800 can be manufactured as an n-channel type and can have a so-called unipolar circuit structure. Since an inverter can be manufactured with a unipolar circuit structure, it can be manufactured at low cost as compared with a case where an inverter (CMOS inverter) is manufactured using a CMOS (Complementary Metal Oxide Semiconductor) circuit.

なおＯＳトランジスタを有するインバータ２８００は、Ｓｉトランジスタで構成されるＣＭＯＳ回路上に配置することもできる。インバータ２８００は、ＣＭＯＳの回路構成に重ねて配置できるため、インバータ２８００を追加する分の回路面積の増加を抑えることができる。 Note that the inverter 2800 having an OS transistor can be provided over a CMOS circuit including a Si transistor. Since the inverter 2800 can be arranged so as to overlap with the circuit structure of the CMOS, an increase in circuit area due to the addition of the inverter 2800 can be suppressed.

ＯＳトランジスタ２８１０、ＯＳトランジスタ２８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子、ソースまたはドレインの他方として機能する第２端子を有する。 The OS transistor 2810 and the OS transistor 2820 each include a first gate which functions as a front gate, a second gate which functions as a back gate, a first terminal which functions as one of a source and a drain, and a first terminal which functions as the other of the source and the drain. It has two terminals.

ＯＳトランジスタ２８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ２８１０の第２ゲートは、信号ＳＢＧを伝える配線に接続される。ＯＳトランジスタ２８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ２８１０の第２端子は、出力端子ＯＵＴに接続される。 The first gate of the OS transistor 2810 is connected to the second terminal. The second gate of the OS transistor 2810 is connected to a wiring which transmits the signal S BG . A first terminal of the OS transistor 2810 is connected to a wiring which supplies the voltage VDD. The second terminal of the OS transistor 2810 is connected to the output terminal OUT.

ＯＳトランジスタ２８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ２８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。 The first gate of the OS transistor 2820 is connected to the input terminal IN. The second gate of the OS transistor 2820 is connected to the input terminal IN. The first terminal of the OS transistor 2820 is connected to the output terminal OUT. The second terminal of the OS transistor 2820 is connected to a wiring which supplies the voltage VSS.

図４８（Ｃ）は、インバータ２８００の動作を説明するためのタイミングチャートである。図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ２８１０の閾値電圧の変化について示している。 FIG. 48C is a timing chart for explaining the operation of the inverter 2800. The timing chart in FIG. 48C shows the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the signal waveform of the signal S BG , and the change in the threshold voltage of the OS transistor 2810.

信号ＳＢＧはＯＳトランジスタ２８１０の第２ゲートに与えることで、ＯＳトランジスタ２８１０の閾値電圧を制御することができる。 The threshold voltage of the OS transistor 2810 can be controlled by applying the signal S BG to the second gate of the OS transistor 2810.

信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ２８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ２８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。 Signal S BG has a voltage V BG_B for voltage V BG_A for causing negative shift of the threshold voltage, the threshold voltage is positive shift. By applying the voltage V BG_A to the second gate, the OS transistor 2810 can be negatively shifted to the threshold voltage V TH_A . Further, by applying the voltage V BG_B to the second gate, the OS transistor 2810 can be positively shifted to the threshold voltage V TH_B .

前述の説明を可視化するために、図４９（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブのグラフを示す。 In order to visualize the above description, FIG. 49A shows a graph of a Vg-Id curve which is one of the electrical characteristics of the transistor.

上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図４９（Ａ）中の破線２８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図４９（Ａ）中の実線２８４１で表される曲線にシフトさせることができる。図４９（Ａ）に示すように、ＯＳトランジスタ２８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。 The electrical characteristics of the OS transistor 2810 described above can be shifted to the curve represented by the dashed line 2840 in FIG. 49A by increasing the voltage of the second gate like the voltage V BG_A . The electric characteristics of the above-described OS transistor 2810 can be shifted to the curve represented by the solid line 2841 in FIG. 49A by reducing the voltage of the second gate like the voltage V BG_B . As illustrated in FIG. 49A , the OS transistor 2810 can shift the signal S BG to the voltage V BG_A or the voltage V BG_B so that the threshold voltage is shifted to the plus side or the minus side.

閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ２８１０は電流が流れにくい状態とすることができる。図４９（Ｂ）には、この状態を可視化して示す。図４９（Ｂ）に図示するように、ＯＳトランジスタ２８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ２８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧の下降を急峻に行うことができる。 By positively shifting the threshold voltage to the threshold voltage V TH_B , the OS transistor 2810 can be in a state in which current hardly flows. This state is visualized in FIG. 49(B). As illustrated in FIG. 49B, the current I B flowing in the OS transistor 2810 can be extremely small. Therefore, when the signal applied to the input terminal IN is at a high level and the OS transistor 2820 is on (ON), the voltage of the output terminal OUT can be rapidly decreased.

図４９（Ｂ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れにくい状態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の信号波形２８３１を急峻な変化にすることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。 As shown in FIG. 49B, a current flowing in the OS transistor 2810 can be made difficult to flow, so that the signal waveform 2831 of the output terminal in the timing chart in FIG. 48C is changed sharply. be able to. Since a penetrating current flowing between the wiring which supplies the voltage VDD and the wiring which supplies the voltage VSS can be reduced, operation with low power consumption can be performed.

また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ２８１０は電流が流れやすい状態とすることができる。図４９（Ｃ）には、この状態を可視化して示す。図４９（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ２８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。 In addition, by negatively shifting the threshold voltage to the threshold voltage V TH_A , the OS transistor 2810 can be in a state in which current easily flows. This state is visualized and shown in FIG. As shown in FIG. 49 (C), it can be larger than at least the current I B of the current I A flowing at this time. Therefore, when the signal supplied to the input terminal IN is at a low level and the OS transistor 2820 is in an off state (OFF), the voltage of the output terminal OUT can be rapidly increased.

図４９（Ｃ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れやすい状態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の信号波形２８３２を急峻な変化にすることができる。 As illustrated in FIG. 49C, a current flowing in the OS transistor 2810 can easily flow, so that the signal waveform 2832 of the output terminal in the timing chart in FIG. 48C is changed sharply. be able to.

なお、信号ＳＢＧによるＯＳトランジスタ２８１０の閾値電圧の制御は、ＯＳトランジスタ２８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図４８（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ２８１０の閾値電圧を切り替えることが好ましい。また、図４８（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ２８１０の閾値電圧を切り替えることが好ましい。 Note that the control of the threshold voltage of the OS transistor 2810 by the signal S BG is preferably performed before the state of the OS transistor 2820 is switched, that is, before time T1 or T2. For example, as illustrated in FIG. 48C , the threshold voltage of the OS transistor 2810 is switched from the threshold voltage V TH_A to the threshold voltage V TH_B before time T1 when the signal applied to the input terminal IN is switched to the high level. Is preferred. As illustrated in FIG. 48C , the threshold voltage of the OS transistor 2810 is switched from the threshold voltage V TH_B to the threshold voltage V TH_A before time T2 when the signal applied to the input terminal IN is switched to the low level. Is preferred.

なお、図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ２８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図５０（Ａ）に示す。 Note that the timing chart in FIG. 48C shows the structure in which the signal S BG is switched in accordance with the signal supplied to the input terminal IN, but another structure may be used. For example, the voltage for controlling the threshold voltage may be held in the second gate of the OS transistor 2810 which is in a floating state. FIG. 50A shows an example of a circuit structure which can realize the structure.

図５０（Ａ）では、図４８（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ２８５０を有する。ＯＳトランジスタ２８５０の第１端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。またＯＳトランジスタ２８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ２８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ２８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。 In FIG. 50A, an OS transistor 2850 is provided in addition to the circuit structure illustrated in FIG. The first terminal of the OS transistor 2850 is connected to the second gate of the OS transistor 2810. The second terminal of the OS transistor 2850 is connected to a wiring which supplies the voltage V BG_B (or the voltage V BG_A ). The first gate of the OS transistor 2850 is connected to a wiring for providing signal S F. The second gate of the OS transistor 2850 is connected to a wiring which supplies the voltage V BG_B (or the voltage V BG_A ).

図５０（Ａ）の回路構成の動作について、図５０（Ｂ）のタイミングチャートを用いて説明する。 The operation of the circuit configuration in FIG. 50A will be described with reference to the timing chart in FIG.

ＯＳトランジスタ２８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ２８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ２８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。 The voltage for controlling the threshold voltage of the OS transistor 2810 is applied to the second gate of the OS transistor 2810 before time T3 when the signal applied to the input terminal IN is switched to the high level. The signal S F is set to a high level to turn on the OS transistor 2850, and the voltage V BG_B for controlling the threshold voltage is applied to the node N BG .

ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ２８５０をオフ状態とする。ＯＳトランジスタ２８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ２８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。 After the node N BG becomes the voltage V BG — B , the OS transistor 2850 is turned off. OS transistor 2850, an off-state current is extremely small, by continuing to the OFF state, it is possible to hold the voltage V BG_B obtained by temporarily held in the node N BG. Therefore, the number of operations of applying the voltage V BG_B to the second gate of the OS transistor 2850 is reduced, so that power consumption required for rewriting the voltage V BG_B can be reduced.

なお、図４８（Ｂ）および図５０（Ａ）の回路構成では、ＯＳトランジスタ２８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ２８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図５１（Ａ）に示す。 Note that although the circuit configurations in FIGS. 48B and 50A show the configuration in which the voltage applied to the second gate of the OS transistor 2810 is externally controlled, other configurations may be used. For example, a voltage for controlling the threshold voltage may be generated based on a signal applied to the input terminal IN and applied to the second gate of the OS transistor 2810. FIG. 51A illustrates an example of a circuit structure which can realize the structure.

図５１（Ａ）では、図４８（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ２８１０の第２ゲートとの間にＣＭＯＳインバータ２８６０を有する。ＣＭＯＳインバータ２８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ２８６０の出力端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。 In FIG. 51A, a CMOS inverter 2860 is provided between the input terminal IN and the second gate of the OS transistor 2810 in the circuit structure shown in FIG. 48B. The input terminal of the CMOS inverter 2860 is connected to the input terminal IN. The output terminal of the CMOS inverter 2860 is connected to the second gate of the OS transistor 2810.

図５１（Ａ）の回路構成の動作について、図５１（Ｂ）のタイミングチャートを用いて説明する。図５１（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ２８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ２８１０の閾値電圧の変化について示している。 The operation of the circuit configuration in FIG. 51A will be described with reference to the timing chart in FIG. The timing chart in FIG. 51B shows changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the output waveform IN_B of the CMOS inverter 2860, and the threshold voltage of the OS transistor 2810.

入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ２８１０の閾値電圧を制御する信号とすることができる。したがって、図４９（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ２８１０の閾値電圧を制御できる。例えば、図５１（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ２８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧の下降を急峻に行うことができる。 The output waveform IN_B, which is a signal obtained by inverting the logic of the signal supplied to the input terminal IN, can be used as a signal for controlling the threshold voltage of the OS transistor 2810. Therefore, as described with reference to FIGS. 49A to 49C, the threshold voltage of the OS transistor 2810 can be controlled. For example, at time T4 in FIG. 51B, the signal supplied to the input terminal IN is at a high level and the OS transistor 2820 is on. At this time, the output waveform IN_B becomes low level. Therefore, the OS transistor 2810 can be in a state in which current does not easily flow, and the voltage of the output terminal OUT can be rapidly decreased.

また、図５１（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ２８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。 Further, at time T5 in FIG. 51B, the signal supplied to the input terminal IN is at a low level and the OS transistor 2820 is turned off. At this time, the output waveform IN_B becomes high level. Therefore, the OS transistor 2810 can be in a state where a current easily flows, and the voltage of the output terminal OUT can be rapidly increased.

以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。ＯＳトランジスタの閾値電圧の制御を入力端子ＩＮに与える信号に併せて制御することで、出力端子ＯＵＴの電圧の変化を急峻にすることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。 As described above, in the structure of this embodiment, the back gate voltage in the inverter having the OS transistor is switched according to the logic of the signal of the input terminal IN. With this structure, the threshold voltage of the OS transistor can be controlled. By controlling the threshold voltage of the OS transistor in accordance with the signal applied to the input terminal IN, it is possible to make the change in the voltage of the output terminal OUT steep. Further, it is possible to reduce the through current between the wirings that supplies the power supply voltage. Therefore, low power consumption can be achieved.

（実施の形態５）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図５２を用いて説明する。 (Embodiment 5)
<RF tag>
In this embodiment, the RF tag including the transistor or the memory device described in the above embodiment will be described with reference to FIGS.

本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。 The RF tag in this embodiment has a memory circuit inside, stores necessary information in the memory circuit, and exchanges information with the outside using a non-contact means such as wireless communication. Due to such characteristics, the RF tag can be used in an individual authentication system or the like for identifying an item by reading individual information of the item or the like. Note that extremely high reliability is required for use in these applications.

ＲＦタグの構成について図５２を用いて説明する。図５２は、ＲＦタグの構成例を示すブロック図である。 The structure of the RF tag will be described with reference to FIG. FIG. 52 is a block diagram showing a configuration example of an RF tag.

図５２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。 As shown in FIG. 52, the RF tag 800 has an antenna 804 which receives a wireless signal 803 transmitted from an antenna 802 which is connected to a communication device 801 (also referred to as an interrogator, a reader/writer, or the like). The RF tag 800 includes a rectifier circuit 805, a constant voltage circuit 806, a demodulation circuit 807, a modulation circuit 808, a logic circuit 809, a memory circuit 810, and a ROM 811. Note that the demodulation circuit 807 may have a structure in which a transistor which has a rectifying function and which can sufficiently suppress reverse current is used, for example, an oxide semiconductor. As a result, it is possible to suppress a decrease in the rectification action due to the reverse current and prevent the output of the demodulation circuit from being saturated. That is, the output of the demodulation circuit with respect to the input of the demodulation circuit can be made close to linear. There are three major data transmission methods: an electromagnetic coupling method in which a pair of coils are arranged opposite to each other to perform communication by mutual induction, an electromagnetic induction method in which communication is performed by an induction electromagnetic field, and a radio wave method in which radio waves are used for communication. Be separated. The RF tag 800 described in this embodiment can be used for any of the methods.

次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。 Next, the configuration of each circuit will be described. The antenna 804 is for transmitting and receiving a radio signal 803 to and from the antenna 802 connected to the communication device 801. In addition, the rectifier circuit 805 rectifies an input AC signal generated by receiving a wireless signal by the antenna 804, for example, rectifies a half-wave double voltage, and rectifies a signal rectified by a capacitor element provided in a subsequent stage. This is a circuit for generating an input potential by smoothing. Note that a limiter circuit may be provided on the input side or the output side of the rectifier circuit 805. The limiter circuit is a circuit for controlling so that electric power of a certain electric power or more is not input to the circuit in the subsequent stage when the amplitude of the input AC signal is large and the internally generated voltage is large.

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。 The constant voltage circuit 806 is a circuit for generating a stable power supply voltage from an input potential and supplying it to each circuit. Note that the constant voltage circuit 806 may have a reset signal generation circuit inside. The reset signal generation circuit is a circuit for generating a reset signal for the logic circuit 809 by utilizing a stable rise of the power supply voltage.

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。 The demodulation circuit 807 is a circuit for demodulating the input AC signal by envelope detection and generating a demodulated signal. The modulation circuit 808 is a circuit for performing modulation in accordance with the data output from the antenna 804.

論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。 The logic circuit 809 is a circuit for analyzing the demodulated signal and performing processing. The memory circuit 810 is a circuit which holds input information and includes a row decoder, a column decoder, a memory area, and the like. Further, the ROM 811 is a circuit for storing a unique number (ID) and the like and outputting it according to processing.

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。 The above-mentioned circuits can be appropriately discarded as necessary.

ここで、先の実施の形態で説明した半導体装置を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。 Here, the semiconductor device described in any of the above embodiments can be used for the memory circuit 810. Since the memory circuit of one embodiment of the present invention can retain information even when power is off, it can be preferably used for an RF tag. Further, in the memory circuit of one embodiment of the present invention, power (voltage) required for writing data is significantly lower than that of a conventional nonvolatile memory; therefore, a difference in maximum communication distance between data reading and data writing does not occur. It is also possible. Further, it is possible to suppress the occurrence of malfunction or erroneous writing due to insufficient power when writing data.

また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。 The memory circuit of one embodiment of the present invention can be used as a nonvolatile memory and thus can be applied to the ROM 811. In this case, it is preferable that the producer separately prepares a command for writing data in the ROM 811, so that the user cannot freely rewrite the command. By shipping the product after the manufacturer writes the unique number before shipping, it is possible to assign the unique number only to the good product to be shipped, instead of assigning the unique number to all the manufactured RF tags, The unique numbers of the products after shipping do not become discontinuous, and the customer management corresponding to the products after shipping becomes easy.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。 (Embodiment 6)
In this embodiment, a CPU including the memory device described in any of the above embodiments will be described.

図５３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。 FIG. 53 is a block diagram illustrating a structure of an example of a CPU in which at least part of the transistors described in the above embodiments is used.

＜ＣＰＵの回路図＞
図５３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。 <CPU circuit diagram>
The CPU shown in FIG. 53 includes an ALU 1191 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, and a bus interface 1198 on a substrate 1190. , A rewritable ROM 1199, and a ROM interface 1189. As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. The ROM 1199 and the ROM interface 1189 may be provided in another chip. Of course, the CPU shown in FIG. 53 is only an example in which the configuration is simplified and shown, and an actual CPU has various configurations depending on its application. For example, the configuration including the CPU or the arithmetic circuit illustrated in FIG. 53 may be one core, a plurality of the cores may be included and each core may operate in parallel. The number of bits that the CPU can handle in the internal arithmetic circuit or the data bus can be set to 8 bits, 16 bits, 32 bits, 64 bits, or the like.

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。 The instruction input to the CPU via the bus interface 1198 is input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。 The ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195 perform various controls based on the decoded instruction. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines and processes an interrupt request from an external input/output device or a peripheral circuit based on its priority or mask state during execution of a program of the CPU. The register controller 1197 generates an address of the register 1196 and reads or writes the register 1196 according to the state of the CPU.

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。 The timing controller 1195 also generates signals for controlling the timing of the operations of the ALU 1191, ALU controller 1192, instruction decoder 1193, interrupt controller 1194, and register controller 1197. For example, the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the various circuits.

図５３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタを用いることができる。 In the CPU shown in FIG. 53, the register 1196 is provided with a memory cell. As the memory cell of the register 1196, the transistor described in Embodiment 1 can be used.

図５３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。 In the CPU shown in FIG. 53, the register controller 1197 selects a holding operation in the register 1196 according to an instruction from the ALU 1191. That is, in the memory cell included in the register 1196, it is selected whether the data is held by the flip-flop or the capacitor. When data holding by the flip-flop is selected, the power supply voltage is supplied to the memory cell in the register 1196. When data retention is selected in the capacitor, data is rewritten in the capacitor and supply of power supply voltage to the memory cell in the register 1196 can be stopped.

＜記憶回路＞
図５４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。 <Memory circuit>
FIG. 54 is an example of a circuit diagram of a memory element that can be used as the register 1196. The storage element 1200 includes a circuit 1201 in which stored data is volatilized by power cutoff, a circuit 1202 in which stored data is not volatilized by power cutoff, a switch 1203, a switch 1204, a logic element 1206, a capacitor element 1207, and a selection function. And a circuit 1220 having the same. The circuit 1202 includes a capacitor 1208, a transistor 1209, and a transistor 1210. Note that the memory element 1200 may further include another element such as a diode, a resistance element, or an inductor as needed.

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。 Here, the memory device described in any of the above embodiments can be used for the circuit 1202. When the supply of the power supply voltage to the memory element 1200 is stopped, the ground potential (0 V) or the potential at which the transistor 1209 is turned off is continuously input to the gate of the transistor 1209 in the circuit 1202. For example, the first gate of the transistor 1209 is grounded via a load such as a resistor.

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。 The switch 1203 is formed using a transistor 1213 of one conductivity type (for example, n-channel type), and the switch 1204 is formed using a transistor 1214 of a conductivity type (for example, p-channel type) opposite to the one conductivity type. Here is an example. Here, the first terminal of the switch 1203 corresponds to one of the source and the drain of the transistor 1213, the second terminal of the switch 1203 corresponds to the other of the source and the drain of the transistor 1213, and the switch 1203 is the gate of the transistor 1213. The control signal RD input to the terminal selects conduction or non-conduction between the first terminal and the second terminal (that is, the on or off state of the transistor 1213). The first terminal of the switch 1204 corresponds to one of the source and the drain of the transistor 1214, the second terminal of the switch 1204 corresponds to the other of the source and the drain of the transistor 1214, and the switch 1204 is input to the gate of the transistor 1214. Depending on the control signal RD, the conduction or non-conduction between the first terminal and the second terminal (that is, the on or off state of the transistor 1214) is selected.

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の第１の端子、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の第１の端子と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の第２の端子は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の第２の端子は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の第２の端子は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の第２の端子は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。 One of a source and a drain of the transistor 1209 is electrically connected to the first terminal of the capacitor 1208 and the gate of the transistor 1210. Here, the connection portion is the node M2. One of a source and a drain of the transistor 1210 is electrically connected to a wiring that can supply a low power supply potential (eg, a GND line), and the other is a first terminal of the switch 1203 (a source and a drain of the transistor 1213). On the other hand). A second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is electrically connected to a first terminal of the switch 1204 (one of the source and the drain of the transistor 1214). The second terminal of the switch 1204 (the other of the source and the drain of the transistor 1214) is electrically connected to a wiring which can supply the power supply potential VDD. The second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213), the first terminal of the switch 1204 (one of the source and the drain of the transistor 1214), the input terminal of the logic element 1206, and the capacitor 1207. The first terminal is electrically connected. Here, the connection portion is assumed to be the node M1. The second terminal of the capacitor 1207 can have a structure in which a constant potential is input. For example, a low power supply potential (GND or the like) or a high power supply potential (VDD or the like) can be input. The second terminal of the capacitor 1207 is electrically connected to a wiring capable of supplying a low power supply potential (eg, a GND line). The second terminal of the capacitor 1208 can have a structure in which a constant potential is input. For example, a low power supply potential (GND or the like) or a high power supply potential (VDD or the like) can be input. A second terminal of the capacitor 1208 is electrically connected to a wiring which can supply a low power supply potential (eg, a GND line).

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。 Note that the capacitor 1207 and the capacitor 1208 can be omitted by positively utilizing parasitic capacitance of a transistor or a wiring.

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。 The control signal WE is input to the first gate (first gate electrode) of the transistor 1209. The switch 1203 and the switch 1204 are selected to be in a conductive state or a non-conductive state between the first terminal and the second terminal by a control signal RD different from the control signal WE, and the first terminal and the second terminal of one switch are selected. When the terminals of the other switch are in the conductive state, the first switch and the second terminal of the other switch are in the non-conductive state.

なお、図５４におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、ゲート電圧ＶＧが０Ｖ時の電流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。 Note that the transistor 1209 in FIG. 54 has a structure including a second gate (second gate electrode: back gate). The control signal WE can be input to the first gate and the control signal WE2 can be input to the second gate. The control signal WE2 may be a signal having a constant potential. For example, the ground potential GND or a potential smaller than the source potential of the transistor 1209 is selected as the constant potential. At this time, the control signal WE2 is a potential signal for controlling the threshold voltage of the transistor 1209 and can further reduce the current when the gate voltage VG is 0V. Further, the control signal WE2 may be the same potential signal as the control signal WE. Note that as the transistor 1209, a transistor without the second gate can be used.

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。 A signal corresponding to the data held in the circuit 1201 is input to the other of the source and the drain of the transistor 1209. FIG. 54 illustrates an example in which the signal output from the circuit 1201 is input to the other of the source and the drain of the transistor 1209. The signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is an inverted signal whose logical value is inverted by the logic element 1206 and is input to the circuit 1201 through the circuit 1220. ..

なお、図５４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。 Note that FIG. 54 illustrates an example in which the signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) is input to the circuit 1201 through the logic element 1206 and the circuit 1220. Not limited to. A signal output from the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) may be input to the circuit 1201 without being inverted in logical value. For example, when there is a node in the circuit 1201 in which a signal in which the logic value of the signal input from the input terminal is inverted is held, the second terminal of the switch 1203 (the other of the source and the drain of the transistor 1213) The output signal can be input to the node.

また、図５４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。 In FIG. 54, among the transistors used for the memory element 1200, the transistors other than the transistor 1209 can be transistors in which a channel is formed in a layer formed using a semiconductor other than an oxide semiconductor or the substrate 1190. For example, it can be a transistor in which a channel is formed in a silicon layer or a silicon substrate. Alternatively, all the transistors used in the memory element 1200 can be transistors whose channels are formed using an oxide semiconductor. Alternatively, the memory element 1200 may include a transistor whose channel is formed using an oxide semiconductor, in addition to the transistor 1209, and the remaining transistor has a channel formed in a layer formed using a semiconductor other than an oxide semiconductor or the substrate 1190. It can also be a transistor that is closed.

図５４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。 A flip-flop circuit can be used for the circuit 1201 in FIG. 54, for example. Further, as the logic element 1206, for example, an inverter or a clocked inverter can be used.

本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。 In the semiconductor device of one embodiment of the present invention, data stored in the circuit 1201 can be held by the capacitor 1208 provided in the circuit 1202 while the power supply voltage is not supplied to the memory element 1200.

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。 Further, the off-state current of a transistor in which a channel is formed in an oxide semiconductor is extremely low. For example, the off-state current of a transistor whose channel is formed in an oxide semiconductor is significantly lower than the off-state current of a transistor whose channel is formed in crystalline silicon. Therefore, by using the transistor as the transistor 1209, the signal held in the capacitor 1208 can be kept for a long time even when the power supply voltage is not supplied to the memory element 1200. In this way, the memory element 1200 can retain the memory content (data) even while the supply of the power supply voltage is stopped.

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。 In addition, since the memory element is characterized in that a precharge operation is performed by providing the switch 1203 and the switch 1204, the time until the circuit 1201 holds the original data again after the supply of power supply voltage is restarted is shortened. be able to.

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。 In the circuit 1202, the signal held by the capacitor 1208 is input to the gate of the transistor 1210. Therefore, after the supply of the power supply voltage to the memory element 1200 is restarted, the signal held by the capacitor 1208 can be converted into the state of the transistor 1210 (on state or off state) and read from the circuit 1202. it can. Therefore, the original signal can be accurately read even when the potential corresponding to the signal held in the capacitor 1208 slightly changes.

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。 By using such a memory element 1200 for a memory device such as a register or a cache memory included in a processor, data loss in the memory device due to supply of power supply voltage can be prevented. Moreover, after the supply of the power supply voltage is restarted, the state before the power supply is stopped can be restored in a short time. Therefore, power supply can be stopped for a short time in the entire processor or one or a plurality of logic circuits included in the processor, so that power consumption can be suppressed.

本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。 Although the present embodiment has been described as an example in which the memory element 1200 is used as a CPU, the memory element 1200 can be a DSP (Digital Signal Processor), a custom LSI, an LSI such as a PLD (Programmable Logic Device), or an RF (Radio Frequency) tag. It can also be applied to.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。 (Embodiment 7)
In this embodiment, a structural example of a display device including the transistor of one embodiment of the present invention will be described.

＜表示装置回路構成例＞
図５５（Ａ）は、本発明の一態様の表示装置の上面図であり、図５５（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図５５（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。 <Display device circuit configuration example>
55A is a top view of a display device of one embodiment of the present invention, and FIG. 55B can be used when a liquid crystal element is applied to a pixel of the display device of one embodiment of the present invention. It is a circuit diagram for explaining a pixel circuit. 55C is a circuit diagram illustrating a pixel circuit which can be used when an organic EL element is applied to a pixel of the display device of one embodiment of the present invention.

画素部に配置するトランジスタは、実施の形態１に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。 The transistor provided in the pixel portion can be formed according to Embodiment 1. In addition, since the transistor can be an n-channel transistor easily, part of the driver circuit, which can be an n-channel transistor, of the driver circuit is formed over the same substrate as the transistor in the pixel portion. As described above, by using the transistor described in any of the above embodiments for the pixel portion and the driver circuit, a highly reliable display device can be provided.

アクティブマトリクス型表示装置の上面図の一例を図５５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。 An example of a top view of an active matrix display device is shown in FIG. A pixel portion 701, a first scan line driver circuit 702, a second scan line driver circuit 703, and a signal line driver circuit 704 are provided over a substrate 700 of a display device. In the pixel portion 701, a plurality of signal lines are arranged so as to extend from the signal line driver circuit 704, and a plurality of scan lines are extended from the first scan line driver circuit 702 and the second scan line driver circuit 703. It is arranged. Pixels each including a display element are provided in a matrix in each intersection region of the scan lines and the signal lines. In addition, the substrate 700 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) via a connecting portion such as an FPC (Flexible Printed Circuit).

図５５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。 In FIG. 55A, the first scan line driver circuit 702, the second scan line driver circuit 703, and the signal line driver circuit 704 are formed over the same substrate 700 as the pixel portion 701. Therefore, the number of parts such as a drive circuit provided outside is reduced, so that the cost can be reduced. Further, when the drive circuit is provided outside the substrate 700, it is necessary to extend the wiring, which increases the number of connections between the wirings. When the driver circuit is provided over the same substrate 700, the number of connections between the wirings can be reduced, so that reliability can be improved or yield can be improved. Note that any of the first scan line driver circuit 702, the second scan line driver circuit 703, and the signal line driver circuit 704 may be mounted on the substrate 700 or provided outside the substrate 700. ..

＜液晶表示装置＞
また、画素の回路構成の一例を図５５（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。 <Liquid crystal display>
In addition, FIG. 55B illustrates an example of a circuit structure of a pixel. Here, a pixel circuit which can be applied to a pixel of a VA liquid crystal display device is shown as an example.

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。 This pixel circuit can be applied to a structure having a plurality of pixel electrode layers in one pixel. Each pixel electrode layer is connected to a different transistor, and each transistor can be driven by different gate signals. As a result, the signals applied to the individual pixel electrode layers of the multi-domain designed pixel can be independently controlled.

トランジスタ７１６の走査線７１２と、トランジスタ７１７の走査線７１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は実施の形態１で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。 The scan line 712 of the transistor 716 and the scan line 713 of the transistor 717 are separated so that different gate signals can be supplied. On the other hand, the signal line 714 is commonly used by the transistor 716 and the transistor 717. As the transistors 716 and 717, the transistors described in Embodiment 1 can be used as appropriate. This makes it possible to provide a highly reliable liquid crystal display device.

また、トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層とは、それぞれ分離されている。なお、第１の画素電極層及び第２の画素電極層の形状としては、特に限定は無い。例えば、第１の画素電極層は、Ｖ字状とすればよい。 Further, the transistor 716 is electrically connected to the first pixel electrode layer, and the transistor 717 is electrically connected to the second pixel electrode layer. The first pixel electrode layer and the second pixel electrode layer are separated from each other. Note that the shapes of the first pixel electrode layer and the second pixel electrode layer are not particularly limited. For example, the first pixel electrode layer may have a V shape.

トランジスタ７１６のゲート電極は走査線７１２と接続され、トランジスタ７１７のゲート電極は走査線７１３と接続されている。走査線７１２と走査線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。 The gate electrode of the transistor 716 is connected to the scan line 712, and the gate electrode of the transistor 717 is connected to the scan line 713. Different gate signals are given to the scan lines 712 and 713 so that the operation timings of the transistors 716 and 717 are different from each other and the alignment of liquid crystal can be controlled.

また、容量配線７１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。 Further, a storage capacitor may be formed by the capacitor wiring 710, the gate insulating layer functioning as a dielectric, and the capacitor electrode electrically connected to the first pixel electrode layer or the second pixel electrode layer.

マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。 In the multi-domain design, one pixel includes the first liquid crystal element 718 and the second liquid crystal element 719. The first liquid crystal element 718 includes a first pixel electrode layer, a counter electrode layer, and a liquid crystal layer between them, and the second liquid crystal element 719 includes a second pixel electrode layer, a counter electrode layer, and a liquid crystal layer between them. Composed of.

なお、図５５（Ｂ）に示す画素回路は、これに限定されない。例えば、図５５（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。 Note that the pixel circuit illustrated in FIG. 55B is not limited to this. For example, a switch, a resistor, a capacitor, a transistor, a sensor, a logic circuit, or the like may be newly added to the pixel circuit illustrated in FIG.

図５６（Ａ）、および図５６（Ｂ）は、液晶表示装置の上面図および断面図の一例である。なお、図５６（Ａ）では表示装置２０、表示領域２１、周辺回路２２、およびＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。図５６で示す表示装置は反射型液晶を用いている。 56A and 56B are an example of a top view and a cross-sectional view of a liquid crystal display device. Note that FIG. 56A illustrates a typical structure including the display device 20, the display region 21, the peripheral circuit 22, and the FPC (flexible printed circuit board) 42. The display device shown in FIG. 56 uses a reflective liquid crystal.

図５６（Ｂ）に図５６（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間、およびＤ−Ｄ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間はＦＰＣとの接続部を示す。 FIG. 56B is a cross-sectional view taken along dashed lines A-A', B-B', C-C', and D-D' of FIG. 56A. The peripheral circuit section is shown between A and A', the display area is shown between B and B', and the connection section with the FPC is shown between C and C'.

液晶素子を用いた表示装置２０は、トランジスタ５０およびトランジスタ５２（実施の形態１で示したトランジスタ１０）の他、導電層１６５、導電層１９７、絶縁層４２０、液晶層４９０、液晶素子８０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、導電層４８０、遮光層４１８、基板４００、接着層４７３、接着層４７４、接着層４７５、接着層４７６、偏光板１０３、偏光板４０３、保護基板１０５、保護基板４０２、異方性導電層５１０を有する。 A display device 20 including a liquid crystal element includes a transistor 50, a transistor 52 (the transistor 10 described in Embodiment 1), a conductive layer 165, a conductive layer 197, an insulating layer 420, a liquid crystal layer 490, a liquid crystal element 80, a capacitor, and a capacitor. Element 60, capacitive element 62, insulating layer 430, spacer 440, coloring layer 460, adhesive layer 470, conductive layer 480, light-shielding layer 418, substrate 400, adhesive layer 473, adhesive layer 474, adhesive layer 475, adhesive layer 476, polarization The plate 103, the polarizing plate 403, the protective substrate 105, the protective substrate 402, and the anisotropic conductive layer 510 are included.

＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図５５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。 <Organic EL display device>
Another example of the circuit configuration of the pixel is shown in FIG. Here, a pixel structure of a display device using an organic EL element is shown.

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 In the organic EL element, when a voltage is applied to the light emitting element, electrons are injected from one of the pair of electrodes and holes are injected from the other of the pair of electrodes into a layer containing a light emitting organic compound, and a current flows. Then, the electrons and holes are recombined with each other, so that the light-emitting organic compound forms an excited state and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light emitting element is called a current excitation type light emitting element.

図５５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。 FIG. 55C is a diagram illustrating an example of applicable pixel circuits. Here, an example in which two n-channel transistors are used for one pixel is shown. In addition, digital time grayscale driving can be applied to the pixel circuit.

適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。 The configuration of applicable pixel circuits and the operation of pixels when digital time grayscale driving is applied will be described.

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。 The pixel 720 includes a switching transistor 721, a driving transistor 722, a light emitting element 724, and a capacitor element 723. In the switching transistor 721, the gate electrode layer is connected to the scan line 726, the first electrode (one of the source electrode layer and the drain electrode layer) is connected to the signal line 725, and the second electrode (the source electrode layer and the drain electrode layer). The other) is connected to the gate electrode layer of the driving transistor 722. In the driving transistor 722, the gate electrode layer is connected to the power source line 727 through the capacitor element 723, the first electrode is connected to the power source line 727, and the second electrode is the first electrode (pixel electrode) of the light emitting element 724. It is connected. The second electrode of the light emitting element 724 corresponds to the common electrode 728. The common electrode 728 is electrically connected to the common potential line formed on the same substrate.

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には実施の形態１乃至３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。 As the switching transistor 721 and the driving transistor 722, the transistors described in Embodiments 1 to 3 can be used as appropriate. This makes it possible to provide a highly reliable organic EL display device.

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。 The potential of the second electrode (common electrode 728) of the light emitting element 724 is set to a low power supply potential. Note that the low power supply potential is lower than the high power supply potential supplied to the power supply line 727, and GND, 0 V, or the like can be set as the low power supply potential. By setting the high power supply potential and the low power supply potential to be equal to or higher than the forward threshold voltage of the light emitting element 724 and applying the potential difference to the light emitting element 724, a current is passed through the light emitting element 724 to emit light. Note that the forward voltage of the light-emitting element 724 refers to a voltage at which desired luminance is obtained, and includes at least a forward threshold voltage.

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。 Note that the capacitor 723 can be omitted by substituting the gate capacitance of the driving transistor 722.

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。 Next, a signal input to the driving transistor 722 will be described. In the case of the voltage input voltage driving method, a video signal that allows the driving transistor 722 to be sufficiently turned on or off is input to the driving transistor 722. Note that in order to operate the driving transistor 722 in a linear region, a voltage higher than the voltage of the power source line 727 is applied to the gate electrode layer of the driving transistor 722. Further, the signal line 725 is applied with a voltage equal to or higher than a value obtained by adding the threshold voltage Vth of the driving transistor 722 to the power line voltage.

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。 When analog grayscale driving is performed, a voltage equal to or higher than the sum of the forward voltage of the light emitting element 724 and the threshold voltage Vth of the driving transistor 722 is applied to the gate electrode layer of the driving transistor 722. Note that a video signal is input so that the driving transistor 722 operates in a saturation region, and current is supplied to the light emitting element 724. Further, the potential of the power supply line 727 is set higher than the gate potential of the driving transistor 722 in order to operate the driving transistor 722 in the saturation region. By making the video signal analog, a current corresponding to the video signal can be supplied to the light emitting element 724 to perform analog grayscale driving.

なお、画素回路の構成は、図５５（Ｃ）に示す画素構成に限定されない。例えば、図５５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。 Note that the structure of the pixel circuit is not limited to the pixel structure shown in FIG. For example, a switch, a resistor, a capacitor, a sensor, a transistor, a logic circuit, or the like may be added to the pixel circuit illustrated in FIG 55C.

図５５（Ｃ）で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位を印加するなど、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIG. 55C, the source electrode (first electrode) is provided on the low potential side and the drain electrode (second electrode) is provided on the high potential side. It is configured to be electrically connected. In addition, the potential of the first gate electrode is controlled by a control circuit or the like, and a potential lower than that applied to the source electrode is applied to the second gate electrode by a wiring (not shown). It may be configured as follows.

図５７（Ａ）、および図５７（Ｂ）は発光素子を用いた表示装置の上面図および断面図の一例である。なお、図５７（Ａ）では表示装置２４、表示領域２１、周辺回路２２、およびＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。 57A and 57B are an example of a top view and a cross-sectional view of a display device including a light-emitting element. Note that FIG. 57A illustrates a typical structure including the display device 24, the display region 21, the peripheral circuit 22, and the FPC (flexible printed circuit board) 42.

図５７（Ｂ）に図５７（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間はＦＰＣとの接続部を示す。 FIG. 57B is a cross-sectional view taken along the broken line A-A′, B-B′, and C-C′ of FIG. 57A. The peripheral circuit section is shown between A and A', the display area is shown between B and B', and the connection section with the FPC is shown between C and C'.

発光素子を用いた表示装置２４は、トランジスタ５０およびトランジスタ５２（実施の形態１で示したトランジスタ１０）の他、導電層１９７、導電層４１０、光学調整層５３０、ＥＬ層４５０、導電層４１５、発光素子７０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、隔壁４４５、遮光層４１８、基板４００、異方性導電層５１０を有する。 The display device 24 using the light-emitting element includes the transistor 50 and the transistor 52 (the transistor 10 described in Embodiment 1), the conductive layer 197, the conductive layer 410, the optical adjustment layer 530, the EL layer 450, the conductive layer 415, The light emitting element 70, the capacitor 60, the capacitor 62, the insulating layer 430, the spacer 440, the coloring layer 460, the adhesive layer 470, the partition 445, the light shielding layer 418, the substrate 400, and the anisotropic conductive layer 510 are included.

本明細書等において、例えば、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。 In this specification and the like, for example, a display element, a display device which is a device having a display element, a light-emitting element, and a light-emitting device which is a device having a light-emitting element have various modes or have various elements. You can The display element, the display device, the light emitting element, or the light emitting device includes, for example, an EL (electroluminescence) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element), an LED (white LED, a red LED, a green LED, Blue LED, etc.), transistor (transistor that emits light in response to current), electron emission element, liquid crystal element, electronic ink, electrophoretic element, grating light valve (GLV), plasma display panel (PDP), MEMS (micro electro. Mechanical system), digital micromirror device (DMD), DMS (digital microshutter), MIRASOL (registered trademark), IMOD (interference modulation) element, electrowetting element, piezoelectric ceramic display, carbon nanotube It has at least one of the display elements used. In addition to these, a display medium whose contrast, luminance, reflectance, transmittance, or the like is changed by an electrical or magnetic action may be included. An EL display or the like is an example of a display device using an EL element. A field emission display (FED) or a SED type flat-panel display (SED: Surface-conduction Electron-emitter Display) is an example of a display device using an electron-emitting device. As an example of a display device using a liquid crystal element, there is a liquid crystal display (transmissive liquid crystal display, semi-transmissive liquid crystal display, reflective liquid crystal display, direct-view liquid crystal display, projection liquid crystal display). An example of a display device using electronic ink or an electrophoretic element is electronic paper.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図５８を用いて説明を行う。 (Embodiment 8)
In this embodiment, a display module to which the semiconductor device of one embodiment of the present invention is applied will be described with reference to FIGS.

＜表示モジュール＞
図５８に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテリー６０１１、タッチパネル６００４などは、設けられない場合もある。 <Display module>
A display module 6000 shown in FIG. 58 includes a touch panel 6004 connected to an FPC 6003, a display panel 6006 connected to an FPC 6005, a backlight unit 6007, a frame 6009, a printed circuit board 6010 between an upper cover 6001 and a lower cover 6002. It has a battery 6011. Note that the backlight unit 6007, the battery 6011, the touch panel 6004, and the like may not be provided in some cases.

本発明の一態様の半導体装置は、例えば、表示パネル６００６であったり、プリント基板に実装された集積回路に用いることができる。 The semiconductor device of one embodiment of the present invention can be used for, for example, the display panel 6006 or an integrated circuit mounted on a printed board.

上部カバー６００１および下部カバー６００２は、タッチパネル６００４および表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。 The shape and size of the upper cover 6001 and the lower cover 6002 can be changed as appropriate in accordance with the sizes of the touch panel 6004 and the display panel 6006.

タッチパネル６００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。 As the touch panel 6004, a resistance film type or a capacitance type touch panel can be used by being superimposed on the display panel 6006. Further, the counter substrate (sealing substrate) of the display panel 6006 can have a touch panel function. Alternatively, an optical sensor may be provided in each pixel of the display panel 6006 to add an optical touch panel function. Alternatively, a touch sensor electrode may be provided in each pixel of the display panel 6006 to add a touch panel function of a capacitance type.

バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。 The backlight unit 6007 has a light source 6008. The light source 6008 may be provided at the end of the backlight unit 6007 and a light diffusion plate may be used.

フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。 The frame 6009 has a function of protecting the display panel 6006 and a function of an electromagnetic shield for blocking an electromagnetic wave generated from the printed board 6010. Further, the frame 6009 may have a function as a heat dissipation plate.

プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合には、バッテリー６０１１を省略することができる。 The printed circuit board 6010 has a power supply circuit and a signal processing circuit for outputting a video signal and a clock signal. The power supply for supplying power to the power supply circuit may be an external commercial power supply or a battery 6011 provided separately. Note that the battery 6011 can be omitted when a commercial power source is used.

また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。 Further, the display module 6000 may be additionally provided with members such as a polarizing plate, a retardation plate and a prism sheet.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。 (Embodiment 9)
In this embodiment, usage examples of the semiconductor device of one embodiment of the present invention will be described.

＜リードフレーム型のインターポーザを用いたパッケージ＞
図５９（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図５９（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７５１がマウントされている面上に配置されている。そしてチップ１７５１はモールド樹脂１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止されるようにする。 <Package using a lead frame type interposer>
FIG. 59A is a perspective view showing a cross-sectional structure of a package using a lead frame type interposer. In the package shown in FIG. 59A, a chip 1751 corresponding to a semiconductor device according to one embodiment of the present invention is connected to a terminal 1752 on an interposer 1750 by a wire bonding method. The terminal 1752 is arranged on the surface of the interposer 1750 on which the chip 1751 is mounted. Although the chip 1751 may be sealed with the mold resin 1753, it is sealed with a part of each terminal 1752 exposed.

パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図５９（Ｂ）に示す。図５９（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１８０１に、パッケージ１８０２と、バッテリー１８０４とが実装されている。また、表示素子が設けられたパネル１８００に、プリント配線基板１８０１がＦＰＣ１８０３によって実装されている。 FIG. 59B shows a structure of a module of an electronic device (mobile phone) in which a package is mounted on a circuit board. In the mobile phone module shown in FIG. 59B, a package 1802 and a battery 1804 are mounted on a printed wiring board 1801. A printed wiring board 1801 is mounted by an FPC 1803 on a panel 1800 provided with a display element.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

（実施の形態１０）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。 (Embodiment 10)
In this embodiment, electronic devices and lighting devices of one embodiment of the present invention will be described with reference to the drawings.

＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。 <Electronic equipment>
An electronic device or a lighting device can be manufactured using the semiconductor device of one embodiment of the present invention. Further, a highly reliable electronic device or lighting device can be manufactured using the semiconductor device of one embodiment of the present invention. Further, by using the semiconductor device of one embodiment of the present invention, an electronic device or a lighting device in which the detection sensitivity of the touch sensor is improved can be manufactured.

電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。 Examples of the electronic device include a television device (also referred to as a television or a television receiver), a monitor for a computer, a digital camera, a digital video camera, a digital photo frame, a mobile phone (also referred to as a mobile phone or a mobile phone device). ), a portable game machine, a portable information terminal, a sound reproducing device, and a large game machine such as a pachinko machine.

また、本発明の一態様の電子機器又は照明装置は可撓性を有する場合、家屋やビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。 In the case where the electronic device or the lighting device of one embodiment of the present invention has flexibility, the electronic device or the lighting device can be incorporated along the inner or outer wall of a house or a building, or along the curved surface of the interior or exterior of an automobile.

また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。 In addition, the electronic device of one embodiment of the present invention may include a secondary battery, and it is preferable that the secondary battery can be charged using contactless power transmission.

二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。 Examples of the secondary battery include a lithium ion secondary battery such as a lithium polymer battery (lithium ion polymer battery) using a gel electrolyte, a lithium ion battery, a nickel hydride battery, a nicad battery, an organic radical battery, a lead storage battery, and an air battery. Examples include secondary batteries, nickel zinc batteries, silver zinc batteries, and the like.

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。 The electronic device of one embodiment of the present invention may include an antenna. By receiving the signal with the antenna, images, information, and the like can be displayed on the display portion. When the electronic device has a secondary battery, the antenna may be used for non-contact power transmission.

図６０（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。ＣＰＵにはノーマリオフ型のＣＰＵを用いることで、低消費電力化することができ、従来よりも長い時間ゲームを楽しむことができる。表示部７１０３または表示部７１０４に本発明の一態様に係る半導体装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図６０（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。 FIG. 60A shows a portable game machine, which includes a housing 7101, a housing 7102, a display portion 7103, a display portion 7104, a microphone 7105, a speaker 7106, operation keys 7107, a stylus 7108, and the like. The semiconductor device according to one embodiment of the present invention can be used for an integrated circuit, a CPU, or the like incorporated in the housing 7101. By using a normally-off type CPU as the CPU, the power consumption can be reduced and the game can be enjoyed for a longer time than before. By using the semiconductor device according to one embodiment of the present invention for the display portion 7103 or the display portion 7104, a hand-held game machine which is excellent in user's usability and whose quality is unlikely to deteriorate can be provided. Note that although the portable game machine illustrated in FIG. 60A includes two display portions 7103 and 7104, the number of display portions included in the portable game machine is not limited to this.

図６０（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、操作ボタン７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなどに用いることができる。なお、図６０（Ｂ）に用いるディスプレイには反射型の液晶パネル、ＣＰＵにはノーマリオフ型のＣＰＵを用いることで、低消費電力化することができて、日常における充電回数を減らすことができる。 FIG. 60B illustrates a smart watch, which includes a housing 7302, a display portion 7304, operation buttons 7311 and 7312, a connection terminal 7313, a band 7321, a clasp 7322, and the like. The semiconductor device according to one embodiment of the present invention can be used for a memory, a CPU, or the like included in the housing 7302. Note that by using a reflective liquid crystal panel for the display used in FIG. 60B and a normally-off type CPU for the CPU, low power consumption can be achieved and the number of times of daily charging can be reduced.

図６０（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６、表示部７５０２などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、ノーマリオフ型のＣＰＵを用いることで、充電回数を減らすことができる。また、表示部７５０２は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ、または８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。 FIG. 60C illustrates a personal digital assistant including a display portion 7502 incorporated in a housing 7501, operation buttons 7503, an external connection port 7504, a speaker 7505, a microphone 7506, a display portion 7502, and the like. The semiconductor device according to one embodiment of the present invention can be used for a mobile memory, a CPU, or the like incorporated in the housing 7501. Note that the number of times of charging can be reduced by using a normally-off type CPU. Further, since the display portion 7502 can have extremely high definition, it can perform various displays such as full high-definition, 4k, or 8k while being small and medium, and can obtain a very clear image. it can.

図６０（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４およびレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における第１筐体７７０１と第２筐体７７０２との間の角度に従って切り替える構成としても良い。レンズ７７０５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。 FIG. 60D illustrates a video camera, which includes a first housing 7701, a second housing 7702, a display portion 7703, operation keys 7704, a lens 7705, a connection portion 7706, and the like. The operation key 7704 and the lens 7705 are provided in the first housing 7701, and the display portion 7703 is provided in the second housing 7702. The first housing 7701 and the second housing 7702 are connected by a connecting portion 7706, and the angle between the first housing 7701 and the second housing 7702 can be changed by the connecting portion 7706. is there. The image on the display portion 7703 may be switched according to the angle between the first housing 7701 and the second housing 7702 in the connection portion 7706. The imaging device of one embodiment of the present invention can be provided at a position which is a focus of the lens 7705. The semiconductor device according to one embodiment of the present invention can be used for an integrated circuit, a CPU, or the like incorporated in the first housing 7701.

図６０（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２を備えている。本発明の一態様に係る半導体装置は、表示部７９０２の表示パネルおよび内蔵されている制御回路に用いることができる。 FIG. 60E illustrates a digital signage, which includes a display portion 7902 provided on a telephone pole 7901. The semiconductor device according to one embodiment of the present invention can be used for a display panel of the display portion 7902 and a built-in control circuit.

図６１（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することができる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型でありながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。 FIG. 61A illustrates a laptop personal computer, which includes a housing 8121, a display portion 8122, a keyboard 8123, a pointing device 8124, and the like. The semiconductor device according to one embodiment of the present invention can be applied to a CPU and a memory incorporated in the housing 8121. Note that the display portion 8122 can be extremely high-definition; therefore, a display of 8 k can be performed even though it is small and medium-sized, and a very clear image can be obtained.

図６１（Ｂ）に自動車９７００の外観を示す。図６１（Ｃ）に自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、および制御用の集積回路に用いることができる。例えば、図６１（Ｃ）に示す表示部９７１０乃至表示部９７１５に本発明の一態様の半導体装置を設けることができる。 FIG. 61B shows the appearance of the automobile 9700. FIG. 61C shows the driver's seat of the automobile 9700. The automobile 9700 has a vehicle body 9701, wheels 9702, a dashboard 9703, lights 9704, and the like. The semiconductor device of one embodiment of the present invention can be used for the display portion of the automobile 9700 and an integrated circuit for control. For example, the semiconductor device of one embodiment of the present invention can be provided in the display portions 9710 to 9715 in FIG. 61C.

表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、または入出力装置である。本発明の一態様の表示装置、または入出力装置は、表示装置、または入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、または入出力装置とすることができる。シースルー状態の表示装置、または入出力装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、または入出力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、または入出力装置に、表示装置、または入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。 The display portion 9710 and the display portion 9711 are a display device or an input/output device provided on a windshield of an automobile. A display device or an input/output device of one embodiment of the present invention has a so-called see-through state in which an electrode included in the display device or the input/output device is made of a conductive material having a light-transmitting property so that the opposite side can be seen through. Display device or input/output device. The display device or the input/output device in the see-through state does not hinder the visibility even when the automobile 9700 is driven. Therefore, the display device or the input/output device of one embodiment of the present invention can be installed on the windshield of the automobile 9700. Note that when a display device or an input/output device is provided with a transistor or the like for driving the display device or the input/output device, an organic transistor using an organic semiconductor material, a transistor using an oxide semiconductor, or the like, It is preferable to use a light-transmitting transistor.

表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。 The display portion 9712 is a display device provided in the pillar portion. For example, by displaying an image from an image pickup means provided on the vehicle body on the display portion 9712, the visual field blocked by the pillar can be complemented. The display portion 9713 is a display device provided in the dashboard portion. For example, by displaying an image from the image pickup means provided on the vehicle body on the display portion 9713, the visual field blocked by the dashboard can be complemented. That is, by displaying an image from an image pickup means provided on the outside of the automobile, the blind spot can be compensated and the safety can be improved. In addition, by displaying an image that complements the invisible portion, it is possible to confirm the safety more naturally and comfortably.

また、図６１（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置、または入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置である。なお、表示装置を座面や背もたれ部分などに設置して、当該表示装置を、当該表示装置の発熱を熱源としたシートヒーターとして利用することもできる。 Further, FIG. 61D shows the interior of an automobile in which bench seats are used for the driver's seat and the passenger seat. The display portion 9721 is a display device or an input/output device provided in the door portion. For example, by displaying an image from an image pickup means provided on the vehicle body on the display portion 9721, the field of view blocked by the door can be complemented. The display portion 9722 is a display device provided on the handle. The display portion 9723 is a display device provided in the center of the seat surface of the bench seat. It is also possible to install the display device on a seat surface or a backrest portion and use the display device as a seat heater using the heat generated by the display device as a heat source.

表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は加熱装置として用いることも可能である。 The display portion 9714, the display portion 9715, or the display portion 9722 can provide various kinds of information such as navigation information, a speedometer or a tachometer, a mileage, a fuel amount, a gear state, an air conditioner setting, or the like. Further, the display items and layout displayed on the display unit can be appropriately changed according to the preference of the user. Note that the above information can be displayed on the display portions 9710 to 9713, the display portion 9721, and the display portion 9723. Further, the display portions 9710 to 9715 and the display portions 9721 to 9723 can also be used as lighting devices. Further, the display portions 9710 to 9715 and the display portions 9721 to 9723 can be used as a heating device.

また、図６２（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。 Further, FIG. 62A shows the appearance of the camera 8000. The camera 8000 includes a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, a coupling portion 8005, and the like. A lens 8006 can be attached to the camera 8000.

結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等を接続することができる。 The coupling portion 8005 has an electrode and can be connected to a strobe device or the like in addition to a finder 8100 described later.

ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。 Here, the camera 800 is configured such that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.

シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。 An image can be taken by pressing the shutter button 8004. Further, the display portion 8002 has a function as a touch panel, and an image can be taken by touching the display portion 8002.

表示部８００２に、本発明の一態様の表示装置、または入出力装置を適用することができる。 The display device or the input/output device of one embodiment of the present invention can be applied to the display portion 8002.

図６２（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示している。 FIG. 62B shows an example in which a finder 8100 is attached to the camera 8000.

ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。 The finder 8100 has a housing 8101, a display portion 8102, buttons 8103, and the like.

筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該結合部には電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。 The housing 8101 has a coupling portion that engages with the coupling portion 8005 of the camera 8000, so that the viewfinder 8100 can be attached to the camera 8000. Further, the coupling portion has an electrode, and an image or the like received from the camera 8000 through the electrode can be displayed on the display portion 8102.

ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。 The button 8103 has a function as a power button. The button 8103 can be used to switch on and off the display of the display portion 8102.

筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。 The semiconductor device of one embodiment of the present invention can be applied to an integrated circuit or an image sensor in the housing 8101.

なお、図６２（Ａ）（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の一態様の表示装置、または入出力装置を備えるファインダーが内蔵されていてもよい。 Note that in FIGS. 62A and 62B, the camera 8000 and the viewfinder 8100 are separate electronic devices and are detachable, but the display of one embodiment of the present invention is displayed on the housing 8001 of the camera 8000. A device or a finder having an input/output device may be incorporated.

また、図６２（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。 Further, FIG. 62C shows the appearance of the head mounted display 8200.

ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。 The head mount display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like. A battery 8206 is built in the mounting portion 8201.

ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。 The cable 8205 supplies power from the battery 8206 to the main body 8203. The main body 8203 includes a wireless receiver and the like, and video information such as received image data can be displayed on the display portion 8204. Further, by using the camera provided in the main body 8203 to capture the movement of the eyeballs and eyelids of the user and calculate the coordinates of the viewpoint of the user based on the information, the viewpoint of the user can be used as the input means. it can.

また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。 Further, the mounting portion 8201 may be provided with a plurality of electrodes at positions where the user can touch the electrodes. The main body 8203 may have a function of recognizing the viewpoint of the user by detecting a current flowing through the electrode according to the movement of the eyeball of the user. Further, it may have a function of monitoring the pulse of the user by detecting the current flowing through the electrode. The mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying biological information of the user on the display portion 8204. Alternatively, the movement of the user's head or the like may be detected, and the image displayed on the display portion 8204 may be changed in accordance with the movement.

本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。 The semiconductor device of one embodiment of the present invention can be applied to the integrated circuit inside the main body 8203.

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 At least part of this embodiment can be implemented in appropriate combination with any of the other embodiments described in this specification.

（実施の形態１１）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について図６３を用いながら説明する。 (Embodiment 11)
In this embodiment, an example of using an RF tag including a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.

＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図６３（Ａ）参照）、乗り物類（自転車等、図６３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図６３（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図６３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図６３（Ｅ）、図６３（Ｆ）参照）等に設けて使用することができる。 <Example of using RF tag>
Although the RF tag has a wide range of uses, for example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident card, etc., see FIG. 63A), vehicles (bicycles, etc., FIG. 63). (B)), packaging containers (wrapping paper, bottles, etc., see FIG. 63(C)), recording media (DVD, video tape, etc., see FIG. 63(D)), personal items (bags, glasses, etc.) , Foods, plants, animals, human bodies, clothing, daily necessities, medical products including drugs and medicines, or articles such as electronic devices (liquid crystal display devices, EL display devices, television devices, or mobile phones), Alternatively, it can be used by being provided on a luggage tag attached to each article (see FIGS. 63E and 63F).

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。 The RF tag 4000 according to one embodiment of the present invention is fixed to an article by being attached to the surface or embedded. For example, a book is embedded in a paper, and a package made of an organic resin is embedded in the organic resin and fixed to each article. Since the RF tag 4000 according to one embodiment of the present invention achieves small size, thinness, and lightness, the design of the article itself is not impaired even after being fixed to the article. Further, by providing the RF tag 4000 according to one embodiment of the present invention on banknotes, coins, securities, bearer bonds, certificates, etc., an authentication function can be provided, and by utilizing this authentication function, Counterfeiting can be prevented. Further, by attaching the RF tag according to one embodiment of the present invention to packaging containers, recording media, personal belongings, foods, clothes, household items, electronic devices, and the like, efficiency of systems such as inspection systems can be improved. Can be planned. Further, even in vehicles, by attaching the RF tag according to one embodiment of the present invention, security against theft or the like can be improved.

以上のように、本発明の一態様に係わる半導体装置を用いたＲＦタグを、本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。 As described above, by using the RF tag including the semiconductor device according to one embodiment of the present invention for each application described in this embodiment, operating power including writing and reading data can be reduced, It is possible to increase the communication distance. In addition, since information can be held for an extremely long period even when power is cut off, it can be preferably used for applications in which writing and reading frequency is low.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments and examples in this specification as appropriate.

本実施例では、イオン添加処理後の酸化物半導体層１２２の抵抗値の測定を行った結果について説明する。 In this example, the results of measuring the resistance value of the oxide semiconductor layer 122 after the ion addition treatment will be described.

測定用サンプルとして、図６４に示す構造を作製した。測定サンプルは、実施の形態１にて説明した方法により作製した。なお、サンプルの作製方法は、この方法に限定されない。 The structure shown in FIG. 64 was produced as a measurement sample. The measurement sample was produced by the method described in the first embodiment. Note that the method for manufacturing the sample is not limited to this method.

基板１００として、約７００μｍのＳｉウェハを用いた。 As the substrate 100, a Si wafer of about 700 μm was used.

絶縁層１１０として、酸化シリコン膜と酸化窒化シリコン膜の積層を形成した。 As the insulating layer 110, a stacked layer of a silicon oxide film and a silicon oxynitride film was formed.

当該酸化シリコン膜として、Ｓｉウェハを９５０℃の塩酸酸化法により、１００ｎｍの熱酸化膜を形成した。 As the silicon oxide film, a 100-nm thermal oxide film was formed on a Si wafer by a hydrochloric acid oxidation method at 950°C.

酸化窒化シリコン膜はプラズマＣＶＤ法で３００ｎｍ成膜した。当該成膜条件は、成膜用ガス流量をシラン２．３ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により４０Ｐａとし、ＲＦ電源周波数を２７ＭＨｚとし、成膜時のパワーは５０Ｗとし、電極間の距離を１５ｍｍとし、成膜時の基板加熱温度を４００℃とした。 The silicon oxynitride film was formed to a thickness of 300 nm by a plasma CVD method. The film forming conditions were as follows: the film forming gas flow rate was 2.3 sccm of silane and 800 sccm of dinitrogen monoxide, the chamber internal pressure during film formation was 40 Pa by the diaphragm type Baratron sensor and APC valve control, and the RF power supply frequency was 27 MHz. The power during film formation was 50 W, the distance between the electrodes was 15 mm, and the substrate heating temperature during film formation was 400°C.

次に、酸化物半導体層１２２としてスパッタリング法により、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物を用いて厚さ５０ｎｍに成膜した酸化物半導体膜を用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を３００℃とした。 Next, as the oxide semiconductor layer 122, an oxide semiconductor film is formed with a thickness of 50 nm by a sputtering method using an oxide of In:Ga:Zn=1:1:1 (atomic ratio) as a target. I was there. The film formation conditions were such that the chamber pressure during film formation was 0.7 Pa, the power during film formation was 0.5 kW using a DC power source, the gas flow rate for sputtering was Ar gas 30 sccm, oxygen gas 15 sccm, The distance between the sample and the target was 60 mm, and the substrate heating temperature during film formation was 300°C.

酸化物半導体層１２２形成後、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気において、４５０℃で１時間の加熱処理を行った。 After the oxide semiconductor layer 122 was formed, heat treatment was performed at 450 °C for 1 hour in a nitrogen atmosphere, and then heat treatment was performed at 450 °C for 1 hour in an oxygen atmosphere.

イオン添加処理は、イオン注入法により行った。サンプルごとに異なるイオン注入条件のまとめを表１に示す。 The ion addition process was performed by the ion implantation method. Table 1 shows a summary of different ion implantation conditions for each sample.

サンプルの抵抗値測定は、シート抵抗測定機を用いて行い、装置は日立国際電気製のＶＲ−２００を用いた。図６５、図６６、図６７にシート抵抗測定結果を示す。 The resistance value of the sample was measured using a sheet resistance measuring machine, and the apparatus was VR-200 manufactured by Hitachi Kokusai Electric. The sheet resistance measurement results are shown in FIGS. 65, 66, and 67.

図６５、図６６、図６７より、リン、アルゴン、キセノンいずれのイオン種においても、ドーズ量を３．０×１０１４ｉｏｎｓ／ｃｍ２以上注入したサンプルにおいて、抵抗率を安定して低減することができることが確認された。 From FIGS. 65, 66, and 67, it is possible to stably reduce the resistivity in any sample in which a dose amount of 3.0×10 14 ions/cm 2 or more is injected for any of ion species of phosphorus, argon, and xenon. It was confirmed that

１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
２０ 表示装置
２１ 表示領域
２２ 周辺回路
２４ 表示装置
５０ トランジスタ
５２ トランジスタ
６０ 容量素子
６２ 容量素子
７０ 発光素子
８０ 液晶素子
１００ 基板
１０３ 偏光板
１０５ 保護基板
１１０ 絶縁層
１２１ 金属酸化物層
１２２ 酸化物半導体層
１２３ 金属酸化物層
１２３ａ 金属酸化物膜
１２３ｂ 金属酸化物層
１２５ 低抵抗領域
１３０ ソース電極層
１３０ｂ 導電層
１４０ ドレイン電極層
１５０ ゲート絶縁層
１５０ａ 絶縁膜
１５０ｂ ゲート絶縁層
１５１ ゲート絶縁層
１５２ ゲート絶縁層
１５２ａ 絶縁膜
１５２ｂ 絶縁層
１６０ ゲート電極層
１６０ａ 導電膜
１６５ 導電層
１６７ イオン
１７０ 絶縁層
１７２ 絶縁層
１７３ 酸素
１７４ 溝部
１７５ 絶縁層
１７５ｂ 絶縁層
１７６ 絶縁層
１８０ 絶縁層
１９０ 導電層
１９５ 導電層
１９７ 導電層
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６２ カソード
３６３ 低抵抗領域
３６５ フォトダイオード
３６６ 半導体
３６７ 半導体
３６８ 半導体
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７４ 配線
３８０ 絶縁層
４００ 基板
４０２ 保護基板
４０３ 偏光板
４１０ 導電層
４１５ 導電層
４１８ 遮光層
４２０ 絶縁層
４３０ 絶縁層
４４０ スペーサ
４４５ 隔壁
４５０ ＥＬ層
４６０ 着色層
４７０ 接着層
４７３ 接着層
４７４ 接着層
４７５ 接着層
４７６ 接着層
４８０ 導電層
４９０ 液晶層
５１０ 異方性導電層
５３０ 光学調整層
６０１ プリカーサ
６０２ プリカーサ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ 走査線
７１３ 走査線
７１４ 信号線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１７００ 基板
１７０１ チャンバー
１７０２ ロード室
１７０３ 前処理室
１７０４ チャンバー
１７０５ チャンバー
１７０６ アンロード室
１７１１ａ 原料供給部
１７１１ｂ 原料供給部
１７１２ａ 高速バルブ
１７１２ｂ 高速バルブ
１７１３ａ 原料導入口
１７１３ｂ 原料導入口
１７１４ 原料排出口
１７１５ 排気装置
１７１６ 基板ホルダ
１７２０ 搬送室
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１８００ パネル
１８０１ プリント配線基板
１８０２ パッケージ
１８０３ ＦＰＣ
１８０４ バッテリー
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域およびドレイン領域
２８００ インバータ
２８１０ ＯＳトランジスタ
２８２０ ＯＳトランジスタ
２８３１ 信号波形
２８３２ 信号波形
２８４０ 破線
２８４１ 実線
２８５０ ＯＳトランジスタ
２８６０ ＣＭＯＳインバータ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチパネル
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリー
７１０１ 筐体
７１０２ 筐体
７１０３ 表示部
７１０４ 表示部
７１０５ マイク
７１０６ スピーカー
７１０７ 操作キー
７１０８ スタイラス
７３０２ 筐体
７３０４ 表示部
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 留め金
７５０１ 筐体
７５０２ 表示部
７５０３ 操作ボタン
７５０４ 外部接続ポート
７５０５ スピーカー
７５０６ マイク
７７０１ 筐体
７７０２ 筐体
７７０３ 表示部
７７０４ 操作キー
７７０５ レンズ
７７０６ 接続部
７９０１ 電柱
７９０２ 表示部
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００５ 結合部
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８１２１ 筐体
８１２２ 表示部
８１２３ キーボード
８１２４ ポインティングデバイス
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリー
９７００ 自動車
９７０１ 車体
９７０２ 車輪
９７０３ ダッシュボード
９７０４ ライト
９７１０ 表示部
９７１１ 表示部
９７１２ 表示部
９７１３ 表示部
９７１４ 表示部
９７１５ 表示部
９７２１ 表示部
９７２２ 表示部
９７２３ 表示部 10 Transistor 11 Transistor 12 Transistor 13 Transistor 14 Transistor 20 Display Device 21 Display Area 22 Peripheral Circuit 24 Display Device 50 Transistor 52 Transistor 60 Capacitive Element 62 Capacitive Element 70 Light Emitting Element 80 Liquid Crystal Element 100 Substrate 103 Polarizing Plate 105 Protective Substrate 110 Insulating Layer 121 Metal oxide layer 122 Oxide semiconductor layer 123 Metal oxide layer 123a Metal oxide film 123b Metal oxide layer 125 Low resistance region 130 Source electrode layer 130b Conductive layer 140 Drain electrode layer 150 Gate insulating layer 150a Insulating film 150b Gate insulating layer 151 gate insulating layer 152 gate insulating layer 152a insulating film 152b insulating layer 160 gate electrode layer 160a conductive film 165 conductive layer 167 ion 170 insulating layer 172 insulating layer 173 oxygen 174 groove 175 insulating layer 175b insulating layer 176 insulating layer 180 insulating layer 190 conductive Layer 195 Conductive layer 197 Conductive layer 200 Imaging device 201 Switch 202 Switch 203 Switch 210 Pixel part 211 Pixel 212 Subpixel 212B Subpixel 212G Subpixel 212R Subpixel 220 Photoelectric conversion element 230 Pixel circuit 231 Wiring 247 Wiring 248 Wiring 249 Wiring 250 Wiring 253 wiring 254 filter 254B filter 254G filter 254R filter 255 lens 256 light 257 wiring 260 peripheral circuit 270 peripheral circuit 280 peripheral circuit 290 peripheral circuit 300 silicon substrate 310 layer 320 layer 330 layer 340 layer 351 transistor 353 transistor 360 photodiode 361 anode 362 cathode 363 low resistance region 365 photodiode 366 semiconductor 367 semiconductor 368 semiconductor 370 plug 371 wiring 372 wiring 373 wiring 374 wiring 380 insulating layer 400 substrate 402 protective substrate 403 polarizing plate 410 conductive layer 415 conductive layer 418 light shielding layer 420 insulating layer 430 insulating layer 440 Spacer 445 Partition wall 450 EL layer 460 Coloring layer 470 Adhesive layer 473 Adhesive layer 474 Adhesive layer 475 Adhesive layer 476 Adhesive layer 480 Conductive layer 490 Liquid crystal layer 510 Anisotropic conductive layer 530 Optical adjustment layer 601 Precursor 602 Precursor 700 Substrate 701 Pixel part 702 Scan line driver circuit 703 Scan line driver circuit 704 Signal line driver circuit 710 Capacitance Wiring 712 Scanning Line 713 Scanning Line 714 Signal Line 716 Transistor 717 Transistor 718 Liquid Crystal Element 719 Liquid Crystal Element 720 Pixel 721 Switching Transistor 722 Driving Transistor 723 Capacitive Element 724 Light Emitting Element 725 Signal Line 726 Scanning Line 727 Power Supply Line 728 Common Electrode 800 RF tag 801 Communication device 802 Antenna 803 Radio signal 804 Antenna 805 Rectifier circuit 806 Constant voltage circuit 807 Demodulation circuit 808 Modulation circuit 809 Logic circuit 810 Storage circuit 811 ROM
1189 ROM interface 1190 Board 1191 ALU
1192 ALU Controller 1193 Instruction Decoder 1194 Interrupt Controller 1195 Timing Controller 1196 Register 1197 Register Controller 1198 Bus Interface 1199 ROM
1200 memory element 1201 circuit 1202 circuit 1203 switch 1204 switch 1206 logic element 1207 capacitance element 1208 capacitance element 1209 transistor 1210 transistor 1213 transistor 1214 transistor 1220 circuit 1700 substrate 1701 chamber 1702 load chamber 1703 pretreatment chamber 1704 chamber 1705 chamber 1706 unload chamber 1711a Raw material supply unit 1711b Raw material supply unit 1712a High speed valve 1712b High speed valve 1713a Raw material introduction port 1713b Raw material introduction port 1714 Raw material discharge port 1715 Exhaust device 1716 Substrate holder 1720 Transfer chamber 1750 Interposer 1751 Chip 1752 Terminal 1753 Mold resin 1800 panel 1801 Printed wiring board 1802 Package 1803 FPC
1804 Battery 2100 Transistor 2200 Transistor 2201 Insulator 2202 Wiring 2203 Plug 2204 Insulator 2205 Wiring 2207 Insulator 2211 Semiconductor substrate 2212 Insulator 2213 Gate electrode 2214 Gate insulator 2215 Source region and drain region 2800 Inverter 2810 OS transistor 2820 OS transistor 2831 Signal Waveform 2832 Signal waveform 2840 Broken line 2841 Solid line 2850 OS transistor 2860 CMOS inverter 3001 Wiring 3002 Wiring 3003 Wiring 3004 Wiring 3005 Wiring 3200 Transistor 3300 Transistor 3400 Capacitance element 4000 RF tag 6000 Display module 6001 Upper cover 6002 Lower cover 6003 FPC
6004 Touch panel 6005 FPC
6006 display panel 6007 backlight unit 6008 light source 6009 frame 6010 printed circuit board 6011 battery 7101 housing 7102 housing 7103 display portion 7104 display portion 7105 microphone 7106 speaker 7107 operation key 7108 stylus 7302 housing 7304 display portion 7311 operation button 7312 operation button 7313 Connection terminal 7321 Band 7322 Clasp 7501 Housing 7502 Display 7503 Operation button 7504 External connection port 7505 Speaker 7506 Microphone 7701 Housing 7702 Housing 7703 Display 7704 Operation key 7705 Lens 7706 Connector 7901 Power pole 7902 Display 8000 Camera 8001 Housing Body 8002 Display portion 8003 Operation button 8004 Shutter button 8005 Coupling portion 8006 Lens 8100 Finder 8101 Housing 8102 Display portion 8103 Button 8121 Housing 8122 Display portion 8123 Keyboard 8124 Pointing device 8200 Head mount display 8201 Mounting portion 8202 Lens 8203 Body 8204 Display portion 8205 cable 8206 battery 9700 automobile 9701 vehicle body 9702 wheels 9703 dashboard 9704 light 9710 display portion 9711 display portion 9712 display portion 9713 display portion 9714 display portion 9715 display portion 9721 display portion 9722 display portion 9723 display portion

Claims (8)

基板上の第１絶縁層と、
前記第１絶縁層上の第１金属酸化物層と、
前記第１金属酸化物層上の酸化物半導体層と、
前記酸化物半導体層上の第２金属酸化物層と、
前記第２金属酸化物層上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極層と、を有し、
前記酸化物半導体層は、第１領域乃至第３領域を有し、
前記第１領域および前記第２領域の各々は、前記ゲート電極層と重なる領域を有し、
前記第２領域は、前記第１領域と前記第３領域の間に位置し、
前記第２領域は、前記第１領域に比して抵抗の低い領域を有し、
前記第３領域は、前記第２領域に比して抵抗の低い領域を有し、
前記第２領域および前記第３領域の各々は、元素Ｎ（Ｎは、リン、アルゴン、またはキセノン）を有する、半導体装置。 A first insulating layer on the substrate,
A first metal oxide layer on the first insulating layer;
An oxide semiconductor layer on the first metal oxide layer,
A second metal oxide layer on the oxide semiconductor layer;
A gate insulating layer on the second metal oxide layer;
A gate electrode layer on the gate insulating layer,
The oxide semiconductor layer has first to third regions,
Each of the first region and the second region has a region overlapping with the gate electrode layer,
The second region is located between the first region and the third region,
The second region has a region having a lower resistance than the first region,
The third region has a region having a lower resistance than the second region,
Wherein each of the second region and before Symbol third region, element N (N is phosphorus, argon, or xenon) that have a semi conductor device. 基板上の第１絶縁層と、
前記第１絶縁層上の第１金属酸化物層と、
前記第１金属酸化物層上の酸化物半導体層と、
前記第１絶縁層上および前記酸化物半導体層上の第２金属酸化物層と、
前記第２金属酸化物層上の第１ゲート絶縁層と、
前記第１ゲート絶縁層上のゲート電極層と、を有し、
前記酸化物半導体層のチャネル幅方向において、前記第２金属酸化物層および前記第１ゲート絶縁層の各々は、前記第１金属酸化物層の側面と対向する領域と、前記酸化物半導体層の側面と対向する領域と、を有し、
前記酸化物半導体層は、第１領域乃至第３領域を有し、
前記第１領域および前記第２領域の各々は、前記ゲート電極層と重なる領域を有し、
前記第２領域は、前記第１領域と前記第３領域の間に位置し、
前記第２領域は、前記第１領域に比して抵抗の低い領域を有し、
前記第３領域は、前記第２領域に比して抵抗の低い領域を有し、
前記第２領域および前記第３領域の各々は、元素Ｎ（Ｎは、リン、アルゴン、またはキセノン）を有する領域を有する、半導体装置。 A first insulating layer on the substrate,
A first metal oxide layer on the first insulating layer;
An oxide semiconductor layer on the first metal oxide layer,
A second metal oxide layer on the first insulating layer and on the oxide semiconductor layer;
A first gate insulating layer on the second metal oxide layer;
A gate electrode layer on the first gate insulating layer,
In the channel width direction of the oxide semiconductor layer, wherein each of the second metal oxide layer contact and said first gate insulating layer has a region facing the side surface of the first metal oxide layer, the oxide semiconductor layer a side and opposite to the region, a
The oxide semiconductor layer has first to third regions,
Each of the first region and the second region has a region overlapping with the gate electrode layer,
The second region is located between the first region and the third region,
The second region has a region having a lower resistance than the first region,
The third region has a region having a lower resistance than the second region,
Wherein each of the second region and before Symbol third region, element N (N is phosphorus, argon or xenon) that have a region having a semi-conductor device. 請求項２において、
前記第１ゲート絶縁層と前記ゲート電極層の間に第２ゲート絶縁層を有する、半導体装置。 In claim 2,
That having a second gate insulating layer between the gate electrode layer and the first gate insulating layer, a semi-conductor device. 請求項１乃至３のいずれか一項において、
前記第２領域は、前記第１領域に比して前記元素Ｎの濃度が高い領域を有し、
前記第３領域は、前記第２領域に比して前記元素Ｎの濃度が高い領域を有する、半導体装置。 In any one of Claim 1 thru|or 3,
The second region has a region where the concentration of the element N is higher than that of the first region,
The third region, that have a high concentration region of the element N in comparison with the second region, a semi-conductor device. 請求項１乃至４のいずれか一項において、
前記第３領域は、前記元素Ｎの濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を有する、半導体装置。 In any one of Claim 1 thru|or 4,
The third region, the concentration of the element N is that having a 1 × 10 18 atoms / cm 3 or more 1 × 10 22 atoms / cm 3 or less is the area, semi-conductor devices. 基板上の第１絶縁層と、
前記第１絶縁層上の第１金属酸化物層と、
前記第１金属酸化物層上の酸化物半導体層と、
前記酸化物半導体層上の第２金属酸化物層と、
前記第２金属酸化物層上のゲート絶縁層と、
前記第２金属酸化物層上の第２絶縁層と、
前記ゲート絶縁層上のゲート電極層と、を有し、
前記ゲート絶縁層は、前記ゲート電極層の側面と接する領域を有し、
前記第２絶縁層は、前記ゲート絶縁層と接する領域を有し、
前記酸化物半導体層は、第１領域乃至第３領域を有し、
前記第１領域は、前記ゲート電極層と重なる領域を有し、
前記第２領域は、前記ゲート絶縁層と重なる領域または前記第２絶縁層と重なる領域を有し、
前記第２領域は、前記第１領域と前記第３領域の間に位置し、
前記第２領域および、前記第３領域は、元素Ｎ（Ｎは、リン、アルゴン、またはキセノン）を有する領域を有する、半導体装置。 A first insulating layer on the substrate,
A first metal oxide layer on the first insulating layer;
An oxide semiconductor layer on the first metal oxide layer,
A second metal oxide layer on the oxide semiconductor layer;
A gate insulating layer on the second metal oxide layer;
A second insulating layer on the second metal oxide layer;
A gate electrode layer on the gate insulating layer,
The gate insulating layer has a region in contact with a side surface of the gate electrode layer,
The second insulating layer has a region in contact with the gate insulating layer,
The oxide semiconductor layer has first to third regions,
The first region has a region overlapping with the gate electrode layer,
The second region has a region overlapping with the region or the second insulating layer that overlaps with the gate insulating layer,
The second region is located between the first region and the third region,
The second region and the third region, the element N (N is phosphorus, argon or xenon) that have a region having a semi-conductor device. 請求項６において、
前記第２領域は、前記第１領域に比して抵抗の低い領域を有し、
前記第３領域は、前記第２領域に比して抵抗の低い領域を有する、半導体装置。 In claim 6,
The second region has a region having a lower resistance than the first region,
The third region, that have a low resistance region than the second region, a semi-conductor device. 請求項６または７において、
前記基板底面と前記ゲート電極層の側面の接線がなす角は、６０度以上８５度以下である領域を有する、半導体装置。 In Claim 6 or 7,
Tangent angle of the side surface of the gate electrode layer and the substrate bottom surface, that have a region is less than 85 degrees 60 degrees, semiconductors devices.
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