JP6970249B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP6970249B2
JP6970249B2 JP2020121192A JP2020121192A JP6970249B2 JP 6970249 B2 JP6970249 B2 JP 6970249B2 JP 2020121192 A JP2020121192 A JP 2020121192A JP 2020121192 A JP2020121192 A JP 2020121192A JP 6970249 B2 JP6970249 B2 JP 6970249B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
transistor
metal oxide
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020121192A
Other languages
Japanese (ja)
Other versions
JP2020181992A (en
Inventor
大吾 伊藤
大介 松林
雅晴 永井
孔明 山本
崇 浜田
豊 岡崎
慎也 笹川
求 倉田
直人 山出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020181992A publication Critical patent/JP2020181992A/en
Priority to JP2021176347A priority Critical patent/JP2022009653A/en
Application granted granted Critical
Publication of JP6970249B2 publication Critical patent/JP6970249B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの
駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置ま
たはその作製方法に関する。 The present invention relates to a product, a method, or a manufacturing method. Alternatively, the invention relates to a process, machine, manufacture, or composition (composition of matter). In particular, the present invention relates to, for example, a semiconductor device, a display device, a light emitting device, a power storage device, an image pickup device, a method for driving them, or a method for manufacturing them. In particular, one aspect of the present invention relates to a semiconductor device or a method for manufacturing the same.

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。 In the present specification and the like, the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. Transistors and semiconductor circuits are one aspect of semiconductor devices. Also, storage device,
Display devices and electronic devices may have semiconductor devices.

絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注
目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリ
コン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されて
いる。 Attention is being paid to a technique for constructing a transistor using a semiconductor film formed on a substrate having an insulating surface. The transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (display devices). Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示され
ている。 For example, Patent Document 1 discloses a transistor using an amorphous oxide semiconductor layer containing indium (In), gallium (Ga), and zinc (Zn) as the active layer of the transistor.

特開２００６−１６５５２８号公報Japanese Unexamined Patent Publication No. 2006-165528

トランジスタを高集積化させた半導体装置を作製していくうえで、トランジスタの微細化
は不可欠である。しかしながら、トランジスタの微細化において、トランジスタの寄生容
量の増加が問題となる。 Miniaturization of transistors is indispensable for manufacturing semiconductor devices with highly integrated transistors. However, in the miniaturization of transistors, an increase in parasitic capacitance of transistors becomes a problem.

例えば、トランジスタ動作において、チャネル近傍（例えば、ソース電極−ドレイン電極
間）に寄生容量が存在する場合、寄生容量の充電に要する時間が必要となる。そのため、
トランジスタの応答性、ひいては半導体装置の応答性を低下させてしまう。 For example, in transistor operation, when a parasitic capacitance exists in the vicinity of the channel (for example, between the source electrode and the drain electrode), the time required for charging the parasitic capacitance is required. for that reason,
It reduces the responsiveness of the transistor and, by extension, the responsiveness of the semiconductor device.

また、トランジスタの微細化が進むにつれ、トランジスタの形状制御性は困難を増す。製
造工程により生じるばらつきが、トランジスタ特性、さらには信頼性に大きな影響を与え
てしまう。 Further, as the miniaturization of the transistor progresses, the shape controllability of the transistor becomes more difficult. The variation caused by the manufacturing process has a great influence on the transistor characteristics and the reliability.

したがって、本発明の一態様は、トランジスタの寄生容量を低減することを目的の一つす
る。または、高速動作が可能な半導体装置を提供することを目的の一つとする。または、
電気特性が良好な半導体装置を提供することを目的の一つとする。または、信頼性の高い
半導体装置を提供することを目的の一つとする。または、トランジスタまたは半導体装置
の、製造工程に起因した特性のばらつきを低減することを目的の一つとする。または、酸
素欠損の少ない酸化物半導体層を有する半導体装置を提供することを目的の一つとする。
または、簡易な工程で形成することができる半導体装置を提供することを目的の一つとす
る。または、酸化物半導体層近傍の界面準位密度を低減することができる構成の半導体装
置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供すること
を目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする
。または上記半導体装置の作製方法を提供することを目的の一つとする。 Therefore, one aspect of the present invention is to reduce the parasitic capacitance of the transistor. Alternatively, one of the purposes is to provide a semiconductor device capable of high-speed operation. or,
One of the purposes is to provide a semiconductor device having good electrical characteristics. Alternatively, one of the purposes is to provide a highly reliable semiconductor device. Alternatively, one of the purposes is to reduce variations in the characteristics of transistors or semiconductor devices due to the manufacturing process. Another object of the present invention is to provide a semiconductor device having an oxide semiconductor layer having few oxygen deficiencies.
Alternatively, one of the purposes is to provide a semiconductor device that can be formed by a simple process. Another object of the present invention is to provide a semiconductor device having a configuration capable of reducing the interface state density in the vicinity of the oxide semiconductor layer. Alternatively, one of the purposes is to provide a semiconductor device having low power consumption. Alternatively, one of the purposes is to provide a new semiconductor device or the like. Alternatively, one of the purposes is to provide a method for manufacturing the above-mentioned semiconductor device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。 The description of these issues does not preclude the existence of other issues. It should be noted that one aspect of the present invention does not need to solve all of these problems. Issues other than these are self-evident from the description of the description, drawings, claims, etc., and it is possible to extract problems other than these from the description of the specification, drawings, claims, etc. Is.

（１）
本発明の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第１金
属酸化物層上の酸化物半導体層と、酸化物半導体層上の第２金属酸化物層と、第２金属酸
化物層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、を有し、酸化物半導体層
は、第１領域乃至第３領域を有し、第１領域および第２領域は、ゲート電極層と重なる領
域を有し、第２領域は、第１領域と第３領域の間の領域であって、第２領域は、第１領域
に比して抵抗の低い領域を有し、第３領域は、第２領域に比して抵抗の低い領域を有し、
第２領域および、第３領域は、元素Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域
を有することを特徴とする半導体装置である。 (1)
One aspect of the present invention is a first insulating layer on a substrate, a first metal oxide layer on the first insulating layer, an oxide semiconductor layer on the first metal oxide layer, and an oxide semiconductor layer. It has a second metal oxide layer, a gate insulating layer on the second metal oxide layer, and a gate electrode layer on the gate insulating layer, and the oxide semiconductor layer has a first region to a third region. However, the first region and the second region have a region overlapping with the gate electrode layer, the second region is a region between the first region and the third region, and the second region is the first region. The third region has a region having a low resistance as compared with the second region, and the third region has a region having a low resistance as compared with the second region.
The second region and the third region are semiconductor devices characterized by having a region having an element N (N is phosphorus, argon, xenon).

（２）
本発明の別の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第
１金属酸化物層上の酸化物半導体層と、第１絶縁層、酸化物半導体層上の第２金属酸化物
層と、第２金属酸化物層上の第１ゲート絶縁層と、第１ゲート絶縁層上のゲート電極層と
、を有し、第２金属酸化物層、および第１ゲート絶縁層は、第１金属酸化物層、酸化物半
導体層の側面と対向する領域を有し、酸化物半導体層は、第１領域乃至第３領域を有し、
第１領域および第２領域は、ゲート電極層と重なる領域を有し、第２領域は、第１領域と
第３領域の間の領域であって、第２領域は、第１領域に比して抵抗の低い領域を有し、第
３領域は、第２領域に比して抵抗の低い領域を有し、第２領域および、第３領域は、元素
Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域を有すること、を特徴とする半導体
装置である。 (2)
Another aspect of the present invention is a first insulating layer on a substrate, a first metal oxide layer on the first insulating layer, an oxide semiconductor layer on the first metal oxide layer, and a first insulating layer. It has a second metal oxide layer on the oxide semiconductor layer, a first gate insulating layer on the second metal oxide layer, and a gate electrode layer on the first gate insulating layer, and has a second metal oxidation. The physical layer and the first gate insulating layer have a region facing the side surfaces of the first metal oxide layer and the oxide semiconductor layer, and the oxide semiconductor layer has a first region to a third region.
The first region and the second region have a region overlapping with the gate electrode layer, the second region is a region between the first region and the third region, and the second region is compared with the first region. The third region has a region having a lower resistance than the second region, and the second region and the third region have element N (N is phosphorus, argon, xenon). ), The semiconductor device is characterized by having a region.

（３）
本発明の別の一態様は、（２）において、第１ゲート絶縁層、およびゲート電極層の間に
第２ゲート絶縁層を有すること、を特徴とする半導体装置である。 (3)
Another aspect of the present invention is the semiconductor device according to (2), which has a second gate insulating layer between the first gate insulating layer and the gate electrode layer.

（４）
本発明の別の一態様は、（１）乃至（３）のいずれか一において、第２領域は、第１領域
に比して元素Ｎの濃度が高い領域を有し、第３領域は、第２領域に比して元素Ｎの濃度が
高い領域を有すること、を特徴とする半導体装置である。 (4)
In another aspect of the present invention, in any one of (1) to (3), the second region has a region in which the concentration of the element N is higher than that of the first region, and the third region is a region. It is a semiconductor device characterized by having a region in which the concentration of element N is higher than that in the second region.

（５）
本発明の別の一態様は、（１）乃至（４）のいずれか一項において、第３領域は元素Ｎの
濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下である
領域を有すること、を特徴とする半導体装置。 (5)
In another aspect of the present invention, in any one of (1) to (4), the concentration of the element N in the third region is 1 × 10 18 atoms / cm 3 or more and 1 × 10 22 atoms / cm 3 or less. A semiconductor device characterized by having a region that is.

（６）
本発明の一態様は、基板上の第１絶縁層と、第１絶縁層上の第１金属酸化物層と、第１金
属酸化物層上の酸化物半導体層と、酸化物半導体層上の第２金属酸化物層と、第２金属酸
化物層上のゲート絶縁層と、第２金属酸化物層上の第２絶縁層と、ゲート絶縁層上のゲー
ト電極層と、を有し、ゲート絶縁層は、ゲート電極層の側面と接する領域を有し第２絶縁
層は、ゲート絶縁層と接する領域を有し、酸化物半導体層は、第１領域乃至第３領域を有
し、第１領域は、ゲート電極層と重なる領域を有し、第２領域は、ゲート絶縁層、または
第２絶縁層と重なる領域を有し、第２領域は、第１領域と第３領域の間の領域であって、
第２領域および、第３領域は、元素Ｎ（Ｎは、リン、アルゴン、キセノン）を有する領域
を有すること、を特徴とする半導体装置である。 (6)
One aspect of the present invention is a first insulating layer on a substrate, a first metal oxide layer on the first insulating layer, an oxide semiconductor layer on the first metal oxide layer, and an oxide semiconductor layer. It has a second metal oxide layer, a gate insulating layer on the second metal oxide layer, a second insulating layer on the second metal oxide layer, and a gate electrode layer on the gate insulating layer. The insulating layer has a region in contact with the side surface of the gate electrode layer, the second insulating layer has a region in contact with the gate insulating layer, and the oxide semiconductor layer has a first region to a third region and a first region. The region has a region overlapping with the gate electrode layer, the second region has a region overlapping with the gate insulating layer or the second insulating layer, and the second region is a region between the first region and the third region. And
The second region and the third region are semiconductor devices characterized by having a region having an element N (N is phosphorus, argon, xenon).

（７）
本発明の別の一態様は、（６）において、第２領域は、第１領域に比して抵抗の低い領域
を有し、第３領域は、第２領域に比して抵抗の低い領域を有すること、を特徴とする半導
体装置である。 (7)
In another aspect of the present invention, in (6), the second region has a region having a lower resistance than the first region, and the third region has a region having a lower resistance than the second region. It is a semiconductor device characterized by having.

（８）
本発明の別の一態様は、（６）または（７）において、基板底面とゲート電極層の側面の
接線がなす角は、６０度以上８５度以下である領域を有すること、を特徴とする半導体装
置。 (8)
Another aspect of the present invention is characterized in that, in (6) or (7), the angle formed by the tangent line between the bottom surface of the substrate and the side surface of the gate electrode layer has a region of 60 degrees or more and 85 degrees or less. Semiconductor device.

（９）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物
層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半
導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層
、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３
金属酸化物層を形成し、第３金属酸化物層上に第２絶縁層を形成し、第２絶縁層に対して
平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の一
部をエッチングすることにより第３金属酸化物層に到達する溝部を有する第４絶縁層を形
成し、第４絶縁層および第３金属酸化物層上に第５絶縁層を形成し、第５絶縁層上に第１
導電層を形成し、第１導電層および第５絶縁層に対して第４絶縁層が露出するまで平坦化
処理することにより、ゲート電極層および第６絶縁層を形成し、ゲート電極層をマスクと
して用いて第４絶縁層および第６絶縁層をエッチングすることにより、ゲート絶縁層を形
成し、ゲート電極層をマスクとして用いて第２酸化物半導体層に対してイオン添加するこ
とにより、ソース領域およびドレイン領域を形成すること、を特徴とする半導体装置の作
製方法である。 (9)
In another aspect of the present invention, a first insulating layer is formed on a substrate, and a laminate of a first metal oxide layer and a first oxide semiconductor layer is formed on the first insulating layer. The second metal oxide layer and the second oxide semiconductor layer are formed by etching the laminate of the metal oxide layer and the first oxide semiconductor layer in an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer. A third material on the semiconductor layer and the first insulating layer
A metal oxide layer is formed, a second insulating layer is formed on the third metal oxide layer, and a flattening treatment is performed on the second insulating layer to form a third insulating layer and a second mask. A fourth insulating layer having a groove reaching the third metal oxide layer is formed by etching a part of the third insulating layer using the above, and a fifth insulating layer is formed on the fourth insulating layer and the third metal oxide layer. An insulating layer is formed, and the first is formed on the fifth insulating layer.
A gate electrode layer and a sixth insulating layer are formed by forming a conductive layer and flattening the first conductive layer and the fifth insulating layer until the fourth insulating layer is exposed, and masking the gate electrode layer. A gate insulating layer is formed by etching the fourth insulating layer and the sixth insulating layer, and the source region is formed by adding ions to the second oxide semiconductor layer using the gate electrode layer as a mask. It is a method for manufacturing a semiconductor device, which is characterized by forming a drain region.

（１０）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物
層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半
導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層
、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３
金属酸化物層を形成し、第３金属酸化物層上に第１ゲート絶縁層を形成し、第１ゲート絶
縁層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶
縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより、第１
ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第１ゲート
絶縁層上に第１導電層を形成し、第１導電層に対して第４絶縁層が露出するまで平坦化処
理することにより、ゲート電極層を形成し、ゲート電極層をマスクとして用いて、第４絶
縁層をエッチングすることにより、第１ゲート絶縁層を露出する領域を設け、ゲート電極
層をマスクとして用いて第１絶縁層をエッチングすることにより、第２ゲート絶縁層を形
成し、第２酸化物半導体層に対してイオン添加することにより、ソース領域およびドレイ
ン領域を形成すること、を特徴とする半導体装置の作製方法である。 (10)
In another aspect of the present invention, a first insulating layer is formed on a substrate, and a laminate of a first metal oxide layer and a first oxide semiconductor layer is formed on the first insulating layer. The second metal oxide layer and the second oxide semiconductor layer are formed by etching the laminate of the metal oxide layer and the first oxide semiconductor layer in an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer. A third material on the semiconductor layer and the first insulating layer
A metal oxide layer is formed, a first gate insulating layer is formed on the third metal oxide layer, a second insulating layer is formed on the first gate insulating layer, and the second insulating layer is flattened. By performing the above, a third insulating layer is formed, and a part of the third insulating layer is etched with the second mask to form the first insulating layer.
A fourth insulating layer having a groove reaching the gate insulating layer is formed, a first conductive layer is formed on the fourth insulating layer and the first gate insulating layer, and the fourth insulating layer is exposed to the first conductive layer. A gate electrode layer is formed by flattening until it is formed, and a region where the first gate insulating layer is exposed is provided by etching the fourth insulating layer using the gate electrode layer as a mask. The second gate insulating layer is formed by etching the first insulating layer using the above as a mask, and the source region and the drain region are formed by adding ions to the second oxide semiconductor layer. This is a method for manufacturing a semiconductor device as a feature.

（１１）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物
層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半
導体層の積層を、第１マスクを用いて島状にエッチングすることにより第２金属酸化物層
、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第３
金属酸化物層を形成し、第３金属酸化物層上に第１ゲート絶縁層を形成し、第１ゲート絶
縁層上に第２絶縁層を形成し、第２絶縁層に対して平坦化処理を行うことにより、第３絶
縁層を形成し、第２マスクを用いて第３絶縁層の一部をエッチングすることにより、第１
ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、第４絶縁層および第１ゲート
絶縁層上に第５絶縁層を形成し、第５絶縁層上に第１導電層を形成し、第１導電層、およ
び第５絶縁層に対して第４絶縁層が露出するまで平坦化処理することにより、ゲート電極
層および第６絶縁層を形成し、ゲート電極層をマスクとして用いて第４絶縁層、および第
６絶縁層をエッチングすることにより、第１ゲート絶縁層を露出する領域を設け、第２酸
化物半導体層に対してイオン添加することにより、ソース領域およびドレイン領域を形成
すること、を特徴とする半導体装置の作製方法である。 (11)
In another aspect of the present invention, a first insulating layer is formed on a substrate, and a laminate of a first metal oxide layer and a first oxide semiconductor layer is formed on the first insulating layer. The second metal oxide layer and the second oxide semiconductor layer are formed by etching the laminate of the metal oxide layer and the first oxide semiconductor layer in an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer. A third material on the semiconductor layer and the first insulating layer
A metal oxide layer is formed, a first gate insulating layer is formed on the third metal oxide layer, a second insulating layer is formed on the first gate insulating layer, and the second insulating layer is flattened. By performing the above, a third insulating layer is formed, and a part of the third insulating layer is etched with the second mask to form the first insulating layer.
A fourth insulating layer having a groove reaching the gate insulating layer is formed, a fifth insulating layer is formed on the fourth insulating layer and the first gate insulating layer, and a first conductive layer is formed on the fifth insulating layer. The gate electrode layer and the sixth insulating layer are formed by flattening the first conductive layer and the fifth insulating layer until the fourth insulating layer is exposed, and the gate electrode layer is used as a mask. A region for exposing the first gate insulating layer is provided by etching the 4 insulating layer and the 6th insulating layer, and a source region and a drain region are formed by adding ions to the second oxide semiconductor layer. This is a method for manufacturing a semiconductor device, which is characterized by the above.

（１２）
本発明の別の一態様は、（９）乃至（１１）のいずれか一項において、イオン添加におい
て、リン、アルゴン、またはキセノンを用いること、を特徴とする半導体装置の作製方法
である。 (12)
Another aspect of the present invention is a method for manufacturing a semiconductor device, which comprises using phosphorus, argon, or xenon for ion addition in any one of (9) to (11).

（１３）
本発明の別の一態様は、（９）乃至（１２）のいずれか一項において、イオン添加におい
て、イオンのドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ
２以下とすること、を特徴とする半導体装置の作製方法である。 (13)
In another aspect of the present invention, in any one of (9) to (12), in the addition of ions, the dose amount of ions is 1 × 10 14 ions / cm 2 or more and 5 × 10 16 ions / cm.
It is a method for manufacturing a semiconductor device, which is characterized by having 2 or less.

（１４）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に、第１金属酸化物
層、および第１酸化物半導体層の積層を成膜し、第１金属酸化物層、および第１酸化物半
導体層の積層を、第１マスクを用いて島状にエッチングすることにより、第２金属酸化物
層、および第２酸化物半導体層を形成し、第２酸化物半導体層、および第１絶縁層上に第
３金属酸化物層を形成し、第３金属酸化物層上に第２絶縁層を形成し、第２絶縁層に対し
て平坦化処理を行うことにより、第３絶縁層を形成し、第２マスクを用いて第３絶縁層の
一部をエッチングすることにより、第３金属酸化物層に到達する溝部を有する第４絶縁層
を形成し、第４絶縁層および第３金属酸化物層上に第５絶縁層を形成し、第５絶縁層上に
第１導電層を形成し、第１導電層および第５絶縁層に対して、第４絶縁層が露出するまで
平坦化処理をすることにより、ゲート電極層および第６絶縁層を形成し、ゲート電極層を
マスクとして用いて、第４絶縁層および第６絶縁層をエッチングすることにより、ゲート
電極層の側面と接する領域を有するゲート絶縁層、およびゲート絶縁層と接する領域を有
する第７絶縁層を形成し、第２酸化物半導体層に対してイオン添加することにより、ソー
ス領域およびドレイン領域を形成すること、を特徴とする半導体装置の作製方法である。 (14)
In another aspect of the present invention, a first insulating layer is formed on a substrate, and a laminate of a first metal oxide layer and a first oxide semiconductor layer is formed on the first insulating layer. The second metal oxide layer and the second oxide semiconductor layer are formed by etching the laminated metal oxide layer and the first oxide semiconductor layer in an island shape using the first mask to form the second metal oxide layer and the second oxide semiconductor layer. A third metal oxide layer is formed on the oxide semiconductor layer and the first insulating layer, a second insulating layer is formed on the third metal oxide layer, and the second insulating layer is flattened. Thereby, a third insulating layer is formed, and a part of the third insulating layer is etched using the second mask to form a fourth insulating layer having a groove portion reaching the third metal oxide layer. A fifth insulating layer is formed on the fourth insulating layer and the third metal oxide layer, a first conductive layer is formed on the fifth insulating layer, and the fourth insulating layer and the fifth insulating layer are separated from each other. By flattening the insulating layer until it is exposed, a gate electrode layer and a sixth insulating layer are formed, and the gate electrode layer is used as a mask to etch the fourth insulating layer and the sixth insulating layer. A gate insulating layer having a region in contact with the side surface of the gate electrode layer and a seventh insulating layer having a region in contact with the gate insulating layer are formed, and ions are added to the second oxide semiconductor layer to form a source region and a drain. It is a method for manufacturing a semiconductor device characterized by forming a region.

（１５）
本発明の別の一態様は、（１４）において、イオン添加において、リン、アルゴン、また
はキセノンを用いること、を特徴とする半導体装置の作製方法である。 (15)
Another aspect of the present invention is a method for manufacturing a semiconductor device, which comprises using phosphorus, argon, or xenon for ion addition in (14).

（１６）
本発明の別の一態様は、（１４）または（１５）において、イオン添加において、イオン
のドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とす
ること、を特徴とする半導体装置の作製方法である。 (16)
In another aspect of the present invention, in (14) or (15), the dose amount of ions is 1 × 10 14 ions / cm 2 or more and 5 × 10 16 ions / cm 2 or less in addition of ions. This is a method for manufacturing a semiconductor device, which is a feature thereof.

（１７）
本発明の別の一態様は、（１４）乃至（１６）のいずれか一項において、ゲート電極層の
側面の接線と、基板の底面がなす角は、６０度以上８５度以下である領域を有すること、
を特徴とする、半導体装置の作製方法である。 (17)
In another aspect of the present invention, in any one of (14) to (16), the angle formed by the tangent line on the side surface of the gate electrode layer and the bottom surface of the substrate is a region of 60 degrees or more and 85 degrees or less. To have,
This is a method for manufacturing a semiconductor device.

（１８）
本発明の別の一態様は、（１）乃至（８）のいずれか一項に記載の半導体装置と、筐体と
、スピーカーと、を有することを特徴とする電子機器である。 (18)
Another aspect of the present invention is an electronic device comprising the semiconductor device according to any one of (1) to (8), a housing, and a speaker.

したがって、本発明の一態様を用いることにより、トランジスタの寄生容量を低減するこ
とができ、高速動作が可能な半導体装置を提供することができる。または、電気特性が良
好な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供するこ
とができる。または、トランジスタまたは半導体装置の、製造工程に起因した特性のばら
つきを低減することができる。または、酸素欠損の少ない酸化物半導体層を有する半導体
装置を提供することができる。または、簡易な工程で形成することができる半導体装置を
提供することができる。または、酸化物半導体層近傍の界面準位密度を低減することがで
きる構成の半導体装置を提供することができる。または、低消費電力の半導体装置を提供
することができる。または、新規な半導体装置などを提供することができる。または上記
半導体装置の作製方法を提供することができる。 Therefore, by using one aspect of the present invention, it is possible to reduce the parasitic capacitance of the transistor and provide a semiconductor device capable of high-speed operation. Alternatively, it is possible to provide a semiconductor device having good electrical characteristics. Alternatively, a highly reliable semiconductor device can be provided. Alternatively, it is possible to reduce variations in the characteristics of the transistor or semiconductor device due to the manufacturing process. Alternatively, it is possible to provide a semiconductor device having an oxide semiconductor layer having few oxygen deficiencies. Alternatively, it is possible to provide a semiconductor device that can be formed by a simple process. Alternatively, it is possible to provide a semiconductor device having a configuration capable of reducing the interface state density in the vicinity of the oxide semiconductor layer. Alternatively, it is possible to provide a semiconductor device having low power consumption. Alternatively, a new semiconductor device or the like can be provided. Alternatively, a method for manufacturing the above-mentioned semiconductor device can be provided.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。 The description of these effects does not preclude the existence of other effects. It should be noted that one aspect of the present invention does not necessarily have to have all of these effects. It should be noted that the effects other than these are self-evident from the description of the description, drawings, claims, etc., and it is possible to extract the effects other than these from the description of the description, drawings, claims, etc. Is.

トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタの断面図、およびバンド図を説明する模式図。The schematic diagram explaining the sectional view and the band diagram of a transistor. ＡＬＤ成膜原理を説明する図。The figure explaining the ALD film formation principle. ＡＬＤ装置概要図。A schematic diagram of the ALD device. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタの作製方法を説明する上面図および断面図。Top view and sectional view explaining the manufacturing method of a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. トランジスタを説明する上面図および断面図。Top view and sectional view illustrating a transistor. ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。The figure explaining the structural analysis of CAAC-OS and a single crystal oxide semiconductor by XRD, and the figure which shows the selected area electron diffraction pattern of CAAC-OS. ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。A cross-sectional TEM image of the CAAC-OS, a planar TEM image, and an image analysis image thereof. ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。The figure which shows the electron diffraction pattern of nc-OS, and the cross-sectional TEM image of nc-OS. ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。Cross-sectional TEM image of a-like OS. Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。The figure which shows the change of the crystal part by electron irradiation of In-Ga-Zn oxide. 半導体装置の断面図および回路図。Sectional view and circuit diagram of semiconductor device. 半導体装置の断面図および回路図。Sectional view and circuit diagram of semiconductor device. 撮像装置を示す平面図。The plan view which shows the image pickup apparatus. 撮像装置の画素を示す平面図。The plan view which shows the pixel of an image pickup apparatus. 撮像装置を示す断面図。Sectional drawing which shows the image pickup apparatus. 撮像装置を示す断面図。Sectional drawing which shows the image pickup apparatus. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。A circuit diagram and a timing chart for explaining the semiconductor device of one aspect of the present invention. 本発明の一態様の半導体装置を説明するためのグラフおよび回路図。A graph and a circuit diagram for explaining the semiconductor device of one aspect of the present invention. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。A circuit diagram and a timing chart for explaining the semiconductor device of one aspect of the present invention. 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。A circuit diagram and a timing chart for explaining the semiconductor device of one aspect of the present invention. ＲＦタグの構成例を説明する図。The figure explaining the configuration example of the RF tag. ＣＰＵの構成例を説明する図。The figure explaining the configuration example of CPU. 記憶素子の回路図。Circuit diagram of the storage element. 表示装置の構成例を説明する図および画素の回路図。A diagram illustrating a configuration example of a display device and a circuit diagram of pixels. 液晶表示装置の上面図および断面図。Top view and sectional view of the liquid crystal display device. 表示装置の上面図および断面図。Top view and sectional view of the display device. 表示モジュールを説明する図。The figure explaining the display module. リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図およびモジュールの構成。A perspective view showing the cross-sectional structure of the package using a lead frame type interposer and a module configuration. 電子機器を説明する図。The figure explaining the electronic device. 電子機器を説明する図。The figure explaining the electronic device. 電子機器を説明する図。The figure explaining the electronic device. 電子機器を説明する図。The figure explaining the electronic device. 測定サンプルの断面図。Sectional view of the measurement sample. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement results of the measurement sample after ion implantation. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement results of the measurement sample after ion implantation. イオン注入後の測定サンプルのシート抵抗測定結果。Sheet resistance measurement results of the measurement sample after ion implantation. 試料のＸＲＤスペクトルの測定結果を説明する図。The figure explaining the measurement result of the XRD spectrum of a sample. 試料のＴＥＭ像、および電子線回折パターンを説明する図。The figure explaining the TEM image of a sample, and the electron diffraction pattern. 試料のＥＤＸマッピングを説明する図。The figure explaining the EDX mapping of a sample.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。 The embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details thereof can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of the embodiments shown below. In the configuration of the invention described below, the same reference numerals may be used in common among different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted. The hatching of the same element constituting the figure may be omitted or changed as appropriate between different drawings.

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。 For example, in the present specification and the like, when it is explicitly stated that X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, a connection relationship shown in a figure or a sentence, and a connection relationship other than the connection relationship shown in the figure or the text is also described in the figure or the text.

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。 Here, it is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is displayed. An element (eg, a switch, a transistor, a capacitive element, an inductor) that enables an electrical connection between X and Y when the element, light emitting element, load, etc.) is not connected between X and Y. , A resistance element, a diode, a display element, a light emitting element, a load, etc.), and X and Y are connected to each other.

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is displayed. One or more elements, light emitting elements, loads, etc.) can be connected between X and Y. The switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows. Alternatively, the switch has a function of selecting and switching the path through which the current flows. The case where X and Y are electrically connected includes the case where X and Y are directly connected.

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit that enables functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.)
, Voltage source, current source, switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc. ) Can be connected one or more between X and Y. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do. In addition, X and Y
When and are functionally connected, when X and Y are directly connected, and when X and Y are connected.
It shall include the case where and is electrically connected.

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。 When it is explicitly stated that X and Y are electrically connected, it is different when X and Y are electrically connected (that is, between X and Y). When X and Y are functionally connected (that is, when they are connected by sandwiching another circuit between X and Y) and when they are functionally connected by sandwiching another circuit between X and Y. When X and Y are directly connected (that is, when another element or another circuit is not sandwiched between X and Y). It shall be disclosed in books, etc. That is, when it is explicitly stated that it is electrically connected, the same contents as when it is explicitly stated that it is simply connected are disclosed in the present specification and the like. It is assumed that it has been done.

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。 Note that, for example, the source of the transistor (or the first terminal, etc.) is electrically connected to X via (or not) Z1, and the drain of the transistor (or the second terminal, etc.) is Z.
If it is electrically connected to Y via (or not) 2, or the source of the transistor (or the first terminal, etc.) is directly connected to a part of Z1, another of Z1. Part is directly connected to X, the drain of the transistor (or the second terminal, etc.) is directly connected to part of Z2, and another part of Z2 is directly connected to Y. If so, it can be expressed as follows.

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。 For example, "X and Y, the source (or the first terminal, etc.) and the drain (or the second) of the transistor.
Terminals, etc.) are electrically connected to each other, and are electrically connected in the order of X, transistor source (or first terminal, etc.), transistor drain (or second terminal, etc.), and Y. Has been done. Can be expressed as. Alternatively, "the source of the transistor (or the first terminal, etc.) is electrically connected to X, the drain of the transistor (or the second terminal, etc.) is electrically connected to Y, and the X, the source of the transistor (such as the second terminal). Or the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order. " Alternatively, "X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor. The terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order. " By defining the order of connections in the circuit configuration using the same representation as these examples, the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined.

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、上記第１の接続経路は
、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、上記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、上記第３の接続経路は、上記第２の接続経路を有しておらず、上記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、
上記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、上記第３の接続経路は、上記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の電気
的パスは、第２の電気的パスを有しておらず、上記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の電気的パスは
、第４の電気的パスを有しておらず、上記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。 Alternatively, as another expression method, for example, "transistor source (or first terminal, etc.)"
Is electrically connected to X via at least the first connection path, the first connection path does not have a second connection path, and the second connection path connects a transistor. The path between the source of the transistor (or the first terminal, etc.) and the drain of the transistor (or the second terminal, etc.) via the transistor, and the first connection path is a path via Z1. The drain of the transistor (or the second terminal, etc.) is electrically connected to Y via at least a third connection path, and the third connection path has the second connection path. However, the third connection route is a route via Z2. Can be expressed as. Alternatively, "the source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first connection path, and the first connection path is the second connection path. Does not have
The second connection path has a connection path via a transistor, and the drain (or the second terminal, etc.) of the transistor is electrically connected to Y via Z2 by at least a third connection path. The third connection path does not have the second connection path. Can be expressed as. Alternatively, "the source of the transistor (or the first terminal, etc.) is electrically connected to X via Z1 by at least the first electrical path, and the first electrical path is the second. It does not have an electrical path, and the second electrical path is an electrical path from the source of the transistor (or the first terminal, etc.) to the drain of the transistor (or the second terminal, etc.). The drain of the transistor (or the second terminal, etc.) should be at least the third
The third electrical path is electrically connected to Y via the Z2, the third electrical path does not have a fourth electrical path, and the fourth electrical path is: An electrical path from the drain of the transistor (or the second terminal, etc.) to the source of the transistor (or the first terminal, etc.). Can be expressed as. By defining the connection path in the circuit configuration using the same expression method as these examples, the source (or the first terminal, etc.) of the transistor and the drain (or the second terminal, etc.) can be distinguished from each other. , The technical scope can be determined.

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。 It should be noted that these expression methods are examples, and are not limited to these expression methods. Here, X
, Y, Z1 and Z2 are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, etc.
Layer, etc.).

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。 Even if the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together. There is also. For example, when a part of the wiring also functions as an electrode, one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.

＜図面を説明する記載に関する付記＞ <Additional notes regarding the description explaining the drawings>

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各
構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に
限定されず、状況に応じて適切に言い換えることができる。 In the present specification, terms and phrases indicating arrangements such as "above" and "below" are used for convenience in order to explain the positional relationship between configurations with reference to the drawings. Further, the positional relationship between the configurations changes appropriately depending on the direction in which each configuration is depicted. Therefore, it is not limited to the words and phrases explained in the specification, and can be appropriately paraphrased according to the situation.

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接し
ていることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、
絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間
に他の構成要素を含むものを除外しない。 Further, the terms "upper" and "lower" do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other. For example, in the case of the expression "electrode B on the insulating layer A",
It is not necessary for the electrode B to be formed in direct contact with the insulating layer A, and it does not exclude those containing other components between the insulating layer A and the electrode B.

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 As used herein, the term "parallel" means a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, the case of −5 ° or more and 5 ° or less is also included. Further, "substantially parallel" means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less. Further, "vertical" means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included. Further, "substantially vertical" means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。 Further, in the present specification, when the crystal is a trigonal crystal or a rhombohedral crystal, it is represented as a hexagonal system.

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示し
たものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期す
ために模式的に示したものであり、図面に示す形状又は値などに限定されない。 Further, in the drawings, the size, the thickness of the layer, or the area are shown in any size for convenience of explanation. Therefore, it is not necessarily limited to that scale. The drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings.

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、
図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。 In addition, in the drawings, in top views (also referred to as plan views and layout views) and perspective views,
For the sake of clarity in the drawings, the description of some components may be omitted.

また、「同一」とは、同一の面積を有してよいし、同一の形状を有してもよい。また、製
造工程の関係上、完全に同一の形状とならないことも想定されるので、略同一であっても
同一であると言い換えることができる。 Further, "same" may have the same area or the same shape. Further, since it is assumed that the shapes are not exactly the same due to the manufacturing process, it can be rephrased that they are almost the same even if they are substantially the same.

＜言い換え可能な記載に関する付記＞ <Additional notes regarding paraphrasable descriptions>

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方
を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースと
ドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表
記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作
条件等によって変わるためである。なおトランジスタのソースとドレインの呼称について
は、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換
えることができる。 In the present specification and the like, when explaining the connection relationship of transistors, one of the source and the drain is referred to as "one of the source or the drain" (or the first electrode or the first terminal), and the source and the drain are referred to. The other is referred to as "the other of the source or drain" (or the second electrode, or the second terminal). This is because the source and drain of the transistor change depending on the structure of the transistor, operating conditions, and the like. The names of the source and drain of the transistor can be appropriately paraphrased according to the situation, such as the source (drain) terminal and the source (drain) electrode.

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。 Further, in the present specification and the like, the terms "electrode" and "wiring" do not functionally limit these components. For example, an "electrode" may be used as part of a "wiring",
The reverse is also true. Further, the terms "electrode" and "wiring" include the case where a plurality of "electrodes" and "wiring" are integrally formed.

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャ
ネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことがで
きるものである。 Further, in the present specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. A channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current is passed through the drain, the channel region and the source. Can be done.

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。 Here, since the source and the drain change depending on the structure of the transistor, operating conditions, and the like, it is difficult to limit which is the source or the drain. Therefore, the part that functions as a source and the part that functions as a drain are not called sources or drains.
One of the source and the drain may be referred to as a first electrode, and the other of the source and the drain may be referred to as a second electrode.

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。 It should be noted that the ordinal numbers "1st", "2nd", and "3rd" used in the present specification are added to avoid confusion of the components, and are not limited numerically. do.

また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉ
ｎｔｅｄ Ｃｉｒｃｕｉｔｓ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａ
ｇｅ）などが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）
方式によりＩＣ（集積回路）が直接実装されものを、表示装置と呼ぶ場合がある。 Further, in the present specification and the like, for example, FPC (Flexible Pri) is used on the substrate of the display panel.
nted Circuits) or TCP (Tape Carrier Packa)
COG (Chip On Glass) on the board or the one with ge) etc. attached
A display device in which an IC (integrated circuit) is directly mounted by a method may be called a display device.

また、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。 Also, the word "membrane" and the word "layer" can be interchanged in some cases or in some circumstances. For example, it may be possible to change the term "conductive layer" to the term "conductive layer". Alternatively, for example, it may be possible to change the term "insulating film" to the term "insulating layer".

＜語句の定義に関する付記＞
以下では、本明細書等における語句の定義について説明する。 <Additional notes regarding the definition of words and phrases>
Hereinafter, the definitions of terms and phrases in the present specification and the like will be described.

本明細書において、「トレンチ」、または「溝」という用語を用いた場合、細い帯状の凹
みをいう。 As used herein, the term "trench" or "groove" refers to a narrow strip of depression.

＜接続について＞ <About connection>

本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているも
のの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接
続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき
、ＡとＢとの電気信号の授受を可能とするものをいう。 In the present specification, the fact that A and B are connected includes those in which A and B are directly connected and those in which A and B are electrically connected. Here, the fact that A and B are electrically connected means that an electric signal can be exchanged between A and B when an object having some kind of electrical action exists between A and B. It means what is said.

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、および／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。 It should be noted that the content described in one embodiment (may be a part of the content) is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。 In addition, the content described in the embodiment is the content described by using various figures or the content described by using the text described in the specification in each embodiment.

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、および／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。 The figure (which may be a part) described in one embodiment is another part of the figure.
More by combining with respect to the other figures (which may be part) described in that embodiment and / or the figures (which may be part) described in one or more other embodiments. The figure can be constructed.

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置と、その製造方法について図面を用いて
説明する。 (Embodiment 1)
In the present embodiment, the semiconductor device according to one aspect of the present invention and the manufacturing method thereof will be described with reference to the drawings.

＜トランジスタ１０の構造＞
図１（Ａ）、図１（Ｂ）、図１（Ｃ）は、本発明の一態様のトランジスタ１０の上面図お
よび断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）に示す一点鎖線
Ａ１−Ａ２間、図１（Ｃ）は図１（Ａ）に示すＡ３−Ａ４間の断面図である。なお、図１
（Ａ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している
。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル
幅方向と呼称する場合がある。 <Structure of transistor 10>
1 (A), 1 (B), and 1 (C) are a top view and a cross-sectional view of the transistor 10 of one aspect of the present invention. 1 (A) is a top view, FIG. 1 (B) is a cross section between the alternate long and short dash lines A1-A2 shown in FIG. 1 (A), and FIG. 1 (C) is a cross section between A3-A4 shown in FIG. 1 (A). It is a figure. In addition, FIG.
In (A), some elements are enlarged, reduced, or omitted for the purpose of clarifying the figure. Further, the alternate long and short dash line A1-A2 direction may be referred to as the channel length direction, and the alternate long and short dash line A3-A4 direction may be referred to as the channel width direction.

トランジスタ１０は、基板１００と、絶縁層１１０と、金属酸化物層１２１、酸化物半導
体層１２２、金属酸化物層１２３と、低抵抗領域１２５と、ゲート絶縁層１５０と、ゲー
ト電極層１６０と、絶縁層１８０と、導電層１９０と、導電層１９５と、を有する。 The transistor 10 includes a substrate 100, an insulating layer 110, a metal oxide layer 121, an oxide semiconductor layer 122, a metal oxide layer 123, a low resistance region 125, a gate insulating layer 150, and a gate electrode layer 160. It has an insulating layer 180, a conductive layer 190, and a conductive layer 195.

絶縁層１１０は、基板１００上に設けられる。 The insulating layer 110 is provided on the substrate 100.

金属酸化物層１２１は、絶縁層１１０上に設けられる。 The metal oxide layer 121 is provided on the insulating layer 110.

酸化物半導体層１２２は、金属酸化物層１２１上に設けられる。また、酸化物半導体層１
２２は、低抵抗領域１２５を有する。低抵抗領域は、水素、窒素、ヘリウム、ネオン、ア
ルゴン、クリプトン、キセノン、ボロン、リン、タングステン、アルミニウムのいずれか
一以上を有する。低抵抗領域１２５は、ソース、あるいはドレインとしての機能を有する
。 The oxide semiconductor layer 122 is provided on the metal oxide layer 121. Further, the oxide semiconductor layer 1
22 has a low resistance region 125. The low resistance region has one or more of hydrogen, nitrogen, helium, neon, argon, krypton, xenon, boron, phosphorus, tungsten and aluminum. The low resistance region 125 has a function as a source or a drain.

金属酸化物層１２３は、酸化物半導体層１２２上に設けられる。 The metal oxide layer 123 is provided on the oxide semiconductor layer 122.

ゲート絶縁層１５０は、金属酸化物層１２３上に設けられる。 The gate insulating layer 150 is provided on the metal oxide layer 123.

ゲート電極層１６０は、ゲート絶縁層１５０上に設けられる。なお、ゲート電極層１６０
と、ゲート絶縁層１５０と、金属酸化物層１２３と、酸化物半導体層１２２は、重畳して
設けられる。 The gate electrode layer 160 is provided on the gate insulating layer 150. The gate electrode layer 160
The gate insulating layer 150, the metal oxide layer 123, and the oxide semiconductor layer 122 are provided on top of each other.

絶縁層１８０は、絶縁層１１０上に設けられる。 The insulating layer 180 is provided on the insulating layer 110.

導電層１９０は、低抵抗領域１２５上に設けられる。導電層１９０と低抵抗領域１２５は
、電気的に接続する領域を有する。 The conductive layer 190 is provided on the low resistance region 125. The conductive layer 190 and the low resistance region 125 have a region that is electrically connected.

導電層１９５は、導電層１９０上に設けられる。 The conductive layer 195 is provided on the conductive layer 190.

低抵抗領域１２５は、ゲート電極層下にも一部設けることができる。ゲート電極層１６０
に重なるチャネル領域を第１領域、ゲート電極層１６０に重なる領域であって一部イオン
が拡散した低抵抗領域１２５を第２領域、ゲート電極層１６０が重ならない低抵抗領域を
第３領域とすると、第２領域は、第１領域に比して抵抗の低い領域を有し、第３領域は、
第２領域に比して抵抗の低い領域を有するということができる。抵抗は、抵抗値測定（例
えばシート抵抗測定）することで得られ、不純物濃度により制御することができる。また
、第３領域において、上記に示した元素の濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１
×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を有する。 The low resistance region 125 can also be partially provided under the gate electrode layer. Gate electrode layer 160
The channel region overlapping the gate electrode layer 160 is defined as the first region, the low resistance region 125 which is a region overlapping the gate electrode layer 160 and in which some ions are diffused is defined as the second region, and the low resistance region where the gate electrode layer 160 does not overlap is defined as the third region. , The second region has a region having a lower resistance than the first region, and the third region is
It can be said that it has a region having a lower resistance than the second region. The resistance is obtained by measuring the resistance value (for example, measuring the sheet resistance), and can be controlled by the impurity concentration. Further, in the third region, the concentration of the element shown above is 1 × 10 18 atoms / cm 3 or more 1
It has a region of × 10 22 atoms / cm 3 or less.

＜金属酸化物層について＞
なお、金属酸化物層（例えば金属酸化物層１２１、金属酸化物層１２３）とは、基本的に
絶縁性を有し、ゲート電界又はドレイン電界が強くなった場合に半導体との界面近傍にお
いて電流が流れることのできる層をいう。 <About the metal oxide layer>
The metal oxide layer (for example, the metal oxide layer 121 and the metal oxide layer 123) basically has an insulating property, and when the gate electric field or the drain electric field becomes strong, a current occurs in the vicinity of the interface with the semiconductor. A layer through which an electric current can flow.

上記構造とすることで、ゲート―ソース間、またはゲート―ドレイン間の寄生容量を小さ
くすることができる。その結果、トランジスタ１０の遮断周波数特性が向上するなど、ト
ランジスタの高速動作が可能となる。 With the above structure, the parasitic capacitance between the gate and the source or between the gate and the drain can be reduced. As a result, high-speed operation of the transistor is possible, such as improving the cutoff frequency characteristic of the transistor 10.

また、トランジスタ１０は、セルフアラインでゲート、ソース、ドレインを形成すること
ができるため、位置合わせの難易度が低下する。これにより、微細なトランジスタを容易
に作製することが可能となる。 Further, since the transistor 10 can form a gate, a source, and a drain by self-alignment, the difficulty of alignment is reduced. This makes it possible to easily manufacture a fine transistor.

トランジスタ１０は、図１（Ｃ）Ａ３−Ａ４断面図に示すように、チャネル幅方向におい
て、ゲート電極層１６０はゲート絶縁層１５０を介して、金属酸化物層１２１、酸化物半
導体層１２２、金属酸化物層１２３の側面と対向する領域を有する。即ち、ゲート電極層
１６０に電圧が印加されると、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物
層１２３は、チャネル幅方向においてゲート電極層１６０の電界で囲まれる。ゲート電極
層の電界で半導体が囲まれるトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎ
ｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。 As shown in the cross-sectional view of A3-A4 in FIG. 1C, the transistor 10 has a metal oxide layer 121, an oxide semiconductor layer 122, and a metal in the gate electrode layer 160 via the gate insulating layer 150 in the channel width direction. It has a region facing the side surface of the oxide layer 123. That is, when a voltage is applied to the gate electrode layer 160, the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are surrounded by the electric field of the gate electrode layer 160 in the channel width direction. The structure of the transistor in which the semiconductor is surrounded by the electric field of the gate electrode layer is curved channel.
It is called an el (s-channel) structure.

ここで、金属酸化物層１２１と、酸化物半導体層１２２と、金属酸化物層１２３を合わせ
て酸化物とした場合、トランジスタ１０において、オン状態では当該酸化物全体（バルク
）にチャネルが形成されるため、オン電流が増大する。一方、オフ状態の場合、ワイドバ
ンドギャップの酸化物半導体層１２２に形成されるチャネル領域が電位障壁となるため、
オフ電流をさらに小さくすることができる。 Here, when the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are combined to form an oxide, a channel is formed in the entire oxide (bulk) in the transistor 10 in the on state. Therefore, the on-current increases. On the other hand, in the off state, the channel region formed in the oxide semiconductor layer 122 having a wide band gap serves as a potential barrier.
The off current can be further reduced.

＜チャネル長について＞
なお、トランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、
半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲー
ト電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域
またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう
。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限ら
ない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そ
のため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一
の値、最大値、最小値または平均値とする。 <About channel length>
The channel length in the transistor is, for example, in the top view of the transistor.
The source (source or source electrode) and drain (drain region or) in the region where the semiconductor (or the part of the semiconductor where the current flows when the transistor is on) and the gate electrode overlap, or where the channel is formed. The distance from the drain electrode). In one transistor, the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.

＜チャネル幅について＞
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域の長さをいう。なお、一つのトランジス
タにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラ
ンジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、
チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値ま
たは平均値とする。 <About channel width>
The channel width refers to, for example, the length of the region where the semiconductor (or the portion of the semiconductor where the current flows when the transistor is on) and the gate electrode overlap. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification,
The channel width shall be any one value, maximum value, minimum value or average value in the region where the channel is formed.

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。 Depending on the structure of the transistor, the channel width in the region where the channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in the top view of the transistor (hereinafter referred to as an apparent channel width). ) And may be different. for example,
In a transistor having a three-dimensional structure, the effective channel width may be larger than the apparent channel width shown in the top view of the transistor, and the influence thereof may not be negligible. For example, in a transistor having a fine and three-dimensional structure, the ratio of the channel region formed on the side surface of the semiconductor may be large. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 By the way, in a transistor having a three-dimensional structure, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, if the shape of the semiconductor is not known accurately, it is difficult to accurately measure the effective channel width.

＜ＳＣＷについて＞
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎ
ｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単に
チャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す
場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャ
ネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ
上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を
解析することなどによって、値を決定することができる。 <About SCW>
Therefore, in the present specification, in the top view of the transistor, the apparent channel width in the region where the semiconductor and the gate electrode overlap is referred to as “enclosure channel width (SCW: Surrun”).
It may be called "ded Channel Withth)". Further, in the present specification, when simply described as a channel width, it may refer to an enclosed channel width or an apparent channel width. Alternatively, in the present specification, the term "channel width" may refer to an effective channel width. The values of the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, etc. can be determined by acquiring a cross-sectional TEM image or the like and analyzing the image. can.

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。 When calculating the electric field effect mobility of the transistor, the current value per channel width, or the like, the enclosed channel width may be used for calculation. In that case, the value may be different from the case calculated using the effective channel width.

＜微細化における特性向上＞
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流が低下する。 <Improved characteristics in miniaturization>
Miniaturization of transistors is indispensable for highly integrated semiconductor devices. On the other hand, it is known that the electric characteristics of the transistor deteriorate due to the miniaturization of the transistor, and the on-current decreases as the channel width decreases.

例えば、図１に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形
成される酸化物半導体層１２２を覆うように金属酸化物層１２３が形成されており、チャ
ネル形成領域とゲート絶縁層が接しない構成となっている。そのため、チャネル形成領域
とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオ
ン電流を大きくすることができる。 For example, in the transistor of one aspect of the present invention shown in FIG. 1, as described above, the metal oxide layer 123 is formed so as to cover the oxide semiconductor layer 122 on which the channel is formed, and the channel forming region and the gate are formed. The structure is such that the insulating layer does not touch. Therefore, it is possible to suppress carrier scattering generated at the interface between the channel forming region and the gate insulating layer, and it is possible to increase the on-current of the transistor.

また、本発明の一態様のトランジスタでは、チャネルとなる酸化物半導体層１２２のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物
半導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電
界が印加される。すなわち、酸化物半導体層１２２の全体にゲート電界が印加されること
となり、電流は酸化物半導体層１２２全体に流れるようになるため、さらにオン電流を高
められる。 Further, in the transistor of one aspect of the present invention, since the gate electrode layer 160 is formed so as to electrically surround the channel width direction of the oxide semiconductor layer 122 as a channel, the oxide semiconductor layer 122 is not subject to the gate electrode layer 160. In addition to the gate electric field from the vertical direction, the gate electric field from the side direction is applied. That is, the gate electric field is applied to the entire oxide semiconductor layer 122, and the current flows through the entire oxide semiconductor layer 122, so that the on-current can be further increased.

また、本発明の一態様のトランジスタは、金属酸化物層１２３を金属酸化物層１２１、酸
化物半導体層１２２上に形成することで界面準位を形成しにくくする効果や、酸化物半導
体層１２２を金属酸化物層１２１と金属酸化物層１２３の中間に位置する層とすることで
上下からの不純物混入を抑制することができる。そのため、上述したトランジスタのオン
電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さく
することができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げるこ
とができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安
定化することから、半導体装置の長期信頼性を向上させることができる。 Further, the transistor according to one aspect of the present invention has an effect of making it difficult to form an interface state by forming the metal oxide layer 123 on the metal oxide layer 121 and the oxide semiconductor layer 122, and the oxide semiconductor layer 122. Is a layer located between the metal oxide layer 121 and the metal oxide layer 123, so that contamination of impurities from above and below can be suppressed. Therefore, in addition to improving the on-current of the transistor described above, it is possible to stabilize the threshold voltage and reduce the S value (subthreshold value). Therefore, Icut (current when the gate voltage VG is 0 V) can be lowered, and power consumption can be reduced. Further, since the threshold voltage of the transistor is stabilized, the long-term reliability of the semiconductor device can be improved.

また、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２のチャネ
ル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物半
導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界
が印加される。すなわち、酸化物半導体層１２２の全体にゲート電界が印加されることと
なり、ドレイン電界の影響を抑えることができ、ショートチャネル効果を大幅に抑制する
ことができる。したがって、微細化した場合においても、良好な特性を得ることができる
。 Further, in the transistor of one aspect of the present invention, since the gate electrode layer 160 is formed so as to electrically surround the channel width direction of the oxide semiconductor layer 122 as a channel, the oxide semiconductor layer 122 is not subject to the gate electrode layer 160. In addition to the gate electric field from the vertical direction, the gate electric field from the side direction is applied. That is, the gate electric field is applied to the entire oxide semiconductor layer 122, the influence of the drain electric field can be suppressed, and the short channel effect can be significantly suppressed. Therefore, good characteristics can be obtained even when miniaturized.

また、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２にワイド
バンドギャップの材料を有することにより、ソースードレイン耐圧特性が高く、また様々
な温度環境において安定した電気特性を有することができる。 Further, the transistor of one aspect of the present invention has high source-drain withstand voltage characteristics and stable electrical characteristics in various temperature environments by having a wide bandgap material in the oxide semiconductor layer 122 as a channel. be able to.

なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層などを用いた場合
の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネル
やその近傍、ソース領域、ドレイン領域などを、場合によっては、または、状況に応じて
、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体
、などを有する材料で形成してもよい。 In the present embodiment, an example in which an oxide semiconductor layer or the like is used in a channel or the like is shown, but one aspect of the embodiment of the present invention is not limited to this. For example, the channel or its vicinity, the source region, the drain region, etc., in some cases or, depending on the situation, silicon (including strained silicon), germanium, silicon germanium, silicon carbide,
It may be formed of a material having gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like.

＜トランジスタの各構成＞
以下に本実施の形態のトランジスタの各構成について示す。 <Each configuration of transistor>
Each configuration of the transistor of this embodiment is shown below.

《基板１００》
基板１００には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に
半導体素子が設けられたものを用いてもよい。基板１００は、単なる支持材料に限らず、
他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジ
スタのゲート、ソース、ドレインのいずれか一以上は、上記の他のデバイスと電気的に接
続されていてもよい。 << Board 100 >>
For the substrate 100, for example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used. Further, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate made of silicon germanium, and SOI (Silico).
n On Insulator) substrates and the like can also be used, and those on which semiconductor elements are provided may be used. The substrate 100 is not limited to a mere support material.
It may be a substrate on which a device such as another transistor is formed. In this case, any one or more of the gate, source, and drain of the transistor may be electrically connected to the other device described above.

また、基板１００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジス
タを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタ
を剥離し、可撓性基板である基板１００に転置する方法もある。その場合には、非可撓性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編
みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有
してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性
質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さ
は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さら
に好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置
を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場
合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を
有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃
などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 Further, a flexible substrate may be used as the substrate 100. As a method of providing the transistor on the flexible substrate, there is also a method of forming the transistor on the inflexible substrate, peeling off the transistor, and transposing it to the substrate 100 which is a flexible substrate. In that case, it is advisable to provide a release layer between the inflexible substrate and the transistor. As the substrate 100, a sheet, film, foil, or the like in which fibers are woven may be used. Further, the substrate 100 may have elasticity. Further, the substrate 100 may have a property of returning to the original shape when bending or pulling is stopped. Alternatively, it may have a property that does not return to the original shape. The thickness of the substrate 100 is, for example, 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. By thinning the substrate 100, the weight of the semiconductor device can be reduced. Further, by making the substrate 100 thinner, it may have elasticity even when glass or the like is used, or it may have a property of returning to the original shape when bending or pulling is stopped. Therefore, it is possible to alleviate the impact applied to the semiconductor device on the substrate 100 due to dropping or the like. That is, it is possible to provide a durable semiconductor device.

可撓性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、また
はそれらの繊維などを用いることができる。可撓性基板である基板１００は、線膨張率が
低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１００としては、
例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５
／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフ
ィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリ
ル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率
が低いため、可撓性基板である基板１００として好適である。 As the substrate 100 which is a flexible substrate, for example, metal, alloy, resin or glass, fibers thereof, or the like can be used. The substrate 100, which is a flexible substrate, is preferable because the lower the coefficient of linear expansion, the more the deformation due to the environment is suppressed. As the substrate 100 which is a flexible substrate,
For example, the coefficient of linear expansion is 1 × 10 -3 / K or less, 5 × 10 -5 / K or less, or 1 × 10 -5.
A material having / K or less may be used. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, polytetrafluoroethylene (PTFE), and the like. In particular, aramid has a low coefficient of linear expansion and is therefore suitable as the substrate 100, which is a flexible substrate.

《絶縁層１１０》
絶縁層１１０は、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、水素（Ｈ
）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（
Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ
）およびタンタル（Ｔａ）を一種以上含む絶縁膜を用いることができる。 << Insulation layer 110 >>
The insulating layer 110 includes silicon (Si), nitrogen (N), oxygen (O), fluorine (F), and hydrogen (H).
), Aluminum (Al), Gallium (Ga), Germanium (Ge), Yttrium (
Y), zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf)
) And an insulating film containing one or more tantalum (Ta) can be used.

絶縁層１１０は、基板１００からの不純物の拡散を防止する役割を有するほか、酸化物半
導体層１２２（金属酸化物層１２１、金属酸化物層１２３）に酸素を供給する役割を担う
ことができる。したがって、絶縁層１１０は酸素を含む絶縁膜であることが好ましく、化
学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ法に
て、酸素原子に換算しての酸素放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である
膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃
以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１０
０が他のデバイスが形成された基板である場合、絶縁層１１０は、層間絶縁膜としての機
能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。 The insulating layer 110 has a role of preventing the diffusion of impurities from the substrate 100 and can also play a role of supplying oxygen to the oxide semiconductor layer 122 (metal oxide layer 121, metal oxide layer 123). Therefore, the insulating layer 110 is preferably an insulating film containing oxygen, and more preferably an insulating film containing more oxygen than the stoichiometric composition. For example, a film having an oxygen release amount of 1.0 × 10 19 atoms / cm 3 or more in terms of oxygen atoms by the TDS method is used. The surface temperature of the film during the TDS analysis is 100 ° C or higher and 700 ° C.
The following, or the range of 100 ° C. or higher and 500 ° C. or lower is preferable. Further, as described above, the substrate 10
When 0 is a substrate on which another device is formed, the insulating layer 110 also has a function as an interlayer insulating film. In that case, CMP (Chemical Chem) so that the surface becomes flat.
It is preferable to perform the flattening treatment by an organic polishing) method or the like.

また、絶縁層１１０において、フッ素を有することにより、当該絶縁層中からガス化した
フッ素が酸化物半導体層１２２の酸素欠損を安定化させることができる。 Further, by having fluorine in the insulating layer 110, the fluorine gasified from the insulating layer can stabilize the oxygen deficiency of the oxide semiconductor layer 122.

《金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３》
金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３は、Ｉｎ若しくはＺｎ
を含む酸化物半導体膜であり、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ
−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、
Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）がある。 << Metal Oxide Layer 121, Oxide Semiconductor Layer 122, Metal Oxide Layer 123 >>
The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are In or Zn.
It is an oxide semiconductor film containing, and is typically In-Ga oxide, In-Zn oxide, In.
-Mg oxide, Zn-Mg oxide, In-M-Zn oxide (M is Al, Ti, Ga, Y,
Sn, Zr, La, Ce, Mg, Hf, or Nd).

金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３として用いることので
きる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好まし
い。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体層を用いた
トランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含む
ことが好ましい。 The oxide that can be used as the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 preferably contains at least indium (In) or zinc (Zn). Alternatively, it is preferable to include both In and Zn. Further, in order to reduce variations in the electrical characteristics of the transistor using the oxide semiconductor layer, it is preferable to include a stabilizer together with them.

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。 Examples of the stabilizer include gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), zirconium (Zr) and the like. Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), and praseodymium (P).
r), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (
Gd), terbium (Tb), dysprosium (Dy), hormium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), lutetium (Lu) and the like.

金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３中のインジウムやガリ
ウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電
子分光法（ＸＰＳ）、ＩＣＰ質量分析（ＩＣＰ−ＭＳ）で比較できる。 The content of indium, gallium, etc. in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 can be determined by flight time type secondary ion mass spectrometry (TOF-SIMS) or X-ray electron spectroscopy (X-ray electron spectroscopy). XPS), ICP mass spectrometry (ICP-MS) can be compared.

酸化物半導体層１２２は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上
、より好ましくは３ｅＶ以上であるため、トランジスタ１０のオフ電流を低減することが
できる。 Since the oxide semiconductor layer 122 has an energy gap of 2 eV or more, preferably 2.5 eV or more, more preferably 3 eV or more, the off-current of the transistor 10 can be reduced.

酸化物半導体層１２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１０
０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。 The thickness of the oxide semiconductor layer 122 is 3 nm or more and 200 nm or less, preferably 3 nm or more and 10
It is 0 nm or less, more preferably 3 nm or more and 50 nm or less.

なお、酸化物半導体層１２２の厚さは、少なくとも金属酸化物層１２１と比較して、薄く
形成してもよいし、同じとしてもよいし、厚く形成してもよい。たとえば、酸化物半導体
層１２２を厚くした場合、トランジスタのオン電流を高めることができる。また、金属酸
化物層１２１は、酸化物半導体層１２２の界面準位の生成を抑制する効果が失われない程
度の厚さであればよい。例えば、酸化物半導体層１２２の厚さは、金属酸化物層１２１の
厚さに対して、１倍よりも大きく、または２倍以上、または４倍以上、または６倍以上と
することができる。また、トランジスタのオン電流を高める必要のない場合には、金属酸
化物層１２１の厚さを酸化物半導体層１２２の厚さ以上としてもよい。例えば、絶縁層１
１０、あるいは絶縁層１８０に酸素を添加した場合、加熱処理により、酸化物半導体層１
２２に含まれる酸素欠損量を低減することができ、半導体装置の電気特性を安定させるこ
とができる。 The thickness of the oxide semiconductor layer 122 may be formed thinner, the same, or thicker than that of the metal oxide layer 121. For example, when the oxide semiconductor layer 122 is thickened, the on-current of the transistor can be increased. Further, the metal oxide layer 121 may be thick enough not to lose the effect of suppressing the formation of the interface state of the oxide semiconductor layer 122. For example, the thickness of the oxide semiconductor layer 122 can be larger than, or more than twice, or more than four times, or more than six times the thickness of the metal oxide layer 121. Further, when it is not necessary to increase the on-current of the transistor, the thickness of the metal oxide layer 121 may be equal to or larger than the thickness of the oxide semiconductor layer 122. For example, the insulating layer 1
When oxygen is added to 10 or the insulating layer 180, the oxide semiconductor layer 1 is heat-treated.
The amount of oxygen deficiency contained in 22 can be reduced, and the electrical characteristics of the semiconductor device can be stabilized.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３、それぞれの組
成が異なる場合、界面は、走査型透過電子顕微鏡ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎ
ｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察することが
できる場合がある。 When the compositions of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are different, the interface is a scanning transmission electron microscope (STEM).
It may be possible to observe using a vision Electron Microscope).

また、酸化物半導体層１２２は、金属酸化物層１２１、金属酸化物層１２３よりもインジ
ウムの含有量を多くするとよい。酸化物半導体層では主として重金属のｓ軌道がキャリア
伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるた
め、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化
物と比較して移動度が高くなる。そのため、酸化物半導体層１２２にインジウムの含有量
が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができ
る。 Further, the oxide semiconductor layer 122 may have a higher indium content than the metal oxide layer 121 and the metal oxide layer 123. In the oxide semiconductor layer, the s orbitals of heavy metals mainly contribute to carrier conduction, and by increasing the content of In, more s orbitals overlap, so that the oxide having a composition with more In than M The mobility is higher than that of an oxide having a composition in which In is equal to or less than M. Therefore, by using an oxide having a high content of indium in the oxide semiconductor layer 122, a transistor having a high field effect mobility can be realized.

また、酸化物半導体層１２２がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ
、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、スパッタリング法で酸化物半導
体層１２２を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ
：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／（ｘ２＋ｙ２＋ｚ２）は、１／３以上とする
ことが好ましい。酸化物半導体層１２２が有する金属原子数比も同様の組成を有する。ま
た、ｘ２／ｙ２は、１／３以上６以下、さらには１以上６以下であって、ｚ２／ｙ２は、
１／３以上６以下、さらには１以上６以下であることが好ましい。これにより、酸化物半
導体層１２２としてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌ
ｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲッ
トの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚ
ｎ＝１：１：１．２、２：１：１．５、２：１：２．３、２：１：３、３：１：２、４：
２：３、４：２：４．１等がある。 Further, the oxide semiconductor layer 122 is an In—M—Zn oxide (M is Al, Ti, Ga, Y, Sn).
, Zr, La, Ce, Mg, Hf, or Nd), the atomic number ratio of the metal element is In: M in the target used for forming the oxide semiconductor layer 122 by the sputtering method.
: Zn = x2: y2: z2, and x2 / (x2 + y2 + z2) is preferably 1/3 or more. The metal atomic number ratio of the oxide semiconductor layer 122 has a similar composition. Further, x2 / y2 is 1/3 or more and 6 or less, further 1 or more and 6 or less, and z2 / y2 is
It is preferably 1/3 or more and 6 or less, and more preferably 1 or more and 6 or less. As a result, the oxide semiconductor layer 122 is formed by CAAC-OS (C Axis Aligned Crystall).
(ine Oxide Semiconductor) film is easily formed. Typical examples of the atomic number ratio of the target metal element are In: M: Zn = 1: 1: 1, In: M: Z.
n = 1: 1: 1.2, 2: 1: 1.5, 2: 1: 2.3, 2: 1: 3, 3: 1: 2, 4:
There are 2: 3, 4: 2: 4.1 and so on.

金属酸化物層１２１、金属酸化物層１２３として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、
Ｌａ、Ｃｅ、Ｍｇ、ＨｆまたはＮｄを、Ｉｎより高い原子数比で有することで、以下の効
果を有する場合がある。（１）金属酸化物層１２１、金属酸化物層１２３のエネルギーギ
ャップを大きくする。（２）金属酸化物層１２１、金属酸化物層１２３の電子親和力を小
さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半導体層１２２と比較して
、絶縁性が高くなる。（５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈ
ｆ、またはＮｄは、酸素との結合力が強い金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、
Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄをＩｎより高い原子数比で有すること
で、酸素欠損が生じにくくなる。 As the metal oxide layer 121 and the metal oxide layer 123, Al, Ti, Ga, Y, Zr, Sn,
Having La, Ce, Mg, Hf or Nd at an atomic number ratio higher than that of In may have the following effects. (1) Increase the energy gap between the metal oxide layer 121 and the metal oxide layer 123. (2) The electron affinity of the metal oxide layer 121 and the metal oxide layer 123 is reduced. (3) Shield impurities from the outside. (4) The insulating property is higher than that of the oxide semiconductor layer 122. (5) Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, H
Since f or Nd is a metal element having a strong binding force with oxygen, Al, Ti, Ga, Y,
By having Zr, Sn, La, Ce, Mg, Hf, or Nd at an atomic number ratio higher than that of In, oxygen deficiency is less likely to occur.

また、金属酸化物層１２１、および金属酸化物層１２３は、酸化物半導体層１２２を構成
する元素の一種以上から構成される酸化物である。このため、酸化物半導体層１２２と金
属酸化物層１２１、および金属酸化物層１２３との界面において、界面散乱が起こりにく
い。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタ１０の
電界効果移動度が高くなる。 Further, the metal oxide layer 121 and the metal oxide layer 123 are oxides composed of one or more of the elements constituting the oxide semiconductor layer 122. Therefore, interfacial scattering is unlikely to occur at the interface between the oxide semiconductor layer 122, the metal oxide layer 121, and the metal oxide layer 123. Therefore, since the movement of the carrier is not hindered at the interface, the field effect mobility of the transistor 10 is increased.

金属酸化物層１２１、金属酸化物層１２３は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚ
ｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｇａ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸
化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）
であり、且つ酸化物半導体層１２２よりも伝導帯下端のエネルギー準位が真空準位に近く
、代表的には、金属酸化物層１２１、金属酸化物層１２３の伝導帯下端のエネルギー準位
と、酸化物半導体層１２２の伝導帯下端のエネルギー準位との差が、０．０５ｅＶ以上、
０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以
下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、金属酸化物層１２１、金属酸
化物層１２３の電子親和力と、酸化物半導体層１２２との電子親和力との差が、０．０５
ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下
、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。なお、電子親和力は、真
空準位と伝導帯下端のエネルギー準位との差を示す。 The metal oxide layer 121 and the metal oxide layer 123 are typically In-Ga oxide and In-Z.
n oxide, In-Mg oxide, Ga-Zn oxide, Zn-Mg oxide, In-M-Zn oxide (M is Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf or Nd)
The energy level at the lower end of the conduction band is closer to the vacuum level than the oxide semiconductor layer 122, and typically the energy level at the lower end of the conduction band of the metal oxide layer 121 and the metal oxide layer 123. , The difference from the energy level at the lower end of the conduction band of the oxide semiconductor layer 122 is 0.05 eV or more.
0.07 eV or more, 0.1 eV or more, or 0.2 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. That is, the difference between the electron affinity of the metal oxide layer 121 and the metal oxide layer 123 and the electron affinity of the oxide semiconductor layer 122 is 0.05.
eV or more, 0.07 eV or more, 0.1 eV or more, or 0.2 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less. The electron affinity indicates the difference between the vacuum level and the energy level at the lower end of the conduction band.

また、金属酸化物層１２１、金属酸化物層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔ
ｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、スパッタリ
ング法で成膜した酸化物半導体層１２２と比較して、金属酸化物層１２１、金属酸化物層
１２３に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、ま
たはＮｄ）の原子数比が高く、前述のＭで表した元素はインジウムよりも酸素と強く結合
するため、酸素欠損が金属酸化物層１２１、金属酸化物層１２３に生じることを抑制する
機能を有する。即ち、金属酸化物層１２１、金属酸化物層１２３は酸化物半導体層１２２
よりも酸素欠損が生じにくい酸化物半導体膜である。金属酸化物層１２１、金属酸化物層
１２３が有する金属原子数比も同様の組成を有する。 Further, the metal oxide layer 121 and the metal oxide layer 123 are In—M—Zn oxides (M is Al, T).
In the case of i, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), the metal oxide layer 121 and the metal oxide layer are compared with the oxide semiconductor layer 122 formed by the sputtering method. The atomic number ratio of M (Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, or Nd) contained in 123 is high, and the element represented by M described above is stronger than indium with oxygen. Since it binds, it has a function of suppressing the occurrence of oxygen deficiency in the metal oxide layer 121 and the metal oxide layer 123. That is, the metal oxide layer 121 and the metal oxide layer 123 are the oxide semiconductor layer 122.
It is an oxide semiconductor film that is less likely to cause oxygen deficiency. The metal atom number ratio of the metal oxide layer 121 and the metal oxide layer 123 has the same composition.

また、金属酸化物層１２１がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、
Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、金属酸化物層１２１を成膜するた
めに用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ
１とすると、ｘ１／ｙ１＜ｚ１／ｙ１であって、ｚ１／ｙ１は、１／１０以上６以下、さ
らには０．２以上３以下であることが好ましい。 Further, the metal oxide layer 121 is an In—M—Zn oxide (M is Al, Ti, Ga, Y, Sn,
In the case of Zr, La, Ce, Mg, Hf, or Nd), the atomic number ratio of the metal element is set to In: M: Zn = x1: y1: z in the target used for forming the metal oxide layer 121.
If it is 1, x1 / y1 <z1 / y1, and z1 / y1 is preferably 1/10 or more and 6 or less, and more preferably 0.2 or more and 3 or less.

また、金属酸化物層１２１、金属酸化物層１２３は、酸化物半導体層１２２と比較して絶
縁性が高いため、ゲート絶縁層と同様の機能を有することができる。 Further, since the metal oxide layer 121 and the metal oxide layer 123 have higher insulating properties than the oxide semiconductor layer 122, they can have the same function as the gate insulating layer.

また、金属酸化物層１２３は、金属酸化物、例えば酸化アルミニウム、酸化ガリウム、酸
化ハフニウム、酸化シリコン、酸化ゲルマニウム、または酸化ジルコニアに置き換えるこ
ともできるし、金属酸化物層１２３上に当該金属酸化物を有することもできる。 Further, the metal oxide layer 123 can be replaced with a metal oxide such as aluminum oxide, gallium oxide, hafnium oxide, silicon oxide, germanium oxide, or zirconia oxide, and the metal oxide is formed on the metal oxide layer 123. Can also have.

また、金属酸化物層１２３は、酸化物半導体層１２２の界面準位の生成を抑制する効果が
失われない程度の厚さであればよい。例えば、金属酸化物層１２１と同等またはそれ以下
の厚さとすればよい。金属酸化物層１２３が厚いと、ゲート電極層１６０による電界が酸
化物半導体層１２２に届きにくくなる恐れがあるため、金属酸化物層１２３は薄く形成す
ることが好ましい。例えば、金属酸化物層１２３は酸化物半導体層１２２の厚さよりも薄
くすればよい。なお、これに限られず、金属酸化物層１２３の厚さはゲート絶縁層１５０
の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。 Further, the metal oxide layer 123 may be thick enough not to lose the effect of suppressing the formation of the interface state of the oxide semiconductor layer 122. For example, the thickness may be equal to or less than that of the metal oxide layer 121. If the metal oxide layer 123 is thick, the electric field generated by the gate electrode layer 160 may be difficult to reach the oxide semiconductor layer 122. Therefore, it is preferable to form the metal oxide layer 123 thin. For example, the metal oxide layer 123 may be thinner than the thickness of the oxide semiconductor layer 122. The thickness of the metal oxide layer 123 is not limited to this, and the thickness of the metal oxide layer 123 is the gate insulating layer 150.
The withstand voltage of the transistor may be appropriately set according to the voltage for driving the transistor.

例えば、金属酸化物層１２３の厚さは、１ｎｍ以上２０ｎｍ以下、または３ｎｍ以上１０
ｎｍ以下とすることが好ましい。 For example, the thickness of the metal oxide layer 123 is 1 nm or more and 20 nm or less, or 3 nm or more and 10
It is preferably nm or less.

また、金属酸化物層１２１、金属酸化物層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔ
ｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、金属酸化物
層１２１、金属酸化物層１２３を成膜するために用いるターゲットにおいて、金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３＜ｘ２／ｙ２であっ
て、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。な
お、ｚ３／ｙ３を１以上６以下とすることで、金属酸化物層１２１、金属酸化物層１２３
としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表
例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：３：８、１：
４：４、１：４：５、１：４：６、１：４：７、１：４：８、１：５：５、１：５：６、
１：５：７、１：５：８、１：６：８、１：６：４、１：９：６等がある。なお、原子数
比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いれば
よい。 Further, the metal oxide layer 121 and the metal oxide layer 123 are In—M—Zn oxides (M is Al, T).
In the case of i, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, or Nd), the number of atomic elements of the metal element in the target used for forming the metal oxide layer 121 and the metal oxide layer 123. When the ratio is In: M: Zn = x3: y3: z3, x3 / y3 <x2 / y2, and z3 / y3 is preferably 1/3 or more and 6 or less, and more preferably 1 or more and 6 or less. .. By setting z3 / y3 to 1 or more and 6 or less, the metal oxide layer 121 and the metal oxide layer 123
As a result, the CAAC-OS film is likely to be formed. Typical examples of the atomic number ratio of the target metal element are In: M: Zn = 1: 3: 2, 1: 3: 4, 1: 3: 6, 1: 3: 8, 1: 1.
4: 4, 1: 4: 5, 1: 4: 6, 1: 4: 7, 1: 4: 8, 1: 5: 5, 1: 5: 6,
There are 1: 5: 7, 1: 5: 8, 1: 6: 8, 1: 6: 4, 1: 9: 6, and the like. The atomic number ratio is not limited to these, and an appropriate atomic number ratio may be used according to the required semiconductor characteristics.

また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３の原子数比はそ
れぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含むことがある。 Further, the atomic number ratios of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may each include a fluctuation of plus or minus 40% of the above atomic number ratio as an error.

例えば、酸化物半導体層１２２となる酸化物半導体膜を成膜する場合、成膜するために用
いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１を用いて
成膜すると、酸化物半導体膜の金属元素の原子数比はＩｎ：Ｇａ：Ｚｎ＝１：１：０．６
程度となり、亜鉛の原子数比が同一あるいは低下する場合がある。したがって、原子数比
を記載した場合には、該原子数比の近傍を包含する。 For example, in the case of forming an oxide semiconductor film to be an oxide semiconductor layer 122, the target used for forming the film is formed by using In: Ga: Zn = 1: 1: 1 as the atomic number ratio of the metal element. When the film is formed, the atomic number ratio of the metal element in the oxide semiconductor film is In: Ga: Zn = 1: 1: 0.6.
The atomic number ratio of zinc may be the same or lower. Therefore, when the atomic number ratio is described, it includes the vicinity of the atomic number ratio.

＜水素濃度について＞
金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３に含まれる水素
は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸
素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリア
である電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合
することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸
化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。 <About hydrogen concentration>
The hydrogen contained in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 reacts with oxygen bonded to a metal atom to become water, and the oxygen-desorbed lattice (or oxygen is desorbed). Oxygen deficiency is formed in the separated part). When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated. In addition, a part of hydrogen may be bonded to oxygen, which is bonded to a metal atom, to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor layer containing hydrogen tends to have normally-on characteristics.

このため、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそ
れぞれの界面において、酸素欠損と共に、水素ができる限り低減されていることが好まし
い。例えば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、および
それぞれの界面において二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、１×１０１６ａｔ
ｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔ
ｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６
ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１
０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望まし
い。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリー
オフ特性ともいう。）を有することができる。 Therefore, it is preferable that hydrogen is reduced as much as possible along with oxygen deficiency at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and their respective interfaces. For example, the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and the secondary ion mass spectrometry (SIMS: Secondary Ion) at each interface.
The hydrogen concentration obtained by Mass Spectrometry) is 1 × 10 16 at.
oms / cm 3 or more and 2 × 10 20 atoms / cm 3 or less, preferably 1 × 10 16 at
oms / cm 3 or more and 5 × 10 19 atoms / cm 3 or less, more preferably 1 × 10 16
atoms / cm 3 or more 1 × 10 19 atoms / cm 3 or less, more preferably 1 × 1
It is desirable that it is 0 16 atoms / cm 3 or more and 5 × 10 18 atoms / cm 3 or less. As a result, the transistor 10 can have an electrical characteristic (also referred to as a normally-off characteristic) in which the threshold voltage becomes positive.

＜炭素、シリコン濃度について＞
また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞ
れの界面において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物
層１２１、酸化物半導体層１２２、および金属酸化物層１２３において酸素欠損が増加し
、ｎ型領域が形成されてしまう。このため、金属酸化物層１２１、酸化物半導体層１２２
、金属酸化物層１２３、およびそれぞれの界面におけるシリコン、および炭素濃度は、低
減することが望ましい。例えば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化
物層１２３、およびそれぞれの界面においてＳＩＭＳにより得られるシリコンや炭素の濃
度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下
とすることが望ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電
気特性を有する。 <Carbon and silicon concentrations>
Further, when silicon or carbon, which is one of the Group 14 elements, is contained in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and their respective interfaces, the metal oxide layer 121 is oxidized. Oxygen deficiency increases in the physical semiconductor layer 122 and the metal oxide layer 123, and an n-type region is formed. Therefore, the metal oxide layer 121 and the oxide semiconductor layer 122
, The metal oxide layer 123, and the silicon at each interface, and the carbon concentration should be reduced. For example, the concentration of silicon or carbon obtained by SIMS at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is 1 × 10 16 atoms / cm 3 or more and 1 × 10 19 atoms. / Cm 3 or less, preferably 1 × 10 16 atoms / cm 3 or more and 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 16 atoms / cm 3 or more and 2 × 10 18 atoms / cm 3 or less. Is desirable. As a result, the transistor 10 has an electrical characteristic in which the threshold voltage is positive.

＜アルカリ金属およびアルカリ土類金属の濃度について＞
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生
成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、金
属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれの界面
におけるアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。たとえ
ば、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞれ
の界面において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類
金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍ
ｓ／ｃｍ３以下とすることが望ましい。これにより、トランジスタ１０は、しきい値電圧
がプラスとなる電気特性を有することができる。 <Concentrations of alkali metals and alkaline earth metals>
In addition, alkali metals and alkaline earth metals may generate carriers when combined with oxide semiconductors, which may increase the off-current of the transistor. Therefore, it is preferable to reduce the concentration of the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and the alkali metal or alkaline earth metal at each interface. For example, the concentration of the alkali metal or alkaline earth metal obtained by the secondary ion mass analysis method at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is 1 × 10 18. atoms / cm 3 or less, preferably 2 × 10 16 atoms
It is desirable that it is s / cm 3 or less. As a result, the transistor 10 can have an electrical characteristic in which the threshold voltage is positive.

＜窒素濃度について＞
また、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびそれぞ
れの界面に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、
ｎ型領域が形成されてしまう。この結果、窒素が含まれている酸化物半導体層を用いたト
ランジスタはノーマリーオン特性となりやすい。従って、金属酸化物層１２１、酸化物半
導体層１２２、金属酸化物層１２３およびそれぞれの界面において、窒素はできる限り低
減されていることが好ましい。例えば、金属酸化物層１２１、酸化物半導体層１２２、金
属酸化物層１２３、およびそれぞれの界面においてＳＩＭＳにより得られる窒素濃度は、
１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下に
することが好ましい。これにより、トランジスタ１０は、しきい値電圧がプラスとなる電
気特性を有することができる。 <About nitrogen concentration>
Further, when nitrogen is contained in the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and their respective interfaces, electrons that are carriers are generated, and the carrier density increases.
An n-type region is formed. As a result, a transistor using an oxide semiconductor layer containing nitrogen tends to have normally-on characteristics. Therefore, it is preferable that nitrogen is reduced as much as possible at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and their respective interfaces. For example, the nitrogen concentration obtained by SIMS at the metal oxide layer 121, the oxide semiconductor layer 122, the metal oxide layer 123, and each interface is determined.
1 × 10 15 atoms / cm 3 or more 5 × 10 19 atoms / cm 3 or less, preferably 1 × 10 15 atoms / cm 3 or more 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 15 atoms / cm It is preferably 3 or more and 1 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 15 atoms / cm 3 or more and 5 × 10 17 atoms / cm 3 or less. As a result, the transistor 10 can have an electrical characteristic in which the threshold voltage is positive.

ただし、酸化物半導体層１２２中に余剰の亜鉛を有する場合には、この限りではない。余
剰の亜鉛は、酸化物半導体層１２２中に酸素欠損を形成する恐れがある。そのため、余剰
亜鉛を有する場合には、酸化物半導体層１２２中に０．００１乃至３ａｔｏｍｉｃ％の窒
素を有することにより、余剰亜鉛に起因した酸素欠損を不活化することができる場合があ
る。したがって、当該窒素によりトランジスタの特性バラつきが解消され、信頼性を向上
させることができる。 However, this does not apply when the oxide semiconductor layer 122 has excess zinc. Excess zinc may form oxygen deficiencies in the oxide semiconductor layer 122. Therefore, when the excess zinc is present, the oxygen deficiency caused by the excess zinc may be inactivated by having 0.001 to 3 atomic% nitrogen in the oxide semiconductor layer 122. Therefore, the nitrogen can eliminate the variation in the characteristics of the transistor and improve the reliability.

＜キャリア密度について＞
金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３の不純物を低減
することで、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３の
キャリア密度を低減することができる。このため、金属酸化物層１２１、酸化物半導体層
１２２、および金属酸化物層１２３は、キャリア密度が１×１０１５個／ｃｍ３以下、好
ましくは１×１０１３個／ｃｍ３以下、さらに好ましくは８×１０１１個／ｃｍ３未満、
より好ましくは１×１０１１個／ｃｍ３未満、最も好ましくは１×１０１０個／ｃｍ３未
満であり、１×１０−９個／ｃｍ３以上とする。 <About carrier density>
By reducing impurities in the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, the carrier densities of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are reduced. be able to. Therefore, the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 have a carrier density of 1 × 10 15 pieces / cm 3 or less, preferably 1 × 10 13 pieces / cm 3 or less, more preferably. Is 8 x 10 11 pieces / cm less than 3
More preferably, it is less than 1 × 10 11 pieces / cm 3 , and most preferably less than 1 × 10 10 pieces / cm 3 , and 1 × 10 -9 pieces / cm 3 or more.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３として、不純物
濃度が低く、欠陥準位密度の低い酸化物半導体層を用いることで、さらに優れた電気特性
を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位
密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高
純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体層にチ
ャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性になりや
すい。また、高純度真性または実質的に高純度真性である酸化物半導体層は、欠陥準位密
度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的
に高純度真性である酸化物半導体層を用いたトランジスタは、オフ電流が著しく小さく、
ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、
オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以
下という特性を得ることができる。従って、当該酸化物半導体層にチャネル領域が形成さ
れるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合が
ある。 By using an oxide semiconductor layer having a low impurity concentration and a low defect level density as the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, a transistor having further excellent electrical characteristics can be produced. can do. Here, a low impurity concentration and a low defect level density (less oxygen deficiency) is referred to as high-purity intrinsic or substantially high-purity intrinsic. Oxide semiconductor layers having high-purity intrinsics or substantially high-purity intrinsics may have a low carrier density due to the small number of carrier sources. Therefore, the transistor in which the channel region is formed in the oxide semiconductor layer tends to have an electric characteristic in which the threshold voltage is positive. Further, since the oxide semiconductor layer having high purity intrinsicity or substantially high purity intrinsicity has a low defect level density, the trap level density may also be low. In addition, a transistor using an oxide semiconductor layer having high-purity intrinsic or substantially high-purity intrinsic has a significantly small off-current.
When the voltage (drain voltage) between the source electrode and the drain electrode is in the range of 1V to 10V,
It is possible to obtain the characteristic that the off-current is not more than the measurement limit of the semiconductor parameter analyzer, that is, 1 × 10 -13 A or less. Therefore, a transistor in which a channel region is formed in the oxide semiconductor layer may be a highly reliable transistor with small fluctuations in electrical characteristics.

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。 Further, the off-current of the transistor using the highly purified oxide semiconductor layer in the channel forming region as described above is extremely small. For example, the voltage between the source and drain is 0.1V, 5
When V or about 10 V, the off-current normalized by the channel width of the transistor can be reduced to several yA / μm to several zA / μm.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば非単
結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ、多結晶構造、微
結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位
密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have, for example, a non-single crystal structure. Non-single crystal structures include, for example, CAAC-OS, polycrystalline, microcrystalline, or amorphous structures described below. In the non-single crystal structure, the amorphous structure has the highest defect level density, and CAAC-OS has the lowest defect level density.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば微結
晶構造でもよい。微結晶構造の金属酸化物層１２１、酸化物半導体層１２２、および金属
酸化物層１２３は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む。ま
たは、微結晶構造の酸化物膜および酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１
０ｎｍ未満の結晶部を有する混相構造である。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have, for example, a microcrystal structure. The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 having a microcrystal structure contain, for example, microcrystals having a size of 1 nm or more and less than 10 nm in the film. Alternatively, the oxide film and the oxide semiconductor film having a microcrystalline structure are, for example, 1 nm or more in an amorphous phase.
It is a multiphase structure having a crystal portion of less than 0 nm.

金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例えば非晶
質構造でもよい。非晶質構造の、金属酸化物層１２１、酸化物半導体層１２２、および金
属酸化物層１２３は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、
非晶質構造の酸化物膜および酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶
部を有さない。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have, for example, an amorphous structure. The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 having an amorphous structure have, for example, a disordered atomic arrangement and no crystal component. or,
The oxide film and the oxide semiconductor film having an amorphous structure have, for example, a completely amorphous structure and do not have a crystal portion.

なお、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３が、ＣＡ
ＡＣ−ＯＳ、微結晶構造、および非晶質構造の二以上の構造の領域を有する混合膜であっ
てもよい。混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ
−ＯＳの領域と、を有する単層構造がある。または、混合膜として、例えば、非晶質構造
の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造がある。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are CA.
It may be a mixed film having two or more structural regions of AC-OS, a microcrystalline structure, and an amorphous structure. As a mixed film, for example, a region having an amorphous structure, a region having a microcrystalline structure, and CAAC.
There is a single layer structure with a region of -OS. Alternatively, the mixed film has, for example, a laminated structure of an amorphous structure region, a microcrystalline structure region, and a CAAC-OS region.

なお、金属酸化物層１２１、酸化物半導体層１２２、および金属酸化物層１２３は、例え
ば、単結晶構造を有してもよい。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 may have, for example, a single crystal structure.

酸化物半導体層１２２と比較して酸素欠損の生じにくい酸化物膜を酸化物半導体層１２２
の上下に接して設けることで、酸化物半導体層１２２における酸素欠損を低減することが
できる。また、酸化物半導体層１２２は、酸化物半導体層１２２を構成する金属元素の一
以上を有する金属酸化物層１２１、金属酸化物層１２３と接するため、金属酸化物層１２
１と酸化物半導体層１２２との界面、酸化物半導体層１２２と金属酸化物層１２３との界
面における界面準位密度が極めて低い。例えば、金属酸化物層１２１、金属酸化物層１２
３、ゲート絶縁層１５０、絶縁層１１０、絶縁層１８０に酸素を添加した後、加熱処理を
行うことで該酸素が金属酸化物層１２１および金属酸化物層１２３を経由して酸化物半導
体層１２２へ酸素が移動するが、このときに界面準位において酸素が捕獲されにくく、効
率よく金属酸化物層１２１または金属酸化物層１２３に含まれる酸素を酸化物半導体層１
２２へ移動させることが可能である。この結果、酸化物半導体層１２２に含まれる酸素欠
損を低減することが可能である。また、金属酸化物層１２１または金属酸化物層１２３に
も酸素が添加されるため、金属酸化物層１２１、金属酸化物層１２３の酸素欠損を低減す
ることが可能である。即ち、少なくとも酸化物半導体層１２２の局在準位密度を低減する
ことができる。 The oxide semiconductor layer 122 has an oxide film that is less likely to cause oxygen deficiency than the oxide semiconductor layer 122.
By providing the oxide semiconductor layer 122 in contact with the top and bottom of the above, oxygen deficiency in the oxide semiconductor layer 122 can be reduced. Further, since the oxide semiconductor layer 122 is in contact with the metal oxide layer 121 and the metal oxide layer 123 having one or more of the metal elements constituting the oxide semiconductor layer 122, the metal oxide layer 12
The interface state density at the interface between 1 and the oxide semiconductor layer 122 and the interface between the oxide semiconductor layer 122 and the metal oxide layer 123 is extremely low. For example, the metal oxide layer 121 and the metal oxide layer 12
3. After adding oxygen to the gate insulating layer 150, the insulating layer 110, and the insulating layer 180, heat treatment is performed so that the oxygen passes through the metal oxide layer 121 and the metal oxide layer 123 to the oxide semiconductor layer 122. Oxygen moves to the oxide semiconductor layer 1, but oxygen is not easily captured at the interface state at this time, and oxygen contained in the metal oxide layer 121 or the metal oxide layer 123 is efficiently transferred to the oxide semiconductor layer 1.
It is possible to move to 22. As a result, it is possible to reduce the oxygen deficiency contained in the oxide semiconductor layer 122. Further, since oxygen is added to the metal oxide layer 121 or the metal oxide layer 123, it is possible to reduce the oxygen deficiency of the metal oxide layer 121 and the metal oxide layer 123. That is, at least the localized level density of the oxide semiconductor layer 122 can be reduced.

また、酸化物半導体層１２２が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を含
むゲート絶縁層）と接する場合、界面準位が形成され、該界面準位はチャネルを形成する
ことがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トラ
ンジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物半導体
層１２２を構成する金属元素を一種以上含む金属酸化物層１２１および金属酸化物層１２
３が酸化物半導体層１２２と接するため、金属酸化物層１２１と酸化物半導体層１２２の
界面、および金属酸化物層１２３と酸化物半導体層１２２の界面に界面準位を形成しにく
くなる。 Further, when the oxide semiconductor layer 122 is in contact with an insulating film having a different constituent element (for example, a gate insulating layer containing a silicon oxide film), an interface state may be formed, and the interface state may form a channel. .. In such a case, a second transistor having a different threshold voltage may appear, and the apparent threshold voltage of the transistor may fluctuate. However, the metal oxide layer 121 and the metal oxide layer 12 containing one or more metal elements constituting the oxide semiconductor layer 122.
Since 3 is in contact with the oxide semiconductor layer 122, it becomes difficult to form an interface state at the interface between the metal oxide layer 121 and the oxide semiconductor layer 122 and the interface between the metal oxide layer 123 and the oxide semiconductor layer 122.

また、金属酸化物層１２１、金属酸化物層１２３は、それぞれ絶縁層１１０、ゲート絶縁
層１５０の構成元素が酸化物半導体層１２２へ混入して、不純物による準位が形成される
ことを抑制するためのバリア膜としても機能する。 Further, the metal oxide layer 121 and the metal oxide layer 123 suppress the constituent elements of the insulating layer 110 and the gate insulating layer 150 from being mixed into the oxide semiconductor layer 122 to form levels due to impurities, respectively. It also functions as a barrier membrane for the purpose.

例えば、絶縁層１１０、またはゲート絶縁層１５０として、シリコンを含む絶縁膜を用い
る場合、ゲート絶縁層１５０中のシリコン、または絶縁層１１０と、ゲート絶縁層１５０
中に混入されうる炭素が、金属酸化物層１２１または金属酸化物層１２３の中へ界面から
数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層１２２
中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化
することがある。 For example, when an insulating film containing silicon is used as the insulating layer 110 or the gate insulating layer 150, the silicon or the insulating layer 110 in the gate insulating layer 150 and the gate insulating layer 150 are used.
Carbon that can be mixed therein may be mixed into the metal oxide layer 121 or the metal oxide layer 123 up to about several nm from the interface. Impurities such as silicon and carbon are oxide semiconductor layer 122
Once inside, an impurity level is formed, and the impurity level becomes a donor and generates electrons, which may result in n-type.

しかしながら、金属酸化物層１２１、金属酸化物層１２３の膜厚が、数ｎｍよりも厚けれ
ば、混入したシリコン、炭素等の不純物が酸化物半導体層１２２にまで到達しないため、
不純物準位の影響は低減される。 However, if the thickness of the metal oxide layer 121 and the metal oxide layer 123 is thicker than several nm, impurities such as silicon and carbon mixed therein do not reach the oxide semiconductor layer 122.
The effect of impurity levels is reduced.

よって、金属酸化物層１２１、金属酸化物層１２３を設けることにより、トランジスタの
しきい値電圧などの電気特性のばらつきを低減することができる。 Therefore, by providing the metal oxide layer 121 and the metal oxide layer 123, it is possible to reduce variations in electrical characteristics such as the threshold voltage of the transistor.

また、ゲート絶縁層１５０と酸化物半導体層１２２が接して、その界面にチャネルが形成
される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。し
かしながら、酸化物半導体層１２２を構成する金属元素を一種以上含む金属酸化物層１２
１、金属酸化物層１２３が酸化物半導体層１２２に接して設けられるため、酸化物半導体
層１２２と金属酸化物層１２１、金属酸化物層１２３との界面ではキャリアの散乱が起こ
りにくく、トランジスタの電界効果移動度を高くすることができる。 Further, when the gate insulating layer 150 and the oxide semiconductor layer 122 are in contact with each other and a channel is formed at the interface thereof, interfacial scattering occurs at the interface and the field effect mobility of the transistor is lowered. However, the metal oxide layer 12 containing one or more metal elements constituting the oxide semiconductor layer 122.
1. Since the metal oxide layer 123 is provided in contact with the oxide semiconductor layer 122, carrier scattering is unlikely to occur at the interface between the oxide semiconductor layer 122 and the metal oxide layer 121 and the metal oxide layer 123, and the transistor The electric field effect mobility can be increased.

本実施の形態においては、酸化物半導体層１２２の酸素欠損量、さらには酸化物半導体層
１２２に接する金属酸化物層１２１、金属酸化物層１２３の酸素欠損量を低減することが
可能であり、酸化物半導体層１２２の局在準位密度を低減することができる。この結果、
本実施の形態に示すトランジスタ１０は、しきい値電圧の変動が少なく、信頼性が高い特
性を有することができる。また、本実施の形態に示すトランジスタ１０は優れた電気特性
を有する。 In the present embodiment, it is possible to reduce the oxygen deficiency amount of the oxide semiconductor layer 122, and further reduce the oxygen deficiency amount of the metal oxide layer 121 and the metal oxide layer 123 in contact with the oxide semiconductor layer 122. The localized level density of the oxide semiconductor layer 122 can be reduced. As a result,
The transistor 10 shown in the present embodiment can have characteristics with high reliability with little fluctuation in the threshold voltage. Further, the transistor 10 shown in this embodiment has excellent electrical characteristics.

なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート
絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる
。 Since an insulating film containing silicon is often used as the gate insulating layer of the transistor, the region serving as the channel of the oxide semiconductor layer is in contact with the gate insulating layer as in the transistor of one aspect of the present invention for the above reason. It can be said that a structure that does not have is preferable. Further, when a channel is formed at the interface between the gate insulating layer and the oxide semiconductor layer, carrier scattering may occur at the interface, and the field effect mobility of the transistor may be lowered. From this point of view, it can be said that it is preferable to separate the region serving as the channel of the oxide semiconductor layer from the gate insulating layer.

したがって、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３の積層構
造とすることで、酸化物半導体層１２２にチャネルを形成することができ、高い電界効果
移動度および安定した電気特性を有したトランジスタを形成することができる。 Therefore, by forming a laminated structure of the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, a channel can be formed in the oxide semiconductor layer 122, and high electric field effect mobility and stable electricity can be formed. A transistor having characteristics can be formed.

なお、酸化物半導体層は必ずしも３層にする必要はなく、単層、２層、４層、さらには５
層以上の構成としてもよい。単層とする場合、本実施の形態に示す、酸化物半導体層１２
２に相当する層を用いればよい。 The oxide semiconductor layer does not necessarily have to be three layers, but is a single layer, two layers, four layers, and even five.
It may be composed of more than one layer. When a single layer is used, the oxide semiconductor layer 12 shown in the present embodiment is used.
The layer corresponding to 2 may be used.

＜バンド図＞
ここで、図２（Ａ）、図２（Ｂ）を用いて本発明の一態様のトランジスタのバンド図につ
いて説明する。図２（Ｂ）に示すバンド図は、理解を容易にするため絶縁層１１０、金属
酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３、およびゲート絶縁層１５
０について、伝導帯下端のエネルギー準位（Ｅｃ）および価電子帯上端のエネルギー準位
（Ｅｖ）を示している。 <Band diagram>
Here, a band diagram of a transistor according to an aspect of the present invention will be described with reference to FIGS. 2 (A) and 2 (B). The band diagram shown in FIG. 2B shows an insulating layer 110, a metal oxide layer 121, an oxide semiconductor layer 122, a metal oxide layer 123, and a gate insulating layer 15 for easy understanding.
With respect to 0, the energy level (Ec) at the lower end of the conduction band and the energy level (Ev) at the upper end of the valence band are shown.

図２（Ｂ）に示すように、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１
２３において、伝導帯下端のエネルギー準位が連続的に変化する。これは、金属酸化物層
１２１、酸化物半導体層１２２、金属酸化物層１２３を構成する元素が共通することによ
り、酸素が相互に拡散しやすい点からも理解される。したがって、金属酸化物層１２１、
酸化物半導体層１２２、金属酸化物層１２３は組成が異なる膜の積層体ではあるが、物性
的に連続であるということもできる。 As shown in FIG. 2B, the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 1
At 23, the energy level at the lower end of the conduction band changes continuously. This is also understood from the fact that oxygen easily diffuses into each other because the elements constituting the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 are common. Therefore, the metal oxide layer 121,
Although the oxide semiconductor layer 122 and the metal oxide layer 123 are laminated bodies of films having different compositions, it can be said that they are physically continuous.

主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接
合（ここでは特に伝導帯下端のエネルギー準位が各層の間で連続的に変化するＵ字型の井
戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の
界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しない
ように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、
エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消
滅してしまう。 The oxide semiconductor film laminated with the main component in common is a U-shaped well in which each layer is not simply laminated but is continuously bonded (here, in particular, the energy level at the lower end of the conduction band changes continuously between the layers. (U Ship Well structure) is formed. That is, a laminated structure is formed so that impurities such as trap centers and recombination centers that form defect levels do not exist at the interface of each layer. If impurities are mixed between the layers of the laminated multilayer film,
The continuity of the energy band is lost and the carriers disappear by trapping or recombination at the interface.

なお、金属酸化物層１２１と、金属酸化物層１２３のＥｃは、同様である場合について図
２（Ｂ）に示したが、それぞれが異なっていてもよい。 Although the Ec of the metal oxide layer 121 and the metal oxide layer 123 are similar to each other as shown in FIG. 2B, they may be different from each other.

図２（Ｂ）より、酸化物半導体層１２２がウェル（井戸）となり、トランジスタ１０にお
いて、チャネルが酸化物半導体層１２２に形成されることがわかる。なお、酸化物半導体
層１２２を底として伝導帯下端のエネルギーが連続的に変化するＵ字型の井戸構造のチャ
ネルを埋め込みチャネルということもできる。 From FIG. 2B, it can be seen that the oxide semiconductor layer 122 becomes a well, and a channel is formed in the oxide semiconductor layer 122 in the transistor 10. A channel having a U-shaped well structure in which the energy at the lower end of the conduction band changes continuously with the oxide semiconductor layer 122 as the bottom can also be referred to as an embedded channel.

なお、金属酸化物層１２１および金属酸化物層１２３と、酸化シリコン膜などの絶縁膜と
の界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。金属酸化物層１
２３があることにより、酸化物半導体層１２２と当該トラップ準位とを遠ざけることがで
きる。ただし、金属酸化物層１２１、または金属酸化物層１２３のＥｃと、酸化物半導体
層１２２のＥｃとのエネルギー差が小さい場合、酸化物半導体層１２２の電子が該エネル
ギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ
準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしき
い値電圧はプラス方向にシフトしてしまう。さらに、トランジスタの長期保存試験におい
て、トラップが固定化されず、特性への変動を起こす懸念がある。 It should be noted that trap levels due to impurities and defects may be formed in the vicinity of the interface between the metal oxide layer 121 and the metal oxide layer 123 and the insulating film such as the silicon oxide film. Metal oxide layer 1
The presence of 23 makes it possible to keep the oxide semiconductor layer 122 and the trap level away from each other. However, when the energy difference between the Ec of the metal oxide layer 121 or the metal oxide layer 123 and the Ec of the oxide semiconductor layer 122 is small, the electrons of the oxide semiconductor layer 122 exceed the energy difference and the trap level is reached. May reach. When the negatively charged electrons are captured at the trap level, a negative fixed charge is generated at the insulating film interface, and the threshold voltage of the transistor shifts in the positive direction. Further, in the long-term storage test of the transistor, there is a concern that the trap is not fixed and the characteristics are changed.

したがって、トランジスタのしきい値電圧の変動を低減するには、金属酸化物層１２１、
および金属酸化物層１２３のＥｃと、酸化物半導体層１２２との間にエネルギー差を設け
ることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．
２ｅＶ以上がより好ましい。 Therefore, in order to reduce the fluctuation of the threshold voltage of the transistor, the metal oxide layer 121,
It is necessary to provide an energy difference between Ec of the metal oxide layer 123 and the oxide semiconductor layer 122. The energy difference between them is preferably 0.1 eV or more, and is 0.
2 eV or more is more preferable.

なお、金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３には、結晶部が
含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定し
た電気特性を付与することができる。 The metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123 preferably contain a crystal portion. In particular, by using a crystal oriented on the c-axis, stable electrical characteristics can be imparted to the transistor.

また、図２（Ｂ）に示すようなバンド図において、金属酸化物層１２３を設けず、酸化物
半導体層１２２とゲート絶縁層１５０の間にＩｎ−Ｇａ酸化物（たとえば、原子数比がＩ
ｎ：Ｇａ＝７：９３のＩｎ−Ｇａ酸化物）を設けてもよいし、あるいは酸化ガリウムなど
を設けてもよい。また、金属酸化物層１２３が有した状態で金属酸化物層１２３とゲート
絶縁層１５０の間にＩｎ−Ｇａ酸化物を設けてもよいし、あるいは酸化ガリウムなどを設
けてもよい。 Further, in the band diagram as shown in FIG. 2B, the metal oxide layer 123 is not provided, and the In—Ga oxide (for example, the atomic number ratio is I) is provided between the oxide semiconductor layer 122 and the gate insulating layer 150.
In-Ga oxide of n: Ga = 7: 93) may be provided, or gallium oxide or the like may be provided. Further, the In-Ga oxide may be provided between the metal oxide layer 123 and the gate insulating layer 150 in the state of the metal oxide layer 123, or gallium oxide or the like may be provided.

酸化物半導体層１２２は、金属酸化物層１２１、および金属酸化物層１２３よりも電子親
和力の大きい酸化物を用いる。例えば、酸化物半導体層１２２として、金属酸化物層１２
１および金属酸化物層１２３よりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ま
しくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．２ｅＶ以上０．４ｅＶ以下
大きい酸化物を用いることができる。 The oxide semiconductor layer 122 uses an oxide having a higher electron affinity than the metal oxide layer 121 and the metal oxide layer 123. For example, as the oxide semiconductor layer 122, the metal oxide layer 12
It is possible to use an oxide having an electron affinity of 0.07 eV or more and 1.3 eV or less, preferably 0.1 eV or more and 0.7 eV or less, and more preferably 0.2 eV or more and 0.4 eV or less, which is larger than that of 1 and the metal oxide layer 123. can.

本実施の形態に示すトランジスタは、酸化物半導体層１２２を構成する金属元素を一種以
上含んでいる、金属酸化物層１２１、金属酸化物層１２３を有しているため、金属酸化物
層１２１と酸化物半導体層１２２との界面、および金属酸化物層１２３と酸化物半導体層
１２２との界面に界面準位を形成しにくくなる。よって、金属酸化物層１２１、金属酸化
物層１２３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつき
や変動を低減することができる。 Since the transistor shown in the present embodiment has a metal oxide layer 121 and a metal oxide layer 123 containing one or more metal elements constituting the oxide semiconductor layer 122, the transistor has the same as the metal oxide layer 121. It becomes difficult to form an interface state at the interface between the oxide semiconductor layer 122 and the metal oxide layer 123 and the oxide semiconductor layer 122. Therefore, by providing the metal oxide layer 121 and the metal oxide layer 123, it is possible to reduce variations and fluctuations in electrical characteristics such as the threshold voltage of the transistor.

《ゲート絶縁層１５０》
ゲート絶縁層１５０には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ
）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ
）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）
、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。
例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン
（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）
、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ
）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（Ｌａ
Ｏｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（
ＴａＯｘ）を一種以上有することができる。また、ゲート絶縁層１５０は上記材料の積層
であってもよい。なお、ゲート絶縁層１５０に、ランタン（Ｌａ）、窒素、ジルコニウム
（Ｚｒ）などを、不純物として含んでいてもよい。 << Gate insulating layer 150 >>
The gate insulating layer 150 includes oxygen (O), nitrogen (N), fluorine (F), and aluminum (Al).
), Magnesium (Mg), Silicon (Si), Gallium (Ga), Germanium (Ge)
), Yttrium (Y), Zirconium (Zr), Lantern (La), Neodymium (Nd)
, Hafnium (Hf), tantalum (Ta), titanium (Ti) and the like.
For example, aluminum oxide (AlO x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxide nitride (SiO x N y ), silicon nitride oxide (SiN x O y ).
, Silicon nitride (SiN x ), gallium oxide (GaO x ), germanium oxide (GeO x)
), Yttrium oxide (YO x ), Zirconium oxide (ZrO x ), Lanthanum oxide (La)
O x ), neodymium oxide (NdO x ), hafnium oxide (HfO x ) and tantalum pentoxide (O x).
It is possible to have one or more TaO x). Further, the gate insulating layer 150 may be a laminate of the above materials. The gate insulating layer 150 may contain lanthanum (La), nitrogen, zirconium (Zr) and the like as impurities.

また、ゲート絶縁層１５０の積層構造の一例について説明する。ゲート絶縁層１５０は、
例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム
、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。 Further, an example of the laminated structure of the gate insulating layer 150 will be described. The gate insulating layer 150 is
For example, it has oxygen, nitrogen, silicon, hafnium and the like. Specifically, it is preferable to include hafnium oxide and silicon oxide or silicon nitride.

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンを用いた場合と比べて、ゲート絶縁層１５０の膜厚を大きくできるため
、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいト
ランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶
質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の
小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好
ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明
の一態様は、これらに限定されない。 Hafnium oxide has a higher relative permittivity than silicon oxide and silicon nitride. Therefore, since the film thickness of the gate insulating layer 150 can be increased as compared with the case where silicon oxide is used, the leakage current due to the tunnel current can be reduced. That is, it is possible to realize a transistor having a small off current. Further, hafnium oxide having a crystal structure has a higher relative permittivity than hafnium oxide having an amorphous structure. Therefore, it is preferable to use hafnium oxide having a crystal structure in order to obtain a transistor having a small off-current. Examples of the crystal structure include a monoclinic system and a cubic system. However, one aspect of the present invention is not limited to these.

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有
する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、
酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位に
よってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減
するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置する
ことによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する
。緩衝機能を有する膜は、ゲート絶縁層１５０に含まれる膜であってもよいし、酸化物半
導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン
、酸化窒化シリコン、酸化物半導体層などを用いることができる。なお、緩衝機能を有す
る膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導
体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域と
なる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を
有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい
半導体または絶縁体を用いる。 By the way, the formed surface of hafnium oxide having a crystal structure may have an interface state due to a defect. The interface state may function as a trap center. for that reason,
When hafnium oxide is placed close to the channel region of a transistor, the interface state may degrade the electrical properties of the transistor. Therefore, in order to reduce the influence of the interface state, it may be preferable to displace another film between the channel region of the transistor and hafnium oxide so as to be separated from each other. This membrane has a buffering function. The film having a buffering function may be a film contained in the gate insulating layer 150 or a film contained in an oxide semiconductor film. That is, as the film having a buffering function, silicon oxide, silicon nitride nitride, an oxide semiconductor layer, or the like can be used. As the film having a buffering function, for example, a semiconductor or an insulator having a larger energy gap than the semiconductor in the channel region is used. Alternatively, for the membrane having a buffering function, for example, a semiconductor or an insulator having an electron affinity smaller than that of the semiconductor serving as the channel region is used. Alternatively, for the membrane having a buffering function, for example, a semiconductor or an insulator having a higher ionization energy than the semiconductor serving as the channel region is used.

一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップ
センター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場
合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニ
ウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよ
い。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すれば
よい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大
きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位
にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することが
できる。 On the other hand, the threshold voltage of the transistor may be controlled by trapping the electric charge at the interface state (trap center) on the formed surface of hafnium oxide having the above-mentioned crystal structure. In order to allow the charge to exist stably, for example, an insulator having a larger energy gap than hafnium oxide may be arranged between the channel region and hafnium oxide. Alternatively, a semiconductor or an insulator having an electron affinity lower than that of hafnium oxide may be arranged. Alternatively, a semiconductor or an insulator having a higher ionization energy than hafnium oxide may be placed on the membrane having a buffering function. By using such an insulator, the charge trapped at the interface state is less likely to be released, and the charge can be retained for a long period of time.

そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲー
ト絶縁層１５０内の界面準位に電荷を捕獲させるためには、酸化物半導体膜からゲート電
極層１６０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば
、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電
極層１６０の電位をソース電極層１３０やドレイン電極層１４０の電位より高い状態にて
１秒以上、代表的には１分以上維持すればよい。 Examples of such an insulator include silicon oxide and silicon oxynitride. In order to capture the electric charge at the interface state in the gate insulating layer 150, electrons may be transferred from the oxide semiconductor film toward the gate electrode layer 160. As a specific example, the potential of the gate electrode layer 160 is set to the source electrode layer 130 or the drain electrode layer 140 under a high temperature (for example, 125 ° C. or higher and 450 ° C. or lower, typically 150 ° C. or higher and 300 ° C. or lower). It may be maintained for 1 second or longer, typically 1 minute or longer, in a state higher than the potential of.

このようにゲート絶縁層１５０などの界面準位に所望の量の電子を捕獲させたトランジス
タは、しきい値電圧がプラス側にシフトする。ゲート電極層１６０の電圧や、電圧を印加
する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御
することができる。なお、電荷を捕獲させることができれば、ゲート絶縁層１５０内でな
くても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。 In the transistor in which a desired amount of electrons is captured at the interface state such as the gate insulating layer 150, the threshold voltage shifts to the positive side. By adjusting the voltage of the gate electrode layer 160 and the time for applying the voltage, the amount of electrons captured (the amount of fluctuation of the threshold voltage) can be controlled. It does not have to be in the gate insulating layer 150 as long as the electric charge can be captured. A laminated film having a similar structure may be used for another insulating layer.

例えば、トランジスタ１０の下側に導電層を設けた場合、絶縁層１１０はゲート絶縁層１
５０と同様の構造、および機能を有することができる。 For example, when the conductive layer is provided under the transistor 10, the insulating layer 110 is the gate insulating layer 1.
It can have the same structure and function as 50.

《ゲート電極層１６０》
ゲート電極層１６０には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃ
ｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコ
ニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、またはシリコン（Ｓｉ）などの材料を有することができる。
また、当該ゲート電極層１６０は、積層とすることができる。例えば、上記材料を単独、
または組み合わせて用いてもよいし、上記材料の窒化物など、窒素を含んだ材料を組み合
わせて用いてもよい。 << Gate electrode layer 160 >>
The gate electrode layer 160 includes, for example, aluminum (Al), titanium (Ti), and chromium (C).
r), Cobalt (Co), Nickel (Ni), Copper (Cu), Yttrium (Y), Zirconium (Zr), Molybdenum (Mo), Ruthenium (Ru), Silver (Ag), Tantalum (T)
It can have a material such as a), tungsten (W), or silicon (Si).
Further, the gate electrode layer 160 can be laminated. For example, the above materials alone,
Alternatively, they may be used in combination, or a material containing nitrogen such as the nitride of the above material may be used in combination.

《絶縁層１８０》
絶縁層１８０には、例えば、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）
、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコ
ン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イッ
トリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化
ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）、
酸化アルミニウム（ＡｌＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁
層１８０は上記材料の積層であってもよい。当該絶縁層は、化学量論組成よりも多くの酸
素を有することが好ましい。絶縁層１８０から放出される酸素はゲート絶縁層１５０を経
由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チ
ャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定
したトランジスタの電気特性を得ることができる。 << Insulation layer 180 >>
The insulating layer 180 includes, for example, magnesium oxide (MgO x ) and silicon oxide (SiO x ).
, Silicon oxynitride (SiO x N y), silicon nitride oxide (SiN x O y), silicon nitride (SiN x), gallium oxide (GaO x), germanium oxide (GeO x), yttrium oxide (YO x), oxide Zirconium (ZrO x ), Lanthanum Oxide (LaO x ), Neodymium Oxide (NdO x ), Hafnium Oxide (HfO x ) and Tantalum Oxide (TaO x ),
An insulating film containing at least one type of aluminum oxide (AlO x) can be used. Further, the insulating layer 180 may be a laminate of the above materials. The insulating layer preferably has more oxygen than the stoichiometric composition. Since the oxygen released from the insulating layer 180 can be diffused into the channel forming region of the oxide semiconductor layer 122 via the gate insulating layer 150, oxygen can be supplemented to the oxygen deficiency formed in the channel forming region. can. Therefore, stable electric characteristics of the transistor can be obtained.

《導電層１９０》
導電層１９０には、ゲート電極層１６０と同様の材料を用いることができる。 << Conductive layer 190 >>
The same material as the gate electrode layer 160 can be used for the conductive layer 190.

《導電層１９５》
導電層１９５には、ゲート電極層１６０と同様の材料を用いることができる。 << Conductive layer 195 >>
The same material as the gate electrode layer 160 can be used for the conductive layer 195.

＜トランジスタの作製方法＞
次に、本実施の形態の半導体装置の製造方法について図５乃至図１３を用いて説明する。
なお、上記トランジスタの構成において説明した部分と重複する部分については、省略す
る。また、図５乃至図１３に示すＡ１−Ａ２方向は図１（Ａ）、図１（Ｂ）に示すチャネ
ル長方向と呼称する場合がある。また、図５乃至図１３に示すＡ３−Ａ４方向は、図１（
Ａ）および図１（Ｃ）に示すチャネル幅方向と呼称する場合がある。 <Transistor manufacturing method>
Next, the method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 5 to 13.
The part that overlaps with the part described in the above transistor configuration will be omitted. Further, the A1-A2 direction shown in FIGS. 5 to 13 may be referred to as a channel length direction shown in FIGS. 1 (A) and 1 (B). Further, the A3-A4 directions shown in FIGS. 5 to 13 are shown in FIG. 1 (
It may be referred to as the channel width direction shown in A) and FIG. 1 (C).

本実施の形態において、トランジスタを構成する各層（絶縁層、酸化物半導体層、導電層
等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。あるいは、塗布法や
印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマＣＶＤ
法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆
積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を使ってもよい。また、スパッタリング法では、ロングスロー方式とコリメー
ト方式を組み合わせて用いることで、埋め込み性を向上させることができる。 In the present embodiment, each layer (insulating layer, oxide semiconductor layer, conductive layer, etc.) constituting the transistor is subjected to a sputtering method and chemical vapor deposition (CVD: Chemical Vapor D).
Eposition) method, vacuum deposition method, pulsed laser deposition (PLD: Pulse La)
It can be formed by using the ser Deposition) method. Alternatively, it can be formed by a coating method or a printing method. As a film forming method, a sputtering method or a plasma CVD method is used.
The method is typical, but a thermal CVD method may also be used. As an example of the thermal CVD method, MOCVD: Metalorganic Chemical Vapor Dep
Osition) method and atomic layer deposition (ALD: Atomic Layer Deposition)
You may use the ion) method. Further, in the sputtering method, the embedding property can be improved by using the long throw method and the collimating method in combination.

＜熱ＣＶＤ法＞
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。 <Thermal CVD method>
Since the thermal CVD method is a film forming method that does not use plasma, it has an advantage that defects are not generated due to plasma damage.

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。 Further, in the thermal CVD method, the raw material gas and the oxidizing agent are sent into the chamber at the same time, the inside of the chamber is placed under atmospheric pressure or reduced pressure, and the reaction is carried out in the vicinity of the substrate or on the substrate to deposit the film on the substrate. May be good.

また、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した金属膜、半導体
膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を
成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を
用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である
。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛
の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメ
チルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることも
でき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることも
できる。 Further, the thermal CVD method such as the MOCVD method and the ALD method can form various films such as the metal film, the semiconductor film, and the inorganic insulating film described so far, and for example, an In-Ga-Zn-O film can be formed. When forming a film, trimethylindium, trimethylgallium, and dimethylzinc can be used. The chemical formula of trimethylindium is In (CH 3 ) 3 . The chemical formula of trimethylgallium is Ga (CH 3 ) 3 . The chemical formula of dimethylzinc is Zn (CH 3 ) 2 . Further, the combination is not limited to these, and triethylgallium (chemical formula Ga (C 2 H 5 ) 3 ) can be used instead of trimethylgallium, and diethylzinc (chemical formula Zn (C 2 H 5 )) can be used instead of dimethylzinc. 2 ) can also be used.

＜ＡＬＤ法＞
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガス（プリカーサ）
の１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、
反応のためのプリカーサが順次にチャンバーに導入され、そのガス導入の順序を繰り返す
ことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切
り替えて２種類以上のプリカーサを順番にチャンバーに供給し、複数種のプリカーサが混
ざらないように第１のプリカーサの後に不活性ガス（アルゴン、或いは窒素など）などを
導入し、第２のプリカーサを導入する。また、不活性ガスを導入する代わりに真空排気に
よって第１のプリカーサを排出した後、第２のプリカーサを導入することができる。 <ALD method>
A film forming apparatus using a conventional CVD method is a raw material gas (precursor) for a reaction at the time of film formation.
One or more of the above are supplied to the chamber at the same time. The film formation equipment using the ALD method is
The precursors for the reaction are sequentially introduced into the chamber, and the film formation is performed by repeating the order of gas introduction. For example, each switching valve (also called a high-speed valve) is switched to supply two or more types of precursors to the chamber in order, and the inert gas (argon, or argon, or Nitrogen, etc.) will be introduced, and a second precursor will be introduced. Further, instead of introducing the inert gas, the first precursor can be discharged by vacuum exhaust, and then the second precursor can be introduced.

図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にＡＬＤ法の成膜過程を示す。第１のプリカーサ６
０１が基板の表面に吸着して（図３（Ａ）参照）、第１の単一層が成膜される（図３（Ｂ
）参照）。この際、プリカーサ中に含有する金属原子等が基板表面に存在する水酸基と結
合することができる。金属原子にはメチル基やエチル基などのアルキル基が結合していて
もよい。第１のプリカーサ６０１を排気した後に導入される第２のプリカーサ６０２と反
応して（図３（Ｃ）参照）、第２の単一層が第１の単一層上に積層されて薄膜が形成され
る（図３（Ｄ）参照）。例えば、第２のプリカーサとして酸化剤が含まれていた場合には
第１のプリカーサ中に存在する金属原子または金属原子と結合したアルキル基と、酸化剤
との間で化学反応がおこり、酸化膜を形成することができる。 FIGS. 3 (A), (B), (C), and (D) show the film formation process of the ALD method. 1st Precasa 6
01 is adsorbed on the surface of the substrate (see FIG. 3A) to form a first single layer (FIG. 3B).
)reference). At this time, the metal atom or the like contained in the precursor can be bonded to the hydroxyl group existing on the surface of the substrate. An alkyl group such as a methyl group or an ethyl group may be bonded to the metal atom. By reacting with the second precursor 602 introduced after exhausting the first precursor 601 (see FIG. 3C), the second single layer is laminated on the first single layer to form a thin film. (See FIG. 3 (D)). For example, when an oxidizing agent is contained as the second precursor, a chemical reaction occurs between the oxidizing agent and the metal atom or the alkyl group bonded to the metal atom existing in the first precursor, and the oxide film is formed. Can be formed.

ＡＬＤ法は表面化学反応に基づいた成膜方法であり、プリカーサが被成膜表面に吸着し、
自己停止機構が作用することで、一層形成される。例えば、トリメチルアルミニウムのよ
うなプリカーサと当該被成膜表面に存在する水酸基（ＯＨ基）が反応する。この時、熱に
よる表面反応のみが起こるため、プリカーサが当該被成膜表面と接触し、熱エネルギーを
介して当該被成膜表面にプリカーサ中の金属原子等が吸着することができる。また、プリ
カーサは、高い蒸気圧を有し、成膜前の段階では熱的安定であり自己分解しない、基板へ
化学吸着が速いなどの特徴を有する。また、プリカーサはガスとして導入されるため、交
互に導入されるプリカーサが十分に拡散する時間を有することができれば、高アスペクト
比の凹凸を有する領域であっても、被覆性よく成膜することができる。 The ALD method is a film formation method based on a surface chemical reaction, in which the precursor is adsorbed on the surface to be deposited.
One layer is formed by the action of the self-stop mechanism. For example, a precursor such as trimethylaluminum reacts with a hydroxyl group (OH group) existing on the surface of the film to be filmed. At this time, since only the surface reaction due to heat occurs, the precursor comes into contact with the surface to be deposited, and the metal atoms and the like in the precursor can be adsorbed on the surface to be deposited via thermal energy. In addition, the precursor has high vapor pressure, is thermally stable and does not self-decompose in the stage before film formation, and has features such as rapid chemisorption to the substrate. Further, since the precursor is introduced as a gas, if the alternately introduced precursors can have a sufficient time to diffuse, the film can be formed with good coverage even in a region having irregularities with a high aspect ratio. can.

また、ＡＬＤ法においては、ガス導入順序を制御しつつ、所望の厚さになるまで複数回繰
り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返
す回数によって調節することができるため、精密な膜厚調節が可能である。また、排気能
力を高めることで成膜速度を高めることができ、さらに膜中の不純物濃度を低減すること
ができる。 Further, in the ALD method, a thin film having excellent step covering property can be formed by repeating the process a plurality of times until the desired thickness is obtained while controlling the gas introduction order. Since the thickness of the thin film can be adjusted by the number of repetitions, precise film thickness adjustment is possible. Further, by increasing the exhaust capacity, the film forming speed can be increased, and the impurity concentration in the film can be further reduced.

また、ＡＬＤ法には、熱を用いたＡＬＤ法（熱ＡＬＤ法）、プラズマを用いたＡＬＤ法（
プラズマＡＬＤ法）がある。熱ＡＬＤ法では、熱エネルギーを用いてプリカーサの反応を
行うものであり、プラズマＡＬＤ法はプリカーサの反応をラジカルの状態で行うものであ
る。 The ALD method includes an ALD method using heat (thermal ALD method) and an ALD method using plasma (ALD method).
There is a plasma ALD method). In the thermal ALD method, the precursor reaction is carried out using thermal energy, and in the plasma ALD method, the precursor reaction is carried out in a radical state.

ＡＬＤ法は、極めて薄い膜が精度よく成膜できる。凹凸を有する面に対しても、表面被覆
率が高く、膜密度が高い。 The ALD method can accurately form an extremely thin film. Even for surfaces with irregularities, the surface coverage is high and the film density is high.

＜プラズマＡＬＤ法＞
また、プラズマＡＬＤ法により成膜することで、熱を用いたＡＬＤ法（熱ＡＬＤ法）に比
べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００℃以下でも
成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、Ｎ２をプ
ラズマによりラジカル化することができるため、酸化物のみならず窒化物を成膜すること
ができる。 <Plasma ALD method>
Further, by forming a film by the plasma ALD method, it is possible to form a film at a lower temperature than the ALD method using heat (thermal ALD method). In the plasma ALD method, for example, a film can be formed even at 100 ° C. or lower without reducing the film forming rate. Further, in the plasma ALD method, since N 2 can be radicalized by plasma, not only oxides but also nitrides can be formed.

また、プラズマＡＬＤ法では、酸化剤の酸化力を高めることができる。これによりＡＬＤ
法で膜形成を行う場合に膜中に残留するプリカーサ、あるいはプリカーサから脱離した有
機成分を低減することができ、また膜中の炭素、塩素、水素などを低減することができ、
不純物濃度の低い膜を有することができる。 Further, in the plasma ALD method, the oxidizing power of the oxidizing agent can be enhanced. This allows ALD
When the film is formed by the method, the precursor remaining in the film or the organic component desorbed from the precursor can be reduced, and carbon, chlorine, hydrogen, etc. in the film can be reduced.
It is possible to have a film having a low impurity concentration.

また、プラズマＡＬＤ法を行う場合には、ラジカル種を発生させる際、ＩＣＰ（Ｉｎｄｕ
ｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプ
ラズマを発生させることもでき、基板あるいは当該保護膜が形成される膜に対するプラズ
マダメージを抑えることができる。 In addition, when the plasma ALD method is performed, ICP (Indu) is used when generating radical species.
Plasma can also be generated in a state away from the substrate, such as inductively coupled plasma), and plasma damage to the substrate or the film on which the protective film is formed can be suppressed.

上記により、プラズマＡＬＤ法を用いることで、他の成膜方法に比べて、プロセス温度が
下げることができ、かつ表面被覆率を高めることができ、当該膜を成膜することができる
。これにより、外部からの水、水素の侵入を抑えることができる。したがって、トランジ
スタ特性の信頼性を向上させることができる。 As described above, by using the plasma ALD method, the process temperature can be lowered, the surface coverage can be increased, and the film can be formed as compared with other film forming methods. This makes it possible to suppress the intrusion of water and hydrogen from the outside. Therefore, the reliability of the transistor characteristics can be improved.

＜ＡＬＤ装置に関する説明＞
図４（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は
、成膜室（チャンバー１７０１）と、原料供給部１７１１ａ、１７１１ｂと、流量制御器
である高速バルブ１７１２ａ、１７１２ｂと、原料導入口１７１３ａ、１７１３ｂと、原
料排出口１７１４と、排気装置１７１５を有する。チャンバー１７０１内に設置される原
料導入口１７１３ａ、１７１３ｂは供給管やバルブを介して原料供給部１７１１ａ、１７
１１ｂとそれぞれ接続されており、原料排出口１７１４は、排出管やバルブや圧力調整器
を介して排気装置１７１５と接続されている。 <Explanation of ALD device>
FIG. 4A shows an example of a film forming apparatus using the ALD method. The film forming apparatus using the ALD method includes a film forming chamber (chamber 1701), raw material supply units 1711a and 1711b, high-speed valves 1712a and 1712b which are flow rate controllers, raw material introduction ports 1713a and 1713b, and a raw material discharge port. It has a 1714 and an exhaust device 1715. The raw material introduction ports 1713a and 1713b installed in the chamber 1701 are the raw material supply units 1711a and 17 via supply pipes and valves.
Each of them is connected to 11b, and the raw material discharge port 1714 is connected to the exhaust device 1715 via a discharge pipe, a valve, or a pressure regulator.

チャンバー内部にはヒータを備えた基板ホルダ１７１６があり、その基板ホルダ上に被成
膜させる基板１７００を配置する。 Inside the chamber, there is a substrate holder 1716 provided with a heater, and a substrate 1700 to be filmed is arranged on the substrate holder.

原料供給部１７１１ａ、１７１１ｂでは、気化器や加熱手段などによって固体の原料や液
体の原料から原料ガスを形成する。或いは、原料供給部１７１１ａ、１７１１ｂは、気体
の原料ガスを供給する構成としてもよい。 In the raw material supply units 1711a and 1711b, a raw material gas is formed from a solid raw material or a liquid raw material by a vaporizer, a heating means, or the like. Alternatively, the raw material supply units 1711a and 1711b may be configured to supply a gaseous raw material gas.

また、原料供給部１７１１ａ、１７１１ｂを２つ設けている例を示しているが特に限定さ
れず、３つ以上設けてもよい。また、高速バルブ１７１２ａ、１７１２ｂは時間で精密に
制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている
。高速バルブ１７１２ａ、１７１２ｂは原料ガスの流量制御器であり、且つ、不活性ガス
の流量制御器とも言える。 Further, although an example in which two raw material supply units 1711a and 1711b are provided is shown, the present invention is not particularly limited, and three or more raw material supply units 1711a and 1711b may be provided. Further, the high-speed valves 1712a and 1712b can be precisely controlled by time, and are configured to supply either the raw material gas or the inert gas. The high-speed valves 1712a and 1712b are flow rate controllers for the raw material gas and can also be said to be the flow rate controller for the inert gas.

図４（Ａ）に示す成膜装置では、基板１７００を基板ホルダ１７１６上に搬入し、チャン
バー１７０１を密閉状態とした後、基板ホルダ１７１６のヒータ加熱により基板１７００
を所望の温度（例えば、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排
気装置１７１５による排気と、不活性ガスの供給と、排気装置１７１５による排気とを繰
りかえすことで薄膜を基板表面に形成する。 In the film forming apparatus shown in FIG. 4A, the substrate 1700 is carried onto the substrate holder 1716, the chamber 1701 is sealed, and then the substrate 1700 is heated by the heater of the substrate holder 1716.
Is set to a desired temperature (for example, 100 ° C. or higher or 150 ° C. or higher), and the thin film is formed by repeating the supply of the raw material gas, the exhaust by the exhaust device 1715, the supply of the inert gas, and the exhaust by the exhaust device 1715. Form on the surface.

図４（Ａ）に示す成膜装置では、原料供給部１７１１ａ、１７１１ｂに用意する原料（揮
発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タン
タル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）
を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含ん
で構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケー
トを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を
成膜することができる。また、原料供給部１７１１ａ、１７１１ｂに用意する原料（揮発
性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金
属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。 In the film forming apparatus shown in FIG. 4A, a kind selected from hafnium, aluminum, tantalum, zirconium, etc. by appropriately selecting raw materials (volatile organic metal compounds, etc.) prepared in the raw material supply units 1711a and 1711b. Oxides containing the above elements (including composite oxides)
It is possible to form an insulating layer comprising the above. Specifically, an insulating layer composed of hafnium oxide, an insulating layer composed of aluminum oxide, an insulating layer composed of hafnium silicate, or an insulating layer composed of aluminum silicate. A film can be formed. Further, by appropriately selecting raw materials (volatile organometallic compounds, etc.) to be prepared in the raw material supply units 1711a and 1711b, a metal layer such as a tungsten layer or a titanium layer or a thin film such as a nitride layer such as a titanium nitride layer can be formed. It is also possible to form a film.

例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム層を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸
化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部１７１１ａか
ら供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部１７１１ｂから供給する第２
の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ
［Ｎ（ＣＨ３）２］４である。また、他の材料としては、テトラキス（エチルメチルアミ
ド）ハフニウムなどがある。なお、窒素は電荷捕獲準位を消失させる機能を有する。した
がって、原料ガスが窒素を含むことで、電荷捕獲準位密度の低い酸化ハフニウムを成膜す
ることができる。 For example, when a hafnium oxide layer is formed by a film forming apparatus using the ALD method, a liquid containing a solvent and a hafnium precursor compound (hafnium alkoxide or hafnium amide such as tetrakisdimethylamide hafnium (TDMAH)) is vaporized. the raw material gas, using two types of gas ozone (O 3) as an oxidizing agent. In this case, the first raw material gas supplied from the raw material supply unit 1711a is TDMAH, and the second raw material gas supplied from the raw material supply unit 1711b.
The raw material gas of is ozone. The chemical formula of tetrakisdimethylamide hafnium is Hf.
[N (CH 3 ) 2 ] 4 . Other materials include tetrakis (ethylmethylamide) hafnium and the like. Nitrogen has a function of eliminating the charge capture level. Therefore, when the raw material gas contains nitrogen, hafnium oxide having a low charge capture level density can be formed.

例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム層を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化
剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する
第１の原料ガスがＴＭＡであり、原料供給部１７１１ｂから供給する第２の原料ガスがＨ
２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、
他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニ
ウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナー
ト）などがある。 For example, when an aluminum oxide layer is formed by a film forming apparatus using the ALD method, a raw material gas obtained by vaporizing a liquid (TMA or the like) containing a solvent and an aluminum precursor compound and H2O 2 as an oxidizing agent are used. Use different types of gas. In this case, the first raw material gas supplied from the raw material supply unit 1711a is TMA, and the second raw material gas supplied from the raw material supply unit 1711b is H.
It becomes 2 O. The chemical formula of trimethylaluminum is Al (CH 3 ) 3 . again,
Other material liquids include tris (dimethylamide) aluminum, triisobutylaluminum, aluminum tris (2,2,6,6-tetramethyl-3,5-heptane dinate) and the like.

例えば、ＡＬＤ法を利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。 For example, when a silicon oxide film is formed by a film forming apparatus using the ALD method, hexachlorodisilane is adsorbed on the surface to be deposited, chlorine contained in the adsorbent is removed, and an oxidizing gas (O) is formed.
2. Supply radicals of nitrous oxide) to react with the adsorbent.

例えば、ＡＬＤ法を利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガ
スに代えてＳｉＨ４ガスを用いてもよい。 For example, when a tungsten film is formed by a film forming apparatus using the ALD method, WF 6 is used.
Gas and B 2 H 6 gas are sequentially and repeatedly introduced to form an initial tungsten film, and then WF.
6 gas and H 2 gas are sequentially and repeatedly introduced to form a tungsten film. In addition, SiH 4 gas may be used instead of B 2 H 6 gas.

例えば、ＡＬＤ法を利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａ
Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混
ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成
しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２
Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（Ｃ
Ｈ３）３ガスに代えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）
３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガス
を用いても良い。 For example, an oxide semiconductor film, for example, In-Ga-Zn-, is used by a film forming apparatus using the ALD method.
When forming an O film, In (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced into In.
-O layer is formed, and then Ga (CH 3 ) 3 gas and O 3 gas are sequentially and repeatedly introduced to Ga.
An O layer is formed, and then Zn (CH 3 ) 2 gas and O 3 gas are repeatedly introduced in sequence to Zn.
Form the O layer. The order of these layers is not limited to this example. Further, these gases may be mixed to form a mixed compound layer such as an In—Ga—O layer, an In—Zn—O layer, and a Ga—Zn—O layer. H 2 obtained by bubbling with an inert gas such as Ar instead of O 3 gas.
O gas may be used, but better to use an O 3 gas containing no H are preferred. Also, In (C)
In (C 2 H 5 ) 3 gas may be used instead of H 3 ) 3 gas. In addition, Ga (CH 3 )
3 in place of the gas may be used Ga (C 2 H 5) 3 gas. Further, Zn (CH 3 ) 2 gas may be used.

《マルチチャンバー製造装置》
また、図４（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の
一例を図４（Ｂ）に示す。 << Multi-chamber manufacturing equipment >>
Further, an example of a multi-chamber manufacturing apparatus having at least one film forming apparatus shown in FIG. 4 (A) is shown in FIG. 4 (B).

図４（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、
不純物の混入防止やスループット向上を図っている。 The manufacturing apparatus shown in FIG. 4B can continuously form a laminated film without touching the atmosphere.
We are trying to prevent impurities from entering and improve throughput.

図４（Ｂ）に示す製造装置は、ロード室１７０２、搬送室１７２０、前処理室１７０３、
成膜室であるチャンバー１７０１、アンロード室１７０６を少なくとも有する。なお、製
造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は
、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させて
おくことが好ましく、望ましくは減圧を維持させる。 The manufacturing apparatus shown in FIG. 4B includes a load chamber 1702, a transport chamber 1720, and a pretreatment chamber 1703.
It has at least a chamber 1701 which is a film forming chamber and an unload chamber 1706. The chambers of the manufacturing equipment (including the loading chamber, processing chamber, transport chamber, film forming chamber, unloading chamber, etc.) are inert gases (nitrogen gas, etc.) whose dew point is controlled in order to prevent the adhesion of moisture. It is preferable to keep the pressure reduced, preferably to maintain the reduced pressure.

また、チャンバー１７０４、チャンバー１７０５は、チャンバー１７０１と同じＡＬＤ法
を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよい
し、スパッタリング法を利用する成膜装置としてもよいし、ＭＯＣＶＤ法を利用する成膜
装置としてもよい。 Further, the chamber 1704 and the chamber 1705 may be a film forming apparatus using the same ALD method as the chamber 1701, a film forming apparatus using a plasma CVD method, or a film forming apparatus using a sputtering method. Alternatively, it may be a film forming apparatus using the MOCVD method.

例えば、チャンバー１７０４としてプラズマＣＶＤ法を利用する成膜装置とし、チャンバ
ー１７０５としてＭＯＣＶＤ法を利用する成膜装置とし、積層膜を成膜する一例を以下に
示す。 For example, an example of forming a laminated film by using a film forming apparatus using a plasma CVD method as a chamber 1704 and a film forming apparatus using a MOCVD method as a chamber 1705 is shown below.

図４（Ｂ）では搬送室１７２０の上面図が六角形の例を示しているが、積層膜の層数に応
じて、それ以上の多角形としてより多くのチャンバーと連結させた製造装置としてもよい
。また、図４（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また
、図４（Ｂ）では枚葉式の例を示したが、複数枚の基板に対して成膜するバッチ式の成膜
装置としてもよい。 In FIG. 4B, the top view of the transport chamber 1720 shows an example of a hexagon, but depending on the number of layers of the laminated film, it may be a manufacturing apparatus connected to more chambers as a polygon more than that. good. Further, in FIG. 4B, the shape of the upper surface of the substrate is shown as a rectangle, but the shape is not particularly limited. Further, although the single-wafer type example is shown in FIG. 4B, a batch-type film forming apparatus for forming a film on a plurality of substrates may be used.

＜絶縁層１１０の形成＞
まず、基板１００上に絶縁層１１０を成膜する。絶縁層１１０は、プラズマＣＶＤ法、熱
ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法等により、例えば、酸化
アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルなどの金属酸化物膜、窒化シリコン、窒化酸化シリコ
ン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合
材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも
後に金属酸化物層１２１となる第１の金属酸化物膜と接する積層の上層は酸化物半導体層
１２２への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。 <Formation of Insulation Layer 110>
First, the insulating layer 110 is formed on the substrate 100. The insulating layer 110 is formed by, for example, aluminum oxide, magnesium oxide, silicon oxide, silicon nitride nitride, gallium oxide, germanium oxide, yttrium oxide, by a plasma CVD method, a thermal CVD method (MOCVD method, ALD method), a sputtering method, or the like. Zyla oxide, lanthanum oxide, neodymium oxide,
It can be formed by using a metal oxide film such as hafnium oxide and tantalum oxide, a nitride insulating film such as silicon nitride, silicon nitride, aluminum nitride, and aluminum nitride, or a mixed material thereof. Further, the laminated material may be laminated, and at least the upper layer of the laminated layer in contact with the first metal oxide film which becomes the metal oxide layer 121 later may be an excess oxygen which can be a supply source of oxygen to the oxide semiconductor layer 122. It is preferably formed of a material containing.

なお、絶縁層１１０を形成する上で、水素を含まない、あるいは水素の含有量が１％以下
の材料を用いることで、酸化物半導体層中の酸素欠損の発生を抑制することができ、トラ
ンジスタの動作を安定させることができる。 By using a material that does not contain hydrogen or has a hydrogen content of 1% or less in forming the insulating layer 110, it is possible to suppress the occurrence of oxygen deficiency in the oxide semiconductor layer, and the transistor. The operation of can be stabilized.

例えば、絶縁層１１０としてプラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコン
膜を用いることができる。 For example, a silicon oxide film having a thickness of 100 nm can be used as the insulating layer 110 by the plasma CVD method.

次に、第１の加熱処理を行って、絶縁層１１０に含まれる水、水素等を脱離させてもよい
。この結果、絶縁層１１０に含まれる水、水素等の濃度を低減することが可能であり、加
熱処理によって、後に形成される第１の金属酸化物膜への水、水素等の拡散量を低減する
ことができる。 Next, the first heat treatment may be performed to desorb water, hydrogen, etc. contained in the insulating layer 110. As a result, it is possible to reduce the concentration of water, hydrogen, etc. contained in the insulating layer 110, and the amount of water, hydrogen, etc. diffused into the first metal oxide film formed later by the heat treatment is reduced. can do.

＜第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜の形成＞
続いて、絶縁層１１０上に、後に金属酸化物層１２１となる第１の金属酸化物膜、後に酸
化物半導体層１２２となる酸化物半導体膜を成膜する。第１の金属酸化物膜、酸化物半導
体層１２２となる酸化物半導体膜は、スパッタリング法、ＭＯＣＶＤ法、ＰＬＤ法などに
より形成することができ、スパッタリング法を用いて形成することがより好ましい。スパ
ッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリ
ング法等を用いることができる。また、スパッタリング法において、対向ターゲット方式
（対向電極方式、気相スパッタリング方式、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ Ｓｐｕｔｔｅｒｉｎｇ）方式ともいう）により作成することにより、成膜時のプラズ
マダメージを低減することができる。 <Formation of an oxide semiconductor film to be a first metal oxide film and an oxide semiconductor layer 122>
Subsequently, a first metal oxide film that will later become the metal oxide layer 121 and an oxide semiconductor film that will later become the oxide semiconductor layer 122 are formed on the insulating layer 110. The oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122 can be formed by a sputtering method, a MOCVD method, a PLD method, or the like, and is more preferably formed by a sputtering method. As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method and the like can be used. Further, in the sputtering method, the opposed target method (opposed electrode method, vapor phase sputtering method, VDSP (Vapor Depositio))
By producing by the nSputtering) method), plasma damage during film formation can be reduced.

例えば、酸化物半導体層１２２となる酸化物半導体膜をスパッタリング法により形成する
場合、スパッタリング装置における各チャンバーは、酸化物半導体膜にとって不純物とな
る水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用い
て高真空化（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜
される基板を１００℃以上、好ましくは４００℃以上に加熱できることが好ましい。また
は、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素
成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子
ポンプとクライオポンプを組み合わせた排気系を用いてもよい。 For example, when the oxide semiconductor film to be the oxide semiconductor layer 122 is formed by a sputtering method, each chamber in the sputtering apparatus is like a cryopump in order to remove water or the like which is an impurity for the oxide semiconductor film as much as possible. High vacuum (up to about 5 × 10 -7 Pa to 1 × 10 -4 Pa) can be achieved by using a suction-type vacuum exhaust pump, and the temperature of the substrate to be deposited is 100 ° C or higher, preferably 400 ° C or higher. It is preferable that it can be heated. Alternatively, it is preferable to combine a turbo molecular pump and a cold trap to prevent backflow of gas containing carbon components, water, etc. from the exhaust system into the chamber. Further, an exhaust system in which a turbo molecular pump and a cryopump are combined may be used.

高純度真性の酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならず
スパッタリングガスの高純度化することも望ましい。スパッタリングガスとして用いる酸
素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましく
は−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り
込まれることを可能な限り防ぐことができる。 In order to obtain a high-purity intrinsic oxide semiconductor film, it is desirable not only to evacuate the inside of the chamber with high vacuum but also to make the sputtering gas highly pure. The oxygen gas or argon gas used as the sputtering gas has a dew point of -40 ° C or lower, preferably -80 ° C or lower, more preferably -100 ° C or lower, and the oxide semiconductor film has moisture or the like. Can be prevented from being taken in as much as possible.

スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合
ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガ
ス比を高めることが好ましい。 As the sputtering gas, a rare gas (typically argon), oxygen, a mixed gas of rare gas and oxygen is appropriately used. In the case of a mixed gas of rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to the rare gas.

なお、酸化物半導体層１２２となる酸化物半導体膜を形成する際に、例えば、スパッタリ
ング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４
５０℃以下、さらに好ましくは２００℃以上４２０℃以下として、酸化物半導体膜を成膜
することで、ＣＡＡＣ−ＯＳ膜を形成することができる。 When forming the oxide semiconductor film to be the oxide semiconductor layer 122, for example, when a sputtering method is used, the substrate temperature is 150 ° C. or higher and 750 ° C. or lower, preferably 150 ° C. or higher and 4
A CAAC-OS film can be formed by forming an oxide semiconductor film at 50 ° C. or lower, more preferably 200 ° C. or higher and 420 ° C. or lower.

第１の金属酸化物膜は、酸化物半導体層１２２となる酸化物半導体膜よりも電子親和力が
小さくなるように材料を選択することができる。 The material of the first metal oxide film can be selected so that the electron affinity is smaller than that of the oxide semiconductor film serving as the oxide semiconductor layer 122.

また、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜において、例え
ばスパッタリング法により成膜する場合、マルチチャンバー方式のスパッタ装置を用いる
ことで、第１の金属酸化物膜と酸化物半導体層１２２となる酸化物半導体膜は大気に露出
することなく連続成膜することができる。その場合、第１の金属酸化物膜と酸化物半導体
層１２２となる酸化物半導体膜の界面には余計な不純物などが入り込むことを抑えること
ができ、界面準位密度を低減することができる。この結果として、トランジスタの電気特
性、とりわけ信頼性試験において特性を安定化させることができる。 Further, in the oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122, for example, when a film is formed by a sputtering method, the first metal oxide film can be formed by using a multi-chamber type sputtering device. The oxide semiconductor film forming the oxide semiconductor layer 122 can be continuously formed without being exposed to the atmosphere. In that case, it is possible to suppress the entry of extra impurities and the like into the interface between the first metal oxide film and the oxide semiconductor film to be the oxide semiconductor layer 122, and it is possible to reduce the interface state density. As a result, the electrical characteristics of the transistor, especially in reliability testing, can be stabilized.

また、絶縁層１１０中にダメージがあった場合に、金属酸化物層１２１があることにより
主要な電導パスとなる酸化物半導体層１２２をダメージ部から遠ざけることができ、結果
としてトランジスタの電気特性、とりわけ信頼性試験において特性を安定化させることが
できる。 Further, when the insulating layer 110 is damaged, the presence of the metal oxide layer 121 makes it possible to keep the oxide semiconductor layer 122, which is the main conduction path, away from the damaged portion, and as a result, the electrical characteristics of the transistor, The characteristics can be stabilized especially in the reliability test.

例えば、第１の金属酸化物膜として、スパッタリング法により、ターゲットとしてＩｎ：
Ｇａ：Ｚｎ＝１：３：４（原子数比）を用いて厚さ２０ｎｍ成膜した絶縁膜を用いること
ができる。また、酸化物半導体膜としてスパッタリング法により、ターゲットとしてＩｎ
：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用いて厚さ１５ｎｍ成膜した酸化物半導体膜を
用いることができる。 For example, as the first metal oxide film, the target is In: by the sputtering method.
An insulating film having a thickness of 20 nm formed using Ga: Zn = 1: 3: 4 (atomic number ratio) can be used. In addition, by the sputtering method as an oxide semiconductor film, In as a target.
An oxide semiconductor film formed with a thickness of 15 nm using: Ga: Zn = 1: 1: 1 (atomic number ratio) can be used.

なお、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜成膜後に第２の
加熱処理を行うことにより、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半
導体膜の酸素欠損量を低減することができる。 By performing a second heat treatment after forming the oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122, the oxide to be the first metal oxide film and the oxide semiconductor layer 122 is oxidized. The amount of oxygen deficiency in the product semiconductor film can be reduced.

第２の加熱処理の温度は、２５０℃以上基板歪み点未満、好ましくは３００℃以上６５０
℃以下、更に好ましくは３５０℃以上５５０℃以下とする。 The temperature of the second heat treatment is 250 ° C. or higher and lower than the substrate strain point, preferably 300 ° C. or higher and 650.
The temperature is below ° C, more preferably 350 ° C or higher and 550 ° C or lower.

第２の加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、ま
たは窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素
雰囲気または乾燥空気（露点が−８０℃以下、好ましくは−１００℃以下、好ましくは−
１２０℃以下である空気）雰囲気で加熱してもよい。または減圧状態で行えばよい。なお
、上記乾燥空気の他、不活性ガスおよび酸素に水素、水などが含まれないことが好ましく
、代表的には露点が−８０℃以下、好ましくは−１００℃以下であることが好ましい。処
理時間は３分から２４時間とする。 The second heat treatment is carried out in a rare gas such as helium, neon, argon, xenon, krypton, or an inert gas atmosphere containing nitrogen. Alternatively, after heating in an inert gas atmosphere, oxygen atmosphere or dry air (dew point is -80 ° C or lower, preferably -100 ° C or lower, preferably −).
It may be heated in an air) atmosphere of 120 ° C. or lower. Alternatively, the pressure may be reduced. In addition to the above-mentioned dry air, the inert gas and oxygen preferably do not contain hydrogen, water or the like, and typically have a dew point of −80 ° C. or lower, preferably −100 ° C. or lower. The processing time is 3 minutes to 24 hours.

なお、加熱処理において、電気炉の代わりに、抵抗発熱体などの発熱体からの熱伝導また
は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスに
は、アルゴンなどの希ガス、または窒素のような、不活性ガスが用いられる。 In the heat treatment, instead of the electric furnace, a device that heats the object to be treated by heat conduction or heat radiation from a heating element such as a resistance heating element may be used. For example, GRTA (Gas)
Rapid Thermal Anneal) device, LRTA (Lamp Rapid)
RTA (Rapid Thermal An) such as Thermal Anneal) equipment
nail) A device can be used. The LRTA device is a device that heats an object to be processed by radiation of light (electromagnetic waves) emitted from lamps such as halogen lamps, metal halide lamps, xenon arc lamps, carbon arc lamps, high pressure sodium lamps, and high pressure mercury lamps. The GRTA device is a device that performs heat treatment using a high-temperature gas. As the high temperature gas, a rare gas such as argon or an inert gas such as nitrogen is used.

なお、第２の加熱処理は、後述する、金属酸化物層１２１、酸化物半導体層１２２を形成
するエッチングの後に行ってもよい。 The second heat treatment may be performed after etching for forming the metal oxide layer 121 and the oxide semiconductor layer 122, which will be described later.

例えば、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気にお
いて、４５０℃で１時間の加熱処理を行うことができる。 For example, after performing the heat treatment at 450 ° C. for 1 hour in a nitrogen atmosphere, the heat treatment can be performed at 450 ° C. for 1 hour in an oxygen atmosphere.

以上の工程により、第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜の
酸素欠損の低減、また水素、水などの不純物を低減することができる。また、局在準位密
度が低減された第１の金属酸化物膜、酸化物半導体層１２２となる酸化物半導体膜を形成
することができる。 By the above steps, it is possible to reduce the oxygen deficiency of the oxide semiconductor film serving as the first metal oxide film and the oxide semiconductor layer 122, and to reduce impurities such as hydrogen and water. Further, it is possible to form an oxide semiconductor film to be the first metal oxide film and the oxide semiconductor layer 122 having a reduced localized level density.

なお、酸素を材料とした高密度のプラズマ照射により、加熱処理と同様の効果を得ること
ができる。照射時間は１分以上３時間以下、好ましくは３分以上２時間以下、より好まし
くは５分以上１時間以下とする。 It should be noted that high-density plasma irradiation using oxygen as a material can obtain the same effect as the heat treatment. The irradiation time is 1 minute or more and 3 hours or less, preferably 3 minutes or more and 2 hours or less, and more preferably 5 minutes or more and 1 hour or less.

＜第１の導電膜の形成＞
次に、酸化物半導体層１２２上にハードマスクとして用いる第１の導電膜を形成する。第
１の導電膜は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学気相堆積（
ＭＯＣＶＤ）法、メタル化学気相堆積法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学
気相堆積（ＰＥＣＶＤ）法を含む。）、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を用
いて形成することができる。 <Formation of the first conductive film>
Next, a first conductive film used as a hard mask is formed on the oxide semiconductor layer 122. The first conductive film is a sputtering method, a chemical vapor deposition (CVD) method (organic metal chemical vapor deposition (CVD)).
MOCVD) method, metal chemical vapor deposition method, atomic layer deposition (ALD) method or plasma chemical vapor deposition (PECVD) method is included. ), A vapor deposition method, a pulsed laser deposition (PLD) method, or the like.

第１の導電膜の材料は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａ
ｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、
ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（
Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓ
ｒ）などの材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む
導電膜の単層または積層とすることが好ましい。 The material of the first conductive film is copper (Cu), tungsten (W), molybdenum (Mo), and gold (A).
u), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta),
Nickel (Ni), chromium (Cr), lead (Pb), tin (Sn), iron (Fe), cobalt (
Co), ruthenium (Ru), platinum (Pt), iridium (Ir), strontium (S)
It is preferable to use a simple substance made of a material such as r), an alloy, or a single layer or a laminate of a conductive film containing a compound containing these as a main component.

例えば、厚さ２０乃至１００ｎｍのタングステン膜をスパッタリング法により第１の導電
膜として形成することができる。 For example, a tungsten film having a thickness of 20 to 100 nm can be formed as a first conductive film by a sputtering method.

本実施の形態では、ハードマスクとして第１の導電膜を形成しているが、これに限定され
ず、絶縁膜を形成してもよい。 In the present embodiment, the first conductive film is formed as a hard mask, but the present invention is not limited to this, and an insulating film may be formed.

＜金属酸化物層１２１、酸化物半導体層１２２の形成＞
次に、リソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて、
第１の導電膜を選択的にエッチングし、導電層１３０ｂを形成する。続いて、ハードマス
ク上のレジストを除去後、酸化物半導体層１２２となる酸化物半導体膜、第１の金属酸化
物膜をそれぞれ選択的にエッチングし、酸化物半導体層１２２、金属酸化物層１２１を島
状に形成する（図５参照）。なお、エッチング方法としては、ドライエッチング法を用い
ることができる。なお、導電層１３０ｂをハードマスクとして用いて酸化物半導体層をエ
ッチングすることで、レジストマスクと比べてエッチングした後の酸化物半導体層のエッ
ジラフネスを低減することができる。 <Formation of Metal Oxide Layer 121 and Oxide Semiconductor Layer 122>
Next, a resist mask is formed by a lithography process, and the resist mask is used.
The first conductive film is selectively etched to form the conductive layer 130b. Subsequently, after removing the resist on the hard mask, the oxide semiconductor film to be the oxide semiconductor layer 122 and the first metal oxide film are selectively etched, respectively, to selectively etch the oxide semiconductor layer 122 and the metal oxide layer 121. Is formed in an island shape (see FIG. 5). As the etching method, a dry etching method can be used. By etching the oxide semiconductor layer using the conductive layer 130b as a hard mask, it is possible to reduce the edge roughness of the oxide semiconductor layer after etching as compared with the resist mask.

＜金属酸化物膜１２３ａの形成＞
次に、酸化物半導体層１２２、絶縁層１１０上に金属酸化物層１２３として用いられる金
属酸化物膜１２３ａを成膜する。金属酸化物膜１２３ａは、酸化物半導体膜、第１の金属
酸化物膜と同様の方法で成膜することができ、金属酸化物膜１２３ａは、酸化物半導体膜
よりも電子親和力が小さくなるように材料を選択することができる。 <Formation of metal oxide film 123a>
Next, a metal oxide film 123a used as the metal oxide layer 123 is formed on the oxide semiconductor layer 122 and the insulating layer 110. The metal oxide film 123a can be formed in the same manner as the oxide semiconductor film and the first metal oxide film, and the metal oxide film 123a has a smaller electron affinity than the oxide semiconductor film. You can choose the material for.

また、金属酸化物膜１２３ａをロングスロー方式のスパッタリング法により成膜すること
で、溝部１７４における金属酸化物膜１２３ａの埋め込み性を向上させることができる。 Further, by forming the metal oxide film 123a into a film by a long-throw sputtering method, the embedding property of the metal oxide film 123a in the groove portion 174 can be improved.

例えば、金属酸化物膜１２３ａとして、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１
：３：２（原子数比）のターゲットを用いて厚さ５ｎｍ成膜した酸化物半導体膜を用いる
ことができる。 For example, as the metal oxide film 123a, In: Ga: Zn = 1 by the sputtering method.
An oxide semiconductor film formed with a thickness of 5 nm using a target of 3: 2 (atomic number ratio) can be used.

＜第１の絶縁膜の成膜＞
次に、金属酸化物膜１２３ａ上に後に絶縁層１７５となる第１の絶縁膜を成膜する。第１
の絶縁膜は、絶縁層１１０と同様の方法で成膜することができる。 <Formation of the first insulating film>
Next, a first insulating film to be an insulating layer 175 is formed on the metal oxide film 123a. 1st
The insulating film can be formed in the same manner as the insulating layer 110.

第１の絶縁膜は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはス
パッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン
、酸化窒化シリコン、酸化フッ化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化
タンタルなどの金属酸化物膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒
化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成すること
ができる。また、上記材料の積層であってもよい。 The first insulating film is formed by, for example, aluminum oxide, magnesium oxide, silicon oxide, silicon nitride, silicon oxide, gallium oxide by a plasma CVD method, a thermal CVD method (MOCVD method, ALD method), a sputtering method, or the like. Metal oxide films such as germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide and tantalum oxide, nitride insulating films such as silicon nitride, silicon nitride, aluminum nitride, aluminum nitride, or these. Can be formed using a mixed material of. Further, the above materials may be laminated.

＜第１の絶縁膜の平坦化＞
次に、第１の絶縁膜の平坦化処理を行い、絶縁層１７５ｂを形成する（図６参照）。平坦
化処理は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法
、ドライエッチング法、リフロー法などを用いて行うことができる。また、ＣＭＰ法を用
いて平坦化する場合には、第１の絶縁膜上に第１の絶縁膜と組成の異なる膜を導入するこ
とにより、ＣＭＰ処理後の基板面内の絶縁層１７５ｂの膜厚を均一にすることができる。 <Flatration of the first insulating film>
Next, the first insulating film is flattened to form the insulating layer 175b (see FIG. 6). The flattening treatment can be performed by using a CMP (Chemical Mechanical Polishing) method, a dry etching method, a reflow method, or the like. Further, when flattening by using the CMP method, a film having a composition different from that of the first insulating film is introduced on the first insulating film to form a film of the insulating layer 175b in the substrate surface after the CMP treatment. The thickness can be made uniform.

＜溝部の形成＞
次に、平坦化した絶縁層１７５ｂ上にリソグラフィ工程によりレジストマスクを形成する
。なお、当該絶縁層上に有機膜を塗布してから、あるいは、レジストマスク上に塗布して
からリソグラフィ工程を行ってもよい。当該有機膜は、プロピレングリコールモノメチル
エーテル、乳酸エチルなど、を有することができる。当該有機膜をもちいることで、露光
時の反射防止効果のほか、レジストマスクと膜との密着性の向上、解像性の向上などの効
果を有する。当該有機膜は、他の工程にも用いることができる。 <Formation of groove>
Next, a resist mask is formed on the flattened insulating layer 175b by a lithography process. The lithography step may be performed after applying the organic film on the insulating layer or after applying the organic film on the resist mask. The organic film can have propylene glycol monomethyl ether, ethyl lactate, and the like. By using the organic film, in addition to the antireflection effect at the time of exposure, there are effects such as improvement of adhesion between the resist mask and the film and improvement of resolution. The organic film can also be used in other steps.

なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光、液浸露
光、ＥＵＶ（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−Ｖｉｏｌｅｔ）露光などの細線加工
に適した方法を用いてレジストマスク加工を行い、当該レジストマスクを用いてエッチン
グが行われればよい。なお、電子ビーム露光でレジストマスクを形成する場合、当該レジ
ストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、
スループットを向上させることができる。このような方法を用いれば、チャネル長を１０
０ｎｍ以下、３０ｎｍ以下、さらには２０ｎｍ以下とするトランジスタを形成することが
できる。または、Ｘ線等を用いた露光技術によって微細な加工を行ってもよい。 When forming a transistor having an extremely short channel length, resist mask processing is performed using a method suitable for fine wire processing such as electron beam exposure, immersion exposure, and EUV (EUV: Extreme Ultra-Violet) exposure. Etching may be performed using a resist mask. When forming a resist mask by electron beam exposure, if a positive resist is used as the resist mask, the exposure area can be minimized.
Throughput can be improved. Using such a method, the channel length is 10
Transistors having a diameter of 0 nm or less, 30 nm or less, and further 20 nm or less can be formed. Alternatively, fine processing may be performed by an exposure technique using X-rays or the like.

当該レジストマスクを用いて、金属酸化物膜１２３ａが露出するまで、絶縁層１７５ｂに
対してドライエッチング法により溝加工処理を行う。当該加工処理により、絶縁層１７５
、溝部１７４が形成される。 Using the resist mask, the insulating layer 175b is grooved by a dry etching method until the metal oxide film 123a is exposed. Insulation layer 175 by the processing
, Groove 174 is formed.

なお、溝部１７４の形状は、基板面に対して垂直形状であることが好ましい。 The shape of the groove portion 174 is preferably a shape perpendicular to the substrate surface.

なお、溝部１７４の加工方法は、上記方法に限定されない。例えば、レジストマスクだけ
でなく、ハードマスクを用いてもよいし、リソグラフィ工程においてハーフトーンマスク
を用いて、レジストマスクの形状を制御してもよい。また、ナノインプリント法などによ
りマスクの形状を制御してもよい。当該方法は、他の工程にも適用することができる。 The processing method of the groove portion 174 is not limited to the above method. For example, not only the resist mask but also a hard mask may be used, or a halftone mask may be used in the lithography process to control the shape of the resist mask. Further, the shape of the mask may be controlled by a nanoimprint method or the like. The method can also be applied to other steps.

＜第２の絶縁膜１５０ａの形成＞
次に、金属酸化物膜１２３ａ、および絶縁層１７５上にゲート絶縁層１５０となる第２の
絶縁膜１５０ａを形成する。第２の絶縁膜１５０ａには、例えば、酸化アルミニウム（Ａ
ｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコ
ン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、
酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ
）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯ
ｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）などを用いることが
できる。なお、第２の絶縁膜１５０ａは、上記材料の積層であってもよい。第２の絶縁膜
１５０ａは、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法
など）、ＭＢＥ法、などを用いて形成することができる。また、第２の絶縁膜１５０ａは
、絶縁層１１０と同様の方法を適宜用いて形成することができる。 <Formation of the second insulating film 150a>
Next, a second insulating film 150a to be the gate insulating layer 150 is formed on the metal oxide film 123a and the insulating layer 175. The second insulating film 150a may be, for example, aluminum oxide (A).
lO x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxide nitride (SiO x N y ), silicon oxide (SiN x O y ), silicon nitride (SiN x ),
Gallium oxide (GaO x ), germanium oxide (GeO x ), yttrium oxide (YO x)
), Zirconium oxide (ZrO x ), Lanthanum oxide (LaO x ), Neodymium oxide (NdO)
x ), hafnium oxide (HfO x ), tantalum oxide (TaO x ) and the like can be used. The second insulating film 150a may be a laminate of the above materials. The second insulating film 150a can be formed by using a sputtering method, a CVD method (plasma CVD method, MOCVD method, ALD method, etc.), an MBE method, or the like. Further, the second insulating film 150a can be formed by appropriately using the same method as that of the insulating layer 110.

例えば、第２の絶縁膜１５０ａとしてプラズマＣＶＤ法により酸化窒化シリコンを１０ｎ
ｍ形成することができる。 For example, as the second insulating film 150a, silicon oxide nitride is 10n by the plasma CVD method.
m can be formed.

＜導電膜１６０ａの形成＞
次に、第２の絶縁膜１５０ａ上にゲート電極層１６０となる導電膜１６０ａを成膜する。
（図７参照）。導電膜１６０ａとしては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ
）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム
（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）
、タンタル（Ｔａ）、タングステン（Ｗ）、またはこれらを主成分とする合金材料を用い
ることができる。導電膜１６０ａは、スパッタリング法やＣＶＤ法（プラズマＣＶＤ法、
ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより形成することが
できる。また、導電膜１６０ａとしては、窒素を含んだ導電膜を用いてもよく、上記導電
膜と窒素を含んだ導電膜の積層を用いてもよい。 <Formation of conductive film 160a>
Next, a conductive film 160a to be a gate electrode layer 160 is formed on the second insulating film 150a.
(See FIG. 7). Examples of the conductive film 160a include aluminum (Al) and titanium (Ti).
), Chromium (Cr), Cobalt (Co), Nickel (Ni), Copper (Cu), Yttrium (Y), Zirconium (Zr), Molybdenum (Mo), Ruthenium (Ru), Silver (Ag)
, Tantalum (Ta), Tungsten (W), or alloy materials containing these as main components can be used. The conductive film 160a is a sputtering method or a CVD method (plasma CVD method,
It can be formed by a MOCVD method, an ALD method, etc.), an MBE method, a vapor deposition method, a plating method, or the like. Further, as the conductive film 160a, a conductive film containing nitrogen may be used, or a laminate of the above-mentioned conductive film and a conductive film containing nitrogen may be used.

例えば、導電膜１６０ａとして、窒化チタンをＡＬＤ法により厚さ１０ｎｍ形成し、タン
グステンをメタルＣＶＤ法により厚さ１５０ｎｍ形成した積層構造を用いることができる
。 For example, as the conductive film 160a, a laminated structure in which titanium nitride is formed to have a thickness of 10 nm by the ALD method and tungsten is formed to a thickness of 150 nm by the metal CVD method can be used.

＜平坦化処理＞
次に、平坦化処理を行う。平坦化処理は、ＣＭＰ法、ドライエッチング法などを用いて行
うことができる。平坦化処理は、第２の絶縁膜１５０ａが露出した時点で終了してもよい
し、絶縁層１７５が露出した時点で終了してもよい。これにより、ゲート電極層１６０、
ゲート絶縁層１５０を形成することができる（図８参照）。 <Flat processing>
Next, a flattening process is performed. The flattening treatment can be performed by using a CMP method, a dry etching method, or the like. The flattening process may be terminated when the second insulating film 150a is exposed, or may be terminated when the insulating layer 175 is exposed. As a result, the gate electrode layer 160,
The gate insulating layer 150 can be formed (see FIG. 8).

＜絶縁層１７５のエッチバック処理＞
次に、絶縁層１７５をドライエッチング法によりエッチバック処理を行い、金属酸化物膜
１２３ａを露出させる。さらに、ゲート電極層１６０と重畳していない部分の金属酸化物
膜１２３ａをエッチングし、金属酸化物層１２３を形成する（図９参照）。 <Etchback treatment of insulating layer 175>
Next, the insulating layer 175 is etched back by a dry etching method to expose the metal oxide film 123a. Further, the metal oxide film 123a in the portion not overlapped with the gate electrode layer 160 is etched to form the metal oxide layer 123 (see FIG. 9).

なお、図９に示す構造を形成する方法は、上記に限定されない。 The method for forming the structure shown in FIG. 9 is not limited to the above.

例えば、図１０に示すように溝部１７４に金属酸化物層１２３ｂ、ゲート絶縁層１５０ｂ
、ゲート電極層１６０を有する構造としてもよい。または、図１１に示すように第２の絶
縁膜１５０ａが金属酸化物膜１２３ａ上に形成された構造としてもよい。 For example, as shown in FIG. 10, a metal oxide layer 123b and a gate insulating layer 150b are formed in the groove 174.
, The structure may have a gate electrode layer 160. Alternatively, as shown in FIG. 11, the structure may be such that the second insulating film 150a is formed on the metal oxide film 123a.

＜イオン添加処理＞
次に、酸化物半導体層１２２に対してイオン１６７の添加処理を行う（図１２参照）。添
加する材料は、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、ク
リプトン（Ｋｒ）、キセノン（Ｘｅ）、ホウ素（Ｂ）、リン（Ｐ）、タングステン（Ｗ）
、アルミニウム（Ａｌ）などを用いることができる。添加する方法としては、イオンドー
ピング法、イオン注入法、プラズマ浸漬イオン注入法、高密度プラズマ処理法等がある。
なお、微細化においては、イオン注入法を用いることで、所定のイオン以外の不純物の添
加を抑えることができるので、好ましい。また、イオンドーピング法、プラズマ浸漬イオ
ン注入法は、大面積を処理する場合に優れている。 <Ion addition treatment>
Next, the oxide semiconductor layer 122 is subjected to an ion 167 addition treatment (see FIG. 12). The materials to be added are hydrogen (H), helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), boron (B), phosphorus (P), and tungsten (W).
, Aluminum (Al) and the like can be used. Examples of the method of addition include an ion doping method, an ion implantation method, a plasma immersion ion implantation method, and a high-density plasma treatment method.
In the miniaturization, it is preferable to use the ion implantation method because it is possible to suppress the addition of impurities other than predetermined ions. Further, the ion doping method and the plasma immersion ion implantation method are excellent in treating a large area.

当該イオン添加処理において、イオンの加速電圧は、イオン種と注入深さに応じて調整す
ることが望ましい。例えば、１ｋＶ以上１００ｋＶ以下、３ｋＶ以上６０ｋＶ以下とする
ことができる。また、イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１
７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉ
ｏｎｓ／ｃｍ２以下とすることが望ましい。 In the ion addition treatment, it is desirable to adjust the ion acceleration voltage according to the ion species and the injection depth. For example, it can be 1 kV or more and 100 kV or less, and 3 kV or more and 60 kV or less. The dose amount of ions is 1 × 10 12 ions / cm 2 or more and 1 × 10 1
7 ions / cm 2 or less, preferably 1 × 10 14 ions / cm 2 or more 5 × 10 16 i
It is desirable that it is ons / cm 2 or less.

イオン添加処理により、酸化物半導体層１２２に酸素欠損が形成され、低抵抗領域１２５
を有することができる（図１３参照）。なお、酸化物半導体層１２２において、ゲート電
極層と重畳する領域にもイオンが拡散し、低抵抗領域１２５がゲート電極層と重畳する部
分にも形成される場合がある。 Oxygen deficiency is formed in the oxide semiconductor layer 122 by the ion addition treatment, and the low resistance region 125 is formed.
Can have (see FIG. 13). In the oxide semiconductor layer 122, ions may be diffused also in a region superimposing on the gate electrode layer, and a low resistance region 125 may be formed in a portion superimposing on the gate electrode layer.

また、イオン添加処理後に加熱処理を行うことにより、イオン添加処理時に生じた膜の損
傷を修復することができる。 Further, by performing the heat treatment after the ion addition treatment, it is possible to repair the damage to the film caused during the ion addition treatment.

次に、後に絶縁層１８０となる第３の絶縁膜を形成する。第３の絶縁膜の形成方法は、絶
縁層１１０と同様とすることができる。第３の絶縁膜を成膜した後、平坦化することが望
ましい。 Next, a third insulating film that later becomes the insulating layer 180 is formed. The method for forming the third insulating film can be the same as that for the insulating layer 110. It is desirable to flatten after forming the third insulating film.

次に第３の絶縁膜に開口部を設けるためにドライエッチング法によりエッチングを行う。 Next, etching is performed by a dry etching method in order to provide an opening in the third insulating film.

次に、開口部に導電層１９０となる第３の導電膜を形成した後、平坦化処理を行い、導電
層１９０を形成する。 Next, after forming a third conductive film to be the conductive layer 190 in the opening, a flattening treatment is performed to form the conductive layer 190.

次に、導電層１９０上に導電層１９５となる第４の導電膜を形成する。第４の導電膜に対
してフォトリソグラフィ法、ナノインプリンティング法などを用いることにより、導電層
１９５を形成する。 Next, a fourth conductive film to be the conductive layer 195 is formed on the conductive layer 190. The conductive layer 195 is formed by using a photolithography method, a nanoimprinting method, or the like for the fourth conductive film.

上記作製方法を用いることにより、トランジスタ１０を形成することができる。上記作製
方法を用いることで、チャネル長が１００ｎｍ以下、３０ｎｍ以下、さらには２０ｎｍ以
下のきわめて微細なトランジスタを安定して作製することができる。 The transistor 10 can be formed by using the above-mentioned manufacturing method. By using the above manufacturing method, an extremely fine transistor having a channel length of 100 nm or less, 30 nm or less, and further 20 nm or less can be stably manufactured.

なお、トランジスタ１０は、ゲート絶縁層１５０がゲート電極層の側面に接する領域を有
してもよい（図１４参照）。 The transistor 10 may have a region in which the gate insulating layer 150 is in contact with the side surface of the gate electrode layer (see FIG. 14).

＜トランジスタ１０の変形例１：トランジスタ１１＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１１について、図１５を用いて
説明する。 <Variation example of transistor 10 1: Transistor 11>
A transistor 11 having a shape different from that of the transistor 10 shown in FIG. 1 will be described with reference to FIG.

図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）は、トランジスタ１１の上面図および断面図
である。図１５（Ａ）はトランジスタ１１の上面図であり、図１５（Ｂ）は、図１５（Ａ
）の一点鎖線Ｂ１−Ｂ２間、図１５（Ｃ）は、Ｂ３−Ｂ４間の断面図である。 15 (A), 15 (B), and 15 (C) are a top view and a cross-sectional view of the transistor 11. 15 (A) is a top view of the transistor 11, and FIG. 15 (B) is FIG. 15 (A).
), The alternate long and short dash line B1-B2, FIG. 15 (C) is a cross-sectional view between B3-B4.

トランジスタ１１は、絶縁層１７０、絶縁層１７２を有している点が、トランジスタ１０
と異なる。 The transistor 11 has an insulating layer 170 and an insulating layer 172.
Is different.

《絶縁層１７０》
絶縁層１７０には、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）
、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、
ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タ
ンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。酸化アルミニウム（ＡｌＯ
ｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（
ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化
ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、
酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）
、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上有することが
できる。 << Insulation layer 170 >>
The insulating layer 170 includes oxygen, nitrogen, fluorine, aluminum (Al), and magnesium (Mg).
, Silicon (Si), Gallium (Ga), Germanium (Ge), Yttrium (Y),
It can have zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf), tantalum (Ta), titanium (Ti) and the like. Aluminum oxide (AlO)
x ), magnesium oxide (MgO x ), silicon oxide (SiO x ), silicon oxide nitride (x)
SiO x N y), silicon nitride oxide (SiN x O y), silicon nitride (SiN x), gallium oxide (GaO x), germanium oxide (GeO x), yttrium oxide (YO x),
Zirconium oxide (ZrO x ), lanthanum oxide (LaO x ), neodymium oxide (NdO x )
, Hafnium oxide (HfO x ) and tantalum oxide (TaO x ) can have one or more.

絶縁層１７０には、酸化アルミニウム（ＡｌＯｘ）膜を含むことが好ましい。酸化アルミ
ニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断
効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工
程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの
不純物の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３への混入防止
、主成分材料である酸素の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１
２３からの放出防止、絶縁層１１０からの酸素の不必要な放出防止の効果を有する保護膜
として用いることに適している。 The insulating layer 170 preferably contains an aluminum oxide (AlO x) film. The aluminum oxide film can have a blocking effect that does not allow the film to permeate both hydrogen, impurities such as water, and oxygen. Therefore, the aluminum oxide film has a metal oxide layer 121, an oxide semiconductor layer 122, and a metal oxide layer 123 of impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor during and after the manufacturing process of the transistor. Prevention of contamination with metal oxide layer 121, oxide semiconductor layer 122, metal oxide layer 1 of oxygen, which is the main component material
It is suitable for use as a protective film having an effect of preventing release from 23 and preventing unnecessary release of oxygen from the insulating layer 110.

また、絶縁層１７０は、酸素供給能力を有する膜とすることが好ましい。絶縁層１７０を
成膜時に、他の酸化物層との界面に混合層を形成し、かつ混合層または他の酸化物層に酸
素が補填され、その後の加熱処理によって、酸素が酸化物半導体層中に拡散し、酸化物半
導体層中の酸素欠損に対して、酸素を補填することができ、トランジスタ特性（例えば、
しきい値電圧、信頼性など）を向上させることができる。 Further, the insulating layer 170 is preferably a film having an oxygen supply capacity. When the insulating layer 170 is formed into a film, a mixed layer is formed at the interface with the other oxide layer, oxygen is supplemented to the mixed layer or the other oxide layer, and oxygen is converted into the oxide semiconductor layer by the subsequent heat treatment. Oxygen can be compensated for oxygen deficiency in the oxide semiconductor layer by diffusing into the transistor characteristics (eg, for example).
Threshold voltage, reliability, etc.) can be improved.

また、絶縁層１７０は、単層でもよいし、積層でもよい。また、絶縁層の上側、あるいは
、下側に他の絶縁層を有してもよい。例えば、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。当該絶縁層は、化学量論組成
よりも多くの酸素を有することが好ましい。当該絶縁層から放出される酸素はゲート絶縁
層１５０、あるいは絶縁層１１０を経由して酸化物半導体層１２２のチャネル形成領域に
拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填
することができる。したがって、安定したトランジスタの電気特性を得ることができる。 Further, the insulating layer 170 may be a single layer or may be laminated. Further, another insulating layer may be provided on the upper side or the lower side of the insulating layer. For example, an insulating film containing one or more of magnesium oxide, silicon oxide, silicon oxide nitride, silicon nitride, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide and tantalum oxide is used. be able to. The insulating layer preferably has more oxygen than the stoichiometric composition. Since the oxygen released from the insulating layer can be diffused into the channel forming region of the oxide semiconductor layer 122 via the gate insulating layer 150 or the insulating layer 110, oxygen is generated in the oxygen deficiency formed in the channel forming region. Can be supplemented. Therefore, stable electric characteristics of the transistor can be obtained.

《絶縁層１７２》
絶縁層１７２には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マ
グネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イ
ットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフ
ニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば
、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（Ｓｉ
Ｏｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化
シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸
化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）
、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯ
ｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７２は上記材料の積層
であってもよい。 << Insulation layer 172 >>
The insulating layer 172 includes oxygen (O), nitrogen (N), fluorine (F), aluminum (Al), magnesium (Mg), silicon (Si), gallium (Ga), germanium (Ge), and yttrium (Y). , Zirconium (Zr), lanthanum (La), neodymium (Nd), hafnium (Hf), tantalum (Ta), titanium (Ti) and the like. For example, aluminum oxide (AlO x ), magnesium oxide (MgO x ), silicon oxide (Si).
O x ), silicon oxide nitride (SiO x N y ), silicon nitride oxide (SiN x O y ), silicon nitride (SiN x ), gallium oxide (GaO x ), germanium oxide (GeO x ), yttrium oxide (YO x). ), Zirconium oxide (ZrO x ), Lanthanum oxide (LaO x )
, Neodymium Oxide (NdO x ), Hafnium Oxide (HfO x ) and Tantalum Oxide (TaO)
An insulating film containing one or more of x) can be used. Further, the insulating layer 172 may be a laminate of the above materials.

絶縁層１７２には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、
水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果を有する
ことができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作
製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の金属
酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３への混入防止、主成分材料
である酸素の金属酸化物層１２１、酸化物半導体層１２２、金属酸化物層１２３からの放
出防止、絶縁層１１０からの酸素の放出防止の効果を有する保護膜として用いることに適
している。 The insulating layer 172 preferably contains an aluminum oxide film. Aluminum oxide film
It can have a blocking effect that does not allow the membrane to permeate both hydrogen, impurities such as water, and oxygen. Therefore, the aluminum oxide film has a metal oxide layer 121, an oxide semiconductor layer 122, and a metal oxide layer 123 of impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor during and after the manufacturing process of the transistor. As a protective film having the effects of preventing contamination into, preventing the release of oxygen, which is the main component material, from the metal oxide layer 121, the oxide semiconductor layer 122, and the metal oxide layer 123, and preventing the release of oxygen from the insulating layer 110. Suitable for use.

また、絶縁層１７２は、保護膜としての機能を有することができる。絶縁層１７２を設け
ることで、ゲート絶縁層１５０に対して、プラズマダメージから保護することができる。
これにより、チャネル近傍に電子トラップが設けられることを抑えることができる。 Further, the insulating layer 172 can have a function as a protective film. By providing the insulating layer 172, the gate insulating layer 150 can be protected from plasma damage.
As a result, it is possible to prevent the electron trap from being provided in the vicinity of the channel.

＜トランジスタ１１の作製方法＞
トランジスタ１１の作製方法を図１６乃至図１８を用いて説明する。なお、トランジスタ
１０の作製方法と同様の部分については、当該説明を援用する。 <Manufacturing method of transistor 11>
A method for manufacturing the transistor 11 will be described with reference to FIGS. 16 to 18. The same description as that of the method for manufacturing the transistor 10 will be referred to.

＜絶縁層１７２の形成＞
絶縁層１１０、酸化物半導体層１２２、ゲート電極層１６０上に絶縁層１７２を成膜する
（図１６参照）。なお、絶縁層１７２を成膜することにより、酸化物半導体層１２２、ゲ
ート絶縁層１５０がプラズマダメージを受ける恐れがあるため、ＭＯＣＶＤ法、ＡＬＤ法
で成膜したものを用いることが好ましい。 <Formation of insulating layer 172>
An insulating layer 172 is formed on the insulating layer 110, the oxide semiconductor layer 122, and the gate electrode layer 160 (see FIG. 16). Since the oxide semiconductor layer 122 and the gate insulating layer 150 may be plasma-damaged by forming the insulating layer 172, it is preferable to use the one formed by the MOCVD method or the ALD method.

また、絶縁層１７２の厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ
以下であることが好ましい。 The thickness of the insulating layer 172 is 1 nm or more and 30 nm or less, preferably 3 nm or more and 10 nm.
The following is preferable.

また、絶縁層１７２を成膜後に酸化物半導体層１２２に対してイオン添加処理を行っても
よい（図１６参照）。これにより、低抵抗領域を形成しつつ、イオン添加処理時の酸化物
半導体層１２２の損傷を低減することができる（図１７参照）。 Further, after the insulating layer 172 is formed into a film, the oxide semiconductor layer 122 may be subjected to an ion addition treatment (see FIG. 16). As a result, damage to the oxide semiconductor layer 122 during the ion addition treatment can be reduced while forming a low resistance region (see FIG. 17).

また、絶縁層１７２は成膜後にリソグラフィ法、ナノインプリンティング法、ドライエッ
チング法などを用いて加工して設けてもよいし、成膜するのみとしてもよい。 Further, the insulating layer 172 may be provided by being processed by a lithography method, a nanoimprinting method, a dry etching method or the like after the film formation, or may be provided only by forming a film.

＜絶縁層１７０の形成＞
次に、絶縁層１７２上に、絶縁層１７０形成する。絶縁層１７０は単層としてもよいし、
積層としてもよい。絶縁層１７０は、絶縁層１１０と同様の材料、方法などを用いて形成
することができる。 <Formation of insulating layer 170>
Next, the insulating layer 170 is formed on the insulating layer 172. The insulating layer 170 may be a single layer or may be a single layer.
It may be laminated. The insulating layer 170 can be formed by using the same material, method, or the like as the insulating layer 110.

また、絶縁層１７０は、スパッタリング法により形成した酸化アルミニウム膜とすること
が好ましい。スパッタリング法で酸化アルミニウム膜を成膜する際に、成膜時に使用する
ガスとして、酸素ガスを有することが望ましい。また、酸素ガスは１体積％以上１００体
積％以下、好ましくは４体積％以上１００体積％以下、さらに好ましくは１０体積％以上
１００体積％以下有することが望ましい。酸素を１体積％以上とすることで、当該絶縁層
中、あるいは接する絶縁層に対して余剰酸素を供給することができる。また、当該層に接
した層に対して酸素を添加することができる。 Further, the insulating layer 170 is preferably an aluminum oxide film formed by a sputtering method. When forming an aluminum oxide film by a sputtering method, it is desirable to have oxygen gas as the gas used at the time of forming the film. Further, it is desirable that the oxygen gas has 1% by volume or more and 100% by volume or less, preferably 4% by volume or more and 100% by volume or less, and more preferably 10% by volume or more and 100% by volume or less. By setting the oxygen content to 1% by volume or more, excess oxygen can be supplied to the insulating layer in or in contact with the insulating layer. In addition, oxygen can be added to the layer in contact with the layer.

例えば、絶縁層１７０として、酸化アルミニウムをターゲットに用いて、スパッタリング
時に用いるガスとして、酸素ガスを５０体積％含有させて成膜を行い、厚さは２０ｎｍ乃
至４０ｎｍとすることができる。 For example, as the insulating layer 170, aluminum oxide is used as a target, and 50% by volume of oxygen gas is contained as a gas used during sputtering to form a film, and the thickness can be 20 nm to 40 nm.

次に、加熱処理を行うことが好ましい。当該加熱処理は、代表的には、１５０℃以上基板
歪み点未満、好ましくは２５０℃以上５００℃以下、更に好ましくは３００℃以上４５０
℃以下とすることができる。当該加熱処理により、絶縁層（例えば絶縁層１１０）に添加
された酸素１７３が拡散し、酸化物半導体層１２２まで移動し、酸化物半導体層１２２中
に存在する酸素欠損に対して酸素を補填することができる（図１８参照）。 Next, it is preferable to perform heat treatment. The heat treatment is typically performed at 150 ° C. or higher and lower than the substrate strain point, preferably 250 ° C. or higher and 500 ° C. or lower, and more preferably 300 ° C. or higher and 450 ° C.
It can be below ° C. By the heat treatment, oxygen 173 added to the insulating layer (for example, the insulating layer 110) diffuses and moves to the oxide semiconductor layer 122 to supplement oxygen for oxygen deficiency existing in the oxide semiconductor layer 122. Can be done (see FIG. 18).

本実施の形態では、酸素雰囲気下で、４００℃１時間の加熱処理を行うことができる。 In the present embodiment, the heat treatment at 400 ° C. for 1 hour can be performed in an oxygen atmosphere.

なお、当該加熱処理は、その他の工程においても、随時行ってもよい。加熱処理を行うこ
とで、膜中に存在する欠陥を修復することができ、また界面準位密度を低減することがで
きる。 The heat treatment may be performed at any time in other steps as well. By performing the heat treatment, defects existing in the film can be repaired, and the interface state density can be reduced.

＜酸素の添加＞
なお、酸素を添加する処理は、絶縁層１７０を介した処理に限らず行ってもよい。酸素を
添加する処理は、絶縁層１１０、絶縁層１７５に行ってもよいし、第１の金属酸化物膜、
金属酸化物膜１２３ａに対して行ってもよい、その他の絶縁層に行ってもよい。添加する
酸素として、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等のいずれか一
以上を用いる。また、酸素を添加する方法としては、イオンドーピング法、イオン注入法
、プラズマ浸漬イオン注入法等がある。 <Addition of oxygen>
The treatment of adding oxygen is not limited to the treatment via the insulating layer 170. The treatment of adding oxygen may be performed on the insulating layer 110 and the insulating layer 175, or the first metal oxide film,
It may be applied to the metal oxide film 123a, or may be applied to another insulating layer. As the oxygen to be added, any one or more of oxygen radicals, oxygen atoms, oxygen atom ions, oxygen molecule ions and the like are used. Further, as a method of adding oxygen, there are an ion doping method, an ion implantation method, a plasma immersion ion implantation method and the like.

なお、酸素を添加する方法としてイオン注入法を用いる場合、酸素原子イオンを用いても
よいし、酸素分子イオンを用いてもよい。酸素分子イオンを用いると、添加される膜への
ダメージを低減することが可能である。酸素分子イオンは、当該酸素が添加される膜表面
で分離し、酸素原子イオンとなって添加される。酸素分子から酸素原子に分離するために
エネルギーが使用されるため、酸素分子イオンを当該酸素が添加される膜に添加した場合
における酸素原子イオンあたりのエネルギーは、酸素原子イオンを当該酸素が添加される
膜に添加した場合と比較して低い。このため、当該酸素が添加される膜のダメージを低減
できる。 When the ion implantation method is used as the method for adding oxygen, oxygen atomic ions or oxygen molecular ions may be used. By using oxygen molecule ions, it is possible to reduce the damage to the added membrane. Oxygen molecular ions are separated on the surface of the membrane to which the oxygen is added, and are added as oxygen atomic ions. Since energy is used to separate oxygen molecules from oxygen atoms, the energy per oxygen atom ion when oxygen molecule ions are added to the film to which the oxygen is added is the oxygen atom ions added to the oxygen atom. It is lower than when it is added to the film. Therefore, damage to the film to which the oxygen is added can be reduced.

また、酸素分子イオンを用いることで、当該酸素が添加される膜に注入される酸素原子イ
オンそれぞれのエネルギーが低減するため、酸素原子イオンが注入される位置が浅い。こ
のため、のちの加熱処理において、酸素原子が移動しやすくなり、金属酸化物層１２１、
酸化物半導体層１２２、金属酸化物層１２３に、より多くの酸素を供給することができる
。 Further, since the energy of each oxygen atom ion injected into the film to which the oxygen is added is reduced by using the oxygen molecule ion, the position where the oxygen atom ion is injected is shallow. Therefore, in the later heat treatment, oxygen atoms easily move, and the metal oxide layer 121,
More oxygen can be supplied to the oxide semiconductor layer 122 and the metal oxide layer 123.

また、酸素分子イオンを注入する場合は、酸素原子イオンを注入する場合と比較して、酸
素原子イオンあたりのエネルギーが低い。このため、酸素分子イオンを用いて注入するこ
とで、加速電圧を高めることが可能であり、スループットを高めることが可能である。ま
た、酸素分子イオンを用いて注入することで、酸素原子イオンを用いた場合と比較して、
ドーズ量を半分にすることが可能である。この結果、スループットを高めることができる
。 Further, when the oxygen molecule ion is injected, the energy per oxygen atom ion is lower than that when the oxygen atom ion is injected. Therefore, it is possible to increase the acceleration voltage and increase the throughput by injecting using oxygen molecule ions. In addition, by injecting with oxygen molecule ions, compared with the case of using oxygen atom ions,
It is possible to halve the dose amount. As a result, the throughput can be increased.

当該酸素が添加される膜に酸素を添加する場合、当該酸素が添加される膜に酸素原子イオ
ンの濃度プロファイルのピークが位置するような条件を用いて、当該酸素が添加される膜
に酸素を添加することが好ましい。この結果、酸素原子イオンを注入する場合に比べて、
注入時の加速電圧を下げることができ、当該酸素が添加される膜のダメージを低減するこ
とが可能である。即ち、当該酸素が添加される膜の欠陥量を低減することができ、トラン
ジスタの電気特性の変動を抑制することが可能である。さらには、絶縁層１１０および金
属酸化物層１２１界面における酸素原子の添加量が、１×１０２１ａｔｏｍｓ／ｃｍ３未
満、または１×１０２０ａｔｏｍｓ／ｃｍ３未満、または１×１０１９ａｔｏｍｓ／ｃｍ
３未満となるように、当該酸素が添加される膜に酸素を添加することで、絶縁層１１０に
添加される酸素の量を低減できる。この結果、当該酸素が添加される膜へのダメージを低
減することが可能であり、トランジスタの電気特性の変動を抑制することができる。 When oxygen is added to the oxygen-added membrane, oxygen is added to the oxygen-added membrane under the condition that the peak of the oxygen atom ion concentration profile is located on the oxygen-added membrane. It is preferable to add it. As a result, compared to the case of injecting oxygen atom ions,
The acceleration voltage at the time of injection can be lowered, and the damage to the membrane to which the oxygen is added can be reduced. That is, it is possible to reduce the amount of defects in the film to which the oxygen is added, and it is possible to suppress fluctuations in the electrical characteristics of the transistor. Furthermore, the amount of oxygen atoms added at the interface between the insulating layer 110 and the metal oxide layer 121 is less than 1 × 10 21 atoms / cm 3 , or less than 1 × 10 20 atoms / cm 3 , or 1 × 10 19 atoms / cm.
By adding oxygen to the film to which the oxygen is added so as to be less than 3, the amount of oxygen added to the insulating layer 110 can be reduced. As a result, it is possible to reduce damage to the film to which the oxygen is added, and it is possible to suppress fluctuations in the electrical characteristics of the transistor.

また、酸素を有する雰囲気で発生させたプラズマに当該酸素が添加される膜を曝すプラズ
マ処理（プラズマ浸漬イオン注入法）により、当該酸素が添加される膜に酸素を添加して
もよい。酸素を有する雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の酸
化性気体を有する雰囲気がある。なお、基板１００側にバイアスを印加した状態で発生し
たプラズマに当該酸素が添加される膜を曝すことで、当該酸素が添加される膜への酸素添
加量を増加させることが可能であり好ましい。このようなプラズマ処理を行う装置の一例
として、アッシング装置がある。 Further, oxygen may be added to the membrane to which the oxygen is added by plasma treatment (plasma immersion ion implantation method) in which the membrane to which the oxygen is added is exposed to plasma generated in an atmosphere having oxygen. The atmosphere having oxygen includes an atmosphere having an oxidizing gas such as oxygen, ozone, nitrous oxide, and nitrogen dioxide. By exposing the film to which the oxygen is added to the plasma generated in the state where the bias is applied to the substrate 100 side, it is possible to increase the amount of oxygen added to the film to which the oxygen is added, which is preferable. An ashing device is an example of a device that performs such plasma processing.

例えば、加速電圧を６０ｋＶとし、ドーズ量が２×１０１６／ｃｍ２の酸素分子イオンを
イオン注入法により絶縁層１１０に添加することができる。 For example, an oxygen molecular ion having an acceleration voltage of 60 kV and a dose amount of 2 × 10 16 / cm 2 can be added to the insulating layer 110 by an ion implantation method.

上記工程は、トランジスタ１０、その他のトランジスタにも適用することができる。 The above process can also be applied to the transistor 10 and other transistors.

以上により、酸化物半導体膜の局在準位密度が低減され、優れた電気特性を有するトラン
ジスタを作製することができる。また、経時変化やストレス試験による電気特性の変動の
少ない、信頼性の高いトランジスタを作製することができる。 As a result, the localized level density of the oxide semiconductor film is reduced, and a transistor having excellent electrical characteristics can be manufactured. In addition, it is possible to manufacture a highly reliable transistor with little change in electrical characteristics due to changes over time or stress tests.

＜トランジスタ１０の変形例２：トランジスタ１２＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１２について、図１９を用いて
説明する。 <Transformation example 2: Transistor 10> Transistor 12>
A transistor 12 having a shape different from that of the transistor 10 shown in FIG. 1 will be described with reference to FIG.

図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）は、トランジスタ１２の上面図および断面図
である。図１９（Ａ）はトランジスタ１２の上面図であり、図１９（Ｂ）は、図１９（Ａ
）の一点鎖線Ｃ１−Ｃ２間、図１９（Ｃ）は、Ｃ３−Ｃ４間の断面図である。 19 (A), 19 (B), and 19 (C) are a top view and a cross-sectional view of the transistor 12. 19 (A) is a top view of the transistor 12, and FIG. 19 (B) is FIG. 19 (A).
) Is a cross-sectional view between C1 and C2, and FIG. 19 (C) is a cross-sectional view between C3-C4.

トランジスタ１２は、金属酸化物層１２３が酸化物半導体層１２２、金属酸化物層１２１
の側端部と接する領域を有している点と、導電層１６５を有している点で、トランジスタ
１０と異なる。なお、トランジスタ１２では、金属酸化物膜１２３ａをエッチングせずに
金属酸化物層１２３として用いることができる。 In the transistor 12, the metal oxide layer 123 is the oxide semiconductor layer 122 and the metal oxide layer 121.
It differs from the transistor 10 in that it has a region in contact with the side end portion of the transistor and has a conductive layer 165. In the transistor 12, the metal oxide film 123a can be used as the metal oxide layer 123 without etching.

《導電層１６５》
導電層１６５には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム
（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、
タングステン（Ｗ）、またはシリコンなどの材料を有することができる。また、導電層１
６５は、積層とすることができる。積層とする場合、例えば上記材料の窒化物など、窒素
を含んだ材料と組み合わせて用いてもよい。 << Conductive layer 165 >>
The conductive layer 165 may contain, for example, aluminum (Al), titanium (Ti), chromium (Cr), or the like.
Cobalt (Co), Nickel (Ni), Copper (Cu), Yttrium (Y), Zirconium (Zr), Molybdenum (Mo), Ruthenium (Ru), Silver (Ag), Tantal (Ta),
It can have a material such as tungsten (W), or silicon. Further, the conductive layer 1
65 can be laminated. In the case of laminating, it may be used in combination with a material containing nitrogen, for example, the nitride of the above material.

導電層１６５は、ゲート電極層１６０と同様の機能を有することができる。導電層１６５
は、ゲート電極層１６０と同電位を印加する構成としてもよいし、異なる電位を印加でき
る構成としてもよい。 The conductive layer 165 can have the same function as the gate electrode layer 160. Conductive layer 165
May be configured to apply the same potential as the gate electrode layer 160, or may be configured to be able to apply a different potential.

また、導電層１６５を設けたトランジスタ１２においては、絶縁層１１０はゲート絶縁層
１５０と同様の構造、および機能を有することができる。 Further, in the transistor 12 provided with the conductive layer 165, the insulating layer 110 can have the same structure and function as the gate insulating layer 150.

上記構造とすることで、イオン添加処理時の酸化物半導体層の損傷を抑制することができ
る（図２０、図２１参照）。また、酸化物半導体層１２２の側端部を保護することができ
る。以上により、トランジスタの電気特性を安定させることができる。 With the above structure, damage to the oxide semiconductor layer during the ion addition treatment can be suppressed (see FIGS. 20 and 21). Further, the side end portion of the oxide semiconductor layer 122 can be protected. As a result, the electrical characteristics of the transistor can be stabilized.

＜トランジスタ１０の変形例３：トランジスタ１３＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１３について、図２２を用いて
説明する。 <Modification example 3: Transistor 10> Transistor 13>
A transistor 13 having a different shape from the transistor 10 shown in FIG. 1 will be described with reference to FIG. 22.

図２２（Ａ）、図２２（Ｂ）、図２２（Ｃ）は、トランジスタ１３の上面図および断面図
である。図２２（Ａ）はトランジスタ１３の上面図であり、図２２（Ｂ）は、図２２（Ａ
）の一点鎖線Ｄ１−Ｄ２間、図２２（Ｃ）は、Ｄ３−Ｄ４間の断面図である。 22 (A), 22 (B), and 22 (C) are a top view and a cross-sectional view of the transistor 13. 22 (A) is a top view of the transistor 13, and FIG. 22 (B) is FIG. 22 (A).
) Is a cross-sectional view between D1 and D2, and FIG. 22 (C) is a cross-sectional view between D3-D4.

トランジスタ１３は、トランジスタ１２と同様に金属酸化物層１２３が酸化物半導体層１
２２、金属酸化物層１２１のチャネル長方向、およびチャネル幅方向の側端部と接する領
域を有する点に加えて、ゲート絶縁層１５１、ゲート絶縁層１５２を有している点で、ト
ランジスタ１０と異なる。 In the transistor 13, the metal oxide layer 123 is the oxide semiconductor layer 1 like the transistor 12.
22. In addition to having a region in contact with the side ends of the metal oxide layer 121 in the channel length direction and the channel width direction, the transistor 10 and the transistor 10 have a gate insulating layer 151 and a gate insulating layer 152. different.

《ゲート絶縁層１５１、ゲート絶縁層１５２》
ゲート絶縁層１５１、ゲート絶縁層１５２は、ゲート絶縁層１５０と同様の材料を有する
ことができる。 << Gate insulating layer 151, Gate insulating layer 152 >>
The gate insulating layer 151 and the gate insulating layer 152 can have the same material as the gate insulating layer 150.

なお、ゲート絶縁層１５１と、ゲート絶縁層１５２は、異なる材料で構成されることが好
ましい。 The gate insulating layer 151 and the gate insulating layer 152 are preferably made of different materials.

＜トランジスタ１３の作製方法＞
トランジスタ１３の作製方法を図２３乃至図２６を用いて説明する。なお、トランジスタ
１０の作製方法と同様の部分については、当該説明を援用する。 <Method of manufacturing transistor 13>
The method of manufacturing the transistor 13 will be described with reference to FIGS. 23 to 26. The same description as that of the method for manufacturing the transistor 10 will be referred to.

＜ゲート絶縁層１５１の形成＞
金属酸化物層１２３成膜後にゲート絶縁層１５１を形成する。ゲート絶縁層１５１は、ス
パッタリング法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ
法、などを用いて形成することができる。 <Formation of gate insulating layer 151>
The gate insulating layer 151 is formed after the metal oxide layer 123 is formed. The gate insulating layer 151 includes a sputtering method, a CVD method (plasma CVD method, MOCVD method, ALD method, etc.), and an MBE.
It can be formed by using a method, etc.

例えば、ゲート絶縁層１５１としてＡＬＤ法により酸化アルミニウムを５ｎｍ形成するこ
とができる。 For example, aluminum oxide can be formed at 5 nm as the gate insulating layer 151 by the ALD method.

＜絶縁膜１５２ａの形成＞
次に、溝部１７４形成後のゲート絶縁層１５１、絶縁層１７５上に絶縁膜１５２ａ、導電
膜１６０ａを形成する（図２３参照）。 <Formation of insulating film 152a>
Next, the insulating film 152a and the conductive film 160a are formed on the gate insulating layer 151 and the insulating layer 175 after the groove portion 174 is formed (see FIG. 23).

絶縁膜１５２ａは、トランジスタ１０の第２の絶縁膜１５０ａと同様の材料、方法を用い
て形成することができる。例えば、絶縁膜１５２ａとしてプラズマＣＶＤ法により酸化シ
リコンを５ｎｍ形成することができる。 The insulating film 152a can be formed by using the same material and method as the second insulating film 150a of the transistor 10. For example, silicon oxide of 5 nm can be formed as the insulating film 152a by the plasma CVD method.

次に、絶縁膜１５２ａ、導電膜１６０ａに対して平坦化処理を行うことにより、ゲート電
極層１６０、絶縁層１５２ｂを形成する（図２４参照）。 Next, the insulating film 152a and the conductive film 160a are flattened to form the gate electrode layer 160 and the insulating layer 152b (see FIG. 24).

次に、絶縁層１７５をゲート絶縁層１５１が露出するまでエッチングする。さらに絶縁層
１５２ｂにおいて、ゲート電極層１６０と重畳する部分を除いてエッチングすることで、
ゲート絶縁層１５２を形成することができる。 Next, the insulating layer 175 is etched until the gate insulating layer 151 is exposed. Further, by etching the insulating layer 152b except for the portion overlapping with the gate electrode layer 160, the insulating layer 152b is etched.
The gate insulating layer 152 can be formed.

次に、イオン１６７の添加処理を行う（図２５参照）。イオン添加処理は、ゲート絶縁層
１５１、金属酸化物層１２３を介して、酸化物半導体層１２２に対して行い、低抵抗領域
１２５を形成する（図２６参照）。 Next, the ion 167 is added (see FIG. 25). The ion addition treatment is performed on the oxide semiconductor layer 122 via the gate insulating layer 151 and the metal oxide layer 123 to form a low resistance region 125 (see FIG. 26).

上記方法を用いることで、例えば微細なトランジスタ作製時の金属酸化物層１２３などの
膜減りを低減できる。また、加工時に生じる損傷を低減することができる。したがって、
微細なトランジスタにおいても、形状を安定化させることができる。また、トランジスタ
の電気特性の向上並びに信頼性を向上させることができる。 By using the above method, it is possible to reduce the film loss of the metal oxide layer 123 or the like when manufacturing a fine transistor, for example. In addition, damage caused during processing can be reduced. therefore,
The shape can be stabilized even in a fine transistor. In addition, the electrical characteristics and reliability of the transistor can be improved.

＜トランジスタ１０の変形例４：トランジスタ１４＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１４について、図２７を用いて
説明する。 <Modification example 4: Transistor 10> Transistor 14>
A transistor 14 having a different shape from the transistor 10 shown in FIG. 1 will be described with reference to FIG. 27.

図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）は、トランジスタ１４の上面図および断面図
である。図２７（Ａ）はトランジスタ１４の上面図であり、図２７（Ｂ）は、図２７（Ａ
）の一点鎖線Ｅ１−Ｅ２間、図２７（Ｃ）は、Ｅ３−Ｅ４間の断面図である。 27 (A), 27 (B), and 27 (C) are a top view and a cross-sectional view of the transistor 14. 27 (A) is a top view of the transistor 14, and FIG. 27 (B) is FIG. 27 (A).
) Is a cross-sectional view between E1 and E2, and FIG. 27 (C) is a cross-sectional view between E3-E4.

トランジスタ１４は、金属酸化物層１２３の形状は、トランジスタ１２と同様であり、ゲ
ート絶縁層１５０がゲート電極層１６０の側面と接する領域を有する点と、ゲート絶縁層
１５０の側面と接する領域を有する絶縁層１７６が設けられている点でトランジスタ１０
と異なる。 The transistor 14 has a shape of the metal oxide layer 123 similar to that of the transistor 12, and has a point where the gate insulating layer 150 has a region in contact with the side surface of the gate electrode layer 160 and a region in contact with the side surface of the gate insulating layer 150. Transistor 10 in that the insulating layer 176 is provided
Is different.

なお、基板の底面と、ゲート電極層の側面の接線とがなす角（勾配）は、３０度以上９０
度未満、好ましくは、６０度以上８５度以下とすることが望ましい。 The angle (gradient) formed by the bottom surface of the substrate and the tangent line on the side surface of the gate electrode layer is 30 degrees or more and 90 degrees.
It is desirable that the degree is less than, preferably 60 degrees or more and 85 degrees or less.

上記構造とすることにより、低抵抗領域１２５の大きさの制御が可能となる。これにより
、オン電流を向上させることができる。また、トランジスタの特性を安定させることがで
きる。 With the above structure, it is possible to control the size of the low resistance region 125. This makes it possible to improve the on-current. Moreover, the characteristics of the transistor can be stabilized.

《絶縁層１７６》
絶縁層１７６は、絶縁層１７５と同様の材料を用いて構成できる。 << Insulation layer 176 >>
The insulating layer 176 can be configured by using the same material as the insulating layer 175.

＜トランジスタ１４の作製方法＞
トランジスタ１４の作製方法を図２８乃至図３２を用いて説明する。なお、他のトランジ
スタの作製方法と同様の部分については、当該説明を援用する。 <Method of manufacturing transistor 14>
A method for manufacturing the transistor 14 will be described with reference to FIGS. 28 to 32. The same description as for other transistor manufacturing methods will be referred to.

金属酸化物膜１２３ａ上に設けられた溝部１７４に第２の絶縁膜１５０ａ、導電膜１６０
ａを形成する（図２８参照）。 A second insulating film 150a and a conductive film 160 are formed in the groove 174 provided on the metal oxide film 123a.
Form a (see FIG. 28).

なお、図２８は、作製過程は図７と同様であるが、溝部１７４を設ける上で、基板底面と
絶縁層１７５の側面の接線がなす角（勾配）は、３０度以上９０度未満、好ましくは、６
０度以上８５度以下とすることが望ましい。 In FIG. 28, the manufacturing process is the same as in FIG. 7, but the angle (gradient) formed by the tangent line between the bottom surface of the substrate and the side surface of the insulating layer 175 is preferably 30 degrees or more and less than 90 degrees in providing the groove portion 174. Is 6
It is desirable that the temperature is 0 degrees or more and 85 degrees or less.

上記勾配については、絶縁層１７５と対向する導電膜１６０ａにおいても同様に得ること
ができる。 The above gradient can be similarly obtained in the conductive film 160a facing the insulating layer 175.

次に、第２の絶縁膜１５０ａ、導電膜１６０ａに対して、平坦化処理を行うことにより、
ゲート電極層１６０、ゲート絶縁層１５０を形成する（図２９参照）。 Next, by performing a flattening treatment on the second insulating film 150a and the conductive film 160a,
The gate electrode layer 160 and the gate insulating layer 150 are formed (see FIG. 29).

次に、ゲート電極層１６０をマスクとして、絶縁層１７５、ゲート絶縁層１５０をドライ
エッチング法により、金属酸化物膜１２３ａが露出するまでエッチングすることにより金
属酸化物層１２３、および絶縁層１７６を形成する（図３０参照）。絶縁層１７６は、側
壁としての機能を有することができる。上記工程を用いることで、側壁を自己整合的に形
成することができるため、工程を簡略化することができる。 Next, using the gate electrode layer 160 as a mask, the insulating layer 175 and the gate insulating layer 150 are etched by a dry etching method until the metal oxide film 123a is exposed to form the metal oxide layer 123 and the insulating layer 176. (See FIG. 30). The insulating layer 176 can have a function as a side wall. By using the above step, the side wall can be formed in a self-aligned manner, so that the step can be simplified.

次に、イオン１６７の添加処理をすることにより（図３１参照）、低抵抗領域を形成する
（図３２参照）。 Next, a low resistance region is formed by adding ions 167 (see FIG. 31) (see FIG. 32).

なお、絶縁層１７６を有することにより、例えば加熱処理を行った際にイオンが横方向に
拡散し、イオン添加していない領域がそのイオンを含んでも、低抵抗領域の大きさを制御
することが可能である。したがって、チャネル長が１００ｎｍ以下、６０ｎｍ以下、３０
ｎｍ以下、２０ｎｍ以下となってもトランジスタを安定して動作させることができる。 By having the insulating layer 176, for example, when the heat treatment is performed, the ions diffuse laterally, and even if the region to which the ions are not added contains the ions, the size of the low resistance region can be controlled. It is possible. Therefore, the channel length is 100 nm or less, 60 nm or less, 30
The transistor can be operated stably even if it is nm or less and 20 nm or less.

なお、トランジスタ１４は、絶縁層１７０を設ける構成としてもよい（図３３参照）。ま
た、金属酸化物層１２３を加工して設ける構成としてもよい（図３４参照）。また、ゲー
ト絶縁層１５０となる第２の絶縁膜１５０ａを溝部形成前に設ける構成としてもよい（図
３５参照）。 The transistor 14 may be configured to provide the insulating layer 170 (see FIG. 33). Further, the metal oxide layer 123 may be processed and provided (see FIG. 34). Further, a second insulating film 150a to be the gate insulating layer 150 may be provided before the groove is formed (see FIG. 35).

また、基板底面とゲート電極層１６０の側面の接線がなす角（勾配）が大きい場合には、
絶縁層１７６を有しない領域を有する場合がある（図３６参照）。 If the angle (gradient) formed by the tangent line between the bottom surface of the substrate and the side surface of the gate electrode layer 160 is large,
It may have a region that does not have the insulating layer 176 (see FIG. 36).

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態２）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。 (Embodiment 2)
<Structure of oxide semiconductor>
Hereinafter, the structure of the oxide semiconductor will be described.

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。 Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors. As a non-single crystal oxide semiconductor, CAAC-OS (c-axis-aligned)
crystalline oxide semiconductor), polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor)
octa), pseudo-amorphous oxide semiconductor (a-like OS: amorphous-l)
ike oxide semiconductor) and amorphous oxide semiconductors.

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。 From another viewpoint, the oxide semiconductor is divided into an amorphous oxide semiconductor and other crystalline oxide semiconductors. As the crystalline oxide semiconductor, a single crystal oxide semiconductor, CAAC-
There are OS, polycrystalline oxide semiconductor, nc-OS and the like.

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。 Amorphous structures are generally isotropic and have no anisotropic structure, the arrangement of atoms is not fixed in a metastable state, the bond angle is flexible, and short-range order is present but long-range order is present. It is said that it does not have.

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉ
ｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い
。 That is, a stable oxide semiconductor is completely amorphous.
) It cannot be called an oxide semiconductor. Further, an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a completely amorphous oxide semiconductor. On the other hand, a-li
ke OS is an unstable structure that is not isotropic but has voids (also referred to as voids).
In terms of instability, the a-like OS is physically close to an amorphous oxide semiconductor.

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。 <CAAC-OS>
First, CAAC-OS will be described.

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。 CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis oriented crystal portions (also referred to as pellets).

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行う
と、図３７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
−ＯＳは、該ピークを示さないことが好ましい。 A case where CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction) will be described. For example, when structural analysis by the out-of-plane method is performed on CAAC-OS having crystals of InGaZnO 4 classified in the space group R-3m, the diffraction angle (2θ) is as shown in FIG. 37 (A). A peak appears near 31 °. Since this peak is attributed to the (009) plane of the crystal of InGaZnO 4 , in CAAC-OS, the crystal has c-axis orientation and the c-axis forms the CAAC-OS film (formed). It can be confirmed that the surface is oriented substantially perpendicular to the surface) or the upper surface. 2θ is 31 °
In addition to the peaks in the vicinity, peaks may appear in the vicinity of 2θ of 36 °. The peak in which 2θ is in the vicinity of 36 ° is due to the crystal structure classified into the space group Fd-3m. Therefore, CAAC
-OS preferably does not show the peak.

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図３７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３７（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。 On the other hand, in-pla in which X-rays are incident on CAAC-OS from a direction parallel to the surface to be formed.
When the structural analysis by the ne method is performed, a peak appears in the vicinity of 2θ at 56 °. This peak is I
It is attributed to the (110) plane of the crystal of nGaZnO 4. Then, even if 2θ is fixed in the vicinity of 56 ° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), it is clear as shown in FIG. 37 (B). No peak appears. On the other hand, single crystal InGaZ
to nO 4, when scanned by fixing the 2θ to around 56 ° phi, peak attributed to the (110) plane and the crystal plane equivalent shown in FIG. 37 (C) is observed six. Therefore, X
From the structural analysis using RD, it can be confirmed that the orientation of the a-axis and the b-axis of CAAC-OS is irregular.

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図３７（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３７（Ｅ）
に示す。図３７（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３７（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図３７（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。 Next, the CAAC-OS analyzed by electron diffraction will be described. For example, InGaZ
to CAAC-OS having a crystal nO 4, the probe diameter parallel to the formation surface of the CAAC-OS is caused to enter the electron beam of 300 nm, the diffraction pattern as shown in FIG. 37 (D) (area electron diffraction Also called a pattern.) May appear. In this diffraction pattern, In
A spot due to the (009) plane of the crystal of GaZnO 4 is included. Therefore, it can be seen from the electron diffraction that the pellets contained in CAAC-OS have c-axis orientation and the c-axis is oriented substantially perpendicular to the surface to be formed or the upper surface. On the other hand, the diffraction pattern when an electron beam having a probe diameter of 300 nm is incident on the same sample perpendicularly to the sample surface is shown in FIG. 37 (E).
Shown in. From FIG. 37 (E), a ring-shaped diffraction pattern is confirmed. Therefore, it can be seen that the a-axis and b-axis of the pellets contained in CAAC-OS do not have orientation even by electron diffraction using an electron beam having a probe diameter of 300 nm. It is considered that the first ring in FIG. 37 (E) is caused by the (010) plane and the (100) plane of the crystal of InGaZnO 4. Further, it is considered that the second ring in FIG. 37 (E) is caused by the (110) plane or the like.

また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 In addition, a transmission electron microscope (TEM: Transmission Electron Mi)
A plurality of pellets can be confirmed by observing a composite analysis image (also referred to as a high-resolution TEM image) of the bright-field image of CAAC-OS and the diffraction pattern by crosscopy). On the other hand, even in a high-resolution TEM image, the boundary between pellets, that is, the grain boundary (also referred to as grain boundary) may not be clearly confirmed. Therefore, CAAC
It can be said that -OS is unlikely to cause a decrease in electron mobility due to grain boundaries.

図３８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによ
って観察することができる。 FIG. 38 (A) shows a high resolution T of the cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
The EM image is shown. For observation of high-resolution TEM images, spherical aberration correction (Spherical Ab)
The erration (ector) function was used. A high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image. The Cs-corrected high-resolution TEM image is
For example, it can be observed with an atomic resolution analysis electron microscope JEM-ARM200F manufactured by JEOL Ltd.

図３８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上
面と平行となる。 From FIG. 38 (A), pellets, which are regions where metal atoms are arranged in layers, can be confirmed. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, pellets can also be referred to as nanocrystals (nc: nanocrystals). In addition, CAAC-OS can be used as CANC (C-Axis Aligned nan).
It can also be called an oxide semiconductor having ocrystals). The pellet is CAAC
-Reflects the unevenness of the formed surface or upper surface of the OS, and is parallel to the formed surface or upper surface of the CAAC-OS.

また、図３８（Ｂ）および図３８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３８（Ｄ）および図３８（Ｅ）は、
それぞれ図３８（Ｂ）および図３８（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図３８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。 Further, in FIGS. 38 (B) and 38 (C), CAAC observed from a direction substantially perpendicular to the sample surface.
-The Cs-corrected high-resolution TEM image of the plane of the OS is shown. 38 (D) and 38 (E) are shown in FIGS. 38 (D) and 38 (E).
It is an image processed image of FIGS. 38 (B) and 38 (C), respectively. The method of image processing will be described below. First, FIG. 38 (B) is obtained by performing a fast Fourier transform (FFT: Fast).
An FFT image is acquired by performing a Fourier Transform) process. Then, relative to the origin in the FFT image acquired, for masking leaves a range between 5.0 nm -1 from 2.8 nm -1. Next, the masked FFT image is subjected to an inverse fast Fourier transform (IFFT:).
An image processed image is acquired by performing an Inverse Fast Fourier Transform) process. The image thus obtained is called an FFT filtering image. The FFT filtering image is an image obtained by extracting a periodic component from a Cs-corrected high-resolution TEM image, and shows a grid array.

図３８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。 In FIG. 38 (D), the disordered portion of the lattice arrangement is shown by a broken line. The area surrounded by the broken line is
It is one pellet. The part indicated by the broken line is the connecting portion between the pellets. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape. The shape of the pellet is not limited to the regular hexagonal shape, and is often a non-regular hexagonal shape.

図３８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確
認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形
が形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制しているこ
とがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないこ
とや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを
許容することができるためと考えられる。 In FIG. 38 (E), the area between the region where the grid arrangement is aligned and the region where another grid arrangement is aligned is shown by a dotted line, and the direction of the grid arrangement is shown by a broken line. A clear grain boundary cannot be confirmed even in the vicinity of the dotted line. A distorted hexagon can be formed by connecting the surrounding grid points around the grid points near the dotted line. That is, it can be seen that the formation of grain boundaries is suppressed by distorting the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. Conceivable.

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌ
ａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。 As shown above, CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction. Therefore, CA
AC-OS, CAA crystal (c-axis-aligned a-b-pl)
It can also be referred to as an oxide semiconductor having an ane-anchored crystal).

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。 CAAC-OS is a highly crystalline oxide semiconductor. Since the crystallinity of oxide semiconductors may decrease due to the inclusion of impurities or the formation of defects, CAAC-OS has impurities and defects (
It can be said that it is an oxide semiconductor with few oxygen deficiencies.

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。 Impurities are elements other than the main components of oxide semiconductors, such as hydrogen, carbon, silicon, and transition metal elements. For example, an element such as silicon, which has a stronger bond with oxygen than a metal element constituting an oxide semiconductor, deprives the oxide semiconductor of oxygen, disturbs the atomic arrangement of the oxide semiconductor, and lowers the crystallinity. It becomes a factor. Further, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have a large atomic radius (or molecular radius), which disturbs the atomic arrangement of the oxide semiconductor and causes a decrease in crystallinity.

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。 When an oxide semiconductor has impurities or defects, its characteristics may fluctuate due to light, heat, or the like. For example, an impurity contained in an oxide semiconductor may be a carrier trap or a carrier generation source. For example, oxygen deficiency in an oxide semiconductor may become a carrier trap or a carrier generation source by capturing hydrogen.

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、
さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキ
ャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性
または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く
、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。 CAAC-OS, which has few impurities and oxygen deficiency, is an oxide semiconductor having a low carrier density. Specifically, 8 × 10 11 pieces / cm less than 3 , preferably less than 1 × 10 11 / cm 3
More preferably less than 1 × 10 10 atoms / cm 3, it may be an oxide semiconductor of 1 × 10 -9 / cm 3 or more carrier density. Such oxide semiconductors are referred to as high-purity intrinsic or substantially high-purity intrinsic oxide semiconductors. CAAC-OS has a low impurity concentration and a low defect level density. That is, it can be said that it is an oxide semiconductor having stable characteristics.

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。 <Nc-OS>
Next, the nc-OS will be described.

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し
、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。 The case where the nc-OS is analyzed by XRD will be described. For example, when structural analysis is performed on nc-OS by the out-of-plane method, a peak indicating orientation does not appear. That is, the crystals of nc-OS have no orientation.

また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３９
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図３９（Ｂ）に示す。図３９（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。 Further, for example, nc-OS having a crystal of InGaZnO 4 is sliced and the thickness is 34 nm.
When an electron beam having a probe diameter of 50 nm is incident on the region of FIG. 39 in parallel with the surface to be formed, FIG. 39
A ring-shaped diffraction pattern (nanobeam electron diffraction pattern) as shown in (A) is observed. Further, FIG. 39 (B) shows a diffraction pattern (nanobeam electron diffraction pattern) when an electron beam having a probe diameter of 1 nm is incident on the same sample. From FIG. 39 (B), a plurality of spots are observed in the ring-shaped region. Therefore, the order of the nc-OS is not confirmed by incident an electron beam having a probe diameter of 50 nm, but the order is confirmed by incident an electron beam having a probe diameter of 1 nm.

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図３９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。 Further, when an electron beam having a probe diameter of 1 nm is incident on a region having a thickness of less than 10 nm,
As shown in FIG. 39 (C), an electron diffraction pattern in which spots are arranged in a substantially regular hexagonal shape may be observed. Therefore, it can be seen that the nc-OS has a highly ordered region, that is, a crystal in the range of the thickness of less than 10 nm. Since the crystals are oriented in various directions, there are some regions where regular electron diffraction patterns are not observed.

図３９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。 FIG. 39 (D) shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the surface to be formed. The nc-OS has a region in which a crystal portion can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal portion cannot be confirmed in a high-resolution TEM image. The crystal portion contained in nc-OS has a size of 1 nm or more and 10 nm or less, and in particular, it often has a size of 1 nm or more and 3 nm or less. The size of the crystal part is 1.
Oxide semiconductors larger than 0 nm and 100 nm or less are microcrystalline oxide semiconductors (micro).
It may be called a crystalline oxide semiconductor). In the nc-OS, for example, the crystal grain boundaries may not be clearly confirmed in a high-resolution TEM image. It should be noted that the nanocrystals may have the same origin as the pellets in CAAC-OS. Therefore, in the following, the crystal portion of nc-OS may be referred to as a pellet.

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。 As described above, the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In addition, nc-OS has no regularity in crystal orientation between different pellets. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。 Since the crystal orientation does not have regularity between pellets (nanocrystals), nc-OS is used.
It can also be referred to as an oxide semiconductor having RANC (Random Aligned nanocrystals) or an oxide semiconductor having NANC (Non-Aligned nanocrystals).

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。 The nc-OS is an oxide semiconductor having higher regularity than the amorphous oxide semiconductor. for that reason,
The nc-OS has a lower defect level density than the a-like OS and the amorphous oxide semiconductor. However, in nc-OS, there is no regularity in crystal orientation between different pellets. Therefore, the defect level density of nc-OS is higher than that of CAAC-OS.

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。 <A-like OS>
The a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.

図４０に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４０（Ａ）は
電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４０（Ｂ
）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図４０（Ａ）および図４０（Ｂ）より、ａ−ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。 FIG. 40 shows a high-resolution cross-sectional TEM image of the a-like OS. Here, FIG. 40 (A) is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation. FIG. 40 (B
) Is a high-resolution cross-sectional TEM image of a-like OS after electron (e − ) irradiation of 4.3 × 10 8 e − / nm 2. From FIGS. 40 (A) and 40 (B), a-like OS
It can be seen that a striped bright region extending in the vertical direction is observed from the start of electron irradiation. It can also be seen that the shape of the bright region changes after electron irradiation. The bright region is presumed to be a void or a low density region.

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。 Due to the presence of voids, the a-like OS has an unstable structure. In the following, a-like
To show that the OS has an unstable structure as compared with CAAC-OS and nc-OS, the structural change due to electron irradiation is shown.

試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。 Prepare a-like OS, nc-OS and CAAC-OS as samples. Both samples are In-Ga-Zn oxides.

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。 First, a high-resolution cross-sectional TEM image of each sample is acquired. Due to the high resolution cross-sectional TEM image, each sample has a crystal part.

なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応す
る。 The unit cell of the crystal of InGaZnO 4 has three In-O layers, and Ga-Zn-
It is known that a total of 9 layers having 6 layers of O have a structure in which layers are stacked in the c-axis direction. The spacing between these adjacent layers is about the same as the grid plane spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from the crystal structure analysis. Therefore, in the following, InGaZn is defined as a portion where the interval between the plaids is 0.28 nm or more and 0.30 nm or less.
It was regarded as the crystal part of the O 4. The plaids correspond to the ab planes of the InGaZnO 4 crystal.

図４１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図４１より、ａ−ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図４１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４１よ
り、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。 FIG. 41 is an example of investigating the average size of the crystal portions (22 to 30 locations) of each sample. The length of the above-mentioned plaid is defined as the size of the crystal portion. From FIG. 41, a-like
It can be seen that in the OS, the crystal portion becomes larger according to the cumulative irradiation amount of electrons related to the acquisition of the TEM image. From FIG. 41, the crystal part (also referred to as the initial nucleus), which had a size of about 1.2 nm at the initial stage of TEM observation, has a cumulative irradiation amount of electrons (e − ) of 4.2 × 10 8 e −.
/ In nm 2 it can be seen that grown to a size of about 1.9 nm. On the other hand, nc
-OS and CAAC-OS, the cumulative dose of the electron from the start electron irradiation is 4.2 × 10 8
It can be seen that there is no change in the size of the crystal part in the range up to e − / nm 2. From FIG. 41, the size of the crystal part of nc-OS and CAAC-OS is determined regardless of the cumulative irradiation amount of electrons.
It can be seen that they are about 1.3 nm and about 1.8 nm, respectively. A Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation. Electron beam irradiation conditions, the acceleration voltage 300 kV, current density 6.7 × 10 5 e - / ( nm 2 · s), the diameter of the irradiated area was 230 nm.

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、
不安定な構造であることがわかる。 As described above, in the a-like OS, growth of the crystal portion may be observed by electron irradiation. On the other hand, in nc-OS and CAAC-OS, almost no growth of the crystal portion due to electron irradiation is observed. That is, the a-like OS is compared with the nc-OS and the CAAC-OS.
It turns out that the structure is unstable.

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶
の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。 Further, since it has a void, the a-like OS has a structure having a lower density than that of nc-OS and CAAC-OS. Specifically, the density of a-like OS is 78.6% or more and less than 92.3% of the density of a single crystal having the same composition. Also, the density of nc-OS and CAAC
The density of -OS is 92.3% or more and less than 100% of the density of a single crystal having the same composition. Oxide semiconductors having a density of less than 78% of a single crystal are difficult to form.

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。 For example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic number ratio], the density of the single crystal InGaZnO 4 having a rhombohedral crystal structure is 6.357 g / cm 3 . Therefore, for example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic number ratio], the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3. .. Further, for example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic number ratio],
The density of nc-OS and the density of CAAC-OS are 5.9 g / cm 3 or more and 6.3 g / cm 3
Is less than.

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。 When a single crystal having the same composition does not exist, the density corresponding to the single crystal in a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. The density corresponding to a single crystal having a desired composition is relative to the ratio of combining single crystals having different compositions.
It may be estimated using a weighted average. However, it is preferable to estimate the density by combining as few types of single crystals as possible.

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。 As described above, oxide semiconductors have various structures, and each has various characteristics. The oxide semiconductor may be, for example, an amorphous oxide semiconductor, a-like OS, nc-OS, or the like.
A laminated film having two or more of CAAC-OS may be used.

＜ＣＡＣの構成＞
以下では、本発明の一態様に用いることができるＣＡＣ（Ｃｌｏｕｄ Ａｌｉｇｎｅｄ
Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明する。 <CAC configuration>
In the following, CAC (Cloud Aligned) that can be used in one aspect of the present invention can be used.
Company) -The configuration of the OS will be described.

ＣＡＣとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好
ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成であ
る。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し
、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２
ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともい
う。 The CAC is, for example, a composition of a material in which the elements constituting the oxide semiconductor are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2 nm or less, or in the vicinity thereof. In the following, in the oxide semiconductor, one or more metal elements are unevenly distributed, and the region having the metal elements is 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 2
The state of being mixed in a size of nm or less or in the vicinity thereof is also called a mosaic shape or a patch shape.

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯともいう。）におけるＣＡＣ−ＩＧＺ
Ｏとは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）
、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ
２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０
よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４Ｏ
Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離
することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２
が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。 For example, CAC-IGZ in In-Ga-Zn oxide (hereinafter, also referred to as IGZO).
O is an indium oxide (hereinafter, InO X1 (X1 is a real number larger than 0)).
, Or indium zinc oxide (hereinafter, In X2 Zn Y2 O Z2 (X2, Y2, and Z)
2 is a real number larger than 0). ) And gallium oxide (hereinafter, GaO X3 (X3 is 0)
A real number larger than). ), Or gallium zinc oxide (hereinafter, Ga X4 Zn Y4 O)
Let it be Z4 (X4, Y4, and Z4 are real numbers greater than 0). ), Etc., and the material is separated into a mosaic shape, which is a mosaic-like InO X1 or In X2 Zn Y2 O Z2.
However, it has a structure that is uniformly distributed in the film (hereinafter, also referred to as cloud-like).

つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ
２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半
導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子
数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は
、第２の領域と比較して、Ｉｎの濃度が高いとする。 That is, CAC-IGZO has a region in which GaO X3 is the main component and In X2 Zn Y2 O Z.
It is a composite oxide semiconductor having a structure in which 2 or a region containing InO X1 as a main component is mixed. In the present specification, for example, the atomic number ratio of In to the element M in the first region is larger than the atomic number ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the region 2.

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。 In addition, IGZO is a common name and may refer to one compound consisting of In, Ga, Zn, and O. As a typical example, InGaO 3 (ZnO) m1 (m1 is a natural number) or In (
Examples thereof include crystalline compounds represented by 1 + x0) Ga (1-x0) O 3 (ZnO) m0 (-1 ≦ x0 ≦ 1, m0 is an arbitrary number).

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、
ＣＡＡＣ構造とは、複数のＩＧＺＯナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては
配向せずに連結した結晶構造である。 The crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC structure. note that,
The CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented on the ab plane.

一方、ＣＡＣは、材料構成に関する。ＣＡＣとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材
料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎ
を主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散
している構成をいう。従って、ＣＡＣにおいて、結晶構造は副次的な要素である。 On the other hand, CAC relates to a material composition. CAC is a region that is partially observed as nanoparticles containing Ga as a main component in a material composition containing In, Ga, Zn, and O, and is partially In.
The regions observed in the form of nanoparticles containing the above as the main component are randomly dispersed in a mosaic pattern. Therefore, in CAC, the crystal structure is a secondary element.

なお、ＣＡＣは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば
、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。 The CAC does not include a laminated structure of two or more types of films having different compositions. For example, it does not include a structure consisting of two layers, a film containing In as a main component and a film containing Ga as a main component.

なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域とは、明確な境界が観察できない場合がある。 In some cases, a clear boundary cannot be observed between the region containing GaO X3 as the main component and the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component.

＜ＣＡＣ−ＩＧＺＯの解析＞
続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結果
について説明する。 <Analysis of CAC-IGZO>
Subsequently, the results of measurement of the oxide semiconductor formed on the substrate by using various measurement methods will be described.

≪試料の構成と作製方法≫
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、酸
化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。な
お、試料は、基板と、基板上の酸化物半導体と、を有する構造である。 ≪Sample composition and preparation method≫
Hereinafter, nine samples according to one aspect of the present invention will be described. Each sample is prepared under different conditions of the substrate temperature at the time of forming the oxide semiconductor and the oxygen gas flow rate ratio. The sample has a structure including a substrate and an oxide semiconductor on the substrate.

各試料の作製方法について、説明する。 The method of preparing each sample will be described.

まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラス
基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。成
膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット（
Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装置
内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。 First, a glass substrate is used as the substrate. Subsequently, a sputtering device is used to form an In-Ga-Zn oxide having a thickness of 100 nm as an oxide semiconductor on a glass substrate. The film formation conditions are that the pressure inside the chamber is 0.6 Pa, and the target is an oxide target (
In: Ga: Zn = 4: 2: 4.1 [atomic number ratio]) is used. Further, 2500 W of AC power is supplied to the oxide target installed in the sputtering apparatus.

なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下、
Ｒ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸素の混合ガス
に対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％、３０％、ま
たは１００％とすることで、９個の試料を作製する。 As a condition for forming the oxide film, the substrate temperature is not intentionally heated (hereinafter referred to as “the temperature”).
R. T. Also called. ), 130 ° C, or 170 ° C. Further, 9 samples are prepared by setting the flow rate ratio of oxygen gas to the mixed gas of Ar and oxygen (hereinafter, also referred to as oxygen gas flow rate ratio) to 10%, 30%, or 100%.

≪Ｘ線回折による解析≫
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏ
ｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製Ｄ
８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２
θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄｅ
ｇ．、走査速度を３．０ｄｅｇ．／分とした。 << Analysis by X-ray diffraction >>
In this item, X-ray diffraction (XRD: X-ray diffraction) is applied to 9 samples.
n) The result of the measurement will be described. As an XRD device, Bruker's D
8 ADVANCE was used. The condition is θ / 2 by the Out-of-plane method.
In the θ scan, the scanning range was set to 15 deg. To 50 deg. , Step width 0.02 de
g. , Scanning speed is 3.0 deg. It was set to / minute.

図６８にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す。
なお、図６８において、上段には成膜時の基板温度条件が１７０℃の試料における測定結
果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜時
の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガス
流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が３
０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料にお
ける測定結果、を示す。 FIG. 68 shows the results of measuring the XRD spectrum using the Out-of-plane method.
In FIG. 68, the upper row shows the measurement result of the sample whose substrate temperature condition at the time of film formation is 170 ° C., the middle row shows the measurement result of the sample whose substrate temperature condition at the time of film formation is 130 ° C., and the lower row shows the measurement result at the time of film formation. The substrate temperature condition is R. T. The measurement result in the sample of is shown. In addition, the left column shows the measurement results for a sample with an oxygen gas flow rate ratio of 10%, and the center column shows the oxygen gas flow rate condition of 3.
The measurement results for the 0% sample and the measurement results for the sample with the oxygen gas flow rate ratio of 100% are shown in the right column.

図６８に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸素
ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。なお
、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向し
た結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌ
ｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。 In the XRD spectrum shown in FIG. 68, the peak intensity near 2θ = 31 ° is increased by increasing the substrate temperature at the time of film formation or increasing the ratio of the oxygen gas flow rate ratio at the time of film formation. The peak near 2θ = 31 ° is a crystalline IGZO compound (CAAC (c-axis aligned crystall) oriented in the c-axis in a direction substantially perpendicular to the surface to be formed or the upper surface.
ine) -Also known as IGZO. ) Is known to be derived from.

また、図６８に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス流
量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、ま
たは、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配向
は見られないことが分かる。 Further, in the XRD spectrum shown in FIG. 68, a clear peak did not appear as the substrate temperature at the time of film formation was lower or the oxygen gas flow rate ratio was smaller. Therefore, it can be seen that in the sample in which the substrate temperature at the time of film formation is low or the oxygen gas flow rate ratio is small, the orientation of the measurement region in the ab plane direction and the c-axis direction is not observed.

≪電子顕微鏡による解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料を
、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）−ＳＴ
ＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓ
ｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−Ｓ
ＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。 ≪Analysis by electron microscope≫
In this item, the substrate temperature at the time of film formation R. T. , And a sample prepared at an oxygen gas flow rate ratio of 10% was used as HAADF (High-Angle Anal Dark Field) -ST.
EM (Scanning Transition Electron Micros)
The results of observation and analysis by copy) will be described below (hereinafter, HAADF-S).
The image acquired by TEM is also referred to as a TEM image. ).

ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、およ
び断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する。
なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ像
の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用
いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。 The results of image analysis of a planar image (hereinafter, also referred to as a planar TEM image) and a sectional image (hereinafter, also referred to as a sectional TEM image) acquired by HAADF-STEM will be described.
The TEM image was observed using the spherical aberration correction function. The HAADF-STEM image was photographed by irradiating an electron beam having an acceleration voltage of 200 kV and a beam diameter of about 0.1 nmφ using an atomic resolution analysis electron microscope JEM-ARM200F manufactured by JEOL Ltd.

図６９（Ａ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試
料の平面ＴＥＭ像である。図６９（Ｂ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス
流量比１０％で作製した試料の断面ＴＥＭ像である。 FIG. 69 (A) shows the substrate temperature R. at the time of film formation. T. , And a planar TEM image of the sample prepared at an oxygen gas flow rate ratio of 10%. FIG. 69 (B) shows the substrate temperature R. at the time of film formation. T. , And a cross-sectional TEM image of a sample prepared at an oxygen gas flow rate ratio of 10%.

≪電子線回折パターンの解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料に
、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電子
線回折パターンを取得した結果について説明する。 ≪Analysis of electron diffraction pattern≫
In this item, the substrate temperature at the time of film formation R. T. , And an electron beam diffraction pattern obtained by irradiating a sample prepared with an oxygen gas flow rate ratio of 10% with an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam) will be described.

図６９（Ａ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製し
た試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒点
ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子線
を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒点
ａ１の結果を図６９（Ｃ）、黒点ａ２の結果を図６９（Ｄ）、黒点ａ３の結果を図６９（
Ｅ）、黒点ａ４の結果を図６９（Ｆ）、および黒点ａ５の結果を図６９（Ｇ）に示す。 The substrate temperature R. at the time of film formation shown in FIG. 69 (A). T. , And in a planar TEM image of the sample prepared at an oxygen gas flow rate ratio of 10%, the electron diffraction patterns shown by the black dots a1, the black dots a2, the black dots a3, the black dots a4, and the black dots a5 are observed. The electron diffraction pattern is observed while irradiating the electron beam and moving it from the position of 0 seconds to the position of 35 seconds at a constant speed. The result of the black point a1 is shown in FIG. 69 (C), the result of the black point a2 is shown in FIG. 69 (D), and the result of the black point a3 is shown in FIG. 69 ().
E), the result of the black point a4 is shown in FIG. 69 (F), and the result of the black point a5 is shown in FIG. 69 (G).

図６９（Ｃ）、図６９（Ｄ）、図６９（Ｅ）、図６９（Ｆ）、および図６９（Ｇ）より、
円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に複
数のスポットが観測できる。 From FIGS. 69 (C), 69 (D), 69 (E), 69 (F), and 69 (G).
A region with high brightness can be observed in a circle (ring shape). In addition, multiple spots can be observed in the ring-shaped area.

また、図６９（Ｂ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で
作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、およ
び黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図６９（Ｈ）、黒点
ｂ２の結果を図６９（Ｉ）、黒点ｂ３の結果を図６９（Ｊ）、黒点ｂ４の結果を図６９（
Ｋ）、および黒点ｂ５の結果を図６９（Ｌ）に示す。 Further, the substrate temperature R.A. at the time of film formation shown in FIG. 69 (B). T. , And in the cross-sectional TEM image of the sample prepared at an oxygen gas flow rate ratio of 10%, the electron diffraction patterns shown by the black spots b1, the black spots b2, the black spots b3, the black spots b4, and the black spots b5 are observed. The result of the black point b1 is shown in FIG. 69 (H), the result of the black point b2 is shown in FIG. 69 (I), the result of the black point b3 is shown in FIG. 69 (J), and the result of the black point b4 is shown in FIG.
The results of K) and the black spot b5 are shown in FIG. 69 (L).

図６９（Ｈ）、図６９（Ｉ）、図６９（Ｊ）、図６９（Ｋ）、および図６９（Ｌ）より、
リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観測
できる。 From FIGS. 69 (H), 69 (I), 69 (J), 69 (K), and 69 (L).
A ring-shaped area with high brightness can be observed. In addition, multiple spots can be observed in the ring-shaped area.

ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行
にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００９
）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳは
、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわか
る。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させ
ると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸およびｂ
軸は配向性を有さないことがわかる。 Here, for example, when an electron beam having a probe diameter of 300 nm is incident on CAAC-OS having a crystal of InGaZnO 4 in parallel with the sample plane, the crystal of InGaZnO 4 (009) is incident.
) A diffraction pattern including spots due to the surface can be seen. That is, it can be seen that the CAAC-OS has a c-axis orientation and the c-axis is oriented in a direction substantially perpendicular to the surface to be formed or the upper surface. On the other hand, when an electron beam having a probe diameter of 300 nm is incident on the same sample perpendicularly to the sample surface, a ring-shaped diffraction pattern is confirmed. That is, the CAAC-OS has a-axis and b.
It can be seen that the axis has no orientation.

また、微結晶を有する酸化物半導体（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような回
折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例えば
５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測される
。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に
）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観測
される場合がある。 In addition, an oxide semiconductor having microcrystals (nano crystalline oxide)
semiconductor ductor. Hereinafter, it is referred to as nc-OS. ) With respect to the large probe diameter (
For example, when electron beam diffraction using an electron beam of 50 nm or more) is performed, a diffraction pattern such as a halo pattern is observed. Further, when nanobeam electron diffraction using an electron beam having a small probe diameter (for example, less than 50 nm) is performed on the nc-OS, a bright spot is observed. Further, when nanobeam electron diffraction is performed on nc-OS, a region having high brightness (in a ring shape) may be observed in a circular motion. Furthermore, multiple bright spots may be observed in the ring-shaped region.

成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折パ
ターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って、
成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回折
パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さない
。 Substrate temperature at the time of film formation R. T. , And the electron diffraction pattern of the sample prepared at an oxygen gas flow rate ratio of 10% has a ring-shaped high-luminance region and a plurality of bright spots in the ring region. Therefore,
Substrate temperature at the time of film formation R. T. , And the sample prepared at an oxygen gas flow rate ratio of 10% has an electron diffraction pattern of nc-OS and has no orientation in the planar direction and the cross-sectional direction.

以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は、
アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異なる
性質を有すると推定できる。 From the above, oxide semiconductors with a low substrate temperature or a small oxygen gas flow rate ratio at the time of film formation are available.
It can be presumed that the oxide semiconductor film having an amorphous structure and the oxide semiconductor film having a single crystal structure have distinctly different properties.

≪元素分析≫
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖ
ｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評価
することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した
試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置と
して日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。な
お、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。 ≪Elemental analysis≫
In this item, energy dispersive X-ray spectroscopy (EDX: Energy Dispersive)
By acquiring and evaluating EDX mapping using eX-ray spectroscopy), the substrate temperature at the time of film formation R. T. , And the results of elemental analysis of the sample prepared at an oxygen gas flow rate ratio of 10% will be described. For the EDX measurement, an energy dispersive X-ray analyzer JED-2300T manufactured by JEOL Ltd. is used as an elemental analyzer. A Si drift detector is used to detect the X-rays emitted from the sample.

ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する試
料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得る
。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷移
、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電子
遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対象
領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得るこ
とができる。 In the EDX measurement, each point in the analysis target region of the sample is irradiated with an electron beam, and the energy and the number of generations of the characteristic X-ray of the sample generated by this are measured to obtain an EDX spectrum corresponding to each point. In the present embodiment, the peak of the EDX spectrum at each point is the electron transition of the In atom to the L shell, the electron transition of the Ga atom to the K shell, the electron transition of the Zn atom to the K shell, and the K shell of the O atom. Attributable to the electron transition to, the ratio of each atom at each point is calculated. By doing this for the analysis target area of the sample, EDX mapping showing the distribution of the ratio of each atom can be obtained.

図７０には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の
断面におけるＥＤＸマッピングを示す。図７０（Ａ）は、Ｇａ原子のＥＤＸマッピング（
全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲とす
る。）である。図７０（Ｂ）は、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原子
の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図７０（
Ｃ）は、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至２
４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図７０（Ａ）、図７０（Ｂ
）、および図７０（Ｃ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で
作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは、
範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように、
明暗で元素の割合を示している。また、図７０に示すＥＤＸマッピングの倍率は７２０万
倍である。 In FIG. 70, the substrate temperature R. at the time of film formation is shown. T. , And EDX mapping in cross section of the sample prepared at an oxygen gas flow rate ratio of 10%. FIG. 70 (A) shows the EDX mapping of Ga atoms (
The ratio of Ga atoms to all atoms is in the range of 1.18 to 18.64 [atomic%]. ). FIG. 70B is an EDX mapping of In atoms (the ratio of In atoms to all atoms is in the range of 9.28 to 33.74 [atomic%]). FIG. 70 (
C) is an EDX mapping of Zn atoms (the ratio of Zn atoms to all atoms is 6.69 to 2).
The range is 4.99 [atomic%]. ). Further, FIGS. 70 (A) and 70 (B).
), And FIG. 70 (C) shows the substrate temperature R. at the time of film formation. T. , And in the cross section of the sample prepared at an oxygen gas flow rate ratio of 10%, the region of the same range is shown. The EDX mapping is
In the range, the more elements to be measured, the brighter it is, and the less elements to be measured, the darker it is.
The ratio of elements is shown in light and dark. The magnification of the EDX mapping shown in FIG. 70 is 7.2 million times.

図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）に示すＥＤＸマッピングでは、画像に
相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％
で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここで
、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）に示す実線で囲む範囲と破線で囲む
範囲に注目する。 In the EDX mapping shown in FIGS. 70 (A), 70 (B), and 70 (C), a relative light-dark distribution is seen in the image, and the substrate temperature R.I. T. , And oxygen gas flow rate ratio 10%
It can be confirmed that each atom has a distribution in the sample prepared in. Here, attention is paid to the range surrounded by the solid line and the range surrounded by the broken line shown in FIGS. 70 (A), 70 (B), and 70 (C).

図７０（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲は
、相対的に明るい領域を多く含む。また、図７０（Ｂ）では実線で囲む範囲は、相対的に
明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。 In FIG. 70A, the range surrounded by the solid line includes many relatively dark areas, and the range surrounded by the broken line includes many relatively bright areas. Further, in FIG. 70B, the range surrounded by the solid line includes many relatively bright regions, and the range surrounded by the broken line includes many relatively dark regions.

つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ原
子が相対的に少ない領域である。ここで、図７０（Ｃ）では、実線で囲む範囲において、
右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲む
範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。 That is, the range surrounded by the solid line is a region having a relatively large number of In atoms, and the range surrounded by a broken line is a region having a relatively small number of In atoms. Here, in FIG. 70 (C), in the range surrounded by the solid line,
The right side is a relatively bright area and the left side is a relatively dark area. Accordingly, the scope surrounded by a solid line is a region such as In X2 Zn Y2 O Z2 or InO X1, as a main component.

また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ原
子が相対的に多い領域である。図７０（Ｃ）では、破線で囲む範囲において、左上の領域
は、相対的に明るい領域であり、右下側の領域は、相対的に暗い領域である。従って、破
線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域で
ある。 Further, the range surrounded by the solid line is a region having a relatively small number of Ga atoms, and the range surrounded by the broken line is a region having a relatively large number of Ga atoms. In FIG. 70C, in the range surrounded by the broken line, the upper left region is a relatively bright region, and the lower right region is a relatively dark region. Therefore, the range surrounded by the broken line is a region whose main component is GaO X3 , Ga X4 Zn Y4 O Z4 , or the like.

また、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）より、Ｉｎ原子の分布は、Ｇａ
原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ２
ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見え
る。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ク
ラウド状に広がって形成されている。 Further, from FIGS. 70 (A), 70 (B), and 70 (C), the distribution of In atoms is Ga.
The region that is relatively more uniformly distributed than the atom and whose main component is InO X1 is In X2.
It seems that Zn Y2 O Z2 is connected to each other through a region containing the main component. As described above, the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component is formed so as to spread like a cloud.

このように、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚｎ酸化
物を、ＣＡＣ−ＩＧＺＯと呼称することができる。 In this way , the region where GaO X3 is the main component and In X2 Zn Y2 O Z2 or InO
An In-Ga-Zn oxide having a structure in which the region containing X1 as a main component is unevenly distributed and mixed can be referred to as CAC-IGZO.

また、ＣＡＣにおける結晶構造は、ｎｃ構造を有する。ＣＡＣが有するｎｃ構造は、電子
線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯに起因する輝点
（スポット）以外にも、数か所以上の輝点（スポット）を有する。または、数か所以上の
輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶構造が定義され
る。 Further, the crystal structure in CAC has an nc structure. The nc structure possessed by CAC has several or more bright spots (spots) in the electron diffraction image in addition to the bright spots (spots) caused by IGZO containing the single crystal, polycrystal, or CAAC structure. Alternatively, the crystal structure is defined as a ring-shaped region with high brightness appearing in addition to several or more bright spots.

また、図７０（Ａ）、図７０（Ｂ）、および図７０（Ｃ）より、ＧａＯＸ３が主成分であ
る領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサイズは
、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお、好ま
しくは、ＥＤＸマッピングにおいて、各金属元素が主成分である領域の径は、１ｎｍ以上
２ｎｍ以下とする。 Further, from FIGS. 70 (A), 70 (B), and 70 (C), the size of the region in which GaO X3 is the main component and the region in which In X2 Zn Y2 O Z2 or InO X1 is the main component. Is observed at 0.5 nm or more and 10 nm or less, or 1 nm or more and 3 nm or less. In EDX mapping, the diameter of the region in which each metal element is the main component is preferably 1 nm or more and 2 nm or less.

以上より、ＣＡＣ−ＩＧＺＯは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構
造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＩＧＺＯは、ＧａＯ
Ｘ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分で
ある領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有
する。従って、ＣＡＣ−ＩＧＺＯを半導体素子に用いた場合、ＧａＯＸ３などに起因する
性質と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する性質とが、相補的に作用
することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現する
ことができる。 From the above, CAC-IGZO has a structure different from that of the IGZO compound in which metal elements are uniformly distributed, and has properties different from those of the IGZO compound. That is, CAC-IGZO is GaO.
It has a structure in which the region containing X3 or the like as the main component and the region containing In X2 Zn Y2 O Z2 or InO X1 as the main component are phase-separated from each other and the region containing each element as the main component is mosaic. .. Therefore, when CAC-IGZO is used for a semiconductor element, the property caused by GaO X3 and the like and the property caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner to achieve a high on-current. ( Ion ) and high field effect mobility (μ) can be realized.

また、ＣＡＣ−ＩＧＺＯを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＩＧＺ
Ｏは、ディスプレイをはじめとするさまざまな半導体装置に最適である。 Further, the semiconductor element using CAC-IGZO has high reliability. Therefore, CAC-IGZ
O is most suitable for various semiconductor devices such as displays.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を
参照して説明する。 (Embodiment 3)
In the present embodiment, an example of a circuit using the transistor of one aspect of the present invention will be described with reference to the drawings.

＜断面構造＞
図４２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図４２（Ａ）において、Ｘ
１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図４２（Ａ）
に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上
部に第２の半導体材料を用いたトランジスタ２１００を有している。図４２（Ａ）では、
第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトラ
ンジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル
長方向の断面、右側がチャネル幅方向の断面である。 <Cross-sectional structure>
FIG. 42A shows a cross-sectional view of the semiconductor device according to one aspect of the present invention. In FIG. 42 (A), X
The 1-X2 direction indicates the channel length direction, and the Y1-Y2 direction indicates the channel width direction. FIG. 42 (A)
The semiconductor device shown in the above has a transistor 2200 using the first semiconductor material at the lower portion and a transistor 2100 using the second semiconductor material at the upper portion. In FIG. 42 (A),
As the transistor 2100 using the second semiconductor material, an example in which the transistor exemplified in the previous embodiment is applied is shown. The left side of the alternate long and short dash line is the cross section in the channel length direction of the transistor, and the right side is the cross section in the channel width direction.

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい
。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含
む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミ
ニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコ
ンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、先の実施の形態で例示したトランジスタを適用することで、Ｓ値（サブ
スレッショルド値）を小さくすることができ、微細なトランジスタとすることが可能であ
る。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電
流が小さい。 It is preferable that the first semiconductor material and the second semiconductor material have different forbidden band widths. For example, the first semiconductor material is a semiconductor material other than an oxide semiconductor (silicon (including strained silicon), germanium, silicon germanium, silicon carbide, gallium arsenide, gallium arsenide, indium phosphate, gallium nitride, organic semiconductor, etc. ), And the second semiconductor material can be an oxide semiconductor. Transistors using single crystal silicon or the like as a material other than oxide semiconductors are easy to operate at high speed. On the other hand, as a transistor using an oxide semiconductor, the S value (subthreshold value) can be reduced by applying the transistor exemplified in the previous embodiment, and it is possible to make a fine transistor. be. Moreover, since the switch speed is high, high-speed operation is possible, and since the off-current is low, the leakage current is small.

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジス
タのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸
化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造な
ど、半導体装置の具体的な構成をここで示すものに限定する必要はない。 The transistor 2200 may be either an n-channel type transistor or a p-channel type transistor, and an appropriate transistor may be used depending on the circuit. Further, other than using the transistor of one aspect of the present invention using an oxide semiconductor, it is not necessary to limit the specific configuration of the semiconductor device such as the material and structure to be used to those shown here.

図４２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体
２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００
とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶
縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線
や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と
、絶縁体２２０４上に配線２２０５と、が設けられている。 In the configuration shown in FIG. 42 (A), the transistor 2100 is provided above the transistor 2200 via the insulator 2201 and the insulator 2207. Also, the transistor 2200
A plurality of wirings 2202 are provided between the transistor 2100 and the transistor 2100. Further, wirings and electrodes provided in the upper layer and the lower layer are electrically connected by a plurality of plugs 2203 embedded in various insulators. Further, an insulator 2204 that covers the transistor 2100 and a wiring 2205 are provided on the insulator 2204.

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、
より高密度に複数の回路を配置することができる。 By stacking two types of transistors in this way, the occupied area of the circuit is reduced.
Multiple circuits can be arranged at a higher density.

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、
トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダング
リングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、
上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１
００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成
する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合
がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化
物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散
を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０
７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上すること
に加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の
信頼性も同時に向上させることができる。 Here, when a silicon-based semiconductor material is used for the transistor 2200 provided in the lower layer,
Hydrogen in the insulator provided in the vicinity of the semiconductor film of the transistor 2200 terminates the dangling bond of silicon, and has the effect of improving the reliability of the transistor 2200. on the other hand,
When an oxide semiconductor is used for the transistor 2100 provided on the upper layer, the transistor 21
Since hydrogen in the insulator provided in the vicinity of the semiconductor film of 00 is one of the factors for generating carriers in the oxide semiconductor, it may be a factor for lowering the reliability of the transistor 2100. Therefore, when a transistor 2100 using an oxide semiconductor is laminated on an upper layer of a transistor 2200 using a silicon-based semiconductor material, it is particularly important to provide an insulator 2207 having a function of preventing hydrogen diffusion between them. It is effective. Insulator 220
In addition to improving the reliability of the transistor 2200 by confining hydrogen in the lower layer, the reliability of the transistor 2100 can be improved at the same time by suppressing the diffusion of hydrogen from the lower layer to the upper layer.

絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。 As the insulator 2207, for example, aluminum oxide, aluminum nitride, gallium oxide, gallium oxide, yttrium oxide, yttrium oxide, hafnium oxide, hafnium oxide, yttria-stabilized zirconia (YSZ) and the like can be used.

また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジ
スタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好まし
い。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸
化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不
純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。した
がって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いる
ことで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止すると
ともに、酸化物半導体膜への水および水素の混入を防止することができる。なお、当該ブ
ロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側
に設けてもよい。 Further, it is preferable to form a block film having a function of preventing the diffusion of hydrogen on the transistor 2100 so as to cover the transistor 2100 including the oxide semiconductor film. As the block film, the same material as the insulator 2207 can be used, and it is particularly preferable to apply aluminum oxide. The aluminum oxide film has a high blocking effect that does not allow the film to permeate both impurities such as hydrogen and water and oxygen. Therefore, by using the aluminum oxide film as the block film covering the transistor 2100, it is possible to prevent the desorption of oxygen from the oxide semiconductor film contained in the transistor 2100 and to mix water and hydrogen into the oxide semiconductor film. Can be prevented. The block film may be used by laminating the insulator 2204, or may be provided under the insulator 2204.

なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図４２（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半
導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には
、絶縁体が設けられていてもよい。なお、凸部は、先端が細くなくてもよく、例えば、略
直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の
凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設
けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成
されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発
明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、
凸部を有する半導体領域を形成しても構わない。 The transistor 2200 can be not only a planar type transistor but also various types of transistors. For example, a transistor such as a FIN (fin) type or a TRI-GATE (trigate) type can be used. An example of a cross section in that case,
It is shown in FIG. 42 (D). An insulator 2212 is provided on the semiconductor substrate 2211. The semiconductor substrate 2211 has a convex portion (also referred to as a fin) having a thin tip. An insulator may be provided on the convex portion. The convex portion does not have to have a thin tip, and may be, for example, a convex portion of a substantially rectangular parallelepiped or a convex portion having a thick tip. A gate insulator 2214 is provided on the convex portion of the semiconductor substrate 2211, and a gate electrode 2213 is provided on the gate insulator 2214. A source region and a drain region 2215 are formed on the semiconductor substrate 2211. Although the example in which the semiconductor substrate 2211 has a convex portion is shown here, the semiconductor device according to one aspect of the present invention is not limited to this. For example, processing an SOI substrate
A semiconductor region having a convex portion may be formed.

＜回路構成例＞
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続する
ことにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装
置を用いることにより実現できる回路構成の例を説明する。 <Circuit configuration example>
In the above configuration, various circuits can be configured by appropriately connecting the electrodes of the transistor 2100 and the transistor 2200. Hereinafter, an example of a circuit configuration that can be realized by using the semiconductor device of one aspect of the present invention will be described.

＜ＣＭＯＳインバータ回路＞
図４２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。 <CMOS inverter circuit>
In the circuit diagram shown in FIG. 42B, a so-called CMO in which a p-channel type transistor 2200 and an n-channel type transistor 2100 are connected in series and their respective gates are connected.
The configuration of the S inverter is shown.

＜ＣＭＯＳアナログスイッチ＞
また、図４２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるＣＭＯＳアナログスイッチとして機能させることができる。 <CMOS analog switch>
Further, the circuit diagram shown in FIG. 42C shows a configuration in which the source and drain of the transistor 2100 and the transistor 2200 are connected. With such a configuration,
It can function as a so-called CMOS analog switch.

＜記憶装置の例＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４３
に示す。 <Example of storage device>
FIG. 43 is an example of a semiconductor device (storage device) that uses a transistor, which is one aspect of the present invention, can retain stored contents even when power is not supplied, and has no limit on the number of writes.
Shown in.

図４３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第
２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。
なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いる
ことができる。 The semiconductor device shown in FIG. 43A has a transistor 3200 using a first semiconductor material, a transistor 3300 using a second semiconductor material, and a capacitive element 3400.
As the transistor 3300, the transistor described in the previous embodiment can be used.

図４３（Ｂ）に図４３（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置
では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲート
を設けない構成であってもよい。 FIG. 43 (B) shows a cross-sectional view of the semiconductor device shown in FIG. 43 (A). Although the semiconductor device in the cross-sectional view shows a configuration in which the transistor 3300 is provided with a back gate, a configuration in which the back gate is not provided may be used.

トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジ
スタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要と
しない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可
能となるため、消費電力を十分に低減することができる。 The transistor 3300 is a transistor in which a channel is formed in a semiconductor having an oxide semiconductor. Since the transistor 3300 has a small off current, it is possible to retain the stored contents for a long period of time by using the transistor 3300. That is, it is possible to use a semiconductor storage device that does not require a refresh operation or has an extremely low frequency of refresh operations, so that power consumption can be sufficiently reduced.

図４３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、ト
ランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の
第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と
電気的に接続されている。 In FIG. 43A, the first wiring 3001 is electrically connected to the source electrode of the transistor 3200, and the second wiring 3002 is electrically connected to the drain electrode of the transistor 3200. Further, the third wiring 3003 is electrically connected to one of the source electrode and the drain electrode of the transistor 3300, and the fourth wiring 3004 is electrically connected to the gate electrode of the transistor 3300. Then, the gate electrode of the transistor 3200 is electrically connected to the other of the source electrode or the drain electrode of the transistor 3300 and the first terminal of the capacitive element 3400, and the fifth wiring 3005 is the second terminal of the capacitive element 3400. Is electrically connected to.

図４３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。 In the semiconductor device shown in FIG. 43A, information can be written, held, and read as follows by taking advantage of the feature that the potential of the gate electrode of the transistor 3200 can be held.

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。 Writing and retaining information will be described. First, the potential of the fourth wiring 3004 is set to the potential at which the transistor 3300 is turned on, and the transistor 3300 is turned on. As a result, the potential of the third wiring 3003 is given to the gate electrode of the transistor 3200 and the capacitive element 3400. That is, on the gate electrode of the transistor 3200,
A given charge is given (writing). Here, it is assumed that one of the charges giving two different potential levels (hereinafter referred to as Low level charge and High level charge) is given. After that, the potential of the fourth wiring 3004 is set to the potential at which the transistor 3300 is turned off, and the transistor 3300 is turned off, so that the electric charge given to the gate electrode of the transistor 3200 is retained (retained).

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。 Since the off-current of the transistor 3300 is extremely small, the charge of the gate electrode of the transistor 3200 is retained for a long time.

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位
をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００
のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈ
は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見か
けのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、
トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をい
うものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の
電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別
できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第
５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電
位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままであ
る。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み
出すことができる。 Next, reading information will be described. When a predetermined potential (constant potential) is applied to the first wiring 3001 and an appropriate potential (reading potential) is applied to the fifth wiring 3005, the amount of charge held in the gate electrode of the transistor 3200 is increased. , The second wiring 3002 takes different potentials. Generally, assuming that the transistor 3200 is an n-channel type, the transistor 3200
Apparent threshold V th_H when high level charge is applied to the gate electrode of
This is because it is lower than the apparent threshold value Vth_L when the low level charge is applied to the gate electrode of the transistor 3200. Here, the apparent threshold voltage is
It refers to the potential of the fifth wiring 3005 required to put the transistor 3200 in the “on state”. Therefore, by setting the potential of the fifth wiring 3005 to the potential V 0 between V th_H and V th_L , the charge given to the gate electrode of the transistor 3200 can be discriminated. For example, in the case of writing with a high level charge, if the potential of the fifth wiring 3005 becomes V 0 (> V th_H ), the transistor 3200 is in the “on state”. When the Low level charge is given, the transistor 3200 remains in the "off state" even if the potential of the fifth wiring 3005 becomes V 0 (<V th_L). Therefore, by discriminating the potential of the second wiring 3002, the retained information can be read out.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。例えば情報を読み出さないメモリセルにおいては、ゲートの状
態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、すなわち、Ｖｔ
ｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみ
を読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ゲ
ートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、すなわ
ち、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで所望のメモリセルの
情報のみを読み出せる構成とすればよい。 When the memory cells are arranged in an array and used, it is necessary to be able to read only the information of the desired memory cells. For example, in the memory cell not read the information, the potential at which the transistor 3200 regardless of the state of the gate becomes "OFF state", ie, V t
By applying a potential smaller than h_H to the fifth wiring 3005, only the information of the desired memory cell may be read out. Alternatively, in a memory cell that does not read information, a desired memory is provided by giving the fifth wiring 3005 a potential that causes the transistor 3200 to be “on” regardless of the gate state, that is, a potential larger than Vth_L. Only the cell information may be read out.

図４３（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４３（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。 FIG. 43 (A) is that the semiconductor device shown in FIG. 43 (C) is not provided with the transistor 3200.
) Is different. In this case as well, the information can be written and held by the same operation as described above.

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮
遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と
容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変
化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（
あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。 Next, reading information will be described. When the transistor 3300 is turned on, the floating third wiring 3003 and the capacitive element 3400 are electrically connected, and the charge is redistributed between the third wiring 3003 and the capacitive element 3400. As a result, the potential of the third wiring 3003 changes. The amount of change in the potential of the third wiring 3003 is the potential of the first terminal of the capacitive element 3400 (
Alternatively, it takes a different value depending on the electric charge stored in the capacitive element 3400).

例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電
位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（Ｃ
Ｂ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。 For example, the potential of the first terminal of the capacitive element 3400 is V, the capacitance of the capacitive element 3400 is C, and the third.
Assuming that the capacitance component of the wiring 3003 is CB and the potential of the third wiring 3003 before the charge is redistributed is VB0, the potential of the third wiring 3003 after the charge is redistributed is (CB ×).
VB0 + C × V) / (CB + C). Therefore, assuming that the potential of the first terminal of the capacitive element 3400 takes two states of V1 and V0 (V1> V0) as the state of the memory cell, the third wiring 3003 when the potential V1 is held is held. Potential (= (CB x VB0 + C x V1)
/ (CB + C)) is the potential of the third wiring 3003 when the potential V0 is held (= (C).
It can be seen that it is higher than B × VB0 + C × V0) / (CB + C)).

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。 Then, the information can be read out by comparing the potential of the third wiring 3003 with a predetermined potential.

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。 In this case, a transistor to which the first semiconductor material is applied is used for the drive circuit for driving the memory cell, and a transistor to which the second semiconductor material is applied is laminated and provided on the drive circuit as the transistor 3300. And it is sufficient.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。 In the semiconductor device shown in the present embodiment, it is possible to retain the stored contents for an extremely long period of time by applying a transistor using an oxide semiconductor and having an extremely small off-current to the channel forming region. That is, the refresh operation becomes unnecessary, or the frequency of the refresh operation can be made extremely low, so that the power consumption can be sufficiently reduced. Further, even when there is no power supply (however, it is desirable that the potential is fixed), it is possible to retain the stored contents for a long period of time.

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。 Further, the semiconductor device shown in the present embodiment does not require a high voltage for writing information, and there is no problem of deterioration of the element. For example, unlike conventional non-volatile memory, there is no need to inject electrons into the floating gate or withdraw electrons from the floating gate.
There is no problem such as deterioration of the gate insulating layer. That is, in the semiconductor device according to the disclosed invention, there is no limit to the number of rewritable times, which is a problem in the conventional non-volatile memory, and the reliability is dramatically improved. Further, since information is written depending on whether the transistor is on or off, high-speed operation can be easily realized.

本実施の形態に示す半導体装置を用いることで、低消費電力であり、また高容量（例えば
１テラビット以上）の記憶装置を作製することができる。 By using the semiconductor device shown in the present embodiment, it is possible to manufacture a storage device having low power consumption and high capacity (for example, 1 terabit or more).

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない
。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗
素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、
発明の一態様を構成することが可能な場合がある。 In this specification and the like, active elements (transistors, diodes, etc.) and passive elements (passive elements, etc.)
It may be possible for a person skilled in the art to configure one aspect of the invention without specifying the connection destination for all the terminals of the capacitive element, the resistance element, etc.). That is, it can be said that one aspect of the invention is clear without specifying the connection destination. When the content in which the connection destination is specified is described in the present specification or the like, it can be determined that one aspect of the invention in which the connection destination is not specified is described in the present specification or the like. There is. In particular, when a plurality of cases can be considered as the connection destination of the terminal, it is not necessary to limit the connection destination of the terminal to a specific place. Therefore, by specifying the connection destination of only some terminals of active elements (transistors, diodes, etc.), passive elements (capacitive elements, resistance elements, etc.), etc.,
It may be possible to construct one aspect of the invention.

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。 In the present specification and the like, a person skilled in the art may be able to specify the invention if at least the connection destination is specified for a certain circuit. Alternatively, a person skilled in the art may be able to specify the invention if at least the function is specified for a certain circuit. That is, it can be said that one aspect of the invention is clear if the function is specified. Then, it may be possible to determine that one aspect of the invention whose function has been specified is described in the present specification or the like. Therefore, for a certain circuit, if the connection destination is specified without specifying the function, it is disclosed as one aspect of the invention, and one aspect of the invention can be configured. Alternatively, for a certain circuit, if the function is specified without specifying the connection destination, it is disclosed as one aspect of the invention, and one aspect of the invention can be configured.

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオード
など）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体、有機材
料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面ま
たは文章において、その一部分を取り出して、発明の一態様を構成することが可能である
ものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有し
て構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量
素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ
個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を
抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（
Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）
の要素を抜き出して、発明の一態様を構成することは可能である。 In the present specification and the like, it is possible to take out a part of the figure or text described in one embodiment to form one aspect of the invention. therefore,
When a figure or text describing a certain part is described, the content obtained by extracting the figure or text of the part is also disclosed as one aspect of the invention, and it is possible to constitute one aspect of the invention. Suppose there is. Therefore, for example, active elements (transistors, diodes, etc.), wiring, passive elements (capacitive elements, resistance elements, etc.), conductive layers, insulating layers, semiconductors, organic materials, inorganic materials, parts, devices, operating methods, manufacturing methods, etc. It is possible to take out a part of a drawing or text in which one or more of them are described to constitute one aspect of the invention. For example, from a circuit diagram composed of N circuit elements (transistors, capacitive elements, etc.), M (M is an integer, M <N) circuit elements (transistors, capacitive elements, etc.) Etc.) can be extracted to construct one aspect of the invention. As another example, N
It is possible to extract M layers (M is an integer and M <N) from a cross-sectional view having multiple layers (N is an integer) to form one aspect of the invention. As yet another example, N pieces (
From the flowchart composed of elements (N is an integer), M (M is an integer, M <N).
It is possible to construct one aspect of the invention by extracting the elements of.

＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。 <Image pickup device>
Hereinafter, the image pickup apparatus according to one aspect of the present invention will be described.

図４４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装
置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回
路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列
（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。
周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複
数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有す
る。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０およ
び周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある
。例えば、周辺回路２６０は周辺回路の一部といえる。 FIG. 44A is a plan view showing an example of the image pickup apparatus 200 according to one aspect of the present invention. The image pickup apparatus 200 includes a pixel unit 210, a peripheral circuit 260 for driving the pixel unit 210, a peripheral circuit 270, a peripheral circuit 280, and a peripheral circuit 290. The pixel unit 210 has a plurality of pixels 211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
The peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 each have a function of connecting to a plurality of pixels 211 and supplying a signal for driving the plurality of pixels 211. In this specification and the like, the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, the peripheral circuit 290, and the like may be referred to as a "peripheral circuit" or a "drive circuit". For example, the peripheral circuit 260 can be said to be a part of the peripheral circuit.

また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよ
い。また、周辺回路は、その一部または全部にＩＣチップ等の半導体装置を用いてもよい
。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路
２９０のいずれか一以上を省略してもよい。 Further, the peripheral circuit has at least one of a logic circuit, a switch, a buffer, an amplifier circuit, or a conversion circuit. Further, the peripheral circuit may be formed on the substrate on which the pixel portion 210 is formed. Further, a semiconductor device such as an IC chip may be used for a part or all of the peripheral circuit. As the peripheral circuit, any one or more of the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 may be omitted.

また、図４４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素
２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。 Further, as shown in FIG. 44 (B), the pixels 211 may be tilted and arranged in the pixel unit 210 included in the image pickup apparatus 200. By arranging the pixels 211 at an angle, the pixel spacing (pitch) in the row direction and the column direction can be shortened. Thereby, the quality of the image pickup in the image pickup apparatus 200 can be further improved.

＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副
画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。 <Pixel configuration example 1>
One pixel 211 of the image pickup apparatus 200 is composed of a plurality of sub-pixels 212, and a color image display is realized by combining each sub-pixel 212 with a filter (color filter) that transmits light in a specific wavelength band. You can get the information for.

図４５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図
４５（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設
けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光
を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともい
う）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２
（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして
機能させることができる。 FIG. 45A is a plan view showing an example of pixels 211 for acquiring a color image. The pixel 211 shown in FIG. 45 (A) is a sub-pixel 212 (hereinafter, also referred to as “sub-pixel 212R”) provided with a color filter that transmits light in the wavelength band of red (R), and a wavelength of green (G). Sub-pixel 212 (hereinafter also referred to as "sub-pixel 212G") provided with a color filter that transmits light in the band and sub-pixel 212 provided with a color filter that transmits light in the wavelength band of blue (B).
(Hereinafter, also referred to as "sub-pixel 212B"). The sub-pixel 212 can function as a photo sensor.

副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５
３に接続している。また、本明細書等において、例えばｎ行目（ｎは１以上ｐ以下の整数
）の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］
および配線２４９［ｎ］と記載する。また、例えばｍ列目（ｍは１以上ｑ以下の整数）の
画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４５（Ａ
）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２
５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画
素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は
、上記配線を介して周辺回路と電気的に接続される。 The sub-pixel 212 (sub-pixel 212R, sub-pixel 212G, and sub-pixel 212B) is connected to the wiring 23.
1. It is electrically connected to the wiring 247, the wiring 248, the wiring 249, and the wiring 250. Further, the sub-pixel 212R, the sub-pixel 212G, and the sub-pixel 212B are each independently wired 25.
It is connected to 3. Further, in the present specification and the like, for example, the wiring 248 and the wiring 249 connected to the pixel 211 of the nth line (n is an integer of 1 or more and p or less) are connected to the wiring 248 [n], respectively.
And wiring 249 [n]. Further, for example, the wiring 253 connected to the pixel 211 in the mth column (m is an integer of 1 or more and q or less) is described as wiring 253 [m]. In addition, FIG. 45 (A)
), The wiring 253 connected to the sub-pixel 212R of the pixel 211 in the m-th row is wired 2.
The wiring 253 connected to 53 [m] R and the sub-pixel 212G is described as wiring 253 [m] G, and the wiring 253 connecting to the sub-pixel 212B is described as wiring 253 [m] B. The sub-pixel 212 is electrically connected to the peripheral circuit via the above wiring.

また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフ
ィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する
。図４５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に
配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に
配置された画素２１１が有する副画素２１２の接続例を示す。図４５（Ｂ）において、ｎ
行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイ
ッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ
＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また
、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂが
スイッチ２０３を介して接続されている。 Further, the image pickup apparatus 200 has a configuration in which sub-pixels 212 of adjacent pixels 211 provided with color filters that transmit light in the same wavelength band are electrically connected to each other via a switch. In FIG. 45 (B), the sub-pixel 212 of the pixel 211 arranged in n rows (n is an integer of 1 or more and p or less) and m column (m is an integer of 1 or more and q or less) is adjacent to the pixel 211. An example of connection of the sub-pixel 212 included in the pixel 211 arranged in n + 1 rows and m columns is shown. In FIG. 45 (B), n
The sub-pixel 212R arranged in the row m column and the sub-pixel 212R arranged in the n + 1 row m column are connected via the switch 201. Further, the sub-pixels 212G arranged in n rows and m columns and n
The sub-pixels 212G arranged in +1 row and m column are connected via the switch 202. Further, the sub-pixel 212B arranged in the n rows and m columns and the sub pixel 212B arranged in the n + 1 rows and m columns are connected via the switch 203.

なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定さ
れず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、フルカラー画像を取得することができる。 The color filter used for the sub-pixel 212 is not limited to red (R), green (G), and blue (B), and transmits light of cyan (C), yellow (Y), and magenta (M), respectively. A color filter may be used. A full-color image can be acquired by providing the sub-pixel 212 for detecting light of three different wavelength bands in one pixel 211.

または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副
画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ
）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加え
て、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１
１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２
１２を設けることで、取得した画像の色の再現性をさらに高めることができる。 Alternatively, in addition to the sub-pixel 212 provided with a color filter that transmits red (R), green (G), and blue (B) light, a color filter that transmits yellow (Y) light is provided. The pixel 211 having the sub-pixel 212 may be used. Or, cyan (C) and yellow (Y), respectively.
) And the sub-pixel 212 provided with the color filter that transmits the light of magenta (M), and the pixel 21 having the sub-pixel 212 provided with the color filter that transmits the light of blue (B).
1 may be used. Sub-pixel 2 that detects four types of light in different wavelength bands in one pixel 211
By providing 12, the color reproducibility of the acquired image can be further improved.

また、例えば、図４５（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の
波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２
の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比
（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、
画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。 Further, for example, in FIG. 45A, a sub-pixel 212 for detecting light in the red wavelength band, a sub-pixel 212 for detecting light in the green wavelength band, and a sub-pixel 212 for detecting light in the blue wavelength band.
The pixel number ratio (or light receiving area ratio) of the above does not have to be 1: 1: 1. For example, a Bayer array may be used in which the pixel number ratio (light receiving area ratio) is red: green: blue = 1: 2: 1. or,
The pixel number ratio (light receiving area ratio) may be red: green: blue = 1: 6: 1.

なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば
、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮
像装置２００の信頼性を高めることができる。 The number of sub-pixels 212 provided in the pixel 211 may be one, but two or more are preferable. For example, by providing two or more sub-pixels 212 that detect light in the same wavelength band, redundancy can be increased and the reliability of the image pickup apparatus 200 can be improved.

また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。 In addition, IR (IR: Infrared) that absorbs or reflects visible light and transmits infrared light.
By using a filter, it is possible to realize an image pickup apparatus 200 that detects infrared light.

また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。 Further, by using an ND (ND: Neutral Density) filter (neutral density filter), it is possible to prevent output saturation that occurs when a large amount of light is incident on the photoelectric conversion element (light receiving element). By using a combination of ND filters having different amounts of dimming, the dynamic range of the image pickup apparatus can be increased.

また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４６の
断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レン
ズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図４６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５
４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２
３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。 In addition to the filter described above, a lens may be provided on the pixel 211. Here, an example of arranging the pixels 211, the filter 254, and the lens 255 will be described with reference to the cross-sectional view of FIG. By providing the lens 255, the photoelectric conversion element can efficiently receive the incident light. Specifically, as shown in FIG. 46 (A), the lens 255 and the filter 25 formed on the pixel 211 are formed.
4 (filter 254R, filter 254G and filter 254B), and pixel circuit 2
The structure can be such that the light 256 is incident on the photoelectric conversion element 220 through 30 or the like.

ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の
一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように光電
変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０
が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を
光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供すること
ができる。 However, as shown in the area surrounded by the alternate long and short dash line, a part of the light 256 indicated by the arrow may be shielded by a part of the wiring 257. Therefore, as shown in FIG. 46B, the lens 255 and the filter 254 are arranged on the photoelectric conversion element 220 side, and the photoelectric conversion element 220 is arranged.
However, a structure that efficiently receives light 256 is preferable. By incident light 256 on the photoelectric conversion element 220 from the photoelectric conversion element 220 side, it is possible to provide an image pickup apparatus 200 having high detection sensitivity.

図４６に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。 As the photoelectric conversion element 220 shown in FIG. 46, a photoelectric conversion element having a pn-type junction or a pin-type junction may be used.

また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。 Further, the photoelectric conversion element 220 may be formed by using a substance having a function of absorbing radiation and generating electric charges. Examples of the substance having a function of absorbing radiation and generating an electric charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, and zinc cadmium alloy.

例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、
Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。 For example, when selenium is used for the photoelectric conversion element 220, in addition to visible light, ultraviolet light, and infrared light,
Photoelectric conversion element 2 having a light absorption coefficient over a wide wavelength band such as X-rays and gamma rays
20 can be realized.

ここで、撮像装置２００が有する１つの画素２１１は、図４５に示す副画素２１２に加え
て、第１のフィルタを有する副画素２１２を有してもよい。 Here, one pixel 211 of the image pickup apparatus 200 may have a sub-pixel 212 having a first filter in addition to the sub-pixel 212 shown in FIG. 45.

＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。 <Pixel configuration example 2>
Hereinafter, an example in which a pixel is configured by using a transistor using silicon and a transistor using an oxide semiconductor will be described.

図４７（Ａ）、図４７（Ｂ）は、撮像装置を構成する素子の断面図である。 47 (A) and 47 (B) are cross-sectional views of the elements constituting the image pickup apparatus.

図４７（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトラ
ンジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトラ
ンジスタ３５３、およびシリコン基板３００に設けられた、アノード３６１と、カソード
３６２を有するフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード
３６０は、種々のプラグ３７０および配線３７１、配線３７２、配線３７３と電気的な接
続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介
してプラグ３７０と電気的に接続を有する。 The image pickup apparatus shown in FIG. 47 (A) is provided on a transistor 351 using silicon provided on a silicon substrate 300, a transistor 353 using an oxide semiconductor laminated on the transistor 351 and a silicon substrate 300. Includes an anode 361 and a photodiode 360 having a cathode 362. Each transistor and photodiode 360 has electrical connections to various plugs 370 and wiring 371, wiring 372, wiring 373. Also, the anode 361 of the photodiode 360 has an electrical connection to the plug 370 via the low resistance region 363.

また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイ
オード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３
２０と、層３２０と接して設けられ、トランジスタ３５３を有する層３３０と、層３３０
と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。 Further, the image pickup apparatus is provided in contact with the layer 310 having the transistor 351 and the photodiode 360 provided on the silicon substrate 300, and the layer 3 having the wiring 371.
20 and layer 330 provided in contact with layer 320 and having a transistor 353, and layer 330.
It is provided in contact with and includes a layer 340 having a wiring 372 and a wiring 373.

なお、図４７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３
５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする
。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保するこ
とができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオー
ド３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。 In an example of the cross-sectional view of FIG. 47 (A), the transistor 3 is formed on the silicon substrate 300.
The configuration is such that the light receiving surface of the photodiode 360 is provided on the surface opposite to the surface on which the 51 is formed. With this configuration, it is possible to secure an optical path without being affected by various transistors and wiring. Therefore, it is possible to form a pixel having a high aperture ratio. The light receiving surface of the photodiode 360 may be the same as the surface on which the transistor 351 is formed.

なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層３１０を
、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し
、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。 When a pixel is formed by using a transistor using an oxide semiconductor, the layer 310 may be a layer having a transistor using an oxide semiconductor. Alternatively, the layer 310 may be omitted, and the pixel may be composed only of a transistor using an oxide semiconductor.

また、図４７（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層
３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。 Further, in the cross-sectional view of FIG. 47 (A), the photodiode 360 provided in the layer 310 and the transistor provided in the layer 330 can be formed so as to overlap each other. Then, the degree of pixel integration can be increased. That is, the resolution of the image pickup apparatus can be increased.

また、図４７（Ｂ）は、撮像装置は層３４０側にフォトダイオード３６５をトランジスタ
の上に配置した構造とすることができる。図４７（Ｂ）において、例えば層３１０には、
シリコンを用いたトランジスタ３５１を有し、層３２０には配線３７１を有し、層３３０
には酸化物半導体を用いたトランジスタ３５３、絶縁層３８０を有し、層３４０にはフォ
トダイオード３６５を有しており、配線３７３と、プラグ３７０を介した配線３７４と電
気的に接続している。 Further, in FIG. 47B, the image pickup apparatus can have a structure in which the photodiode 365 is arranged on the transistor on the layer 340 side. In FIG. 47 (B), for example, the layer 310 is
It has a transistor 351 made of silicon, layer 320 has wiring 371, and layer 330.
The transistor 353 using an oxide semiconductor and the insulating layer 380 are provided, and the photodiode 365 is provided in the layer 340, which is electrically connected to the wiring 373 and the wiring 374 via the plug 370. ..

図４７（Ｂ）に示す素子構成とすることで、開口率を向上させることができる。 By adopting the element configuration shown in FIG. 47 (B), the aperture ratio can be improved.

また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いた
ｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体
３６８、ｉ型の半導体３６７、およびｐ型の半導体３６６が順に積層された構成を有して
いる。ｉ型の半導体３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半
導体３６６およびｎ型の半導体３６８には、それぞれの導電型を付与するドーパントを含
む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光
電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な
可視光を検知しやすい。 Further, as the photodiode 365, a pin type diode element using an amorphous silicon film, a microcrystalline silicon film, or the like may be used. The photodiode 365 has a configuration in which an n-type semiconductor 368, an i-type semiconductor 367, and a p-type semiconductor 366 are laminated in this order. It is preferable to use amorphous silicon for the i-type semiconductor 367. Further, as the p-type semiconductor 366 and the n-type semiconductor 368, amorphous silicon or microcrystalline silicon containing a dopant that imparts the respective conductive types can be used. The photodiode 365 having amorphous silicon as a photoelectric conversion layer has high sensitivity in the wavelength region of visible light and can easily detect weak visible light.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態４）
本実施の形態では、上述の実施の形態で説明した酸化物半導体層を有したトランジスタ（
ＯＳトランジスタ）を適用可能な回路構成の一例について、図４８乃至５１を用いて説明
する。 (Embodiment 4)
In the present embodiment, the transistor having the oxide semiconductor layer described in the above-described embodiment (
An example of a circuit configuration to which the OS transistor) can be applied will be described with reference to FIGS. 48 to 51.

図４８（Ａ）には、メモリ、ＦＰＧＡ、ＣＰＵなどに適用することができるインバータの
回路図を示す。インバータ２８００は、入力端子ＩＮに与える信号の論理を反転した信号
を出力端子ＯＵＴに出力する。インバータ２８００は、複数のＯＳトランジスタを有する
。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。 FIG. 48A shows a circuit diagram of an inverter that can be applied to a memory, FPGA, CPU, or the like. The inverter 2800 outputs a signal obtained by inverting the logic of the signal given to the input terminal IN to the output terminal OUT. The inverter 2800 has a plurality of OS transistors. The signal SBG is a signal capable of switching the electrical characteristics of the OS transistor.

図４８（Ｂ）は、インバータ２８００の一例となる回路図である。インバータ２８００は
、ＯＳトランジスタ２８１０、およびＯＳトランジスタ２８２０を有する。インバータ２
８００は、ｎチャネル型で作製することができ、所謂単極性の回路構成とすることができ
る。単極性の回路構成でインバータを作製できるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路でインバータ（Ｃ
ＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。 FIG. 48B is a circuit diagram as an example of the inverter 2800. The inverter 2800 has an OS transistor 2810 and an OS transistor 2820. Inverter 2
The 800 can be manufactured in an n-channel type, and can have a so-called unipolar circuit configuration. CMOS (Complement) can be manufactured with a unipolar circuit configuration.
Inverter (C) in ary Metal Oxide Semiconductor circuit
Compared with the case of manufacturing a MOS inverter), it can be manufactured at a lower cost.

なおＯＳトランジスタを有するインバータ２８００は、Ｓｉトランジスタで構成されるＣ
ＭＯＳ回路上に配置することもできる。インバータ２８００は、ＣＭＯＳの回路構成に重
ねて配置できるため、インバータ２８００を追加する分の回路面積の増加を抑えることが
できる。 The inverter 2800 having an OS transistor is a C composed of a Si transistor.
It can also be placed on a MOS circuit. Since the inverter 2800 can be arranged so as to be superimposed on the CMOS circuit configuration, it is possible to suppress an increase in the circuit area due to the addition of the inverter 2800.

ＯＳトランジスタ２８１０、ＯＳトランジスタ２８２０は、フロントゲートとして機能す
る第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一
方として機能する第１端子、ソースまたはドレインの他方として機能する第２端子を有す
る。 The OS transistor 2810 and the OS transistor 2820 have a first gate that functions as a front gate, a second gate that functions as a back gate, a first terminal that functions as one of a source or a drain, and a first that functions as the other of the source or drain. It has two terminals.

ＯＳトランジスタ２８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ２
８１０の第２ゲートは、信号ＳＢＧを伝える配線に接続される。ＯＳトランジスタ２８１
０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ２８１０の第
２端子は、出力端子ＯＵＴに接続される。 The first gate of the OS transistor 2810 is connected to the second terminal. OS transistor 2
The second gate of 810 is connected to the wiring that transmits the signal SBG. OS transistor 281
The first terminal of 0 is connected to the wiring that gives the voltage VDD. The second terminal of the OS transistor 2810 is connected to the output terminal OUT.

ＯＳトランジスタ２８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジス
タ２８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第
１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ２８２０の第２端子は、電圧
ＶＳＳを与える配線に接続される。 The first gate of the OS transistor 2820 is connected to the input terminal IN. The second gate of the OS transistor 2820 is connected to the input terminal IN. The first terminal of the OS transistor 2820 is connected to the output terminal OUT. The second terminal of the OS transistor 2820 is connected to a wiring that gives a voltage VSS.

図４８（Ｃ）は、インバータ２８００の動作を説明するためのタイミングチャートである
。図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの
信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ２８１０の閾値電圧の変化に
ついて示している。 FIG. 48C is a timing chart for explaining the operation of the inverter 2800. In the timing chart of FIG. 48 (C), the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, and indicates a change in the signal waveform, and the threshold voltage of the OS transistor 2810 of the signal S BG.

信号ＳＢＧはＯＳトランジスタ２８１０の第２ゲートに与えることで、ＯＳトランジスタ
２８１０の閾値電圧を制御することができる。 Signal S BG is by giving the second gate of the OS transistor 2810, it is possible to control the threshold voltage of the OS transistor 2810.

信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラ
スシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えるこ
とで、ＯＳトランジスタ２８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることがで
きる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ２８１０は
閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。 Signal S BG has a voltage V BG_B for voltage V BG_A for causing negative shift of the threshold voltage, the threshold voltage is positive shift. By applying the voltage VBG_A to the second gate, the OS transistor 2810 can be negatively shifted to the threshold voltage VTH_A. Further, by applying the voltage V BG_B to the second gate, the OS transistor 2810 can be positively shifted to the threshold voltage V TH_B.

前述の説明を可視化するために、図４９（Ａ）には、トランジスタの電気特性の一つであ
る、Ｖｇ−Ｉｄカーブのグラフを示す。 In order to visualize the above description, FIG. 49A shows a graph of the Vg-Id curve, which is one of the electrical characteristics of the transistor.

上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａの
ように大きくすることで、図４９（Ａ）中の破線２８４０で表される曲線にシフトさせる
ことができる。また、上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電
圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図４９（Ａ）中の実線２８４１で表され
る曲線にシフトさせることができる。図４９（Ａ）に示すように、ＯＳトランジスタ２８
１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えるこ
とで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。 The electrical characteristics of the OS transistor 2810 described above can be shifted to the curve represented by the broken line 2840 in FIG. 49 (A) by increasing the voltage of the second gate as in the voltage VBG_A. Further, the electrical characteristics of the OS transistor 2810 described above can be shifted to the curve represented by the solid line 2841 in FIG. 49 (A) by reducing the voltage of the second gate as in the voltage VBG_B. As shown in FIG. 49 (A), the OS transistor 28
10, by switching the signal S BG and so the voltage V BG_A or voltage V BG_B, can be shifted in the positive or negative shift of the threshold voltage.

閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ２８１０
は電流が流れにくい状態とすることができる。図４９（Ｂ）には、この状態を可視化して
示す。図４９（Ｂ）に図示するように、ＯＳトランジスタ２８１０に流れる電流ＩＢを極
めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳ
トランジスタ２８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧の下降を急峻に
行うことができる。 By positively shifting the threshold voltage to the threshold voltage VTH_B , the OS transistor 2810
Can make it difficult for current to flow. FIG. 49B visualizes this state. As shown in FIG. 49 (B), it can be extremely small current I B flowing through the OS transistor 2810. Therefore, the signal given to the input terminal IN is high level and the OS
When the transistor 2820 is in the ON state (ON), the voltage of the output terminal OUT can be sharply lowered.

図４９（Ｂ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れにくい状
態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形２８３１を急峻な変化にすることができる。電圧ＶＤＤを与える配線と、電圧Ｖ
ＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力で
の動作を行うことができる。 As shown in FIG. 49 (B), since the current flowing through the OS transistor 2810 can be made difficult to flow, the signal waveform 2831 of the output terminal in the timing chart shown in FIG. 48 (C) is changed sharply. be able to. Wiring that gives voltage VDD and voltage V
Since the through current flowing between the wiring and the wiring that gives the SS can be reduced, the operation with low power consumption can be performed.

また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ
２８１０は電流が流れやすい状態とすることができる。図４９（Ｃ）には、この状態を可
視化して示す。図４９（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電
流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベ
ルでＯＳトランジスタ２８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧の上
昇を急峻に行うことができる。 Further , by negatively shifting the threshold voltage to the threshold voltage VTH_A, the OS transistor 2810 can be in a state in which current can easily flow. FIG. 49 (C) visualizes and shows this state. As shown in FIG. 49 (C), it can be larger than at least the current I B of the current I A flowing at this time. Therefore, when the signal given to the input terminal IN is low level and the OS transistor 2820 is in the OFF state (OFF), the voltage of the output terminal OUT can be sharply increased.

図４９（Ｃ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れやすい状
態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形２８３２を急峻な変化にすることができる。 As shown in FIG. 49 (C), since the current flowing through the OS transistor 2810 can be easily flowed, the signal waveform 2832 of the output terminal in the timing chart shown in FIG. 48 (C) is changed sharply. be able to.

なお、信号ＳＢＧによるＯＳトランジスタ２８１０の閾値電圧の制御は、ＯＳトランジス
タ２８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ま
しい。例えば、図４８（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベル
に切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳト
ランジスタ２８１０の閾値電圧を切り替えることが好ましい。また、図４８（Ｃ）に図示
するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、
閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ２８１０の閾値電圧を切
り替えることが好ましい。 The control of the threshold voltage of the OS transistor 2810 by signal S BG previously the state of the OS transistor 2820 switches, i.e. it is preferably performed before time T1 and T2. For example, as shown in FIG. 48 (C), the threshold voltage of the OS transistor 2810 is switched from the threshold voltage V TH_A to the threshold voltage V TH_B before the time T1 when the signal given to the input terminal IN switches to the high level. Is preferable. Further, as shown in FIG. 48 (C), before the time T2 when the signal given to the input terminal IN switches to the low level,
It is preferable to switch the threshold voltage of the OS transistor 2810 from the threshold voltage VTH_B to the threshold voltage VTH_A.

なお、図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号
ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、閾値電圧を制御す
るための電圧は、フローティング状態としたＯＳトランジスタ２８１０の第２ゲートに保
持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図５０（Ａ
）に示す。 Although the timing chart of FIG. 48C shows a configuration in which the signal SBG is switched according to the signal given to the input terminal IN, another configuration may be used. For example, the voltage for controlling the threshold voltage may be held in the second gate of the OS transistor 2810 in the floating state. FIG. 50 (A) shows an example of a circuit configuration that can realize the configuration.
).

図５０（Ａ）では、図４８（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ２８５０
を有する。ＯＳトランジスタ２８５０の第１端子は、ＯＳトランジスタ２８１０の第２ゲ
ートに接続される。またＯＳトランジスタ２８５０の第２端子は、電圧ＶＢＧ＿Ｂ（ある
いは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ２８５０の第１ゲー
トは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ２８５０の第２ゲートは、
電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。 In FIG. 50 (A), in addition to the circuit configuration shown in FIG. 48 (B), the OS transistor 2850
Have. The first terminal of the OS transistor 2850 is connected to the second gate of the OS transistor 2810. Further, the second terminal of the OS transistor 2850 is connected to a wiring that gives a voltage V BG_B (or a voltage V BG_A). The first gate of the OS transistor 2850 is connected to a wiring for providing signal S F. The second gate of the OS transistor 2850 is
It is connected to a wiring that provides voltage V BG_B (or voltage V BG_A).

図５０（Ａ）の回路構成の動作について、図５０（Ｂ）のタイミングチャートを用いて説
明する。 The operation of the circuit configuration of FIG. 50 (A) will be described with reference to the timing chart of FIG. 50 (B).

ＯＳトランジスタ２８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信
号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ２８１０の第２ゲー
トに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ２８５０をオン状
態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。 The voltage for controlling the threshold voltage of the OS transistor 2810 is configured to be given to the second gate of the OS transistor 2810 before the time T3 when the signal given to the input terminal IN switches to the high level. The OS transistor 2850 is turned on with the signal S F set to a high level, and the voltage V BG_B for controlling the threshold voltage is given to the node N BG .

ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ２８５０をオフ状態とす
る。ＯＳトランジスタ２８５０は、オフ電流が極めて小さいため、オフ状態にし続けるこ
とで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため
、ＯＳトランジスタ２８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るた
め、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。 After the node N BG becomes the voltage V BG_B , the OS transistor 2850 is turned off. OS transistor 2850, an off-state current is extremely small, by continuing to the OFF state, it is possible to hold the voltage V BG_B obtained by temporarily held in the node N BG. Therefore, since the number of operations of applying the voltage V BG_B to the second gate of the OS transistor 2850 is reduced, the power consumption required for rewriting the voltage V BG_B can be reduced.

なお、図４８（Ｂ）および図５０（Ａ）の回路構成では、ＯＳトランジスタ２８１０の第
２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成
としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を
基に生成し、ＯＳトランジスタ２８１０の第２ゲートに与える構成としてもよい。当該構
成を実現可能な回路構成の一例について、図５１（Ａ）に示す。 In the circuit configurations of FIGS. 48 (B) and 50 (A), the configuration in which the voltage applied to the second gate of the OS transistor 2810 is applied by external control is shown, but another configuration may be used. For example, a voltage for controlling the threshold voltage may be generated based on a signal given to the input terminal IN and given to the second gate of the OS transistor 2810. An example of a circuit configuration in which the configuration can be realized is shown in FIG. 51 (A).

図５１（Ａ）では、図４８（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトラン
ジスタ２８１０の第２ゲートとの間にＣＭＯＳインバータ２８６０を有する。ＣＭＯＳイ
ンバータ２８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ２８６
０の出力端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。 In FIG. 51 (A), in the circuit configuration shown in FIG. 48 (B), a CMOS inverter 2860 is provided between the input terminal IN and the second gate of the OS transistor 2810. The input terminal of the CMOS inverter 2860 is connected to the input terminal IN. CMOS inverter 286
The 0 output terminal is connected to the second gate of the OS transistor 2810.

図５１（Ａ）の回路構成の動作について、図５１（Ｂ）のタイミングチャートを用いて説
明する。図５１（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子Ｏ
ＵＴの信号波形、ＣＭＯＳインバータ２８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジ
スタ２８１０の閾値電圧の変化について示している。 The operation of the circuit configuration of FIG. 51 (A) will be described with reference to the timing chart of FIG. 51 (B). In the timing chart of FIG. 51 (B), the signal waveform of the input terminal IN and the output terminal O
The signal waveform of the UT, the output waveform IN_B of the CMOS inverter 2860, and the change of the threshold voltage of the OS transistor 2810 are shown.

入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトラン
ジスタ２８１０の閾値電圧を制御する信号とすることができる。したがって、図４９（Ａ
）乃至（Ｃ）で説明したように、ＯＳトランジスタ２８１０の閾値電圧を制御できる。例
えば、図５１（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベ
ルでＯＳトランジスタ２８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレ
ベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れにくい状態とすることが
でき、出力端子ＯＵＴの電圧の下降を急峻に行うことができる。 The output waveform IN_B, which is a signal obtained by inverting the logic of the signal given to the input terminal IN, can be a signal for controlling the threshold voltage of the OS transistor 2810. Therefore, FIG. 49 (A)
) To (C), the threshold voltage of the OS transistor 2810 can be controlled. For example, at the time T4 in FIG. 51 (B), the signal given to the input terminal IN is at a high level and the OS transistor 2820 is turned on. At this time, the output waveform IN_B becomes low level. Therefore, the OS transistor 2810 can be in a state in which current does not easily flow, and the voltage of the output terminal OUT can be sharply lowered.

また、図５１（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベ
ルでＯＳトランジスタ２８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレ
ベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れやすい状態とすることが
でき、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。 Further, when the time T5 in FIG. 51 (B) is reached, the signal given to the input terminal IN is at a low level and the OS transistor 2820 is turned off. At this time, the output waveform IN_B becomes a high level. Therefore, the OS transistor 2810 can be in a state in which a current easily flows, and the voltage of the output terminal OUT can be sharply increased.

以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにお
ける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構
成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。ＯＳトランジス
タの閾値電圧の制御を入力端子ＩＮに与える信号に併せて制御することで、出力端子ＯＵ
Ｔの電圧の変化を急峻にすることができる。また、電源電圧を与える配線間の貫通電流を
小さくすることができる。そのため、低消費電力化を図ることができる。 As described above, in the configuration of the present embodiment, the voltage of the back gate in the inverter having the OS transistor is switched according to the logic of the signal of the input terminal IN. With this configuration, the threshold voltage of the OS transistor can be controlled. By controlling the threshold voltage of the OS transistor together with the signal given to the input terminal IN, the output terminal OU
The change in the voltage of T can be made steep. In addition, the penetration current between the wirings that give the power supply voltage can be reduced. Therefore, it is possible to reduce the power consumption.

（実施の形態５）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦ
タグについて、図５２を用いて説明する。 (Embodiment 5)
<RF tag>
In this embodiment, the RF including the transistor or storage device described in the previous embodiment.
The tag will be described with reference to FIG. 52.

本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。 The RF tag in the present embodiment has a storage circuit inside, stores information necessary for the storage circuit, and exchanges information with the outside by using a non-contact means, for example, wireless communication. Due to these characteristics, the RF tag can be used in an individual authentication system or the like that identifies an article by reading individual information of the article or the like. In addition, extremely high reliability is required for use in these applications.

ＲＦタグの構成について図５２を用いて説明する。図５２は、ＲＦタグの構成例を示すブ
ロック図である。 The configuration of the RF tag will be described with reference to FIG. 52. FIG. 52 is a block diagram showing a configuration example of an RF tag.

図５２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制
することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式
に用いることも可能である。 As shown in FIG. 52, the RF tag 800 is an antenna 8 that receives a radio signal 803 transmitted from an antenna 802 connected to a communication device 801 (also referred to as an interrogator, a reader / writer, etc.).
Has 04. The RF tag 800 includes a rectifier circuit 805, a constant voltage circuit 806, and a demodulation circuit 8.
It has 07, a modulation circuit 808, a logic circuit 809, a storage circuit 810, and a ROM 811.
It should be noted that a material such as an oxide semiconductor, which can sufficiently suppress the reverse current, may be used for the transistor having a rectifying action included in the demodulation circuit 807. As a result, it is possible to suppress a decrease in the rectifying action due to the reverse current and prevent the output of the demodulation circuit from being saturated. That is, the output of the demodulation circuit can be made linear with respect to the input of the demodulation circuit. There are three major data transmission formats: an electromagnetic coupling method in which a pair of coils are arranged facing each other and communication is performed by mutual induction, an electromagnetic induction method in which communication is performed by an induced electromagnetic field, and a radio wave method in which communication is performed using radio waves. Be separated. The RF tag 800 shown in the present embodiment can be used in any of the methods.

次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。 Next, the configuration of each circuit will be described. The antenna 804 is for transmitting and receiving a radio signal 803 to and from the antenna 802 connected to the communication device 801. Further, the rectifier circuit 8
05 rectifies an input AC signal generated by receiving a radio signal with the antenna 804, for example, half-wave double-potential rectification, and smoothes the rectified signal by a capacitive element provided in the subsequent stage. It is a circuit for generating an input potential with. A limiter circuit may be provided on the input side or the output side of the rectifier circuit 805. The limiter circuit is a circuit for controlling so that power exceeding a certain power is not input to the subsequent circuit when the amplitude of the input AC signal is large and the internally generated voltage is large.

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。 The constant voltage circuit 806 is a circuit for generating a stable power supply voltage from an input potential and supplying it to each circuit. The constant voltage circuit 806 may have a reset signal generation circuit inside. The reset signal generation circuit utilizes the rising edge of the stable power supply voltage to make the logic circuit 80.
It is a circuit for generating a reset signal of 9.

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調を行うための回路である。 The demodulation circuit 807 is a circuit for generating a demodulated signal by demodulating the input AC signal by detecting the envelope. Further, the modulation circuit 808 is a circuit for performing modulation according to the data output from the antenna 804.

論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。 The logic circuit 809 is a circuit for analyzing and processing the demodulated signal. The storage circuit 810 is
It is a circuit that holds the input information, and has a row decoder, a column decoder, a storage area, and the like. Further, the ROM 811 is a circuit for storing a unique number (ID) and the like and outputting according to processing.

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。 It should be noted that each of the above-mentioned circuits can be appropriately discarded as needed.

ここで、先の実施の形態で説明した半導体装置を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに
、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制するこ
とができる。 Here, the semiconductor device described in the previous embodiment can be used for the storage circuit 810. Since the storage circuit of one aspect of the present invention can retain information even when the power supply is cut off, it can be suitably used for an RF tag. Further, the storage circuit of one aspect of the present invention does not cause a difference in the maximum communication distance between reading and writing data because the power (voltage) required for writing data is significantly smaller than that of the conventional non-volatile memory. It is also possible. Further, it is possible to suppress the occurrence of malfunction or erroneous writing due to insufficient power when writing data.

また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデー
タを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにして
おくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで
、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ
固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることが
なく出荷後の製品に対応した顧客管理が容易となる。 Further, since the storage circuit of one aspect of the present invention can be used as a non-volatile memory, it can also be applied to ROM 811. In that case, it is preferable that the producer separately prepares a command for writing the data to the ROM 811 so that the user cannot freely rewrite the data. By shipping the product after the producer writes the unique number before shipping, it is possible to assign the unique number only to the non-defective product to be shipped, instead of assigning the unique number to all the RF tags produced. The unique number of the product after shipment does not become discontinuous, and customer management corresponding to the product after shipment becomes easy.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。 (Embodiment 6)
In this embodiment, the CPU including the storage device described in the previous embodiment will be described.

図５３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。 FIG. 53 is a block diagram showing a configuration of an example of a CPU using at least a part of the transistors described in the previous embodiment.

＜ＣＰＵの回路図＞
図５３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、
図５３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその
用途によって多種多様な構成を有している。例えば、図５３に示すＣＰＵまたは演算回路
を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ
うな構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、
例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。 <CPU circuit diagram>
The CPU shown in FIG. 53 is an ALU 1191 (ALU: Arithmetic) on the substrate 1190.
ic logic unit, arithmetic circuit), ALU controller 1192, instruction decoder 1193, interrupt controller 1194, timing controller 1195, register 1196, register controller 1197, bus interface 1
It has 198, a rewritable ROM 1199, and a ROM interface 1189. As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. ROM1
The 199 and the ROM interface 1189 may be provided on a separate chip. of course,
The CPU shown in FIG. 53 is only an example showing a simplified configuration thereof, and an actual CPU has a wide variety of configurations depending on its use. For example, the configuration including the CPU or the arithmetic circuit shown in FIG. 53 may be one core, and a plurality of the cores may be included so that the cores operate in parallel. Also, the number of bits that the CPU can handle in the internal arithmetic circuit and data bus is
For example, it can be 8 bits, 16 bits, 32 bits, 64 bits, or the like.

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。 Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195.

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。 The ALU controller 1192, the interrupt controller 1194, the register controller 1197, and the timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or the mask state during the execution of the CPU program. The register controller 1197 generates the address of the register 1196, and reads or writes the register 1196 according to the state of the CPU.

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。 Further, the timing controller 1195 includes an ALU 1191 and an ALU controller 119.
2. Generates a signal that controls the operation timing of the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197. For example, the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the above-mentioned various circuits.

図５３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、実施の形態１に示したトランジスタを用いることができる
。 In the CPU shown in FIG. 53, a memory cell is provided in the register 1196. As the memory cell of the register 1196, the transistor shown in the first embodiment can be used.

図５３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。 In the CPU shown in FIG. 53, the register controller 1197 selects the holding operation in the register 1196 according to the instruction from the ALU 1191. That is, the register 11
In the memory cell of 96, it is selected whether to hold the data by the flip-flop or the data by the capacitive element. When data retention by flip-flop is selected, the power supply voltage is supplied to the memory cells in the register 1196. When the retention of data in the capacitive element is selected, the data is rewritten to the capacitive element, and the supply of the power supply voltage to the memory cell in the register 1196 can be stopped.

＜記憶回路＞
図５４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。 <Memory circuit>
FIG. 54 is an example of a circuit diagram of a storage element that can be used as a register 1196.
The storage element 1200 has a selection function of a circuit 1201 in which stored data is volatilized when the power is cut off, a circuit 1202 in which the stored data is not volatilized when the power is cut off, a switch 1203, a switch 1204, a logic element 1206, and a capacitance element 1207. It has a circuit 1220 and has. The circuit 1202 includes a capacitive element 1208, a transistor 1209, a transistor 1210, and the like.
Have. The storage element 1200 may further have other elements such as a diode, a resistance element, and an inductor, if necessary.

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介し
て接地される構成とする。 Here, the storage device described in the previous embodiment can be used for the circuit 1202.
When the supply of the power supply voltage to the storage element 1200 is stopped, the transistor 120 of the circuit 1202
The gate of 9 is configured so that the ground potential (0V) or the potential at which the transistor 1209 is turned off continues to be input. For example, the first gate of the transistor 1209 is grounded via a load such as a resistor.

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。 The switch 1203 is configured by using a one-conducting type (for example, n-channel type) transistor 1213, and the switch 1204 is configured by using a conductive type (for example, p-channel type) transistor 1214 opposite to the one-conductive type. Here is an example. Here, the first terminal of the switch 1203 corresponds to one of the source and the drain of the transistor 1213, and the second terminal of the switch 1203.
The terminal corresponds to the other of the source and drain of the transistor 1213, and the switch 1203 conducts or does not conduct (that is, conducts) between the first terminal and the second terminal by the control signal RD input to the gate of the transistor 1213. The on or off state of the transistor 1213) is selected. The first terminal of switch 1204 corresponds to one of the source and drain of transistor 1214, the second terminal of switch 1204 corresponds to the other of source and drain of transistor 1214, and switch 1204 is input to the gate of transistor 1214. The control signal RD selects conduction or non-conduction between the first terminal and the second terminal (that is, the on or off state of the transistor 1214).

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の第１の端子、お
よびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ
２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給するこ
とのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第
１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。ス
イッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイ
ッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的
に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレイ
ンの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッ
チ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッ
チ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素
子１２０６の入力端子と、容量素子１２０７の第１の端子と、は電気的に接続される。こ
こで、接続部分をノードＭ１とする。容量素子１２０７の第２の端子は、一定の電位が入
力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（
ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の第２の端子は、低
電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素
子１２０８の第２の端子は、一定の電位が入力される構成とすることができる。例えば、
低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることがで
きる。容量素子１２０８の第２の端子は、低電源電位を供給することのできる配線（例え
ばＧＮＤ線）と電気的に接続される。 One of the source and drain of transistor 1209 is electrically connected to the first terminal of the capacitive element 1208 and the gate of transistor 1210. Here, the connection part is the node M
Let it be 2. One of the source and drain of the transistor 1210 is electrically connected to a wiring (eg, GND wire) capable of supplying a low power potential, and the other is the first terminal of the switch 1203 (the source and drain of the transistor 1213). One) is electrically connected. The second terminal of switch 1203 (the other of the source and drain of transistor 1213) is electrically connected to the first terminal of switch 1204 (one of the source and drain of transistor 1214). The second terminal of the switch 1204 (the other of the source and drain of the transistor 1214) is electrically connected to a wire capable of supplying the power potential VDD. The second terminal of the switch 1203 (the other of the source and drain of the transistor 1213), the first terminal of the switch 1204 (one of the source and drain of the transistor 1214), the input terminal of the logic element 1206, and the capacitive element 1207. Is electrically connected to the first terminal. Here, the connection portion is referred to as a node M1. The second terminal of the capacitive element 1207 may be configured to receive a constant potential. For example, low power potential (GND, etc.) or high power potential (GND, etc.)
It can be configured so that VDD etc.) is input. The second terminal of the capacitive element 1207 is electrically connected to a wiring (for example, a GND line) capable of supplying a low power supply potential. The second terminal of the capacitive element 1208 can be configured to receive a constant potential. for example,
The configuration may be such that a low power supply potential (GND or the like) or a high power supply potential (VDD or the like) is input. The second terminal of the capacitive element 1208 is electrically connected to a wiring (eg, GND wire) capable of supplying a low power potential.

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。 The capacitive element 1207 and the capacitive element 1208 can be omitted by positively utilizing the parasitic capacitance of the transistor and the wiring.

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。 The control signal WE is input to the first gate (first gate electrode) of the transistor 1209. The switch 1203 and the switch 1204 have a control signal RD different from the control signal WE.
The conduction state or non-conduction state between the first terminal and the second terminal is selected by, and when the conduction state between the first terminal and the second terminal of one switch is in the conduction state, the first of the other switch. There is no conduction between the terminal and the second terminal.

なお、図５４におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バック
ゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ
１２０９のしきい値電圧を制御するための電位信号であり、ゲート電圧ＶＧが０Ｖ時の電
流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号
であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジ
スタを用いることもできる。 The transistor 1209 in FIG. 54 illustrates a configuration having a second gate (second gate electrode: back gate). A control signal WE can be input to the first gate, and a control signal WE2 can be input to the second gate. The control signal WE2 may be a signal having a constant potential. For the constant potential, for example, a ground potential GND or a potential smaller than the source potential of the transistor 1209 is selected. At this time, the control signal WE2 is a potential signal for controlling the threshold voltage of the transistor 1209, and the current when the gate voltage VG is 0V can be further reduced. Further, the control signal WE2 may be the same potential signal as the control signal WE. As the transistor 1209, a transistor that does not have a second gate can also be used.

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図５４では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。 A signal corresponding to the data held in the circuit 1201 is input to the other of the source and drain of the transistor 1209. FIG. 54 shows an example in which the signal output from the circuit 1201 is input to the other of the source and drain of the transistor 1209. The signal output from the second terminal of switch 1203 (the other of the source and drain of transistor 1213) is
The logic value is inverted by the logic element 1206 to become an inverted signal, which is input to the circuit 1201 via the circuit 1220.

なお、図５４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。 Note that FIG. 54 shows an example in which the signal output from the second terminal of the switch 1203 (the other of the source and drain of the transistor 1213) is input to the circuit 1201 via the logic element 1206 and the circuit 1220. Not limited to. The signal output from the second terminal of the switch 1203 (the other of the source and drain of the transistor 1213) may be input to the circuit 1201 without inverting the logical value. For example, in circuit 1201
The second terminal of the switch 1203 (the other of the source and drain of the transistor 1213) when there is a node that holds the signal in which the logical value of the signal input from the input terminal is inverted.
The signal output from can be input to the node.

また、図５４において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。 Further, in FIG. 54, among the transistors used in the storage element 1200, the transistors other than the transistor 1209 are layers or substrates 119 made of semiconductors other than oxide semiconductors.
It can be a transistor in which a channel is formed at 0. For example, it can be a transistor in which a channel is formed on a silicon layer or a silicon substrate. Further, all the transistors used in the storage element 1200 may be transistors whose channels are formed of oxide semiconductors. Alternatively, the storage element 1200 may include a transistor whose channel is formed of an oxide semiconductor in addition to the transistor 1209, and the remaining transistor has a channel formed on a layer or substrate 1190 made of a semiconductor other than the oxide semiconductor. It can also be a transistor to be used.

図５４における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。 For the circuit 1201 in FIG. 54, for example, a flip-flop circuit can be used.
Further, as the logic element 1206, for example, an inverter, a clocked inverter, or the like can be used.

本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。 In the semiconductor device according to one aspect of the present invention, while the power supply voltage is not supplied to the storage element 1200, the data stored in the circuit 1201 is converted into the capacitance element 120 provided in the circuit 1202.
Can be held by 8.

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。 Further, the off-current of the transistor in which the channel is formed in the oxide semiconductor is extremely small. For example, the off-current of a transistor in which a channel is formed in an oxide semiconductor is significantly lower than the off-current of a transistor in which a channel is formed in crystalline silicon. Therefore, by using the transistor as the transistor 1209, the storage element 120
The signal held by the capacitive element 1208 is maintained for a long period of time even when the power supply voltage is not supplied to 0. In this way, the storage element 1200 can retain the stored contents (data) even when the supply of the power supply voltage is stopped.

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。 Further, since the storage element is characterized in that the precharge operation is performed by providing the switch 1203 and the switch 1204, the time until the circuit 1201 re-holds the original data after restarting the power supply voltage supply is shortened. be able to.

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。 Further, in the circuit 1202, the signal held by the capacitive element 1208 is input to the gate of the transistor 1210. Therefore, after the supply of the power supply voltage to the storage element 1200 is restarted, the signal held by the capacitive element 1208 is sent to the state of the transistor 1210 (the state of the transistor 1210.
It can be converted to an on state or an off state) and read from the circuit 1202. Therefore, even if the potential corresponding to the signal held by the capacitive element 1208 fluctuates to some extent, the original signal can be accurately read out.

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。 By using such a storage element 1200 for a storage device such as a register or a cache memory of a processor, it is possible to prevent data loss in the storage device due to a stop supply of a power supply voltage. Further, after restarting the supply of the power supply voltage, it is possible to return to the state before the power supply is stopped in a short time. Therefore, the power consumption can be suppressed even for a short time in the entire processor or one or a plurality of logic circuits constituting the processor.

本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。 In the present embodiment, the storage element 1200 has been described as an example of using the CPU, but the storage element 1
200 is a DSP (Digital Signal Processor), custom L.
LSI, R such as SI, PLD (Programmable Logic Device), etc.
It can also be applied to an F (Radio Frequency) tag.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について
説明する。 (Embodiment 7)
In the present embodiment, a configuration example of a display device using the transistor of one aspect of the present invention will be described.

＜表示装置回路構成例＞
図５５（Ａ）は、本発明の一態様の表示装置の上面図であり、図５５（Ｂ）は、本発明の
一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明
するための回路図である。また、図５５（Ｃ）は、本発明の一態様の表示装置の画素に有
機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である
。 <Display device circuit configuration example>
FIG. 55 (A) is a top view of the display device of one aspect of the present invention, and FIG. 55 (B) can be used when a liquid crystal element is applied to the pixels of the display device of one aspect of the present invention. It is a circuit diagram for demonstrating a pixel circuit. Further, FIG. 55 (C) is a circuit diagram for explaining a pixel circuit that can be used when an organic EL element is applied to the pixels of the display device of one aspect of the present invention.

画素部に配置するトランジスタは、実施の形態１に従って形成することができる。また、
当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル
型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基
板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを
用いることにより、信頼性の高い表示装置を提供することができる。 The transistor arranged in the pixel portion can be formed according to the first embodiment. again,
Since the transistor can be easily made into an n-channel type, a part of the drive circuit that can be configured by the n-channel type transistor is formed on the same substrate as the transistor of the pixel portion. As described above, by using the transistor shown in the above embodiment for the pixel unit and the drive circuit, it is possible to provide a highly reliable display device.

アクティブマトリクス型表示装置の上面図の一例を図５５（Ａ）に示す。表示装置の基板
７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０
３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路
７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２
の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域
には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の
基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部
を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。 FIG. 55 (A) shows an example of a top view of the active matrix type display device. On the substrate 700 of the display device, the pixel unit 701, the first scanning line driving circuit 702, and the second scanning line driving circuit 70
3. It has a signal line drive circuit 704. In the pixel unit 701, a plurality of signal lines are arranged so as to extend from the signal line drive circuit 704, and the plurality of scan lines are arranged in the first scan line drive circuit 702 and the second scan line drive circuit 702.
It is arranged so as to extend from the scanning line drive circuit 703 of the above. In the intersection region between the scanning line and the signal line, pixels having a display element are provided in a matrix. Further, the substrate 700 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) via a connection portion such as an FPC (Flexible Printed Circuit).

図５５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動
回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７０
０上に実装された構成や基板７００の外部に設けられた構成としてもよい。 In FIG. 55 (A), the first scan line drive circuit 702, the second scan line drive circuit 703, and the signal line drive circuit 704 are formed on the same substrate 700 as the pixel unit 701. Therefore, the number of parts such as a drive circuit provided externally is reduced, so that the cost can be reduced. In addition, the substrate 7
When the drive circuit is provided outside 00, it becomes necessary to extend the wiring, and the number of connections between the wirings increases. When the drive circuit is provided on the same board 700, the number of connections between the wirings can be reduced, and the reliability or the yield can be improved. In addition, any one of the first scanning line drive circuit 702, the second scanning line drive circuit 703, and the signal line drive circuit 704 is the substrate 70.
It may be a configuration mounted on 0 or a configuration provided outside the board 700.

＜液晶表示装置＞
また、画素の回路構成の一例を図５５（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表
示装置の画素に適用することができる画素回路を示す。 <Liquid crystal display device>
Further, an example of the pixel circuit configuration is shown in FIG. 55 (B). Here, as an example, a pixel circuit that can be applied to the pixels of a VA type liquid crystal display device is shown.

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素
電極層に印加する信号を、独立して制御できる。 This pixel circuit can be applied to a configuration having a plurality of pixel electrode layers in one pixel. Each pixel electrode layer is connected to a different transistor, and each transistor is configured to be driven by a different gate signal. As a result, the signal applied to each pixel electrode layer of the multi-domain designed pixel can be independently controlled.

トランジスタ７１６の走査線７１２と、トランジスタ７１７の走査線７１３には、異なる
ゲート信号を与えることができるように分離されている。一方、信号線７１４は、トラン
ジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトラ
ンジスタ７１７は実施の形態１で説明するトランジスタを適宜用いることができる。これ
により、信頼性の高い液晶表示装置を提供することができる。 The scanning line 712 of the transistor 716 and the scanning line 713 of the transistor 717 are separated so that different gate signals can be given. On the other hand, the signal line 714 is commonly used in the transistor 716 and the transistor 717. As the transistor 716 and the transistor 717, the transistor described in the first embodiment can be appropriately used. This makes it possible to provide a highly reliable liquid crystal display device.

また、トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７
１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極
層とは、それぞれ分離されている。なお、第１の画素電極層及び第２の画素電極層の形状
としては、特に限定は無い。例えば、第１の画素電極層は、Ｖ字状とすればよい。 Further, a first pixel electrode layer is electrically connected to the transistor 716, and the transistor 7 is connected.
A second pixel electrode layer is electrically connected to 17. The first pixel electrode layer and the second pixel electrode layer are separated from each other. The shapes of the first pixel electrode layer and the second pixel electrode layer are not particularly limited. For example, the first pixel electrode layer may be V-shaped.

トランジスタ７１６のゲート電極は走査線７１２と接続され、トランジスタ７１７のゲー
ト電極は走査線７１３と接続されている。走査線７１２と走査線７１３に異なるゲート信
号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶
の配向を制御できる。 The gate electrode of the transistor 716 is connected to the scanning line 712, and the gate electrode of the transistor 717 is connected to the scanning line 713. By giving different gate signals to the scanning line 712 and the scanning line 713 to make the operation timings of the transistor 716 and the transistor 717 different, the orientation of the liquid crystal display can be controlled.

また、容量配線７１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。 Further, the holding capacitance may be formed by the capacitive wiring 710, the gate insulating layer that functions as a dielectric, and the capacitive electrode that is electrically connected to the first pixel electrode layer or the second pixel electrode layer.

マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。 In the multi-domain design, one pixel includes a first liquid crystal element 718 and a second liquid crystal element 719. The first liquid crystal element 718 is composed of a first pixel electrode layer, a counter electrode layer, and a liquid crystal layer in between, and the second liquid crystal element 719 includes a second pixel electrode layer, a counter electrode layer, and a liquid crystal layer in between. Consists of.

なお、図５５（Ｂ）に示す画素回路は、これに限定されない。例えば、図５５（Ｂ）に示
す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理
回路などを追加してもよい。 The pixel circuit shown in FIG. 55 (B) is not limited to this. For example, a switch, a resistance element, a capacitive element, a transistor, a sensor, a logic circuit, or the like may be newly added to the pixel circuit shown in FIG. 55 (B).

図５６（Ａ）、および図５６（Ｂ）は、液晶表示装置の上面図および断面図の一例である
。なお、図５６（Ａ）では表示装置２０、表示領域２１、周辺回路２２、およびＦＰＣ（
フレキシブルプリント基板）４２を有する代表的な構成を図示している。図５６で示す表
示装置は反射型液晶を用いている。 56 (A) and 56 (B) are examples of a top view and a cross-sectional view of a liquid crystal display device. In FIG. 56A, the display device 20, the display area 21, the peripheral circuit 22, and the FPC (
A typical configuration having a flexible printed substrate) 42 is shown. The display device shown in FIG. 56 uses a reflective liquid crystal display.

図５６（Ｂ）に図５６（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間、およびＤ−Ｄ
’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ
−Ｃ’間はＦＰＣとの接続部を示す。 56 (B) shows the broken lines A-A', BB', CC', and DD of FIG. 56 (A).
'Shows a cross-sectional view between. The area between A and A'indicates the peripheral circuit section, and the area between B and B'indicates the display area, C.
The section between -C'indicates the connection part with the FPC.

液晶素子を用いた表示装置２０は、トランジスタ５０およびトランジスタ５２（実施の形
態１で示したトランジスタ１０）の他、導電層１６５、導電層１９７、絶縁層４２０、液
晶層４９０、液晶素子８０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４
０、着色層４６０、接着層４７０、導電層４８０、遮光層４１８、基板４００、接着層４
７３、接着層４７４、接着層４７５、接着層４７６、偏光板１０３、偏光板４０３、保護
基板１０５、保護基板４０２、異方性導電層５１０を有する。 In addition to the transistor 50 and the transistor 52 (transistor 10 shown in the first embodiment), the display device 20 using the liquid crystal element includes a conductive layer 165, a conductive layer 197, an insulating layer 420, a liquid crystal layer 490, a liquid crystal element 80, and a capacitance. Element 60, capacitive element 62, insulating layer 430, spacer 44
0, colored layer 460, adhesive layer 470, conductive layer 480, light-shielding layer 418, substrate 400, adhesive layer 4
It has 73, an adhesive layer 474, an adhesive layer 475, an adhesive layer 476, a polarizing plate 103, a polarizing plate 403, a protective substrate 105, a protective substrate 402, and an anisotropic conductive layer 510.

＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図５５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。 <Organic EL display device>
Another example of the pixel circuit configuration is shown in FIG. 55 (C). Here, the pixel structure of the display device using the organic EL element is shown.

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。 In an organic EL element, electrons are generated from one of a pair of electrodes by applying a voltage to the light emitting element.
From the other side, holes are injected into the layer containing the luminescent organic compound, and an electric current flows. Then, by recombination of electrons and holes, the luminescent organic compound forms an excited state, and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light emitting device is called a current excitation type light emitting device.

図５５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階
調駆動を適用することができる。 FIG. 55 (C) is a diagram showing an example of an applicable pixel circuit. Here, an example in which two n-channel type transistors are used for one pixel is shown. Further, the pixel circuit can be driven by digital time gradation.

適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。 The configuration of the applicable pixel circuit and the operation of the pixel when the digital time gradation drive is applied will be described.

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の
一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方
）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７
２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電
源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されて
いる。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一
基板上に形成される共通電位線と電気的に接続される。 The pixel 720 includes a switching transistor 721, a driving transistor 722, a light emitting element 724, and a capacitive element 723. In the switching transistor 721, the gate electrode layer is connected to the scanning line 726, the first electrode (one of the source electrode layer and the drain electrode layer) is connected to the signal line 725, and the second electrode (source electrode layer and drain electrode layer) is connected. The other) is connected to the gate electrode layer of the driving transistor 722. Drive transistor 7
In 22, the gate electrode layer is connected to the power supply line 727 via the capacitive element 723, the first electrode is connected to the power supply line 727, and the second electrode is connected to the first electrode (pixel electrode) of the light emitting element 724. There is. The second electrode of the light emitting element 724 corresponds to the common electrode 728. The common electrode 728 is electrically connected to a common potential line formed on the same substrate.

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には実施の形態１乃
至３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機
ＥＬ表示装置を提供することができる。 As the switching transistor 721 and the driving transistor 722, the transistors described in the first to third embodiments can be appropriately used. This makes it possible to provide a highly reliable organic EL display device.

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。 The potential of the second electrode (common electrode 728) of the light emitting element 724 is set to a low power supply potential. The low power supply potential is a potential lower than the high power supply potential supplied to the power supply line 727, and is, for example, GND.
, 0V, etc. can be set as the low power supply potential. A high power supply potential and a low power supply potential are set so as to be equal to or higher than the forward threshold voltage of the light emitting element 724, and the potential difference is set to the light emitting element 724.
By applying the current to the light emitting element 724, a current is passed through the light emitting element 724 to cause light emission. The light emitting element 72
The forward voltage of 4 refers to a voltage when the desired brightness is obtained, and includes at least a forward threshold voltage.

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。 The capacitive element 723 can be omitted by substituting the gate capacitance of the driving transistor 722.

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。 Next, the signal input to the drive transistor 722 will be described. Voltage input In the case of the voltage drive method, a video signal is input to the drive transistor 722 so that the drive transistor 722 is sufficiently turned on or off. In order to operate the drive transistor 722 in the linear region, a voltage higher than the voltage of the power supply line 727 is applied to the gate electrode layer of the drive transistor 722. Further, a voltage equal to or higher than the value obtained by adding the threshold voltage Vth of the driving transistor 722 to the power supply line voltage is applied to the signal line 725.

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧
をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入
力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作
させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高く
する。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。 When analog gradation drive is performed, a light emitting element 72 is formed on the gate electrode layer of the drive transistor 722.
A voltage equal to or higher than the value obtained by adding the threshold voltage Vth of the driving transistor 722 to the forward voltage of 4 is applied. A video signal is input so that the driving transistor 722 operates in the saturation region, and a current is passed through the light emitting element 724. Further, in order to operate the drive transistor 722 in the saturation region, the potential of the power supply line 727 is set higher than the gate potential of the drive transistor 722. By making the video signal analog, a current corresponding to the video signal can be passed through the light emitting element 724 to drive the analog gradation.

なお、画素回路の構成は、図５５（Ｃ）に示す画素構成に限定されない。例えば、図５５
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論
理回路などを追加してもよい。 The configuration of the pixel circuit is not limited to the pixel configuration shown in FIG. 55 (C). For example, FIG. 55
A switch, a resistance element, a capacitive element, a sensor, a transistor, a logic circuit, or the like may be added to the pixel circuit shown in (C).

図５５（Ｃ）で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、
低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞ
れ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を
制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い
電位を印加するなど、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIG. 55 (C),
The source electrode (first electrode) is electrically connected to the low potential side, and the drain electrode (second electrode) is electrically connected to the high potential side. Further, the potential of the first gate electrode is controlled by a control circuit or the like, and a potential lower than the potential given to the source electrode is applied to the second gate electrode by wiring (not shown), so that the potential exemplified above can be input. The configuration may be as follows.

図５７（Ａ）、および図５７（Ｂ）は発光素子を用いた表示装置の上面図および断面図の
一例である。なお、図５７（Ａ）では表示装置２４、表示領域２１、周辺回路２２、およ
びＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。 57 (A) and 57 (B) are examples of a top view and a cross-sectional view of a display device using a light emitting element. Note that FIG. 57A illustrates a typical configuration having a display device 24, a display area 21, peripheral circuits 22, and an FPC (flexible printed circuit board) 42.

図５７（Ｂ）に図５７（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間の断面図を示す
。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間はＦＰＣと
の接続部を示す。 57 (B) shows a cross-sectional view of the broken line A-A', B-B', and C-C'of FIG. 57 (A). The area between A and A'indicates the peripheral circuit portion, the area between B and B'indicates the display area, and the area between C and C'indicates the connection portion with the FPC.

発光素子を用いた表示装置２４は、トランジスタ５０およびトランジスタ５２（実施の形
態１で示したトランジスタ１０）の他、導電層１９７、導電層４１０、光学調整層５３０
、ＥＬ層４５０、導電層４１５、発光素子７０、容量素子６０、容量素子６２、絶縁層４
３０、スペーサ４４０、着色層４６０、接着層４７０、隔壁４４５、遮光層４１８、基板
４００、異方性導電層５１０を有する。 The display device 24 using the light emitting element includes the transistor 50 and the transistor 52 (transistor 10 shown in the first embodiment), as well as the conductive layer 197, the conductive layer 410, and the optical adjustment layer 530.
, EL layer 450, conductive layer 415, light emitting element 70, capacitive element 60, capacitive element 62, insulating layer 4
It has 30, a spacer 440, a colored layer 460, an adhesive layer 470, a partition wall 445, a light shielding layer 418, a substrate 400, and an anisotropic conductive layer 510.

本明細書等において、例えば、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子
、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディス
プレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、
デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター
）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション
）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチ
ューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的ま
たは磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を
有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどが
ある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプ
レイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎ
ｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液
晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、
半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型
液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例
としては、電子ペーパーなどがある。 In the present specification and the like, for example, a display element, a display device which is a device having a display element, a light emitting element, and a light emitting device which is a device having a light emitting element use various forms or have various elements. Can be done. Display elements, display devices, light emitting elements or light emitting devices include, for example, EL (electroluminescence) elements (EL elements containing organic and inorganic substances, organic EL elements, inorganic EL elements), LEDs (white LEDs, red LEDs, green LEDs, etc.). Blue LED
, Transistor (transistor that emits light according to current), electron emitting element, liquid crystal element, electronic ink, electrophoresis element, grating light valve (GLV), plasma display panel (PDP), MEMS (micro electro mechanical) system),
Digital micromirror device (DMD), DMS (digital micro shutter), MIRASOL (registered trademark), IMOD (interference modulation) element, electrowetting element, piezoelectric ceramic display, display element using carbon nanotubes, etc. Have at least one of. In addition to these, a display medium whose contrast, brightness, reflectance, transmittance, and the like are changed by an electric or magnetic action may be provided. An EL display or the like is an example of a display device using an EL element. As an example of a display device using an electron emitting element, a field emission display (FED) or an SED type planar display (SED: Surface-con)
Duction Electron-emitter Display) and the like. As an example of a display device using a liquid crystal element, a liquid crystal display (transmissive liquid crystal display,
Semi-transmissive liquid crystal display, reflective liquid crystal display, direct-view liquid crystal display, projection type liquid crystal display) and the like. An example of a display device using electronic ink or an electrophoresis element is electronic paper.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図
５８を用いて説明を行う。 (Embodiment 8)
In the present embodiment, a display module to which the semiconductor device of one aspect of the present invention is applied will be described with reference to FIG. 58.

＜表示モジュール＞
図５８に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との
間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された
表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板
６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテ
リー６０１１、タッチパネル６００４などは、設けられない場合もある。 <Display module>
The display module 6000 shown in FIG. 58 includes a touch panel 6004 connected to the FPC 6003, a display panel 6006 connected to the FPC 6005, a backlight unit 6007, a frame 6009, and a printed circuit board 6010 between the upper cover 6001 and the lower cover 6002. It has a battery 6011. The backlight unit 6007, battery 6011, touch panel 6004, and the like may not be provided.

本発明の一態様の半導体装置は、例えば、表示パネル６００６であったり、プリント基板
に実装された集積回路に用いることができる。 The semiconductor device of one aspect of the present invention can be used, for example, in a display panel 6006 or an integrated circuit mounted on a printed circuit board.

上部カバー６００１および下部カバー６００２は、タッチパネル６００４および表示パネ
ル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。 The shape and dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the sizes of the touch panel 6004 and the display panel 6006.

タッチパネル６００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６
００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル６
００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能で
ある。または、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方
式のタッチパネル機能を付加することも可能である。 The touch panel 6004 displays a touch panel of a resistance film type or a capacitance type as a display panel 6.
It can be used by superimposing it on 006. It is also possible to equip the facing substrate (sealing substrate) of the display panel 6006 with a touch panel function. Or, display panel 6
It is also possible to provide an optical sensor in each pixel of 006 and add an optical touch panel function. Alternatively, it is also possible to provide a touch sensor electrode in each pixel of the display panel 6006 and add a capacitance type touch panel function.

バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライト
ユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。 The backlight unit 6007 has a light source 6008. A light source 6008 may be provided at the end of the backlight unit 6007, and a light diffusing plate may be used.

フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発
生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００
９は、放熱板としての機能を有していてもよい。 The frame 6009 has a function as an electromagnetic shield for blocking electromagnetic waves generated from the printed circuit board 6010, in addition to the protective function of the display panel 6006. Also frame 600
Reference numeral 9 may have a function as a heat sink.

プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合
には、バッテリー６０１１を省略することができる。 The printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal. The power source for supplying electric power to the power supply circuit may be an external commercial power source or a separately provided battery 6011. When using a commercial power source, the battery 6011 can be omitted.

また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。 Further, the display module 6000 may be additionally provided with members such as a polarizing plate, a retardation plate, and a prism sheet.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。 (Embodiment 9)
In this embodiment, an example of using the semiconductor device according to one aspect of the present invention will be described.

＜リードフレーム型のインターポーザを用いたパッケージ＞
図５９（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。図５９（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に
相当するチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の
端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７
５１がマウントされている面上に配置されている。そしてチップ１７５１はモールド樹脂
１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止
されるようにする。 <Package using lead frame type interposer>
FIG. 59 (A) shows a perspective view showing a cross-sectional structure of a package using a lead frame type interposer. In the package shown in FIG. 59 (A), the chip 1751 corresponding to the semiconductor device according to one aspect of the present invention is connected to the terminal 1752 on the interposer 1750 by a wire bonding method. Terminal 1752 is the chip 17 of the interposer 1750.
The 51 is placed on the surface on which it is mounted. The chip 1751 may be sealed with the mold resin 1753, but the chip 1752 is sealed with a part of each terminal 1752 exposed.

パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図
５９（Ｂ）に示す。図５９（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１８
０１に、パッケージ１８０２と、バッテリー１８０４とが実装されている。また、表示素
子が設けられたパネル１８００に、プリント配線基板１８０１がＦＰＣ１８０３によって
実装されている。 FIG. 59B shows the configuration of a module of an electronic device (mobile phone) in which a package is mounted on a circuit board. The mobile phone module shown in FIG. 59 (B) is a printed wiring board 18
Package 1802 and battery 1804 are mounted on 01. Further, the printed wiring board 1801 is mounted on the panel 1800 provided with the display element by the FPC 1803.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

（実施の形態１０）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明
する。 (Embodiment 10)
In the present embodiment, the electronic device and the lighting device according to one aspect of the present invention will be described with reference to the drawings.

＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明
の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本
発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明
装置を作製できる。 <Electronic equipment>
An electronic device or a lighting device can be manufactured by using the semiconductor device according to one aspect of the present invention. Further, a highly reliable electronic device or lighting device can be manufactured by using the semiconductor device according to one aspect of the present invention. Further, by using the semiconductor device of one aspect of the present invention, it is possible to manufacture an electronic device or a lighting device having improved detection sensitivity of a touch sensor.

電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともい
う）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタル
フォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携
帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。 Examples of electronic devices include television devices (also referred to as televisions or television receivers), monitors for computers, digital cameras, digital video cameras, digital photo frames, and mobile phones (also referred to as mobile phones and mobile phone devices). ), Portable game machines, mobile information terminals, sound reproduction devices, large game machines such as pachinko machines, and the like.

また、本発明の一態様の電子機器又は照明装置は可撓性を有する場合、家屋やビルの内壁
もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能であ
る。 Further, when the electronic device or lighting device of one aspect of the present invention has flexibility, it can be incorporated along the inner wall or outer wall of a house or building, or along the curved surface of the interior or exterior of an automobile.

また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用
いて、二次電池を充電することができると好ましい。 Further, the electronic device of one aspect of the present invention may have a secondary battery, and it is preferable that the secondary battery can be charged by using non-contact power transmission.

二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオ
ンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池
、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛
電池などが挙げられる。 Examples of the secondary battery include a lithium ion secondary battery such as a lithium polymer battery (lithium ion polymer battery) using a gel-like electrolyte, a lithium ion battery, a nickel hydrogen battery, a nicad battery, an organic radical battery, a lead storage battery, and an air battery. Sub-batteries, nickel-zinc batteries, silver-zinc batteries, etc. may be mentioned.

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信する
ことで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を
有する場合、アンテナを、非接触電力伝送に用いてもよい。 The electronic device of one aspect of the present invention may have an antenna. By receiving the signal with the antenna, the display unit can display images, information, and the like. Further, when the electronic device has a secondary battery, the antenna may be used for non-contact power transmission.

図６０（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、
表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス
７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されてい
る集積回路、ＣＰＵなどに用いることができる。ＣＰＵにはノーマリオフ型のＣＰＵを用
いることで、低消費電力化することができ、従来よりも長い時間ゲームを楽しむことがで
きる。表示部７１０３または表示部７１０４に本発明の一態様に係る半導体装置を用いる
ことで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供する
ことができる。なお、図６０（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と
表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。 FIG. 60A is a portable game machine, which includes a housing 7101, a housing 7102, and a display unit 7103.
It has a display unit 7104, a microphone 7105, a speaker 7106, an operation key 7107, a stylus 7108, and the like. The semiconductor device according to one aspect of the present invention can be used for an integrated circuit, a CPU, or the like built in the housing 7101. By using a normally-off type CPU as the CPU, it is possible to reduce power consumption and enjoy the game for a longer time than before. By using the semiconductor device according to one aspect of the present invention for the display unit 7103 or the display unit 7104, it is possible to provide a portable game machine that is excellent in usability for the user and is unlikely to deteriorate in quality. The portable game machine shown in FIG. 60 (A) has two display units 7103 and a display unit 7104, but the number of display units of the portable game machine is not limited to this.

図６０（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、操作ボタン
７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する
。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなど
に用いることができる。なお、図６０（Ｂ）に用いるディスプレイには反射型の液晶パネ
ル、ＣＰＵにはノーマリオフ型のＣＰＵを用いることで、低消費電力化することができて
、日常における充電回数を減らすことができる。 FIG. 60B is a smart watch, which has a housing 7302, a display unit 7304, operation buttons 7311 and 7312, a connection terminal 7313, a band 7321, a clasp 7322, and the like. The semiconductor device according to one aspect of the present invention can be used for a memory, a CPU, or the like built in the housing 7302. By using a reflective liquid crystal panel for the display used in FIG. 60 (B) and a normally-off type CPU for the CPU, it is possible to reduce power consumption and reduce the number of times of charging in daily life.

図６０（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他
、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６
、表示部７５０２などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１
に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、ノーマリ
オフ型のＣＰＵを用いることで、充電回数を減らすことができる。また、表示部７５０２
は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ
、または８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる
。 FIG. 60C shows a mobile information terminal, which is a display unit 7502 incorporated in the housing 7501, an operation button 7503, an external connection port 7504, a speaker 7505, and a microphone 7506.
, Display unit 7502 and the like. The semiconductor device according to one aspect of the present invention is a housing 7501.
It can be used for mobile memory, CPU, etc. built in. By using a normally-off type CPU, the number of charging times can be reduced. In addition, the display unit 7502
Can be very high definition, so it is small and medium-sized, but full high-definition, 4k
, Or 8k, etc. can be displayed, and a very clear image can be obtained.

図６０（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７
０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０
４およびレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐
体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続
部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、
接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０
６における第１筐体７７０１と第２筐体７７０２との間の角度に従って切り替える構成と
しても良い。レンズ７７０５の焦点となる位置には本発明の一態様の撮像装置を備えるこ
とができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集
積回路、ＣＰＵなどに用いることができる。 FIG. 60 (D) is a video camera, which is a first housing 7701, a second housing 7702, and a display unit 77.
It has 03, an operation key 7704, a lens 7705, a connection portion 7706, and the like. Operation key 770
The 4 and the lens 7705 are provided in the first housing 7701, and the display unit 7703 is provided in the second housing 7702. The first housing 7701 and the second housing 7702 are connected by a connecting portion 7706, and the angle between the first housing 7701 and the second housing 7702 is set.
It can be changed by the connection part 7706. The image on the display unit 7703 is displayed on the connection unit 770.
It may be configured to switch according to the angle between the first housing 7701 and the second housing 7702 in 6. The image pickup apparatus of one aspect of the present invention can be provided at the focal position of the lens 7705. The semiconductor device according to one aspect of the present invention can be used for an integrated circuit, a CPU, or the like built in the first housing 7701.

図６０（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２
を備えている。本発明の一態様に係る半導体装置は、表示部７９０２の表示パネルおよび
内蔵されている制御回路に用いることができる。 FIG. 60 (E) is a digital signage, and is a display unit 7902 installed on a utility pole 7901.
It is equipped with. The semiconductor device according to one aspect of the present invention can be used for the display panel of the display unit 7902 and the built-in control circuit.

図６１（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２
、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に
係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することが
できる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型であり
ながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。 FIG. 61A is a notebook personal computer, which has a housing 8121 and a display unit 8122.
, Keyboard 8123, pointing device 8124, etc. The semiconductor device according to one aspect of the present invention can be applied to a CPU and a memory built in the housing 8121. Since the display unit 8122 can have very high definition, it can display 8k even though it is small and medium-sized, and a very clear image can be obtained.

図６１（Ｂ）に自動車９７００の外観を示す。図６１（Ｃ）に自動車９７００の運転席を
示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライ
ト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、およ
び制御用の集積回路に用いることができる。例えば、図６１（Ｃ）に示す表示部９７１０
乃至表示部９７１５に本発明の一態様の半導体装置を設けることができる。 FIG. 61B shows the appearance of the automobile 9700. FIG. 61 (C) shows the driver's seat of the automobile 9700. The automobile 9700 has a vehicle body 9701, wheels 9702, a dashboard 9703, a light 9704, and the like. The semiconductor device of one aspect of the present invention can be used for a display unit of an automobile 9700 and an integrated circuit for control. For example, the display unit 9710 shown in FIG. 61 (C).
Alternatively, the semiconductor device of one aspect of the present invention can be provided on the display unit 9715.

表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、ま
たは入出力装置である。本発明の一態様の表示装置、または入出力装置は、表示装置、ま
たは入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反
対側が透けて見える、いわゆるシースルー状態の表示装置、または入出力装置とすること
ができる。シースルー状態の表示装置、または入出力装置であれば、自動車９７００の運
転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、または入出
力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、ま
たは入出力装置に、表示装置、または入出力装置を駆動するためのトランジスタなどを設
ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトラ
ンジスタなど、透光性を有するトランジスタを用いるとよい。 The display unit 9710 and the display unit 9711 are display devices or input / output devices provided on the windshield of an automobile. In the display device or input / output device of one aspect of the present invention, the electrode of the display device or the input / output device is made of a conductive material having translucency, so that the opposite side can be seen through, that is, a so-called see-through state. Can be a display device or an input / output device. If it is a see-through display device or an input / output device, the view is not obstructed even when the automobile 9700 is driven. Therefore, the display device or the input / output device of one aspect of the present invention can be installed on the windshield of the automobile 9700. When the display device or the input / output device is provided with a transistor for driving the display device or the input / output device, an organic transistor using an organic semiconductor material, a transistor using an oxide semiconductor, or the like may be used. It is preferable to use a transistor having translucency.

表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮
像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補
完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である
。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによっ
て、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。 The display unit 9712 is a display device provided in the pillar portion. For example, the field of view blocked by the pillars can be complemented by displaying the image from the image pickup means provided on the vehicle body on the display unit 9712. The display unit 9713 is a display device provided in the dashboard portion. For example, the field of view blocked by the dashboard can be complemented by displaying the image from the image pickup means provided on the vehicle body on the display unit 9713. That is, by projecting an image from an image pickup means provided on the outside of the automobile, the blind spot can be supplemented and the safety can be enhanced. In addition, by projecting an image that complements the invisible part, it is possible to confirm safety more naturally and without discomfort.

また、図６１（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示して
いる。表示部９７２１は、ドア部に設けられた表示装置、または入出力装置である。例え
ば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ド
アで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けら
れた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示
装置である。なお、表示装置を座面や背もたれ部分などに設置して、当該表示装置を、当
該表示装置の発熱を熱源としたシートヒーターとして利用することもできる。 Further, FIG. 61 (D) shows the interior of an automobile in which bench seats are used for the driver's seat and the passenger seat. The display unit 9721 is a display device or an input / output device provided on the door unit. For example, the field of view blocked by the door can be complemented by displaying the image from the image pickup means provided on the vehicle body on the display unit 9721. Further, the display unit 9722 is a display device provided on the handle. The display unit 9723 is a display device provided in the central portion of the seat surface of the bench seat. It is also possible to install the display device on the seat surface, the backrest portion, or the like, and use the display device as a seat heater using the heat generated by the display device as a heat source.

表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、スピー
ドメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他
様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトな
どは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９
７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる
。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明
装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部
９７２１乃至表示部９７２３は加熱装置として用いることも可能である。 The display unit 9714, the display unit 9715, or the display unit 9722 can provide various other information such as navigation information, a speedometer or tachometer, a mileage, a refueling amount, a gear state, and an air conditioner setting. In addition, the display items and layouts displayed on the display unit can be appropriately changed according to the user's preference. The above information is displayed in the display unit 9.
It can also be displayed on the 710 to the display unit 9713, the display unit 9721, and the display unit 9723. Further, the display unit 9710 to the display unit 9715 and the display unit 9721 to the display unit 9723 can also be used as a lighting device. Further, the display unit 9710 to the display unit 9715 and the display unit 9721 to the display unit 9723 can also be used as a heating device.

また、図６２（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１
、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等
を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。 Further, FIG. 62 (A) shows the appearance of the camera 8000. The camera 8000 has a housing 8001.
, Display unit 8002, operation button 8003, shutter button 8004, coupling unit 8005, and the like. A lens 8006 can be attached to the camera 8000.

結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等
を接続することができる。 The coupling portion 8005 has an electrode and can be connected to a strobe device or the like in addition to the finder 8100 described later.

ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換する
ことが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。 Here, the camera 8000 is configured so that the lens 8006 can be removed from the housing 8001 and replaced, but the lens 8006 and the housing may be integrated.

シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８０
０２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像す
ることも可能である。 An image can be taken by pressing the shutter button 8004. In addition, the display unit 80
02 has a function as a touch panel, and it is also possible to take an image by touching the display unit 8002.

表示部８００２に、本発明の一態様の表示装置、または入出力装置を適用することができ
る。 A display device or an input / output device of one aspect of the present invention can be applied to the display unit 8002.

図６２（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示し
ている。 FIG. 62B shows an example in which the finder 8100 is attached to the camera 8000.

ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。 The finder 8100 has a housing 8101, a display unit 8102, a button 8103, and the like.

筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、フ
ァインダー８１００をカメラ８０００に取り付けることができる。また当該結合部には電
極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示
させることができる。 The housing 8101 has a coupling portion that engages with the coupling portion 8005 of the camera 8000, and the finder 8100 can be attached to the camera 8000. Further, the coupling portion has an electrode, and an image or the like received from the camera 8000 via the electrode can be displayed on the display unit 8102.

ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８
１０２の表示のオン・オフを切り替えることができる。 The button 8103 has a function as a power button. Display unit 8 by button 8103
The display of 102 can be switched on and off.

筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適
用することができる。 The semiconductor device of one aspect of the present invention can be applied to the integrated circuit and the image sensor in the housing 8101.

なお、図６２（Ａ）（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機
器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の
一態様の表示装置、または入出力装置を備えるファインダーが内蔵されていてもよい。 In FIGS. 62A and 62B, the camera 8000 and the finder 8100 are separate electronic devices, and these are detachable. However, the housing 8001 of the camera 8000 displays one aspect of the present invention. A finder having a device or an input / output device may be built in.

また、図６２（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。 Further, FIG. 62C shows the appearance of the head-mounted display 8200.

ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０
３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッ
テリー８２０６が内蔵されている。 The head-mounted display 8200 has a mounting portion 8201, a lens 8202, and a main body 820.
3. It has a display unit 8204, a cable 8205, and the like. Further, the battery 8206 is built in the mounting portion 8201.

ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２
０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示さ
せることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動
きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を
入力手段として用いることができる。 The cable 8205 supplies electric power from the battery 8206 to the main body 8203. Body 82
03 is provided with a wireless receiver or the like, and can display video information such as received image data on the display unit 8204. Further, the camera provided on the main body 8203 captures the movement of the user's eyeball and eyelids, and the coordinates of the user's viewpoint are calculated based on the information, so that the user's viewpoint can be used as an input means. can.

また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。
本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使
用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知する
ことにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１
には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用
者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部
の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させても
よい。 Further, the mounting portion 8201 may be provided with a plurality of electrodes at positions where it touches the user.
The main body 8203 may have a function of recognizing the viewpoint of the user by detecting the current flowing through the electrodes with the movement of the eyeball of the user. Further, it may have a function of monitoring the pulse of the user by detecting the current flowing through the electrode. In addition, the mounting portion 8201
May have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the biometric information of the user on the display unit 8204. Further, the movement of the head of the user may be detected and the image displayed on the display unit 8204 may be changed according to the movement.

本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる
。 The semiconductor device of one aspect of the present invention can be applied to the integrated circuit inside the main body 8203.

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。 This embodiment can be carried out by appropriately combining at least a part thereof with other embodiments described in the present specification.

（実施の形態１１）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について
図６３を用いながら説明する。 (Embodiment 11)
In the present embodiment, an example of using the RF tag using the semiconductor device according to one aspect of the present invention will be described with reference to FIG. 63.

＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証
書類（運転免許証や住民票等、図６３（Ａ）参照）、乗り物類（自転車等、図６３（Ｂ）
参照）、包装用容器類（包装紙やボトル等、図６３（Ｃ）参照）、記録媒体（ＤＶＤやビ
デオテープ等、図６３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物
類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置
、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り
付ける荷札（図６３（Ｅ）、図６３（Ｆ）参照）等に設けて使用することができる。 <Example of using RF tag>
RF tags have a wide range of uses, such as banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see Fig. 63 (A)), vehicles (bicycles, etc., Fig. 63). (B)
(See), packaging containers (wrapping paper, bottles, etc., see FIG. 63 (C)), recording media (DVD, video tape, etc., see FIG. 63 (D)), personal belongings (bags, glasses, etc.), foods. , Plants, animals, human body, clothing, daily necessities, medical products containing chemicals and drugs, or electronic devices (liquid crystal display devices, EL display devices, television devices, or mobile phones), or other articles. It can be used by being provided on a tag attached to (see FIGS. 63 (E) and 63 (F)).

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。 The RF tag 4000 according to one aspect of the present invention is fixed to an article by being attached to or embedded in a surface. For example, if it is a book, it is embedded in paper, and if it is a package made of organic resin, it is embedded inside the organic resin and fixed to each article. Since the RF tag 4000 according to one aspect of the present invention realizes small size, thinness, and light weight, the design of the article itself is not impaired even after being fixed to the article. Further, an authentication function can be provided by providing an RF tag 4000 according to one aspect of the present invention on banknotes, coins, securities, bearer bonds, certificates, etc., and if this authentication function is utilized, Counterfeiting can be prevented. Further, by attaching the RF tag according to one aspect of the present invention to packaging containers, recording media, personal belongings, foods, clothing, daily necessities, electronic devices, etc., the efficiency of the inspection system and the like can be improved. Can be planned. Further, even for vehicles, by attaching the RF tag according to one aspect of the present invention, it is possible to enhance the security against theft and the like.

以上のように、本発明の一態様に係わる半導体装置を用いたＲＦタグを、本実施の形態に
挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できる
ため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であって
も情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも
好適に用いることができる。 As described above, by using the RF tag using the semiconductor device according to one aspect of the present invention for each of the applications mentioned in the present embodiment, the operating power including writing and reading of information can be reduced, so that the maximum is possible. It is possible to take a long communication distance. Further, since the information can be retained for an extremely long period even when the power is cut off, it can be suitably used for applications in which the frequency of writing and reading is low.

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。 It should be noted that this embodiment can be appropriately combined with other embodiments and examples shown in the present specification.

本実施例では、イオン添加処理後の酸化物半導体層１２２の抵抗値の測定を行った結果に
ついて説明する。 In this embodiment, the result of measuring the resistance value of the oxide semiconductor layer 122 after the ion addition treatment will be described.

測定用サンプルとして、図６４に示す構造を作製した。測定サンプルは、実施の形態１に
て説明した方法により作製した。なお、サンプルの作製方法は、この方法に限定されない
。 The structure shown in FIG. 64 was prepared as a measurement sample. The measurement sample was prepared by the method described in the first embodiment. The method for producing a sample is not limited to this method.

基板１００として、約７００μｍのＳｉウェハを用いた。 A Si wafer of about 700 μm was used as the substrate 100.

絶縁層１１０として、酸化シリコン膜と酸化窒化シリコン膜の積層を形成した。 As the insulating layer 110, a laminate of a silicon oxide film and a silicon nitride film was formed.

当該酸化シリコン膜として、Ｓｉウェハを９５０℃の塩酸酸化法により、１００ｎｍの熱
酸化膜を形成した。 As the silicon oxide film, a 100 nm thermal oxide film was formed on a Si wafer by a hydrochloric acid oxidation method at 950 ° C.

酸化窒化シリコン膜はプラズマＣＶＤ法で３００ｎｍ成膜した。当該成膜条件は、成膜用
ガス流量をシラン２．３ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバ
ー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により４０Ｐａとし、ＲＦ
電源周波数を２７ＭＨｚとし、成膜時のパワーは５０Ｗとし、電極間の距離を１５ｍｍと
し、成膜時の基板加熱温度を４００℃とした。 The silicon oxynitride film was formed into a 300 nm film by a plasma CVD method. The film forming conditions are as follows: the film forming gas flow rate is silane 2.3 sccm, dinitrogen monoxide 800 sccm, the chamber pressure during film formation is 40 Pa by the diaphragm type ballatron sensor and APC valve control, and RF.
The power frequency was 27 MHz, the power at the time of film formation was 50 W, the distance between the electrodes was 15 mm, and the substrate heating temperature at the time of film formation was 400 ° C.

次に、酸化物半導体層１２２としてスパッタリング法により、ターゲットとしてＩｎ：Ｇ
ａ：Ｚｎ＝１：１：１（原子数比）の酸化物を用いて厚さ５０ｎｍに成膜した酸化物半導
体膜を用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時の
パワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０
ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、
成膜時の基板加熱温度を３００℃とした。 Next, the oxide semiconductor layer 122 is subjected to the sputtering method, and the target is In: G.
An oxide semiconductor film formed to a thickness of 50 nm using an oxide having a: Zn = 1: 1: 1 (atomic number ratio) was used. The film forming conditions are such that the pressure in the chamber at the time of film formation is 0.7 Pa, the power at the time of film formation is 0.5 kW using a DC power supply, and the gas flow rate for sputtering is Ar gas 30.
The sccm and oxygen gas are 15 sccm, and the distance between the sample and the target is 60 mm.
The substrate heating temperature at the time of film formation was set to 300 ° C.

酸化物半導体層１２２形成後、窒素雰囲気において、４５０℃で１時間の加熱処理を行っ
た後、酸素雰囲気において、４５０℃で１時間の加熱処理を行った。 After forming the oxide semiconductor layer 122, heat treatment was performed at 450 ° C. for 1 hour in a nitrogen atmosphere, and then heat treatment was performed at 450 ° C. for 1 hour in an oxygen atmosphere.

イオン添加処理は、イオン注入法により行った。サンプルごとに異なるイオン注入条件の
まとめを表１に示す。 The ion addition treatment was performed by the ion implantation method. Table 1 shows a summary of ion implantation conditions that differ from sample to sample.

Figure 0006970249
Figure 0006970249

サンプルの抵抗値測定は、シート抵抗測定機を用いて行い、装置は日立国際電気製のＶＲ
−２００を用いた。図６５、図６６、図６７にシート抵抗測定結果を示す。 The resistance value of the sample is measured using a sheet resistance measuring machine, and the device is VR manufactured by Hitachi Kokusai Electric.
-200 was used. 65, 66, and 67 show the sheet resistance measurement results.

図６５、図６６、図６７より、リン、アルゴン、キセノンいずれのイオン種においても、
ドーズ量を３．０×１０１４ｉｏｎｓ／ｃｍ２以上注入したサンプルにおいて、抵抗率を
安定して低減することができることが確認された。 From FIGS. 65, 66, and 67, the ionic species of phosphorus, argon, and xenon can be used.
It was confirmed that the resistivity can be stably reduced in the sample in which the dose amount is 3.0 × 10 14 ions / cm 2 or more.

１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
２０ 表示装置
２１ 表示領域
２２ 周辺回路
２４ 表示装置
５０ トランジスタ
５２ トランジスタ
６０ 容量素子
６２ 容量素子
７０ 発光素子
８０ 液晶素子
１００ 基板
１０３ 偏光板
１０５ 保護基板
１１０ 絶縁層
１２１ 金属酸化物層
１２２ 酸化物半導体層
１２３ 金属酸化物層
１２３ａ 金属酸化物膜
１２３ｂ 金属酸化物層
１２５ 低抵抗領域
１３０ ソース電極層
１３０ｂ 導電層
１４０ ドレイン電極層
１５０ ゲート絶縁層
１５０ａ 絶縁膜
１５０ｂ ゲート絶縁層
１５１ ゲート絶縁層
１５２ ゲート絶縁層
１５２ａ 絶縁膜
１５２ｂ 絶縁層
１６０ ゲート電極層
１６０ａ 導電膜
１６５ 導電層
１６７ イオン
１７０ 絶縁層
１７２ 絶縁層
１７３ 酸素
１７４ 溝部
１７５ 絶縁層
１７５ｂ 絶縁層
１７６ 絶縁層
１８０ 絶縁層
１９０ 導電層
１９５ 導電層
１９７ 導電層
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６２ カソード
３６３ 低抵抗領域
３６５ フォトダイオード
３６６ 半導体
３６７ 半導体
３６８ 半導体
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７４ 配線
３８０ 絶縁層
４００ 基板
４０２ 保護基板
４０３ 偏光板
４１０ 導電層
４１５ 導電層
４１８ 遮光層
４２０ 絶縁層
４３０ 絶縁層
４４０ スペーサ
４４５ 隔壁
４５０ ＥＬ層
４６０ 着色層
４７０ 接着層
４７３ 接着層
４７４ 接着層
４７５ 接着層
４７６ 接着層
４８０ 導電層
４９０ 液晶層
５１０ 異方性導電層
５３０ 光学調整層
６０１ プリカーサ
６０２ プリカーサ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ 走査線
７１３ 走査線
７１４ 信号線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１７００ 基板
１７０１ チャンバー
１７０２ ロード室
１７０３ 前処理室
１７０４ チャンバー
１７０５ チャンバー
１７０６ アンロード室
１７１１ａ 原料供給部
１７１１ｂ 原料供給部
１７１２ａ 高速バルブ
１７１２ｂ 高速バルブ
１７１３ａ 原料導入口
１７１３ｂ 原料導入口
１７１４ 原料排出口
１７１５ 排気装置
１７１６ 基板ホルダ
１７２０ 搬送室
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１８００ パネル
１８０１ プリント配線基板
１８０２ パッケージ
１８０３ ＦＰＣ
１８０４ バッテリー
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域およびドレイン領域
２８００ インバータ
２８１０ ＯＳトランジスタ
２８２０ ＯＳトランジスタ
２８３１ 信号波形
２８３２ 信号波形
２８４０ 破線
２８４１ 実線
２８５０ ＯＳトランジスタ
２８６０ ＣＭＯＳインバータ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチパネル
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリー
７１０１ 筐体
７１０２ 筐体
７１０３ 表示部
７１０４ 表示部
７１０５ マイク
７１０６ スピーカー
７１０７ 操作キー
７１０８ スタイラス
７３０２ 筐体
７３０４ 表示部
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 留め金
７５０１ 筐体
７５０２ 表示部
７５０３ 操作ボタン
７５０４ 外部接続ポート
７５０５ スピーカー
７５０６ マイク
７７０１ 筐体
７７０２ 筐体
７７０３ 表示部
７７０４ 操作キー
７７０５ レンズ
７７０６ 接続部
７９０１ 電柱
７９０２ 表示部
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００５ 結合部
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８１２１ 筐体
８１２２ 表示部
８１２３ キーボード
８１２４ ポインティングデバイス
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリー
９７００ 自動車
９７０１ 車体
９７０２ 車輪
９７０３ ダッシュボード
９７０４ ライト
９７１０ 表示部
９７１１ 表示部
９７１２ 表示部
９７１３ 表示部
９７１４ 表示部
９７１５ 表示部
９７２１ 表示部
９７２２ 表示部
９７２３ 表示部 10 Transistor 11 Transistor 12 Transistor 13 Transistor 14 Transistor 20 Display area 22 Peripheral circuit 24 Display device 50 Transistor 52 Transistor 60 Capacitive element 62 Capacitive element 70 Light emitting element 80 Liquid crystal element 100 Substrate 103 Plate plate 105 Protective substrate 110 Insulation layer 121 Metal oxide layer 122 Oxide semiconductor layer 123 Metal oxide layer 123a Metal oxide film 123b Metal oxide layer 125 Low resistance region 130 Source electrode layer 130b Conductive layer 140 Drain electrode layer 150 Gate insulating layer 150a Insulating film 150b Gate insulating layer 151 Gate insulation layer 152 Gate insulation layer 152a Insulation film 152b Insulation layer 160 Gate electrode layer 160a Conductive layer 165 Conductive layer 167 Ion 170 Insulation layer 172 Insulation layer 173 Oxygen 174 Groove 175 Insulation layer 175b Insulation layer 176 Insulation layer 180 Insulation layer 190 Conductive Layer 195 Conductive layer 197 Conductive layer 200 Imaging device 201 Switch 202 Switch 203 Switch 210 Pixel part 211 Pixel 212 Sub-pixel 212B Sub-pixel 212G Sub-pixel 212R Sub-pixel 220 Photoelectric conversion element 230 Pixel circuit 231 Wiring 247 Wiring 248 Wiring 249 Wiring 250 Wiring 253 Wiring 254 Filter 254B Filter 254G Filter 254R Filter 255 Lens 256 Optical 257 Wiring 260 Peripheral Circuit 270 Peripheral Circuit 280 Peripheral Circuit 290 Peripheral Circuit 300 Silicon Substrate 310 Layer 320 Layer 330 Layer 340 Layer 351 Transistor 353 Transistor 360 Photo diode 361 Ahead 362 cathode 363 Low resistance region 365 Photo diode 366 Semiconductor 368 Semiconductor 370 Plug 371 Wiring 372 Wiring 373 Wiring 374 Wiring 380 Insulation layer 400 Substrate 402 Protective substrate 403 Plate plate 410 Conductive layer 415 Conductive layer 418 Light shielding layer 420 Insulation layer 430 Insulation layer 440 Spacer 445 Bulk partition 450 EL layer 460 Colored layer 470 Adhesive layer 473 Adhesive layer 474 Adhesive layer 475 Adhesive layer 476 Adhesive layer 480 Conductive layer 490 Liquid crystal layer 510 Anisotropic conductive layer 530 Optical adjustment layer 601 Pre-cassor 602 Pre-cassor 700 Substrate 701 Pixel part 702 Scan line drive circuit 703 Scan line drive circuit 704 Signal line drive circuit 710 Capacitive wiring 712 Scanning line 713 Scanning line 714 Signal line 716 Transistor 717 Transistor 718 Liquid crystal element 719 Liquid crystal element 720 pixel 721 Switching transistor 722 Driving transistor 723 Capacitive element 724 Light emitting element 725 Signal line 726 Scanning line 727 Power supply line 728 Common electrode 800 RF tag 801 communication device 802 antenna 803 wireless signal 804 antenna 805 rectifier circuit 806 constant voltage circuit 807 demodulation circuit 808 modulation circuit 809 logic circuit 810 storage circuit 81 ROM
1189 ROM interface 1190 board 1191 ALU
1192 ALU controller 1193 Instruction decoder 1194 Interrupt controller 1195 Timing controller 1196 Register 1197 Register controller 1198 Bus interface 1199 ROM
1200 Storage element 1201 Circuit 1202 Circuit 1203 Switch 1204 Switch 1206 Logic element 1207 Capacitive element 1208 Capacitive element 1209 Transistor 1210 Transistor 1213 Transistor 1214 Transistor 1220 Circuit 1700 Board 1701 Chamber 1702 Load chamber 1703 Pretreatment chamber 1704 Chamber 1705 Chamber 1706 Unload chamber 1711a Raw Material Supply Unit 1711b Raw Material Supply Unit 1712a High Speed Valve 1712b High Speed Valve 1713a Raw Material Inlet Port 1713b Raw Material Inlet Port 1714 Raw Material Discharge Port 1715 Exhaust Device 1716 Board Holder 1720 Transport Room 1750 Interposer 1751 Chip 1755 Terminal 1753 Molded Resin 1800 Panel 1801 Printed Circuit Board 1802 Package 1803 FPC
1804 Battery 2100 Transistor 2200 Transistor 2201 Insulator 2202 Wiring 2203 Plug 2204 Insulator 2205 Wiring 2207 Insulator 2211 Semiconductor board 2212 Insulator 2213 Gate electrode 2214 Gate insulator 2215 Source area and drain area 2800 Inverter 2810 OS transistor 2820 OS transistor 2831 Signal Waveform 2832 Signal waveform 2840 Broken line 2841 Solid line 2850 OS transistor 2860 CMOS inverter 3001 Wiring 3002 Wiring 3003 Wiring 3004 Wiring 3005 Wiring 3200 Transistor 3300 Transistor 3400 Capacitive element 4000 RF tag 6000 Display module 6001 Top cover 6002 Bottom cover 6003 FPC
6004 Touch panel 6005 FPC
6006 Display panel 6007 Backlight unit 6008 Light source 6009 Frame 6010 Print board 6011 Battery 7101 Housing 7102 Housing 7103 Display 7104 Display 7105 Microphone 7106 Speaker 7107 Operation key 7108 Stylus 7302 Housing 7304 Display 7311 Operation button 7312 Operation button 7313 Connection terminal 7321 Band 7322 Clasp 7501 Housing 7502 Display 7503 Operation button 7504 External connection port 7505 Speaker 7506 Microphone 7701 Housing 7702 Housing 7703 Display 7704 Operation key 7705 Lens 7706 Connection 7901 Electric pole 7902 Display 8000 Camera 8001 Body 8002 Display unit 8003 Operation button 8004 Shutter button 8005 Coupling unit 8006 Lens 8100 Finder 8101 Housing 8102 Display unit 8103 Button 8121 Housing 8122 Display unit 8123 Keyboard 8124 Pointing device 8200 Head-mounted display 8201 Mounting unit 8202 Lens 8203 Main unit 8204 Display unit 8205 Cable 8206 Battery 9700 Car 9701 Body 9702 Wheel 9703 Dashboard 9704 Light 9710 Display 9711 Display 9712 Display 9713 Display 9714 Display 9715 Display 9721 Display 9722 Display 9723 Display

Claims (9)

基板上に第１絶縁層を形成し、
前記第１絶縁層上に、第１金属酸化物層および第１酸化物半導体層を形成し、
前記第１金属酸化物層および前記第１酸化物半導体層をエッチングし、第２金属酸化物層および第２酸化物半導体層を形成し、
前記第２酸化物半導体層上および前記第１絶縁層上に、第３金属酸化物層を形成し、
前記第３金属酸化物層上に第２絶縁層を形成し、
前記第２絶縁層に対して平坦化処理を行い、第３絶縁層を形成し、
前記第３絶縁層をエッチングし、前記第３金属酸化物層に到達する溝部を有する第４絶縁層を形成し、
前記第４絶縁層上および前記第３金属酸化物層上に、第５絶縁層を形成し、
前記第５絶縁層上に第１導電層を形成し、
前記第１導電層および前記第５絶縁層に対して前記第４絶縁層が露出するまで平坦化処理を行い、ゲート電極層および第６絶縁層を形成し、
前記ゲート電極層をマスクとして、前記第４絶縁層および前記第６絶縁層をエッチングし、ゲート絶縁層を形成し、
前記ゲート電極層をマスクとして、前記第２酸化物半導体層に対してイオン添加処理を行い、ソース領域およびドレイン領域を形成する、半導体装置の作製方法。 A first insulating layer is formed on the substrate,
A first metal oxide layer and a first oxide semiconductor layer are formed on the first insulating layer, and the first metal oxide layer and the first oxide semiconductor layer are formed.
The first metal oxide layer and the first oxide semiconductor layer are etched to form the second metal oxide layer and the second oxide semiconductor layer.
A third metal oxide layer is formed on the second oxide semiconductor layer and the first insulating layer.
A second insulating layer is formed on the third metal oxide layer, and the second insulating layer is formed.
The second insulating layer is flattened to form a third insulating layer.
The third insulating layer is etched to form a fourth insulating layer having a groove that reaches the third metal oxide layer.
A fifth insulating layer is formed on the fourth insulating layer and the third metal oxide layer.
A first conductive layer is formed on the fifth insulating layer, and the first conductive layer is formed.
The first conductive layer and the fifth insulating layer are flattened until the fourth insulating layer is exposed to form a gate electrode layer and a sixth insulating layer.
Using the gate electrode layer as a mask, the fourth insulating layer and the sixth insulating layer are etched to form a gate insulating layer.
A method for manufacturing a semiconductor device, in which the second oxide semiconductor layer is subjected to an ion addition treatment using the gate electrode layer as a mask to form a source region and a drain region. 基板上に第１絶縁層を形成し、
前記第１絶縁層上に、第１金属酸化物層および第１酸化物半導体層を形成し、
前記第１金属酸化物層および前記第１酸化物半導体層をエッチングし、第２金属酸化物層および第２酸化物半導体層を形成し、
前記第２酸化物半導体層上および前記第１絶縁層上に、第３金属酸化物層を形成し、
前記第３金属酸化物層上に第１ゲート絶縁層を形成し、
前記第１ゲート絶縁層上に第２絶縁層を形成し、
前記第２絶縁層に対して平坦化処理を行い、第３絶縁層を形成し、
前記第３絶縁層をエッチングし、前記第１ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、
前記第４絶縁層上および前記第１ゲート絶縁層上に、第１導電層を形成し、
前記第１導電層に対して前記第４絶縁層が露出するまで平坦化処理を行い、ゲート電極層を形成し、
前記ゲート電極層をマスクとして、前記第４絶縁層をエッチングし、前記第１ゲート絶縁層を露出する領域を設け、
前記ゲート電極層をマスクとして、前記第１ゲート絶縁層をエッチングし、第２ゲート絶縁層を形成し、
前記第２酸化物半導体層に対してイオン添加処理を行い、ソース領域およびドレイン領域を形成する、半導体装置の作製方法。 A first insulating layer is formed on the substrate,
A first metal oxide layer and a first oxide semiconductor layer are formed on the first insulating layer, and the first metal oxide layer and the first oxide semiconductor layer are formed.
The first metal oxide layer and the first oxide semiconductor layer are etched to form the second metal oxide layer and the second oxide semiconductor layer.
A third metal oxide layer is formed on the second oxide semiconductor layer and the first insulating layer.
A first gate insulating layer is formed on the third metal oxide layer, and the first gate insulating layer is formed.
A second insulating layer is formed on the first gate insulating layer, and the second insulating layer is formed.
The second insulating layer is flattened to form a third insulating layer.
The third insulating layer is etched to form a fourth insulating layer having a groove that reaches the first gate insulating layer.
A first conductive layer is formed on the fourth insulating layer and the first gate insulating layer.
The first conductive layer is flattened until the fourth insulating layer is exposed to form a gate electrode layer.
Using the gate electrode layer as a mask, the fourth insulating layer is etched to provide a region for exposing the first gate insulating layer.
Using the gate electrode layer as a mask, the first gate insulating layer is etched to form a second gate insulating layer.
A method for manufacturing a semiconductor device, wherein an ion addition treatment is performed on the second oxide semiconductor layer to form a source region and a drain region. 基板上に第１絶縁層を形成し、
前記第１絶縁層上に、第１金属酸化物層および第１酸化物半導体層を形成し、
前記第１金属酸化物層および前記第１酸化物半導体層をエッチングし、第２金属酸化物層および第２酸化物半導体層を形成し、
前記第２酸化物半導体層上および前記第１絶縁層上に、第３金属酸化物層を形成し、
前記第３金属酸化物層上に第１ゲート絶縁層を形成し、
前記第１ゲート絶縁層上に第２絶縁層を形成し、
前記第２絶縁層に対して平坦化処理を行い、第３絶縁層を形成し、
前記第３絶縁層をエッチングし、前記第１ゲート絶縁層に到達する溝部を有する第４絶縁層を形成し、
前記第４絶縁層上および前記第１ゲート絶縁層上に、第５絶縁層を形成し、
前記第５絶縁層上に第１導電層を形成し、
前記第１導電層および前記第５絶縁層に対して前記第４絶縁層が露出するまで平坦化処理を行い、ゲート電極層および第６絶縁層を形成し、
前記ゲート電極層をマスクとして、前記第４絶縁層および前記第６絶縁層をエッチングし、前記第１ゲート絶縁層を露出する領域を設け、
前記第２酸化物半導体層に対してイオン添加処理を行い、ソース領域およびドレイン領域を形成する、半導体装置の作製方法。 A first insulating layer is formed on the substrate,
A first metal oxide layer and a first oxide semiconductor layer are formed on the first insulating layer, and the first metal oxide layer and the first oxide semiconductor layer are formed.
The first metal oxide layer and the first oxide semiconductor layer are etched to form the second metal oxide layer and the second oxide semiconductor layer.
A third metal oxide layer is formed on the second oxide semiconductor layer and the first insulating layer.
A first gate insulating layer is formed on the third metal oxide layer, and the first gate insulating layer is formed.
A second insulating layer is formed on the first gate insulating layer, and the second insulating layer is formed.
The second insulating layer is flattened to form a third insulating layer.
The third insulating layer is etched to form a fourth insulating layer having a groove that reaches the first gate insulating layer.
A fifth insulating layer is formed on the fourth insulating layer and the first gate insulating layer.
A first conductive layer is formed on the fifth insulating layer, and the first conductive layer is formed.
The first conductive layer and the fifth insulating layer are flattened until the fourth insulating layer is exposed to form a gate electrode layer and a sixth insulating layer.
Using the gate electrode layer as a mask, the fourth insulating layer and the sixth insulating layer are etched to provide a region for exposing the first gate insulating layer.
A method for manufacturing a semiconductor device, wherein an ion addition treatment is performed on the second oxide semiconductor layer to form a source region and a drain region. 請求項１乃至３のいずれか一項において、
前記イオン添加処理は、リン、アルゴン、またはキセノンを用いて行われる、半導体装置の作製方法。 In any one of claims 1 to 3,
The method for manufacturing a semiconductor device, wherein the ion addition treatment is performed using phosphorus, argon, or xenon. 請求項１乃至４のいずれか一項において、
前記イオン添加処理において、イオンのドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とする、半導体装置の作製方法。 In any one of claims 1 to 4,
A method for manufacturing a semiconductor device, wherein in the ion addition treatment, the dose amount of ions is 1 × 10 14 ions / cm 2 or more and 5 × 10 16 ions / cm 2 or less. 基板上に第１絶縁層を形成し、
前記第１絶縁層上に、第１金属酸化物層および第１酸化物半導体層を形成し、
前記第１金属酸化物層および前記第１酸化物半導体層をエッチングし、第２金属酸化物層および第２酸化物半導体層を形成し、
前記第２酸化物半導体層上および前記第１絶縁層上に、第３金属酸化物層を形成し、
前記第３金属酸化物層上に第２絶縁層を形成し、
前記第２絶縁層に対して平坦化処理を行い、第３絶縁層を形成し、
前記第３絶縁層をエッチングし、前記第３金属酸化物層に到達する溝部を有する第４絶縁層を形成し、
前記第４絶縁層上および前記第３金属酸化物層上に、第５絶縁層を形成し、
前記第５絶縁層上に第１導電層を形成し、
前記第１導電層および前記第５絶縁層に対して、前記第４絶縁層が露出するまで平坦化処理を行い、ゲート電極層および第６絶縁層を形成し、
前記ゲート電極層をマスクとして、前記第４絶縁層および前記第６絶縁層をエッチングし、前記ゲート電極層の側面と接する領域を有するゲート絶縁層、および前記ゲート絶縁層と接する領域を有する第７絶縁層を形成し、
前記第２酸化物半導体層に対してイオン添加処理を行い、ソース領域およびドレイン領域を形成する、半導体装置の作製方法。 A first insulating layer is formed on the substrate,
A first metal oxide layer and a first oxide semiconductor layer are formed on the first insulating layer, and the first metal oxide layer and the first oxide semiconductor layer are formed.
The first metal oxide layer and the first oxide semiconductor layer are etched to form the second metal oxide layer and the second oxide semiconductor layer.
A third metal oxide layer is formed on the second oxide semiconductor layer and the first insulating layer.
A second insulating layer is formed on the third metal oxide layer, and the second insulating layer is formed.
The second insulating layer is flattened to form a third insulating layer.
The third insulating layer is etched to form a fourth insulating layer having a groove that reaches the third metal oxide layer.
A fifth insulating layer is formed on the fourth insulating layer and the third metal oxide layer.
A first conductive layer is formed on the fifth insulating layer, and the first conductive layer is formed.
The first conductive layer and the fifth insulating layer are flattened until the fourth insulating layer is exposed to form a gate electrode layer and a sixth insulating layer.
Using the gate electrode layer as a mask, the fourth insulating layer and the sixth insulating layer are etched, and a gate insulating layer having a region in contact with the side surface of the gate electrode layer and a seventh having a region in contact with the gate insulating layer. Form an insulating layer,
A method for manufacturing a semiconductor device, wherein an ion addition treatment is performed on the second oxide semiconductor layer to form a source region and a drain region. 請求項６において、前記イオン添加処理は、リン、アルゴン、またはキセノンを用いて行われる、半導体装置の作製方法。 The method for manufacturing a semiconductor device according to claim 6, wherein the ion addition treatment is performed using phosphorus, argon, or xenon. 請求項６または７において、
前記イオン添加処理において、イオンのドーズ量は１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とする、半導体装置の作製方法。 In claim 6 or 7,
A method for manufacturing a semiconductor device, wherein in the ion addition treatment, the dose amount of ions is 1 × 10 14 ions / cm 2 or more and 5 × 10 16 ions / cm 2 or less. 請求項６乃至８のいずれか一項において、
前記ゲート電極層の側面の接線と、前記基板の底面がなす角は、６０度以上８５度以下である領域を有する、半導体装置の作製方法。 In any one of claims 6 to 8,
A method for manufacturing a semiconductor device, wherein the angle formed by the tangent line on the side surface of the gate electrode layer and the bottom surface of the substrate has a region of 60 degrees or more and 85 degrees or less.
JP2020121192A 2015-06-19 2020-07-15 Manufacturing method of semiconductor device Active JP6970249B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021176347A JP2022009653A (en) 2015-06-19 2021-10-28 Semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2015124067 2015-06-19
JP2015123865 2015-06-19
JP2015123865 2015-06-19
JP2015124067 2015-06-19
JP2016101672A JP6736351B2 (en) 2015-06-19 2016-05-20 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016101672A Division JP6736351B2 (en) 2015-06-19 2016-05-20 Semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021176347A Division JP2022009653A (en) 2015-06-19 2021-10-28 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2020181992A JP2020181992A (en) 2020-11-05
JP6970249B2 true JP6970249B2 (en) 2021-11-24

Family

ID=61164527

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2016101672A Active JP6736351B2 (en) 2015-06-19 2016-05-20 Semiconductor device
JP2020121192A Active JP6970249B2 (en) 2015-06-19 2020-07-15 Manufacturing method of semiconductor device
JP2023025941A Pending JP2023057172A (en) 2015-06-19 2023-02-22 Semiconductor device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016101672A Active JP6736351B2 (en) 2015-06-19 2016-05-20 Semiconductor device

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023025941A Pending JP2023057172A (en) 2015-06-19 2023-02-22 Semiconductor device

Country Status (1)

Country Link
JP (3) JP6736351B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102355608B1 (en) * 2015-10-13 2022-01-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 Light emitting apparatus
WO2019048983A1 (en) 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method for semiconductor device
WO2019130161A1 (en) 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 Semiconductor device, and semiconductor device production method
KR102638143B1 (en) 2018-01-24 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor devices and methods of manufacturing semiconductor devices
WO2019166906A1 (en) * 2018-02-28 2019-09-06 株式会社半導体エネルギー研究所 Semiconductor device and method for manufacturing semiconductor device
KR20200127993A (en) * 2018-03-07 2020-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method of semiconductor device
WO2020179226A1 (en) * 2019-03-07 2020-09-10 パナソニックセミコンダクターソリューションズ株式会社 Gas sensor, production method therefor, and fuel cell vehicle

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185731A (en) * 1999-12-24 2001-07-06 Toshiba Corp Semiconductor device and its manufacturing method
JP3833903B2 (en) * 2000-07-11 2006-10-18 株式会社東芝 Manufacturing method of semiconductor device
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012160679A (en) * 2011-02-03 2012-08-23 Sony Corp Thin-film transistor, display device, and electronic apparatus
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5881388B2 (en) * 2011-11-28 2016-03-09 株式会社半導体エネルギー研究所 Semiconductor device and manufacturing method of semiconductor device
JP6035195B2 (en) * 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
JP6374221B2 (en) * 2013-06-05 2018-08-15 株式会社半導体エネルギー研究所 Semiconductor device
JP6402017B2 (en) * 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 Semiconductor device
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
TWI643969B (en) * 2013-12-27 2018-12-11 日商半導體能源研究所股份有限公司 Manufacturing method of oxide semiconductor
JP6506545B2 (en) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 Semiconductor device
JP6446258B2 (en) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 Transistor

Also Published As

Publication number Publication date
JP2018022713A (en) 2018-02-08
JP6736351B2 (en) 2020-08-05
JP2020181992A (en) 2020-11-05
JP2023057172A (en) 2023-04-20

Similar Documents

Publication Publication Date Title
JP6917486B2 (en) Semiconductor device
JP2022009653A (en) Semiconductor device
JP7090769B2 (en) Semiconductor equipment
JP6934089B2 (en) Semiconductor device
JP6715984B2 (en) Method for manufacturing semiconductor device and semiconductor device
JP6839986B2 (en) Manufacturing method of semiconductor device
JP6647846B2 (en) Semiconductor device
JP6736321B2 (en) Method of manufacturing semiconductor device
JP6986831B2 (en) Semiconductor devices and electronic devices
JP6970249B2 (en) Manufacturing method of semiconductor device
JP6815746B2 (en) Semiconductor device and its manufacturing method
JP2017034258A (en) Semiconductor device, method of manufacturing the same, and electronic equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211028

R150 Certificate of patent or registration of utility model

Ref document number: 6970249

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150