JP2012160679A - Thin-film transistor, display device, and electronic apparatus - Google Patents

Thin-film transistor, display device, and electronic apparatus Download PDF

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Yasunobu Hiromasu
Osamu Taniguchi
泰信 廣升
理 谷口
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PROBLEM TO BE SOLVED: To provide a thin-film transistor capable of easily improving the operating speed, and a display device and an electronic apparatus using such a thin-film transistor.SOLUTION: A thin-film transistor 1 comprises: a gate electrode 141; an oxide semiconductor layer 12 composed of a multilayer film including a carrier transit layer 121 constituting a channel and a carrier supply layer 122 for supplying carriers to the carrier transit layer 121; a gate insulating film 131 provided between the gate electrode 141 and the oxide semiconductor layer 12; and source and drain electrodes 16A and 16B. A source and drain region 12SD and a formation region of the gate electrode 141 in the oxide semiconductor layer 12 are spaced apart from each other. The mobility of the carriers can be improved by suppressing transit scattering of the carrier and access resistance to the channel, and the formation of parasitic capacitance can be avoided, without forming a conventional complicated structure.

Description

本発明は、酸化物半導体層を用いた薄膜トランジスタ(TFT;Thin Film Transistor)、ならびにそのような薄膜トランジスタを用いた表示装置および電子機器に関する。 The present invention is a thin film transistor including an oxide semiconductor layer (TFT; Thin Film Transistor), and a display device and an electronic apparatus using such a thin film transistor.

液晶ディスプレイや有機EL(Electro Luminescence)ディスプレイなどのフラットパネルディスプレイでは、駆動素子として、薄膜トランジスタ(TFT)が広く実用化されている。 In a flat panel display such as a liquid crystal display or an organic EL (Electro Luminescence) display, as a driving element, a thin film transistor (TFT) has been widely put into practical use. この薄膜トランジスタは、ガラス基板上にアモルファス(非晶質)シリコン(Si)または多結晶シリコンなどの半導体材料を用いて作製されるのが一般的である。 The thin film transistor being fabricated using a semiconductor material on a glass substrate such as amorphous silicon (Si) or polycrystalline silicon is generally used.

アモルファスシリコンを用いた薄膜トランジスタは、大面積(大型)の基板に対応しやすい反面、その電界効果移動度(キャリアの移動度)が低いという特徴がある。 A thin film transistor using amorphous silicon, on the other hand tends to correspond to a large substrate (large), the electric field effect mobility (carrier mobility) is characterized in that low. 一方、多結晶シリコンを用いた薄膜トランジスタは、逆に、その電界効果移動度が高いものの、大面の積基板に適応しにくいという特徴がある。 Meanwhile, a thin film transistor using polycrystalline silicon, on the contrary, although the field effect mobility is high, there is a feature that is difficult to adapt to the product substrate of a large surface.

これに対して、酸化亜鉛(ZnO)または酸化インジウム・ガリウム・亜鉛(InGaZnO)等の酸化物半導体は、低温成膜が可能であり、かつ優れた半導体特性を示すことが知られている。 In contrast, semiconductor oxides such as zinc oxide (ZnO) or indium gallium zinc (InGaZnO), are known to exhibit it is formed at a low temperature, and excellent semiconductor characteristics. そのため、近年では、アクティブマトリクス型のフラットパネルディスプレイにおける薄膜トランジスタへの応用が盛んに研究されている(例えば、特許文献1〜7および非特許文献1参照)。 Therefore, in recent years, application to thin film transistor in an active matrix flat panel displays have been extensively studied (for example, see Patent Documents 1-7 and Non-Patent Document 1).

このような酸化物半導体を用いた薄膜トランジスタは、従来のアモルファスシリコンを用いた薄膜トランジスタと比べて10倍以上の電子移動度を示し、かつ良好なオフ特性を示す。 Thin film transistor using such an oxide semiconductor is a thin film transistor as compared to show the 10-fold or more electron mobility using a conventional amorphous silicon, and shows good off characteristics. したがって、酸化物半導体を用いた薄膜トランジスタは、大画面、高精細および高フレームレートの液晶ディスプレイや、有機ELディスプレイ向けの応用が渇望されている。 Thus, a thin film transistor including an oxide semiconductor, a large screen, or a liquid crystal display of high definition and high frame rate, application for the organic EL display is craving.

特開2009−272427号公報 JP 2009-272427 JP 特開2010−56546号公報 JP 2010-56546 JP 特開2006−165227号公報 JP 2006-165227 JP 特開2010−74061号公報 JP 2010-74061 JP 特開2007−220816号公報 JP 2007-220816 JP 特開2007−250983号公報 JP 2007-250983 JP 特開2009−278115号公報 JP 2009-278115 JP

しかしながら、フラットパネルディスプレイにおいて更なる高性能化を図るため、このような酸化物半導体をチャネル層として用いた薄膜トランジスタにおいても、キャリアの移動度の更なる向上が求められている。 However, in order to higher performance in a flat panel display, even in the thin film transistor using such an oxide semiconductor as a channel layer, a further improvement in the carrier mobility are required.

また、高性能化を目的として、薄膜トランジスタの動作速度を高めるためには、上記したようなキャリアの高移動度化に加え、酸化物半導体層におけるソース・ドレイン領域とゲート電極との重畳部に生じる寄生容量を低減することも必要である。 Further, for the purpose of performance, in order to increase the operating speed of the thin film transistor, in addition to the high mobility of the carriers as described above, it occurs in superposition of the source and drain regions and the gate electrode in the oxide semiconductor layer it is also necessary to reduce the parasitic capacitance.

ここで、上記特許文献1〜4では、裏面露光を用いた自己整合的なパターン形成を行うことにより、マスク露光のあわせずれを見込む必要がなくなる分、寄生容量の低減を実現しようとしている。 Here, in Patent Documents 1 to 4, by performing a self-aligned pattern formation using back exposure, amount that needs to allow for misalignment of the mask exposure is eliminated, trying to achieve a reduction in parasitic capacitance. また、上記特許文献5〜7では、いわゆるトップゲート型の薄膜トランジスタにおいて、ゲート電極をマスクにしてソース・ドレイン領域の低抵抗化を自己整合的に行う手法が提案されている。 Further, in Patent Document 5 to 7, in a so-called top-gate type thin film transistor, method of performing resistance of the source and drain regions in a self-aligned manner using the gate electrode as a mask has been proposed. これらのうち、特に特許文献7には、ソース・ドレイン領域とチャネル部の間に、中間的な抵抗領域(いわゆるLDD(Lightly Doped Drain)領域)を形成する手法(LDD構造)についても開示されている。 Among these, Patent Document 7, between the source and drain regions and a channel portion, also disclosed a technique of forming an intermediate resistance region (the so-called LDD (Lightly Doped Drain) region) (LDD structure) there.

ところが、特許文献1〜4のように裏面露光を用いた自己整合的なパターン形成を行った場合、裏面露光の際の光の回折現象に起因して、実際には、ソース・ドレイン領域とゲート電極との間に重畳部が生じてしまい、寄生容量の低減が困難である。 However, when performing a self-aligned pattern formation using backside exposure as described in Patent Documents 1 to 4, due to the diffraction of light during backside exposure, in fact, the source-drain region and the gate superimposing unit would occur between the electrodes, it is difficult to reduce the parasitic capacitance.

また、特許文献5〜7の手法では、プラズマ照射により低抵抗化したソース・ドレイン領域をソース・ドレイン電極として用いるためには、ソース・ドレイン領域の抵抗率をチャネル部の1/1000程度に低抵抗化することが求められる。 Further, in the technique of Patent Document 5 to 7, in order to use the source-drain region whose resistance is reduced by plasma irradiation as the source and drain electrodes, the low resistivity of the source and drain regions of about 1/1000 of the channel portion it is required to resistance. これを達成するため、水素ガスまたはアルゴンガス等を用いたプラズマ照射を行うと、低抵抗化領域が、低抵抗化のマスクとなる領域またはゲート電極の下部にも一部回り込むという問題がある。 To achieve this, the plasma irradiation using a hydrogen gas or argon gas or the like, the low-resistance region, there is a problem that goes around part also in the lower region or the gate electrode as a mask to reduce the resistance. これはすなわち、ソース・ドレイン領域とゲート電極との重畳(オーバーラップ)による寄生容量を生むことになる。 It other words, the produce parasitic capacitance due to superposition of the source and drain regions and a gate electrode (overlap). なお、上記非特許文献1には、マスクとなるパターン端から最大で約2μm程度の内側まで、低抵抗領域が拡散するという報告がなされている。 The above Non-Patent Document 1, a pattern end to be a mask to the inside of about 2μm in maximum, and reported that the low-resistance region is diffused is made.

このように、自己整合的なパターン形成によってソース・ドレイン領域とゲート電極とが近接するようにする場合、これらが互いに離隔するように形成する場合と比べ、チャネルに対するアクセス抵抗を低減させてキャリアの移動度を向上させることができるものの、寄生容量が形成されてしまう。 Thus, when such a source-drain region and the gate electrode by self-alignment patterning is close, as compared to the case of forming such they are spaced apart from each other, the carrier reduces the access resistance to the channel although it is possible to improve the mobility, parasitic capacitance is formed. すなわち、キャリアの移動度向上と寄生容量の形成回避とを両立させることが困難であり、トランジスタの動作速度を十分に高めることができない。 That is, it is difficult to achieve both formation avoidance of parasitic capacitance and mobility improvement of carrier, it is impossible to increase the operating speed of the transistor sufficiently.

一方、上記したLDD構造を採用した場合、ソース・ドレイン領域とゲート電極との重畳を回避しつつ、LDD領域の存在によってチャネルに対するアクセス抵抗を低減することができる。 Meanwhile, in the case of adopting the LDD structure described above, while avoiding the superposition of the source and drain regions and the gate electrode, it is possible to reduce the access resistance to the channel by the presence of the LDD region. すなわち、キャリアの移動度向上と寄生容量の形成回避とを両立させ、トランジスタの動作速度を高めることが可能であると思われる。 That is, the formation avoidance of enhanced mobility and parasitic capacitance of the carrier is both, it would be possible to increase the operating speed of the transistor. しかしながら、LDD構造のような複雑な構造を形成する必要があることから、製造コストが高くなってしまうことになる。 However, so that it is necessary to form complex structures such as LDD structures, manufacturing cost is increased.

本発明はかかる問題点に鑑みてなされたもので、その目的は、トランジスタの動作速度を簡易に向上させることが可能な薄膜トランジスタ、ならびにそのような薄膜トランジスタを用いた表示装置および電子機器を提供することにある。 The present invention has been made in view of the above problems, that the aim is to provide a display device and an electronic apparatus using that can improve the operation speed of the transistor in a simple thin film transistor, and such a thin film transistor It is in.

本発明の薄膜トランジスタは、ゲート電極と、チャネルを構成するキャリア走行層と、このキャリア走行層へキャリアを供給するためのキャリア供給層とを含む多層膜からなる酸化物半導体層と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁膜と、ソース・ドレインとなる一対の電極とを備え、酸化物半導体層におけるソース・ドレイン領域とゲート電極の形成領域とが、互いに離隔しているものである。 The thin film transistor of the present invention includes a gate electrode, and the carrier transit layer constituting the channel, and the oxide semiconductor layer composed of a multilayer film including a carrier supply layer for supplying carriers to the carrier transit layer, a gate electrode oxide a gate insulating film provided between the object semiconductor layer, and a pair of electrodes serving as the source and drain, and forming regions of the source and drain regions and the gate electrode in the oxide semiconductor layer, they are spaced apart from each other it is intended. ここで、上記キャリア供給層における半導体層の伝導帯下端準位もしくは価電子帯上端準位が、上記キャリア走行層における半導体層の伝導帯下端準位もしくは価電子帯上端準位よりもエネルギー的に高くなっているようにするのが好ましい。 Here, the conduction band minimum level or valence band maximum level of the semiconductor layer in the carrier supply layer, energetically than the conduction band minimum level or valence band maximum level of the semiconductor layer in the carrier transit layer preferably to as high.

本発明の表示装置は、表示素子と、この表示素子を駆動するための上記本発明の薄膜トランジスタとを備えたものである。 Display device of the present invention are those comprising a display element and a thin film transistor of the present invention for driving the display device.

本発明の電子機器は、上記本発明の表示装置を備えたものである。 Electronic device of the present invention is provided with a display device of the present invention.

本発明の薄膜トランジスタ、表示装置および電子機器では、酸化物半導体層において、キャリア供給層からキャリア走行層へとキャリアが供給され、このキャリア走行層内におけるキャリア供給層との界面近傍の領域に、キャリアが蓄積される。 In the thin film transistor, a display device and an electronic apparatus of the present invention, in the oxide semiconductor layer, the carrier supply layer to the carrier transit layer carriers are supplied, a region in the vicinity of the interface between the carrier supply layer in the carrier traveling layer, the carrier There are accumulated. したがって、キャリア走行層がチャネルとして機能する際に、キャリアがこの領域内をほぼ2次元的に走行するようになるため、チャネル(酸化物半導体層)内をキャリアが3次元的に走行する従来と比べ、キャリアに対する走行散乱が抑えられる。 Therefore, when the carrier transit layer functions as a channel, since the carrier comes to travel this region almost two-dimensional, conventional carriers in the channel (oxide semiconductor layer) is traveling three-dimensionally and compared, traveling scattering relative to the carrier is suppressed. また、キャリアはキャリア供給層から供給されることから、キャリア走行層自体のキャリア濃度は低く抑えることができるようになり、その観点からも、酸化物半導体層が単一の層からなる従来と比べ、イオン化ドナーやイオン化アクセプタによるキャリアに対する走行散乱が抑えられる。 As compared since the carrier supplied from the carrier supply layer, the carrier concentration of the carrier transit layer itself will be able to be kept low, also from this point of view, a conventional oxide semiconductor layer is a single layer , travel scattering to the carrier by ionizing a donor or ionized acceptors is suppressed. 更に、従来のような複雑な構造(例えば、LDD構造)を形成することなく、チャネルに対するアクセス抵抗が低減される。 Furthermore, as in the prior art complex structures (e.g., LDD structure) without forming the access resistance to the channel is reduced. 加えて、酸化物半導体層におけるソース・ドレイン領域とゲート電極の形成領域とが互いに離隔している(重なり合っていない,オーバーラップしていない)ことにより、酸化物半導体層におけるソース・ドレイン領域、ゲート絶縁膜およびゲート電極からなる寄生容量の形成が回避される。 In addition, the spaced apart and mutually the formation region of the source-drain region and the gate electrode in the oxide semiconductor layer (non-overlapping, non-overlapping) by the source-drain region in the oxide semiconductor layer, a gate formation of parasitic capacitance consisting of the insulating film and the gate electrode are avoided.

本発明の薄膜トランジスタ、表示装置および電子機器によれば、酸化物半導体層を、チャネルを構成するキャリア走行層とキャリア供給層とを含む多層膜により構成するようにしたので、従来のような複雑な構造を形成することなく、キャリアに対する走行散乱およびチャネルに対するアクセス抵抗を抑えてキャリアの移動度を向上させることができる。 Thin film transistor of the present invention, according to the display device and an electronic apparatus, an oxide semiconductor layer, so was configured from the multilayer film including a carrier transport layer and a carrier supply layer constituting the channel, such as complex as a conventional without forming a structure, it is possible to improve the mobility of carriers is suppressed access resistance to travel scattering and channels for the carrier. また、酸化物半導体層におけるソース・ドレイン領域とゲート電極の形成領域とが互いに離隔しているようにしたので、上記のようにしてチャネルに対するアクセス抵抗を低減しつつ、寄生容量の形成を回避することができる。 Further, since as the formation region of the source-drain region and the gate electrode in the oxide semiconductor layer are separated from each other, while reducing the access resistance to the channel as described above, to avoid the formation of parasitic capacitance be able to. よって、簡易な構造にも関わらず、キャリアの移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることが可能となる。 Therefore, despite the simple structure, formation avoidance of parasitic capacitance and mobility improvement of carrier and can be made compatible, it is possible to increase the operating speed of the transistor easily.

本発明の第1の実施の形態に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to a first embodiment of the present invention. 図1に示した薄膜トランジスタにおけるエネルギーバンド構造例を表す図である。 Is a diagram illustrating an energy band structure example of a thin film transistor shown in FIG. 図1に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 Method of manufacturing a thin film transistor shown in FIG. 1 is a cross-sectional diagram illustrating a sequence of steps. 比較例1に係る薄膜トランジスタの断面構成およびエネルギーバンド構造例を表す図である。 It is a diagram showing a cross-sectional configuration and the energy band structure of the thin film transistor according to Comparative Example 1. 比較例2および比較例3に係る薄膜トランジスタの構成を表す断面図である。 Comparison is a cross sectional view illustrating a structure of a thin film transistor according to Example 2 and Comparative Example 3. 第1の実施の形態に係る実施例および比較例1におけるゲート−ソース間電圧とドレイン電流との関係を表す特性図である。 Gate in the Examples and Comparative Example 1 according to the first embodiment - is a characteristic diagram showing the relationship between the source voltage and the drain current. 変形例1に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to a first modification. 変形例2に係る薄膜トランジスタの断面構成およびエネルギーバンド構造例を表す図である。 It is a diagram showing a cross-sectional configuration and the energy band structure of the thin film transistor according to a second modification. 第2の実施の形態に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to the second embodiment. 図9に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 Method of manufacturing the thin film transistor shown in FIG. 9 is a cross-sectional diagram illustrating a sequence of steps. 第3の実施の形態に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to the third embodiment. 図11に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 Method of manufacturing a thin film transistor shown in FIG. 11 is a cross-sectional view illustrating a sequence of steps. 図12に続く工程を表す断面図である。 It is a cross-sectional view illustrating a process following FIG. 第4の実施の形態に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to the fourth embodiment. 変形例3に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to a third modification. 第5の実施の形態に係る薄膜トランジスタの構成を表す断面図である。 It is a cross sectional view illustrating a structure of a thin film transistor according to the fifth embodiment. 変形例4および変形例5に係る薄膜トランジスタにおけるエネルギーバンド構造例を表す図である。 Is a diagram illustrating an energy band structure example of a thin film transistor according to a fourth modification and the modifications 5. 各実施の形態および各変形例に係る薄膜トランジスタを備えた表示装置の構成例を表すブロック図である。 It is a block diagram illustrating a configuration example of a display device having a thin film transistor according to the embodiment and the modifications of the embodiments. 図18に示した画素の詳細構成例を表す回路図である。 Is a circuit diagram illustrating a specific configuration example of the pixel shown in FIG. 18. 図18および図19に示した表示装置の一構成例を表す断面図である。 It is a cross-sectional view illustrating a configuration example of a display device shown in FIGS. 18 and 19. 図18および図19に示した表示装置の他の構成例を表す断面図である。 It is a sectional view showing another configuration example of the display illustrated in FIGS. 18 and 19. 図18および図19に示した表示装置の他の構成例を表す断面図である。 It is a sectional view showing another configuration example of the display illustrated in FIGS. 18 and 19. 図18および図19に示した表示装置を含むモジュールの概略構成を表す平面図である。 Is a plan view illustrating a schematic configuration of a module including the display device shown in FIGS. 18 and 19. 図18および図19に示した表示装置の適用例1の外観を表す斜視図である。 Is a perspective view illustrating an appearance of a first application example of the display device shown in FIGS. 18 and 19. (A)は適用例2の表側から見た外観を表す斜視図であり、(B)は裏側から見た外観を表す斜視図である。 (A) is a perspective view illustrating an appearance viewed from the front side of Application Example 2, (B) is a perspective view illustrating an appearance viewed from the rear side. 適用例3の外観を表す斜視図である。 Is a perspective view illustrating an appearance of Application Example 3. 適用例4の外観を表す斜視図である。 Is a perspective view illustrating an appearance of a fourth application example. (A)は適用例5の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。 (A) is a front view of an opened state application example 5, (B) is a side view, (C) is a front view of a closed state, (D) is a left side view, (E) is a right side view, (F) is a top view, (G) is a bottom view.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 It will be described in detail with reference to the drawings, embodiments of the present invention. なお、説明は以下の順序で行う。 The description will be made in the following order.

1. 1. 第1の実施の形態(キャリア供給層,キャリア走行層を含むトップゲート型の例1) First Embodiment (example of a top gate type comprising a carrier supply layer, the carrier transit layer 1)
2. 2. 第1の実施の形態の変形例 変形例1(ソース・ドレイン領域を低抵抗化層とした例) Modification Modification 1 of the first embodiment (example in which the source and drain regions and the low resistance layer)
変形例2(キャリア供給層,キャリア走行層の積層順を逆にした例) Modification 2 (carrier supply layer, examples of the lamination order of the carrier transit layer conversely)
3. 3. 第2の実施の形態(トップゲート型の例2:キャリア走行層をゲート電極の形成領域に選択的に設けた例) Second Embodiment (example of a top gate type 2: Example of selectively providing a carrier transit layer formation region of the gate electrode)
4. 4. 第3の実施の形態(低抵抗層を更に設けた例) Third Embodiment (further example in which a low-resistance layer)
5. 5. 第4の実施の形態(キャリア供給層,キャリア走行層を含むボトムゲート型の例1) Fourth Embodiment (example of a bottom gate type comprising a carrier supply layer, the carrier transit layer 1)
6. 6. 第4の実施の形態の変形例 変形例3(ボトムゲート型の例2:チャネル保護膜を層間絶縁膜と兼用させた例) Fourth Exemplary variant modification of Embodiment 3 (example of a bottom gate type 2: Example of a channel protective film is also used as the interlayer insulating film)
7. 7. 第5の実施の形態(キャリア供給層,キャリア走行層を含むデュアルゲート型の例) Fifth Embodiment (example of a dual gate type comprising a carrier supply layer, the carrier transit layer)
8. 8. 各実施の形態および各変形例に共通の変形例 変形例4,5(キャリアとして正孔(ホール)を用いた例) Common variations modification 4,5 to Embodiment and the modifications of the embodiments (holes as carriers (holes) example using)
9. 9. 適用例(表示装置および電子機器への適用例) Application Example (Example of Application to the display device and an electronic device)
10. 10. その他の変形例 Other Modifications

<第1の実施の形態> <First Embodiment>
[薄膜トランジスタ1の断面構成] [Cross-sectional structure of the thin film transistor 1]
図1は、本発明の第1の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1)の断面構成を表したものである。 Figure 1 illustrates a sectional configuration of a thin film transistor (TFT 1) according to a first embodiment of the present invention. この薄膜トランジスタ1は、基板11上に、酸化物半導体層12、ゲート絶縁膜131およびゲート電極141をこの順に備えている。 The thin-film transistor 1 includes, over a substrate 11, and the oxide semiconductor layer 12, a gate insulating film 131 and the gate electrode 141 in this order. すなわち、薄膜トランジスタ1は、いわゆるトップゲート型(スタガー構造)の薄膜トランジスタである。 That is, the thin film transistor 1, a thin film transistor of the so-called top-gate (staggered structure). この薄膜トランジスタ1はまた、層間絶縁膜15と、一対のソース・ドレイン電極16A,16B(一対の電極)とを備えている。 The thin-film transistor 1 also includes an interlayer insulating film 15, a pair of source and drain electrodes 16A, and 16B (a pair of electrodes). また、薄膜トランジスタ1は、後述するように、キャリアとして電子を用いたものとなっている。 In addition, the thin film transistor 1 has a those used as described below, electrons as carriers.

基板11は、例えばシリコン基板であるが、その他、合成石英、ガラス、金属、樹脂または樹脂フィルムなどの材料からなるものでもよい。 Substrate 11 is, for example, a silicon substrate, other synthetic quartz, glass, metal, or may be made of a material such as a resin or a resin film. なお、この基板11と酸化物半導体12および層間絶縁膜15との間に、例えばシリコン(Si)を含む絶縁膜材料からなる絶縁層(図示せず)が、下地層として設けられているようにしてもよい。 Incidentally, between the substrate 11 and the oxide semiconductor 12 and the interlayer insulating film 15, for example, a silicon insulating layer made of an insulating film material containing (Si) (not shown), as is provided as an underlying layer it may be. これにより、金属元素等の不純物が基板11から酸化物半導体層12へ向けて拡散するのが防止される。 Thus, impurities such as metal elements are prevented from diffusing toward the substrate 11 to the oxide semiconductor layer 12.

(酸化物半導体層12) (Oxide semiconductor layer 12)
酸化物半導体層12は、例えば、MO(Mは、Al,Ga,In,Zn,Sn,Tiのうちの少なくとも1種)を主成分として含んだものである。 The oxide semiconductor layer 12 is, for example, MO (M is, Al, Ga, In, Zn, Sn, at least one of Ti) are those containing as a main component.

この酸化物半導体層12は、基板11側から順に、キャリア走行層121およびキャリア供給層122が積層された多層膜(2層構造)により構成されている(変調ドープ構造)。 The oxide semiconductor layer 12 includes, from the substrate 11 side, is constituted by a multilayer film carrier transit layer 121 and the carrier supply layer 122 are stacked (two-layered structure) (modulation doped structure). 言い換えると、酸化物半導体層12は、キャリア供給層122およびキャリア走行層121を1層ずつ有するシングルへテロ(SH)構造を用いて構成されている。 In other words, the oxide semiconductor layer 12 is formed by using a hetero (SH) structure to single having a carrier supply layer 122 and the carrier transit layer 121 layer by layer. なお、これらの多層膜のうちの少なくとも1層は、非晶質(アモルファス)半導体あるいは多結晶半導体により構成されているのが好ましい。 At least one layer of these multilayer films, what is constituted by an amorphous semiconductor or a polycrystalline semiconductor is preferred. 例えば、非晶質のInGaZnO 4を用いた場合、非晶質相にも関わらず、キャリアの移動度が10cm 2 /V・s程度と高い値を示すからである。 For example, when using the InGaZnO 4 of amorphous, despite the amorphous phase, the carrier mobility is because showing a high value as about 10cm 2 / V · s.

キャリア供給層122は、以下説明するキャリア走行層121に対してキャリア(ここでは電子)を供給する役割を担う酸化物半導体層であり、その厚みは10〜100nm程度となっている。 Carrier supply layer 122, the following description is carrier to the carrier transit layer 121 is an oxide semiconductor layer which is responsible for supplying (electrons in this case) and has a thickness of about 10 to 100 nm. このキャリア供給層122を構成する酸化物半導体としては、例えば、Al x Ga y In z1.5x+1.5y+1.5z (x,y,z:整数)や、Ga x In y Zn z1.5x+1.5y+z (x,y,z:整数)などが挙げられる。 The oxide semiconductor constituting the carrier supply layer 122, for example, Al x Ga y In z O 1.5x + 1.5y + 1.5z (x, y, z: an integer) and, Ga x In y Zn z O 1.5 x + 1.5y + z (x, y, z: an integer), and the like. なお、キャリア供給層122における酸化物半導体のキャリア濃度は、例えば10 18 〜10 20 cm -3程度となるように、成膜時の酸素分圧が調整されるようになっている。 The carrier concentration in the oxide semiconductor in the carrier supply layer 122, for example, as a 10 18 ~10 20 cm -3 or so, the oxygen partial pressure during film formation is adapted to be adjusted.

キャリア走行層121は、上記キャリア供給層122から供給されるキャリア(電子)がソース・ドレイン電極16A,16B間で走行するための酸化物半導体層である。 Carrier transit layer 121 is an oxide semiconductor layer for carriers (electrons) to travel between the source and drain electrodes 16A, 16B supplied from the carrier supply layer 122. すなわち、このキャリア走行層121では、詳細は後述するが、キャリア供給層122との界面近傍の領域に、薄膜トランジスタ1におけるチャネルが形成される(チャネルを構成する)ようになっており、その厚みは10〜100nm程度となっている。 That is, in the carrier transit layer 121 will be described in detail later, a region in the vicinity of the interface between the carrier supply layer 122, and so the channel is formed in the thin film transistor 1 (constituting a channel), the thickness It has become the order of 10~100nm. キャリア走行層121を構成する酸化物半導体としては、例えば、Al x Ga y In z1.5x+1.5y+1.5z (x,y,z:整数)や、In 23 、Ga x In y Zn z1.5x+1.5y+z (x,y,z:整数)などが挙げられる。 The oxide semiconductor constituting the carrier transit layer 121, for example, Al x Ga y In z O 1.5x + 1.5y + 1.5z (x, y, z: an integer) and, In 2 O 3, Ga x In y Zn z O 1.5x + 1.5y + z (x, y, z: an integer), and the like. なお、キャリア走行層121における酸化物半導体のキャリア濃度は、例えば10 14 〜10 15 cm -3程度(ほぼ真性半導体となる濃度領域)と十分に低くなるように、成膜時の酸素分圧が調整されるようになっている。 The carrier concentration in the oxide semiconductor in carrier transport layer 121, for example 10 14 to 10 15 cm about -3 to be sufficiently low (approximately an intrinsic semiconductor to become concentration region) and, the oxygen partial pressure during film formation It is adapted to be adjusted.

ここで、本実施の形態の酸化物半導体層12では、キャリア走行層121およびキャリア供給層122がともに、ソース・ドレイン電極16A,16Bの形成領域に対応する一対のソース・ドレイン領域12SDを有している。 Here, the oxide semiconductor layer 12 of the present embodiment, both the carrier transit layer 121 and the carrier supply layer 122, has a pair of source and drain regions 12SD corresponding to the formation region of the source-drain electrodes 16A, 16B ing. 換言すると、この酸化物半導体層12では、キャリア走行層121およびキャリア供給層122がともに、ゲート電極141の形成領域から各ソース・ドレイン領域12SDにわたって形成されている。 In other words, in the oxide semiconductor layer 12, the carrier transit layer 121 and the carrier supply layer 122 both formed over each source and drain regions 12SD from the formation region of the gate electrode 141. これらのソース・ドレイン領域12SDでは、詳細は後述するが、従来の単層からなる酸化物半導体層(後述する比較例1〜3の酸化物半導体層102,202,302等)と比べ、シート抵抗が低減されている。 In these source and drain regions 12SD, details will be described later, compared conventional oxide semiconductor layer comprising a single layer (such as an oxide semiconductor layer 102, 202, 302 of Comparative Examples 1 to 3 to be described later), the sheet resistance There has been reduced. また、このソース・ドレイン領域12SDにおけるシート抵抗は、チャネル領域におけるシート抵抗よりも小さくなっているのが望ましい。 The sheet resistance of the source and drain regions 12SD is has become smaller than the sheet resistance in the channel region is preferred. 例えば、ソース・ドレイン領域12SDにおけるシート抵抗が10(kΩ/□)程度以下となれば、ソース・ドレイン領域12SDをソース・ドレイン電極(の一部)として用いることが可能となるからである。 For example, since the sheet resistance in the source and drain regions 12SD is if less about 10 (kW / □), it is possible to use the source and drain regions 12SD as the source and drain electrodes (part of).

本実施の形態の酸化物半導体層12ではまた、図1に示したように、ソース・ドレイン領域12SDとゲート電極141の形成領域とが、互いに離隔している(重なり合っていない,オーバーラップしていない,重畳していない)。 In the oxide semiconductor layer 12 of the present embodiment also, as shown in FIG. 1, source and drain regions 12SD and formation area of ​​the gate electrode 141 is not (overlap are separated from each other, have overlapping no, not superimposed). これにより、詳細は後述するが、所定の寄生容量の形成が回避されるようになっている。 Although Accordingly, details will be described later, so that the formation of a predetermined parasitic capacitance is avoided.

次に、図2を参照して、酸化物半導体層12のエネルギーバンド構造について説明する。 Next, with reference to FIG. 2, the energy band structure of the oxide semiconductor layer 12. 図2は、酸化物半導体層12付近の層構造(酸化物半導体層12、ゲート絶縁膜131およびゲート電極141)でのエネルギーバンド構造例を表したものである。 Figure 2 is a representation of the energy band structure of an oxide semiconductor layer 12 near the layer structure (oxide semiconductor layer 12, the gate insulating film 131 and the gate electrode 141). この図において、「E F 」はフェルミエネルギーを示している。 In this figure, "E F" indicates Fermi energy. また、「Ev0」,「Ev1」,「Ev2」はそれぞれ、ゲート絶縁膜131、キャリア走行層121およびキャリア供給層122における価電子帯上端準位を示している。 Further, "Ev0", "Ev1", "Ev2" respectively, the gate insulating film 131, shows the valence band maximum energy level in the carrier transit layer 121 and the carrier supply layer 122. 「Ec0」,「Ec1」,「Ec2」はそれぞれ、ゲート絶縁膜131、キャリア走行層121およびキャリア供給層122における伝導帯下端準位を示している。 "Ec0", "Ec1", "Ec2" respectively, the gate insulating film 131, shows the conduction band energy level of the carrier transit layer 121 and the carrier supply layer 122. 「e」は、キャリアとしての電子を模式的に示している。 "E" is an electron as a carrier is schematically shown. なお、これらの符号については、これ以降登場する他のエネルギーバンド構造においても同様となっている。 It should be noted that these codes, which is the same in other energy band structure appearing hereinafter.

酸化物半導体層12では、キャリア供給層122における半導体層の伝導帯下端準位Ec2が、キャリア走行層121における半導体層の伝導帯下端準位Ec1よりもエネルギー的に高くなるように設定されている(Ec2>Ec1)。 In the oxide semiconductor layer 12, the conduction band minimum level Ec2 of the semiconductor layer in the carrier supply layer 122, is set to be energetically higher than the conduction band minimum level Ec1 semiconductor layer in the carrier transit layer 121 (Ec2> Ec1). これにより、詳細は後述するが、キャリア供給層122からキャリア走行層121へと電子eが供給され、図2に示したように、このキャリア走行層121内におけるキャリア供給層122との界面近傍の領域に、電子eが蓄積されるようになっている。 Thus, details will be described later, from the carrier supply layer 122 to the carrier transit layer 121 is supplied with electrons e, as shown in FIG. 2, in the vicinity of the interface between the carrier supply layer 122 in the carrier transit layer 121 in the region, the electrons e is adapted to be accumulated. なお、ここでは、キャリア供給層122における価電子帯上端準位Ev2が、キャリア走行層121における価電子帯上端準位Ev1よりもエネルギー的に低くなっている(Ev2<Ev1)が、価電子帯側のエネルギーバンド構造については、どのような構造となっていてもよい。 Here, the valence band maximum level Ev2 in the carrier supply layer 122, which is energetically lower than the valence band maximum level Ev1 in the carrier transit layer 121 (Ev2 <Ev1) is, the valence band the energy band structure of the side, may be made with any kind of structure.

ゲート絶縁膜131は、例えばシリコンを含む絶縁膜材料からなる。 The gate insulating film 131 is made of an insulating film material containing silicon, for example. このゲート絶縁膜131は、キャリア供給層122上のゲート電極13の対向領域(形成領域)に設けられている。 The gate insulating film 131 is provided in a region facing the gate electrode 13 on the carrier supply layer 122 (forming area).

ゲート電極141は、薄膜トランジスタ1に印加されるゲート電圧によって、酸化物半導体層12中のチャネル部分のキャリア密度(ここでは、電子密度)を制御するための電極である。 The gate electrode 141, the gate voltage applied to the thin film transistor 1 (here, electron density) carrier density of the channel portion of the oxide semiconductor layer 12 is an electrode for controlling. このゲート電極141は、例えば、厚みが50nm程度のモリブデン(Mo)層と、厚みが400nm程度のアルミニウム(Al)層もしくはアルミニウム合金層との2層構造となっている。 The gate electrode 141 has a thickness of, for example, has a 50nm approximately molybdenum (Mo) layer, a two-layer structure with a thickness of about 400nm aluminum (Al) layer or an aluminum alloy layer. なお、アルミニウム合金層としては、例えばアルミニウム−ネオジム合金層が挙げられる。 As the aluminum alloy layer, such as aluminum - neodymium alloy layer.

層間絶縁膜15は、例えばシリコンを含む絶縁膜材料からなる。 Interlayer insulating film 15 is made of an insulating film material containing silicon, for example. この層間絶縁膜15は、ゲート電極141とソース・ドレイン電極16A,16Bとの間等を互いに分離(絶縁)するための絶縁膜である。 The interlayer insulating film 15, the gate electrode 141 and the source and drain electrode 16A, an insulating film for mutually separating (insulating), and the like between 16B.

ソース・ドレイン電極16A,16Bはそれぞれ、例えばモリブデン,アルミニウム,チタン等の金属あるいはそれらの多層膜からなる。 Each source-drain electrodes 16A, 16B is, for example, molybdenum, aluminum, made of metal or their multilayer films, such as titanium.

[薄膜トランジスタ1の製造方法] [Method of manufacturing the thin film transistor 1]
この薄膜トランジスタ1は、例えば次のようにして製造することができる。 The thin film transistor 1 can be manufactured, for example, as follows. 図3は、薄膜トランジスタ1を製造する工程の一例を、断面図で表したものである。 Figure 3 is an example of a process of manufacturing the thin film transistor 1 is a representation in cross-section.

まず、図3(A)に示したように、例えば絶縁性の表面を有する基板11上の全面に、真空中において例えば、前述した材料からなる酸化物半導体のターゲットを用いたスパッタ法(例えば、DC/RFスパッタ法)や、Pulsed Laser Deposition法により、酸化物半導体層12を形成する。 First, as shown in FIG. 3 (A), for example, on the entire surface of the substrate 11 having an insulating surface, for example in a vacuum, sputtering method using an oxide semiconductor target made of the materials described above (e.g., DC / RF sputtering) or by Pulsed Laser Deposition method, an oxide semiconductor layer 12. その際、キャリア走行層121およびキャリア供給層122の形成は、例えば、単一のスパッタ装置内においてターゲットを切り替え、成膜時の酸素分圧を調整することにより行う。 At that time, the formation of the carrier transit layer 121 and the carrier supply layer 122, for example, switching a target within a single sputtering apparatus, and by adjusting the oxygen partial pressure during film formation. なお、基板11と酸化物半導体12との間に、前述した下地層としての絶縁層を設ける場合には、例えば、CVD(Chemical Vapor Deposition;化学気相成長)法を用いて、300nm程度の厚みのSiO x (シリコン酸化物)層を形成するようにすればよい。 Between the substrate 11 and the oxide semiconductor 12, in the case of providing the insulating layer as a base layer described above, for example, CVD; using (Chemical Vapor Deposition Chemical vapor deposition) method, 300 nm thickness of about of SiO x it may be to form a (silicon oxide) layer.

そののち、同じく図3(A)に示したように、酸化物半導体層12上に、ゲート絶縁膜131およびゲート電極141をこの順に成膜してパターン形成する。 After that, as also shown in FIG. 3 (A), over the oxide semiconductor layer 12 is patterned by forming a gate insulating film 131 and the gate electrode 141 in this order. 具体的には、ゲート絶縁膜131は例えばプラズマCVD法により成膜し、ゲート電極141は例えばスパッタ法により成膜する。 Specifically, the gate insulating film 131 is formed by, for example, a plasma CVD method, the gate electrode 141 is formed by a sputtering method. そして、フォトリソグラフィおよびドライエッチングにより、所望の形状にパターニングする。 Then, by photolithography and dry etching is patterned into a desired shape. なお、ゲート絶縁膜131としては、例えば200nm程度の厚みのシリコン酸化物を用いることができ、ゲート電極141としては、300nm程度の厚みのアルミニウム膜と30nm程度の厚みのチタン膜とを順に積層したものを用いることができる。 As the gate insulating film 131, for example, can be a silicon oxide 200nm thickness of about, as the gate electrode 141, by laminating a titanium film of an aluminum film and 30nm approximately the thickness of 300nm thickness of approximately sequence it is possible to use things. この際、ゲート絶縁膜131は、例えば、ゲート電極141のエッチングと連続した一括ドライエッチングにより形成することができる。 In this case, the gate insulating film 131, for example, can be formed by a continuous bulk dry etching and etching of the gate electrode 141. このとき、オーバーエッチング時間を調整して、キャリア走行層121およびキャリア供給層122のキャリア濃度(シートキャリア密度)が10 13 cm -2以上程度となるように制御することが望ましい。 At this time, by adjusting the over-etching time, it is desirable to control so that the carrier concentration in the carrier transit layer 121 and the carrier supply layer 122 (sheet carrier density) is the degree 10 13 cm -2 or more.

次に、図3(B)に示したように、フォトリソグラフィにてレジスト(感光性樹脂膜)をパターニングしたのち、例えば塩素ガスを用いたドライエッチングを行うことにより、酸化物半導体層12を選択的に除去する(トランジスタごとの酸化物半導体層12のアイソレーションを行う)。 Next, as shown in FIG. 3 (B), after patterning the resist (photosensitive resin film) by the photo lithography, for example, by dry etching using a chlorine gas, selects an oxide semiconductor layer 12 to remove (performing isolation oxide semiconductor layer 12 of each transistor).

次いで、図3(C)に示したように、層間絶縁膜15を成膜してパターン形成する。 Then, as shown in FIG. 3 (C), it is patterned by forming an interlayer insulating film 15. 具体的には、例えばプラズマCVD法を用いて、400nm程度の厚みのシリコン酸化膜を成膜したのち、フォトリソグラフィおよびエッチングにより、所望の形状にパターニングする。 Specifically, for example, plasma CVD method using, after forming a silicon oxide film of 400nm thickness of about, by photolithography and etching, patterned into a desired shape. このとき、キャリア走行層121およびキャリア供給層122のキャリア濃度(シートキャリア密度)が10 13 cm -2以上程度となるように制御することが望ましい。 In this case, it is desirable to control so that the carrier concentration in the carrier transit layer 121 and the carrier supply layer 122 (sheet carrier density) is the degree 10 13 cm -2 or more. また、層間絶縁膜15のエッチングの際にドライエッチングを用いた場合、オーバーエッチング時に露出する酸化物半導体層12を10 14 cm -2程度のキャリア濃度(シートキャリア密度)まで低抵抗化することができる。 In the case of using dry etching during the etching of the interlayer insulating film 15, an oxide semiconductor layer 12 exposed at the time of over-etching is possible to lower the resistance to 10 14 cm -2 order of the carrier concentration (sheet carrier density) it can.

続いて、例えばスパッタ法を用いて成膜したのち、例えば、燐酸、硝酸および酢酸からなる混酸を用いたウェットエッチングを行うことにより、ソース・ドレイン電極16A,16Bを形成する。 Then, for example, after forming by sputtering, for example, phosphoric acid, by wet etching using a mixed acid consisting of nitric acid and acetic acid, to form the source and drain electrodes 16A, the 16B. このとき、ソース・ドレイン電極16A,16Bとしては、30nm程度の厚みのモリブデン(Mo)と、300nm程度の厚みのアルミニウム(Al)と、30nm程度の厚みのモリブデンとを順に積層したものを用いることができる。 At this time, the source-drain electrode 16A, as the 16B, using a thickness of about 30nm molybdenum (Mo), and 300nm thickness of about aluminum (Al), the thickness of about 30nm to those of molybdenum are laminated in this order can. 以上により、図1示したトップゲート型の薄膜トランジスタ1が完成する。 Thus, to complete the thin film transistor 1 of the top gate type shown FIG.

[薄膜トランジスタ1の作用・効果] [Operation and effect of the thin film transistor 1]
この薄膜トランジスタ1では、図示しない配線を介してゲート電極141に所定の閾値電圧Vth以上の電圧(ゲート−ソース間電圧V GS )が印加されると、酸化物半導体層12内にチャネルが形成される。 In the thin film transistor 1, the predetermined threshold voltage Vth or higher voltages to the gate electrode 141 via wires (not shown) - the (gate-source voltage V GS) is applied, a channel is formed in the oxide semiconductor layer 12 . これにより、ソース・ドレイン電極16A,16B間に電流(ドレイン電流I D )が流れ、トランジスタとして機能する。 Thus, the source-drain electrodes 16A, 16B between the current (drain current I D) flows, serves as a transistor.

ここで、図4〜図6を参照して、本実施の形態の薄膜トランジスタ1の特徴的部分の作用・効果について、比較例(比較例1〜3)と比較しつつ詳細に説明する。 Referring now to FIGS, the operation and effects of the characteristic parts of the thin film transistor 1 of the present embodiment will be described in detail in comparison with Comparative Example (Comparative Example 1-3).

(比較例1) (Comparative Example 1)
図4(A)は、比較例1に係る従来の薄膜トランジスタ(薄膜トランジスタ101)の断面構成を表したものである。 FIG. 4 (A) illustrates a cross-sectional configuration of the conventional thin film transistor (TFT 101) according to Comparative Example 1. また、図4(B)は、この比較例1に係る薄膜トランジスタ101における酸化物半導体層102付近の層構造(酸化物半導体層102、ゲート絶縁膜131およびゲート電極141)でのエネルギーバンド構造例を表したものである。 Further, FIG. 4 (B), the energy band structure of an oxide semiconductor layer 102 near the layer structure of the thin film transistor 101 according to the comparative example 1 (the oxide semiconductor layer 102, the gate insulating film 131 and the gate electrode 141) it is a representation. なお、図4(B)において、「Ev102」,「Ec102」はそれぞれ、酸化物半導体層102における価電子帯上端準位および伝導帯下端準位を示している。 Incidentally, in FIG. 4 (B), the "Ev102", "Ec102" respectively indicates the valence band maximum in the oxide semiconductor layer 102 level and the conduction band minimum level.

比較例1の薄膜トランジスタ101では、図4(A)に示したように、本実施の形態の薄膜トランジスタ1における酸化物半導体層12とは異なり、酸化物半導体層102が単一層により構成されている。 In the thin film transistor 101 of Comparative Example 1, as shown in FIG. 4 (A), unlike the oxide semiconductor layer 12 in the thin-film transistor 1 of the present embodiment, the oxide semiconductor layer 102 is constituted by a single layer. すなわち、この比較例1の酸化物半導体層102は、層全体がチャネル層となっており、キャリアはこのチャネル層中のドナーから供給されるようになっている。 That is, the oxide semiconductor layer 102 in this Comparative Example 1, the entire layer has a channel layer, carriers are supplied from the donor of the channel layer.

したがって、薄膜トランジスタ101では、図4(B)に示したように、チャネル層(酸化物半導体層102)内をキャリア(ここでは電子)が3次元的に走行することになる。 Accordingly, the thin film transistor 101, as shown in FIG. 4 (B), so that the travel three-dimensionally (electrons in this case) the channel layer (oxide semiconductor layer 102) in the carrier. すなわち、ソース・ドレイン電極16A,16B間に沿った2次元方向に加え、酸化物半導体層102の厚み方向に沿ってもキャリアが走行する。 That is, the source-drain electrode 16A, in addition to the two-dimensional direction along the inter-16B, carriers travel even along the thickness direction of the oxide semiconductor layer 102. このため、キャリアに対する走行散乱が大きくなり、その結果、比較例1の薄膜トランジスタ101ではキャリアの移動度が低くなってしまう。 Therefore, travel scattering to the carrier is increased, as a result, the mobility of carriers in the thin film transistor 101 of Comparative Example 1 is lowered.

また、この薄膜トランジスタ101では、図4(A)に示したように、酸化物半導体層102における一対のソース・ドレイン領域102SDとゲート電極141の形成領域とが、互いに離隔している。 Further, in the thin film transistor 101, as shown in FIG. 4 (A), the formation region of the pair of source and drain regions 102SD and the gate electrode 141 in the oxide semiconductor layer 102 is spaced apart from each other. したがって、ソース・ドレイン電極16A,16B間を走行する際のチャネルに対するアクセス抵抗が高くなってしまい、この観点からも、比較例1の薄膜トランジスタ101ではキャリアの移動度が低くなってしまうことになる。 Therefore, the source-drain electrodes 16A, becomes high access resistance to the channel when traveling between 16B, also from this point of view, so that the mobility of the thin film transistor 101 carrier Comparative Example 1 is lowered.

(比較例2) (Comparative Example 2)
一方、図5(A)に示した比較例2に係る従来の薄膜トランジスタ(薄膜トランジスタ201)では、例えば自己整合的なパターン形成によって、酸化物半導体層202におけるソース・ドレイン領域202SDとゲート電極141の形成領域とが近接するようにしている。 On the other hand, the formation of FIG. 5 in the conventional thin film transistor (TFT 201) according to Comparative Example 2 shown (A), the example by a self-alignment patterning, the source and drain regions 202SD and the gate electrode 141 in the oxide semiconductor layer 202 and a region so that close. これにより、これらの領域が互いに離隔するように形成されている上記比較例1と比べ、チャネルに対するアクセス抵抗を低減することが可能となる。 Thus, we compared these regions as in Comparative Example 1, which is formed to be separated from each other, it is possible to reduce the access resistance to the channel.

ところが、この比較例2の薄膜トランジスタ201では、図5(A)に示したように、実際には、ソース・ドレイン領域202SDとゲート電極141の形成領域とが重畳(オーバーラップ)してしまう。 However, the thin film transistor 201 of the comparative example 2, as shown in FIG. 5 (A), in fact, the formation region of the source-drain region 202SD and the gate electrode 141 will be superimposed (overlap). そのため、この重畳領域(オーバーラップ領域)において、酸化物半導体層202、ゲート絶縁膜131およびゲート電極141からなる寄生容量が生じてしまう(形成されてしまう)。 Therefore, in this overlapping region (overlapping region), the oxide semiconductor layer 202, parasitic capacitance consisting of the gate insulating film 131 and the gate electrode 141 (will be formed) to cause it occurs. 具体的には、例えば水素ガスまたはアルゴンガス等を用いたプラズマ照射を行ってソース・ドレイン領域202SDの低抵抗化を行う場合、低抵抗化領域が、低抵抗化のマスクとなる領域またはゲート電極の下部にも一部回り込んでしまい、そのような重畳領域(寄生容量)が形成されてしまう。 Specifically, for example, hydrogen gas or by performing a plasma irradiation using an argon gas and the like when performing the resistance of the source and drain regions 202SD, low resistance region is masked with a region or a gate electrode of low resistance the cause wraps around a portion in the bottom, such overlap region (parasitic capacitance) is formed. このことから、この比較例2では、キャリアの移動度向上と寄生容量の形成回避とを両立させることが困難であり、上記比較例1と同様にトランジスタの動作速度を十分に高めることができない。 Therefore, in Comparative Example 2, it is difficult to achieve both formation avoidance of parasitic capacitance and mobility improvement of carrier, can not be sufficiently increased operating speed of the likewise transistors as in Comparative Example 1. また、図示しないが、ボトムゲート型の薄膜トランジスタにおけるゲート電極をマスクに用いた裏面露光の際には、ソース・ドレイン電極またはチャネル保護膜を自己整合的に形成する場合、裏面露光の際の光の回折現象に起因して、ゲート電極とソース・ドレイン電極との重畳領域(寄生容量)が形成されてしまう。 Although not shown, when the rear surface exposure using a gate electrode of the bottom gate type thin film transistor as a mask, when forming the source and drain electrodes or the channel protective film in a self-aligned manner, the light at the time of backside exposure due to the diffraction phenomenon, the overlap region between the gate electrode and the source and drain electrodes (parasitic capacitance) is formed.

(比較例3) (Comparative Example 3)
他方、図5(B)に示した比較例3に係る従来の薄膜トランジスタ(薄膜トランジスタ301)では、上記比較例1と同様に、酸化物半導体層302における一対のソース・ドレイン領域302SDとゲート電極141の形成領域とが互いに離隔している。 On the other hand, in the conventional thin-film transistor according to Comparative Example 3 illustrated in FIG. 5 (B) (thin film transistor 301), in the same manner as in Comparative Example 1, a pair in the oxide semiconductor layer 302 source and drain regions 302SD and the gate electrode 141 and forming regions are separated from each other. ただし、この比較例3では、一対のソース・ドレイン領域302SDとゲート電極141の形成領域との間にそれぞれ、LDD領域302が設けられている。 However, in Comparative Example 3, respectively between the pair of source and drain regions 302SD and formation area of ​​the gate electrode 141, LDD region 302 is provided. このように、比較例3の薄膜トランジスタ301ではいわゆるLDD構造となっていることにより、ソース・ドレイン領域302SDとゲート電極141の形成領域との重畳を回避しつつ、LDD領域302SDの存在によってチャネルに対するアクセス抵抗を低減することができる。 Thus, by a so-called LDD structure in the thin film transistor 301 of Comparative Example 3, while avoiding the superposition of the source and drain regions 302SD and formation area of ​​the gate electrode 141, access to the channel by the presence of the LDD region 302SD it is possible to reduce the resistance. すなわち、キャリアの移動度向上と寄生容量の形成回避とを両立させ、トランジスタの動作速度を高めることが可能であるとも思われる。 That is, to achieve both formation avoidance of parasitic capacitance and mobility improvement of carrier, also it appears to be possible to increase the operating speed of the transistor.

しかしながら、この比較例3の薄膜トランジスタ301では、LDD構造という複雑な構造を形成する必要があることから、製造コストが高くなってしまうことになる。 However, the thin film transistor 301 of this comparative example 3, it is necessary to form a complex structure of LDD structure, so that the manufacturing cost is increased.

このように上記比較例1〜3では、チャネルに対するアクセス抵抗を低減することによるキャリアの移動度向上と、寄生容量の形成回避とを、簡易な構造で両立させることが困難である。 In this way the comparative examples 1 to 3, and mobility improvement of carriers by reducing the access resistance to the channel, and avoids formation of parasitic capacitance, it is difficult to achieve both a simple structure. すなわち、トランジスタの動作速度を簡易に向上させることが困難である。 That is, it is difficult to increase the operating speed of the transistor easily.

(本実施の形態) (The present embodiment)
これに対して、本実施の形態の薄膜トランジスタ1では、図1に示したように、酸化物半導体層12が、キャリア供給層122およびキャリア走行層121からなる多層膜(2層構造)により構成されている。 In contrast, in the thin-film transistor 1 of the present embodiment, as shown in FIG. 1, the oxide semiconductor layer 12 is constituted by a multilayer film (two-layer structure) consisting of the carrier supply layer 122 and the carrier transit layer 121 ing. また、例えば図2に示したように、この酸化物半導体層12において、キャリア供給層122における半導体層の伝導帯下端準位Ec2が、キャリア走行層121における半導体層の伝導帯下端準位Ec1よりもエネルギー的に高くなっている(Ec2>Ec1)。 For example, as shown in FIG. 2, in the oxide semiconductor layer 12, the conduction band minimum level Ec2 of the semiconductor layer in the carrier supply layer 122, the conduction band minimum level Ec1 semiconductor layer in the carrier transit layer 121 It has also become energetically high (Ec2> Ec1). これにより、酸化物半導体層12において、キャリア供給層122からキャリア走行層121へと電子eが供給され、図2に示したように、このキャリア走行層121内におけるキャリア供給層122との界面近傍の領域に、電子eが蓄積されるようになる。 Thus, in the oxide semiconductor layer 12, and the carrier supply layer 122 to the carrier transit layer 121 is supplied with electrons e, as shown in FIG. 2, near the interface with the carrier supply layer 122 in the carrier transit layer 121 the area, so that electrons e are accumulated. 言い換えると、酸化物半導体層12では、電子eを供給する領域(キャリア供給層122)と、電子eが実際に走行する領域(キャリア走行層121内におけるキャリア供給層122との界面近傍の領域)とが、厚み方向に沿って空間的に分離される。 In other words, the oxide semiconductor layer 12, a region that supplies electrons e (carrier supply layer 122), a region where electrons e are actually running (region near the interface between the carrier supply layer 122 in the carrier transit layer 121) DOO is spatially separated along the thickness direction.

したがって、本実施の形態の薄膜トランジスタ1では、キャリア走行層121がチャネルとして機能する際に、上記した界面近傍の領域内を電子eがほぼ2次元的に走行するようになる。 Accordingly, the thin-film transistor 1 of the present embodiment, the carrier transit layer 121 when functioning as a channel comprises a region near the interface as described above so as to travel in two-dimensional electron e approximately. すなわち、上記比較例1とは異なり、ソース・ドレイン電極16A,16B間に沿った2次元方向にほぼ限定されて、電子eが走行することになる(酸化物半導体層12の厚み方向に沿っては、電子eはほとんど走行しない)。 That is, unlike the comparative example 1, the source-drain electrode 16A, is substantially limited to a two-dimensional direction along the inter-16B, so that the electrons e travel (along the thickness direction of the oxide semiconductor layer 12 the electronic e hardly running). よって、この薄膜トランジスタ1では、チャネル層(酸化物半導体層102,202,302)内をキャリアが3次元的に走行する上記比較例1〜3と比べ、電子eに対する走行散乱が抑えられる。 Therefore, in the thin film transistor 1, compared with the Comparative Examples 1 to 3 in which the channel layer through the (oxide semiconductor layer 102, 202, 302) the carrier travel three-dimensionally, travel scattering is suppressed to electrons e.

また、本実施の形態の薄膜トランジスタ1では、上記したように電子eはキャリア供給層122から供給されることから、キャリア走行層121自体のキャリア濃度は低く抑えることができる(例えば、ほぼ真性半導体の濃度領域とすることができる)。 Further, the thin-film transistor 1 of the present embodiment, since the electrons e as described above is supplied from the carrier supply layer 122, the carrier concentration of the carrier transit layer 121 itself can be kept low (e.g., approximately intrinsic semiconductor it can be a density regions). したがって、キャリアが実際に走行する領域でのドナー濃度を著しく低く設定することができるため、その観点からも、この薄膜トランジスタ1では、酸化物半導体層102,202,302が単一層となっている上記比較例1〜3と比べ、イオン化ドナーによる電子eに対する走行散乱が抑えられることになる。 Therefore, it is possible to set extremely low donor concentration in the region where the carrier is actually running, even from this point of view, in the thin film transistor 1, the oxide semiconductor layer 102, 202, 302 is a single layer compared with Comparative examples 1 to 3, so that the travel scattering to electrons e by ionisation donors is suppressed.

ここで、図6は、本実施の形態に係る実施例(ただし、ここではボトムゲート型の薄膜トランジスタでの実施例)および上記比較例1おける、ゲート−ソース間電圧V GSとドレイン電流I Dとの関係を表したものである。 Here, FIG. 6, examples of the present embodiment (although, here in the embodiment of a bottom-gate thin film transistor) definitive and the Comparative Example 1, the gate - and the voltage V GS and the drain current I D between the source It illustrates a relationship. 実施例における酸化物半導体層12では、キャリア走行層121としてGaInZnO 4を、キャリア供給層122としてn−ITO(Indium Tin Oxide;酸化インジウムスズ)を、それぞれ用いた。 In the oxide semiconductor layer 12 in the embodiment, the GaInZnO 4 as a carrier transit layer 121, n-ITO as the carrier supply layer 122; a (Indium Tin Oxide), were used, respectively. また、比較例1における酸化物半導体層102としては、GaInZnO 4の単層構造を用いた。 The oxide semiconductor layer 102 in Comparative Example 1, using the single layer structure of GaInZnO 4. なお、実施例および比較例1のいずれにおいても、熱酸化法により形成された下地層(シリコン酸化膜)を有するn型Si基板を用い、キャリア(電子)の移動度μについては、図6中のI D −V GS曲線により求めた。 In any of Examples and Comparative Example 1, the base layer formed by a thermal oxidation method using a n-type Si substrate having a (silicon oxide film), for mobility μ of carriers (electrons) in FIG. 6 It was determined by the I D -V GS curve.

この図6により、比較例1と比べて実施例では、高い電子の移動度を示していることが分かる。 The Figure 6, in the embodiment as compared with Comparative Example 1, it can be seen that shows high electron mobility. 具体的には、比較例1では、μ=8(cm 2 /V・s)程度となっているのに対し、実施例では、μ=20(cm 2 /V・s)程度となっている。 Specifically, in Comparative Example 1, whereas has a μ = 8 (cm 2 / V · s) extent, in the embodiment, it has a μ = 20 (cm 2 / V · s) degree . このことから、上記したように、本実施の形態(実施例)では比較例1と比べて電子に対する走行散乱が抑えられる結果、電子の移動度が向上していることが確認された。 Therefore, as described above, the present embodiment (Example) traveling scattering is suppressed results for electrons in comparison with Comparative Example 1, it was confirmed that the electron mobility is improved.

更に、本実施の形態の薄膜トランジスタ1では、図1に示したように、酸化物半導体層12における一対のソース・ドレイン領域12SDと、ゲート電極141の形成領域とが、互いに離隔している。 Furthermore, the thin-film transistor 1 of the present embodiment, as shown in FIG. 1, a pair of source and drain regions 12SD in the oxide semiconductor layer 12, and the formation region of the gate electrode 141 are spaced apart from each other. これにより、上記比較例2とは異なり、酸化物半導体層12(ソース・ドレイン領域12SD)、ゲート絶縁膜131およびゲート電極141からなる寄生容量の形成が回避される。 Thus, unlike the Comparative Example 2, the oxide semiconductor layer 12 (source and drain regions 12SD), formation of parasitic capacitance is avoided a gate insulating film 131 and the gate electrode 141.

加えて、この薄膜トランジスタ1では、上記のようにキャリア走行層121およびキャリア供給層122からなる酸化物半導体層12において、チャネルに対するアクセス抵抗が低減されることから、上記比較例3のような複雑な構造(LDD構造)が不要となり、簡易な構造で済む。 In addition, in the thin film transistor 1, the oxide semiconductor layer 12 consisting of the carrier transit layer 121 and the carrier supply layer 122 as described above, since the access resistance to the channel is reduced, such as complex as a Comparative Example 3 structure (LDD structure) is not required, and requires only a simple structure.

以上のように本実施の形態では、酸化物半導体層12を、チャネルを構成するキャリア走行層121とキャリア供給層122とを含む多層膜により構成するようにしたので、従来のような複雑な構造を形成することなく、キャリアに対する走行散乱およびチャネルに対するアクセス抵抗を抑えてキャリアの移動度を向上させることができる。 In the present embodiment as described above, the oxide semiconductor layer 12, so was configured from the multilayer film including a carrier transit layer 121 and the carrier supply layer 122 constituting the channel, such as complex as the conventional structure without forming, it is possible to improve the mobility of carriers is suppressed access resistance to travel scattering and channels for the carrier. また、酸化物半導体層12におけるソース・ドレイン領域12SDとゲート電極141の形成領域とが互いに離隔しているようにしたので、上記のようにしてチャネルに対するアクセス抵抗を低減しつつ、寄生容量の形成を回避することができる。 Further, since as the formation region of the source and drain regions 12SD and the gate electrode 141 in the oxide semiconductor layer 12 are spaced away from each other, while reducing the access resistance to the channel as described above, formation of parasitic capacitance it can be avoided. よって、簡易な構造にも関わらず、キャリア(電子)の移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることが可能となる。 Therefore, despite the simple structure, the carrier can be made compatible with the formation avoidance of enhanced mobility and parasitic capacitance of the (electronic), it becomes possible to increase the operating speed of the transistor easily.

また、酸化物半導体層12全体としてのキャリア濃度を、キャリア供給層122の位置や厚み、ドナーもしくはアクセプタの濃度などによって制御することができるため、従来の単層チャネル構造の場合とは異なり、精密な酸素分圧制御が不要となる。 Further, the carrier concentration of the whole oxide semiconductor layer 12, the position and thickness of the carrier supply layer 122, it is possible to control the concentration, etc. of the donor or acceptor, unlike the conventional single-layer channel structure, precision your such oxygen partial pressure is not required. よって、従来と比べてトランジスタ特性のばらつき(基板面上での面内ばらつきや製造ロットごとのばらつき)を抑えることができ、ひいては製造の際の歩留りを向上させることが可能となる。 Thus, conventional and can suppress variations in transistor characteristics (variations in each plane variation and production lot on the substrate surface) in comparison, it is possible to improve the yield in the production and thus.

更に、このような多層膜構造の酸化物半導体層12を形成する際には、例えば、単一のスパッタ装置内においてターゲットを切り替える(成膜時の酸素分圧を調整する)だけで済むため、従来の単層構造の製造プロセスに与える影響は小さく、製造コスト上昇を最小限に抑えることができる。 Furthermore, since such for forming the oxide semiconductor layer 12 of the multi-layer film structure, for example, only needs to switch the target in a single sputtering apparatus (for adjusting the oxygen partial pressure during film formation), impact on the manufacturing process of the conventional single-layer structure small, it is possible to minimize the increase in manufacturing cost.

<第1の実施の形態の変形例> <Modification of First Embodiment>
続いて、上記第1の実施の形態の変形例(変形例1,2)について説明する。 The following will describe the modification of the first embodiment (variation 1 and 2). なお、第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in the first embodiment and will not be further described.

[変形例1] [Modification 1]
図7は、変形例1に係る薄膜トランジスタ(薄膜トランジスタ1A)の断面構成を表したものである。 Figure 7 illustrates a cross-sectional configuration of a thin film transistor (TFT 1A) according to the first modification. 本変形例の薄膜トランジスタ1Aは、上記第1の実施の形態の薄膜トランジスタ1において、酸化物半導体層12の代わりに酸化物半導体層12Aを備えたものであり、他の構成は同様となっている。 TFT 1A of this modification, in the thin film transistor 1 of the first embodiment, which includes an oxide semiconductor layer 12A in place of the oxide semiconductor layer 12, other configurations have the same.

酸化物半導体層12Aは、これまで説明したキャリア走行層121およびキャリア供給層122に加え、低抵抗化層120を有している。 The oxide semiconductor layer 12A, in addition to the carrier transit layer 121 and the carrier supply layer 122 has been described so far, it has a low resistance layer 120. この低抵抗化層120は、キャリア走行層121およびキャリア供給層122における一対のソース・ドレイン領域12SDをそれぞれ低抵抗化することにより形成されたものである。 The low resistance layer 120 is a pair of source and drain regions 12SD of the carrier transit layer 121 and the carrier supply layer 122 which has been formed by the respective low resistance. すなわち、この酸化物半導体層12Aにおけるソース・ドレイン領域12SDは、低抵抗化層120となっている。 That is, the source and drain regions 12SD of the oxide semiconductor layer 12A has a low resistance layer 120. このような低抵抗化の処理は、例えば、プラズマCVD装置内における水素ガスやアルゴンガスを用いたプラズマ照射によって実現することが可能である。 Such a low-resistance treatment, for example, can be realized by plasma irradiation with hydrogen gas or argon gas in the plasma CVD apparatus.

このような構成により本変形例では、ソース・ドレイン領域12SDの抵抗率(アクセス抵抗)を、マスクを増加させることなく更に低減させることが可能となる。 In this modification by this structure, the resistivity of the source and drain regions 12SD (access resistance), it is possible to further reduced without increasing the mask.

[変形例2] [Modification 2]
図8(A)は、変形例2に係る薄膜トランジスタ(薄膜トランジスタ1B)の断面構成を表したものである。 FIG. 8 (A) illustrates a sectional configuration of a thin-film transistor according to a second modification (thin film transistor 1B). また、図8(B)は、この変形例2に係る薄膜トランジスタ1Bにおける酸化物半導体層12B付近の層構造(酸化物半導体層12B、ゲート絶縁膜131およびゲート電極141)でのエネルギーバンド構造例を表したものである。 Further, FIG. 8 (B), the energy band structure of a layer structure around the oxide semiconductor layer 12B in the thin film transistor 1B according to the modified example 2 (the oxide semiconductor layer 12B, a gate insulating film 131 and the gate electrode 141) it is a representation.

本変形例の薄膜トランジスタ1Bは、上記第1の実施の形態の薄膜トランジスタ1において、酸化物半導体層12の代わりに酸化物半導体層12Bを備えたものであり、他の構成は同様となっている。 TFT 1B of this modification, in the thin film transistor 1 of the first embodiment, which includes an oxide semiconductor layer 12B in place of the oxide semiconductor layer 12, other configurations have the same.

具体的には、図8(A)に示したように酸化物半導体層12Bでは、酸化物半導体層12と比較して、キャリア走行層121およびキャリア供給層122の積層順が逆となっている。 Specifically, the oxide semiconductor layer 12B as shown in FIG. 8 (A), as compared with the oxide semiconductor layer 12, the stacking order of the carrier transit layer 121 and the carrier supply layer 122 are opposite . すなわち、本変形例の酸化物半導体層12Bは、基板11側から順に、キャリア供給層122およびキャリア走行層121が積層された多層膜(2層構造)により構成されている。 That is, the oxide semiconductor layer 12B of this modification, in order from the substrate 11 side, is constituted by a multilayer film carrier supply layer 122 and the carrier transit layer 121 is laminated (two-layered structure). 言い換えると、この酸化物半導体層12Bも酸化物半導体層12と同様に、キャリア供給層122およびキャリア走行層121を1層ずつ有するシングルへテロ構造を用いて構成されている。 In other words, similarly to the oxide semiconductor layer 12B is also the oxide semiconductor layer 12 is formed by using the heterostructure single having a carrier supply layer 122 and the carrier transit layer 121 layer by layer.

また、図8(B)に示したように、この薄膜トランジスタ1Bにおいても薄膜トランジスタ1と同様に、キャリア供給層122における半導体層の伝導帯下端準位Ec2が、キャリア走行層151における半導体層の伝導帯下端準位Ec1よりもエネルギー的に高くなるように設定されている(Ec2>Ec1)。 Further, as shown in FIG. 8 (B), similarly to the thin-film transistor 1 also in the thin film transistor 1B, the conduction band minimum level Ec2 of the semiconductor layer in the carrier supply layer 122, the conduction band of the semiconductor layer in the carrier transit layer 151 It is set to be higher in energy than the bottom level Ec1 (Ec2> Ec1). なお、この場合も、価電子帯側のエネルギーバンド構造については、どのような構造となっていてもよい。 It should be noted that, even in this case, for the energy band structure of the valence band side, may be made with any kind of structure.

このような構成により本変形例においても、上記第1の実施の形態と同様の作用により同様の効果を得ることができる。 In this modification by this structure, it is possible to obtain the same effect by the same action as the first embodiment. なお、本変形例においても、上記変形例1と同様に、酸化物半導体層12Bのソース・ドレイン領域12SDに低抵抗化層120を設けるようにしてもよい。 Also in this modification, similarly to the modified example 1 may be provided with a low resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12B.

<第2の実施の形態> <Second Embodiment>
続いて、本発明の第2の実施の形態について説明する。 Next, a description will be given of a second embodiment of the present invention. なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in the first embodiment and will not be further described.

図9は、第2の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1C)の断面構成を表したものである。 Figure 9 illustrates a sectional configuration of a thin film transistor (TFT 1C) according to the second embodiment. 本実施の形態の薄膜トランジスタ1Cは、上記第1の実施の形態の薄膜トランジスタ1において、酸化物半導体層12の代わりに酸化物半導体層12Cを備えたものであり、他の構成は同様となっている。 TFT 1C of the present embodiment, in the thin-film transistor 1 of the first embodiment, which includes an oxide semiconductor layer 12C in place of the oxide semiconductor layer 12, other configurations have the same .

酸化物半導体層12Cは、上記変形例2の酸化物半導体層12Bと同様に、基板11側から順にキャリア供給層122およびキャリア走行層121が積層された多層膜(2層構造)により構成されている。 Oxide semiconductor layer 12C, similarly to the oxide semiconductor layer 12B of the second modification, the carrier supply layer 122 and the carrier transit layer 121 in this order from the substrate 11 side is constituted by a multilayer film laminated (two-layered structure) there. ただし、この酸化物半導体層12Cでは、これまで説明した酸化物半導体層12,12A,12Bとは異なり、キャリア走行層121がゲート電極141の形成領域にのみ設けられている。 However, in the oxide semiconductor layer 12C, the oxide semiconductor layer 12,12A described so far, unlike 12B, the carrier transit layer 121 is provided only to the formation region of the gate electrode 141. 具体的には、キャリア供給層122は、ゲート電極141の形成領域から一対のソース・ドレイン領域12SDにわたって形成されている一方、キャリア走行層121は、ゲート電極141の形成領域に選択的に形成されている。 Specifically, the carrier supply layer 122, while the formation region of the gate electrode 141 is formed over the pair of source and drain regions 12SD, carrier transit layer 121 is selectively formed in the formation region of the gate electrode 141 ing.

この薄膜トランジスタ1Cは、例えば次のようにして製造することができる。 The thin film transistor 1C can be manufactured, for example, as follows. 図10は、薄膜トランジスタ1Cを製造する工程の一例を、断面図で表したものである。 Figure 10 is an example of a process of manufacturing the thin film transistor 1C, a representation in cross-section.

まず、図10(A)に示したように、基板11上の全面に、第1の実施の形態と同様の手法により、酸化物半導体層12(キャリア供給層122,キャリア走行層121)と、ゲート絶縁膜131およびゲート電極141となる膜とを、この順に成膜する。 First, as shown in FIG. 10 (A), on the entire surface of the substrate 11, by the same method as the first embodiment, the oxide semiconductor layer 12 (carrier supply layer 122, the carrier transit layer 121), and a film serving as a gate insulating film 131 and the gate electrode 141 is deposited in this order.

次いで、図10(B)に示したように、キャリア走行層121、ゲート絶縁膜131およびゲート電極141をそれぞれ、同一形状となるように例えば一括してパターニングを行う。 Then performed as shown in FIG. 10 (B), the carrier transit layer 121, respectively of the gate insulating film 131 and the gate electrode 141, a patterned example collectively be the same shape. 続いて、図10(C)に示したように、キャリア供給層122を所望の形状にパターニングする。 Subsequently, as shown in FIG. 10 (C), to pattern the carrier supply layer 122 into a desired shape.

次に、図10(D)に示したように、第1の実施の形態と同様にして層間絶縁膜15を成膜してパターン形成し、その後、ソース・ドレイン電極16A,16Bを形成する。 Next, as shown in FIG. 10 (D), in the same manner as in the first embodiment is patterned by forming an interlayer insulating film 15, is then formed source and drain electrodes 16A, the 16B. 以上により、図9示したトップゲート型の薄膜トランジスタ1Cが完成する。 Thus, a top-gate thin film transistor 1C is completed as shown FIG.

このような構成の本実施の形態においても、上記第1の実施の形態と同様の作用により同様の効果を得ることができる。 Also in this embodiment having such a configuration, it is possible to obtain the same effect by the same action as the first embodiment. すなわち、簡易な構造にも関わらず、キャリアの移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることができる。 In other words, despite the simple structure, formation avoidance of parasitic capacitance and mobility improvement of carrier and can be made compatible, it is possible to increase the operating speed of the transistor easily.

なお、本実施の形態においても、上記変形例1と同様に、酸化物半導体層12Cのソース・ドレイン領域12SDに低抵抗化層120を設けるようにしてもよい。 Also in this embodiment, similarly to the modified example 1 may be provided with a low resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12C.

<第3の実施の形態> <Third embodiment>
続いて、本発明の第3の実施の形態について説明する。 Next, a description will be given of a third embodiment of the present invention. なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in the first embodiment and will not be further described.

図11は、第3の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1D)の断面構成を表したものである。 Figure 11 illustrates a sectional configuration of a thin film transistor (TFT 1D) according to the third embodiment. 本実施の形態の薄膜トランジスタ1Dは、上記第1の実施の形態の薄膜トランジスタ1において、以下説明する低抵抗層17を更に備えたものであり、他の構成は同様となっている。 TFT 1D of the present embodiment, in the thin-film transistor 1 of the first embodiment, which further comprising a low-resistance layer 17 to be described below, other configurations have the same.

低抵抗層17は、酸化物半導体層12における少なくともソース・ドレイン領域12SDと、ソース・ドレイン電極16A,16Bとの間に設けられている。 Low-resistance layer 17, at least the source and drain regions 12SD in the oxide semiconductor layer 12, is provided between the source and drain electrodes 16A, 16B. 具体的には、ここでは、酸化物半導体層12上における、一対のソース・ドレイン領域12SDを含む領域(ゲート電極141の形成領域を除く領域)に設けられている。 Specifically, here, in the oxide semiconductor layer 12 on it is provided in a region (region excluding the formation region of the gate electrode 141) comprising a pair of source and drain regions 12SD. この低抵抗層17は、キャリア走行層121およびキャリア供給層122と比べて抵抗率が低い材料(例えば、酸化物半導体や、金属等の導電体)からなる。 The low-resistance layer 17 is composed of as compared with the carrier transit layer 121 and the carrier supply layer 122 is low resistivity material (e.g., oxide semiconductor or a conductor such as metal).

この薄膜トランジスタ1Dは、例えば次のようにして製造することができる。 The thin film transistor 1D can be manufactured, for example, as follows. 図12および図13は、薄膜トランジスタ1Dを製造する工程の一例を、断面図で表したものである。 12 and 13, an example of a process of manufacturing the thin film transistor 1D, a representation in cross-section.

まず、図12(A)に示したように、基板11上に、酸化物半導体層12(キャリア走行層121,キャリア供給層122)と、低抵抗層17となる膜とを、この順に一括してパターニング形成する。 First, as shown in FIG. 12 (A), on the substrate 11, an oxide semiconductor layer 12 (carrier transit layer 121, the carrier supply layer 122), and a film made of a low-resistance layer 17, collectively in this order Te formed by patterning.

次いで、図12(B)に示したように、ゲート絶縁膜131およびゲート電極141の形成領域を除く領域に、フォトレジスト膜10をパターニング形成する。 Then, as shown in FIG. 12 (B), the region excluding the formation region of the gate insulating film 131 and the gate electrode 141, formed by patterning the photoresist film 10. 続いて、図12(C)に示したように、このフォトレジスト膜10を用いて、低抵抗層17をパターニング形成する。 Subsequently, as shown in FIG. 12 (C), using the photoresist film 10 is patterned a low resistance layer 17.

次に、図13(A)に示したように、フォトレジスト膜10が残存した状態のまま、このフォトレジスト膜10上の全面に、ゲート絶縁膜131およびゲート電極141となる膜を、この順に成膜する。 Next, as shown in FIG. 13 (A), the state where the photoresist film 10 remaining on the entire surface of the photoresist film 10, the film to be the gate insulating film 131 and the gate electrode 141, in this order It is deposited.

次いで、図13(B)に示したように、例えばリフトオフ法を用いて、ゲート絶縁膜131およびゲート電極141をそれぞれ、一括して所望の形状にパターニング形成する。 Then, as shown in FIG. 13 (B), for example, by lift-off, respectively of the gate insulating film 131 and the gate electrode 141 is patterned into a desired shape at once.

次に、図13(C)に示したように、第1の実施の形態と同様にして層間絶縁膜15を成膜してパターン形成し、その後、ソース・ドレイン電極16A,16Bを形成する。 Next, as shown in FIG. 13 (C), in the same manner as in the first embodiment is patterned by forming an interlayer insulating film 15, is then formed source and drain electrodes 16A, the 16B. 以上により、図11示したトップゲート型の薄膜トランジスタ1Dが完成する。 Thus, FIG. 11 top-gate type thin film transistor 1D is completed as shown.

このような構成の本実施の形態においても、上記第1の実施の形態と同様の作用により同様の効果を得ることができる。 Also in this embodiment having such a configuration, it is possible to obtain the same effect by the same action as the first embodiment. すなわち、簡易な構造にも関わらず、キャリアの移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることができる。 In other words, despite the simple structure, formation avoidance of parasitic capacitance and mobility improvement of carrier and can be made compatible, it is possible to increase the operating speed of the transistor easily.

また、本実施の形態では低抵抗層17を設けるようにしたので、ソース・ドレイン領域12SDの抵抗率を更に低減することが可能となる。 Further, in this embodiment since to providing the low-resistance layer 17, it is possible to further reduce the resistivity of the source and drain regions 12SD.

なお、本実施の形態においても、上記変形例1,2と同様に、酸化物半導体層12のソース・ドレイン領域12SDに低抵抗化層120を設けるようにしたり、キャリア走行層121およびキャリア供給層122の積層順が逆になっているようにしてもよい。 Also in this embodiment, similarly to the modified example 1, 2, or to providing the low-resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12, the carrier transit layer 121 and the carrier supply layer 122 order of stacking may be adapted are reversed.

<第4の実施の形態> <Fourth Embodiment>
続いて、本発明の第4の実施の形態について説明する。 Next, a description will be given of a fourth embodiment of the present invention. なお、上記第1の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in the first embodiment and will not be further described.

図14は、第4の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1E)の断面構成を表したものである。 Figure 14 illustrates a sectional configuration of a thin film transistor (TFT 1E) according to the fourth embodiment. 本実施の形態の薄膜トランジスタ1Eは、基板11上に、ゲート電極142、ゲート絶縁膜132、酸化物半導体層12およびチャネル保護膜18をこの順に備えると共に、層間絶縁膜15およびソース・ドレイン電極16A,16Bを備えたものである。 TFT 1E of the present embodiment, on the substrate 11, the gate electrode 142, the gate insulating film 132 provided with a oxide semiconductor layer 12 and the channel protective film 18 in this order, the interlayer insulating film 15 and the source-drain electrodes 16A, it is those with a 16B. すなわち、本実施の形態の薄膜トランジスタ1Eは、これまで説明したトップゲート型(スタガー構造)の薄膜トランジスタとは異なり、いわゆるボトムゲート型(逆スタガー構造)の薄膜トランジスタとなっている。 That is, the thin film transistor 1E of the present embodiment differs from the thin film transistor of the top gate type as described (staggered structure) far has become a thin film transistor of a so-called bottom gate type (inverse stagger structure).

ゲート電極142およびゲート絶縁膜132はそれぞれ、前述したゲート電極141およびゲート絶縁膜131と同様の材料からなる。 Each gate electrode 142 and the gate insulating film 132 is made of the same material as the gate electrode 141 and the gate insulating film 131 described above.

チャネル保護膜18は、酸化物半導体層12におけるチャネル領域を保護するためのものであり、例えばシリコンを含む絶縁膜材料からなる。 Channel protection film 18 is for protecting the channel region in the oxide semiconductor layer 12, made of insulating material containing silicon, for example.

この薄膜トランジスタ1Eは、例えば次のようにして製造することができる。 The thin film transistor 1E can be manufactured, for example, as follows. すなわち、まず、基板11上にゲート電極142をパターニング形成したのち、このゲート電極142上の全面にゲート絶縁膜132を成膜する。 That is, first, after the gate electrode 142 is formed by patterning on the substrate 11, the gate insulating film 132 on the entire surface of the gate electrode 142. そして、その後は第1の実施の形態と同様にして、酸化物半導体層12、層間絶縁膜15およびソース・ドレイン電極16A,16Bを形成すると共に、例えばプラズマCVD法を用いてチャネル保護膜18を形成する。 Subsequently, the operation in the same manner as in the first embodiment, the oxide semiconductor layer 12, an interlayer insulating film 15 and the source-drain electrode 16A, thereby forming a 16B, for example, plasma CVD channel protective film 18 using Form. 以上により、図14示したボトムゲート型の薄膜トランジスタ1Eが完成する。 Thus, FIG. 14 bottom-gate thin film transistor 1E shown is completed.

本実施の形態においても、上記第1の実施の形態と同様の作用により同様の効果を得ることができる。 Also in this embodiment, it is possible to obtain the same effect by the same action as the first embodiment. すなわち、簡易な構造にも関わらず、キャリアの移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることができる。 In other words, despite the simple structure, formation avoidance of parasitic capacitance and mobility improvement of carrier and can be made compatible, it is possible to increase the operating speed of the transistor easily.

なお、本実施の形態においても、上記変形例1,2と同様に、酸化物半導体層12のソース・ドレイン領域12SDに低抵抗化層120を設けるようにしたり、キャリア走行層121およびキャリア供給層122の積層順が逆になっているようにしてもよい。 Also in this embodiment, similarly to the modified example 1, 2, or to providing the low-resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12, the carrier transit layer 121 and the carrier supply layer 122 order of stacking may be adapted are reversed.

<第4の実施の形態の変形例> <Modification of Fourth Embodiment>
続いて、上記第4の実施の形態の変形例(変形例3)について説明する。 The following will describe the modification of the fourth embodiment (Modification 3). なお、第4の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 Incidentally, the same reference numerals are used to designate elements the same as those in the fourth embodiment and will not be further described.

[変形例3] [Modification 3]
図15は、変形例3に係る薄膜トランジスタ(薄膜トランジスタ1F)の断面構成を表したものである。 Figure 15 illustrates a sectional configuration of a thin film transistor (TFT 1F) according to a third modification. 本変形例の薄膜トランジスタ1Fは、上記第4の実施の形態の薄膜トランジスタ1において、チャネル保護膜18を層間絶縁膜15と兼用させた(チャネル保護膜18の形成時に、層間絶縁膜も一括して形成するようにした)ものであり、他の構成は同様となっている。 TFT 1F of this modification, in the thin film transistor 1 of the fourth embodiment, the channel protective film 18 was also used as the interlayer insulating film 15 (when forming the channel protective film 18, also collectively forming an interlayer insulating film is a to the) intended to, other configurations have the same.

この薄膜トランジスタ1Fは、例えば次のようにして製造することができる。 The thin film transistor 1F can be manufactured, for example, as follows. すなわち、ソース・ドレイン電極16A,16Bと酸化物半導体層12(キャリア供給層122)との接合が必要な箇所(ソース・ドレイン領域12SD)のみ、チャネル保護膜18を除去し、それ以外の領域にはチャネル保護膜18が残存するように、マスクパターンを設定する。 That is, the source-drain electrodes 16A, 16B only point bonding is required between the oxide semiconductor layer 12 (carrier supply layer 122) (the source and drain regions 12SD), to remove the channel protection film 18, the other region It is such that the channel protective film 18 is left, to set a mask pattern. なお、それ以外は、上記第4の実施の形態と同様にして形成する。 Incidentally, the other are formed in the same manner as in the fourth embodiment. 以上により、図15示したボトムゲート型の薄膜トランジスタ1Fが完成する。 Thus, FIG. 15 bottom-gate thin film transistor 1F shown is completed.

このような構成により本変形例では、層間絶縁膜を形成せずとも、ゲート電極142とソース・ドレイン電極16A,16Bと間の絶縁性を、2層の絶縁膜(ゲート絶縁膜132およびチャネル保護膜18)によって高めることが可能となる。 In this modification by this structure, without forming an interlayer insulating film, a gate electrode 142 and the source and drain electrodes 16A, the insulation between 16B and two layers of insulating film (gate insulating film 132 and the channel protection it is possible to increase the membrane 18).

なお、本変形例においても、上記変形例1,2と同様に、酸化物半導体層12のソース・ドレイン領域12SDに低抵抗化層120を設けるようにしたり、キャリア走行層121およびキャリア供給層122の積層順が逆になっているようにしてもよい。 Also in this modification, similarly to the modified example 1, 2, or to providing the low-resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12, the carrier transit layer 121 and the carrier supply layer 122 may be of the stacking order is reversed.

<第5の実施の形態> <Fifth Embodiment>
続いて、本発明の第5の実施の形態について説明する。 Next, a description will be given of a fifth embodiment of the present invention. なお、上記第1および第4の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in the first and fourth embodiments and will not be described.

図16は、第5の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1G)の断面構成を表したものである。 Figure 16 is a representation of a cross sectional structure of a thin film transistor (TFT 1G) according to the fifth embodiment. 本実施の形態の薄膜トランジスタ1Gは、基板11上に、ゲート電極142(第2のゲート電極)、ゲート絶縁膜132(第2のゲート絶縁膜)、酸化物半導体層12、ゲート絶縁膜131(第1のゲート絶縁膜)およびゲート電極141(第1のゲート電極)をこの順に備えている。 TFT 1G of the present embodiment, on the substrate 11, a gate electrode 142 (second gate electrode), a gate insulating film 132 (second gate insulating film), the oxide semiconductor layer 12, the gate insulating film 131 (first first gate insulating film) and the gate electrode 141 (first gate electrode) is provided in this order. この薄膜トランジスタ1Gはまた、層間絶縁膜15およびソース・ドレイン電極16A,16Bを備えている。 The thin film transistor 1G is also provided with the interlayer insulating film 15 and the source-drain electrode 16A, the 16B. すなわち、本実施の形態の薄膜トランジスタ1Gは、これまで説明したトップゲート型(スタガー構造)およびボトムゲート型(逆スタガー構造)の薄膜トランジスタとは異なり、いわゆるデュアルゲート型の薄膜トランジスタとなっている。 That is, the thin film transistor 1G of this embodiment is different from the thin film transistor of the top gate type as described (staggered structure) and a bottom gate type (inverse stagger structure) to this, a so-called dual-gate thin film transistor.

この薄膜トランジスタ1Gは、例えば次のようにして製造することができる。 The thin film transistor 1G can be manufactured, for example, as follows. すなわち、まず、第4の実施の形態と同様にして、基板11上にゲート電極142をパターニング形成したのち、このゲート電極142上の全面にゲート絶縁膜132を成膜する。 That is, first, in the same manner as in the fourth embodiment, after the gate electrode 142 is formed by patterning on the substrate 11, the gate insulating film 132 on the entire surface of the gate electrode 142. そして、その後は第1の実施の形態と同様にして、酸化物半導体層12、ゲート絶縁膜131、ゲート電極141、層間絶縁膜15およびソース・ドレイン電極16A,16Bを形成する。 Subsequently, the operation in the same manner as in the first embodiment, the oxide semiconductor layer 12, the gate insulating film 131, gate electrode 141, interlayer insulating film 15 and the source-drain electrode 16A, to form a 16B. 以上により、図16示したデュアルゲート型の薄膜トランジスタ1Gが完成する。 Thus, a dual-gate thin film transistor 1G is completed as shown FIG 16.

本実施の形態においても、上記第1の実施の形態と同様の作用により同様の効果を得ることができる。 Also in this embodiment, it is possible to obtain the same effect by the same action as the first embodiment. すなわち、簡易な構造にも関わらず、キャリアの移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることができる。 In other words, despite the simple structure, formation avoidance of parasitic capacitance and mobility improvement of carrier and can be made compatible, it is possible to increase the operating speed of the transistor easily.

また、本実施の形態では、デュアルゲート型の構造としたので、トランジスタの閾値電圧を任意に調整することも可能となる。 Further, in the present embodiment, since the structure of the dual gate type, it is possible to arbitrarily adjust the threshold voltage of the transistor.

なお、本実施の形態においても、上記変形例1,2と同様に、酸化物半導体層12のソース・ドレイン領域12SDに低抵抗化層120を設けるようにしたり、キャリア走行層121およびキャリア供給層122の積層順が逆になっているようにしてもよい。 Also in this embodiment, similarly to the modified example 1, 2, or to providing the low-resistance layer 120 on the source and drain regions 12SD of the oxide semiconductor layer 12, the carrier transit layer 121 and the carrier supply layer 122 order of stacking may be adapted are reversed.

<各実施の形態および各変形例に共通の変形例> <Common variations in the form and the modifications of the embodiments>
続いて、これまで説明した第1〜第5の実施の形態および変形例1〜3に共通の変形例(変形例4,5)について説明する。 Then, heretofore described common modifications to the first to the fifth embodiment and the modifications 1 to 3 described (Modification 4, 5). なお、これらの実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。 The same reference numerals are designated to the same components as those in forms and the like of these embodiments, it will not be further described.

[変形例4,5] [Modification 4, 5]
図17(A)は、変形例4に係る薄膜トランジスタ(薄膜トランジスタ1H)における酸化物半導体層12H付近の層構造(酸化物半導体層12H、ゲート絶縁膜131およびゲート電極141)でのエネルギーバンド構造例を表したものである。 FIG. 17 (A) is a layer structure of the oxide semiconductor layer near 12H in thin film transistor according to a fourth modification (TFT 1H) an energy band structure of at (an oxide semiconductor layer 12H, the gate insulating film 131 and the gate electrode 141) it is a representation. また、図17(B)は、変形例5に係る薄膜トランジスタ(薄膜トランジスタ1I)における酸化物半導体層12I付近の層構造(酸化物半導体層12I、ゲート絶縁膜131およびゲート電極141)でのエネルギーバンド構造例を表したものである。 Further, FIG. 17 (B) is an energy band structure in a thin film transistor according to the fifth modification layer structure in the vicinity of the oxide semiconductor layer 12I in (TFT 1I) (oxide semiconductor layer 12I, gate insulating film 131 and the gate electrode 141) It illustrates an example.

これらの変形例4,5に係る薄膜トランジスタ1H,1Iはそれぞれ、これまで説明した薄膜トランジスタとは異なり、キャリアとして正孔(ホール)を用いたものとなっている。 TFT 1H according to these variations 4 and 5 differs from the thin film transistor described respectively 1I, heretofore, has become one using holes as carriers (holes). 具体的には、これらの薄膜トランジスタ1H,1Iは、キャリアとして電子を用いた酸化物半導体層12等の代わりに、キャリアとして正孔を用いた酸化物半導体層12H,12Iを設けたものに対応し、他の構成は上記実施の形態等と同様となっている。 Specifically, these thin-film transistors IH, 1I, instead of such an oxide semiconductor layer 12 using an electron as a carrier, the oxide semiconductor layer 12H using holes as carriers, and corresponds to that provided 12I other constructions is the same as that of the foregoing embodiment and the like.

具体的には、図17(A)に示した変形例4に係る酸化物半導体層12Hは、基板11側から順に、キャリア走行層123およびキャリア供給層124が積層された多層膜(2層構造)により構成されている。 Specifically, the oxide semiconductor layer 12H according to a modification 4 shown in FIG. 17 (A), in this order from the substrate 11 side, a multilayer film carrier transit layer 123 and the carrier supply layer 124 are stacked (2-layer structure and it is made of). 一方、図17(B)に示した変形例5に係る酸化物半導体層12Iは、基板11側から順に、キャリア供給層124およびキャリア走行層123が積層された多層膜(2層構造)により構成されている。 Meanwhile, the oxide semiconductor layer 12I according to the modification 5 shown in FIG. 17 (B) is configured in order from the substrate 11 side, a multilayer film carrier supply layer 124 and the carrier transit layer 123 is laminated (two-layered structure) It is. すなわち、これらの酸化物半導体層12H,12Iはそれぞれ、キャリア供給層124およびキャリア走行層123を1層ずつ有するシングルへテロ構造を用いて構成されている。 That is, these oxide semiconductor layer 12H, 12I, respectively, are constructed using heterostructure single having a carrier supply layer 124 and the carrier transit layer 123 layer by layer.

キャリア供給層124は、キャリア走行層123に対してキャリア(ここでは正孔)を供給する役割を担う酸化物半導体層である。 Carrier supply layer 124, carriers (here, hole) to the carrier transit layer 123 is an oxide semiconductor layer which is responsible for supplying. このキャリア供給層124を構成する酸化物半導体としては、例えばAl x Cu y1.5x+0.5y (x,y:整数)などが挙げられる。 The oxide semiconductor constituting the carrier supply layer 124, for example, Al x Cu y O 1.5x + 0.5y (x, y: integer), and the like.

キャリア走行層123は、上記キャリア供給層124から供給されるキャリア(正孔)がソース・ドレイン電極16A,16B間で走行するための酸化物半導体層である。 Carrier transit layer 123 is an oxide semiconductor layer for carriers (holes) to travel between the source and drain electrodes 16A, 16B supplied from the carrier supply layer 124. すなわち、このキャリア走行層123では、キャリア走行層121と同様に、キャリア供給層124との界面近傍の領域に、薄膜トランジスタ1H,1Iにおけるチャネルが形成される(チャネルを構成する)ようになっている。 That is, in the carrier transit layer 123, similarly to the carrier transit layer 121, a region in the vicinity of the interface between the carrier supply layer 124, has a thin film transistor IH, (constituting a channel) in which a channel is formed in 1I as . このようなキャリア走行層123を構成する酸化物半導体としては、例えば、Cu 2 OやNiOなどが挙げられる。 Such an oxide semiconductor constituting the carrier transit layer 123, for example, like Cu 2 O and NiO.

また、図17(A),(B)に示したように、変形例4,5に係る酸化物半導体層12H,12Iではそれぞれ、キャリア供給層124における半導体層の価電子帯上端準位Ev4が、キャリア走行層123における半導体層の価電子帯上端準位Ev3よりもエネルギー的に高くなるように設定されている(Ev4>Ev3)。 Further, FIG. 17 (A), as shown (B), the oxide semiconductor layer 12H according to a modification 4 and 5, respectively at 12I, the valence band maximum level Ev4 semiconductor layer in the carrier supply layer 124 It is set to be higher in energy than the valence band maximum level Ev3 semiconductor layer in the carrier transit layer 123 (Ev4> Ev3). なお、この場合は、伝導帯側のエネルギーバンド構造については、どのような構造となっていてもよい。 It should be noted that, in this case, for the energy band structure of the conduction band side, may be made with any kind of structure. また、図中の符号「h」は、キャリアとしての正孔を模式的に示している。 Further, reference numerals in FIG. "H" has a hole as a carrier is schematically shown.

このような構成により変形例4,5の薄膜トランジスタ1H,1Iでは、キャリア供給層124からキャリア走行層123へとキャリア(正孔h)が供給され、このキャリア走行層123内におけるキャリア供給層124との界面近傍の領域に、正孔hが蓄積される。 TFT 1H variations 4,5 With such a configuration, in 1I, from the carrier supply layer 124 to the carrier transit layer 123 is supplied carriers (holes h) is a carrier supply layer 124 in the carrier transit layer 123 in the vicinity of the interface region of holes h are accumulated. 言い換えると、酸化物半導体層12H,12Iでは、正孔hを供給する領域(キャリア供給層124)と、正孔hが実際に走行する領域(キャリア走行層123内におけるキャリア供給層124との界面近傍の領域)とが、厚み方向に沿って空間的に分離される。 Interface other words, the oxide semiconductor layer 12H, the 12I, the region supplies holes h (carrier supply layer 124), the carrier supply layer 124 in the region (the carrier transit layer 123 holes h is actually running near the region), but it is spatially separated along the thickness direction.

したがって、変形例4,5においても、上記実施の形態等と同様の作用により同様の効果を得ることができる。 Therefore, also in the modified example 4 and 5, it is possible to obtain the same effect by the same operation as the above-described embodiment and the like. すなわち、簡易な構造にも関わらず、キャリア(正孔)の移動度向上と寄生容量の形成回避とを両立させることができ、トランジスタの動作速度を簡易に向上させることができる。 In other words, despite the simple structure, the carrier can be made compatible with the formation avoidance of enhanced mobility and parasitic capacitance of (holes), it is possible to increase the operating speed of the transistor easily.

なお、これらの変形例4,5においても、上記変形例1,2と同様に、酸化物半導体層12H,12Iのソース・ドレイン領域12SDに低抵抗化層120を設けるようにしたり、キャリア走行層123およびキャリア供給層124の積層順が逆になっているようにしてもよい。 Also in these variations 4 and 5 similarly to the modified example 1, the oxide semiconductor layer 12H, or to provide a low resistance layer 120 on the source and drain regions 12SD of 12I, the carrier transit layer 123 and the stacking order of the carrier supply layer 124 may be are reversed.

<適用例> <Application>
続いて、上記第1〜第5の実施の形態および変形例1〜5に係る薄膜トランジスタ(薄膜トランジスタ1,1A〜1I)の表示装置および電子機器への適用例について説明する。 Next, a description will be given of application examples of the display device and an electronic apparatus of a thin film transistor (TFT 1,1A~1I) according to embodiments and modifications fifth embodiments of the first to fifth.

[表示装置] [Display]
図18は、有機ELディスプレイとして用いられる表示装置(有機EL素子を用いて構成された表示装置3)の構成例を表すものである。 18 shows a configuration example of a display device (display constructed using the organic EL device 3) used as an organic EL display. この表示装置3は、例えば、薄膜トランジスタ基板(前述した基板11)上に、表示素子としての有機EL素子(有機電界発光素子)を含む複数の画素PXLCがマトリクス状に配置されてなる表示領域30を有している。 The display device 3 is, for example, on the TFT substrate (substrate 11 described above), the display area 30 in which a plurality of pixels PXLC are arranged in a matrix including an organic EL element (organic electroluminescence element) as a display device It has. この表示領域30の周辺には、信号線駆動回路としての水平セレクタ(HSEL)31と、走査線駆動回路としてのライトスキャナ(WSCN)32と、電源線駆動回路としての電源スキャナ(DSCN)33とが設けられている。 The periphery of the display area 30, a horizontal selector (HSEL) 31 as a signal line driver circuit, a write scanner (WSCN) 32 as a scanning line driving circuit, a power supply scanner (DSCN) 33 as a power supply line drive circuit It is provided.

表示領域30において、列方向には複数(整数n個)の信号線DTL1〜DTLnが配置され、行方向には、複数(整数m個)の走査線WSL1〜WSLmおよび電源線DSL1〜DSLmがそれぞれ配置されている。 In the display area 30, in a column direction is arranged signal lines DTL1~DTLn plurality (integer of n), in the row direction, a plurality (integer m number of) scanning lines WSL1~WSLm and the power supply line DSL1~DSLm respective It is located. また、各信号線DTLと各走査線WSLとの交差点に、各画素PXLC(赤色(R)、緑色(G)および青色(B)に対応する画素のいずれか1つ)が設けられている。 Further, the intersection of each signal line DTL and the scanning line WSL, each pixel PXLC (red (R), one of the pixels corresponding to green (G) and blue (B)) is provided. 各信号線DTLは水平セレクタ31に接続され、この水平セレクタ31から各信号線DTLへ映像信号が供給されるようになっている。 Each signal line DTL is connected to the horizontal selector 31, the video signal are supplied from the horizontal selector 31 to each of the signal lines DTL. 各走査線WSLはライトスキャナ32に接続され、このライトスキャナ32から各走査線WSLへ走査信号(選択パルス)が供給されるようになっている。 Each scanning line WSL is connected to the write scanner 32, the scanning signal (selection pulse) are supplied from the write scanner 32 to the scanning line WSL. 各電源線DSLは電源スキャナ33に接続され、この電源スキャナ33から各電源線DSLへ電源信号(制御パルス)が供給されるようになっている。 Each power supply line DSL is connected to the power supply scanner 33, the power signal (control pulse) are supplied from the power supply scanner 33 to the power supply lines DSL.

図19は、画素PXLCにおける回路構成例を表したものである。 Figure 19 is a representation of an example circuit configuration of a pixel PXLC. 各画素PXLCは、有機EL素子3Dを含む画素回路40を有している。 Each pixel PXLC includes a pixel circuit 40 including an organic EL element 3D. この画素回路40は、サンプリング用トランジスタ3Aおよび駆動用トランジスタ3Bと、保持容量素子3Cと、有機EL素子3Dとを有するアクティブ型の駆動回路である。 The pixel circuit 40 is a driving circuit of an active type having a sampling transistor 3A and the drive transistor 3B, a holding capacitive element 3C, an organic EL device 3D. そして、これらのトランジスタ3A,3Bは、上記実施の形態等の薄膜トランジスタ(薄膜トランジスタ1,1A〜1I)により構成されている。 Then, the transistors 3A, 3B is constituted by a thin film transistor (TFT 1,1A~1I) of the foregoing embodiment and the like.

サンプリング用トランジスタ3Aは、そのゲートが対応する走査線WSLに接続され、そのソースおよびドレインのうちの一方が対応する信号線DTLに接続され、他方が駆動用トランジスタ3Bのゲートに接続されている。 The sampling transistor 3A is connected to the scanning line WSL whose gate corresponding, one of a source and a drain connected to a corresponding signal line DTL, and the other is connected to the gate of the driving transistor 3B. 駆動用トランジスタ3Bは、そのドレインが対応する電源線DSLに接続され、ソースが有機EL素子3Dのアノードに接続されている。 The drive transistor 3B is connected to the power supply line DSL to which the drain is associated, and a source connected to the anode of the organic EL element 3D. また、この有機EL素子3Dのカソードは、接地配線3Hに接続されている。 The cathode of the organic EL device 3D is connected to a ground line 3H. なお、この接地配線3Hは、全ての画素PXLCに対して共通に配線されている。 Incidentally, the ground line 3H is wired commonly to all the pixels PXLC. 保持容量素子3Cは、駆動用トランジスタ3Bのソースとゲートとの間に配置されている。 Retention capacitor 3C is disposed between the source and gate of the driving transistor 3B.

サンプリング用トランジスタ3Aは、走査線WSLから供給される走査信号(選択パルス)に応じて導通することにより、信号線DTLから供給される映像信号の信号電位をサンプリングし、保持容量素子3Cに保持するものである。 The sampling transistor 3A, by conducting in accordance with the scanning signal supplied from the scanning line WSL (selection pulse), samples the signal potential of the video signal supplied from the signal line DTL, held in the holding capacitive element 3C it is intended. 駆動用トランジスタ3Bは、所定の第1電位(図示せず)に設定された電源線DSLから電流の供給を受け、保持容量素子3Cに保持された信号電位に応じて、駆動電流を有機EL素子3Dへ供給するものである。 Drive transistor 3B is supplied with current from the power supply line DSL set to a predetermined first potential (not shown), depending on the held signal potential in the retention capacitor element 3C, the drive current organic EL devices and supplies to the 3D. 有機EL素子3Dは、この駆動用トランジスタ3Bから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。 The organic EL element 3D is driven by current supplied from the drive transistor 3B, is adapted to emit light at luminance corresponding to the signal potential of the video signal.

この表示装置3では、走査線WSLから供給される走査信号(選択パルス)に応じてサンプリング用トランジスタ3Aが導通することにより、信号線DTLから供給された映像信号の信号電位がサンプリングされ、保持容量素子3Cに保持される。 In the display device 3, by sampling transistor 3A is rendered conductive in response to the scanning signal supplied from the scanning line WSL (selection pulse), the signal potential of the video signal supplied from the signal line DTL is sampled, storage capacitor It is held in the device 3C. また、上記第1電位に設定された電源線DSLから駆動用トランジスタ3Bへ電流が供給され、保持容量素子3Cに保持された信号電位に応じて、駆動電流が有機EL素子3D(赤色、緑色および青色の各有機EL素子)へ供給される。 The current from the the power supply line DSL set to the first potential to the drive transistor 3B is supplied, in accordance with the held signal potential in the retention capacitor element 3C, the drive current organic EL device 3D (red, green, and It is supplied to the blue organic EL elements of). そして、各有機EL素子3Dは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。 Each organic EL element 3D is a supplied drive current, emits light at a luminance corresponding to the signal potential of the video signal. これにより、表示装置3において、映像信号に基づく映像表示がなされる。 Thus, the display device 3, a video display based on the image signal is performed.

(表示装置の構成例1) (Configuration of a display device in Example 1)
ここで、図20は、上記した表示装置3の構成例1に係る表示装置(表示装置3−1)の断面構成を表したものである。 Here, FIG. 20 illustrates a cross-sectional configuration of a display device (display device 3-1) according to the configuration example 1 of the display device 3 described above. この表示装置3−1は、図中に示したように、有機EL素子3Dからの表示光(発光光)Loutが下面(基板11側の面)側から出射される、下面発光型(いわゆるボトムエミッション型)の有機EL表示装置である。 The display device 3-1, as shown in the figure, display light from the organic EL device 3D (emitting light) Lout is emitted from the lower surface (the surface of the substrate 11 side) side, bottom emission (so-called bottom an organic EL display device of the emission type). この表示装置3−1では、サンプリング用トランジスタ3Aおよび駆動用トランジスタ3Bがそれぞれ、上記実施の形態等の薄膜トランジスタ(ここでは一例として、トップゲート型の薄膜トランジスタ1)により構成されている。 In the display device 3-1, respectively sampling transistor 3A and the drive transistor 3B, (as an example here, the thin film transistor 1 of the top-gate type) thin film transistor, such as the above-described embodiment is constituted by. また、これらの薄膜トランジスタ上には、画素間絶縁膜342、共通電極361および保護層343がこの順に設けられていると共に、封止用基板37により封止されている。 Further, on these thin film transistors, pixel insulating film 342, the common electrode 361 and the protective layer 343 with are provided in this order, it is sealed with the sealing substrate 37. また、有機EL素子3Dにおいては、以下説明する画素電極と共通電極361との間に、発光層を含む有機層35が設けられている。 Further, in the organic EL element 3D, between the common electrode 361 and the pixel electrode to be described below, the organic layer 35 including a light emitting layer is provided.

また、この表示装置3−1では、サンプリング用トランジスタ3Aにおける酸化物半導体層12(キャリア走行層121およびキャリア供給層122)が延伸することにより、保持容量素子3Cにおける一方の電極としても機能している。 Further, in the display device 3-1 by the oxide semiconductor layer 12 (the carrier transit layer 121 and the carrier supply layer 122) is extended in the sampling transistor 3A, also functions as one electrode of the storage capacitor element 3C there. すなわち、酸化物半導体層12における多層膜のうちの少なくとも1層(ここでは2層とも)が、保持容量素子3Cにおける電極を兼ねている。 That is, at least one layer of the multilayer film in the oxide semiconductor layer 12 (also two layers in this case) also serves as an electrode in the holding capacitive element 3C. 更に、駆動用トランジスタ3Bにおける酸化物半導体層12のうちのキャリア走行層121が選択的に延伸することにより、有機EL素子3Dにおける画素電極としても機能している。 Further, the carrier transit layer 121 of the oxide semiconductor layer 12 in the drive transistor 3B by selectively stretching, also functions as a pixel electrode in the organic EL device 3D. すなわち、酸化物半導体層12における多層膜のうちの少なくとも1層(ここではキャリア走行層121のみ)が、表示素子としての有機EL素子3Dにおける画素電極を兼ねている。 That is, at least one layer of the multilayer film in the oxide semiconductor layer 12 (here carrier transit layer 121 only) also serves as a pixel electrode in the organic EL element 3D as a display device.

なお、ゲート電極141とソース・ドレイン電極16A,16Bとにより挟まれた領域の層間絶縁膜341(15)をも、保持容量として付加するようにしてもよい。 Note that the gate electrode 141 and the source and drain electrodes 16A, 16B is also the interlayer insulating film 341 of the region sandwiched (15) by a, it may be added as a storage capacitor. また、発光部(有機EL素子3D)における画素電極については、酸化物半導体層12のうちの1層のみ(ここではキャリア走行層121)を残すことにより、発光部の透過率を向上させることができる。 Also, the pixel electrode of the light emitting section (organic EL device 3D), by leaving one layer of the oxide semiconductor layer 12 only (the carrier transit layer 121 in this case), is possible to improve the transmittance of the light-emitting portion it can. 例えば、ソース・ドレイン電極16A,16Bについては、燐酸,硝酸,酢酸からなる混酸によりエッチングが可能なモリブデンとアルミニウムとの積層構造を用いて形成し、キャリア供給層122を例えばIGZO、キャリア走行層121を例えばITOにより形成する。 For example, the source and drain electrodes 16A, for 16B, phosphoric acid, nitric acid, by a mixed acid consisting of acetic acid to form a stacked structure of an etching capable molybdenum and aluminum, the carrier supply layer 122 for example IGZO, carrier transit layer 121 for example, it is formed by ITO. これにより、ソース・ドレイン電極16A,16Bのパターニング時に、キャリア供給層122の除去も同時に行うことができる。 Thus, the source-drain electrodes 16A, when 16B patterning the removal of the carrier supply layer 122 can also be performed simultaneously. あるいは、画素間絶縁膜342のパターニング形成時に、キャリア供給層122をエッチングにより除去してもよい。 Alternatively, the patterning formation of the pixel insulating film 342, the carrier supply layer 122 may be removed by etching.

このような構成の表示装置3−1では、上記実施の形態等の薄膜トランジスタの形成順序を以下のようにすることにより、5回のマスク露光によってTFT基板を作製することが可能である。 In the display device 3-1 having such a configuration, by the following order of forming the thin film transistor, such as the above-described embodiment, it is possible to produce a TFT substrate by five mask exposure.
(1)キャリア走行層121およびキャリア供給層122のパターニング形成(2)ゲート電極141およびゲート絶縁膜131の一括パターニング形成(3)層間絶縁膜341(15)のパターニング形成(4)ソース・ドレイン電極16A,16Bおよび配線(信号線DTLおよび電源線DSL)の形成(5)画素間絶縁膜342の形成 (1) patterned (4) of the patterning of the carrier transit layer 121 and the carrier supply layer 122 (2) Bulk patterning of the gate electrode 141 and the gate insulating film 131 (3) an interlayer insulating film 341 (15) source and drain electrodes 16A, formation of the formation (5) inter-pixel insulating film 342 of 16B and wiring (signal line DTL and the power supply line DSL)

(表示装置の構成例2) (Configuration Example 2 of a display device)
図21は、上記した表示装置3の構成例2に係る表示装置(表示装置3−2)の断面構成を表したものである。 Figure 21 is a representation of the cross-sectional configuration of a display device (display device 3-2) according to the configuration example 2 of the display device 3 described above. この表示装置3−2は、図中に示したように、有機EL素子3Dからの表示光(発光光)Loutが上面(封止用基板37側の面)側から出射される、上面発光型(いわゆるトップエミッション型)の有機EL表示装置である。 The display device 3-2, as shown in the figure, display light from the organic EL device 3D (emitting light) Lout is emitted from the upper surface (the surface of the sealing substrate 37 side) side, top emission type an organic EL display device (a so-called top emission type). この表示装置3−2では、サンプリング用トランジスタ3Aおよび駆動用トランジスタ3Bがそれぞれ、上記実施の形態等の薄膜トランジスタ(ここでは一例として、トップゲート型の薄膜トランジスタ1)により構成されている。 In the display device 3-2, respectively sampling transistor 3A and the drive transistor 3B, (as an example here, the thin film transistor 1 of the top-gate type) thin film transistor, such as the above-described embodiment is constituted by. また、これらの薄膜トランジスタ上には、平坦化膜344、画素電極362、画素間絶縁膜342、共通電極361および保護層343がこの順に設けられていると共に、封止用基板37により封止されている。 Further, on these thin film transistors, the planarization film 344, pixel electrodes 362, the pixel insulating film 342, the common electrode 361 and the protective layer 343 with are provided in this order, sealed with a sealing substrate 37 there. また、有機EL素子3Dにおいては、画素電極362と共通電極361との間に、発光層を含む有機層35が設けられている。 Further, in the organic EL element 3D, between the pixel electrode 362 and the common electrode 361, an organic layer 35 including a light emitting layer is provided.

また、この表示装置3−2では、駆動用トランジスタ3Bにおける酸化物半導体層12(キャリア走行層121およびキャリア供給層122)が延伸することにより、保持容量素子3Cにおける一方の電極としても機能している。 Further, in the display device 3-2, by the oxide semiconductor layer 12 in the drive transistor 3B (carrier transport layer 121 and the carrier supply layer 122) is extended, it also functions as one electrode of the storage capacitor element 3C there. すなわち、酸化物半導体層12における多層膜のうちの少なくとも1層(ここでは2層とも)が、保持容量素子3Cにおける電極を兼ねている。 That is, at least one layer of the multilayer film in the oxide semiconductor layer 12 (also two layers in this case) also serves as an electrode in the holding capacitive element 3C. なお、ゲート電極141とソース・ドレイン電極16A,16Bとにより挟まれた領域の層間絶縁膜341(15)をも、保持容量として付加するようにしてもよい。 Note that the gate electrode 141 and the source and drain electrodes 16A, 16B is also the interlayer insulating film 341 of the region sandwiched (15) by a, it may be added as a storage capacitor.

このような構成の表示装置3−2では、上記実施の形態等の薄膜トランジスタの形成順序を以下のようにすることにより、7回のマスク露光によってTFT基板を作製することが可能である。 In the display device 3-2 having such a configuration, by the following order of forming the thin film transistor, such as the above-described embodiment, it is possible to produce a TFT substrate by seven mask exposure.
(1)キャリア走行層121およびキャリア供給層122のパターニング形成(2)ゲート電極141およびゲート絶縁膜131の一括パターニング形成(3)層間絶縁膜341(15)のパターニング形成(4)ソース・ドレイン電極16A,16Bおよび配線(信号線DTLおよび電源線DSL)の形成(5)平坦化膜344のパターニング形成(6)共通電極361のパターニング形成(7)画素間絶縁膜342の形成 (1) patterned (4) of the patterning of the carrier transit layer 121 and the carrier supply layer 122 (2) Bulk patterning of the gate electrode 141 and the gate insulating film 131 (3) an interlayer insulating film 341 (15) source and drain electrodes 16A formed of, 16B and wiring patterned in the patterning form (6) common electrode 361 (the signal line DTL and the power supply line DSL) formation of (5) flattening film 344 (7) pixel insulating film 342

(表示装置の構成例3) (Configuration Example 3 of a display device)
図22は、上記した表示装置3の構成例3に係る表示装置(表示装置3−3)の断面構成を表したものである。 Figure 22 is a representation of the cross-sectional configuration of a display device (display device 3-3) according to the configuration example 3 of the display device 3 described above. この表示装置3−3もまた、図中に示したように、有機EL素子3Dからの表示光(発光光)Loutが上面(封止用基板37側の面)側から出射される、上面発光型(いわゆるトップエミッション型)の有機EL表示装置である。 The display device 3-3 is also, as shown in the figure, display light from the organic EL device 3D (emitting light) Lout is emitted from the upper surface (the surface of the sealing substrate 37 side) side, top emission an organic EL display device of the type (a so-called top emission type). この表示装置3−3では、サンプリング用トランジスタ3Aおよび駆動用トランジスタ3Bがそれぞれ、上記実施の形態等の薄膜トランジスタ(ここでは一例として、ボトムゲート型の薄膜トランジスタ1F)により構成されている。 In the display device 3-3, respectively sampling transistor 3A and the drive transistor 3B, (as an example here, a bottom gate thin film transistor 1F) TFT according to the foregoing embodiment and the like is composed of. また、これらの薄膜トランジスタ上には、平坦化膜344、画素電極362、画素間絶縁膜342、共通電極361および保護層343がこの順に設けられていると共に、封止用基板37により封止されている。 Further, on these thin film transistors, the planarization film 344, pixel electrodes 362, the pixel insulating film 342, the common electrode 361 and the protective layer 343 with are provided in this order, sealed with a sealing substrate 37 there. また、有機EL素子3Dにおいては、画素電極362と共通電極361との間に、発光層を含む有機層35が設けられている。 Further, in the organic EL element 3D, between the pixel electrode 362 and the common electrode 361, an organic layer 35 including a light emitting layer is provided.

ここで、図中には示していないが、サンプリング用トランジスタ3Aまたは駆動用トランジスタ3Bにおける酸化物半導体層12(キャリア走行層121およびキャリア供給層122の少なくとも一方)が延伸することにより、保持容量素子3Cにおける一方の電極としても機能するようにしてもよい。 Here, although not shown in the figure, by the oxide semiconductor layer 12 in the sampling transistor 3A or the driving transistor 3B (at least one of the carrier transit layer 121 and the carrier supply layer 122) is extended, the holding capacitive element it may be also function as one electrode in 3C. すなわち、酸化物半導体層12における多層膜のうちの少なくとも1層が、保持容量素子3Cにおける電極を兼ねているようにしてもよい。 That is, at least one layer of the multilayer film in the oxide semiconductor layer 12, it may be also used as the electrode in the storage capacitor 3C. また、平坦化膜344とソース・ドレイン電極16A,16Bによって挟まれるように、層間絶縁膜を挿入するようにしてもよい。 Further, the planarization film 344 and the source and drain electrodes 16A, as sandwiched between the 16B, may be inserted an interlayer insulating film.

[電子機器] [Electronics]
次に、上記した表示装置の電子機器への適用例について説明する。 Next, a description will be given of application examples of the electronic equipment display device described above. 上記表示装置は、テレビジョン装置,デジタルカメラ,ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。 The display device can be applied television device, a digital camera, a notebook personal computer, the electronic devices of various fields such as a mobile terminal device or a video camera such as a cellular phone. 言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。 In other words, the display device can be applied to video signal generated within or video signal input from the outside, the electronic devices in various fields for displaying an image or a video.

(モジュール) (module)
上記表示装置は、例えば図23に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。 The display device, for example, as a module as illustrated in FIG. 23 is incorporated into various electronic devices such as application examples 1 to 5 to be described later. このモジュールは、例えば、基板11の一辺に、封止用基板50から露出した領域210を設け、この露出した領域210に、水平セレクタ31、ライトスキャナ32および電源スキャナ33の配線を延長して外部接続端子(図示せず)を形成したものである。 In the module, for example, one side of the substrate 11, a region 210 exposed from the sealing substrate 50 is provided, in the exposed region 210 by extending wirings of the horizontal selector 31, the write scanner 32 and the power supply scanner 33 external it is obtained by forming a connection terminal (not shown). この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。 This external connection terminal, a flexible printed circuit board for signal input and output (FPC; Flexible Printed Circuit) 220 may be provided.

(適用例1) (Application Example 1)
図24は、上記表示装置が適用されるテレビジョン装置の外観を表したものである。 Figure 24 is an appearance of a television device to which the display device is applied. このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300が上記表示装置により構成されている。 The television device has, for example, a video display screen section 300 including a front panel 310 and a filter glass 320. The video display screen section 300 is configured by the display device.

(適用例2) (Application Example 2)
図25は、上記表示装置が適用されるデジタルカメラの外観を表したものである。 Figure 25 is an appearance of a digital camera to which the display device is applied. このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、この表示部420が上記表示装置により構成されている。 The digital camera has, for example, a flash emitting section 410, display section 420, a menu switch 430, the display unit 420 is configured by the display device.

(適用例3) (Application Example 3)
図26は、上記表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。 Figure 26 is an appearance of a notebook personal computer to which the display device is applied. このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、この表示部530が上記表示装置により構成されている。 The notebook personal computer has, for example, a display section 530 for displaying a keyboard 520 and an image for the main body 510, an input operation of characters, etc., the display unit 530 is constituted by the display device.

(適用例4) (Application Example 4)
図27は、上記表示装置が適用されるビデオカメラの外観を表したものである。 Figure 27 illustrates an appearance of a video camera to which the display device is applied. このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有している。 The video camera has, for example, has a body portion 610, a lens 620, a shooting start / stop switch 630 and a display unit 640 for shooting an object provided on the front face of the body 610. そして、この表示部640が上記表示装置により構成されている。 Then, the display unit 640 is constituted by the display device.

(適用例5) (Application Example 5)
図28は、上記表示装置が適用される携帯電話機の外観を表したものである。 Figure 28 illustrates an appearance of a mobile phone to which the display device is applied. この携帯電話機は、例えば上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。 This mobile phone, for example, connecting an upper housing 710 and lower housing 720 unit is obtained by connecting with (hinge portion) 730, and a display 740, a sub display 750, a picture light 760 and a camera 770 . そして、これらのうちのディスプレイ740またはサブディスプレイ750が、上記表示装置により構成されている。 The display 740 or the sub-display 750 of these is configured by the display device.

<その他の変形例> <Other Modifications>
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。 Above, embodiments, the present invention has been described modified examples and application examples, the present invention is not limited to the embodiment or the like of these embodiments, and various modifications are possible.

例えば、上記実施の形態等では、酸化物半導体層がシングルヘテロ構造(2層構造)からなる場合について説明したが、この場合には限られず、例えば酸化物半導体層がダブルヘテロ構造等(3層以上の構造)となっていてもよい。 For example, in the embodiment and the like have the oxide semiconductor layer has been described consisting of a single heterostructure (two-layered structure) is not limited to this case, for example, an oxide semiconductor layer is a double heterostructure or the like (3 layers it may be equal to or greater than the structure of).

また、上記適用例では、本発明の薄膜トランジスタの表示装置への適用例として、有機EL素子を用いて構成された表示装置(有機EL表示装置)を挙げて説明したが、この場合には限られない。 Further, in the above application example, as an application example to a display device of the thin film transistor of the present invention have been described using a display device constructed using the organic EL element (organic EL display), limited to this case Absent. すなわち、本発明の薄膜トランジスタは、有機EL表示装置以外の他の種類の表示装置(例えば、表示素子として液晶素子を用いて構成された液晶表示装置や、表示素子として発光ダイオード(LED;Light Emitting Diode)を用いて構成されたLED表示装置など)にも適用することが可能である。 That is, the thin film transistor of the present invention, an organic EL display other type of display device other than the device (e.g., a liquid crystal display device and which is configured using a liquid crystal element as a display element, a light-emitting diode as the display element (LED; Light Emitting Diode ) can be applied to an LED display device) configured with.

更に、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。 Furthermore, the material and thickness of each layer described in the embodiment and the like, or the like method and conditions of forming are not limited, but other material, other thickness, or other deposition methods and deposition it may be used as the film-forming conditions.

1,1A〜1I…薄膜トランジスタ、11…基板、12,12A〜12C,12H,12I…酸化物半導体層、12SD…ソース・ドレイン領域、120…低抵抗化層、121,123…キャリア走行層、122,124…キャリア供給層、131,132…ゲート絶縁膜、141,142…ゲート電極、15…層間絶縁膜、16A,16B…ソース・ドレイン電極、17…低抵抗層、18…チャネル保護膜、3,3−1〜3−3…表示装置、3A…サンプリング用トランジスタ、3B…駆動用トランジスタ、3C…保持容量素子、3D…有機EL素子(有機電界発光素子)、3H…接地配線、30…表示領域、31…水平セレクタ、32…ライトスキャナ、33…電源スキャナ、341…層間絶縁膜、342…画素間絶縁膜、343…保護 1,1A~1I ... TFT, 11 ... substrate, 12,12A~12C, 12H, 12I ... oxide semiconductor layer, 12SD ... source and drain regions, 120 ... low resistance layer, 121, 123 ... carrier transit layer, 122 , 124 ... carrier supply layer, 131, 132 ... gate insulating film, 141, 142 ... gate electrode, 15 ... interlayer insulation film, 16A, 16B ... drain electrode, 17 ... low-resistance layer, 18 ... channel protective film, 3 , 3-1 to 3-3 ... display device, 3A ... sampling transistor, 3B ... driving transistor, 3C ... holding capacitive element, 3D ... organic EL device (organic electroluminescent device), 3H ... ground wire, 30 ... display region, 31 ... horizontal selector, 32 ... write scanner, 33 ... power supply scanner, 341 ... interlayer insulating film, 342 ... pixel insulating film, 343 ... protective 、344…平坦化膜、35…有機層、361…共通電極、362…画素電極、37…封止用基板、40…画素回路、E F …フェルミエネルギー、Ec0,Ec1〜Ec4…伝導帯下端準位、Ev0,Ev1〜Ev4…価電子帯上端準位、e…電子、h…ホール、PXLC…画素、DTL…信号線、WSL…走査線、DSL…電源線、Lout…表示光(発光光)。 , 344 ... flattening film, 35 ... organic layer, 361 ... common electrode, 362 ... pixel electrode, 37 ... sealing substrate, 40 ... pixel circuits, E F ... Fermi energy, Ec0, EC1 to EC4 ... conduction band quasi position, Ev0, Ev1~Ev4 ... valence band maximum energy level, e ... electronic, h ... hole, PXLC ... pixel, DTL ... signal line, WSL ... scanning lines, DSL ... power supply line, Lout ... display light (emitted light) .

Claims (15)

  1. ゲート電極と、 And the gate electrode,
    チャネルを構成するキャリア走行層と、このキャリア走行層へキャリアを供給するためのキャリア供給層とを含む多層膜からなる酸化物半導体層と、 A carrier transit layer constituting the channel, and the oxide semiconductor layer composed of a multilayer film including a carrier supply layer for supplying carriers to the carrier transit layer,
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、 A gate insulating film provided between the oxide semiconductor layer and the gate electrode,
    ソース・ドレインとなる一対の電極と を備え、 And a pair of electrodes serving as the source and drain,
    前記酸化物半導体層におけるソース・ドレイン領域と前記ゲート電極の形成領域とが、互いに離隔している 薄膜トランジスタ。 It said source and drain regions in the oxide semiconductor layer and the formation region of the gate electrodes are spaced apart from each other a thin film transistor.
  2. 前記キャリア走行層および前記キャリア供給層がともに、前記ゲート電極の形成領域から前記ソース・ドレイン領域にわたって形成されている 請求項1に記載の薄膜トランジスタ。 The carrier transit layer and the carrier supply layer are both thin film transistor according to claim 1, the forming region of the gate electrode is formed over the source and drain regions.
  3. 前記酸化物半導体層における少なくとも前記ソース・ドレイン領域と、前記一対の電極との間に、低抵抗層を更に備えた 請求項2に記載の薄膜トランジスタ。 It said oxide of at least the source and drain regions in the semiconductor layer, between the pair of electrodes, thin film transistor according to claim 2, further comprising a low-resistance layer.
  4. 前記キャリア供給層が、前記ゲート電極の形成領域から前記ソース・ドレイン領域にわたって形成されていると共に、 The carrier supply layer is, along with the formation region of the gate electrode is formed over the source and drain regions,
    前記キャリア走行層が、前記ゲート電極の形成領域に選択的に形成されている 請求項1に記載の薄膜トランジスタ。 The carrier transit layer, a thin film transistor according to claim 1 which is selectively formed on the formation region of the gate electrode.
  5. 前記酸化物半導体層における前記ソース・ドレイン領域が、低抵抗化層となっている 請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。 The oxide and the source and drain regions in the semiconductor layer, a thin film transistor according to any one of claims 1 to 4 has a low resistance layer.
  6. 前記キャリア供給層における半導体層の伝導帯下端準位もしくは価電子帯上端準位が、前記キャリア走行層における半導体層の伝導帯下端準位もしくは価電子帯上端準位よりもエネルギー的に高くなっている 請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。 Conduction band level or valence band maximum level of the semiconductor layer in the carrier supply layer, wherein it becomes energetically higher than the conduction band minimum level or valence band maximum level of the semiconductor layer in the carrier transit layer the thin film transistor according to any one of claims 1 to 4 are.
  7. 前記キャリアが電子であり、 Wherein the carrier is an electron,
    前記キャリア供給層における伝導帯下端準位が、前記キャリア走行層における伝導帯下端準位よりもエネルギー的に高くなっている 請求項6に記載の薄膜トランジスタ。 Conduction band level in the carrier supply layer, a thin film transistor according to claim 6 which is energetically higher than the conduction band minimum level in the carrier transit layer.
  8. 前記キャリアが正孔であり、 The carrier is a hole,
    前記キャリア供給層における価電子帯上端準位が、前記キャリア走行層における価電子帯上端準位よりもエネルギー的に高くなっている 請求項6に記載の薄膜トランジスタ。 Valence band maximum level in the carrier supply layer, a thin film transistor according to claim 6 which is higher in energy than the valence band maximum level in the carrier transit layer.
  9. 前記酸化物半導体層、前記ゲート絶縁膜および前記ゲート電極を、基板上にこの順で備えた 請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。 The oxide semiconductor layer, a thin film transistor according to the gate insulating film and the gate electrode, in any one of claims 1 to 4 comprising in this order on a substrate.
  10. 前記ゲート電極、前記ゲート絶縁膜および前記酸化物半導体層を、基板上にこの順で備えた 請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。 The gate electrode, the thin film transistor according to the gate insulating film and the oxide semiconductor layer, any one of claims 1 to 4 comprising in this order on a substrate.
  11. 前記ゲート電極として、第1および第2のゲート電極が設けられ、 As the gate electrode, the first and second gate electrodes are provided,
    前記ゲート絶縁膜として、第1および第2のゲート絶縁膜が設けられ、 As the gate insulating film, the first and second gate insulating film provided,
    前記第2のゲート電極、前記第2のゲート絶縁膜、前記酸化物半導体層、前記第1のゲート絶縁膜および前記第1のゲート電極を、基板上にこの順で備えた 請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。 Said second gate electrode, the second gate insulating film, the oxide semiconductor layer, the first gate insulating film and the first gate electrode, according to claim 1 or claims provided in this order on a substrate the thin film transistor according to any one of claim 4.
  12. 表示素子と、この表示素子を駆動するための薄膜トランジスタとを備え、 Comprising a display device and a thin film transistor for driving the display element,
    前記薄膜トランジスタは、 The thin film transistor,
    ゲート電極と、 And the gate electrode,
    チャネルを構成するキャリア走行層と、このキャリア走行層へキャリアを供給するためのキャリア供給層とを含む多層膜からなる酸化物半導体層と、 A carrier transit layer constituting the channel, and the oxide semiconductor layer composed of a multilayer film including a carrier supply layer for supplying carriers to the carrier transit layer,
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、 A gate insulating film provided between the oxide semiconductor layer and the gate electrode,
    ソース・ドレインとなる一対の電極と を有し、 And a pair of electrodes serving as the source and drain,
    前記酸化物半導体層におけるソース・ドレイン領域と前記ゲート電極の形成領域とが、互いに離隔している 表示装置。 Display the source and drain regions in the oxide semiconductor layer and the formation region of the gate electrodes are separated from each other.
  13. 前記表示素子および保持容量素子が複数の画素ごとに設けられ、 The display element and a storage capacitor element is provided for each of a plurality of pixels,
    前記酸化物半導体層における前記多層膜のうちの少なくとも1層が、前記表示素子における画素電極または前記保持容量素子における電極を兼ねている 請求項12に記載の表示装置。 At least one layer, the display device according to claim 12 which also serves as an electrode in the pixel electrode or the holding capacitive element in the display element of the multilayer film in the oxide semiconductor layer.
  14. 前記表示素子が、有機EL素子を用いて構成されている 請求項12または請求項13に記載の表示装置。 Wherein the display device is a display device according to claim 12 or claim 13 is configured using an organic EL element.
  15. 表示素子と、この表示素子を駆動するための薄膜トランジスタとを有する表示装置を備え、 Comprising a display device, a display device having a thin film transistor for driving the display element,
    前記薄膜トランジスタは、 The thin film transistor,
    ゲート電極と、 And the gate electrode,
    チャネルを構成するキャリア走行層と、このキャリア走行層へキャリアを供給するためのキャリア供給層とを含む多層膜からなる酸化物半導体層と、 A carrier transit layer constituting the channel, and the oxide semiconductor layer composed of a multilayer film including a carrier supply layer for supplying carriers to the carrier transit layer,
    前記ゲート電極と前記酸化物半導体層との間に設けられたゲート絶縁膜と、 A gate insulating film provided between the oxide semiconductor layer and the gate electrode,
    ソース・ドレインとなる一対の電極と を有し、 And a pair of electrodes serving as the source and drain,
    前記酸化物半導体層におけるソース・ドレイン領域と前記ゲート電極の形成領域とが、互いに離隔している 電子機器。 The electronic device in which the source and drain regions in the oxide semiconductor layer and the formation region of the gate electrodes are separated from each other.
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