JP4870404B2 - Manufacturing method of thin film transistor - Google Patents

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本発明は薄膜トランジスタの製法に係り、より詳しくは薄膜トランジスタの構成半導体薄膜(活性層)である酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜と、該酸化物半導体薄膜に接するゲート絶縁膜とを真空中で連続成膜することによって、これら二層の間に清浄な界面を形成し、良好なTFT特性を示す高性能な薄膜トランジスタを提供することができるとともに、量産化が容易である薄膜トランジスタの製法に関するものである。 The present invention relates to a production method of a thin film transistor, and more particularly an oxide semiconductor thin film whose main component is zinc oxide (ZnO) is a structure of a thin film transistor semiconductor thin film (active layer), a gate insulating film in contact with the oxide semiconductor thin film the by continuously formed in a vacuum to form a clean interface between these two layers, it is possible to provide a high-performance thin film transistor having good TFT characteristics, the thin film transistor is easily mass-produced the present invention relates to method.

酸化亜鉛(ZnO)あるいは酸化マグネシウム亜鉛(ZnMgO)等のZnOに関連する酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ(以下TFTと略)、発光デバイス、透明導電膜等の電子デバイス応用を目指し、ZnOに関連する酸化物を用いた薄膜半導体の研究開発が活発化している。 Zinc oxide to exhibit the properties of (ZnO) or oxide excellent semiconductor relating to ZnO, such as magnesium zinc oxide (ZnMgO) (active layer) have been known for a long time, in recent years a thin film transistor (hereinafter TFT substantially) emitting device, aiming an electronic device applications such as a transparent conductive film, research and development of thin-film semiconductor including an oxide associated with ZnO is activating. 特に半導体薄膜として酸化亜鉛(ZnO)を用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン(a-Si:H)TFTに比較して電子移動度が大きく、優れたTFT特性並びに低温プロセスが可能である等の可能性を持つことから積極的な開発が進められている。 In particular, a TFT using a zinc oxide (ZnO) as a semiconductor thin film, amorphous silicon is mainly used in the conventional liquid crystal display (a-Si: H) greater electron mobility than the TFT, excellent TFT characteristics and have been underway actively developed because of its potential equal are possible low-temperature process.

ZnO-TFTの構造としては、ゲート電極が半導体薄膜の上部に位置するトップゲート型及び、下部に位置するボトムゲート型の構造が考えられる。 The structure of the ZnO-TFT, a top gate type gate electrode is positioned at an upper portion of the semiconductor thin film and can be considered the structure of the bottom gate type located below.

図6に、半導体薄膜として酸化亜鉛(ZnO)を用いたトップゲート型TFT(ZnO-TFT)の従来の構造の一例を示す。 6 shows an example of a conventional structure of a top gate type TFT using a zinc oxide (ZnO) (ZnO-TFT) as a semiconductor thin film.
このトップゲート構造は、基板116上にソース・ドレイン電極117、酸化亜鉛半導体薄膜118、ゲート絶縁膜119、ゲート電極120をこの順に積層して構成されている。 The top gate structure, the source-drain electrode 117 on the substrate 116, a zinc oxide semiconductor thin film 118, the gate insulating film 119, is formed by laminating a gate electrode 120 in this order.
このゲート絶縁膜119は、化学気相成長(CVD)法にて200〜500nmの厚みで形成されることが多い。 The gate insulating film 119 are often formed with a thickness of 200~500nm by chemical vapor deposition (CVD).
ゲート絶縁膜の成膜は、従来、真空装置内で半導体薄膜を形成し、大気中に取り出し、パターン加工した後、再度真空装置内にてゲート絶縁膜を形成するといったように、半導体薄膜の形成とは不連続な工程にて行われる。 Deposition of the gate insulating film is conventionally formed of a semiconductor thin film in a vacuum device, taken out into the atmosphere, after patterning, as such a gate insulating film again by vacuum apparatus, the formation of the semiconductor thin film It performed in discrete steps and.

従来のトップゲート型TFTの製法では、半導体薄膜とゲート絶縁膜の形成工程を不連続にて行うため、この工程の間に、半導体薄膜表面に、水分や有機物、Na、Kといったアルカリ金属、ボロン等が吸着されてしまい、後工程に於いて積層したゲート絶縁膜と、半導体薄膜との間に良好な界面が形成できないという問題がある。 The preparation of conventional top gate type TFT, and for performing the step of forming the semiconductor thin film and the gate insulating film at the discontinuity, during this step, the semiconductor thin film surface, moisture and organic substances, Na, alkali metal such as K, boron etc. can cause adsorbed, a gate insulating film of laminated layers at a later process, it is impossible good interface is formed between the semiconductor thin film.
このような問題を解決するため、シリコン半導体では、界面清浄化のために各種洗浄方式が用いられる。 To solve this problem, in the silicon semiconductor, various cleaning methods are used for surface cleaning. 例えば金属不純物、イオン性不純物、粒子状不純物の除去にはRCA洗浄といった酸を用いたウェット洗浄を、表面酸化物の除去にはフッ化水素酸(HF)を用いたウェット洗浄を、有機物の除去にはUVやオゾン処理といったドライ洗浄を製造工程の随所に用いることが考えられる。 For example, metal impurities, ionic impurities, the wet cleaning using an acid such as RCA cleaning is the removal of particulate impurities, a wet cleaning using hydrofluoric acid to remove the surface oxide (HF), the removal of organic matter it is conceivable to use dry cleaning such as UV and ozone treatment throughout the manufacturing process to.

一方、ボトムゲート型のZnO-TFTを開示したものとして、特許文献1、特許文献2などが例示できる。 On the other hand, as disclosed a bottom gate type ZnO-TFT of Patent Document 1, Patent Document 2 can be exemplified.

特許文献1に開示されるボトムゲート型ZnO-TFTは、図7に示す如く、基板102、ゲート電極103、ゲート絶縁膜104、酸化亜鉛半導体薄膜105、ソース電極106、ドレイン電極107、保護膜108を有してなり、これら各構成をこの順に積層して形成されている。 Bottom gate type ZnO-TFT disclosed in Patent Document 1, as shown in FIG. 7, a substrate 102, a gate electrode 103, the gate insulating film 104, zinc oxide semiconductor thin film 105, the source electrode 106, drain electrode 107, the protective film 108 becomes a, is formed by laminating the respective in this order.

特許文献2に開示されるボトムゲート型ZnO-TFTは、図8(a)に示す如く、基板109、ゲート電極110、ゲート絶縁膜111、ソース電極112、ドレイン電極113、酸化亜鉛半導体薄膜114を有してなり、これら各構成をこの順に積層して形成されている。 Bottom gate type ZnO-TFT disclosed in Patent Document 2, as shown in FIG. 8 (a), a substrate 109, a gate electrode 110, the gate insulating film 111, source electrode 112, drain electrode 113, a zinc oxide semiconductor thin film 114 It has become and is formed by laminating these constituent in this order. 実際に製造の最終工程においては、図8(b)に示す如く、前記酸化亜鉛半導体薄膜114を被覆して保護膜115が形成される。 In the final step of actually manufactured, as shown in FIG. 8 (b), the protective film 115 is formed by coating the zinc oxide semiconductor thin film 114.

これらのボトムゲート型ZnO-TFTの製造工程においては、ゲート絶縁膜の形成後に行われる半導体薄膜の形成、及びその後に行われる保護膜の形成が、上記したトップゲート型TFTの製造工程と同様に、不連続な工程にて行われる。 In the manufacturing process of these bottom-gate-type ZnO-TFT, formed of a semiconductor thin film is performed after forming the gate insulating film, and the subsequent formation of the protective film is performed, similarly to the manufacturing process of a top gate type TFT described above , it is carried out in a discontinuous process.

そのため、半導体薄膜形成前のゲート絶縁膜、及び半導体薄膜表面を被覆する保護膜を形成する前の半導体薄膜表面に、上記した如く不純物が付着する可能性があり、洗浄工程が必要と考えられる。 Therefore, the semiconductor thin film before formation of the gate insulating film, and the semiconductor thin film surface before the formation of the protective film covering the semiconductor thin film surface, there is a possibility that impurities as described above is attached, the cleaning process is considered necessary.

以上のように、トップゲート型の構造及びボトムゲート型の構造のいずれの製造工程においても、良好な界面を形成する観点から、洗浄工程を必要とすると考えられる。 As described above, in any of the manufacturing process of the construction of the structure and the bottom-gate top-gate type, from the viewpoint of forming a good interface is thought to require a washing step.

しかしながら、ZnO半導体薄膜は耐酸性が弱く、前述したシリコン半導体と同様に酸を用いたウェット洗浄を行った場合、膜の消失が起こったり、結晶粒界が選択的にエッチングされたりする現象が生じ、ゲート絶縁膜との良好な界面を形成することが困難となる。 However, ZnO semiconductor thin film weak acid resistance, in the case of performing wet cleaning using acid similar to the silicon semiconductor as described above, or occurred loss of film, caused a phenomenon that the crystal grain boundaries or is selectively etched , it is difficult to form a good interface between the gate insulating film. 更に、UVやオゾンを用いたドライクリーニングを用いた場合においては有機物以外の物質(例えば金属やイオン性不純物、粒子状不純物)の除去効率が不十分になる。 Furthermore, organic substances other than the substance (e.g., metal or ionic impurities, particulate impurities) removal efficiency of insufficient in case of using the dry cleaning using UV or ozone.

下記特許文献3には、酸化亜鉛を主成分とする酸化物半導体薄膜を用いたトップゲート型のTFTの製造工程において、酸化物半導体薄膜に対してUVによる界面処理を施すことが開示されている。 The following Patent Document 3, in the manufacturing process of a top gate TFT using an oxide semiconductor thin film containing zinc oxide as the main component, it is disclosed that performs a surface treatment by UV on the oxide semiconductor thin film .

特開2005−033172号公報 JP 2005-033172 JP 特開2004−349583号公報 JP 2004-349583 JP 特開2003−298062号公報 JP 2003-298062 JP

しかしながら、特許文献3に開示されたトランジスタの製法において、UVの照射は、界面の平坦化を目的としたものであり、有機物の除去を完全になしうるものではなく、不純物の存在しない良好な界面を持つトランジスタを提供しうるものでは無かった。 However, in the preparation process of the transistor disclosed in Patent Document 3, irradiation of UV is for the purpose of flattening the surface, and not capable without the complete removal of organic matter, good interface in the absence of impurities as it can provide a transistor with it did not.

酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜を用いるトップゲート型及びボトムゲート型薄膜トランジスタにおいて、酸化物半導体薄膜と、ゲート絶縁膜との界面が良好でない場合、リーク電流の増大や、ドレイン電流の立ち上がり(サブスレッショルド)特性の劣化が大きくなり、良好なTFT特性を示さないことになる。 In the top gate type and a bottom-gate thin film transistor using an oxide semiconductor thin film whose main component is zinc oxide (ZnO), when the oxide semiconductor thin film, the interface between the gate insulating film is not good, increase in the leakage current, drain degradation of the rise (subthreshold) characteristics of the current increases, it will not exhibit good TFT characteristics.

また、製造工程において、良好な界面を形成する目的で、半導体薄膜表面の清浄化工程を設けることも考えられるが、完全に界面を清浄化するには多段階の工程が必要になるため、製造工程の煩雑化の原因となり、量産に適した製法とは言えない。 Further, in the manufacturing process, in order to form a good interface, it is conceivable to provide a cleaning process of the semiconductor thin film surface, totally for the cleaning the surface will require multi-step process, production cause of the complication of the process, it can not be said that suitable process for mass production.

本発明の目的は、ゲート絶縁膜と接する酸化物半導体薄膜界面を清浄な状態で形成することによって、薄膜トランジスタの性能を向上させるとともに、製造工程の複雑化を防ぐことができ、量産性と性能の高さを両立した薄膜トランジスタの製法を提供することにある。 An object of the present invention, by forming an oxide semiconductor thin film interface in contact with the gate insulating film in a clean state, thereby improving the performance of the thin film transistor can be prevented complicating the manufacturing process, mass production and performance and to provide a method of achieving both the height TFT.

請求項1に係る発明は、酸化亜鉛(ZnO)を主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成が、真空中にて連続した工程で行われ、前記薄膜トランジスタがボトムゲート型薄膜トランジスタであって、前記シリコン系ゲート絶縁膜と半導体薄膜及び半導体薄膜上の絶縁膜を真空中にて連続した工程で形成後、前記半導体薄膜並びに絶縁膜を薄膜トランジスタの活性層の形状に加工した後、前記半導体薄膜の少なくとも一部が露出した状態で酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して絶縁膜を形成することを特徴とする薄膜ト The invention according to claim 1, in the preparation process of a thin film transistor having a semiconductor thin film made of oxide mainly composed of zinc oxide (ZnO), a gate insulating film in contact with the semiconductor thin film made of a silicon-based insulating film, the semiconductor thin film formation of formation of the gate insulating film is carried out in a continuous process in a vacuum, the thin film transistor is a bottom gate thin film transistor, the insulating film of the silicon-based gate insulating film and the semiconductor thin film and the semiconductor thin film after formation in the step of continuous in a vacuum, the after processing the semiconductor film and the insulating film on the shape of the active layer of the thin film transistor, a plasma atmosphere using an oxidizing gas in a state at least partially exposed in the semiconductor thin film the surface treatment was carried Te, following the surface treatment, thin film you want to and forming a dielectric film continuously in a vacuum ンジスタの製法に関する。 Njisuta on the production method.

請求項2に係る発明は、前記半導体薄膜の形成が、スパッタリング法あるいはイオンプレーティング法にて行われることを特徴とする請求項1記載の薄膜トランジスタの製法に関する。 The invention according to claim 2, the formation of the semiconductor thin film, to a thin film transistor manufacturing method according to claim 1, wherein the performed by a sputtering method or an ion plating method.

請求項3に係る発明は、前記ゲート絶縁膜の形成がプラズマ化学気相成長(PCVD)法により行われることを特徴とする請求項1又は2記載の薄膜トランジスタの製法に関する。 The invention according to claim 3 relates to the preparation of thin film transistor according to claim 1 or 2 wherein the formation of the gate insulating film is characterized by being performed by a plasma chemical vapor deposition (PCVD) method.

請求項に係る発明は、前記酸化性ガスとして酸素もしくは亜酸化窒素(N O)を用いることを特徴とする請求項1乃至3のいずれかに記載の薄膜トランジスタの製法に関する。 The invention according to claim 4 relates to the preparation of thin film transistor according to any one of claims 1 to 3, wherein the use of oxygen or nitrous oxide (N 2 O) as the oxidizing gas.

請求項に係る発明は、前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを酸素と併用することを特徴とする請求項に記載の薄膜トランジスタの製法に関する。 The invention according to claim 5, in the case of using oxygen as the oxidizing gas, the He, Ar, Xe, among Kr, according to claim 4, characterized in that in combination with oxygen at least one kind of gas of it relates to a process for the production of thin film transistor.

請求項1に係る発明によれば、酸化亜鉛を主成分とする酸化物からなる半導体薄膜とゲート絶縁膜を真空中連続して成膜することにより、前記半導体薄膜と前記ゲート絶縁膜との間に良好な界面を持ち、リーク電流の抑制された高性能の薄膜トランジスタの製法を提供することができる。 According to the invention of claim 1, by forming continuously vacuo semiconductor thin film and a gate insulating film made of an oxide containing zinc oxide as a main component, between the semiconductor thin film and the gate insulating film has excellent interface, it is possible to provide a high-performance thin film transistor of the process with suppressed leakage current.

請求項2に係る発明によれば、酸化亜鉛を主成分とする酸化物からなる半導体薄膜の形成を、スパッタリング法あるいはイオンプレーティング法にて行うことで、大面積の基板に対しても容易に形成できることになり、量産性のある薄膜トランジスタの製法を提供することができる。 According to the invention of claim 2, the formation of a semiconductor thin film made of oxide mainly composed of zinc oxide, by performing a sputtering method or an ion plating method, easy even for a large area substrate will be capable of forming, it is possible to provide a process for the preparation of a mass production thin film transistor.

請求項3に係る発明によれば、ゲート絶縁膜をプラズマ化学気相成長(PCVD)法により形成することで、大面積の基板に対して形成が可能になり、半導体薄膜形成とゲート絶縁膜の形成を連続工程とすることが容易になり、量産性があり、高性能な薄膜トランジスタの製法を提供することができる。 According to the invention of claim 3, the gate insulating film by forming by plasma chemical vapor deposition (PCVD) method enables formation with respect to the substrate of a large area, the semiconductor thin film forming a gate insulation film makes it easy to form a continuous process, there is a mass productivity, it is possible to provide a method of high-performance thin film transistor.

請求項に係る発明によれば、シリコン系ゲート絶縁膜と半導体薄膜及び半導体薄膜上の絶縁膜を真空中にて連続した工程で形成後、前記半導体薄膜並びに絶縁膜を薄膜トランジスタの活性層の形状に加工した後、前記半導体薄膜の少なくとも一部が露出した状態で酸化性ガスプラズマによる表面処理を実施し、該表面処理に引き続き、保護膜の形成を真空中にて連続して行う。 According to the invention of claim 1, after forming an insulating film on the silicon-based gate insulating film and the semiconductor thin film and a semiconductor thin film in a continuous process in a vacuum, the semiconductor film and the insulating film a thin film transistor active layer shape after processing in the conduct surface treatment with an oxidizing gas plasma in a state at least partially exposed in the semiconductor thin film, subsequent to the surface treatment is performed to form the protective film are continuously in a vacuum. つまり、半導体薄膜の上表面の保護膜である絶縁膜を形成後、側表面の保護膜である第一オーバーコート絶縁膜の前工程としてプラズマ処理を行い、このプラズマ処理と連続して、真空中にて、保護膜形成を行うことで、良好な界面を持ち、リーク電流の発生が抑制された、高性能な薄膜トランジスタの製法を提供することができる。 That is, after forming the protective film in which an insulating film on the surface on the semiconductor thin film, by plasma treatment as a pre-step of the first overcoat insulating film as a protective film on the side surface continuous with the plasma treatment, vacuum at, by performing the protective film forming has a good interface, generation of leakage current is suppressed, it is possible to provide a method of high-performance thin film transistor.

請求項に係る発明によれば、酸化性ガスとして、酸素あるいは亜酸化窒素(N O)を用いることで、酸化亜鉛とゲート絶縁膜の間で良好な界面を持つ、リーク電流が低く、かつ電流駆動能力の高い薄膜トランジスタを提供することができる。 According to the invention of claim 4, as the oxidizing gas, the use of oxygen or nitrous oxide (N 2 O), has a good interface between the zinc oxide and the gate insulating film, the leakage current low, and it is possible to provide a high current driving capability TFT.

請求項に係る発明によれば、酸化性ガス雰囲気として、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを酸素と併用することで、酸素ラジカルの発生量を増大させることが可能となり、酸化亜鉛表面での有機物汚染の除去効果が向上する。 According to the invention of claim 5, as the oxidizing gas atmosphere, the He, Ar, Xe, among Kr, when used in combination with oxygen at least one kind of gas, to increase the amount of generation of oxygen radicals possible and will, thereby improving the effect of removing the organic contaminants on the surface of zinc oxide. また、添加したガスによる酸化亜鉛表面のスパッタ効果により、酸化性ガスのみでは除去できなかった金属およびイオン性不純物を除去可能となり、より界面清浄性に優れた、リーク電流の発生が抑制され、かつ電流駆動能力の高い薄膜トランジスタを得ることができる。 In addition, the sputtering effect of the zinc oxide surface with added gas, the only oxidizing gas enables removing metals and ionic impurities could not be removed, even better surface cleanliness, leak current is suppressed, and it is possible to obtain a high current driving capability TFT.

本発明に係る製法にて得られるトップゲート型薄膜トランジスタ100の構成について、図1に基づいて以下に説明する。 The structure of a top gate type thin film transistor 100 which is obtained in process according to the present invention will be described below with reference to FIG.

本発明の一実施例に係る製法にて得られるトップゲート型薄膜トランジスタ100は、基板1、ソース・ドレイン電極2、半導体薄膜3、第一ゲート絶縁膜4、コンタクト部5、ゲート絶縁膜6、ゲート電極7、表示電極8を有してなり、これらの各構成を積層して形成される。 Top gate type thin film transistor 100 which is obtained in process according to an embodiment of the present invention, the substrate 1, the source and drain electrodes 2, the semiconductor thin film 3, a first gate insulating film 4, the contact portion 5, the gate insulating film 6, a gate electrode 7 becomes a display electrode 8 is formed by laminating each of these configurations.

薄膜トランジスタ100は、図1(a)に示す通り、ガラス(SiO とAl 2 O 3を主成分とする無アルカリガラス)からなる基板1上に形成される。 TFT 100, as shown in FIG. 1 (a), is formed on a substrate 1 made of glass (non-alkali glass mainly comprising SiO 2 and Al 2 O 3).
基板1の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。 Material of the substrate 1 is not limited to glass, such as those coated with insulating material in a plastic or metal foil can be used as long as an insulator.

基板1上には、ソース・ドレイン電極2が積層されている。 On the substrate 1, source and drain electrodes 2 are laminated. このソース・ドレイン電極2は、基板1上面の一部分に間隔を有して配置されている。 The source and drain electrode 2 are arranged at a distance to a portion of the substrate 1 top.
ソース・ドレイン電極2は、例えば、インジウムスズ酸化物(ITO)、n + ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。 Source and drain electrodes 2, for example, indium tin oxide (ITO), n + conductive oxides such as ZnO, is formed by a metal which is at least partially covered by a metal or the conductive oxide.
ソース、ドレイン電極2に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。 Source, as the metal used for the drain electrode 2, Ti, Cr, Ta, Mo, W, Al, Cu, single layer or a laminate of Ni, or an alloy Ti, Cr, Ta, Mo, W, Al , Cu, Si, of Ni, an alloy containing at least one or more, is used. この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。 Specific examples of the alloy, TiW, TaW, MoW, MoSi, AlCu, AlSi, an alloy of NiSi and the like.
ソース・ドレイン電極2を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図1(b)に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。 At least examples form part in coated metal, it can be considered the structure shown in FIG. 1 to be described later (b), a metal or a conductive oxide source and drain electrode 2 by the conductive oxide structure formed directly in the object may be considered.
ソース・ドレイン電極2の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース・ドレイン電極2上に形成される半導体薄膜3の段差部での断線を防止するため、図1(b)の構造では導電性酸化物の膜厚を半導体薄膜3より薄く(例えば、約40nm)、また直接形成する構造では金属あるいは導電性酸化物の膜厚を半導体薄膜3より薄く(例えば、約40nm)形成することが望ましい。 Because the thickness of the source and drain electrodes 2 is not particularly limited, for example, it is formed in 30 nm to 150 nm, preferably, to prevent disconnection in the step portion of the semiconductor thin film 3 formed on the source and drain electrodes 2, FIG. 1 (b) structure thinner than the semiconductor thin film 3 a thickness of the conductive oxide is a (e.g., about 40 nm), also thinner than the semiconductor thin film 3 thickness of metal or conductive oxide is a structure formed directly (e.g. , it is desirable to about 40 nm) is formed.

半導体薄膜3は、上記の基板1とソース・ドレイン電極2上に積層されている。 The semiconductor thin film 3 is laminated on the substrate 1 and the source and drain electrodes 2 above.
半導体薄膜3は、ソース・ドレイン電極2の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。 The semiconductor thin film 3 is arranged to form a channel between the electrodes source and drain electrodes 2, current is supplied by a source electrode, it is released by the drain electrode.
半導体薄膜3は、酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜から形成されている。 The semiconductor thin film 3 is formed of an oxide semiconductor thin film mainly zinc oxide (ZnO).
この半導体薄膜3の厚みは、特に限定されないが、例えば約25〜200nmに形成され、好ましくは、約50〜100nm程度に形成される。 The thickness of the semiconductor thin film 3 is not particularly limited, for example, formed to be about 25 to 200 nm, and preferably, formed about 50 to 100 nm.
図1(b)は、ソース・ドレイン電極2と、半導体薄膜3との接合部分の一例を示した図であり、アルミニウム(Al)上にチタン(Ti)を積層した配線を形成し、インジウムスズ酸化物(ITO)によりこの積層体の一部を被覆する構造が示されている。 1 (b) is a source-drain electrode 2 is a diagram showing an example of a joining portion of the semiconductor thin film 3 to form a wiring formed by stacking titanium (Ti) on an aluminum (Al), indium tin structure that covers a portion of the laminate is shown by oxide (ITO).
図1(b)において、ソース・ドレイン電極2は、アルミニウム層18、チタン層19、インジウムスズ酸化物(ITO)層20から形成され、半導体薄膜3は符号21として示されている。 1 (b), the source and drain electrodes 2, an aluminum layer 18, titanium layer 19 is formed of indium tin oxide (ITO) layer 20, the semiconductor thin film 3 is shown as reference numeral 21.
基板17上にアルミニウム層18が設けられ、その少なくとも上面がチタン層19により被覆され、チタン層19の一部と基板上の一部を被覆してインジウムスズ酸化物(ITO)層20が存在し、インジウムスズ酸化物(ITO)層20の一部にて半導体薄膜21とコンタクトしている。 Aluminum layer 18 is provided on the substrate 17, at least the upper surface is covered by a titanium layer 19, and covers a part of a portion on the substrate of the titanium layer 19 is present, indium tin oxide (ITO) layer 20 is put in contact with the semiconductor thin film 21 in some indium tin oxide (ITO) layer 20.

第一ゲート絶縁膜4は、半導体薄膜3の上側表面を被覆するように配置されている。 The first gate insulating film 4 is disposed so as to cover the upper surface of the semiconductor thin film 3. この第一ゲート絶縁膜4は、半導体薄膜3を製造工程でのレジスト剥離液から保護する保護膜としての役割も果たしている。 The first gate insulating film 4, also serves as a protective film for protecting the semiconductor thin film 3 from a resist stripper in the production process.
この第一ゲート絶縁膜4は、SiNx、SiOx、あるいはSiON等のシリコン系の化合物により、プラズマ化学気相成長(PCVD)法等を用いて形成され、半導体薄膜3に積層される。 The first gate insulating film 4, SiNx, SiOx, or the compound of silicon such as SiON, formed by plasma chemical vapor deposition (PCVD) method and the like, are stacked on the semiconductor thin film 3.
第一ゲート絶縁膜の厚みは、特に限定されないが、例えば約20〜100nmに、好ましくは約50nmに形成される。 The thickness of the first gate insulating film is not particularly limited, for example, about 20 to 100 nm, is preferably formed in about 50nm.

第二ゲート絶縁膜6は、ソース・ドレイン電極2、半導体薄膜3及び第一ゲート絶縁膜4の表面を確実に被覆するように、積層されている。 Second gate insulating film 6, source and drain electrodes 2, so as to reliably cover the surface of the semiconductor thin film 3 and the first gate insulating film 4 are stacked. このように、第二ゲート絶縁膜6が積層されることにより、確実に半導体薄膜3を被覆することができる。 Thus, by the second gate insulating film 6 is laminated, it is possible to reliably cover the semiconductor thin film 3.
第二ゲート絶縁膜6は、SiNx、SiOx、あるいはSiON等のシリコン系の化合物により、プラズマ化学気相成長(PCVD)法等を用いて形成することができる。 Second gate insulating film 6, SiNx, SiOx, or the compound of silicon such as SiON, can be formed by a plasma chemical vapor deposition (PCVD) method. この第二ゲート絶縁膜6の厚みは、例えば、200〜400nmに形成され、好ましくは、約300nmに形成される。 The thickness of the second gate insulating film 6 is formed, for example, 200 to 400 nm, preferably formed in about 300 nm.

コンタクト部5は、ソース・ドレイン電極2を外部に取り出すために、ソース・ドレイン電極2上に形成される。 Contact unit 5, in order to take out the source and drain electrodes 2 to the outside, is formed on the source and drain electrodes 2.

ゲート電極7は、ゲート絶縁膜6上に形成されている。 The gate electrode 7 is formed on the gate insulating film 6. このゲート電極7は、薄膜トランジスタに印加するゲート電圧により半導体薄膜3中の電子密度を制御する役割を果たすものである。 The gate electrode 7 plays a role to control the electron density of the semiconductor thin film 3 by a gate voltage applied to the thin film transistor.
ゲート電極7はCr、Tiといった金属膜からなり、その厚みは、例えば、50〜100nmに形成される。 The gate electrode 7 is made of a metal film Cr, such Ti, it has a thickness of, for example, is formed on the 50 to 100 nm.

表示電極8は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。 Display electrode 8 is formed to apply a voltage via a thin film transistor liquid crystal used in a liquid crystal display. この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるインジウムスズ酸化物(ITO)などにより形成される。 The electrode for a high transmittance for visible light is required, is formed by indium tin oxide is an oxide conductive film (ITO).
表示電極8の厚みは、特に限定されないが、例えば約50〜100nmに形成される。 The thickness of the display electrode 8 is not particularly limited, is formed, for example, about 50 to 100 nm.

次に、本発明の一実施例に係るトップゲート型薄膜トランジスタ(TFT)の製造方法について、図2に基づいて以下に説明する。 Next, a method of manufacturing a top gate type thin film transistor according to an embodiment of the present invention (TFT), is described below with reference to FIG.

本発明の一実施例に係るトップゲート型薄膜トランジスタの製法は、3つの主要な工程を含んでいる。 Preparation of a top-gate type thin film transistor according to an embodiment of the present invention includes three primary steps. 第1の工程は、基板1上のソース・ドレイン電極2を被覆して設けられた酸化亜鉛(ZnO)半導体薄膜3上に、第一ゲート絶縁膜4を形成する工程である。 The first step, on the source and drain electrodes 2 The coated zinc oxide provided (ZnO) semiconductor thin film 3 on the substrate 1, a step of forming a first gate insulating film 4. 第2の工程は、上記第一ゲート絶縁膜をレジストにてパターン加工した後、半導体薄膜3の形状をエッチングにより加工し、上記第一ゲート絶縁膜4上に第二ゲート絶縁膜6を形成する工程である。 The second step, after patterning the first gate insulating film with a resist, the shape of the semiconductor thin film 3 is processed by etching to form a second gate insulating film 6 is formed on the first gate insulating film 4 it is a process. 第3の工程は、上記第二ゲート絶縁膜上に、コンタクト部5、ゲート電極7および表示電極8をこの順に形成する工程である。 The third step in the second gate insulating film, a step of forming the contact portion 5, the gate electrode 7 and the display electrode 8 in this order.

以下、本発明に係るトップゲート型薄膜トランジスタ(TFT)の製法を具体的に説明する。 Hereinafter, the production method of a top gate type thin film transistor according to the present invention (TFT) will be described in detail.
図2(1)に示される如く、ガラス基板1上全面に、マグネトロンスパッタ法等によりTi、Cr等の金属を例えば100nmの厚みで形成し、フォトリソグラフィーによりソース・ドレイン電極2を形成する。 As shown in FIG. 2 (1), the glass substrate 1 on the entire surface, Ti by magnetron sputtering, to form a metal, for example, 100nm thick such as Cr, to form the source and drain electrodes 2 by photolithography. 図示されていないが、ソース・ドレイン金属膜上にn ZnOやインジウムスズ酸化物(ITO)等の透明導電膜が積層されている場合もある。 Although not shown, there is a case where a transparent conductive film such as n + ZnO or indium tin oxide to the source-drain metal film (ITO) are stacked.

図2(2)に示される如く、上記ガラス基板1およびソース・ドレイン電極2上の全面に酸化亜鉛(ZnO)半導体薄膜3を例えば50〜100nm程度の膜厚でイオンプレーティング法あるいはスパッタリング法にて形成する。 As shown in FIG. 2 (2), an ion plating method or a sputtering method in a thickness of about, for example 50~100nm entire surface of zinc oxide (ZnO) semiconductor thin film 3 on the glass substrate 1 and the source and drain electrodes 2 to form Te. 半導体薄膜3を成膜後、真空中にて基板をプラズマ化学気相成長(PCVD)装置に搬送する。 After formation of the semiconductor thin film 3, and conveys the substrate to a plasma chemical vapor deposition (PCVD) apparatus in vacuum.
この際、半導体薄膜3の表面を清浄化する目的で、真空中にてプラズマ化学気相成長(PCVD)装置に基板を搬送後、酸素(O 2 )あるいは亜酸化窒素(N 2 O)といった酸化性ガスを用いたプラズマにより、基板表面を清浄化することが好ましい。 In this case, for the purpose of cleaning the surface of the semiconductor thin film 3, after the substrate is transferred to the plasma chemical vapor deposition in a vacuum (PCVD) apparatus, oxide such as oxygen (O 2) or nitrous oxide (N 2 O) the plasma using sex gas, it is preferable to clean the substrate surface. 特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。 Particularly, in the case of using oxygen as the oxidizing gas, by using plasma obtained by adding Ar and Xe, the He, a rare gas such as Kr oxygen, the amount of oxygen radicals is increased, which is adsorbed on the semiconductor thin film surface At the same time the cleaning efficiency is increased with respect to the organic component and water, the metal impurities of the semiconductor thin film surface is removable by sputtering effect due to the added gas, and more preferably. さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。 Further, by the oxygen radical concentration is a step of surface cleaning of the semiconductor thin film in a large state, it is possible to prevent oxygen desorption from the semiconductor thin film, the leakage current can be reduced due to defects due to oxygen deficiency.

半導体薄膜3の形成、好ましくは更に表面の清浄化を行った後、図2(3)に示される如く、第一ゲート絶縁膜4をSiNx、SiOx、もしくはSiON等のシリコン系化合物により形成する。 Formation of the semiconductor thin film 3, preferably after further subjected to cleaning of the surface, as shown in FIG. 2 (3), forming a first gate insulating film 4 SiNx, SiOx, or a silicon compound such as SiON. この第一ゲート絶縁膜の形成方法は、特に限定されないが、例えば、プラズマ化学気相成長(PCVD)装置にて、SiH 4 +N 2 Oガスを用いてSiOxを約20〜50nmの厚みで形成する。 The method of forming the first gate insulating film is not particularly limited formed, for example, by a plasma chemical vapor deposition (PCVD) apparatus at about 20~50nm thickness of SiOx using SiH 4 + N 2 O gas to.
第一ゲート絶縁膜4の形成に際しては、大面積基板への成膜が可能なプラズマ化学気相成長(PCVD)法を用いることが好ましい。 In the formation of the first gate insulating film 4, it is preferable to use a large-area film formation on the substrate can be plasma chemical vapor deposition (PCVD) method. また、第一ゲート絶縁膜4としてSiOxを用いた場合には、SiOxの成膜後に、引き続きAr等の希ガスと酸素の混合ガスにてプラズマ処理を行うことが好ましい。 In the case of using the SiOx as the first gate insulating film 4, after forming the SiOx, subsequently it is preferable to perform plasma treatment by the rare gas and oxygen mixed gas such as Ar. この理由は、プラズマ処理を行うことでSiOx膜の酸化が促進し、絶縁耐圧が更に向上するからである。 The reason for this is to promote the oxidation of SiOx film by performing plasma treatment, withstand voltage because further improved.

図2(4)に示される如く、前記第一ゲート絶縁膜4上にフォトレジストをコーティングし、パターニングされたフォトレジスト4aをマスクとして、前記第一ゲート絶縁膜4をCF 4 +O 2等のガスを用いてドライエッチングし、次いで0.2%HNO 3溶液にて半導体薄膜3に対しウェットエッチングを行う。 As shown in FIG. 2 (4), coating a photoresist on the first gate insulating film 4, the patterned photoresist 4a as a mask, the first gate insulating film 4 CF 4 + O 2, etc. dry etching using a gas, followed by a wet etching to the semiconductor film 3 with 0.2% HNO 3 solution.

図2(5)は前記半導体薄膜3のウェットエッチング後にフォトレジスト4aを除去した断面を示しており、半導体薄膜3と同一形状の約20〜50nmの厚さの第一ゲート絶縁膜4(SiNx)を有するTFT活性層領域が形成されている。 2 (5) of the semiconductor after thin film 3 of wet etching shows a sectional removing photoresist 4a, the semiconductor thin film 3 and the same first gate insulating film of about the thickness of 20~50nm of shape 4 (SiNx) TFT active layer region having is formed. この厚さ約20〜50nmの第一ゲート絶縁膜4は、半導体薄膜3との界面形成に加えて、活性領域をパターン形成する時の半導体薄膜3を保護する役目も同時に果たしている。 The first gate insulating film 4 of the thickness of about 20~50nm, in addition to the interface formed between the semiconductor thin film 3 plays simultaneously serves to protect the semiconductor thin film 3 at the time of patterning the active region. すなわち、活性層パターニング後のフォトレジスト4aを剥離する場合に使用するレジスト剥離液は半導体薄膜3の表面をエッチングで荒らしてしまうが、第一ゲート絶縁膜4が半導体薄膜3表面のレジスト剥離液に対する保護膜としての機能を果たすことで、エッチングによる表面荒れを防ぐことができる。 That is, the resist stripping solution used in the case of peeling the photoresist 4a after the active layer patterning thereby roughened surface of the semiconductor thin film 3 by etching, but the first gate insulating film 4 with respect to the resist stripper of the semiconductor thin film 3 surface by fulfilling the function as a protective film, it is possible to prevent the surface roughness due to etching.

TFT活性層領域のパターン形成後、図2(6)に示す如く、前記第一ゲート絶縁膜4およびソース・ドレイン電極2を被覆するように、前記基板1、ソース・ドレイン電極2、ZnO薄膜3、および第一ゲート絶縁膜4上全面にゲート絶縁膜6を形成する。 After patterning of the TFT active layer region, as shown in FIG. 2 (6), so as to cover the first gate insulating film 4 and the source and drain electrodes 2, the substrate 1, source and drain electrodes 2, ZnO thin film 3 and a gate insulating film 6 on the first gate insulating film 4 on the entire surface. 第二ゲート絶縁膜6は、シリコン系の化合物にて構成されるが、中でも誘電率が高く、半導体薄膜3を外部の水分等から保護する役割をも有するSiNxで形成することが望ましい。 Second gate insulating film 6 is constituted by a compound of silicon, among others high dielectric constant, it is preferably formed of SiNx having also a role of protecting the semiconductor thin film 3 from external moisture or the like.
第二ゲート絶縁膜6の形成方法は、特に限定されないが、例えば、プラズマ化学気相成長(PCVD)装置にて、SiNxを約200〜400nmの厚みで形成する。 The method of forming the second gate insulating film 6 is not particularly limited, for example, by a plasma chemical vapor deposition (PCVD) apparatus, is formed to a thickness of about 200~400nm the SiNx.
第二ゲート絶縁膜6の形成は、プラズマ化学気相成長(PCVD)法を用いることが好ましい。 Formation of the second gate insulating film 6, it is preferable to use a plasma chemical vapor deposition (PCVD) method. この理由は、プラズマ化学気相成長(PCVD)法を用いることで、良好な第二ゲート絶縁膜6を大面積にわたり、形成できるからである。 This is because, by using the plasma chemical vapor deposition (PCVD) method, because a good second gate insulating film 6 over a large area can be formed.
その後フォトリソグラフィーとエッチングにてソース・ドレイン電極上にコンタクトホールを開口する。 Then contact holes to the source and drain electrodes on at photolithography and etching.

最後に図2(7)に示す如く、前記ゲート絶縁膜6上にCr、Tiといった金属膜からなるゲート電極7を形成し、その後、前記ゲート電極7と同一材料にて、コンタクトホールを介してソース・ドレイン電極表面とのコンタクト部5を形成する。 Finally, as shown in FIG. 2 (7), Cr on the gate insulating film 6, a gate electrode 7 made of a metal film such as Ti, then, in the same material as the gate electrode 7 through the contact hole to form a contact portion 5 of the source and drain electrode surface. その後、インジウムスズ酸化物(ITO)等からなる表示電極8を形成することでトップゲート型の薄膜トランジスタが完成する。 Thereafter, a top-gate thin film transistor is completed by forming the display electrode 8 made of indium tin oxide (ITO) or the like.

本発明の一実施例に係る製法にて得られるボトムゲート型薄膜トランジスタ101の構成について、図3に基づいて以下に説明する。 The structure of the bottom gate type thin film transistor 101 which is obtained in process according to an embodiment of the present invention will be described below with reference to FIG.

本発明の一実施例に係る製法にて得られるボトムゲート型薄膜トランジスタ101は、基板9、ゲート電極10、ゲート絶縁膜11、半導体薄膜12、絶縁膜13、第一オーバーコート絶縁膜14、ソース・ドレイン電極15、第二オーバーコート絶縁膜16を有してなり、図3に示すように、上記の各構成を積層して形成されている。 Bottom gate type thin film transistor 101 which is obtained in process according to an embodiment of the present invention, the substrate 9, the gate electrode 10, gate insulating film 11, the semiconductor thin film 12, insulating film 13, the first overcoat insulating film 14, the source drain electrode 15, it becomes a second overcoat insulating film 16, as shown in FIG. 3, and is formed by laminating the above constitutions.

薄膜トランジスタ101は、図3に示す通り、基板9上に形成される。 TFT 101, as shown in FIG. 3, is formed on the substrate 9.
この基板9は、絶縁体として設けられ、SiO 2とAl 2 O 3を成分とする無アルカリガラスによって形成されている。 The substrate 9 is provided as an insulator, and is formed by alkali-free glass containing SiO 2 and Al 2 O 3 as a component. 基板9の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。 The material of the substrate 9 is not limited to glass, such as those coated with insulating material in a plastic or metal foil can be used as long as an insulator.

基板9上には、ゲート電極10が形成されている。 On the substrate 9, the gate electrode 10 is formed. このゲート電極10は、基板9の一部上に形成される。 The gate electrode 10 is formed on a portion of the substrate 9.
ゲート電極10はCr、Ti、Al、Ta、Wやその合金といった金属膜からなり、その厚みは、例えば約100nmに形成される。 The gate electrode 10 is Cr, Ti, Al, Ta, a metal film such as W or an alloy, its thickness is formed, for example, about 100 nm.

ゲート絶縁膜11は、ゲート電極10を被覆するように基板9上の全面に積層されている。 The gate insulating film 11 is laminated on the entire surface of the substrate 9 so as to cover the gate electrode 10.
このゲート絶縁膜11としては、SiNx、SiOx、あるいはSiON等のシリコン系化合物の膜を利用することができるが、SiNxが用いられることが多い。 As the gate insulating film 11, SiNx, SiOx, or can be utilized a film of silicon compound such as SiON, SiNx is often used. このゲート絶縁膜11の厚みは、例えば約200〜400nmに、好ましくは約300nmに形成される。 The thickness of the gate insulating film 11, for example, about 200 to 400 nm, is preferably formed in about 300 nm.

半導体薄膜12は、ゲート電極10の上部を含むゲート絶縁膜11の一部を被覆するように形成されている。 The semiconductor thin film 12 is formed so as to cover a portion of the gate insulating film 11 including the upper portion of the gate electrode 10.
この半導体薄膜12は、酸化亜鉛(ZnO)を成分として形成される。 The semiconductor thin film 12 is formed of zinc oxide (ZnO) as components.
この半導体薄膜12の厚みは、特に限定されないが、例えば約50〜100nmに、好ましくは、約60nm程度に形成される。 The thickness of the semiconductor thin film 12 is not particularly limited, for example, about 50 to 100 nm, preferably formed to about 60 nm.

絶縁膜13は、半導体薄膜12の上面を被覆するように積層されている。 Insulating film 13 is laminated so as to cover the upper surface of the semiconductor thin film 12. 絶縁膜13は、酸化亜鉛(ZnO)からなる半導体薄膜12を損傷及び還元脱離から保護するために設けられるが、製造工程において半導体薄膜12をレジスト剥離液から保護する保護膜としての役割も果たしている。 Insulating film 13 is provided to protect the semiconductor thin film 12 made of zinc oxide (ZnO) from damage and reduced elimination, played a role as a protective film for protecting the semiconductor thin film 12 from the resist stripping solution during the manufacturing process there.
この絶縁膜13としては、SiNx、SiOx、あるいはSiON等のシリコン系化合物の膜を利用することができるが、半導体薄膜12を保護する膜としての機能性からSiNxの膜を用いることが好ましい。 As the insulating film 13, SiNx, SiOx, or can be utilized a film of silicon compound such as SiON, it is preferable to use a film of SiNx from functionality as a film for protecting the semiconductor thin film 12. この絶縁膜13の厚みは、例えば約30〜100nmに、好ましくは約50nmに形成される。 The thickness of the insulating film 13, for example, about 30 to 100 nm, is preferably formed in about 50nm.

第一オーバーコート絶縁膜14は、薄膜トランジスタ101のデバイス保護の目的で設けられ、絶縁膜13の全面及び半導体薄膜12の側面を被覆するように積層されている。 The first overcoat insulating film 14 is provided for the purpose of device protection of the thin film transistor 101, it is laminated so as to cover the entire surface and the side surface of the semiconductor thin film 12 of the insulating film 13.
第一オーバーコート絶縁膜14を設けることで、絶縁膜13が被覆していない酸化亜鉛半導体薄膜12の側表面を確実に被覆することができる。 By providing the first overcoat insulating film 14 may be an insulating film 13 is reliably cover the side surface of the zinc oxide semiconductor thin film 12 which is not covered.
この第一オーバーコート絶縁膜14としては、特に限定されないが、例えばSiNx等のシリコン系化合物の膜を利用することができる。 As the first overcoat insulating film 14 is not particularly limited, it is possible to use a film of silicon compound, for example, SiNx or the like.
この第一オーバーコート絶縁膜14の厚みは、例えば約150〜300nmに、好ましくは約200nmに形成される。 The thickness of the first overcoat insulating film 14, for example, about 150 to 300 nm, is preferably formed in about 200 nm.

ソース・ドレイン電極15は、ソース電極、ドレイン電極からなり、ソース電極及びドレイン電極は上記絶縁膜13、上記第一オーバーコート絶縁膜14に開口したコンタクトホール部分を介して、半導体薄膜12に接するように互いに間隔を有して形成される。 Source and drain electrodes 15, the source electrode made of the drain electrode, the source electrode and the drain electrode via a contact hole portion opened in the insulating film 13, the first overcoat insulating film 14, so that contact with the semiconductor thin film 12 It is formed at a distance from one another on.
このソース・ドレイン電極15は、金属材料、例えば、Ti、Cr、Al、Mo、W、Taやこれらの合金もしくはインジウムスズ酸化物(ITO)やn+ZnOと酸化物材料等により形成される。 The source and drain electrodes 15, a metal material, e.g., Ti, Cr, Al, Mo, W, is formed by Ta or their alloys or indium tin oxide (ITO) and n + ZnO and oxide materials. また、これら電極15の厚みは、特に限定されないが、例えば約50〜300nmに形成される。 The thickness of these electrodes 15 is not particularly limited, is formed, for example, about 50 to 300 nm.

第二オーバーコート絶縁膜16は、薄膜トランジスタ101のデバイス保護の目的で設けられ、薄膜トランジスタの全面を被覆するように積層されている。 Second overcoat insulating film 16 is provided for the purpose of device protection of the thin film transistor 101, it is laminated so as to cover the entire surface of the thin film transistor.
第二オーバーコート絶縁膜16を設けることにより、薄膜トランジスタ101のデバイス全体をより確実に保護することができる。 By providing the second overcoat insulating film 16, it is possible to protect the entire device of the thin film transistor 101 more reliably.
この第二オーバーコート絶縁膜16としては、特に限定されないが、例えば不純物に対する保護能に優れるSiNx膜を利用することができる。 As the second overcoat insulating film 16 is not particularly limited, it can be utilized SiNx film having excellent protective ability example to impurities.
第二オーバーコート絶縁膜16の厚みは、特に限定されないが、例えば約150〜500nmに、好ましくは300nmに形成される。 The thickness of the second overcoat insulating film 16 is not particularly limited, for example, about 150 to 500 nm, is preferably formed in 300 nm.

次に、本発明の第一実施例に係るボトムゲート型薄膜トランジスタ(TFT)の製法について、図4に基づいて以下に説明する。 Next, the production method of the bottom gate type thin film transistor according to the first embodiment of the present invention (TFT), is described below with reference to FIG.

本発明の一実施例に係るボトムゲート型薄膜トランジスタの製法は、以下の工程からなる。 Preparation of a bottom gate type thin film transistor according to an embodiment of the present invention comprises the following steps. 第1の工程は、基板9上の一部にゲート電極10を形成する工程である。 The first step is a step of forming a gate electrode 10 on a portion of the substrate 9. 第2の工程は、ゲート電極10を被覆して基板9の全面にゲート絶縁膜11を形成する工程である。 The second step is a step of covering the gate electrode 10 to form the gate insulating film 11 on the entire surface of the substrate 9. 第3の工程は、ゲート絶縁膜11の全面に半導体薄膜12を形成する工程である。 The third step is a step of forming a semiconductor thin film 12 on the entire surface of the gate insulating film 11. 第4の工程は、上記半導体薄膜12の全面を被覆して絶縁膜13を形成する工程である。 The fourth step is a step of forming an insulating film 13 to cover the entire surface of the semiconductor thin film 12. 第5の工程は、絶縁膜13及び半導体薄膜12の形状を加工する工程である。 The fifth step is a step of processing the shape of the insulating film 13 and the semiconductor thin film 12. 第6の工程は、半導体薄膜12、絶縁膜13及びゲート絶縁膜11の全面を被覆して第一オーバーコート絶縁膜14を形成する工程である。 Sixth step, the semiconductor thin film 12, a step of forming a first overcoat insulating film 14 covers the entire surface of the insulating film 13 and the gate insulating film 11. 第7の工程は、絶縁膜13及び第一オーバーコート絶縁膜14に、ソース・ドレイン電極15と半導体薄膜12を接触させるためのコンタクトホールを形成する工程である。 Seventh step, the insulating film 13 and the first overcoat insulating film 14, a step of forming a contact hole for contacting the source and drain electrodes 15 and the semiconductor thin film 12. 第8の工程は、第7の工程において形成したコンタクトホール部を介してソース・ドレイン電極15を形成する工程である。 Eighth step is a step of forming the source and drain electrodes 15 through the contact hole portion formed in the seventh step. 第9の工程は、薄膜トランジスタ全面を被覆する第二オーバーコート絶縁膜16を形成する工程である。 Ninth step is a step of forming a second overcoat insulating film 16 covering the thin film transistor over the entire surface.

以下、本発明の一実施例に係るボトムゲート型薄膜トランジスタ(TFT)の製法を具体的に説明する。 Hereinafter, the production method of the bottom gate type thin film transistor according to an embodiment of the present invention (TFT) will be described in detail.

図4(1)に示される如く、ガラスからなる基板9上全面に、マグネトロンスパッタ法等によりCr、Ti、Al、Ta、Wやその合金といった金属膜を例えば100nmの厚みで形成し、フォトリソグラフィーによりゲート電極10を形成する。 As shown in FIG. 4 (1), the substrate 9 on the entire surface of glass, to form Cr, Ti, Al, Ta, with a thickness of W and a metal film, for example, 100nm, such an alloy by magnetron sputtering, photolithography forming the gate electrode 10 by.

図4(2)に示される如く、ゲート電極10を被覆するように基板9上の全面にゲート絶縁膜11を形成する。 As shown in FIG. 4 (2), a gate insulating film 11 on the entire surface of the substrate 9 so as to cover the gate electrode 10. このゲート絶縁膜11は、SiNx、SiOx、あるいはSiON等のシリコン系化合物を用いて形成する。 The gate insulating film 11 is formed using SiNx, SiOx, or a silicon-based compound such as SiON.
このゲート絶縁膜11の形成方法は、特に限定されないが、大面積基板への成膜が可能なプラズマ化学気相成長(PCVD)法を用いることが好ましく、例えば、SiNxを約200〜400nmの厚みで形成する。 The method of forming the gate insulating film 11 is not particularly limited, it is preferable to use a large area film formation on the substrate can be plasma chemical vapor deposition (PCVD) method, for example, a thickness of about 200~400nm the SiNx in form.
ゲート絶縁膜11の成膜後に、酸素(O 2 )あるいは亜酸化窒素(N 2 O)といった酸化性ガスを用いたプラズマにより、基板表面を清浄化することが好ましい。 After forming the gate insulating film 11 by plasma using oxygen (O 2) or nitrous oxide (N 2 O) such as the oxidizing gas, it is preferable to clean the substrate surface. 特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。 Particularly, in the case of using oxygen as the oxidizing gas, by using plasma obtained by adding Ar and Xe, the He, a rare gas such as Kr oxygen, the amount of oxygen radicals is increased, which is adsorbed on the semiconductor thin film surface At the same time the cleaning efficiency is increased with respect to the organic component and water, the metal impurities of the semiconductor thin film surface is removable by sputtering effect due to the added gas, and more preferably.

ゲート絶縁膜11の形成、好ましくは更に表面の清浄化を行った後、図4(3)に示される如く、ゲート絶縁膜11の全面に酸化亜鉛(ZnO)からなる半導体薄膜12を形成する。 Forming the gate insulating film 11, after preferably further subjected to cleaning of the surface, as shown in FIG. 4 (3), to form a semiconductor thin film 12 on the entire surface of the gate insulating film 11 made of zinc oxide (ZnO).
この半導体薄膜12の形成方法は、特に限定されないが、例えばスパッタリング法にて酸化亜鉛半導体薄膜を約50〜100nmの厚みに形成する。 The method of forming the semiconductor thin film 12 is not particularly limited, for example, is formed to a thickness of about 50~100nm zinc oxide semiconductor thin film by sputtering.
半導体薄膜12の形成に際しては、スパッタリング法あるいはイオンプレーティング法が好ましく用いられる。 The formation of the semiconductor thin film 12, a sputtering method or an ion plating method is preferably used. この理由は、酸化亜鉛(ZnO)の薄膜を大面積にわたり形成できるためである。 This is because a thin film of zinc oxide (ZnO) may be formed over a large area.

半導体薄膜12の形成後、図4(4)に示される如く、該半導体薄膜の全面を被覆する絶縁膜13を形成する。 After formation of the semiconductor thin film 12, as shown in FIG. 4 (4), an insulating film 13 covering the entire surface of the semiconductor thin film. この絶縁膜13は、SiOx、SiNx、SiONといったシリコン系化合物の膜により形成される。 The insulating film 13, SiOx, SiNx, is formed by a film of silicon compound such as SiON.
絶縁膜13は、各種化学気相成長(CVD)法を用いて形成することができる。 Insulating film 13 can be formed using various chemical vapor deposition (CVD).
絶縁膜13の形成に際しては、プラズマ化学気相成長(PCVD)法を用いることが好ましい。 When forming the insulating film 13, it is preferable to use a plasma chemical vapor deposition (PCVD) method. この理由は、プラズマ化学気相成長(PCVD)法を用いることで、プラズマ処理と絶縁膜13の成膜を連続工程にて行うことができるからである。 This is because, by using the plasma chemical vapor deposition (PCVD) method, because it is possible to perform the deposition of the plasma treatment and an insulating film 13 in a continuous process.
絶縁膜13の厚みは例えば約30〜70nmに、好ましくは約50nmに形成される。 The thickness of the insulating film 13 is, for example, about 30 to 70 nm, is preferably formed in about 50nm.
絶縁膜13の成膜前に、酸素(O 2 )あるいは亜酸化窒素(N 2 O)といった酸化性ガスを用いたプラズマにより、半導体薄膜12の表面を清浄化することが好ましい。 Before forming the insulating film 13 by a plasma using oxygen (O 2) or nitrous oxide (N 2 O) such as the oxidizing gas, it is preferable to clean the surface of the semiconductor thin film 12. 特に、酸化性ガスとして酸素を用いた場合は、ArやXe、He、Krといった希ガスを酸素に添加したプラズマを用いることで、酸素ラジカルの発生量が増大し、半導体薄膜表面に吸着された有機成分や水分に対するクリーニング効率が増大すると同時に、添加ガスによるスパッタ効果により半導体薄膜表面の金属不純物が除去可能となるため、より好ましい。 Particularly, in the case of using oxygen as the oxidizing gas, by using plasma obtained by adding Ar and Xe, the He, a rare gas such as Kr oxygen, the amount of oxygen radicals is increased, which is adsorbed on the semiconductor thin film surface At the same time the cleaning efficiency is increased with respect to the organic component and water, the metal impurities of the semiconductor thin film surface is removable by sputtering effect due to the added gas, and more preferably. さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。 Further, by the oxygen radical concentration is a step of surface cleaning of the semiconductor thin film in a large state, it is possible to prevent oxygen desorption from the semiconductor thin film, the leakage current can be reduced due to defects due to oxygen deficiency.

絶縁膜13の形成後、半導体薄膜12及び絶縁膜13をチャネルの形状に加工する。 After formation of the insulating film 13, for processing a semiconductor thin film 12 and the insulating film 13 in the shape of the channel. 形状加工は、半導体薄膜12及び絶縁膜13がゲート電極10の上部を含むゲート絶縁膜の一部を被覆するように施される。 Shaping the semiconductor thin film 12 and the insulating film 13 is applied so as to cover a part of the gate insulating film including a top of the gate electrode 10. この形状加工により、チャネル層としての半導体薄膜12の機能を保ちつつ、後述する第一オーバーコート絶縁膜14によって半導体薄膜12を完全に被覆する構造が実現できる。 This shaping, while maintaining the functionality of the semiconductor thin film 12 as a channel layer, can be realized a structure completely covers the semiconductor thin film 12 by the first overcoat insulating film 14 to be described later.

絶縁膜13の上表面にフォトレジストをコーティングし、パターニングされたフォトレジストをマスクとして、絶縁膜13をエッチングし、次いでパターニングされた絶縁膜13をマスクとして半導体薄膜12に対しウェットエッチングを行う。 A photoresist is coated on the upper surface of the insulating film 13, a patterned photoresist as a mask, the insulating film 13 is etched, wet etching is performed to the semiconductor thin film 12 of the insulating film 13 and then patterned as a mask.
この絶縁膜13及び半導体薄膜12に対する一連のパターニングには、特に限定されず各種エッチング法を用いることができるが、例えば、絶縁膜13をCF 4 +O 2等のガスを用いてドライエッチングし、次いでパターニングされた絶縁膜13をマスクとして0.2%HNO 3溶液にて半導体薄膜12に対しウェットエッチングを行う方法が例示できる。 This series of patterning to the insulating film 13 and the semiconductor thin film 12, in particular it is possible to use various etching methods are not limited, for example, an insulating film 13 is dry-etched using gas such as CF 4 + O 2, then patterned method of performing wet etching can be exemplified with respect to the semiconductor thin film 12 at 0.2% HNO 3 solution insulating film 13 as a mask.

半導体薄膜12及び絶縁膜13に対して形状加工を行った後、図4(5)に示す如く、絶縁膜13、半導体薄膜12及びゲート絶縁膜11の全面を被覆するように第一オーバーコート絶縁膜14を形成する。 After shaping the semiconductor thin film 12 and the insulating film 13, as shown in FIG. 4 (5), the insulating film 13, the first overcoat insulating so as to cover the entire surface of the semiconductor thin film 12 and the gate insulating film 11 to form a film 14.
この第一オーバーコート絶縁膜14は、特に限定されないが、例えばSiNx等のシリコン系膜からなり、具体的にはSiH 4 +NH 3等のガスを用いたプラズマ化学気相成長(PCVD)法を用いてSiNxを200nmの厚さで形成する。 The first overcoat insulating film 14, is not particularly limited, for example, a silicon-based film of SiNx or the like, in particular using SiH 4 + plasma chemical vapor deposition using NH 3 gas such as (PCVD) method It is formed to a thickness of 200nm and SiNx Te. このプラズマ化学気相成長(PCVD)法を用いたSiNxの形成に用いるガスの成分としては、シランSiH 4の代わりにテトラメチルシラン(CH 3 ) 4 Siを用いても同様に行うことができる。 The components of the gas used for the formation of the plasma chemical vapor deposition (PCVD) method using a SiNx, tetramethylsilane (CH 3) instead of silane SiH 4 can be carried out similarly using 4 Si.
上記と同様の理由により、第一オーバーコート絶縁膜の成膜前の工程として、半導体薄膜の少なくとも一部が露出した状態で酸素(O 2 )あるいは亜酸化窒素(N 2 O)といった酸化性ガスを用いたプラズマにより、半導体薄膜12の表面を清浄化することが好ましい。 For the same reason as described above, as a step prior to deposition of the first overcoat insulating film, oxygen in a state at least partially exposed in the semiconductor thin film (O 2) or nitrous oxide (N 2 O) such as the oxidizing gas the plasma using, it is preferable to clean the surface of the semiconductor thin film 12. この清浄化により、半導体薄膜12の上表面だけでなく、側表面にも良好な界面を形成することができる。 This cleaning, not only the upper surface of the semiconductor thin film 12, it is possible to form a good interface to the side surface.
さらに、酸素ラジカル濃度が大きな状態で半導体薄膜の表面清浄化の工程を行うことで、半導体薄膜からの酸素脱離を防止することができ、酸素欠損による欠陥に起因するリーク電流を低減できる。 Further, by the oxygen radical concentration is a step of surface cleaning of the semiconductor thin film in a large state, it is possible to prevent oxygen desorption from the semiconductor thin film, the leakage current can be reduced due to defects due to oxygen deficiency.

第一オーバーコート絶縁膜14の成膜後、後述するソース・ドレイン電極15と半導体薄膜12の接触部分として間隔を有して二つのコンタクトホール部分を形成する。 After formation of the first overcoat insulating film 14, at a distance as the contact portions of the source and drain electrodes 15 and the semiconductor thin film 12 to be described later to form two contact holes moiety.
該コンタクトホール部分はフォトリソグラフィーとエッチングにより、絶縁膜13及び第一オーバーコート絶縁膜14を貫通して半導体薄膜12の表面に達する部分まで形成する。 The contact hole portions by photolithography and etching to form up to a portion reaching the surface of the semiconductor thin film 12 through the insulating film 13 and the first overcoat insulating film 14.
二つのコンタクトホール部分は後述するソース・ドレイン電極を構成するソース電極、ドレイン電極によりそれぞれ充填される。 Two contact holes portions are each filled by the source electrode, the drain electrode constituting the source and drain electrodes which will be described later.

コンタクトホール部分を形成した後、ソース・ドレイン電極15を形成する。 After forming a contact hole portion, forming the source and drain electrodes 15.
ソース・ドレイン電極15としては、マグネトロンスパッタ法にてTi、Cr、Al、Mo、W、Taやこれらの合金もしくはインジウムスズ酸化物(ITO)やn + ZnO等の酸化物材料を例えば約100nmの厚みで形成する。 The source and drain electrodes 15, by magnetron sputtering Ti, Cr, Al, Mo, W, Ta , and their alloys or indium tin oxide (ITO) and n + such as an oxide material, for example of about 100nm of ZnO It is formed to a thickness.
ソース・ドレイン電極15はソース電極とドレイン電極からなり、上記の二つのコンタクトホール部分をそれぞれ充填して、間隔を有して形成される。 Source and drain electrodes 15 is made of the source electrode and the drain electrode, and filling said two contact holes portions respectively, are formed at a distance.

最後に、薄膜トランジスタ上に、第二オーバーコート絶縁膜16を形成する。 Finally, on the thin film transistor to form a second overcoat insulating film 16.
この第二オーバーコート絶縁膜16は、特に限定されないが、例えば不純物に対する保護能に優れるSiNx膜を利用することができ、具体的にはSiH 4 +NH 3等のガスを用いたプラズマ化学気相成長(PCVD)法を用いてSiNxを200nmの厚さで形成する。 The second overcoat insulating film 16 is not particularly limited, for example, SiNx film having excellent protective ability against impurities can be utilized, specifically, plasma chemical vapor deposition using a gas such as SiH 4 + NH 3 the SiNx is formed to a thickness of 200nm by using a (PCVD) method. このプラズマ化学気相成長(PCVD)法を用いたSiNxの形成に用いるガスの成分としては、シランSiH 4の代わりにテトラメチルシラン(CH 3 ) 4 Siを用いても同様に行うことができる。 The components of the gas used for the formation of the plasma chemical vapor deposition (PCVD) method using a SiNx, tetramethylsilane (CH 3) instead of silane SiH 4 can be carried out similarly using 4 Si.

本発明においては、ゲート絶縁膜11の形成工程と半導体薄膜12の形成工程を真空中において連続して行う。 In the present invention, performed by the step of forming the forming process and the semiconductor thin film 12 of the gate insulating film 11 continuously in vacuum.
この理由は、ゲート絶縁膜11と半導体薄膜12を真空中にて連続して行うことにより、両層の間に不純物の少ない良好な界面を形成することができるからである。 This is because, by performing successively a gate insulating film 11 and the semiconductor thin film 12 in a vacuum, because between the two layers can be formed with less favorable surfactants impurities.
更に、上記したゲート絶縁膜11の形成工程と半導体薄膜12の形成工程に加えて、絶縁膜13の形成工程を続いて連続して行うことが好ましい。 Furthermore, in addition to the step of forming the forming process and the semiconductor thin film 12 of the gate insulating film 11 described above, it is preferable to sequentially subsequently step of forming the insulating film 13.
この理由は、半導体薄膜12と絶縁膜13の間に不純物の少ない良好な界面を形成することができ、半導体薄膜12からの酸化亜鉛(ZnO)成分の還元脱離を防止することで、リーク電流の発生を抑止することができるからである。 The reason for this can be formed with less favorable surfactants impurities between the semiconductor thin film 12 and the insulating film 13, by preventing the reduction elimination of zinc oxide (ZnO) component from the semiconductor thin film 12, the leakage current This is because it is possible to suppress the occurrence.
酸化亜鉛半導体薄膜12にプラズマ処理を施す場合は、少なくともこのプラズマ処理と絶縁膜13の形成工程を真空中で連続して行うことが好ましい。 If a plasma treatment to the zinc oxide semiconductor thin film 12, it is preferable to sequentially at least the plasma processing step of forming the insulating film 13 in vacuum.
この理由は、半導体薄膜12と絶縁膜13の間に清浄な界面を形成することによって、良好なTFT特性を持たせることができるからである。 This is because, by forming a clean interface between the semiconductor thin film 12 and the insulating film 13, is because it is possible to have a good TFT characteristics.

上記の如き一連の工程により、本発明の一実施例に係るボトムゲート型薄膜トランジスタ(TFT)が完成する。 By a series of steps such as described above, the bottom-gate type thin film transistor (TFT) is completed in accordance with an embodiment of the present invention.

試験例 Test Example

以下、本発明に係る製法によって得られるトランジスタの試験例とこれに対する比較例の特性を比較することにより、本発明の効果をより明確なものとする。 Hereinafter, by comparing the characteristics of Comparative Example Test Example transistor obtained by method according to the present invention and for this, the effect of the present invention shall more clearly.

(試験例) (Test Example)
以下の方法(図2参照)により、本発明に係る製法に基づくトランジスタ(図1参照)を作成した。 By the following method (see FIG. 2) to prepare a transistor (see FIG. 1) based on the method according to the present invention.
まず、SiO 2とAl 2 O 3を主成分とする無アルカリガラスからなる基板1上にインジウムスズ酸化物(ITO)からなるソース・ドレイン電極2を40nmの厚みで形成した。 First, to form indium tin oxide on a substrate 1 made of alkali-free glass consisting mainly of SiO 2 and Al 2 O 3 source and drain electrodes 2 made of (ITO) to a thickness of 40 nm.
前記基板1及びソース・ドレイン電極2上の全面に半導体薄膜3として酸化亜鉛(ZnO)半導体薄膜を50nmの厚さで真空中においてRFスパッタリング法にて形成した。 It was formed by RF sputtering in vacuum zinc oxide (ZnO) semiconductor thin film with a thickness of 50nm as a semiconductor thin film 3 on the entire surface of the substrate 1 and the source-drain electrode 2.
その後、酸化亜鉛を形成した基板を真空中において界面制御形絶縁膜の成膜のため、プラズマ化学気相成長(PCVD)装置に搬送した。 Thereafter, for the deposition of the interfacial control type insulating film in a vacuum the substrate with the zinc oxide, and transported to the plasma chemical vapor deposition (PCVD) apparatus. 試験例で用いたプラズマ化学気相成長(PCVD)装置は、平行平板型の電極構造を持ち、接地電極上に設置した基板をヒーターにより加熱し、陽極側に高周波電力を投入し、電極間でのプラズマ放電を利用して膜を形成する。 Plasma enhanced chemical vapor deposition used in Test Example (PCVD) apparatus has an electrode structure of a parallel plate, and heated by a heater to substrate placed on the ground electrode, the high-frequency power is introduced to the anode side, between the electrodes film is formed by using a plasma discharge. この装置においては、比較的容易に大面積に均一な厚さの薄膜を形成可能であるため、量産に適している。 In this apparatus, since it is possible to form relatively easily a thin film of uniform thickness on a large area, it is suitable for mass production.
前記半導体薄膜3の形成後、連続して半導体薄膜3に酸素(O 2 )及びArを含有したプラズマを用いてプラズマ処理を行った。 Wherein after formation of the semiconductor thin film 3, the plasma treatment is performed using a containing oxygen (O 2) and Ar to the semiconductor thin film 3 consecutive plasma. これにより、表面が清浄化された酸化亜鉛半導体膜を得た。 Thus, to obtain surface-cleaned zinc oxide semiconductor film. プラズマ処理を行った後、真空中にて連続して第一ゲート絶縁膜4となるSiO 2の成膜を行った。 After the plasma treatment, a film was formed of SiO 2 serving as the first gate insulating film 4 are continuously in a vacuum. SiO 2の成膜はSiH 4 +N 2 Oガスを用いたプラズマ化学気相成長(PCVD)にて行い、膜厚は50nmに設定した。 Deposition of SiO 2 was performed by a plasma chemical vapor deposition using SiH 4 + N 2 O gas (PCVD), the film thickness was set to 50nm.

さらに前記第一ゲート絶縁膜4上にフォトレジストをコーティングし、パターニングされたフォトレジスト4aをマスクとして、前記第一ゲート絶縁膜4をCF 4 +O 2のガスを用いてドライエッチングした。 Further, the photoresist is coated on the first gate insulating film 4, the patterned photoresist 4a as a mask, the first gate insulating film 4 is dry-etched using CF 4 + O 2 gas.
ついで0.2%HNO 3溶液にてZnO薄膜に対しウェットエッチングを行った。 Then by wet etching to ZnO thin film with 0.2% HNO 3 solution. フォトレジストを除去し、前記第一ゲート絶縁膜4及びソース・ドレイン電極2を被覆するように、前記基板1、ソース・ドレイン電極2、ZnO半導体薄膜3、及び第一ゲート絶縁膜4上全面に亘ってSiNxからなる第二ゲート絶縁膜6を300nmの厚みで形成した。 Removing the photoresist, so as to cover the first gate insulating film 4 and the source and drain electrodes 2, the substrate 1, source and drain electrodes 2, ZnO semiconductor thin film 3, and the first gate insulating film 4 on the entire surface the second gate insulating film 6 made of SiNx over to form a thickness of 300 nm.
この第二ゲート絶縁膜6の形成は、SiH 4 +NH 3 +N 2ガスを用いたプラズマ化学気相成長(PCVD)法を用い、250℃にて行った。 The formation of the second gate insulating film 6, SiH 4 + NH 3 + N plasma using a chemical vapor deposition (PCVD) method using two gas was carried out at 250 ° C..

さらに、ソース・ドレイン電極2の上部に、フォトリソグラフィー及びCF 4 +O 2のガスを用いてドライエッチングによりコンタクトホールを開口した。 Further, the top of the source and drain electrodes 2, and contact holes by dry etching using photolithography and CF 4 + O 2 gas.
ついで、Crからなるゲート電極7をゲート絶縁膜6上に100nmの厚みで形成する。 Then formed at 100nm in thickness of the gate electrode 7 made of Cr on the gate insulating film 6. ゲート電極の形成と同時に、前記ゲート電極7と同一材料により、前記コンタクトホールを介してソース・ドレイン電極を外部に取り出す電極であるコンタクト部5を形成し、その後、インジウムスズ酸化物(ITO)からなる表示電極8をこの一部上に100nmの厚みで形成してトランジスタを作成した。 Simultaneously with the formation of the gate electrode, the same material as the gate electrode 7, through the contact hole to form a contact portion 5 is an electrode for taking out the source-drain electrodes to the outside, then from indium tin oxide (ITO) the display electrode 8 made created the transistor was formed to a thickness of 100nm on this part.

(比較例) (Comparative Example)
比較例として、上記した方法において、酸化亜鉛半導体薄膜の積層工程までは試験例と同様に行った後、酸化亜鉛半導体薄膜層にフォトレジストをコーティングし、0.2%HNO 3溶液にて酸化亜鉛半導体薄膜に対しウェットエッチングを行った。 As a comparative example, in the method described above, after up lamination process of the zinc oxide semiconductor thin film was carried out in the same manner as in Test Example, coating of the photoresist zinc oxide semiconductor thin film layer, a zinc oxide semiconductor thin film at 0.2% HNO 3 solution It was wet etching for. フォトレジストを除去し、第二ゲート絶縁膜、ゲート電極部、表示電極部を実施例と同様に積層してトランジスタを作成した。 Removing the photoresist, a second gate insulating film, a gate electrode portion, creating the transistors are stacked similarly to the display electrode portions embodiment.

(伝達特性の評価試験) (Evaluation Test of transfer characteristics)
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。 Transistors used in the test examples and comparative examples, by measuring the magnitude of the drain current due to the change of the gate voltage was evaluated for its transfer characteristic.
その結果を図5に示す。 The results are shown in FIG.

図5において明らかな如く、試験例におけるトランジスタの立ち上がり特性(Vg>3V)は比較例における立ち上がり特性に比較して優れた特性を示しており、ゲート電圧Vgs=10Vにおけるドレイン電流値は比較例に比べて2桁近い向上が得られた。 As is clear in FIG. 5, the rising characteristics of the transistor in Test Example (Vg> 3V) shows superior properties compared to the rising characteristics of the comparative example, the drain current value at the gate voltage Vgs = 10V for Comparative Example compared to improve two-digit close was obtained.
これは、試験例のトランジスタにおいて、酸化亜鉛半導体薄膜と第一ゲート絶縁膜を真空中にて連続成膜したことで、酸化亜鉛半導体薄膜表面の有機汚染や金属不純物の付着が防止され、清浄な酸化亜鉛半導体薄膜とゲート絶縁膜との界面が形成されたことによるものと考えられる。 This, in the transistor of the Test Examples, the zinc oxide semiconductor thin film and the first gate insulating film that has been continuously formed in vacuum, deposition of organic contaminants and metallic impurities of the zinc oxide semiconductor thin film surface can be prevented, it clean It believed to be due to the interface between the zinc oxide semiconductor thin film and the gate insulating film is formed.

一方、オフ電流(Vgs<0)に関しても、試験例のトランジスタにおけるオフ電流は比較例におけるオフ電流に比べて1.5桁以上減少した。 On the other hand, with regard off current (Vgs <0), the off-state current of the transistor in Test Example was reduced 1.5 digits or more as compared with the off-current in the comparative example.
このオフ電流改善効果も、前記立ち上がり特性の改善効果同様、酸化亜鉛半導体薄膜と第一ゲート絶縁膜を真空中にて連続成膜したことで、酸化亜鉛半導体薄膜表面の有機汚染や金属不純物の付着が防止され、清浄な酸化亜鉛半導体薄膜とゲート絶縁膜との界面が形成され、界面リーク電流が減少したものと考えられる。 The off current improvement is similarly improvement of the rising characteristics, the zinc oxide semiconductor thin film and the first gate insulating film that has been continuously formed in vacuum, deposition of organic contaminants and metallic impurities of the zinc oxide semiconductor thin film surface There is prevented, the interface between the clean zinc oxide semiconductor thin film and the gate insulating film is formed, it is believed that surface leakage current decreases.

上記試験例において説明した如く、本発明に係る製法により得られる酸化亜鉛を半導体薄膜に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として使用可能なものである。 As described in the above test example, a thin film transistor zinc oxide obtained by the method according to the present invention is used for a semiconductor thin film, which has excellent performance, it is usable as a drive element such as a liquid crystal display device .

以上のように本発明を用いることで、良好なゲート絶縁膜と半導体薄膜の界面を得ることができ、高性能で量産性のある薄膜トランジスタを提供することができる。 By using the present invention as described above, it is possible to obtain a good gate insulating film and the interface of the semiconductor thin film, it is possible to provide a thin film transistor with a mass productivity performance.

(a)は本発明に係る製法により得られるトップゲート型薄膜トランジスタ(TFT)の一形態を示す断面図であり、(b)は本発明における薄膜トランジスタ(TFT)の実施の一形態におけるソース・ドレイン電極と半導体薄膜との接合部分の一例を示した断面図である。 (A) is a cross-sectional view showing an embodiment of a top gate thin film transistor obtained by the method according to the present invention (TFT), (b) the source and drain electrodes in the embodiment of a thin film transistor (TFT) in the present invention and is a sectional view showing an example of a joining portion of the semiconductor thin film. 本発明に係るトップゲート型薄膜トランジスタ(TFT)の製法の一形態を示す断面図である。 It is a cross-sectional view showing an embodiment of a method of a top gate type thin film transistor according to the present invention (TFT). 本発明に係る製法により得られるボトムゲート型薄膜トランジスタ(TFT)の一形態を示す断面図である。 It is a cross-sectional view showing an embodiment of a bottom gate type thin film transistor obtained by the method according to the present invention (TFT). 本発明に係るボトムゲート型薄膜トランジスタ(TFT)の製法の一形態を示す断面図である。 It is a cross-sectional view showing an embodiment of a method of bottom-gate type thin film transistor according to the present invention (TFT). 試験例及び比較例のトランジスタの伝達特性を示す図である。 Is a diagram illustrating the transfer characteristics of the transistors of the test examples and comparative examples. 従来のトップゲート構造を持つ薄膜トランジスタ(TFT)を示す断面図である。 It is a sectional view showing a thin film transistor (TFT) having a conventional top-gate structure. 従来のボトムゲート構造を持つ酸化亜鉛薄膜トランジスタ(ZnO-TFT)の一例を示す断面図である。 It is a cross-sectional view showing an example of a zinc oxide thin film transistor having a conventional bottom-gate structure (ZnO-TFT). (a)は従来のボトムゲート構造を持つ酸化亜鉛薄膜トランジスタ(ZnO-TFT)の他の例を示す断面図であり、(b)はこの他の例のZnO-TFTの製造の最終工程を示す断面図である。 (A) is a sectional view showing another example of the zinc oxide thin film transistor (ZnO-TFT) having a conventional bottom-gate structure, (b) is a cross section showing the final step of manufacture of ZnO-TFT of this other embodiment it is a diagram.

符号の説明 DESCRIPTION OF SYMBOLS

1 基板 2 ソース・ドレイン電極 3 半導体薄膜 4 第一ゲート絶縁膜 4a フォトレジスト 5 コンタクト部 6 ゲート絶縁膜 7 ゲート電極 8 表示電極 9 基板 10 ゲート電極 11 ゲート絶縁膜 12 半導体薄膜 13 絶縁膜 14 第一オーバーコート絶縁膜 15 ソース・ドレイン電極 16 第二オーバーコート絶縁膜 17 基板 18 アルミニウム層 19 チタン層 20 インジウムスズ酸化物(ITO)層 21 半導体薄膜 100 トップゲート型薄膜トランジスタ 101 ボトムゲート型薄膜トランジスタ 1 substrate 2 drain electrode 3 semiconductor thin film 4 first gate insulating film 4a photoresist 5 contact portion 6 the gate insulating film 7 gate electrode 8 display electrodes 9 substrate 10 gate electrode 11 gate insulating film 12 the semiconductor thin film 13 insulating film 14 first overcoat insulating film 15 source and drain electrodes 16 second overcoat insulating film 17 substrate 18 aluminum layer 19 of titanium layer 20 of indium tin oxide (ITO) layer 21 semiconductor thin film 100 top-gate thin film transistor 101 a bottom gate thin film transistor

Claims (5)

  1. 酸化亜鉛(ZnO)を主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成が、真空中にて連続した工程で行われ A semiconductor thin film made of oxide mainly composed of zinc oxide (ZnO), in the preparation process of the thin film transistor having a gate insulating film in contact with the semiconductor thin film made of a silicon-based insulating film, the gate insulating film and formation of the semiconductor thin film formation takes place on a continuous process in a vacuum,
    前記薄膜トランジスタがボトムゲート型薄膜トランジスタであって、前記ゲート絶縁膜と半導体薄膜及び半導体薄膜上の絶縁膜を真空中にて連続した工程で形成後、前記半導体薄膜並びに絶縁膜を薄膜トランジスタの活性層の形状に加工した後、前記半導体薄膜の少なくとも一部が露出した状態で酸化性ガスを用いたプラズマ雰囲気にて表面処理を実施し、該表面処理に引き続き、真空中にて連続して保護膜を形成することを特徴とする薄膜トランジスタの製法。 The thin film transistor is a bottom gate thin film transistor, wherein after forming the gate insulating film and the semiconductor thin film and the insulating film on the semiconductor thin film in the step of continuous in a vacuum, the semiconductor film and the insulating film a thin film transistor active layer shape after processing, the formation of the at least a portion of the semiconductor thin film to surface treatment in a plasma atmosphere using an oxidizing gas in a state of being exposed, following the surface treatment, the protective film are continuously in a vacuum preparation of a thin film transistor which is characterized in that.
  2. 前記半導体薄膜の形成が、スパッタリング法あるいはイオンプレーティング法にて行われることを特徴とする請求項1記載の薄膜トランジスタの製法。 The formation of the semiconductor thin film, a thin film transistor manufacturing method according to claim 1, wherein the performed by a sputtering method or an ion plating method.
  3. 前記ゲート絶縁膜の形成がプラズマ化学気相成長(PCVD)法により行われることを特徴とする請求項1又は2記載の薄膜トランジスタの製法。 Preparation of the thin film transistor according to claim 1 or 2, wherein the formation of the gate insulating film by plasma chemical vapor deposition (PCVD) method.
  4. 前記酸化性ガスとして酸素もしくは亜酸化窒素(N O)を用いることを特徴とする請求項1乃至3のいずれかに記載の薄膜トランジスタの製法。 Preparation of thin film transistor according to any one of claims 1 to 3, wherein the use of oxygen or nitrous oxide (N 2 O) as the oxidizing gas.
  5. 前記酸化性ガスとして酸素を用いる場合において、He、Ar、Xe、Krのうち、少なくとも1種類以上のガスを酸素と併用することを特徴とする請求項に記載の薄膜トランジスタの製法。 In the case of using oxygen as the oxidizing gas, He, Ar, Xe, among Kr, a thin film transistor manufacturing method according to claim 4, characterized in that in combination with oxygen at least one or more gases.
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