JP5647757B2 - Semiconductor device, a light-emitting device, module, and an electronic device - Google Patents

Semiconductor device, a light-emitting device, module, and an electronic device Download PDF

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木村 肇
肇 木村
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株式会社半導体エネルギー研究所
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本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。 The present invention relates to a semiconductor device having a function of controlling the current supplied by the transistor to the load, the pixels and formed by current-driven display element which changes its luminance by the signal, the signal line driver circuit Ya for driving the pixel a display device comprising a scanning line drive circuit. また、その駆動方法に関する。 In addition, a method of driving the same. また、その表示装置を表示部に有する電子機器に関する。 Further, an electronic apparatus having the display device on the display unit.

液晶などの表示素子で形成した表示装置である液晶ディスプレイ(LCD)が広く普及している。 Liquid crystal display (LCD) have been widely used as a display device formed by the display element such as a liquid crystal. しかし、近年、画素を発光ダイオード(LED)などの表示素子で形成した、いわゆる自発光型の表示装置、つまり、発光装置が注目を浴びている。 However, in recent years, it was formed by the display element such as a light emitting diode pixels (LED), so-called self-luminous display device, i.e., the light emitting device has attracted attention. このような自発光型の表示装置に用いられる表示素子としては、有機発光ダイオード(OLED(Organic Light Emitting Diode)、有機EL素子、エレクトロルミネッセンス(Electro Luminescence:EL)素子などとも言う)が注目を集めており、ELディスプレイなどに用いられるようになってきている。 As a display element used for such a self-luminous display device, an organic light emitting diode (OLED (Organic Light Emitting Diode), an organic EL element, an electroluminescent (Electro Luminescence: EL) also referred to as elements) attracting attention and, it has come to be used for an EL display and the like. OLEDなどの表示素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。 Since the display element such as an OLED is a self-luminous type, as compared with the liquid crystal display high visibility of pixels, a response speed is unnecessary backlight has an advantage of fast like. なお、表示素子の輝度は、そこを流れる電流値によって制御されるものが多い。 Incidentally, the brightness of the display device is often intended to be controlled by the current flowing therethrough.

このような表示装置の階調を表現する駆動方式として、アナログ階調方式とデジタル階調方式がある。 As a driving method for expressing a gray scale of such a display device, an analog gradation method and a digital gray scale method. デジタル階調方式はデジタル制御で表示素子をオンオフさせ、階調を表現している。 Digital gray scale method is off a display element by a digital control, and gray scales. デジタル階調方式の場合、画素毎の輝度の均一性に優れているが、発光・非発光の2状態しかないため、このままでは、2階調しか表現できない。 For digital gradation method is excellent in uniformity of the luminance of each pixel, there are only two states of light emission and non-emission, in this state, the two gradations can only express. そこで、別の手法を組み合わせて、多階調化を図ることが行われている。 Therefore, by combining a different approach, it has been made to achieve multi-gray scale. 多階調化のための手法としては、画素の発光面積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけてその選択により階調表示を行う時間階調方式とがある。 As a method for multi-gradation, the time to perform the area gradation method of performing gradation display by the selection with a weighted emission area of ​​a pixel, the gradation displayed by the selection with a weight to the light emission time there is a gray scale method. そして、デジタル階調方式の場合には、高精細化にも適している時間階調法が用いられることが多い。 In the case of the digital gray scale method, a time gray scale method is suitable for high definition is often used. 一方、アナログ方式には、表示素子の発光強度をアナログ制御する方式と表示素子の発光時間をアナログ制御する方式がある。 On the other hand, the analog method, there is a method for analog control the light emission time of the system and the display device for analog control light emission intensity of the display element. アナログ階調方式においては表示素子の発光強度をアナログ制御する方式がよく用いられている。 It is often used method for analog control light emission intensity of the display element in an analog gray scale method. そして、発光強度をアナログ制御する方式としては、画素毎の薄膜トランジスタ(以下TFTともいう)の特性のバラツキの影響を受けにくい電流入力電流駆動方式が用いられることが多い。 Then, as a method for analog control the light emission intensity, a thin film transistor (hereinafter TFT referred to as) the characteristic variations susceptible current input current driving method the effect of the per pixel is often used.

そして、単極性、つまりPチャネル型またはNチャネル型のいずれか一つの極性のトランジスタで構成される電流入力電流駆動型の画素が特許文献1や非特許文献1に開示されている。 Then, unipolar, i.e. P-channel type or current input current-driven pixel composed of any one of the polarities of the transistors of N-channel type is disclosed in Patent Document 1 and Non-Patent Document 1.
特開2004−021219号公報 JP 2004-021219 JP

特許文献1や非特許文献1では、表示素子に電流を供給する電源線の電位を一行ずつ変化させ、画素への信号書き込み時に表示素子へ電流が流れてしまうのを防いでいる。 Patent Document 1 and Non-Patent Document 1, the display device is changed line by line the potential of the power supply line for supplying a current to, is prevented from being current flows to the display device in the signal writing to the pixel. なぜなら、信号書き込み動作時に表示素子に電流が流れてしまうと、正しい信号が画素に入力できなくなってしまう。 This is because, when the current flows to the display element in the signal writing operation, the correct signal is no longer able to input to the pixel. そのため、表示不良を起こしてしまう。 For this reason, it would cause a display defect.

ところで、電源線からは発光素子へ大きな電流を供給する必要がある。 Meanwhile, it is necessary to supply a large current to the light emitting element from the power supply line. よって、電源線の電位を一行ずつ変化させながら、かつ大きな電流を供給するためには、大きな電流を制御できるスイッチを配置する必要がある。 Thus, while the potential of the power supply line is changed line by line, and in order to supply a large current, it is necessary to arrange a switch that can control a large current. そのため、回路のトランジスタサイズを大きくしなければならないという問題がある。 Therefore, there is a problem that must be large transistor size of a circuit. トランジスタサイズを大きくすると、トランジスタでの消費電力が大きくなってしまう。 A larger transistor size, power consumption in the transistor is increased.

また、非特許文献1や特許文献1のような従来の構成では、信号書き込み動作時には表示素子を駆動するトランジスタは、Vds=Vgsとなり、発光動作時にはVds>Vgsとなる。 Further, in the conventional structure, such as Non-Patent Document 1 and Patent Document 1, transistor at the time of signal writing operation for driving the display element, Vds = Vgs becomes, the Vds> Vgs to the light emitting operation. よって、トランジスタの飽和領域での定電流特性(電流のフラット性)が悪くなると、信号書き込み動作時と発光動作時とで電流値が大きく異なってしまう。 Therefore, when the constant current characteristic in the saturation region of the transistor (flatness of current) is deteriorated, the current value at the time of signal writing operation and the light emitting operation is greatly different.

そこで本発明は、表示素子へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な表示装置を提供することを課題とする。 The present invention, without changing line by line the potential of the power supply line for supplying a current to the display element, to provide a display device capable of preventing from being current flows to the display device in the signal writing operation an object of the present invention.

本発明は、トランジスタに所定の電流を流してトランジスタのゲートソース間電圧を設定する際、トランジスタのソース端子に接続された負荷に電流がながれないようにするため、トランジスタのゲート端子の電位を調整する。 The present invention, when setting the gate-source voltage of the transistor by supplying a predetermined current to the transistor, so that no current flows to the load connected to the source terminal of the transistor, adjusting the potential of the gate terminal of the transistor to. そのため、トランジスタのゲート端子に接続された配線とトランジスタのドレイン端子に接続された配線とを異なる電位にする。 Therefore, to different potentials and a wiring connected to the drain terminal of the wiring and transistors connected to the gate terminal of the transistor.

つまり、トランジスタのゲート端子の電位をトランジスタのドレイン端子の電位より高く又は低くすることにより、トランジスタのソース端子の電位を調整し、負荷に電流が流れないようにする。 That is, by higher or lower than the potential of the drain terminal of the transistor the potential of the gate terminal of the transistor to adjust the potential of the source terminal of the transistor, so that current to the load does not flow.

以下に具体的な構成を示す。 The following shows a specific configuration.

本発明の半導体装置は、トランジスタと、第1のスイッチと、第2のスイッチと、容量素子と、第1の配線と、第2の配線と、第3の配線と、負荷と、を有し、トランジスタは、第1端子が第1のスイッチを介して第1の配線と接続され、第2端子が第2の配線と接続され、ゲート端子が第2のスイッチを介して第3の配線と接続され、容量素子はトランジスタのゲート端子と第1端子との間に接続され、負荷はトランジスタの第1端子に接続されている。 The semiconductor device of the present invention includes a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, the load and the , the transistor has a first terminal connected to the first wiring through the first switch, the second terminal is connected to the second wiring, a third wiring gate terminal via a second switch connected, the capacitor element is connected between the gate terminal and the first terminal of the transistor, a load is connected to the first terminal of the transistor.

また、本発明の半導体装置は、上記構成において、第2の配線及び第3の配線には所定の電位が入力されていることを特徴とする半導体装置。 Further, the semiconductor device of the present invention having the above structure, the semiconductor device in the second wiring and the third wiring, characterized in that the predetermined potential is inputted.

また、本発明の半導体装置は、トランジスタと、第1のスイッチと、第2のスイッチと、容量素子と、第1の配線と、第2の配線と、第3の配線と、負荷と、を有し、トランジスタは、第1端子が第1のスイッチを介して第1の配線と接続され、第2端子が第2の配線と接続され、ゲート端子が第2のスイッチを介して第3の配線と接続され、容量素子はトランジスタのゲート端子と第1端子との間に接続され、負荷はトランジスタの第1端子に接続され、第3の配線の電位は第2の配線の電位よりも低い。 Further, the semiconductor device of the present invention, a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, the load and the a, transistor has a first terminal connected to the first wiring through the first switch, a second terminal connected to the second wiring, the gate terminal of the third through the second switch is connected to the wiring, the capacitive element is connected between the gate terminal and the first terminal of the transistor, a load is connected to a first terminal of the transistor, the potential of the third wiring is lower than the potential of the second wiring .

また、本発明の半導体装置は、トランジスタと、第1のスイッチと、第2のスイッチと、容量素子と、第1の配線と、第2の配線と、第3の配線と、負荷と、を有し、トランジスタは、第1端子が第1のスイッチを介して第1の配線と接続され、第2端子が第2の配線と接続され、ゲート端子が第2のスイッチを介して第3の配線と接続され、容量素子はトランジスタのゲート端子と第1端子との間に接続され、負荷はトランジスタの第1端子に接続され、第2の配線及び第3の配線には所定の電位が入力され、第1のスイッチ及び第2のスイッチがオンし、且つ第1の配線に電流が流れるとき、トランジスタには電流が流れ、負荷には電流が流れず、第1のスイッチ及び第2のスイッチがオフすると、前記トランジスタ及び前記負荷に電流 Further, the semiconductor device of the present invention, a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, the load and the a, transistor has a first terminal connected to the first wiring through the first switch, a second terminal connected to the second wiring, the gate terminal of the third through the second switch is connected to the wiring, the capacitive element is connected between the gate terminal and the first terminal of the transistor, a load is connected to the first terminal of the transistor, the second wiring and the third wiring is a predetermined potential input is, the first switch and the second switch is turned on, and when the current flows through the first wiring, a current flows through the transistor, no current flows through the load, the first switch and the second switch current but is turned off, the transistor and the load 流れる。 It flows.

また、本発明の半導体装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、負荷と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、負荷は第1のトランジスタの第1端子に接続されている。 Further, the semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, load and, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, the gate terminal is first is connected to a first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal is connected to the second wiring, a third transistor, a gate terminal is first is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element is connected between the gate terminal and the first terminal of the first transistor, a load is first terminal of the first transistor It is connected to the.

また、本発明の半導体装置は、上記構成において、第3の配線及び第4の配線には所定の電位が入力されている。 Further, the semiconductor device of the present invention having the above structure, the third wiring and the fourth wiring are input with predetermined potentials.

また、本発明の半導体装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、負荷と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、負荷は第1のトランジスタの第1端子に接続され、第4の配線の電位は第3の配線の電位よりも低 Further, the semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, load and, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, the gate terminal is first is connected to a first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal is connected to the second wiring, a third transistor, a gate terminal is first is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element is connected between the gate terminal and the first terminal of the first transistor, a load is first terminal of the first transistor is connected to the potential of the fourth wiring is lower than the potential of the third wiring .

また、本発明の半導体装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、負荷と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、負荷は第1のトランジスタの第1端子に接続され、第1の配線に入力される信号により第2のトラ Further, the semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, load and, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, the gate terminal is first is connected to a first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal is connected to the second wiring, a third transistor, a gate terminal is first is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element is connected between the gate terminal and the first terminal of the first transistor, a load is first terminal of the first transistor It is connected to the second tigers by a signal input to the first wiring ジスタ及び第3のトランジスタがオンし、且つ第1の配線に電流が流れるとき、第1のトランジスタには電流が流れ、負荷には電流が流れず、第2のトランジスタ及び第3のトランジスタがオフすると、前記第1のトランジスタ及び前記負荷に電流が流れる。 Register and the third transistor is turned on, and when the current flows through the first wiring, the first transistor current flows, no current flows through the load, a second transistor and the third transistor is turned off Then, current flows to the first transistor and the load.

また、本発明の表示装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, a gate terminal connected to the first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal and the second wiring is connected to the third transistor, a gate terminal is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element between the gate terminal and the first terminal of the first transistor connected to the light emitting element is the pixel electrode is a first end of the first transistor に接続されている。 It is connected to.

また、本発明の表示装置は、上記構成において、第3の配線及び第4の配線には所定の電位が入力されている。 The display device of the present invention having the above structure, the third wiring and the fourth wiring are input with predetermined potentials.

また、本発明の表示装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, a gate terminal connected to the first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal and the second wiring is connected to the third transistor, a gate terminal is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element between the gate terminal and the first terminal of the first transistor connected to the light emitting element is the pixel electrode is a first end of the first transistor に接続され、第4の配線の電位は第3の配線の電位よりも低い。 Is connected to the potential of the fourth wiring is lower than the potential of the third wiring.

また、本発明の表示装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, a gate terminal connected to the first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal and the second wiring is connected to the third transistor, a gate terminal is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element between the gate terminal and the first terminal of the first transistor connected to the light emitting element is the pixel electrode is a first end of the first transistor に接続され、第1の配線に入力される信号により第2のトランジスタ及び第3のトランジスタがオンし、且つ第1の配線に電流が流れるとき、第1のトランジスタには電流が流れ、発光素子には電流が流れず、第2のトランジスタ及び第3のトランジスタがオフすると、前記第1のトランジスタ及び前記発光素子に電流が流れる。 Is connected to, by a signal input to the first wiring second transistor and the third transistor is turned on, when and current flows through the first wiring, a current flows through the first transistor, the light emitting element no current flows, when the second transistor and the third transistor is turned off, current flows in the first transistor and the light emitting element.

また、本発明の表示装置は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が第3の配線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が第1の配線に接続され、第1端子が第2の配線と接続され、第3のトランジスタは、ゲート端子が第1の配線に接続され、第2端子が第4の配線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, the a fourth wiring, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the third wiring, a gate terminal connected to the first terminal of the third transistor, the second transistor has a gate terminal connected to the first wiring, the first terminal and the second wiring is connected to the third transistor, a gate terminal is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitive element between the gate terminal and the first terminal of the first transistor connected to the light emitting element is the pixel electrode is a first end of the first transistor に接続され、第4の配線の電位は対向電極の電位と等しい。 Is connected to the potential of the fourth wiring is equal to the potential of the counter electrode.

また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が電源線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が走査線に接続され、第1端 The display device of the present invention, a scanning line driving circuit, a signal line driver circuit includes a pixel portion, the pixel portion includes a plurality of scan lines arranged extending from the scanning line driving circuit , a plurality of signal lines arranged extending from the signal line drive circuit, in response to the scanning line and the signal line includes a plurality of pixels arranged in a matrix, a pixel includes a first transistor, a second transistor, a third transistor, a capacitance element, and the scanning lines, a signal line, a power line, and the bias line, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode comprising, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, the 2 of the transistor, a gate terminal is connected to the scan line, the first end が信号線と接続され、第3のトランジスタは、ゲート端子が走査線に接続され、第2端子がバイアス線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端子に接続されている。 There is connected to the signal line, a third transistor, a gate terminal is connected to the scanning line, the second terminal is connected to the bias line, the capacitor between the gate terminal and the first terminal of the first transistor connected, the light emitting element is the pixel electrode is connected to the first terminal of the first transistor.

また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が電源線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が走査線に接続され、第1端 The display device of the present invention, a scanning line driving circuit, a signal line driver circuit includes a pixel portion, the pixel portion includes a plurality of scan lines arranged extending from the scanning line driving circuit , a plurality of signal lines arranged extending from the signal line drive circuit, in response to the scanning line and the signal line includes a plurality of pixels arranged in a matrix, a pixel includes a first transistor, a second transistor, a third transistor, a capacitance element, and the scanning lines, a signal line, a power line, and the bias line, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode comprising, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, the 2 of the transistor, a gate terminal is connected to the scan line, the first end が信号線と接続され、第3のトランジスタは、ゲート端子が走査線に接続され、第2端子がバイアス線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端子に接続され、バイアス線の電位は電源線の電位よりも低い。 There is connected to the signal line, a third transistor, a gate terminal is connected to the scanning line, the second terminal is connected to the bias line, the capacitor between the gate terminal and the first terminal of the first transistor connected, the light emitting element is the pixel electrode connected to the first terminal of the first transistor, the potential of the bias line is lower than the potential of the power supply line.

また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が電源線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が走査線に接続され、第1端 The display device of the present invention, a scanning line driving circuit, a signal line driver circuit includes a pixel portion, the pixel portion includes a plurality of scan lines arranged extending from the scanning line driving circuit , a plurality of signal lines arranged extending from the signal line drive circuit, in response to the scanning line and the signal line includes a plurality of pixels arranged in a matrix, a pixel includes a first transistor, a second transistor, a third transistor, a capacitance element, and the scanning lines, a signal line, a power line, and the bias line, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode comprising, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, the 2 of the transistor, a gate terminal is connected to the scan line, the first end が信号線と接続され、第3のトランジスタは、ゲート端子が走査線に接続され、第2端子がバイアス線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、走査線に入力される信号により第2のトランジスタ及び第3のトランジスタがオンし、且つ信号線に信号電流が流れるとき、第1のトランジスタには電流が流れ、発光素子には電流が流れず、第2のトランジスタ及び第3のトランジスタがオフすると、前記第1のトランジスタ及び前記発光素子に電流が流れる。 There is connected to the signal line, a third transistor, a gate terminal is connected to the scanning line, the second terminal is connected to the bias line, the capacitor between the gate terminal and the first terminal of the first transistor is connected, a second transistor and the third transistor is turned on by a signal input to the scanning line, when a and the signal line signal current flows, a current flows through the first transistor, the light emitting element current not flow, the second transistor and the third transistor is turned off, current flows in the first transistor and the light emitting element.

また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第1のトランジスタは、第1端子が第2のトランジスタの第2端子と接続され、第2端子が電源線と接続され、ゲート端子が第3のトランジスタの第1端子と接続され、第2のトランジスタは、ゲート端子が走査線に接続され、第1端 The display device of the present invention, a scanning line driving circuit, a signal line driver circuit includes a pixel portion, the pixel portion includes a plurality of scan lines arranged extending from the scanning line driving circuit , a plurality of signal lines arranged extending from the signal line drive circuit, in response to the scanning line and the signal line includes a plurality of pixels arranged in a matrix, a pixel includes a first transistor, a second transistor, a third transistor, a capacitance element, and the scanning lines, a signal line, a power line, and the bias line, and a light emitting device having a light emitting layer between the pixel electrode and the counter electrode comprising, a first transistor has a first terminal connected to the second terminal of the second transistor, the second terminal is connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, the 2 of the transistor, a gate terminal is connected to the scan line, the first end が信号線と接続され、第3のトランジスタは、ゲート端子が走査線に接続され、第2端子がバイアス線に接続され、容量素子は第1のトランジスタのゲート端子と第1端子との間に接続され、発光素子は画素電極が第1のトランジスタの第1端子に接続され、バイアス線の電位は対向電極の電位と等しい。 There is connected to the signal line, a third transistor, a gate terminal is connected to the scanning line, the second terminal is connected to the bias line, the capacitor between the gate terminal and the first terminal of the first transistor connected, the light emitting element is the pixel electrode connected to the first terminal of the first transistor, the potential of the bias line is equal to the potential of the counter electrode.

また、本発明の表示装置は、上記構成において、第1のトランジスタ、第2のトランジスタ及び第3のトランジスタがNチャネル型トランジスタである。 The display device of the present invention having the above structure, the first transistor, the second transistor and the third transistor is an N-channel transistor.

また、本発明の表示装置は、上記構成において、Nチャネル型トランジスタの半導体層に非晶質半導体膜が用いられている。 The display device of the present invention having the above structure, the amorphous semiconductor film is used for the semiconductor layer of the N-channel transistor.

なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。 The switch shown in the present invention may be used in a variety of forms, for example, an electrical switch or a mechanical switch. つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。 In other words, as long as it can control a current flow, without being limited to a specific one, it is possible to use various ones. 例えば、トランジスタでもよいし、ダイオード(PNダイオード、PINダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど)でもよいし、それらを組み合わせた論理回路でもよい。 For example, it may be a transistor, a diode (PN diode, PIN diode, a Schottky diode, or a diode-connected transistor), even to good, or a logic circuit configured with them. よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性(導電型)は特に限定されない。 Therefore, when a transistor is used as a switch, the transistor, since it operates just as a switch, polarity (conductivity type) of the transistor is not particularly limited. ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。 However, when an off current is small is desired, it is desirable to use a transistor of a polarity with small off current. オフ電流が少ないトランジスタとしては、LDD領域を設けているものやマルチゲート構造にしているもの等がある。 The off current is small the transistor which in the multi-gate structure, or is provided with the LDD region. また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する場合はNチャネル型を、反対に、ソース端子の電位が、高電位側電源(Vddなど)に近い状態で動作する場合はPチャネル型を用いることが望ましい。 The potential of the source terminal of the transistor as a switch, a low potential side power source (Vss, GND, etc. 0V) the N-channel transistor is employed when operating in a state close to the opposite, the potential of the source terminal, the high potential when operating in a state close to the side power source (Vdd or the like) it is desirable to use a P-channel type. なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。 This is because that can increase the absolute value of the gate-source voltage, as a switch, because easy operation. なお、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。 Incidentally, by using both N-channel and P-channel type may be a CMOS switch. CMOS型のスイッチにすると、スイッチを介して出力する電圧(つまりスイッチへの入力電圧)が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作させることが出来る。 By using a CMOS switch, the voltage outputted through the switch (i.e. input voltage to switch), the output voltage, or high, to low or, even when conditions change, for proper operation it can be.

なお、本発明において、接続されているとは、電気的に接続されている場合と直接接続されている場合とを含むものとする。 In the present invention, and are connected, it is intended to include the case that is connected directly if it is electrically connected. したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子(例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど)が配置されていてもよい。 Accordingly, in the structure disclosed in the present invention, in addition to a predetermined connection relation, other elements that enable electrical connection therebetween (for example, a switch, a transistor, a capacitor, an inductor, a resistor or a diode) is placed it may be. あるいは、間に他の素子を挟まずに、直接接続されて、配置されていてもよい。 Alternatively, without interposing other elements between, it is directly connected, or may be disposed. なお、電気的な接続を可能とする他の素子を間に介さずに接続されていて、直接接続されている場合のみを含む場合であって、電気的に接続されている場合を含まない場合には、直接接続されている、と記載するものとする。 Note that another element which enables an electrical connection be connected without interposing, in a case that includes only if it is directly connected, when it contains no if it is electrically connected in is directly connected it shall be described as. なお、電気的に接続されている、と記載する場合は、電気的に接続されている場合と直接接続されている場合とを含むものとする。 In the case described are electrically connected, it is intended to include a case connected directly if it is electrically connected.

なお、表示素子は、様々な形態を用いることが出来る。 The display device can be formed using a variety of forms. 例えば、EL素子(有機EL素子、無機EL素子又は有機物材料び無機材料を含むEL素子)、電子放出素子、液晶素子、電子インク、光回折素子、放電素子、微少鏡面素子(DMD:Digital Micromirror Device)、圧電素子、カーボンナノチューブなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。 For example, the EL element (the organic EL device, EL element including an inorganic EL element or organic material beauty inorganic materials), an electron emitter, a liquid crystal element, electronic ink, a light diffraction element, a discharge device, micro mirror device (DMD: Digital Micromirror Device ) can be applied piezoelectric elements, such as carbon nanotubes, a display medium whose contrast is changed by an electric magnetic action. なお、EL素子を用いたELパネル方式の表示装置としてはELディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ(FED:Field Emission Display)やSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Disply)など、液晶素子を用いた液晶パネル方式の表示装置としては液晶ディスプレイ、電子インクを用いたデジタルペーパー方式の表示装置としては電子ペーパー、光回折素子を用いた表示装置としてはグレーティングライトバルブ(GLV)方式のディスプレイ、放電素子を用いたPDP(Plazma Display Panel)方式のディスプレイとしてはプラズマディスプレイ、微少 Incidentally, EL display as a display device of the EL panel system using an EL element, a field emission display as a display device using an electron emitting element (FED: Field Emission Display) or SED type flat display (SED: Surface-conduction electron-emitter Disply) etc., grating LCD as a display device of a liquid crystal panel type using a liquid crystal element, a display device using electronic paper, the optical diffraction element as a display device for digital paper system using electronic ink a light valve (GLV) method displays, PDP using discharge element (Plazma display Panel) plasma displays as a method displays, small 面素子を用いたDMDパネル方式の表示装置としてはデジタル・ライト・プロセッシング(DLP)方式の表示装置、圧電素子を用いた表示装置としては圧電セラミックディスプレイ、カーボンナノチューブを用いた表示装置としてはナノ放射ディスプレイ(NED:Nano Emissive Display)、などがある。 Display of digital light a display device of the DMD panel type Processing (DLP) method using a surface element, nano radiation a display device using a piezoelectric ceramic display, a carbon nanotube is a display device using a piezoelectric element display (NED: Nano Emissive display), and the like.

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。 In the present invention, the transistor can be applied to various forms of the transistor. よって、適用可能なトランジスタの種類に限定はない。 Thus, there is no limitation on the type of applicable transistor. したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnO、a−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。 Therefore, the non-single-crystal semiconductor film thin film transistor using a (TFT), MOS transistor formed using a semiconductor substrate or an SOI substrate, a junction transistor, a bipolar transistor typified by amorphous silicon or polycrystalline silicon, ZnO it can be applied transistor using a compound semiconductor such as a-InGaZnO, a transistor using an organic semiconductor or a carbon nanotube, or other transistors. なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。 Note that the non-single crystal semiconductor film may contain hydrogen or halogen. また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。 The type of substrate over which a transistor is disposed, can be used various ones, and is not limited to a specific one. 従って例えば、単結晶基板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。 Thus, for example, a single crystal substrate, SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a paper substrate, a cellophane substrate, stone substrate, a stainless steel substrate may be arranged such as a substrate including a stainless steel foil. また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。 Further, a transistor is formed in one substrate, and then, moves the transistor to a different substrate, it may be disposed on another substrate.

なお、トランジスタの構成は、様々な形態をとることができる。 A structure of a transistor can be various modes. 特定の構成に限定されない。 Not limited to a particular configuration. 例えば、ゲート本数が2本以上になっているマルチゲート構造を用いてもよい。 For example, it may be used a multi-gate structure where the number of gates is equal to or greater than two. マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。 With a multi-gate structure, or to reduce the off current, or to improve the reliability of the improved withstand voltage of the transistor, when operating in a saturation region, even if a drain-source voltage changes, the drain-source during current does not fluctuate very much may be flat characteristics. また、チャネルの上下にゲート電極が配置されている構造でもよい。 Further, a structure where a gate electrode is disposed below a channel. チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってサブスレッショルド係数(S値)をよくしたりすることができる。 By the structure above and below the channel gate electrode is disposed, a channel region is increased, or increasing the current value, or to improve the subthreshold swing is easy can depletion layer (S value) can. また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。 Further, a structure where a gate electrode is formed above a channel, a structure where are arranged the gate electrode under the channel may be a staggered structure, it may be reversed staggered structure , a channel region is divided into a plurality of regions, may be connected in parallel, it may be connected in series. また、チャネル(もしくはその一部)にソース電極やドレイン電極が重なっていてもよい。 Further, a channel (or part thereof) may overlap with a source electrode and a drain electrode. チャネル(もしくはその一部)にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。 By a structure in which a channel (or part of it) overlaps with a source electrode and a drain electrode, charge from being accumulated in a part of the channel, it is possible to prevent the operation becomes unstable. また、LDD領域があってもよい。 Further, an LDD region may be provided. LDD領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。 By providing the LDD region, or to reduce the off current, or to improve the reliability of the improved withstand voltage of the transistor, when operating in a saturation region, even if a drain-source voltage changes, the drain-source current does not fluctuate very much may be flat characteristics.

なお、すでに述べたように、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。 Note that as described above, the transistor in the present invention may use a variety of types, it can be formed on various substrates. したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。 Therefore, all circuits, may be formed on a glass substrate, may be formed on the plastic substrate, may be formed on a single crystal substrate, it is formed on a SOI substrate it may be, or may be formed over any substrate. 回路の全てが形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。 When all the circuits are formed, or to reduce the cost by reducing the number of components, or can improve the reliability by reducing the number of connections to circuit components. あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。 Alternatively, part of the circuits may be formed over one substrate, another part of the circuits may be formed over another substrate. つまり、回路の全てが同じ基板上に形成されていなくてもよい。 That is, all of the circuits may not be formed on the same substrate. 例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に配置してもよい。 For example, some of the circuit, formed by using a transistor over a glass substrate and another part of the circuit, formed on a single crystal substrate, and connect the IC chip by COG (Chip On Glass) in glass it may be disposed on the substrate. あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。 Alternatively, a TAB (Tape Auto Bonding) or a printed circuit board the IC chip may be connected to a glass substrate using. このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。 In this manner, when a part of the circuit are formed on the same substrate, or to reduce the cost by reducing the number of components, or can improve the reliability by reducing the number of connections to circuit components. また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。 The partial high part and drive frequency driving voltage is high, which consume large power, such moieties if not to form on the same substrate, it is possible to prevent the increase of power consumption.

なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。 In the present invention, and one pixel corresponds to one element whose brightness can be controlled. よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。 Thus, for example, one pixel corresponds to one color element and brightness is expressed with the one color element. 従って、そのときは、R(赤)G(緑)B(青)の色要素からなるカラー表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。 Therefore, in the case of a color display device having color elements of R (red) G (green) B (blue), the smallest unit of an image, the pixels of the pixel, and a B pixel and G of R It shall consist of three pixels. なお、色要素は、三色に限定されず、それ以上でもよく、例えば、RGBW(Wは白)や、RGBに、イエロー、シアン、マゼンダを追加したものなどがある。 Note that the color elements are not limited to three colors, may be more, for example, RGBW (W corresponds to white) and, in RGB, yellow, or the like obtained by adding cyan, magenta. また、別の例としては、1つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。 As another example, for one color element, if brightness is controlled in a plurality of regions, the one region content as one pixel. よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。 Therefore, for example, in the case of performing an area gray scale, each color element, there are a plurality of regions which control brightness, but not to express gradation in its entirety, one region which controls brightness Tsu minute and one pixel. よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。 In that case, one color element, so that a plurality of pixels. また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。 In that case, depending on pixels in some cases have different size regions which contribute to display. また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。 Also, there are a plurality each color element, in regions which control brightness, i.e., a plurality of pixels forming one color element, so as to a slightly different signals supplied to each widen the viewing angle it may be so.

なお、本発明において、画素は、マトリクス状に配置(配列)されている場合を含んでいる。 In the present invention, pixels may have been arranged in a matrix (array). ここで、画素がマトリクスに配置(配列)されているとは、縦縞と横縞を組み合わせたいわゆる格子状にストライプ配置されている場合を含んでいる。 Here, pixels are to be arranged in a matrix (array), it includes a case which is arranged in stripes in a so-called lattice shape which is a combination of vertical stripes and horizontal stripes. そして、三色の色要素(例えばRGB)でフルカラー表示を行う場合に、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。 It is assumed that in the case of performing full color display with three color elements (e.g. RGB), includes a case where the three dots of color elements are so-called delta arrangement. さらに、ベイヤー配置されている場合も含んでいる。 Furthermore, also includes if a Bayer arrangement. なお、色要素は、三色に限定されず、それ以上でもよく、色要素のドット毎にその発光領域の大きさが異なっていてもよい。 Note that the color elements are not limited to three colors, may be more, the size of the light-emitting region between respective dots of color elements may be different.

なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。 The transistor and has respectively, a gate, a drain, and an element having at least three terminals of a source, a channel region between the drain region and the source region. ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。 Here, since the source and the drain to vary a structure or operating conditions of a transistor, it is difficult to define which is a source or a drain. そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。 Therefore, in the present invention, a region functioning as a source and a drain may not be called the source or the drain. その場合、一例としては、それぞれを第1端子、第2端子と表記する場合がある。 In that case, as an example, it may be referred to as a first terminal and a second terminal.

なお、ゲートとは、ゲート電極とゲート配線(ゲート線またはゲート信号線等とも言う)とを含んだ全体、もしくは、それらの一部のことを言う。 Incidentally, gate includes a gate electrode and a gate wiring (also referred to as a gate line or a gate signal line or the like), or refers to a portion thereof. ゲート電極とは、チャネル領域やLDD(Lightly Doped Drain)領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。 A gate electrode refers a semiconductor forming a like channel region, an LDD (Lightly Doped Drain) region, the conductive film which overlaps with the gate insulating film. ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。 A gate wiring, or connecting gate electrodes of pixels, a wiring for or connecting the gate electrode to another wiring.

ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。 However, also functions as a gate electrode, there moiety as also functions as a gate wiring. そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。 Such a region may be called a gate electrode, may be called a gate wiring. つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。 That is, a gate electrode and a gate wiring is there is a region which can not be clearly distinguished. 例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。 For example, if the overlap with the gate wiring are extended there is a channel region, but the region functions as a gate wiring, so that also functions as a gate electrode. よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。 Therefore, such a region may be called a gate electrode, may be called a gate wiring.

また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。 Further, formed of the same material as the gate electrode, the region connected to the gate electrode may be called a gate electrode. 同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。 Similarly, formed of the same material as the gate wiring, the region connected to the gate wire may be called a gate wiring. このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。 Such regions in the strict sense, or not overlap with the channel region, which may or may not have a function to connect to another gate electrode. しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。 However, in relation to such manufacturing margin, is formed of the same material as a gate electrode or a gate wire, there is a region that is connected to the gate electrode or a gate wire. よって、そのような領域もゲート電極やゲート配線と呼んでも良い。 Therefore, such a region may be called a gate electrode or a gate wire.

また、例えば、マルチゲートのトランジスタにおいて、1つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。 Further, for example, in a multi-gate transistor, a gate electrode of one transistor, a gate electrode of another transistor are often connected with a conductive film formed of the same material as the gate electrode. そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを1つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。 Such regions are the region for connecting the gate electrode and the gate electrode may be called a gate wiring, but because it is also be regarded as a multi-gate transistors one transistor of a gate electrode it may be referred to. つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。 In other words, is formed of the same material as a gate electrode or a gate wire, which are arranged connected with them, it may be referred to as a gate electrode or a gate wire.
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。 Further, for example, a conductive film portion which connects the gate electrodes and the gate wirings may also may be called a gate electrode, may be called a gate wiring.

なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。 Note that a gate terminal, a region of a gate electrode or a region that is electrically connected to the gate electrode refers to a portion thereof.

なお、ソースとは、ソース領域とソース電極とソース配線(ソース線またはソース信号線等とも言う)とを含んだ全体、もしくは、それらの一部のことを言う。 Note that source includes a source region, a source electrode (also referred to as a source line or a source signal line, etc.), or refers to a portion thereof. ソース領域とは、P型不純物(ボロンやガリウムなど)やN型不純物(リンやヒ素など)が多く含まれる半導体領域のことを言う。 A source region corresponds to a semiconductor region where the P-type impurity (such as boron or gallium) or N-type impurities (such as phosphorus or arsenic) is abundant. 従って、少しだけP型不純物やN型不純物が含まれる領域、いわゆる、LDD(Lightly Doped Drain)領域は、ソース領域には含まれない。 Therefore, a region containing a small amount of P-type impurities and N type impurities, so-called, LDD (Lightly Doped Drain) region is not included in the source region. ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。 A source electrode is formed of a material different from that of a source region, part of a conductive layer are arranged to be connected to the source region electrically. ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。 However, the source electrode may also be called a source electrode and a source region are. ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。 The source wiring, or connecting source electrodes of pixels, a wiring for or connecting a source electrode to another wiring.

しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。 However, also functions as a source electrode, there moiety as also functions as a source wiring. そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。 Such a region may be called a source electrode, may be called a source wiring. つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。 That is, the source electrode and the source wiring, there is a region which can not be clearly distinguished. 例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。 For example, if you source wiring and overlaps are extended there is a source region, although the region functions as a source wiring, so that also functions as a source electrode. よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。 Therefore, such a region may be called a source electrode, may be called a source wiring.

また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。 Moreover, are formed of the same material as a source electrode, and a region that is connected to the source electrode, the portion may be referred to as a source electrode connected to the source electrode. また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。 Further, a portion which overlaps with a source region may be called a source electrode. 同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。 Similarly, formed of the same material as the source wiring, the region connected to the source wire may be called a source wiring. このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。 Such regions in the strict sense, it may never or have a function of connecting to another source electrode. しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。 However, in relation to such manufacturing margin, which is formed of the same material as a source electrode or a source wire, there is a region in communication with a source electrode or a source wire. よって、そのような領域もソース電極やソース配線と呼んでも良い。 Therefore, such a region may be referred to as a source electrode or a source wire.

また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。 Further, for example, a conductive film portion which connects a source electrode and a source wiring also may be referred to as a source electrode, it may be called a source wiring.

なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。 Note that a source terminal, and a source region, and a source electrode, a region electrically connected to the source electrode refers to a portion thereof.

なお、ドレインについては、ソースと同様である。 It should be noted that, for the drain, is the same as the source.

なお、本発明において、半導体装置とは半導体素子(トランジスタやダイオードなど)を含む回路を有する装置をいう。 In the present invention refers to a device having a circuit including a semiconductor element (such as transistors and diodes) and semiconductor device. また、半導体特性を利用することで機能しうる装置全般でもよい。 It may also be a device which can function by utilizing semiconductor characteristics. また、表示装置とは、表示素子(液晶素子や発光素子など)を有する装置のことを言う。 Further, a display device means a device having a display element (such as a liquid crystal element or a light-emitting element). なお、基板上に液晶素子やEL素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。 It is also that the display panel body peripheral driver circuits are formed for driving a plurality of pixels and those pixels including display elements such as liquid crystal element or an EL element on a substrate. さらに、フレキシブルプリントサーキット(FPC)やプリント配線基盤(PWB)が取り付けられたもの(ICや抵抗素子や容量素子やインダクタやトランジスタなど)も含んでもよい。 Further, a flexible printed circuit (FPC) or a printed wiring board (PWB) which is attached (such as an IC, a resistor, a capacitor, an inductor, or a transistor). さらに、偏光板や位相差板などの光学シートを含んでいても良い。 Furthermore, it may also include an optical sheet such as a polarizing plate or a retardation plate. さらに、バックライト(導光板やプリズムシートや拡散シートや反射シートや光源(LEDや冷陰極管など)を含んでいても良い)を含んでいても良い。 Furthermore, it may include a backlight (a light guide plate, a prism sheet, a diffusion sheet, a light source (which may contain an LED or a cold cathode tube)). また、発光装置とは、特にEL素子やFEDで用いる素子などの自発光型の表示素子を有している表示装置をいう。 Further, the light emitting device corresponds to a display device in particular a self-luminous display element such as an EL element or an element used for FED. 液晶表示装置とは、液晶素子を有している表示装置をいう。 A liquid crystal display device corresponds to a display device including a liquid crystal element.

なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。 In the present invention, or is formed on a certain thing, is formed on the ~, and so, on the ~, or, for a description of on ~, on certain ones not limited to being in direct contact with. 直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。 If not in direct contact, that is, the case where caught those different between. 従って例えば、層Aの上に(もしくは層A上に)、層Bが形成されている、という場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが形成されている場合とを含むものとする。 Thus, for example, (on or layer A) on the layer A, if that, a layer B is formed, and when the layer B in direct contact with the layer A is formed, the layer A another layer (e.g., a layer C or a layer D) is being formed in direct contact with, is intended to include the case where direct contact thereon a layer B is formed. また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。 Further, above the ~, it is described that, not limited to being in direct contact with the certain ones, the case where caught those different between. 従って例えば、層Aの上方に、層Bが形成されている、という場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが形成されている場合とを含むものとする。 Thus, for example, above the layer A, if that, a layer B is formed, and if the direct contact with the layer A a layer B is formed, another layer in direct contact with the layer A (eg, a layer such as a C or a layer D) is being formed, is intended to include the case where direct contact thereon a layer B is formed. なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。 Incidentally, under the ~, or, under the ~, for the case of also a similar, and it includes instances in direct contact, and if not in contact.

本発明は、表示素子へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な表示装置を提供することができる。 The present invention can be provided without changing line by line the potential of the power supply line for supplying a current to the display element, a display device capable of preventing from being current flows to the display device in the signal writing operation .

以下、本発明の実施の形態について図面を参照しながら説明する。 It will be described below with reference to the drawings, embodiments of the present invention. 但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。 However, the present invention can be implemented in many different modes, it may be various changes and modifications without departing from the spirit and scope of the present invention is easily understood by those skilled in the art It is. 従って、本実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the invention is not construed as being limited to the description of the present embodiment.

本発明は、EL素子などを有する画素だけでなく、電流源を有する様々なアナログ回路に適用することが出来る。 The present invention not only pixels having an EL element, can be applied to various analog circuits having a current source. そこでまず、本実施の形態では、本発明の基本原理について述べる。 Therefore, first, in the present embodiment describes the basic principles of the present invention.

まず、図21に、本発明の基本原理に基づく半導体装置の構成について示す。 First, FIG. 21 shows a structure of a semiconductor device based on the basic principles of the present invention. トランジスタ2101、第1のスイッチ2102、第2のスイッチ2103、容量素子2104、負荷2105、第1の配線2106、第2の配線2107及び第3の配線2108を有する。 A transistor 2101, a first switch 2102, the second switch 2103, a capacitor 2104, a load 2105, first wiring 2106, the second wiring 2107 and the third wiring 2108. なお、トランジスタ2101はNチャネル型トランジスタである。 Note that the transistor 2101 is an N-channel transistor.

まず、半導体装置の接続構造について説明する。 First described connection structure of the semiconductor device.

トランジスタ2101は、第1端子(ソース端子又はドレイン端子)が負荷2105に接続され、第2端子(ソース端子又はドレイン端子)が第2の配線2107に接続され、ゲート端子が第2のスイッチ2103を介して第3の配線2108と接続されている。 Transistor 2101, a first terminal (source terminal or drain terminal) connected to the load 2105, the second terminal (source terminal or drain terminal) connected to the second wiring 2107, the gate terminal of the second switch 2103 and it is connected to the third wiring 2108 via. つまり、第2のスイッチ2103がオンしているとき、トランジスタ2101のゲート端子と第3の配線2108とが導通しており、第2のスイッチ2103がオフしているとき、トランジスタ2101のゲート端子と第3の配線2108とが非導通となっている。 That is, when the second switch 2103 is turned on, the gate terminal of the transistor 2101 and the third wiring 2108 is conducting, when the second switch 2103 is OFF, the gate terminal of the transistor 2101 a third wiring 2108 becomes non-conductive.

また、トランジスタ2101の第1端子は、第1のスイッチ2102を介して第1の配線2106と接続されている。 The first terminal of the transistor 2101 is connected to the first wiring 2106 through the first switch 2102. つまり、第1のスイッチ2102がオンしているとき、トランジスタ2101の第1端子と第1の配線2106とが導通しており、第1のスイッチ2102がオフしているとき、トランジスタ2101の第1端子と第1の配線2106とが非導通となっている。 That is, when the first switch 2102 is turned on, and conducts the first terminal of the transistor 2101 and the first wiring 2106, when the first switch 2102 is turned off, the first transistor 2101 terminal and a first wiring 2106 becomes non-conductive.

また、トランジスタ2101のゲート端子と第1端子の間に容量素子2104が接続されている。 The capacitor 2104 is connected between the gate terminal and the first terminal of the transistor 2101. つまり、容量素子2104の第1電極がトランジスタ2101のゲート端子に接続され、第2電極がトランジスタ2101の第1端子に接続されている。 That is, the first electrode of the capacitor 2104 is connected to the gate terminal of the transistor 2101, the second electrode is connected to a first terminal of the transistor 2101. なお、容量素子2104は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ2101のゲート容量を用いて省略することもできる。 Note that the capacitor 2104, to the wirings and the active layer and the electrode such good intended structure sandwiching the insulating film may be omitted by using the gate capacitance of the transistor 2101.

なお、第2の配線2107や、第3の配線2108にはそれぞれ所定の電位が入力されている。 Incidentally, and the second wiring 2107 are respectively input with predetermined potentials to the third wiring 2108.

続いて半導体装置の動作について説明する。 Next the operation of the semiconductor device will be described.

設定動作時には第1のスイッチ2102及び第2のスイッチ2103をオンにする。 Set during operation to turn on the first switch 2102 and the second switch 2103.

すると、容量素子2104に電荷が蓄積され、トランジスタ2101に電流が流れる。 Then, charge is accumulated in the capacitor 2104, a current flows through the transistor 2101. このとき流れる電流は第1の配線2106に設定された電流である。 Current flowing at this time is the current set to the first wiring 2106.

そして、容量素子2104への電荷の蓄積が完了したら、第1のスイッチ2102と第2のスイッチ2103をオフにする。 Then, upon completion of charge accumulation in the capacitor element 2104, turning off the first switch 2102 and the second switch 2103. すると、トランジスタ2101のゲートソース間電圧が容量素子2104で保持される。 Then, the gate-source voltage of the transistor 2101 is held in the capacitor element 2104. また、このとき第3の配線2108の電位を調整することにより負荷2105には電流を流れなくすることができる。 Further, it is possible to not flow a current to the load 2105 by adjusting the potential of the third wiring 2108 this time.

なお、このときのトランジスタ2101のゲートソース間電圧は、第1の配線2106に流れる電流と同じだけの電流をトランジスタ2101に流すための電圧となる。 Note that the gate-source voltage of the transistor 2101 at this time, a voltage for flowing a same amount of current as the current flowing through the first wiring 2106 to the transistor 2101.

そして、出力動作時には、第1のスイッチ2102と第2のスイッチ2103をオフにする。 Then, in the output operation, turning off the first switch 2102 and the second switch 2103. すると、トランジスタ2101のゲート端子はフローティングとなる。 Then, the gate terminal of the transistor 2101 becomes floating. そして、トランジスタ2101のゲートソース間電圧は容量素子2104で保持されている。 Then, the gate-source voltage of the transistor 2101 is held in the capacitor element 2104. よって、設定動作時に第1の配線2106に流れた電流が、第2の配線2107からトランジスタ2101を介して負荷2105に流れる。 Accordingly, a first current flowing through the wiring 2106, flows from the second wiring 2107 to the load 2105 via the transistor 2101 to the setting operation.

このとき、トランジスタ2101の第1端子がソース端子であり、第1端子の電位が高くなる。 In this case, the first terminal of the transistor 2101 is the source terminal, the potential of the first terminal becomes higher. そしてトランジスタ2101のドレイン・ソース間電圧は設定動作時よりも小さくなる。 The drain-source voltage of the transistor 2101 becomes smaller than the setting operation. しかし、トランジスタ2101を飽和領域で動作させるので、設定動作時に第1の配線2106に流れた電流とほぼ等しい電流を負荷2105に流すことができる。 However, since the transistor is operated 2101 in the saturation region, it can flow substantially equal currents and current flowing through the first wiring 2106 to the setting operation to the load 2105.

なお、トランジスタ2101にはNチャネル型トランジスタを用いているが、Pチャネル型トランジスタであってもよい。 Although the transistor 2101 is an N-channel transistor may be a P-channel transistor. その場合には電流の向きは逆方向となる。 As the direction of the current in the case is the opposite direction.

(実施の形態1) (Embodiment 1)
本実施の形態において、本発明を画素に適用した場合の基本的な画素構成を説明する。 In this embodiment, the basic pixel structure when the present invention is applied to a pixel.

本実施の形態に示す画素は、トランジスタ101、第1のスイッチ102、第2のスイッチ103、容量素子104、表示素子105、第1の配線106、第2の配線107、第3の配線108及び第4の配線109を有する。 Pixel shown in this embodiment, the transistor 101, a first switch 102, second switch 103, capacitor 104, display device 105, a first wiring 106, the second wiring 107, the third wiring 108 and a fourth wiring 109. なお、トランジスタ101はNチャネル型のトランジスタである。 Note that the transistor 101 are N-channel transistors.

まず、画素の接続構造について説明する。 First described connection structure of the pixel.

トランジスタ101は、第1端子(ソース端子又はドレイン端子)が表示素子105の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第3の配線108に接続され、ゲート端子が第2のスイッチ103を介して第4の配線109と接続されている。 Transistor 101 has a first terminal (source terminal or drain terminal) connected to the pixel electrode of the display element 105, a second terminal (source terminal or drain terminal) connected to the third wiring 108, the gate terminal and the second It is via a switch 103 connected to the fourth wiring 109. つまり、第2のスイッチ103がオンしているとき、トランジスタ101のゲート端子と第4の配線109とが導通しており、第2のスイッチ103がオフしているとき、トランジスタ101のゲート端子と第4の配線109とが非導通となっている。 That is, when the second switch 103 is on, the gate terminal of the transistor 101 and the fourth wire 109 are conductive, when the second switch 103 is OFF, the gate terminal of the transistor 101 a fourth wiring 109 is in a non-conductive.

また、トランジスタ101の第1端子は、第1のスイッチ102を介して第2の配線107と接続されている。 The first terminal of the transistor 101 is connected to the second wiring 107 through the first switch 102. つまり、第1のスイッチ102がオンしているとき、トランジスタ101の第1端子と第2の配線107とが導通しており、第1のスイッチ102がオフしているとき、トランジスタ101の第1端子と第2の配線107とが非導通となっている。 That is, when the first switch 102 is turned on, and conducts the first terminal of the transistor 101 and the second wiring 107, when the first switch 102 is turned off, the transistor 101 1 terminal and a second wiring 107 is in a non-conductive.

また、トランジスタ101のゲート端子と第1端子の間に容量素子104が接続されている。 The capacitor 104 between the gate terminal and the first terminal of the transistor 101 are connected. つまり、容量素子104の第1電極がトランジスタ101のゲート端子に接続され、第2電極がトランジスタ101の第1端子に接続されている。 That is, the first electrode of the capacitor 104 is connected to the gate terminal of the transistor 101, the second electrode is connected to a first terminal of the transistor 101. なお、容量素子104は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ101のゲート容量を用いて省略することもできる。 Note that the capacitor 104 is to the wirings and the active layer and the electrode such good intended structure sandwiching the insulating film may be omitted by using the gate capacitance of the transistor 101.

なお、表示素子105の対向電極110や、第3の配線108や第4の配線109にはそれぞれ所定の電位が入力されている。 Incidentally, and counter electrodes 110 of the display device 105, are respectively input with predetermined potentials to the third wiring 108 and the fourth wire 109.

また、第1の配線106に信号を入力することにより、第1のスイッチ102と第2のスイッチ103のオンオフが制御される。 Further, by inputting a signal to the first wiring 106, on-off of the first switch 102 and second switch 103 is controlled.

また、第2の配線107には、画素の階調にしたがった信号が入力される。 The second wire 107, a signal in accordance with a gray scale level of the pixel is input. この信号は、ビデオ信号に相当し、信号電流が第2の配線107に流れる。 This signal corresponds to a video signal, the signal current flows through the second wire 107.

なお、第1のスイッチ102と第2のスイッチ103にはトランジスタを適用することができる。 Note that the first switch 102 to the second switch 103 can be a transistor. よって、第1のスイッチ102と第2のスイッチ103にNチャネル型のトランジスタを適用した場合について図2に示す。 Therefore, the case of applying the N-channel transistors and the first switch 102 to the second switch 103 shown in FIG. なお、図1の構成と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, that components in common with those of FIG. 1 will be omitted by common reference numerals.

第1のスイッチングトランジスタ201が第1のスイッチ102に相当し、第2のスイッチングトランジスタ202が第2のスイッチ103に相当する。 The first switching transistor 201 corresponds to the first switch 102, a second switching transistor 202 corresponds to the second switch 103.

第1のスイッチングトランジスタ201はゲート端子が第1の配線106に接続され、第1端子(ソース端子又はドレイン端子)が第2の配線107に接続され、第2端子(ソース端子又はドレイン端子)が表示素子105の画素電極及びトランジスタ101の第1端子と接続されている。 The first switching transistor 201 is a gate terminal connected to the first wiring 106, a first terminal (source terminal or drain terminal) connected to the second wiring 107, a second terminal (source terminal or drain terminal) It is connected to the first terminal of the pixel electrode and the transistor 101 of the display device 105. よって、第1の配線106に入力される信号がHレベルのときに第1のスイッチングトランジスタ201はオンし、第1の配線106に入力される信号がLレベルのときに第1のスイッチングトランジスタ201はオフする。 Thus, the first switching transistor 201 when the signal input to the first wiring 106 is H level is turned on, the first switching transistor when the signal input to the first wiring 106 is at L level 201 It is turned off.

また、第2のスイッチングトランジスタ202はゲート端子が第1の配線106に接続され、第1端子(ソース端子又はドレイン端子)がトランジスタ101のゲート端子に接続され、第2端子(ソース端子又はドレイン端子)が第4の配線109と接続されている。 The second switching transistor 202 is a gate terminal connected to the first wiring 106, a first terminal (source terminal or drain terminal) connected to the gate terminal of the transistor 101, a second terminal (source terminal or drain terminal ) it is connected to the fourth wiring 109. よって、第1の配線106に入力される信号がHレベルのときに第2のスイッチングトランジスタ202はオンし、第1の配線106に入力される信号がLレベルのときに第2のスイッチングトランジスタ202はオフする。 Thus, the second switching transistor 202 signal input to the first wiring 106 is at the H level is turned on, the signal input to the first wiring 106 and the second switching transistor at the L level 202 It is turned off.

続いて、本実施の形態に示す画素の動作について図3(A)、(B)、(C)を用いて説明する。 Subsequently, FIG. 3, the operation of the pixel shown in this embodiment (A), (B), is described with reference to (C). なお、図1と図2の画素の動作は同様であるため、図3では図2の画素構成を用いて説明している。 Since the operation of the pixel 1 and 2 are the same, are described using a pixel structure of FIG. 3 FIG.

なお、第2の配線107に接続された電流源301は、この画素に書き込む信号電流Idataを設定する。 The current source 301 connected to the second wire 107 sets the signal current Idata is written to the pixel. そして、第2の配線107は電流源301を介して配線302と接続されている。 Then, the second wiring 107 is connected to a wire 302 through a current source 301. 配線302には、所定の電位が入力されている。 The wiring 302, a predetermined potential is inputted. ここで、第3の配線108に入力する電位をV3、第4の配線109に入力する電位をV4、配線302に入力する電位をV5、対向電極110に入力する電位をVcomとする。 Here, the potential to be input to the third wiring 108 V3, the potential to be input to the fourth wiring 109 V4, the potential input to the wiring 302 V5, the potential input to the counter electrode 110 and Vcom. そして、電位の関係は少なくとも、V3>Vcom>V5とする。 Then, the relationship between the potential at least, the V3> Vcom> V5. また、V4=Vcomであれば、図48に示すように第4の配線109と表示素子105の対向電極110とを第5の配線4801で接続してもよい。 Also, if V4 = Vcom, and a counter electrode 110 of the fourth wiring 109 and the display device 105 may be connected by a fifth wiring 4801 shown in FIG. 48.

なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。 Incidentally, the operation of the pixel, there is a light-emitting operation of the signal writing operation for writing signals to pixels, the light emission gradation in accordance with the signal written into the pixel. 図3(A)、及び図3(B)は、共に信号書き込み動作を説明する図であり、図3(C)は発光動作を説明する図である。 FIG. 3 (A), the and FIG. 3 (B) are diagrams for explaining the both signal writing operation, FIG. 3 (C) is a view showing a light emitting operation.

まず、信号書き込み動作時の過渡状態について図3(A)を用いて説明する。 First, description is made with reference to FIG. 3 (A) for the transient state of the signal writing operation. 第1の配線106に入力する信号をHレベルにして、第1のスイッチングトランジスタ201と第2のスイッチングトランジスタ202をオンにする。 The signal input to the first wiring 106 in the H level, to turn on the first switching transistor 201 and the second switching transistor 202. すると、図3(A)のように電流が流れる。 Then, current flows as shown in FIG. 3 (A). つまり、電流の経路は、第4の配線109から第2のスイッチングトランジスタ202を介して容量素子104に電流が流れ込む第1経路と、第3の配線108からトランジスタ101に電流が流れる第2経路とがある。 In other words, the current path includes a first path for current flows into the capacitor 104 from the fourth wiring 109 via the second switching transistor 202, a second path for current flow from the third wiring 108 to the transistor 101 there is. そして、第1経路に流れる電流Icと第2経路に流れる電流Itrは、トランジスタ101の第1端子と容量素子104の第2電極との接続部で合流する。 Then, the current flowing through the current Ic and the second path flowing through the first path Itr will meet at the connecting portion between the second electrode of the first terminal and the capacitor 104 of the transistor 101. そして、信号電流Idataとして第1のスイッチングトランジスタ201及び電流源301を介して配線302に流れる。 Then, flowing through the first switching transistor 201 and a wiring 302 via a current source 301 as a signal current Idata. つまり、Ic+Itr=Idataとなる。 In other words, the Ic + Itr = Idata.

やがて、容量素子104へは電流が流れなくなる。 Eventually, no current flows to the capacitor 104. このとき、信号書き込み動作時の定常状態となり、図3(B)のように電流が流れる。 In this case, it is the steady state of the signal writing operation, a current flows as shown in FIG. 3 (B). そして、第3の配線108からトランジスタ101に流れる電流Itrが、信号電流Idataと等しくなっている。 Then, a current flows from the third wiring 108 to the transistor 101 Itr has become equal to the signal current Idata. つまり、トランジスタ101のゲートソース間電圧Vgsは、トランジスタ101に信号電流Idataを流すのに必要な電圧となっている。 That is, the gate-source voltage Vgs of the transistor 101 has a voltage required to flow the signal current Idata to the transistor 101. そして、このトランジスタ101のゲートソース間電圧Vgs分の電荷が容量素子104に蓄積されている。 Then, the charge of the gate-to-source voltage Vgs fraction of the transistor 101 is accumulated in the capacitor 104.

なお、このときのトランジスタ101のゲート端子の電位をVa、第1端子の電位をVbとすると、Vgs=(Va−Vb)である。 Incidentally, the potential of the gate terminal of the transistor 101 at this time Va, when the potential of the first terminal and Vb, which is Vgs = (Va-Vb). そして、表示素子105の順方向しきい値電圧V ELthとしたとき、(Vb−Vcom)<V ELthとなるようにすると信号書き込み動作時に表示素子105へ電流を流さなくすることができる。 Then, when the forward threshold voltage V ELth display device 105, it is possible to not current flows to (Vb-Vcom) <signal writing operation when the display device 105 when made to be V ELth. そのため、第4の配線109に入力する電位V4は、V3>V4>V5となるようにするとよい。 Therefore, the potential V4 input to the fourth wiring 109, it is preferable to so as to be V3> V4> V5. また、V4=Vcomとすることにより、画素へ必要な電源数を減らすことができる。 Further, with the V4 = Vcom, it is possible to reduce the number of supplies needed to pixels. また、信号書き込み時に表示素子105へ逆方向バイアスを印加することができる。 Further, it is possible to apply a reverse bias to the display element 105 in the signal writing.

なお、逆方向バイアスを表示素子105に印加しても、正常な表示素子105には電流は流れない(若しくは流れたとしても微少な電流である)。 Even by applying a reverse bias to the display device 105, the normal display device 105 current (a minute current even or stream) does not flow. 一方、表示素子105に短絡箇所が有る場合には、その短絡箇所に電流が流れる。 On the other hand, if the short-circuit portion is in the display device 105, a current flows through the short-circuit portion. そして、短絡箇所を絶縁化する。 Then, to insulate the short-circuit portion. よって、表示不良を改善することができる。 Therefore, it is possible to improve a display defect.

続いて、発光動作について図3(C)を用いて説明する。 Next, description is made with reference to FIG. 3 (C) a light-emitting operation. 第1の配線106に入力する信号をLレベルにして、第1のスイッチングトランジスタ201と第2のスイッチングトランジスタ202とをオフにする。 The signal input to the first wiring 106 in the L level, turning off the first switching transistor 201 and a second switching transistor 202. すると、図3(C)のように電流が流れる。 Then, current flows as shown in FIG. 3 (C). このとき、第2のスイッチングトランジスタ202がオフしているため、容量素子104は、トランジスタ101に信号電流Idataを流すのに必要なゲートソース間電圧Vgsを保持する。 At this time, since the second switching transistor 202 is turned off, the capacitor 104 holds the gate-source voltage Vgs required to flow the signal current Idata to the transistor 101. よって、トランジスタ101に信号電流Idataとほぼ等しい電流が流れる。 Accordingly, substantially equal current flows through the signal current Idata to the transistor 101.

なお、このときのトランジスタ101のゲート端子の電位をVa'、第1端子の電位をVb'とすると、Vgs=(Va'−Vb')である。 Incidentally, Va the potential of the gate terminal of the transistor 101 at this time when 'the potential of the first terminal Vb' and is Vgs = (Va'-Vb '). なぜなら、Vb'>Vbとなるが、容量素子104はゲートソース間電圧Vgsを保持しているため、Vb'が上昇するとともにVa'も上昇するからである。 This is because, 'becomes a> Vb, the capacitor 104 is for holding the gate-source voltage Vgs, Vb' Vb because Va 'also rises with rises.

なお、第1の配線106に入力するHレベルの信号の電位をV1(H)、Lレベルの信号の電位をV1(L)とすると次のような電位にすることが望ましい。 Incidentally, the potential of H level of the signal input to the first wiring 106 V1 (H), it is desirable when the potential of the L level signal and V1 (L) to following potential. また、第1のスイッチングトランジスタ201のしきい値電圧をVth1、第2のスイッチングトランジスタ202のしきい値電圧をVth2とする。 Further, the threshold voltage of the first switching transistor 201 Vth1, the threshold voltage of the second switching transistor 202 and Vth2.

図3(B)で示したように、表示素子105の画素電極の電位はVbとなっても、第1のスイッチングトランジスタ201をオンにしておく必要がある。 As shown in FIG. 3 (B), the potential of the pixel electrode of the display element 105 also becomes Vb, it is necessary to the first switching transistor 201 is turned on. そのためV1(H)>Vb+Vth1とする。 For this reason and V1 (H)> Vb + Vth1. また、第2のスイッチングトランジスタ202をオンにしておくためV1(H)>V4+Vth2とする。 Moreover, to keep the second switching transistor 202 is turned on V1 (H)> and V4 + Vth2. 具体的には、例えば、V4=Vcomのときには、V1(H)はVcomより1〜8V高い電位であるとよい。 Specifically, for example, when V4 = Vcom is, V1 (H) may If it is 1~8V potential higher than Vcom.

また、図3(C)で示したように、第1のスイッチングトランジスタ201がオフするためには、V1(L)<(Vb+Vth1)とする。 Further, as shown in FIG. 3 (C), since the first switching transistor 201 is turned off, and V1 (L) <(Vb + Vth1). つまり、他の画素へ信号電流の書き込みを行っているときに、第2の配線107の電位はVbとなるため、この電位になったときにも選択しない画素は第1のスイッチングトランジスタ201がオフしている必要があるからである。 That is, when performing a write of the signal current to the other pixels, since the potential of the second wiring 107 becomes Vb, the first switching transistor 201 is a pixel which is not selected even when it is the potential off This is because there is a need to be. また、第2のスイッチングトランジスタ202がオフにしておくため、V1(L)<(V4+Vth2)とする。 The second switching transistor 202 is to keep off, and V1 (L) <(V4 + Vth2). 具体的には、例えば、V4=Vcomのときには、V1(L)はVcomより1〜8V低い電位であるとよい。 Specifically, for example, when V4 = Vcom is, V1 (L) is may is 1~8V potential lower than Vcom.

なお、第3の配線108と第4の配線109とは、それぞれV3、V4の電位が供給されているが、常に同じ電位のまま保たれている必要はない。 Note that the third wire 108 and the fourth wiring 109, the potential of each V3, V4 are supplied, not always required to be maintained while the same potential. 例えば信号書き込み動作と発光動作とで、電位が異なっていても、正常に動作する場合は、問題ない。 For example, the signal writing operation and the light emitting operation, even with different potentials, when operating properly, no problem.

あるいは、信号書き込み動作毎に第4の配線109に供給する電位を変動させる構成であってもよい。 Alternatively, it may be configured to vary the potential supplied to the fourth wiring 109 for each signal writing operation. 特に信号書き込み動作時に電流源301によって設定される電流が大きいときに第4の配線109に供給する電位を上昇させることにより、電流源301に接続された配線302に供給する電位を低くしすぎなくても正常な動作を行うことができるため好適である。 By particularly increasing the potential supplied to the fourth wiring 109 when current set by current source 301 during the signal writing operation is large, not too low potential supplied to the wiring 302 connected to the current source 301 it is preferred since it is also possible to perform normal operation. すなわち、信号書き込み動作時に第4の配線109に供給する電位を変動させることにより、第4の配線109に供給する電位が固定されている場合よりも第3の配線108と配線302との電位差を小さくしても、正常に動作させることができる。 That is, by varying the potential supplied to the fourth wiring 109 to the signal writing operation, than if the potential supplied to the fourth wiring 109 is fixed to the third wire 108 a potential difference between the wiring 302 be smaller, it is possible to operate normally. なお第4の配線109に供給する電位は、信号書き込み動作時に電流源301よって設定される電流の大きさに応じて変化させてもよい。 Incidentally potential supplied to the fourth wiring 109 may be varied according to the magnitude of the current the current source 301 set by the signal writing operation. 例えば信号書き込み動作時に電流源301によって設定される電流が大きいときは、第4の配線109に供給する電位を高くして、信号書き込み動作時に電流源301によって設定される電流の大きさが小さいときは、第4の配線109に供給する電位を低くすることにより、信号書き込み動作時に表示素子105に電流が漏れてしまうことを防止しつつ、第3の配線108と配線302との電位差を小さくすることができる。 For example, when current set by current source 301 during the signal writing operation is large, by increasing the potential supplied to the fourth wiring 109, when the magnitude of the current set by current source 301 during the signal writing operation is small , by lowering the potential supplied to the fourth wiring 109, while preventing the current in the signal writing operation to the display device 105 leaks to reduce the potential difference between the wiring 302 and the third wiring 108 be able to.

なお、配線302と対向電極110とは、それぞれ所定の電位が供給されているが、常に同じ電位のまま保たれている必要はない。 Note that the wiring 302 and the counter electrode 110 is a predetermined potential, respectively are supplied, not always required to be maintained while the same potential. 信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。 In the signal writing operation and the output operation and, even with different potentials, when operating properly, no problem.

よって、本実施の形態に示した画素構成によれば信号書き込み動作時のトランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。 Thus, by controlling the potential of the gate terminal of the transistor of the signal writing operation according to the pixel structure shown in this embodiment, it is possible to prevent from being current flows to the display device in the signal writing operation.

なお、図2に示した画素構成によれば、Nチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。 Incidentally, according to the pixel structure shown in FIG. 2, it is possible to configure the pixels only N-channel transistors, it is possible to simplify the manufacturing process. また、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体(若しくは微結晶半導体ともいう)などを用いることができる。 Further, (also referred to as or microcrystalline semiconductor) amorphous semiconductor or a semi-amorphous semiconductor in the semiconductor layer of the transistor included in the pixel or the like can be used. 例えば、アモルファス半導体として、アモルファスシリコン(a−Si:H)が挙げられる。 For example, as an amorphous semiconductor, amorphous silicon (a-Si: H) and the like. よって、さらなる製造工程の簡略化を図ることが可能である。 Therefore, it is possible to simplify the further manufacturing process. したがって、製造コストの削減や歩留まりの向上を図ることができる。 Therefore, it is possible to improve the reduction and the yield of the manufacturing cost.

また、本発明の構成によれば、信号書き込み動作時にVds>Vgsにすることができる。 Further, according to the configuration of the present invention, it is possible to Vds> Vgs to the signal writing operation. そして、信号書き込み動作時と発光動作時とでVdsの変動を小さくすることができ、トランジスタ101の飽和領域での定電流特性(電流のフラット性)が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。 Then, in a light emitting operation and the signal writing operation can reduce variation of Vds, even worse constant current characteristic in the saturation region of the transistor 101 (flatness of current), the light emitting operation and the signal writing operation it can be substantially equal to the current value of the time. 特に、トランジスタ101の半導体層に非晶質半導体膜(例えばアモルファスシリコン)を用いると飽和領域での定電流特性(電流のフラット性)が悪くなってしまう場合がある。 In particular, there is a case where a constant current characteristic in the saturation region and the semiconductor layer of the transistor 101 using an amorphous semiconductor film (e.g., amorphous silicon) (flatness of current) is degraded. よって、トランジスタ101の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。 Therefore, it is possible to prevent display defects by applying the configuration of the present invention in case of using an amorphous semiconductor film as a semiconductor layer of the transistor 101.

また、図2に示したトランジスタ101にはソースドレイン端子間に大きな電圧が印加されるため、第1のスイッチングトランジスタ201や第2のスイッチングトランジスタ202よりもチャネル長を長くするとよい。 Moreover, since a large voltage is applied between the source and the drain terminal in the transistor 101 shown in FIG. 2, it may be the channel length than the first switching transistor 201 and the second switching transistor 202. 又は、トランジスタ101として図16に示すようにマルチゲートトランジスタを適用してもよい。 Or, a multi-gate transistor may be applied as shown in FIG. 16 as the transistor 101. こうすることにより、トランジスタの耐圧が大きくなり、トランジスタが破壊されるのを防止することができる。 Thereby, the breakdown voltage of the transistor is increased, it is possible to prevent the transistor from being destroyed.

また、図2に示したトランジスタ101で制御された電流を表示素子105へ流すため、トランジスタ101は大きなオン電流を流す能力が必要である。 Further, since the electric current that is controlled by the transistor 101 shown in FIG. 2 to the display device 105, the transistor 101 is required capability to flow a large on-current. よって、トランジスタ101は、第1のスイッチングトランジスタ201や第2のスイッチングトランジスタ202よりもチャネル幅を大きくしてもよい。 Thus, the transistor 101 may increase the channel width than the first switching transistor 201 and the second switching transistor 202. 又は、トランジスタ101として図17のトランジスタ1701に示すように複数のトランジスタを並列に接続した構成であってもよい。 Or it may be configured whereby a plurality of transistors in parallel, as shown in the transistor 1701 in FIG. 17 as the transistor 101.

続いて、本発明の画素を有する表示装置について図4を用いて説明する。 Next, the display device having the pixel of the present invention will be described with reference to FIG.

表示装置は、信号線駆動回路401、走査線駆動回路402及び画素部403を有し、画素部403には、信号線駆動回路401から列方向に伸張して配置された複数の信号線S1〜Snと、走査線駆動回路402から行方向に伸張して配置された複数の走査線G1〜Gmと、信号線S1〜Snと走査線G1〜Gmとに対応してマトリクスに配置された複数の画素404と、を有する。 Display device has a signal line driver circuit 401, the scanning line driving circuit 402 and the pixel portion 403, the pixel portion 403, a plurality of signal lines arranged from the signal line driver circuit 401 decompresses the column direction S1~ and sn, and a plurality of scan lines G1~Gm arranged from the scanning line driving circuit 402 decompresses the row direction, signal lines S1~Sn the scanning line G1~Gm a plurality of which are arranged in matrix corresponding to the having a pixel 404, a. また、信号線S1〜Snと平行に電源線P1〜Pnと、バイアス線B1〜Bnとを有している。 Also it has a power supply line P1~Pn parallel to the signal lines S1 to Sn, and a bias line Bl to Bn. そして、各画素404は、それぞれ、信号線Sj(信号線S1〜Snのうちいずれか一)、走査線Gi(走査線G1〜Gmのうちいずれか一)、電源線Pj(電源線P1〜Pn)のうちいずれか一)、及びバイアス線Bj(バイアス線B1〜Bnのうちいずれか一)と接続されている。 Each pixel 404, respectively, the signal line Sj (one of the signal lines S1 to Sn), the scan line Gi (one of the scan lines G1 through Gm), the power supply line Pj (power supply line P1~Pn any one) of), and is connected to any one) and of the bias line Bj (bias line Bl to Bn.

なお、走査線Giは図1の第1の配線106に相当し、信号線Sjは図1の第2の配線107に相当し、電源線Pjは図1の第3の配線108に相当し、バイアス線Bjは図1の第4の配線109に相当する。 The scanning lines Gi corresponds to the first wiring 106 in FIG. 1, the signal line Sj corresponds to the second wire 107 of FIG. 1, the power supply line Pj corresponds to the third wiring 108 in FIG. 1, bias line Bj is equivalent to the fourth wiring 109 in FIG.

走査線駆動回路402から出力される信号により走査線G1〜Gmを一つずつ選択する。 Selected one by one scan line G1~Gm by a signal outputted from the scanning line driving circuit 402. そして、選択された走査線に接続されている画素404に信号を書き込む。 Then, writing a signal to pixels 404 connected to the selected scan line. このとき、それぞれの画素の階調に対応した信号電流が各信号線S1〜Snに流れる。 At this time, the signal current corresponding to the gradation of each pixel flows to the signal lines S1 to Sn.

信号の書き込みを終えると別の走査線を選択し、その走査線に接続されている画素404へ信号の書き込みを行う。 Upon completion of the write signal to select a different scanning line, writing signals into the pixel 404 that is connected to the scanning line. 信号の書き込みを終えた画素は、発光動作に移り、その画素へ書き込まれた信号にしたがって発光する。 Pixels finished writing signal passes to the light emitting operation, emits light in accordance with the signal written to the pixel. こうして、次々と画素404へ信号の書き込みを行い、全ての画素404へ信号の書き込みを行う。 Thus, it writes sequentially signals to the pixels 404, writes the signal to all the pixels 404.

なお、図4に示した表示装置の構成は一例であって本発明はこれに限定されない。 Note that the configuration of the display device shown in FIG. 4 the present invention an example is not limited to this. つまり、電源線P1〜Pnやバイアス線B1〜Bnは信号線S1〜Snと平行に配置されていなくてもよく、走査線G1〜Gmに平行に配置されていてもいいし、電源線やバイアス線のそれぞれが格子状に配置されていてもいい。 In other words, the power supply line P1~Pn and bias line B1~Bn may not be parallel to the signal lines S1 to Sn, to good be arranged parallel to the scan lines G1 through Gm, the power supply line and the bias each of the lines are good to have been arranged in a lattice pattern. しかし、画素部403に複数の色要素を有している場合には、図4のように配置するのが好ましい。 However, if it has a plurality of color elements in the pixel portion 403 is preferably arranged as shown in FIG.

つまり、図46に示すように、図1の画素における第4の配線109を第1の配線106と平行に配置してもよい。 That is, as shown in FIG. 46, may be arranged parallel to the fourth wiring 109 in the pixel 1 the first wiring 106. また、その場合には、図47に示すように、図4におけるバイアス線B1〜Bnに相当するバイアス線B1〜Bmを走査線G1〜Gmと平行に配置する。 Further, that case, as shown in FIG. 47, is arranged parallel to the scanning line G1~Gm the bias line B1~Bm corresponding to the bias line B1~Bn in FIG. そして、このバイアス線B1〜Bmは電位を変動することができるようにしてもよい。 Then, the bias line B1~Bm may also be able to vary the potential. つまり、走査させるようにしてもよい。 That may be caused scanned. その場合に走査線G1〜Gmを走査する走査線駆動回路402とは別にバイアス線駆動回路を設けても良い。 Its separately may be provided a bias line driving circuit and the scan line driver circuit 402 for scanning the scanning line G1~Gm when.

また、画素部403に複数の色要素を有している場合には、それぞれの色要素となる画素毎に接続される電源線やバイアス線の電位をかえてもよい。 Further, if it has a plurality of color elements in a pixel portion 403 may change the electric potential of the power supply line and the bias line connected to each pixel to be each color element. また、それぞれの色要素となる画素毎に画素電極の大きさが異なっていてもよい。 Or it may have different sizes of the pixel electrodes for each pixel as a respective color component. つまり、色要素となる画素毎に発光面積がことなっていてもよい。 In other words, for each pixel to be color elements may be light emitting area different. こうすることにより、特にフルカラー表示のときの表示素子として、異なる色のEL素子を用いた場合、色のバランスや、EL素子の劣化の進行を調整することが可能となる。 By doing so, as a display element when particular full color display, when using the EL elements of different colors, and color balance, it is possible to adjust the progress of the deterioration of the EL element.

また、本発明の画素は、図1の構成に限られない。 Further, the pixel of the present invention is not limited to the configuration of FIG. 信号書き込み動作時に図19(A)のように接続され、発光動作時に図19(B)のように接続されていればよい。 It is connected as shown in FIG. 19 (A) to the signal writing operation, may be connected as shown in FIG. 19 (B) during the light emitting operation. つまり、信号書き込み動作時には、トランジスタ101は、ゲート端子が第4の配線109に接続され、第1端子が第2の配線107に接続され、第2端子が第3の配線108に接続されていればよい。 In other words, at the time of signal writing operation, the transistor 101 has a gate terminal connected to the fourth wiring 109, the first terminal is connected to the second wiring 107, the second terminal is only to be connected to the third wiring 108 Bayoi. また、発光動作時には、トランジスタ101は、ゲート端子がどこにも導通していなく、第1端子が表示素子105の画素電極と接続され、第2端子が第3の配線108と接続されていればよい。 Further, the light emitting operation, the transistor 101, where not conducting even gate terminal, a first terminal connected to the pixel electrode of the display element 105, the second terminal may be connected to the third wiring 108 .

よって、図1に示した画素において、第1のスイッチ102と第2のスイッチ103のオンオフを別々に制御するため、別途配線を設けても良い。 Therefore, in the pixel shown in FIG. 1, for controlling separately off of the first switch 102 and second switch 103 may be provided separately wiring. つまり、図5に示すように、第1のスイッチ102のオンオフを制御する第1の配線106とは別に第2のスイッチ103のオンオフを制御する第5の配線501を設けてもよい。 That is, as shown in FIG. 5, may be a fifth wiring 501 and the first wiring 106 for controlling the separate on-off of the second switch 103 is provided for controlling on and off of the first switch 102. なお、この場合には、信号書き込み動作が完了したら、第1のスイッチ102と第2のスイッチ103とを同時にオフにするか、第2のスイッチ103を第1のスイッチ102より先にオフにする。 In this case, when the signal writing operation is completed, or to turn off the first switch 102 and second switch 103 at the same time, turning off the second switch 103 before the first switch 102 . 第1のスイッチ102がオフした後も第2のスイッチ103がオンしているとトランジスタ101を介して容量素子104に蓄積した電荷が放電してしまうからである。 Charge the first switch 102 is accumulated in the capacitor 104 through the the transistor 101 and the second switch 103 after turning off is turned on because thus discharged.

また、図5に示す構成の場合において、V4=Vcomであれば、図49に示すように第4の配線109と表示素子105の対向電極110とを第6の配線4901で接続してもよい。 Further, in the configuration shown in FIG. 5, if V4 = Vcom, may be connected to the counter electrode 110 of the fourth wiring 109 and the display device 105 as shown in FIG. 49 in the sixth wiring 4901 .

また、図1や図2の画素において、第4の配線109を他の行の画素の第1の配線106で代用することができる。 Further, in the pixel of FIG. 1 and FIG. 2, it is possible to substitute the fourth wiring 109 in the first wiring 106 of the pixel in the other rows. つまり、その場合には、図4に示す表示装置のバイアス線B1〜Bnを省略することができる。 That is, in that case, it is possible to omit the bias line B1~Bn of the display device shown in FIG. 一例として、図2の画素の第4の配線109を省略し、隣の行の画素の第1の配線106で代用した場合の構成を図13に示す。 As an example, to omit the fourth wiring 109 of the pixel 2, shown in FIG. 13 the configuration when substituted for the first wiring 106 of the pixel next to the line.

また、図14に示すように、図5の画素の第1のスイッチ102、第2のスイッチ103にNチャネル型トランジスタである第1のスイッチングトランジスタ201、第2のスイッチングトランジスタ202をそれぞれ適用し、第4の配線109を他の行の画素の第5の配線501で代用することもできる。 Further, as shown in FIG. 14, the first switching transistor 201 is an N-channel transistor, the second switching transistor 202 is applied to the first switch 102, second switch 103 in the pixel of FIG 5, It may be replaced with the fourth wiring 109 in the fifth wiring 501 of the pixel in the other rows.

また、図15に示すように、図5の画素の第1のスイッチ102及び第2のスイッチ103にNチャネル型トランジスタである第1のスイッチングトランジスタ201、第2のスイッチングトランジスタ202をそれぞれ適用し、第4の配線109を他の行の画素の第1の配線106で代用することもできる。 Further, as shown in FIG. 15, the first switching transistor 201 is an N-channel transistor, the second switching transistor 202 is applied to the first switch 102 and second switch 103 in the pixel of FIG 5, It may be replaced with the fourth wiring 109 in the first wiring 106 of the pixel in the other rows.

また、図20に示すように、図1の画素の第1のスイッチ102及び第2のスイッチ103にPチャネル型トランジスタである第1のスイッチングトランジスタ2001、第2のスイッチングトランジスタ2002をそれぞれ適用し、第3の配線108を他の行の画素の第1の配線106で代用することもできる。 Further, as shown in FIG. 20, the first switching transistor 2001 is a P-channel transistor, the second switching transistor 2002 is applied to the first switch 102 and second switch 103 in the pixel 1, It may be replaced with the third wire 108 in the first wiring 106 of the pixel in the other rows.

(実施の形態2) (Embodiment 2)
トランジスタを用いて画素を構成する場合の問題の一つとして、画素間のトランジスタ特性のバラツキがある。 One of the problems when forming a pixel using a transistor, there is a variation in transistor characteristics among the pixels. このトランジスタ特性のバラツキは表示ムラとして認識されてしまう。 Variation of the transistor characteristics become recognized as display unevenness.

そこで、本実施の形態では、本発明の画素において、使用するトランジスタ(オンにするトランジスタ)を期間毎に切り替えることにより、トランジスタ特性を時間的に平均化し、表示ムラを認識されにくくすることが可能とした場合について説明する。 Therefore, in this embodiment, in the pixel of the present invention, by switching the transistors used (transistor to turn on) in each period, and temporally averaged transistor characteristics, it can be difficult to recognize display irregularities description will be given of a case where a.

本実施の形態の画素を図6に示す。 The pixel of the present embodiment shown in FIG.

本実施の形態の画素は、第1のトランジスタ601、第2のトランジスタ611、第1のスイッチ602、第2のスイッチ603、第3のスイッチ612、第4のスイッチ613、容量素子604、表示素子605、第1の配線606、第2の配線607、第3の配線608及び第4の配線609を有する。 Pixel in this embodiment, the first transistor 601, second transistor 611, a first switch 602, second switch 603, third switch 612, fourth switch 613, a capacitor 604, a display device 605, a first wiring 606, the second wiring 607, the third wiring 608 and the fourth wiring 609. なお、第1のトランジスタ601及び第2のトランジスタ611はNチャネル型のトランジスタである。 Note that the first transistor 601 and second transistor 611 are N-channel transistors.

まず、画素の接続構造について説明する。 First described connection structure of the pixel.

第1のトランジスタ601は、第1端子(ソース端子又はドレイン端子)が表示素子605の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第3のスイッチ612を介して第3の配線608に接続され、ゲート端子が第2のスイッチ603を介して第4の配線609と接続されている。 The first transistor 601 has a first terminal (source terminal or drain terminal) connected to the pixel electrode of the display element 605, a second terminal (source terminal or drain terminal) 3 via the third switch 612 is connected to the wiring 608, the gate terminal is connected to the fourth wiring 609 via the second switch 603. つまり、第3のスイッチ612がオンしているとき、第1のトランジスタ601の第2端子と第3の配線608とが導通しており、第3のスイッチ612がオフしているとき、第1のトランジスタ601の第2端子と第3の配線608とが非導通となっている。 That is, when the third switch 612 is turned on, a second terminal and the third wiring 608 of the first transistor 601 is conducting, when the third switch 612 is turned off, the first the second terminal of the transistor 601 and the third wiring 608 becomes non-conductive. また、第2のスイッチ603がオンしているとき、第1のトランジスタ601のゲート端子と第4の配線609とが導通しており、第2のスイッチ603がオフしているとき、第1のトランジスタ601のゲート端子と第4の配線609とが非導通となっている。 The second switch 603 when turned on, a gate terminal of the first transistor 601 and the fourth wire 609 is conductive, the second switch 603 when turned off, the first the gate terminal of the transistor 601 and the fourth wire 609 is in a non-conductive.

また同様に、第2のトランジスタ611が第1のトランジスタ601と並列に接続されている。 Similarly, the second transistor 611 is connected in parallel with the first transistor 601. つまり、第2のトランジスタ611は、第1端子(ソース端子又はドレイン端子)が表示素子605の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第4のスイッチ613を介して第3の配線608に接続され、ゲート端子が第2のスイッチ603を介して第4の配線609と接続されている。 That is, the second transistor 611 has a first terminal (source terminal or drain terminal) connected to the pixel electrode of the display element 605, a second terminal (source terminal or drain terminal) via the fourth switch 613 first is connected to the third wiring 608, the gate terminal is connected to the fourth wiring 609 via the second switch 603. つまり、第4のスイッチ613がオンしているとき、第2のトランジスタ611の第2端子と第3の配線608とが導通しており、第4のスイッチ613がオフしているとき、第2のトランジスタ611の第2端子と第3の配線608とが非導通となっている。 That is, when the fourth switch 613 is on, a second terminal and the third wiring 608 of the second transistor 611 is conducting, when the fourth switch 613 are turned off, the second the second terminal of the transistor 611 and the third wiring 608 becomes non-conductive. また、第2のスイッチ603がオンしているとき、第2のトランジスタ611のゲート端子と第4の配線609とが導通しており、第2のスイッチ603がオフしているとき、第2のトランジスタ611のゲート端子と第4の配線609とが非導通となっている。 The second switch 603 when turned on, a gate terminal of the second transistor 611 and the fourth wire 609 is conductive, when the second switch 603 is turned off, the second the gate terminal of the transistor 611 and the fourth wire 609 is in a non-conductive.

また、第1のトランジスタ601の第1端子及び第2のトランジスタ611の第1端子は、第1のスイッチ602を介して第2の配線607と接続されている。 The first terminal of the first terminal and the second transistor 611 of the first transistor 601 is connected to the second wiring 607 through the first switch 602. つまり、第1のスイッチ602がオンしているとき、第1のトランジスタ601の第1端子及び第2のトランジスタ611の第1端子と、第2の配線607とが導通しており、第1のスイッチ602がオフしているとき、第1のトランジスタ601の第1端子及び第2のトランジスタ611の第1端子と、第2の配線607とが非導通となっている。 That is, when the first switch 602 is on, the first terminal of the first terminal and the second transistor 611 of the first transistor 601, and the second wiring 607 is conductive, the first when the switch 602 is off, a first terminal of the first terminal and the second transistor 611 of the first transistor 601, a second wiring 607 is in a non-conductive.

また、第1のトランジスタ601のゲート端子と第2のトランジスタ611のゲート端子とは接続され、第1のトランジスタ601のゲート端子及び第2のトランジスタ611のゲート端子と、第1のトランジスタ601の第1端子及び第2のトランジスタ611の第1端子との間に容量素子604が接続されている。 Further, the gate terminal of the first transistor 601 and the gate terminal of the second transistor 611 is connected, and the gate terminal of the gate terminal and the second transistor 611 of the first transistor 601, the first transistor 601 first capacitive element 604 is connected between the first terminal and the first terminal of the second transistor 611. つまり、容量素子604の第1電極が第1のトランジスタ601のゲート端子及び第2のトランジスタ611のゲート端子に接続され、第2電極が第1のトランジスタ601の第1端子及び第2のトランジスタ611の第1端子に接続されている。 That is, the first electrode of the capacitor 604 is connected to the gate terminal and the gate terminal of the second transistor 611 of the first transistor 601, a first terminal and a second transistor 611 of the second electrode and the first transistor 601 It is connected to the first terminal of the. なお、容量素子604は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、第1のトランジスタ601のゲート容量や第2のトランジスタ611のゲート容量を用いて省略することもできる。 Note that the capacitor 604 to the wirings and the active layer and the electrode such good intended structure sandwiching the insulating film, omitting using the gate capacitance of the gate capacitance and the second transistor 611 of the first transistor 601 It can also be.

なお、表示素子605の対向電極610や、第3の配線608や第4の配線609にはそれぞれ所定の電位が入力されている。 Incidentally, and counter electrodes 610 of the display device 605, are respectively input with predetermined potentials to the third wiring 608 and the fourth wire 609.

また、第1の配線606に信号を入力することにより、第1のスイッチ602と第2のスイッチ603のオンオフが制御される。 Further, by inputting a signal to the first wiring 606, on-off of the first switch 602 and second switch 603 is controlled.

また、第2の配線607には、画素の階調にしたがった信号が入力される。 The second wiring 607, the signal in accordance with a gray scale level of the pixel is input. この信号は、ビデオ信号に相当し、信号電流が配線607に流れる。 This signal corresponds to a video signal, the signal current flows through the wire 607.

なお、第1のスイッチ602、第2のスイッチ603、第3のスイッチ612及び第4のスイッチ613にはトランジスタを適用することができる。 The first switch 602, second switch 603, the third switch 612 and fourth switch 613 may be a transistor. よって、第1のスイッチ602と第2のスイッチ603にNチャネル型のトランジスタを適用することもできる。 Therefore, it is also possible to first switch 602 and second switch 603 to a transistor of the N-channel type.

続いて、図6の画素の動作について説明する。 Next, operation of the pixel of FIG. 6 will be described.

なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。 Incidentally, the operation of the pixel, there is a light-emitting operation of the signal writing operation for writing signals to pixels, the light emission gradation in accordance with the signal written into the pixel. そして、本実施の形態に示す画素は、使用するトランジスタ(オンにするトランジスタ)を、ある期間の信号書き込み動作時及び発光動作時と、別の期間の信号書き込み動作時及び発光動作時とで切り替える。 The pixel described in this embodiment, switched transistor to be used (the transistors to turn on), the time and the light emitting operation signal writing operation for a period, a time and during light emitting operation signal writing operation for a different time period .

図7(A)は、ある期間の信号書き込み動作を説明する図であり、図7(B)はそのときの発光動作を説明する図である。 7 (A) is a diagram illustrating a signal writing operation in a certain period of time, FIG. 7 (B) is a view showing a light emitting operation at that time. また、図7(C)は、別の期間の信号書き込み動作を説明する図であり、図7(D)はそのときの発光動作を説明する図である。 Further, FIG. 7 (C) are diagrams for explaining the signal writing operation for a different time period, FIG. 7 (D) are views illustrating a light emitting operation at that time. なお、第2の配線607に接続された電流源701は、この画素に書き込む信号電流を設定する。 The current source 701 connected to the second wiring 607 sets the signal current to be written to the pixel. そして、第2配線607は電流源701を介して配線702と接続されている。 Then, the second wiring 607 is connected to a wire 702 through a current source 701. 配線702には、所定の電位が入力されている。 The wiring 702, a predetermined potential is inputted. ここで、第3の配線608に入力する電位をV3、第4の配線609に入力する電位をV4、配線702に入力する電位をV5、対向電極610に入力する電位をVcomとする。 Here, the potential to be input to the third wiring 608 V3, the potential to be input to the fourth wiring 609 V4, the potential input to the wiring 702 V5, the potential input to the counter electrode 610 and Vcom. そして、電位の関係は少なくとも、V3>Vcom>V5とする。 Then, the relationship between the potential at least, the V3> Vcom> V5.

また、図7(A)は、ある期間の信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。 Further, FIG. 7 (A) shows a state of the pixel when a steady state of the signal writing operation for a period, the flow of current at that time. 第1のスイッチ602と第2のスイッチ603と第4のスイッチ613がオンし、第3のスイッチ612がオフしている。 A first switch 602 and second switch 603 fourth switch 613 is turned on, the third switch 612 is turned off. このときは、第2のトランジスタ611を使用している。 At this time, using the second transistor 611. つまり、電流源701によって設定された信号電流Idataが第3の配線608から第4のスイッチ613を介して第2のトランジスタ611に流れている。 That is, the set signal current Idata by the current source 701 flows to the second transistor 611 from the third wiring 608 through the fourth switch 613. つまり、このとき、第2のトランジスタ611は信号電流Idataが流れるだけのゲートソース間電圧となっており、その電圧分の電荷が容量素子604に蓄積されている。 That is, at this time, the second transistor 611 has a gate-source voltage of the flows only the signal current Idata, the charge of the voltage division is accumulated in the capacitor 604.

よって、発光動作時は第1のスイッチ602と第2のスイッチ603と第3のスイッチ612がオフし、第4のスイッチ613がオンし、図7(B)に示すように電流が流れる。 Therefore, the light emitting operation and the first switch 602 and second switch 603 third switch 612 is turned off, the fourth switch 613 is turned on, current flows as shown in Figure 7 (B). つまり、第3の配線608から第4のスイッチ613及び第2のトランジスタ611を介して表示素子605に電流が流れる。 That is, the current flows from the third wiring 608 to the fourth switch 613 and the second transistor 611 display device 605 via the. この電流は信号電流Idataと概略等しいものとなる。 This current is equal signal current Idata and schematic.

しかし、第2のトランジスタ611のドレイン・ソース間電圧が信号書き込み動作時と発光動作時とで異なるので、第2のトランジスタ611に流れる電流の大きさもわずかな違いが生じてしまう。 However, since the drain-source voltage of the second transistor 611 are different between the signal writing operation and the light emitting operation, the size is also a slight difference in the current flowing through the second transistor 611 occurs. そして、画素毎に第2のトランジスタ611の特性のバラツキがあると、表示ムラとして認識されてしまう。 When there is a variation in characteristics of the second transistor 611 in each pixel, thus it is recognized as display unevenness.

そこで、別の期間においては、信号書き込み動作時に、第1のスイッチ602と第2のスイッチ603と第3のスイッチ612とをオンにし、第4のスイッチ613をオフにする。 Accordingly, in another period, the signal writing operation, the first switch 602 and second switch 603 and third switch 612 is turned on, turning off the fourth switch 613. 図7(C)はこの期間の定常状態となったときの画素の状態と、そのときの電流の流れを示している。 Figure 7 (C) shows a state of the pixel when a steady state of this period, the flow of current at that time. このときは、第1のトランジスタ601を使用している。 At this time, using the first transistor 601. つまり、電流源701によって設定された信号電流Idataが第3の配線608から第3のスイッチ612を介して第1のトランジスタ601に流れている。 In other words, the signal current Idata set by the current source 701 flows to the first transistor 601 through the third switch 612 from the third wiring 608. つまり、このとき、第1のトランジスタ601は信号電流Idataが流れるだけのゲートソース間電圧となっており、その電圧分の電荷が容量素子604に蓄積されている。 That is, at this time, the first transistor 601 has a gate-source voltage of the flows only the signal current Idata, the charge of the voltage division is accumulated in the capacitor 604.

よって、発光動作時は第1のスイッチ602と第2のスイッチ603と第4のスイッチ613がオフし、第3のスイッチ612がオンし、図7(D)に示すように電流が流れる。 Therefore, the light emitting operation and the first switch 602 and second switch 603 fourth switch 613 is turned off, the third switch 612 is turned on, current flows as shown in FIG. 7 (D). つまり、第3の配線608から第3のスイッチ612及び第1のトランジスタ601を介して表示素子605に電流が流れる。 That is, the current flows from the third wiring 608 to the third switch 612 and the first transistor 601 display device 605 via the. この電流は信号電流Idataと概略等しいものとなる。 This current is equal signal current Idata and schematic.

このように、使用するトランジスタを期間毎に切り替えることによって、トランジスタの特性を時間的に平均化することができる。 Thus, by switching the transistors used in each period, it can be averaged characteristics of the transistor temporally. よって、表示ムラを低減することができる。 Therefore, it is possible to reduce the display unevenness.

また、本実施の形態に示す画素には別の駆動方法を適用することもできる。 Further, the pixel shown in this embodiment can also be applied to another driving method. 例えば、信号書き込み動作時には大きな信号電流で書き込み、発光動作時に表示素子に流す電流を小さくする。 For example, at the time of signal writing operation writing a large signal current, to reduce the current supplied to the display element in the light emitting operation. そのような駆動法について以下に説明する。 It will be described below such driving method.

図8(A)は、信号書き込み動作を説明する図であり、図8(B)は発光動作を説明する図である。 8 (A) is a diagram illustrating a signal writing operation, and FIG. 8 (B) is a view showing a light emitting operation.

また、図8(A)は、信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。 Further, FIG. 8 (A) shows a state of the pixel when a steady state of the signal writing operation, the current flow at that time. 第1のスイッチ602、第2のスイッチ603、第3のスイッチ612及び第4のスイッチ613がオンしている。 First switch 602, second switch 603, third switch 612 and fourth switch 613 is on. 図8(A)のように電流が流れる。 Figure 8 current flows as in (A). つまり、電流の経路は、第3の配線608から第3のスイッチ612を介して第1のトランジスタ601に電流が流れる第1経路と、第3の配線608から第4のスイッチ613を介して第2のトランジスタ611に電流が流れる第2経路とがある。 In other words, the current path includes a first path from the third wiring 608 current flows through the first transistor 601 through the third switch 612, the third wiring 608 through the fourth switch 613 second transistor 611 has a second path for current to flow to. そして、第1経路に流れる電流I1と第2経路に流れる電流I2は、第1のトランジスタ601の第1端子と第2のトランジスタ611の第1端子との接続部で合流する。 The current I2 and current I1 flowing through the first path flows through the second path merges with the connecting portion between the first terminal of the first terminal and the second transistor 611 of the first transistor 601. そして、信号電流Idataとして第1のスイッチ602及び電流源701を介して配線702に流れる。 Then, as the signal current Idata through the first switch 602 and the current source 701 flows to the wiring 702. つまり、I1+I2=Idataとなる。 In other words, it is I1 + I2 = Idata.

発光動作について図8(B)を用いて説明する。 The light-emitting operation will be described with reference to FIG. 8 (B). 第1のスイッチ602、第2のスイッチ603、及び第4のスイッチ613をオフにし、第3のスイッチ612をオンにする。 First switch 602, the second switch 603, and a fourth off switch 613 to turn on the third switch 612. すると、図8(B)のように電流が流れる。 Then, current flows as shown in FIG. 8 (B). このとき、第2のスイッチ603がオフしているため、容量素子604は、第1のトランジスタ601と第2のトランジスタ611に流れる電流が信号電流Idataとなるのに必要なゲートソース間電圧Vgsを保持している。 At this time, since the second switch 603 is turned off, the capacitor 604, the gate-source voltage Vgs required to current a first transistor 601 flows to the second transistor 611 becomes the signal current Idata keeping. よって、トランジスタ601を介して表示素子605に電流が流れる。 Therefore, a current flows in the display device 605 via a transistor 601. 本構成によれば、この電流を調整することができる。 According to this configuration, it is possible to adjust the current.

ここで、トランジスタのチャネル長L、チャネル幅Wとする。 Here, the channel length of the transistor L, thereby forming the channel width W. すると、トランジスタが飽和領域で動作するとき、ゲートソース間電圧が一定であれば、一般的にトランジスタに流れる電流値はW/Lに比例する。 Then, when the transistor operates in the saturation region, if the gate-source voltage is constant, typically a current value flowing through the transistor is proportional to W / L. つまり、チャネル幅Wに比例し、チャネル長Lに反比例する。 In other words, in proportion to the channel width W, it is inversely proportional to the channel length L.

よって、第1のトランジスタ601のチャネル幅W1、第2のトランジスタ611のチャネル幅W2とし、これらのトランジスタのチャネル長を等しいとする。 Therefore, the channel width W1 of the first transistor 601, and the channel width W2 of the second transistor 611 is equal to the channel length of the transistors. そして、図8(A)において電流の流れている第1のトランジスタ601と第2のトランジスタ611とを一つのトランジスタであると仮定すると、チャネル幅(W1+W2)、チャネル長Lとみなすことができる。 Then, assuming the first transistor 601, where current flows in FIG. 8 (A) and the second transistor 611 as one transistor, the channel width (W1 + W2), can be regarded as a channel length L. そして、図8(B)においては、第1のトランジスタ601にのみ電流が流れており、そのトランジスタはチャネル幅W1、チャネル長Lとなっている。 Then, in FIG. 8 (B), the are current only to the first transistor 601 flows, the transistor is the channel width W1, and has a channel length L. したがって、発光動作のときには、Idata×(W1/(W1+W2))の電流を表示素子605に流すことができる。 Therefore, when the light emitting operation, a current can flow of Idata × (W1 / (W1 + W2)) on the display device 605.

このように、第1のトランジスタ601や第2のトランジスタ611のチャネル幅やチャネル長を調整することにより、信号書き込み動作に流す信号電流より小さい電流を表示素子605に流すことができる。 Thus, by adjusting the channel width and channel length of the first transistor 601 and second transistor 611, it can flow less current than the signal current supplied to the signal writing operation to the display device 605.

また、チャネル幅W1とチャネル幅W2とを等しくして、ある期間毎において、発光動作のとき使用するトランジスタを切り替えることにより、トランジスタの特性を時間的に平均化することもできる。 Moreover, at equal and channel width W1 and channel width W2, in each certain period by switching the transistors used during the light emitting operation, it is also possible to average the characteristics of the transistor temporally.

また、信号書き込み動作時と、発光動作時に使用するトランジスタを切り替えることにより、信号書き込み動作時と、発光動作時に使用するトランジスタのチャネル幅Wとチャネル長Lとの比W/Lを調整して表示素子へ流す電流の大きさを調整してもよい。 Further, a signal writing operation, by switching the transistor used for the light emitting operation, and the signal writing operation, by adjusting the ratio W / L of channel width W to channel length L of the transistor used for the light emitting operation display or by adjusting the magnitude of current supplied to the element.

つまり、信号書き込み動作時には、図9(A)に示すように、第1のスイッチ602、第2のスイッチ603及び第4のスイッチ613をオンにし、第3のスイッチ612をオフにする。 In other words, at the time of signal writing operation, as shown in FIG. 9 (A), a first switch 602, a second switch 603 and fourth switch 613 is turned on, turning off the third switch 612. そして、第3の配線608から第4のスイッチ613を介して第2のトランジスタ611に信号電流Idataを流す。 Then, flow the signal current Idata to the second transistor 611 from the third wiring 608 through the fourth switch 613. そして、発光動作時には、第1のスイッチ602、第2のスイッチ603及び第4のスイッチ613をオフにし、第3のスイッチ612をオンにする。 At the time of emission operation, the first switch 602 turns off the second switch 603 and fourth switch 613 to turn on the third switch 612. すると、第1のトランジスタ601には、Idata×(W1/W2)の電流が流れる。 Then, the first transistor 601, current flows in Idata × (W1 / W2). なお、このときW1<W2であれば発光動作時に表示素子605に流す電流をIdataより小さくすることができる。 Incidentally, the current flowing to the display element 605 during light emission operation if this time W1 <W2 may be less than Idata.

このように、信号書き込み動作時に大きな電流で書き込むことにより、信号電流の流れる経路において、寄生容量が形成されていたとしても素早く信号の書き込みを行うことができるため、表示不良を防止することができる。 Thus, by writing with a large current at the time of signal writing operation, in the path of flow of the signal current, it is possible to write quickly signal also as a parasitic capacitance was formed, it is possible to prevent display defects .

なお、発光動作に表示素子に流す電流を、信号書き込み動作に流す信号電流より小さくする場合について説明したが、場合によっては、逆に、発光動作に表示素子に流す電流を信号電流より大きくしてもよい。 Incidentally, the current flowing to the display element in the light emitting operation has been described for the case of less than the signal current flowing in the signal writing operation, in some cases, on the contrary, the current flowing to the display element in the light emitting operation larger than the signal current it may be. 例えば、信号書き込み動作時に第1のトランジスタ601又は第2のトランジスタ611のいずれかに電流を流すようにし、発光動作時には、第1のトランジスタ601及び第2のトランジスタ611の両方に電流を流すようにしてもよい。 For example, so as to flow a current in either of the first transistor 601 or the second transistor 611 at the time of signal writing operation, the light emitting operation, so as to flow a current to both the first transistor 601 and second transistor 611 it may be. また、図9において、W1>W2であれば発光動作時に表示素子605に流す電流をIdataより大きくすることができる。 Further, in FIG. 9, the current supplied to the display element 605 during light emission operation if W1> W2 may be greater than Idata.

また、本実施の形態の画素において、プリチャージ動作を行ってもよい。 Further, in the pixel of this embodiment may be carried out a precharge operation. そのときの動作を図10を用いて説明する。 The operation at this time will be described with reference to FIG. 10. この場合には、電流源701は第5のスイッチ1003を介して第2の配線607と接続されている。 In this case, the current source 701 is connected to the second wiring 607 through the fifth switch 1003. また、第2の配線607はさらに第6のスイッチ1004とプリチャージ用電流源1001を介して配線1002と接続されている。 The second wiring 607 is further connected to the sixth switch 1004 and the wiring 1002 through the precharge current source 1001. なお、プリチャージ用電流源1001は電流源701より大きな電流を設定することができるものを用いる。 Incidentally, the pre-charge current source 1001 using what can set a larger current than the current source 701. また、配線1002には、所定の電位が入力されている。 Further, the wiring 1002, a predetermined potential is inputted. この配線702と配線1002は共通の配線を用いてもいいし、別の配線であってもよい。 The wiring 702 and the wiring 1002 You can either use a common wiring, it may be another wiring.

まず、図10(A)はプリチャージ動作時において定常状態となったときの画素の状態と、そのときの電流の流れを示している。 First, FIG. 10 (A) shows a state of the pixel when a steady state during the precharge operation, the current flow at that time. 第1のスイッチ602、第2のスイッチ603、第3のスイッチ612、第4のスイッチ613及び第6のスイッチ1004をオンにし、第5のスイッチ1003をオフにする。 First switch 602, second switch 603, third switch 612, to turn on the fourth switch 613 and the switch 1004 of the sixth, turning off the fifth switch 1003. すると、プリチャージ用電流源1001により設定される電流が、第3の配線608から第3のスイッチ612を介して第1のトランジスタ601と、第3の配線608から第4のスイッチ613を介して第2のトランジスタ611とに流れる。 Then, a current set by the precharge current source 1001, the first transistor 601 from the third wiring 608 through the third switch 612, the third wiring 608 through the fourth switch 613 flowing through the second transistor 611. こうして、容量素子604に電荷を蓄積しておく。 Thus, previously accumulated charge in the capacitor 604.

そして、設定動作時には、第1のスイッチ602、第2のスイッチ603、第3のスイッチ612及び第5のスイッチ1003をオンにし、第4のスイッチ613及び第6のスイッチ1004をオフにする。 At the time of setting operation, the first switch 602, second switch 603, third switch 612 and the fifth switch 1003 is turned on, turning off the fourth switch 613 and the sixth switch 1004. すると、定常状態には、図10(B)のように電流が流れる。 Then, the steady state, 10 a current flows as shown in (B). つまり、第3の配線608から第1のトランジスタ601に電流源701によって設定された信号電流Idataが流れる。 In other words, the signal current Idata flows set by current source 701 from the third wiring 608 to the first transistor 601. そして、第1のトランジスタ601に信号電流Idataを流すのに必要なゲートソース間電圧分の電荷が容量素子604に蓄積される。 Then, the first transistor charges the gate-source voltage of that required to flow a signal current Idata to 601 is accumulated in the capacitor 604.

なお、プリチャージ用電流源1001に流す電流、第1のトランジスタ601のチャネル長L1及びチャネル幅W1、並びに第2のトランジスタ611のチャネル長L2及びチャネル幅W2などを適宜定めることにより、プリチャージ動作時と、設定動作時に容量素子604に蓄積する電荷をほぼ等しいものにすることができ、素早く信号電流を画素へ書き込むことができるようになる。 The current flowing in the precharge current source 1001, by determining the channel length L1 and channel width W1 of the first transistor 601, and the channel length of the second transistor 611 L2 and the like channel width W2 appropriate precharge operation and time, can be approximately equal to the charge accumulated in the capacitor element 604 at the time of setting operation, it is possible to write quickly signal current to the pixel.

なお、図10では、プリチャージ動作時に第1のトランジスタ601及び第2のトランジスタ611に電流を流すようにしたが、いずれか一方にのみ流すようにしてもよい。 In FIG. 10, has been to flow a current to the first transistor 601 and second transistor 611 during a precharge operation, it may be supplied only to one. そして、設定動作時には、他方のトランジスタに電流を流すようにしてもよい。 At the time of setting operation, it may be supplied a current to the other transistor.

なお、上述したように、第1のトランジスタ601の第2端子と第3の配線608との間に第3のスイッチ612、第2のトランジスタ611の第2端子と第3の配線608との間に第4のスイッチ613が接続されている構成に限られず、図18に示すような構成であってもよい。 As described above, between the second terminal and the third switch 612 between the third wiring 608, the second terminal and the third wiring 608 of the second transistor 611 of the first transistor 601 the fourth switch 613 is not limited to the configuration that is connected, it may be configured as shown in FIG. 18. つまり、第1のトランジスタ601は、第1端子(ソース端子又はドレイン端子)が第3のスイッチ1801を介して表示素子605の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第3の配線608に接続されている。 That is, the first transistor 601 has a first terminal (source terminal or drain terminal) connected to the pixel electrode of the third switch 1801 display device 605 via a second terminal (source terminal or drain terminal) first It is connected to the third wiring 608. つまり、第3のスイッチ1801がオンしているとき、第1のトランジスタ601の第1端子と表示素子605の画素電極とが導通しており、第3のスイッチ1801がオフしているとき、第1のトランジスタ601の第1端子と表示素子605の画素電極とが非導通となっている。 That is, when the third switch 1801 is turned on, and conducts a pixel electrode of the first terminal and the display device 605 of the first transistor 601, when the third switch 1801 is turned off, the the first terminal of the first transistor 601 and the pixel electrode of the display element 605 is in a non-conductive. また同様に、第2のトランジスタ611が第1のトランジスタ601と並列に接続されている。 Similarly, the second transistor 611 is connected in parallel with the first transistor 601. つまり、第2のトランジスタ611は、第1端子(ソース端子又はドレイン端子)が第4のスイッチ1802を介して表示素子605の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第3の配線608に接続されている。 That is, the second transistor 611 has a first terminal (source terminal or drain terminal) connected to the pixel electrode of the fourth switch 1802 display device 605 via a second terminal (source terminal or drain terminal) first It is connected to the third wiring 608. つまり、第4のスイッチ1802がオンしているとき、第2のトランジスタ611の第1端子と表示素子605の画素電極とが導通しており、第4のスイッチ1802がオフしているとき、第2のトランジスタ611の第1端子と表示素子605の画素電極とが非導通となっている。 That is, when the fourth switch 1802 is turned on, and conducts a pixel electrode of the first terminal and the display device 605 of the second transistor 611, when the fourth switch 1802 are turned off, the the first terminal of the second transistor 611 and the pixel electrode of the display element 605 is in a non-conductive.

なお、本実施の形態においても、信号書き込み動作時に、電流を流すトランジスタのゲート端子を所定の電位にすることができることから、表示素子の画素電極の電位と対向電極との電位差が、表示素子の順方向しきい値電圧以下にすることができるため、信号書き込み動作時に表示素子へ電流を流さないようにすることができる。 Also in this embodiment, at the time of signal writing operation, since it is possible to make the gate terminal of the transistor to flow a current to a predetermined potential, the potential difference between the potential and the counter electrode of the pixel electrode of the display element, the display element it is possible to below a forward threshold voltage, it is possible to make no current to the display element in the signal writing operation.

また、本実施の形態においても、第1のスイッチ602や、第2のスイッチ603や、第3のスイッチ612や、第4のスイッチ613をNチャネル型のトランジスタにすることにより、単極性のトランジスタで画素を構成することができるため、製造工程の簡略化を図ることができる。 Also in this embodiment, and the first switch 602, and a second switch 603, and the third switch 612, by the fourth switch 613 to N-channel transistors, unipolar transistors in order to be able to constitute a pixel, it is possible to simplify the manufacturing process. よって、製造コストの削減や歩留まりの向上を図ることができる。 Therefore, it is possible to improve the reduction and the yield of the manufacturing cost. また。 Also. Nチャネル型のトランジスタのみで画素を構成することができることから、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体(若しくは微結晶半導体ともいう)などを用いることができる。 Since it is possible to configure the pixels only N-channel transistor (also referred to as or microcrystalline semiconductor) amorphous semiconductor or a semi-amorphous semiconductor in the semiconductor layer of the transistor included in the pixel or the like can be used. 例えば、アモルファス半導体として、アモルファスシリコン(a−Si:H)が挙げられる。 For example, as an amorphous semiconductor, amorphous silicon (a-Si: H) and the like. よって、さらなる製造工程の簡略化を図ることが可能である。 Therefore, it is possible to simplify the further manufacturing process. したがって、製造コストの削減や歩留まりの向上を図ることができる。 Therefore, it is possible to improve the reduction and the yield of the manufacturing cost.

(実施の形態3) (Embodiment 3)
本実施の形態では、本発明の画素を構成するトランジスタにPチャネル型トランジスタを適用した場合について図11を用いて説明する。 In the present embodiment, the case where the transistor constituting the pixel of the present invention is applied to P-channel transistor will be described with reference to FIG. 11.

本実施の形態に示す画素は、トランジスタ1101、第1のスイッチングトランジスタ1102、第2のスイッチングトランジスタ1103、容量素子1104、表示素子1105、第1の配線1106、第2の配線1107、第3の配線1108及び第4の配線1109を有する。 Pixel shown in this embodiment, the transistor 1101, the first switching transistor 1102, a second switching transistor 1103, a capacitor 1104, a display device 1105, a first wiring 1106, the second wiring 1107, the third wiring 1108 and a fourth wiring 1109. なお、トランジスタ1101、第1のスイッチングトランジスタ1102及び第2のスイッチングトランジスタ1103はPチャネル型のトランジスタである。 The transistors 1101, the first switching transistor 1102 and the second switching transistor 1103 is a transistor of the P-channel type.

まず、画素の接続構造について説明する。 First described connection structure of the pixel.

トランジスタ1101は、第1端子(ソース端子又はドレイン端子)が表示素子1105の画素電極に接続され、第2端子(ソース端子又はドレイン端子)が第3の配線1108に接続され、ゲート端子が第2のスイッチングトランジスタ1103を介して第4の配線1109と接続されている。 Transistor 1101, a first terminal (source terminal or drain terminal) connected to the pixel electrode of the display element 1105, a second terminal (source terminal or drain terminal) connected to the third wiring 1108, the gate terminal and the second of which is connected to the fourth wiring 1109 via a switching transistor 1103. つまり、第2のスイッチングトランジスタ1103がオンしているとき、トランジスタ1101のゲート端子と第4の配線1109とが導通しており、第2のスイッチングトランジスタ1103がオフしているとき、トランジスタ1101のゲート端子と第4の配線1109とが非導通となっている。 That is, when the second switching transistor 1103 is turned on, are conductive gate terminal of the transistor 1101 and the fourth wiring 1109, when the second switching transistor 1103 is off, the gate of the transistor 1101 terminal and the fourth wiring 1109 becomes non-conductive. 第2のスイッチングトランジスタ1103はゲート端子が第1の配線1106に接続され、第1端子(ソース端子又はドレイン端子)がトランジスタ1101のゲート端子に接続され、第2端子(ソース端子又はドレイン端子)が第4の配線1109と接続されている。 The second switching transistor 1103 gate terminal is connected to the first wiring 1106, a first terminal (source terminal or drain terminal) connected to the gate terminal of the transistor 1101, a second terminal (source terminal or drain terminal) It is connected to the fourth wiring 1109. よって、第1の配線1106に入力される信号がHレベルのときに第2のスイッチングトランジスタ1103はオンし、第1の配線1106に入力される信号がLレベルのときに第2のスイッチングトランジスタ1103はオフする。 Thus, the second switching transistor 1103 signal input to the first wiring 1106 is at the H level is turned on and the second switching transistor when the signal input to the first wiring 1106 of L level 1103 It is turned off.

また、トランジスタ1101の第1端子は、第1のスイッチングトランジスタ1102を介して第2の配線1107と接続されている。 The first terminal of the transistor 1101 is connected to the second wiring 1107 via the first switching transistor 1102. つまり、第1のスイッチングトランジスタ1102がオンしているとき、トランジスタ1101の第1端子と第2の配線1107とが導通しており、第1のスイッチングトランジスタ1102がオフしているとき、トランジスタ1101の第1端子と第2の配線1107とが非導通となっている。 That is, when the first switching transistor 1102 is turned on, and conducts a first terminal and a second wiring 1107 of the transistor 1101, when the first switching transistor 1102 is off, the transistor 1101 first terminal and a second wiring 1107 becomes non-conductive. 第1のスイッチングトランジスタ1102はゲート端子が第1の配線1106に接続され、第1端子(ソース端子又はドレイン端子)が第2の配線1107に接続され、第2端子(ソース端子又はドレイン端子)が表示素子1105の画素電極及びトランジスタ1101の第1端子と接続されている。 The first switching transistor 1102 gate terminal is connected to the first wiring 1106, a first terminal (source terminal or drain terminal) connected to the second wiring 1107, a second terminal (source terminal or drain terminal) It is connected to the first terminal of the pixel electrode and the transistor 1101 of the display device 1105. よって、第1の配線1106に入力される信号がHレベルのときに第1のスイッチングトランジスタ1102はオンし、第1の配線1106に入力される信号がLレベルのときに第1のスイッチングトランジスタ1102はオフする。 Thus, the first switching transistor 1102 when the signal input to the first wiring 1106 H level is turned on, the first switching transistor when the signal input to the first wiring 1106 of L level 1102 It is turned off.

また、トランジスタ1101のゲート端子と第1端子の間に容量素子1104が接続されている。 The capacitor 1104 is connected between the gate terminal and the first terminal of the transistor 1101. つまり、容量素子1104の第1電極がトランジスタ1101のゲート端子に接続され、第2電極がトランジスタ1101の第1端子に接続されている。 That is, the first electrode of the capacitor 1104 is connected to the gate terminal of the transistor 1101, the second electrode is connected to a first terminal of the transistor 1101. なお、容量素子1104は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ1101のゲート容量を用いて省略することもできる。 Note that the capacitor 1104, to the wirings and the active layer and the electrode such good intended structure sandwiching the insulating film may be omitted by using the gate capacitance of the transistor 1101.

なお、表示素子1105の対向電極1110や、第3の配線1108や第4の配線1109にはそれぞれ所定の電位が入力されている。 Incidentally, and counter electrode 1110 of the display element 1105 are respectively input with predetermined potentials to the third wiring 1108 and the fourth wiring 1109.

また、第1の配線1106に信号を入力することにより、第1のスイッチングトランジスタ1102と第2のスイッチングトランジスタ1103のオンオフが制御される。 Further, by inputting a signal to the first wiring 1106, a first switching transistor 1102 off of the second switching transistor 1103 is controlled.

また、第2の配線1107には、画素の階調にしたがった信号が入力される。 Further, the second wiring 1107, the signal in accordance with a gray scale level of the pixel is input. この信号は、ビデオ信号に相当し、信号電流が第2の配線1107に流れる。 This signal corresponds to a video signal, the signal current flows through the second wiring 1107.

続いて、本実施の形態に示す画素の動作について図12(A)、(B)、(C)を用いて説明する。 Next, operation of the pixel described in this embodiment FIG. 12 (A), (B), is described with reference to (C).

なお、第2の配線1107に接続された電流源1201は、この画素に書き込む信号電流Idataを設定する。 The current source 1201 connected to the second wiring 1107, sets the signal current Idata is written to the pixel. そして、第2の配線1107は電流源1201を介して配線1202と接続されている。 Then, the second wiring 1107 is connected to a wire 1202 through the current source 1201. 配線1202には、所定の電位が入力されている。 The wiring 1202, a predetermined potential is inputted. ここで、第3の配線1108に入力する電位をV3、第4の配線1109に入力する電位をV4、配線1202に入力する電位をV5、対向電極1110に入力する電位をVcomとする。 Here, the potential to be input to the third wiring 1108 V3, the potential to be input to the fourth wiring 1109 V4, the potential input to the wiring 1202 V5, the potential input to the opposing electrode 1110 and Vcom. そして、電位の関係は少なくとも、V3<Vcom<V5とする。 The relationship between the potential at least, and V3 <Vcom <V5.

なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。 Incidentally, the operation of the pixel, there is a light-emitting operation of the signal writing operation for writing signals to pixels, the light emission gradation in accordance with the signal written into the pixel. 図12(A)、及び図12(B)は、共に信号書き込み動作を説明する図であり、図12(C)は発光動作を説明する図である。 FIG. 12 (A), the and FIG. 12 (B) is a diagram for explaining a both signal writing operation, FIG. 12 (C) is a view showing a light emitting operation.

まず、信号書き込み動作時の過渡状態について図12(A)を用いて説明する。 First, description is made with reference to FIG. 12 (A) for the transient state of the signal writing operation. 第1の配線1106に入力する信号をLレベルにして、第1のスイッチングトランジスタ1102と第2のスイッチングトランジスタ1103をオンにする。 The signal input to the first wiring 1106 in the L level, turning on the first switching transistor 1102 and the second switching transistor 1103. すると、図12(A)のように電流が流れる。 Then, 12 current flows as in (A). つまり、電流源1201で設定される電流Idataが、容量素子1104と、トランジスタ1101とに流れる。 That is, the current Idata set in the current source 1201, a capacitor 1104, flowing through the transistor 1101. つまり、容量素子1104には電流Ic、トランジスタ1101には電流Itrの電流が流れるとすると、Ic+Itr=Idataとなる。 That is, the current Ic in the capacitor element 1104 and the transistor 1101 and the current of the current Itr flows, the Ic + Itr = Idata.

やがて、容量素子1104へは電流が流れなくなる。 Eventually, no current flows into the capacitor element 1104. このとき、信号書き込み動作時の定常状態となり、図12(B)のように電流が流れる。 In this case, it is the steady state of the signal writing operation, a current flows as shown in FIG. 12 (B). そして、トランジスタ1101に流れる電流Itrが、信号電流Idataと等しくなっている。 Then, the current flowing through the transistor 1101 Itr has become equal to the signal current Idata. つまり、トランジスタ1101のゲートソース間電圧Vgsは、トランジスタ1101に信号電流Idataを流すのに必要な電圧となっている。 That is, the gate-source voltage Vgs of the transistor 1101 has a voltage required to flow the signal current Idata to the transistor 1101. そして、このトランジスタ1101のゲートソース間電圧Vgs分の電荷が容量素子1104に蓄積されている。 Then, the charge of the gate-to-source voltage Vgs fraction of the transistor 1101 is accumulated in the capacitor 1104.

なお、このときのトランジスタ1101のゲート端子の電位をVa、第1端子の電位をVbとすると、Vgs=(Va−Vb)である。 Incidentally, the potential of the gate terminal of the transistor 1101 in this case Va, when the potential of the first terminal and Vb, which is Vgs = (Va-Vb). そして、表示素子1105の順方向しきい値電圧V ELthとしたとき、(Vcom−Vb)<V ELthとなるようにすると信号書き込み動作時に表示素子1105へ電流を流さなくすることができる。 Then, when the forward threshold voltage V ELth of the display element 1105, can be not current flows to (Vcom-Vb) <V ELth become way the signal writing operation when the display device 1105. そのため、第4の配線1109に入力する電位V4は、V3<V4<V5となるようにするとよい。 Therefore, the potential V4 input to the fourth wiring 1109, may be such that the V3 <V4 <V5. また、V4=Vcomとすることにより、画素へ必要な電源数を減らすことができる。 Further, with the V4 = Vcom, it is possible to reduce the number of supplies needed to pixels. また、信号書き込み時に表示素子1105へ逆方向バイアスを印加することができる。 Further, it is possible to apply a reverse bias to the display element 1105 in the signal writing.

なお、逆方向バイアスを表示素子1105に印加しても、正常な表示素子1105には電流は流れない(若しくは流れたとしても微少な電流である)。 Even by applying a reverse bias to the display device 1105, the normal display device 1105 current (a minute current even or stream) does not flow. 一方、表示素子1105に短絡箇所が有る場合には、その短絡箇所に電流が流れる。 On the other hand, if the short-circuit portion is in the display device 1105, a current flows through the short-circuit portion. そして、短絡箇所を絶縁化する。 Then, to insulate the short-circuit portion. よって、表示不良を改善することができる。 Therefore, it is possible to improve a display defect.

続いて、発光動作について図12(C)を用いて説明する。 Next, description is made with reference to FIG. 12 (C) a light-emitting operation. 第1の配線1106に入力する信号をHレベルにして、第1のスイッチングトランジスタ1102と第2のスイッチングトランジスタ1103とをオフにする。 The signal input to the first wiring 1106 in the H level, to turn off the first switching transistor 1102 and the second switching transistor 1103. すると、図12(C)のように電流が流れる。 Then, 12 current flows as in (C). このとき、第2のスイッチングトランジスタ1102がオフしているため、容量素子1104は、トランジスタ1101に信号電流Idataを流すのに必要なゲートソース間電圧Vgsを保持する。 At this time, since the second switching transistor 1102 is off, the capacitor 1104 holds the gate-source voltage Vgs required to flow the signal current Idata to the transistor 1101. よって、トランジスタ1101に信号電流Idataとほぼ等しい電流が流れる。 Accordingly, substantially equal current flows through the signal current Idata to the transistor 1101.

なお、このときのトランジスタ1101のゲート端子の電位をVa'、第1端子の電位をVb'とすると、Vgs=(Va'−Vb')である。 Incidentally, Va the potential of the gate terminal of the transistor 1101 at this time when 'the potential of the first terminal Vb' and is Vgs = (Va'-Vb '). なぜなら、Vb'>Vbとなるが、容量素子1104はゲートソース間電圧Vgsを保持しているため、Vb'が上昇するとともにVa'も上昇するからである。 This is because, 'becomes a> Vb, the capacitance element 1104 holds the gate-source voltage Vgs, Vb' Vb because Va 'also rises with rises.

なお、第1の配線1106に入力するLレベルの信号の電位をV1(L)、Hレベルの信号の電位をV1(H)とすると次のような電位にすることが望ましい。 Incidentally, the potential of L level of the signal input to the first wiring 1106 V1 (L), it is desirable when the potential of H level of the signal to V1 (H) to following potential. なお、第1のスイッチングトランジスタ1102のしきい値電圧をVth1、第2のスイッチングトランジスタ1103のしきい値電圧をVth2とする。 Incidentally, the threshold voltage of the first switching transistor 1102 Vth1, the threshold voltage of the second switching transistor 1103 and Vth2.

図12(B)で示したように、表示素子1105の画素電極の電位はVbとなっても、第1のスイッチングトランジスタ1102をオンにしておく必要がある。 As shown in FIG. 12 (B), the potential of the pixel electrode of the display element 1105 also becomes Vb, it is necessary to the first switching transistor 1102 is turned on. そのためV1(L)<Vb+Vth1とする。 For this reason and V1 (L) <Vb + Vth1. また、第2のスイッチングトランジスタ1103をオンにしておくためV1(L)<V4+Vth2とする。 Further, the V1 (L) <V4 + Vth2 order to keep the second switching transistor 1103 is turned on. 具体的には、例えば、V4=Vcomのときには、V1(L)はVcomより1〜8V低い電位であるとよい。 Specifically, for example, when V4 = Vcom is, V1 (L) is may is 1~8V potential lower than Vcom.

また、図12(C)で示したように、第1のスイッチングトランジスタ1102がオフするためには、V1(H)>(Vb+Vth1)とする。 Further, as shown in FIG. 12 (C), the order to the first switching transistor 1102 is turned off, and V1 (H)> (Vb + Vth1). つまり、他の画素へ信号電流の書き込みを行っているときに、第2の配線1107の電位はVbとなるため、この電位になったときにも選択しない画素は第1のスイッチングトランジスタ1102がオフしている必要があるからである。 That is, when performing a write of the signal current to the other pixels, since the potential of the second wiring 1107 becomes Vb, the first switching transistor 1102 pixels not selected even when it is the potential off This is because there is a need to be. また、第2のスイッチングトランジスタ1103がオフにしておくため、V1(H)>(V4+Vth2)とする。 The second switching transistor 1103 for keep off, and V1 (H)> (V4 + Vth2). 具体的には、例えば、V4=Vcomのときには、V1(H)はVcomより1〜8V高い電位であるとよい。 Specifically, for example, when V4 = Vcom is, V1 (H) may If it is 1~8V potential higher than Vcom.

よって、本実施の形態に示した画素構成によれば、信号書き込み動作時のトランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。 Therefore, according to the pixel structure shown in this embodiment, it is possible to prevent the by controlling the potential of the gate terminal of the transistor of the signal writing operation, thus a current flows to the display device in the signal writing operation .

また、図12に示した画素構成によれば、Pチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。 Further, according to the pixel structure shown in FIG. 12, it is possible to constitute a pixel only P-channel transistors, it is possible to simplify the manufacturing process.

また、本発明の構成によれば、信号書き込み動作時に|Vds|>|Vgs|にすることができ、信号書き込み動作時と発光動作時とでVdsの変動を小さくすることができ、トランジスタ1101の飽和領域での定電流特性(電流のフラット性)が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。 Further, according to the configuration of the present invention, at the time of signal writing operation | Vds |> | Vgs | it can be, it is possible to reduce the variation in Vds between the signal writing operation and the light emitting operation, the transistor 1101 even worse constant current characteristic in the saturation region (flatness of current), can be made substantially equal to the current value of the light emitting operation and the signal writing operation. 特に、トランジスタ1101の半導体層に非晶質半導体膜(例えばアモルファスシリコン)を用いると飽和領域での定電流特性(電流のフラット性)が悪くなってしまう場合がある。 In particular, there is a case where a constant current characteristic in the saturation region and the semiconductor layer of the transistor 1101 using an amorphous semiconductor film (e.g., amorphous silicon) (flatness of current) is degraded. よって、トランジスタ1101の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。 Therefore, it is possible to prevent display defects by applying the configuration of the present invention in case of using an amorphous semiconductor film as a semiconductor layer of the transistor 1101.

(実施の形態4) (Embodiment 4)
本実施の形態では、特に信号書き込み動作時と発光動作時のトランジスタのソースドレイン間電圧を小さくするための駆動方法を説明する。 In this embodiment, illustrating a driving method for particularly small source-drain voltage of the transistor at the time of the light emitting operation signal writing operation.

図1の画素を用いて説明する。 It will be described with reference to the pixel of FIG. 画素の接続構造については、実施の形態1で説明したのでここではその説明を省略する。 The connection structure of the pixel, where the already been described in the first embodiment a description thereof will be omitted.

本実施の形態においては、信号書き込み動作時において、発光動作時よりも対向電極110の電位を高くする。 In the present embodiment, at the time of signal writing operation, to increase the potential of the counter electrode 110 than the light emitting operation. そのときの対向電極110の電位は、信号書き込み動作時に表示素子105に順方向電流が流れないような電位であればよく、第3の配線108と同じでもいいし、第3の配線108よりも高い電位であってもよい。 The potential of the counter electrode 110 at this time, as long the display element 105 in the signal writing operation potential that does not forward current flows to good the same as that of the third wiring 108, than the third wiring 108 it may be a high potential.

さらに、信号書き込み動作時には、第1の配線106に信号を入力して第1のスイッチ102と第2のスイッチ103とをオンにする。 Further, at the time of signal writing operation, turning on the first switch 102 to input signal to the first wiring 106 and the second switch 103. そして、第2の配線107に流れる信号電流Idataがトランジスタ101に流れるようになるだけのゲートソース間電圧分の電荷を容量素子104に蓄積する。 Then, the signal current Idata flowing through the second wire 107 accumulates only the gate-source voltage of the charge to flow to the transistor 101 to the capacitor 104.

なお、このとき、トランジスタ101のゲート端子の接続された第4の配線109の電位を所定の電位にしておく。 At this time, leaving the potential of the fourth wiring 109 connected to the gate terminal of the transistor 101 to a predetermined potential.

次に、発光動作時には、第1の配線106に信号を入力して第1のスイッチ102と第2のスイッチ103とをオフにする。 Then, at the time of emission operation, turning off the first switch 102 to input signal to the first wiring 106 and the second switch 103. また、対向電極110の電位を信号書き込み動作時よりも低くする。 Further, lower than the signal writing operation the potential of the counter electrode 110.

すると、容量素子104はトランジスタ101に信号電流Idataが流れるだけのゲートソース間電圧を保持しているので、トランジスタ101に信号電流Idataとほぼ等しい電流が流れる。 Then, capacitor 104 is therefore holds the gate-source voltage of the flows only signal current Idata to the transistor 101, substantially equal current flows through the signal current Idata to the transistor 101. そして、その電流が表示素子105に流れる。 Then, the current flows in the display device 105.

このときの表示素子105の画素電極の電位は、対向電極110の電位よりも高くなる。 Potential of the pixel electrode of the display element 105 at this time is higher than the potential of the counter electrode 110. つまり、トランジスタ101のソース端子の電位は対向電極110の電位よりも高くなる。 That is, the potential of the source terminal of the transistor 101 is higher than the potential of the counter electrode 110.

よって、書き込み動作時にトランジスタ101のゲート端子に入力する電位を供給する第4の配線109の電位と、発光動作時に表示素子105の対向電極110に入力する電位とを適宜設定することにより、信号書き込み動作時と発光動作時のトランジスタ101の第1端子の電位の変動を小さくすることができる。 Therefore, the potential of the fourth wiring 109 for supplying a potential to be inputted during the write operation to the gate terminal of the transistor 101, by setting the potential appropriate for input to the counter electrode 110 of the display element 105 during light emission operation, signal writing it is possible to reduce the variation in the potential of the first terminal of the transistor 101 during the light emitting operation operation. つまり、トランジスタ101の第2端子の電位には所定の電位が入力されていることから、トランジスタ101の第1端子の電位を制御することにより、信号書き込み動作時と発光動作時において、トランジスタ101のドレイン・ソース間電圧の変動を小さくすることができる。 In other words, since the the potential of the second terminal of the transistor 101 is inputted with predetermined potentials by controlling the potential of the first terminal of the transistor 101, in the light emitting operation and the signal writing operation, the transistor 101 it is possible to reduce the variation in the drain-source voltage.

よって、トランジスタ101の飽和領域での定電流特性(電流のフラット性)が悪くなっても、信号書き込み動作時と発光動作時とで電流値の変動を小さくすることができるので、表示ムラを低減することができる。 Therefore, even worse constant current characteristic in the saturation region of the transistor 101 (flatness of current), it is possible to reduce the variation in the current value between the light emitting operation and the signal writing operation, reducing the display unevenness can do. 特に、画素のトランジスタの半導体層に非晶質半導体(例えばアモルファスシリコン)を用いている場合に定電流特性(電流のフラット性)が悪くなることが多いので、本実施の形態の駆動方法を適用すれば表示不良を防止することができる。 In particular, the constant current characteristics (flatness of current) is often poor in the case of using the amorphous semiconductor (for example, amorphous silicon) on a semiconductor layer of the transistor of the pixel, applying the driving method of this embodiment it is possible to prevent display defects if.

また、信号電流の大きさに合わせて画素の列毎に、第4の配線109に入力する電位を設定するのであれば、信号書き込み動作時と発光動作時とでトランジスタ101のドレイン・ソース間電圧の変動をより減らすことができる。 Furthermore, for each column in accordance with the size of the pixel signal current, if you set the potential to be supplied to the fourth wiring 109, the drain-source voltage of the transistor 101 in the light emitting operation and the signal writing operation it is possible to reduce more the change. よって、トランジスタ101を線形領域で動作させてもよい。 Therefore, it may be operated transistor 101 in a linear region.

(実施の形態5) (Embodiment 5)
本実施の形態では、本発明の画素の適用可能な表示装置の駆動方法の一形態について図40に示すタイミングチャートを用いて説明する。 In this embodiment, it will be described with reference to a timing chart shown in FIG. 40 An embodiment of a driving method applicable display device having the pixel of the present invention. また、そのときの駆動方法が適用可能な本発明の画素構成について説明する。 Further, described pixel structure of a driving method is the present invention applicable at that time.

横方向は時間経過を表し、縦方向は走査線の走査行数を表している。 A horizontal direction indicates time passage while a longitudinal direction indicates the number of scan lines scan lines.

画像表示を行うとき、書き込み動作と発光動作とが繰り返し行われる。 When image display is performed, light emission operation are repeated a write operation. 一画面(1フレーム)分の書き込み動作と発光動作を行う期間を1フレーム期間という。 It referred to as one frame period period for one screen (one frame) of the write operation and the emission operation. 1フレーム分の信号の処理について特に限定はないが、画像をみる人がちらつき(フリッカ)を感じないように少なくとも1秒間に60回程度とすることが好ましい。 No particular limitation on the process for one frame of the signal, but is preferably about 60 times a second so that a person who watches the image does not find flickering.

本実施の形態の表示装置は書き込み動作によって、画素毎の階調に従ったビデオ信号が画素に書き込まれる。 By the display device write operation in the present embodiment, a video signal in accordance with the gradation of each pixel is written to the pixel. つまりアナログの信号が画素に書き込まれる。 That analog signal is written to the pixel. このビデオ信号は信号電流である。 The video signal is a signal current.

そして、発光期間において、そのビデオ信号を保持することによって階調を表現する。 Then, during the light emission period, a gray scale is expressed by holding the video signal. ここで、本実施の形態の画素を有する表示装置は、消去動作により、画素に書き込まれた信号を消去する。 Here, the display device having the pixel of this embodiment, by the erasing operation, erasing signal written into the pixel. すると、次のフレーム期間までは消去期間が設けられる。 Then, until the next frame period is erasing period is provided. つまり、黒表示が挿入されることにより残像が見えにくくなる。 That is, the residual image is less visible by the black display is inserted. こうして、動画特性の向上を図ることができる。 Thus, it is possible to improve the moving image characteristics.

本実施の形態の駆動方法が適用可能な画素構成について説明する。 The driving method of this embodiment will be described applicable pixel configuration. そのため、本実施の形態の画素としては、走査することにより画素を強制的に非点灯にする手段を有していればよい。 Therefore, as the pixel of this embodiment, it may have a means to force the non-lighting pixels by scanning. そのような手段としては、例えば図1に示す画素であれば、第3の配線108からトランジスタ101を介して表示素子105の対向電極110までの間の電流の経路を非導通にすればよい。 Such means, for example, if a pixel shown in FIG. 1, may be a current path until the opposite electrode 110 of the third display device 105 from the wiring 108 through the transistor 101 of the non-conductive.

そのためには大きく分けて二つの方法がある、一つ目の方法としては、第3の配線108からトランジスタ101を介して表示素子105の対向電極110までの間の電流の経路に新たにスイッチを設ける。 Therefore there are two methods roughly divided into, as the method of First, the new switch in the path of current until the counter electrode 110 of the third display device 105 from the wiring 108 through the transistor 101 of the provided. そして、画素の一行ずつ走査してそのスイッチをオフにすることにより、第3の配線108からトランジスタ101を介して表示素子105の対向電極110までの間の電流の経路を非導通にする。 Then, by turning off the switch by scanning line by line of pixels, the current path between the third wire 108 to the opposite electrode 110 of the display device 105 via the transistor 101 nonconductive.

そのような構成の一例を図42に示す。 An example of such an arrangement is shown in Figure 42. なお、図1の画素と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, when common with the pixel 1 will be omitted by common reference numerals.

図42の構成では、図1の構成において、トランジスタ101の第2端子と第3の配線108との間に第3のスイッチ4201が接続されている。 In the configuration of FIG. 42, in the configuration of FIG. 1, the third switch 4201 is connected between the second terminal and the third wiring 108 of the transistor 101. そして、第3のスイッチ4201のオンオフは第5の配線4202に入力される信号によって制御される。 The on-off of the third switch 4201 is controlled by a signal input to the fifth wiring 4202. なお、スイッチを設ける箇所は図42の構成に限られず、トランジスタ101の第1端子と表示素子105の画素電極との接続点をノード4203とすると、ノード4203とトランジスタ101の第1端子との間にスイッチを接続してもいいし、ノード4203と表示素子105の画素電極との間にスイッチを接続してもいい。 Incidentally, portions to provide a switch is not limited to the configuration of FIG. 42, between when the connection point between the pixel electrode of the first terminal and the display device 105 of the transistor 101 and node 4203, the first terminal node 4203 and the transistor 101 you can either connect the switch to, good to connect the switch between the pixel electrode node 4203 and the display device 105.

また、二つ目の方法としては、画素の一行ずつ走査してトランジスタ101を強制的にオフにする。 As a method for second, to force off the transistor 101 by scanning line by line of pixels. そのため、容量素子104に蓄積した電荷を放電する手段を有しているか、または、トランジスタ101のゲート端子に電位を入力する手段を有している必要がある。 Therefore, if a means for discharging the charge accumulated in the capacitor 104, or, it is necessary to have a means for inputting a potential to the gate terminal of the transistor 101.

まず、容量素子104に蓄積した電荷を放電する手段を有している画素の一例を図38に示す。 First, an example of a pixel having a means for discharging the charge accumulated in the capacitor 104 in FIG. 38. なお、図1の画素と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, when common with the pixel 1 will be omitted by common reference numerals. 図38では、容量素子104と並列に第3のスイッチ3801が接続されている。 In Figure 38, the third switch 3801 is connected in parallel with the capacitor 104. そして、第3のスイッチ3801のオンオフは第5の配線3802に入力される信号によって制御される。 The on-off of the third switch 3801 is controlled by a signal input to the fifth wiring 3802. つまり、第3のスイッチ3801がオンするとトランジスタ101のゲートと第1端子間が短絡する。 That is, when the third switch 3801 is turned on between the gate and the first terminal of the transistor 101 are short-circuited. すると、容量素子104で保持されていたトランジスタ101のゲートソース間電圧を0Vにすることができる。 Then, it is possible to make the gate-source voltage of the transistor 101 which is held by the capacitor 104 to 0V. こうして、トランジスタ101をオフにすることができる。 Thus, it is possible to turn off the transistor 101.

なお、図5の構成や図49の構成によっても画素の一行ずつ走査して容量素子104に蓄積した電荷を放電することができる。 Incidentally, it is possible to discharge the charge accumulated in the capacitor 104 also scanned line by line of pixels by the configuration of the configuration and Figure 49 of FIG. その場合には、第5の配線501に供給する信号により第2のスイッチ103をオンにする。 In this case, to turn on the second switch 103 by signal supplied to the fifth wiring 501. 第1のスイッチ102をオフにした状態で第2のスイッチ103をオンにすると、トランジスタ101を介して容量素子104に蓄積された電荷を放電し、トランジスタ101をオフにすることができる。 When you turn the second switch 103 while turning off the first switch 102 to discharge the charge accumulated in the capacitor 104 through the transistor 101, it is possible to turn off the transistor 101.

また、トランジスタ101のゲート端子に電位を入力する手段を有している画素の一例を図39に示す。 Further, an example of a pixel having a means for inputting a potential to the gate terminal of the transistor 101 in FIG. 39. なお、図1の画素と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, when common with the pixel 1 will be omitted by common reference numerals. 図39では、トランジスタ101のゲート端子と第5の配線3902との間に整流素子3901を接続する。 In Figure 39, connect the rectifier element 3901 between the gate terminal and the fifth wiring 3902 of the transistor 101. なお、整流素子3901は、トランジスタ101のゲート端子から第5の配線3902に電流が流れる方向を順方向電流とするように接続されている。 Incidentally, the rectifying element 3901 is connected to the gate terminal of the transistor 101 to the direction in which a current flows to the fifth wiring 3902 and the forward current. 第5の配線3902はトランジスタ101を強制的にオフにするときだけLレベルの信号が入力され、それ以外はHレベルの信号を入力する。 The fifth wiring 3902 by L-level signal is input when the force off the transistor 101, the other inputs the H level signal. すると、第5の配線3902がHレベルのときには、整流素子3901には電流が流れず、Lレベルになるとトランジスタ101から第5の配線3902へ電流が流れる。 Then, when the fifth wiring 3902 is at the H level, no current flows through the rectifying element 3901, a current flows becomes the L level from the transistor 101 to the fifth wiring 3902. そして、トランジスタ101のゲート端子の電位は第5の配線3902のLレベルの電位から整流素子3901の順方向しきい値電圧分高い電位となる。 Then, the potential of the gate terminal of the transistor 101 becomes forward threshold voltage of a high potential of the rectifying element 3901 from the L-level potential of the fifth wiring 3902. このときトランジスタ101を介して容量素子104の第2電極にも電荷が蓄積される。 In this case the charge to the second electrode of the capacitor 104 through the transistor 101 is accumulated. そして、トランジスタ101の第1端子の電位も高くなる。 Then, the higher the potential of the first terminal of the transistor 101. こうしてトランジスタ101を強制的にオフにすることができる。 Thus it is possible to forcibly turn off the transistor 101.

また、ゲート端子に電位を入力する手段を有している画素の他の例として、図5の画素構成でもよい。 As another example of a pixel having a means for inputting a potential to the gate terminal may be a pixel configuration in FIG. その場合には、第5の配線501に信号を入力して第2のスイッチ103をオンにすれば、トランジスタ101を介して容量素子104の第2電極に電荷が蓄積され、トランジスタ101はオフする。 In that case, if the second switch 103 is turned on by inputting a signal to the fifth wiring 501, the charge to the second electrode of the capacitor 104 through the transistor 101 is accumulated, the transistor 101 is turned off .

また、ゲート端子に電位を入力する手段を有している画素の他の例を図41に示す。 Further, another example of a pixel having a means for inputting a potential to the gate terminal in FIG. 41. なお、図1の画素と共通するところは共通の符号を用いてその説明を省略する。 Incidentally, when common with the pixel 1 will be omitted by common reference numerals. 図41では、トランジスタ101のゲート端子と表示素子105の対向電極110との間に第3のスイッチ4101が接続されている。 In Figure 41, the third switch 4101 is connected between the counter electrode 110 of the gate terminal and the display device 105 of the transistor 101. 第3のスイッチ4101と表示素子105の対向電極110とは配線4103で接続されている。 The counter electrode 110 of the third switch 4101 and the display device 105 are connected by a wiring 4103. なお、第3のスイッチ4101のオンオフは第5の配線4102に信号を入力することにより制御する。 Note that off of the third switch 4101 is controlled by inputting a signal to the fifth wiring 4102. 第5の配線4102に信号を入力して第3のスイッチ4101をオンにすれば、トランジスタ101を介して容量素子104の電荷が放電され、トランジスタ101はオフする。 If you turn on the third switch 4101 to input signal to the fifth wiring 4102, a charge of the capacitor 104 through the transistor 101 is discharged, the transistor 101 is turned off.

なお、図41のような画素を有する表示パネルの断面構造について図43を用いて説明する。 Note that described with reference to FIG. 43 cross-sectional structure of a display panel having a pixel as shown in FIG. 41.

基板4301上に下地膜4302を有している。 And a base film 4302 on a substrate 4301. 基板4301としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。 The substrate 4301 may be a glass substrate, a quartz substrate, a plastic substrate, an insulating substrate of the ceramic substrate or the like, a metal substrate, a semiconductor substrate or the like. 下地膜4302はCVD法やスパッタ法により形成することができる。 Base film 4302 can be formed by a CVD method or a sputtering method. 例えばSiH 、N O、NH を原料に用いたCVD法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。 For example SiH 4, N 2 O, and NH 3 silicon oxide film formed by a CVD method using a raw material, can be applied a silicon nitride film, a silicon oxynitride film, or the like. また、これらの積層を用いても良い。 It is also possible to use these layers. なお、下地膜4302は基板4301から不純物が半導体層に拡散することを防ぐために設けるものであり、基板4301にガラス基板や石英基板を用いている場合には下地膜4302は設けなくてもよい。 Note that the base film 4302 are those provided to prevent diffusion into the semiconductor layer is an impurity from the substrate 4301, in the case of using a glass substrate or a quartz substrate in the substrate 4301 need not be provided under film 4302.

下地膜4302上に島状の半導体層を有する。 Having an island-shaped semiconductor layer over the base film 4302. 半導体層にはN型のチャネルが形成されるチャネル形成領域4303、ソース領域又はドレイン領域となる不純物領域4304、低濃度不純物領域(LDD領域)4305が形成されている。 A channel forming region 4303 N-type channel is formed in the semiconductor layer, an impurity region 4304 becomes a source region or a drain region, low concentration impurity regions (LDD regions) 4305 is formed. そして、チャネル形成領域4303上にゲート絶縁膜4306を介してゲート電極4307を有している。 Then, and a gate electrode 4307 through the gate insulating film 4306 over the channel formation region 4303. ゲート絶縁膜4306としてはCVD法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。 As the gate insulating film 4306 can be used a silicon oxide film formed by a CVD method or a sputtering method, a silicon nitride film, a silicon oxynitride film, or the like. また、ゲート電極4307としてはアルミニウム(Al)膜、銅(Cu)膜、アルミニウム又は銅を主成分とする薄膜、クロム(Cr)膜、タンタル(Ta)膜、窒化タンタル(TaN)膜、チタン(Ti)膜、タングステン(W)膜、モリブデン(Mo)膜等を用いることができる。 Further, aluminum (Al) film as the gate electrode 4307, a copper (Cu) film, a thin film composed mainly of aluminum or copper, chromium (Cr) film, tantalum (Ta) film, tantalum nitride (TaN) film, a titanium ( Ti) film, a tungsten (W) film can be used molybdenum (Mo) film or the like.

ゲート電極4307の脇にはサイドウォール4322が形成されている。 Sidewalls 4322 are formed on the sides of the gate electrode 4307. ゲート電極4307を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール4322を形成することができる。 Silicon compound so as to cover the gate electrode 4307, for example, a silicon oxide film, after forming a silicon film or a silicon oxynitride film nitride, it is possible to form the sidewalls 4322 are etched back.

なお、LDD領域4305はサイドウォール4322の下部に位置している。 Incidentally, LDD regions 4305 are located in the lower portion of the sidewall 4322. つまり、自己整合的にLDD領域4305が形成されている。 That is, a self-aligned manner LDD region 4305 is formed. なお、サイドウォール4322は、LDD領域4305を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。 Note that the sidewall 4322 is a than is provided in order to form an LDD region 4305 in a self-aligned manner, may not necessarily be provided.

ゲート電極4307、サイドウォール4322およびゲート絶縁膜4306上には第1の層間絶縁膜を有している。 Gate electrode 4307, on the sidewalls 4322 and the gate insulating film 4306 has a first interlayer insulating film. 第1の層間絶縁膜は下層に無機絶縁膜4318、上層に樹脂膜4308を有している。 The first interlayer insulating film inorganic insulating film 4318 in the lower layer, and a resin film 4308 in the upper layer. 無機絶縁膜4318としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。 As the inorganic insulating film 4318, it is possible to use a silicon nitride film, a silicon oxide film, a film of silicon oxynitride film, or their laminated. 樹脂膜4308としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。 As the resin film 4308 can be formed using polyimide, polyamide, acrylic, polyimide amide, epoxy, or the like.

第1の層間絶縁膜上には、第1の電極4309、第2の電極4324、第3の電極4320及び第4の電極4321を有し、第1の電極4309はコンタクトホールを介して不純物領域4304と電気的に接続されている。 On the first interlayer insulating film, the first electrode 4309, second electrode 4324, a third electrode 4320, and the fourth electrode 4321, a first electrode 4309 through the contact hole impurity regions 4304 is electrically connected to the. また、第2の電極4324はコンタクトホールを介して不純物領域4304と電気的に接続されている。 The second electrode 4324 is electrically connected to the impurity region 4304 through a contact hole. また、第3の電極4320はコンタクトホールを介してゲート電極4307と電気的に接続されている。 Further, the third electrode 4320 is electrically connected to the gate electrode 4307 through the contact hole. また、第4の電極4321は、コンタクトホールを介して不純物領域4304と電気的に接続されている。 The fourth electrode 4321 is electrically connected to the impurity region 4304 through a contact hole. そして、第3の電極4320と第4の電極4321とは電気的に接続されている。 Then, a third electrode 4320 and the fourth electrode 4321 is electrically connected. 第1の電極4309及び第2の電極4324としては、チタン(Ti)膜やアルミニウム(Al)膜や銅(Cu)膜やTiを含むアルミニウム膜をなどを用いることができる。 As the first electrode 4309 and second electrode 4324, and the like can be used titanium (Ti) film and an aluminum (Al) film or a copper (Cu) aluminum film containing film or Ti. なお、第1の電極4309、第2の電極4324、第3の電極4320及び第4の電極4321と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。 Note that the first electrode 4309, second electrode 4324 may be performed using a low-resistance copper when the third electrode 4320 and the fourth electrode 4321 and provided wiring such as a signal line in the same layer.

第1の電極4309、第2の電極4324、第3の電極4320、第4の電極4321および第1の層間絶縁膜上に第2の層間絶縁膜4310を有する。 The first electrode 4309, a second electrode 4324, a third electrode 4320, a second interlayer insulating film 4310 to the fourth electrode 4321 and the first interlayer insulating film. 第2の層間絶縁膜4310としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。 As the second interlayer insulating film 4310, it is possible to use an inorganic insulating film, a resin film, or these multilayer. 無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。 As the inorganic insulating film may be a silicon nitride film, a silicon oxide film, a film silicon oxynitride film, or these are stacked. 樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。 As the resin film, polyimide, polyamide, acrylic, polyimide amide, epoxy, or the like.

第2の層間絶縁膜4310上には画素電極4311および配線4319を有している。 On the second interlayer insulating film 4310 has a pixel electrode 4311 and the wiring 4319. 画素電極4311および配線4319は同じ材料により形成されている。 Pixel electrode 4311 and the wiring 4319 are formed of the same material. つまり、同じ層に同時に形成されている。 That is, simultaneously formed in the same layer. 画素電極4311や配線4319に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 As a material used for the pixel electrode 4311 and the wiring 4319, it is preferable to use a material having a high work function. 例えば、窒化チタン(TiN)膜、クロム(Cr)膜、タングステン(W)膜、亜鉛(Zn)膜、プラチナ(Pt)膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。 For example, titanium nitride (TiN) film, a chromium (Cr) film, a tungsten (W) film, a zinc (Zn) film, other single-layer film such as platinum (Pt) film, a film mainly comprising titanium nitride and aluminum lamination with, can be a three-layer structure of the film and a titanium nitride film composed mainly of titanium film and aluminum nitride. なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。 When a laminated structure, resistance as a wiring is low, favorable ohmic contact, and can serve as an anode. 光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。 It is possible to form an anode which does not transmit light by using a metal film which reflects light.

画素電極4311および配線4319の端部を覆うように絶縁物4312を有する。 An insulator 4312 to cover the end portion of the pixel electrode 4311 and the wiring 4319.
例えば、絶縁物4312としては、ポジ型の感光性アクリル樹脂膜を用いることができる。 For example, the insulator 4312 may be used a positive type photosensitive acrylic resin film.

画素電極4311上に有機化合物を含む層4313が形成され、有機化合物を含む層4313の一部は絶縁物4312上に重なっている。 Layer 4313 containing an organic compound is formed over the pixel electrode 4311, a part of the layer 4313 containing an organic compound overlying the insulator 4312. なお、有機化合物を含む層4313は、配線4319上には形成されていない。 The layer 4313 containing an organic compound is not formed on the wiring 4319.

有機化合物を含む層4313、絶縁物4312および配線4319上に対向電極4314を有している。 Layer 4313 containing an organic compound, and a counter electrode 4314 on the insulator 4312 and the wiring 4319. 対向電極4314に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。 As a material used for the counter electrode 4314, it is desirable to use a material having a small work function. 例えば、アルミニウム(Al)、銀(Ag)、リチウム(Li)、カルシウム(Ca)、若しくはこれらの合金又は、MgAg、MgIn、AlLi、CaF 、若しくはCa などの金属薄膜を用いることができる。 For example, aluminum (Al), silver (Ag), lithium (Li), calcium (Ca), or alloys thereof or, MgAg, MgIn, AlLi, be a metal thin film such as CaF 2, or Ca 3 N 2 it can. こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。 It is possible to form a cathode which can transmit light in this way using a thin metal film.

対向電極4314と画素電極4311とにより有機化合物を含む層4313が挟まれた領域では発光素子4316が形成されている。 A layer 4313 containing an organic compound and a counter electrode 4314 and the pixel electrode 4311 is sandwiched region light emitting element 4316 is formed.

また、絶縁物4312により有機化合物を含む層4313が隔離されている領域では、接合部4317が形成され、対向電極4314と配線4319とが接している。 Further, in a region where the layer 4313 containing an organic compound is isolated by an insulator 4312, the joint 4317 is formed, it is in contact with the counter electrode 4314 and the wiring 4319. よって、配線4319が対向電極4314の補助電極として機能し、対向電極4314を低抵抗化することができる。 Therefore, it is possible to wire 4319 functions as an auxiliary electrode of the counter electrode 4314 to reduce the resistance of the counter electrode 4314. よって、対向電極4314の膜厚を薄くすることができ、透過率を高くすることができる。 Therefore, it is possible to reduce the thickness of the opposite electrode 4314, it is possible to increase the transmittance. したがって、発光素子4316から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。 Accordingly, in a top emission structure in which light is extracted obtained from the light-emitting element 4316 from the top, it is possible to obtain a higher luminance.

なお、対向電極4314をより低抵抗化するため、金属薄膜と透明導電膜(例えば、ITO(インジウムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いてもよい。 In order to lower the resistance of the counter electrode 4314, a metal thin film and a transparent conductive film (e.g., ITO (indium tin oxide), indium zinc oxide (IZO), zinc oxide (ZnO), etc.) using a lamination with the it may be. こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。 Thus a thin metal film, it is possible to form a cathode which can transmit light by using a transparent conductive film having transparency.

つまり、トランジスタ4315が図41の画素のトランジスタ101であり、トランジスタ4323が図41の画素の第3のスイッチ4101の機能を果たすトランジスタである。 That is, the transistor 4315 is a transistor 101 of the pixel in FIG. 41, a transistor transistor 4323 functions of the third switch 4101 of the pixels of Figure 41. また、対向電極4314が図41の画素における表示素子105の対向電極110である。 The counter electrode 4314 is the opposite electrode 110 of the display element 105 in the pixel in FIG 41. また、配線4319が図41の画素における配線4103である。 The wiring 4319 is a wiring 4103 in the pixel in FIG. 41.

また、図43を用いて説明した構造の表示パネルは他の画素構造を有する場合にも適用することができる。 The display panel structure described with reference to FIG. 43 can be applied to a case having other pixel structures. 例えば、トランジスタ4315が図48のトランジスタ101又は図49のトランジスタ101、トランジスタ4323が図48の第2のスイッチ103の機能を果たすトランジスタ又は図49の第2のスイッチ103として機能するトランジスタである。 For example, a transistor which transistor 4315 functions as a second switch 103 of the transistor 101, the transistor 4323 functions of the second switch 103 of FIG. 48 transistors or Figure 49 of the transistor 101 or 49 in FIG. 48. なお、電極4324が図48の第4の配線109又は図49の第4の配線109とし、配線4319が図48の第5の配線4801又は図49の第6の配線4901としてもよいし、配線4319が図48の第4の配線109及び第5の配線4801の機能を果たす配線、又は図49の第4の配線109及び第6の配線4901の機能を果たす配線としてもよい。 The electrode 4324 is a fourth wire 109 of the fourth wiring 109 or 49 in FIG. 48, the wiring 4319 is may be used as the sixth wiring 4901 of the fifth wiring 4801 or Figure 49 of FIG. 48, lines 4319 may be a fourth function to perform wiring of the wiring 109 and the fifth wiring 4801, or the fourth function to perform wiring of the wiring 109 and the sixth wiring 4901 in FIG. 49 in FIG. 48.

なお、図43で説明した構造の表示パネルは対向電極4314の膜を薄くすることができ、上面から射出する光の透光性がよい。 The display panel structure described in FIG. 43 can be made thin film of the counter electrode 4314, it is translucency of the light emitted from the upper surface. よって、上面からの輝度が高くすることができる。 Therefore, it is possible to increase the brightness of the top surface. また、対向電極4314と配線4319を接続することにより、対向電極4314及び配線4319を低抵抗化することができる。 Also, by connecting the wiring 4319 and the counter electrode 4314 can reduce the resistance of the counter electrode 4314 and the wiring 4319. よって、消費電力の低減を図ることができる。 Therefore, it is possible to reduce power consumption.

また、図2の画素構成を有する表示装置によっても、トランジスタ101を強制的にオフにすることが可能である。 Also, the display device having the pixel configuration of FIG. 2, it is possible to forcibly turn off the transistor 101. その場合の駆動方法を以下において説明する。 The driving method in this case will be described below.

図44に示すように、1水平期間を2つに分割する。 As shown in FIG. 44, dividing one horizontal period into two. ここでは、前半が書き込み時間、後半が消去時間として説明する。 Here, the first half of the write time, the second half will be described as an erase time. そして、分割された水平期間内で、各々の走査線を選択し、そのときに対応する信号を信号線に入力する。 Then, in a divided horizontal period, select each of the scanning lines, and inputs a signal corresponding to the time the signal line. 例えば、ある1水平期間において、前半はi行目を選択し、後半はj行目を選択する。 For example, in a certain horizontal period, the first half select i-th row, is selected in the latter half of the j-th row. すると、1水平期間において、あたかも同時に2行分を選択したかのように動作させることが可能となる。 Then, in one horizontal period, it is possible to operate as if the two rows are selected at one time. つまり、それぞれの1水平期間の前半の書き込み時間を用いて、書き込み時間Tb1〜Tb4に信号線から画素へビデオ信号を書き込む。 In other words, by using the write time of the first half of each one horizontal period, and writes the video signal from the signal line to the write time Tb1~Tb4 to the pixel. そして、このときの1水平期間の後半の消去時間には画素を選択しない。 Then, a pixel is not selected in the erase time of the second half of one horizontal period at this time. また、別の1水平期間の後半の消去時間を用いて消去時間Teに信号線から画素へ消去信号を入力する。 Further, it inputs the erase signal to the pixel from the signal line to the erasing time Te using erasing time of the second half of another horizontal period. このときの1水平期間の前半の書き込み時間には画素を選択しない。 A pixel is not selected in the write time of the first half of one horizontal period at this time. このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。 By doing so, it is possible to provide a display device having a high aperture ratio pixel, it is possible to improve the yield.

このような画素を有する表示装置の一例を図45に示す。 An example of a display device having such a pixel shown in FIG. 45. 信号線駆動回路4501、第1の走査線駆動回路4502、第2の走査線駆動回路4505、画素部4503を有し、画素部4503には画素4504が走査線G1〜Gmと信号線S1〜Snに対応してマトリクスに配置されている。 Signal line driver circuit 4501, a first scan line driver circuit 4502, the second scan line driver circuit 4505, a pixel portion 4503, the scanning line G1~Gm pixel 4504 to the pixel portion 4503 and the signal line S1~Sn They are arranged in matrix corresponding to. 第1の走査線駆動回路に4502には、パルス出力回路4506を有し、走査線G1〜Gmのそれぞれとパルス出力回路4506との間にスイッチ4508が接続されている。 The 4502 to the first scan line driver circuit includes a pulse output circuit 4506, the switch 4508 is connected between each of the scanning lines G1~Gm a pulse output circuit 4506. また、第2の走査線駆動回路に4505には、パルス出力回路4507を有し、走査線G1〜Gmのそれぞれとパルス出力回路4507との間にスイッチ4509が接続されている。 Also, the 4505 to the second scan line driver circuit includes a pulse output circuit 4507, the switch 4509 is connected between each pulse output circuit 4507 of the scan lines G1 through Gm.

なお、走査線Gi(走査線G1〜Gmのいずれか一)は図2の第1の配線106に相当し、信号線Sj(信号線S1〜Snのうちいずれか一)は図2の第2の配線107に相当する。 Incidentally, (one of the scan lines G1 through Gm) scan line Gi corresponds to the first wiring 106 in FIG. 2, (one of the signal lines S1 to Sn) signal line Sj second 2 It corresponds to the wiring 107.

第1の走査線駆動回路4502には、クロック信号(G_CLK)、クロック反転信号(G_CLKB)、スタートパルス信号(G_SP)、制御信号(WE)などの信号が入力される。 The first scan line driver circuit 4502, a clock signal (G_CLK), a clock inverted signal (G_CLKB), a start pulse signal (G_SP), signals such as a control signal (WE) is input. そして、それらの信号にしたがって、選択する画素行の第1の走査線Gi(第1の走査線G1〜Gmのうちいずれか一)に画素を選択する信号を出力する。 Then, according to their signal, and outputs a signal for selecting the pixel to (any one of the first scan line G1 through Gm) first scan line Gi of the pixel row to be selected. なお、このときの信号は図37のタイミングチャートに示すように1水平期間の前半に出力されるパルスである。 The signal at this time is a pulse which is output in the first half of one horizontal period as shown in the timing chart of FIG 37. そして、制御信号(WE)によってスイッチ4508のオンオフが制御され、パルス出力回路4506と走査線G1〜Gmとを導通又は非導通にすることができる。 Then, the control signal (WE) off of the switch 4508 is controlled by, it can be conductive or non-conductive and the scanning line G1~Gm the pulse output circuit 4506.

第2の走査線駆動回路4505には、クロック信号(R_CLK)、クロック反転信号(R_CLKB)、スタートパルス信号(R_SP)、制御信号(WE')などの信号が入力される。 The second scan line driver circuit 4505, a clock signal (R_CLK), a clock inverted signal (R_CLKB), a start pulse signal (R_SP), signals such as control signals (WE ') is input. そして、それらの信号にしたがって、選択する画素行の第2の走査線Ri(第2の走査線R1〜Rmのうちいずれか一)に信号を出力する。 Then, according to their signal, and outputs a signal to (any one of the second scan lines R1 to Rm) second scan line Ri of a pixel row to be selected. なお、このときの信号は図37のタイミングチャートに示すように1水平期間の後半に出力されるパルスである。 The signal at this time is a pulse which is outputted in the latter half of one horizontal period as shown in the timing chart of FIG 37. そして、制御信号(WE')によってスイッチ4509のオンオフが制御され、パルス出力回路4507と走査線G1〜Gmとを導通又は非導通にすることができる。 Then, the control signal (WE ') off of the switch 4509 is controlled by, it can be conductive or non-conductive and the pulse output circuit 4507 and the scanning line G1 through Gm. なお、スイッチ4508とスイッチ4509とは一方が導通のとき他方は非導通となる。 Incidentally, the other when one is a switch 4508 and the switch 4509 is in the conduction becomes non-conductive.

また、信号線駆動回路4501には、クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Digital Video Data)、制御信号(WE)などの信号が入力される。 Further, the signal line driver circuit 4501, a clock signal (S_CLK), a clock inverted signal (S_CLKB), a start pulse signal (S_SP), a video signal (Digital Video Data), a signal such as a control signal (WE) is input . そして、それらの信号にしたがって、各信号線S1〜Snへそれぞれ各列の画素に応じたビデオ信号を出力する。 Then, according to their signal, respectively and outputs a video signal corresponding to the pixels of each column to the respective signal lines S1 to Sn.

よって、信号線S1〜Snに入力されたビデオ信号は、第1の走査線駆動回路4502から走査線Gi(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素4504に書き込まれる。 Thus, the video signal inputted to the signal line S1~Sn the first pixel row selected by a signal inputted to the (one of the scan lines G1 through Gm) scan line Gi of the scanning line driver circuit 4502 It is written to the pixel 4504 of each column of. そして、各走査線G1〜Gmにより各画素行が選択され、全ての画素4504に各画素4504に対応したビデオ信号が書き込まれる。 Then, each pixel row is selected by the scanning lines G1 through Gm, the video signal corresponding to each pixel 4504 to all the pixels 4504 are written. そして、各画素4504は書き込まれたビデオ信号のデータを一定期間保持する。 Each pixel 4504 holds constant data of the written video signal period. 各画素4504は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持することができる。 Each pixel 4504, by holding constant the data of the video signal period, it is possible to maintain the state of lighting or non-lighting.

また、第2の走査線駆動回路4505から走査線Gi(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素4504には、画素を非点灯とする信号(消去信号ともいう)が信号線S1〜Snから書き込まれる。 The second scan line driver circuit scanning lines from 4505 Gi pixel 4504 of each column of the pixel row selected by a signal inputted to the (scan line any one of the G1 through Gm), non-lighting pixels a signal (also referred to as a cancellation signal) is written from the signal line S1 to Sn. そして、各走査線G1〜Gmにより各画素行を選択することで、非点灯期間を設定することができる。 Then, by selecting each pixel row by the scanning lines G1 through Gm, it is possible to set the non-lighting period. 例えば、第2の走査線駆動回路4505から走査線Giに入力された信号によってi行目の画素が選択される時間は、信号線S1〜Snを、図2の画素の第4の配線109の電位と同じ電位とする。 For example, the time the pixel in the i-th row is selected by the second signal input to the scan line Gi of the scanning line driver circuit 4505, the signal line S1 to Sn, the pixels 2 of the fourth wiring 109 the same potential as the potential. なお、このとき信号線S1〜Snをフローティングにしてもよい。 It is also possible to the time signal lines S1~Sn floating.

したがって、本発明の表示装置によれば、ある画素行に着目して、その画素行にすでに入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減らすことができ、消費電力の低減を図ることができる。 Therefore, according to the display device of the present invention, by paying attention to a certain pixel row, signals already input to the pixel row, if the same as the signal that is intended to be input, the signal to the pixel row it is possible to avoid entering, it is possible to reduce the number of charging and discharging of the scanning lines and signal lines, it is possible to reduce power consumption.

(実施の形態6) (Embodiment 6)
本実施の形態では、実施の形態1、実施の形態2及び実施の形態3で示した画素構成を有する表示パネルの構成について図22(a)、(b)を用いて説明する。 In the present embodiment, FIG. 22 structure of a display panel having the pixel configuration shown in Embodiment Mode 1, Embodiment 2 and Embodiment 3 Embodiment (a), is described with reference to (b).

なお、図22(a)は、表示パネルを示す上面図、図22(b)は図22(a)をA−A'で切断した断面図である。 Incidentally, FIG. 22 (a) is a top view of the display panel, FIG. 22 (b) is a sectional view taken along FIG. 22 (a) at A-A '. 点線で示された信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203、第2の走査線駆動回路2206を有する。 The signal line driver circuit 2201 shown by a dotted line, the pixel portion 2202, a first scan line driver circuit 2203, a second scan line driver circuit 2206. また、封止基板2204、シール材2205を有し、シール材2205で囲まれた内側は、空間2207になっている。 Further, a sealing substrate 2204, have a sealing material 2205, a portion surrounded by the sealant 2205 is a space 2207.

なお、配線2208は第1の走査線駆動回路2203、第2の走査線駆動回路2206及び信号線駆動回路2201に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)2209からビデオ信号、クロック信号、スタート信号等を受け取る。 Note that the wiring 2208 is a wiring for transmitting signals to be input to the first scan line driver circuit 2203, the second scan line driver circuit 2206 and the signal line driver circuit 2201, and an external input terminal FPC (Flexible printed circuit) video signals from the 2209 a clock signal, a start signal, and the like. FPC2209と表示パネルとの接続部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)2219がCOG(Chip On Glass)等で実装されている。 FPC2209 the IC chip on the connection portion between the display panel 2219 (or memory circuit, a semiconductor chip such as a buffer circuit is formed) is mounted by COG (Chip On Glass) or the like. なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。 Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. 本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。 The display device in this specification includes not only a display panel itself but also a state where an FPC or a PWB is attached. また、ICチップなどが実装されたものを含むものとする。 Also intended to include those such as IC chip is mounted.

次に、断面構造について図22(b)を用いて説明する。 It will now be described with reference to FIG. 22 (b) cross-sectional structure. 基板2210上には画素部2202とその周辺駆動回路(第1の走査線駆動回路2203、第2の走査線駆動回路2206及び信号線駆動回路2201)が形成されているが、ここでは、信号線駆動回路2201と、画素部2202が示されている。 On the substrate 2210 as the pixel portion 2202 that peripheral driver circuits (the first scan line driver circuit 2203, the second scan line driver circuit 2206 and the signal line driver circuit 2201) are formed, wherein the signal line a driving circuit 2201, the pixel portion 2202 are shown.

なお、信号線駆動回路2201はNチャネル型TFT2220やNチャネル型TFT2221のように単極性のトランジスタで構成されている。 Note that the signal line driver circuit 2201 is constituted by transistors having as N-channel type TFT2220 and N-channel type TFT2221. なお、画素構成には図2や図13や図14や図15の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。 Note that the pixel structure can be configured pixel transistors having by applying the pixel structure of FIG. 2 or FIG. 13 or FIG. 14 and FIG. 15. よって、周辺駆動回路をNチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。 Therefore, it is possible to produce a unipolar display panel if constituting a peripheral driving circuit in N-channel type transistor. もちろん、単極性のトランジスタだけでなくPチャネル型トランジスタも用いてCMOS回路を形成しても良い。 Of course, it may be formed of CMOS circuits using also P-channel transistors as well as unipolar transistors. また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。 Further, in this embodiment mode illustrates a display panel in which the peripheral driver circuits are formed on a substrate, which is not always necessary, all or part of the peripheral driver circuits may be formed like an IC chip, mounted like by COG it may be. その場合には駆動回路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いることができる。 A driving circuit in the case can be combined with any of the P-channel transistor it is not necessary to unipolar.

また、画素部2202はTFT2211と、TFT2212とを有している。 The pixel portion 2202 has a TFT2211, and TFT2212. なお、TFT2212のソース電極は第1の電極(画素電極)2213と接続されている。 The source electrode of the TFT2212 is connected to the first electrode (pixel electrode) 2213. また、第1の電極2213の端部を覆って絶縁物2214が形成されている。 Further, the insulator 2214 is formed to cover an end portion of the first electrode 2213. ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。 Here, formed by using a positive photosensitive acrylic resin film.

また、カバレッジを良好なものとするため、絶縁物2214の上端部または下端部に曲率を有する曲面が形成されるようにする。 Further, in order to improve the coverage, a curved surface having a curvature at its upper or lower end portion of the insulator 2214 is formed. 例えば、絶縁物2214の材料としてポジ型の感光性アクリルを用いた場合、絶縁物2214の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。 For example, in the case of using positive photosensitive acrylic as a material for the insulator 2214, it preferably has a curved surface with a curvature radius (0.2μm~3μm) only at the upper end portion of the insulator 2214. また、絶縁物2214として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。 The insulator 2214, a negative type which becomes insoluble in an etchant by photosensitive light or a positive type which becomes soluble in an etchant by light can be used.

第1の電極2213上には、有機化合物を含む層2216、および第2の電極(対向電極)2217がそれぞれ形成されている。 Over the first electrode 2213, a layer 2216 containing an organic compound and a second electrode (counter electrode) 2217 are formed respectively. ここで、陽極として機能する第1の電極2213に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 2213 which functions as an anode, it is preferable to use a material having a high work function. 例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。 For example, ITO (indium tin oxide) film, an indium zinc oxide (IZO) film, a titanium nitride film, a chromium film, a tungsten film, Zn film, another a Pt film, or the like, mainly comprising titanium nitride and aluminum and lamination of a film, it is possible to use a three-layer structure of the film and a titanium nitride film composed mainly of titanium film and aluminum nitride. なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。 When a laminated structure, resistance as a wiring is low, favorable ohmic contact, and can serve as an anode.

また、有機化合物を含む層2216は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。 The layer 2216 containing an organic compound is formed by vapor deposition or an ink jet method using an evaporation mask. 有機化合物を含む層2216には、元素周期律第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。 The layer 2216 containing an organic compound, and the use of Periodic Group 4 metal complexes in a part, the other, as a material that can be used in combination, the low molecular weight polymer materials be materials it may be. また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。 Further, as a material used for the layer containing an organic compound, it is often an organic compound is used in a single layer or a stacked layer, in the present embodiment, an inorganic compound as a part of a film formed of an organic compound constituting it is assumed that also included. さらに、公知の三重項材料を用いることも可能である。 Furthermore, it is also possible to use a known triplet material.

さらに、有機化合物を含む層2216上に形成される、陰極として機能する第2の電極2217に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、またはCa )を用いればよい。 Further, formed on the layer 2216 containing an organic compound, as a material used for the second electrode 2217 functioning as a cathode, a material (Al work function, Ag, Li, Ca, or an alloy MgAg,, MgIn , AlLi, CaF 2, or Ca 3 N 2) may be used. なお、有機化合物を含む層2216で生じた光が第2の電極2217を透過させる場合には、第2の電極2217として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、酸化インジウム酸化亜鉛合金(In ―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Incidentally, the light generated in the layer 2216 containing an organic compound when transmitted through the second electrode 2217, a second electrode 2217, a metal thin film and a transparent conductive film (ITO (indium tin oxide things), indium zinc oxide alloy (in 2 O 3 -ZnO oxide), is better to use a zinc oxide (ZnO), etc.).

さらにシール材2205で封止基板2204を基板2210と貼り合わせることにより、基板2210、封止基板2204、およびシール材2205で囲まれた空間2207に発光素子2218が備えられた構造になっている。 Furthermore the sealing substrate 2204 by attaching to the substrate 2210 with the sealant 2205, a substrate 2210, which is the sealing substrate 2204, and the light emitting element 2218 in the space 2207 surrounded by the sealing material 2205 is provided structure. なお、空間2207には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材2205で充填される構成も含むものとする。 Note that the space 2207, in addition to a case where an inert gas (such as nitrogen or argon) is filled, the category includes structure which is filled with the sealant 2205.

なお、シール材2205にはエポキシ系樹脂を用いるのが好ましい。 Incidentally, the sealant 2205, an epoxy resin is preferably used. また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。 It is preferable that such a material do not transmit moisture or oxygen as much as possible. また、封止基板2204に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。 Further, a glass substrate, a quartz substrate as a material for the sealing substrate 2204, FRP (Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), mylar, it is possible to use a polyester, acrylic, or the like.

以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。 As described above, it is possible to obtain a display panel having the pixel configuration of the present invention. なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。 Incidentally, the above-described configuration structure of a display panel of the present invention an example is not limited to this.

図22示すように、信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203及び第2の走査線駆動回路2206を一体形成することで、表示装置の低コスト化が図れる。 As shown FIG. 22, the signal line driver circuit 2201, the pixel portion 2202, by integrally forming the first scan line driver circuit 2203 and the second scan line driver circuit 2206, thereby the cost of the display device. また、この場合において、信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203及び第2の走査線駆動回路2206に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。 Further, in this case, the signal line driver circuit 2201, the pixel portion 2202, simplifying the manufacturing process by the transistors used in the first scan line driver circuit 2203 and the second scan line driver circuit 2206 and unipolar further cost reduction for attained can be achieved.

なお、表示パネルの構成としては、図22(a)に示したように信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203及び第2の走査線駆動回路2206を一体形成した構成に限られず、信号線駆動回路2201に相当する図28に示す信号線駆動回路2801をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。 As the structure of the display panel, the signal line driver circuit 2201 as shown in FIG. 22 (a), the pixel portion 2202, and the first scan line driver circuit 2203 and the second scan line driver circuit 2206 are formed integrally not limited to the configuration, the signal line driver circuit 2801 shown in FIG. 28 corresponding to the signal line driver circuit 2201 is formed in an IC chip may be configured to and mounted on the display panel by COG or the like. なお、図28(a)の基板2800、画素部2802、第1の走査線駆動回路2803、第2の走査線駆動回路2804、FPC2805、ICチップ2806、ICチップ2807、封止基板2808、シール材2809は図22(a)の基板2210、画素部2202、第1の走査線駆動回路2203、第2の走査線駆動回路2206、FPC2209、ICチップ2219、ICチップ2222、封止基板2204、シール材2205に相当する。 The substrate 2800 of FIG. 28 (a), the pixel portion 2802, a first scan line driver circuit 2803, the second scan line driver circuit 2804, FPC2805, IC chip 2806, IC chip 2807, the sealing substrate 2808, the sealant 2809 substrate 2210 in FIG. 22 (a), the pixel portion 2202, a first scan line driver circuit 2203, the second scan line driver circuit 2206, FPC2209, IC chip 2219, IC chip 2222, the sealing substrate 2204, the sealant It corresponds to 2205.

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。 That is, only the signal line driver circuit high-speed operation of the driving circuit is required, is formed into an IC chip using a CMOS or the like, to reduce power consumption. また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。 Moreover, IC chip by a semiconductor chip such as a silicon wafer, thereby faster operation and lower power consumption.

そして、第2の走査線駆動回路2803や第1の走査線駆動回路2804を画素部2802と一体形成することで、低コスト化が図れる。 Then, the second scan line driver circuit 2803 and the first scan line driver circuit 2804 that is formed integrally with the pixel portion 2802, cost reduction can be achieved. そして、この第2の走査線駆動回路2803、第1の走査線駆動回路2804及び画素部2802は単極性のトランジスタで構成することでさらなる低コスト化が図れる。 Then, the second scan line driver circuit 2803, a first scan line driver circuit 2804 and the pixel portion 2802 further cost reduction can be composed of unipolar transistors. 画素部2802の有する画素の構成としては実施の形態1、2、3及び4で示した画素を適用することができる。 The structure of a pixel included in the pixel portion 2802 can be applied to a pixel shown in Embodiment Mode 1, 2, 3 and 4 embodiment.

こうして、高精細な表示装置の低コスト化が図れる。 In this way, thereby to reduce the cost of high-definition display device. また、FPC2805と基板2800との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装することで基板面積を有効利用することができる。 Further, it is possible to effectively use the substrate area by mounting an IC chip including a functional circuit (memory or buffer) is formed at a connecting portion between FPC2805 and the substrate 2800.

また、図22(a)の信号線駆動回路2201、第1の走査線駆動回路2203及び第2の走査線駆動回路2206に相当する図28(b)の信号線駆動回路2811、第1の走査線駆動回路2814及び第2の走査線駆動回路2813をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。 Further, the signal line driver circuit 2201 of FIG. 22 (a), the signal line driver circuit 2811 of the first scan line driver circuit 2203 and the second 28 corresponding to the scanning line driving circuit 2206 (b), the first scan the line driver circuit 2814 and the second scan line driver circuit 2813 is formed in an IC chip may be configured to and mounted on the display panel by COG or the like. この場合には高精細な表示装置をより低消費電力にすることが可能である。 It is possible to a high definition display device in a lower power consumption in this case. よって、より消費電力が少ない表示装置とするためには、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。 Therefore, in order to a display device with less power consumption, it is desirable to use polysilicon for a semiconductor layer of a transistor used in the pixel portion. なお、図28(b)の基板2810、画素部2812、第FPC2815、ICチップ2816、ICチップ2817、封止基板2818、シール材2822は図22(a)の基板2210、画素部2202、FPC2209、ICチップ2219、ICチップ2222、封止基板2204、シール材2205に相当する。 The substrate 2810 of FIG. 28 (b), the pixel portion 2812, the FPC2815, IC chip 2816, IC chip 2817, the sealing substrate 2818, the substrate 2210 of the sealant 2822 FIG. 22 (a), the pixel portion 2202, FPC2209, IC chip 2219, an IC chip 2222, the sealing substrate 2204, and the sealing material 2205.

また、画素部2812のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。 Further, it is possible to reduce the cost by using amorphous silicon for a semiconductor layer of a transistor in the pixel portion 2812. さらに、大型の表示パネルを作製することも可能となる。 Furthermore, it is possible to produce a large display panel.

また、画素の行方向及び列方向に第2の走査線駆動回路、第1の走査線駆動回路及び信号線駆動回路を設けなくても良い。 Further, the second scan line driver circuit in the row direction and a column direction of the pixels, may not be provided a first scan line driver circuit and the signal line driver circuit. 例えば、図29(a)に示すようにICチップ上に形成された周辺駆動回路2901が図28(b)に示す、第1の走査線駆動回路2814、第2の走査線駆動回路2813及び信号線駆動回路2811の機能を有するようにしても良い。 For example, a peripheral driver circuit 2901 formed on an IC chip as shown in FIG. 29 (a) is shown in FIG. 28 (b), the first scan line driver circuit 2814, the second scan line driver circuit 2813 and the signal it may be a function of the line drive circuit 2811. なお、図29(a)の基板2900、画素部2902、第FPC2904、ICチップ2905、ICチップ2906、封止基板2907、シール材2908は図22(a)の基板2210、画素部2202、FPC2209、ICチップ2219、ICチップ2222、封止基板2204、シール材2205に相当する。 The substrate 2900 of FIG. 29 (a), a pixel portion 2902, the FPC2904, IC chip 2905, IC chip 2906, the sealing substrate 2907, the sealant 2908 substrate 2210 in FIG. 22 (a), the pixel portion 2202, FPC2209, IC chip 2219, an IC chip 2222, the sealing substrate 2204, and the sealing material 2205.

なお、図29(a)の表示装置の配線の接続を説明する模式図を図29(b)に示す。 Incidentally, it is shown in FIG. 29 (b) is a schematic diagram illustrating the connection of wirings of the display device of FIG. 29 (a). 基板2910、周辺駆動回路2911、画素部2912、FPC2913、FPC2914有する。 Substrate 2910, a peripheral driver circuit 2911, the pixel portion 2912, FPC2913, having FPC2914. FPC2913より周辺駆動回路2911に外部からの信号及び電源電位が入力される。 FPC2913 the peripheral driver circuit 2911 is a signal and power supply potential from the outside is input from. そして、周辺駆動回路2911からの出力は、画素部2912の有する画素に接続された行方向及び列方向の配線に入力される。 The output from the peripheral driver circuit 2911 is input to the row and column directions of the wirings connected to the pixel included in the pixel portion 2912.

さらに、発光素子2218に適用可能な発光素子の例を図23(a)、(b)に示す。 Further, examples of a light emitting element which can be applied to the light emitting element 2218 FIG. 23 (a), the shown (b). つまり、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び本実施の形態で示した画素に適用可能な発光素子の構成について図23(a)、(b)を用いて説明する。 In other words, Embodiment 1, Embodiment Mode 2, Embodiment Mode 3, a structure of a light emitting element which can be applied to a pixel shown in Embodiment Mode 4, and the present exemplary embodiment FIG. 23 (a), the reference to (b) It described Te.

図23(a)の発光素子は、基板2301の上に陽極2302、正孔注入材料からなる正孔注入層2303、その上に正孔輸送材料からなる正孔輸送層2304、発光層2305、電子輸送材料からなる電子輸送層2306、電子注入材料からなる電子注入層2307、そして陰極2308を積層させた素子構造である。 Light emitting device of FIG. 23 (a) an anode 2302 over a substrate 2301, a hole injecting layer 2303 formed of a hole injecting material, hole transporting layer 2304 formed of a hole transporting material, light emitting layer 2305, an electron electron-transporting layer 2306 composed of a transporting material, an electron injection layer 2307 formed of an electron injecting material, and which are stacked in the cathode 2308. ここで、発光層2305は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。 Here, the light emitting layer 2305 is sometimes formed of only one kind of light emitting material may be formed from two or more materials. また本発明の素子の構造は、この構造に限定されない。 The structure of the element of the present invention is not limited to this structure.

また、図23(a)で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。 Another layered structure formed by stacking the functional layers shown in FIG. 23 (a), the element using a polymer compound, such as a high efficiency element utilizing a triplet light emitting material that emits the light emitting layer from a triplet excited state , there are wide variations. ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。 Controlling a recombination region of carriers using a hole blocking layer, is also applicable to such as a white light-emitting element obtained by dividing a light emitting region into two regions.

図23(a)に示す本発明の素子作製方法は、まず、陽極2302(ITO)を有する基板2301に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。 Method of producing the device of the present invention shown in FIG. 23 (a), first, the hole injection material to a substrate 2301 having an anode 2302 (ITO), a hole transport material, depositing a luminescent material in order. 次に電子輸送材料、電子注入材料を蒸着し、最後に陰極2308を蒸着で形成する。 Then depositing an electron transporting material and an electron injecting material are formed in the end deposition cathode 2308.

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。 Next, listed hole injecting material, hole transporting material, electron transporting material, electron injecting material, a suitable material below the material of the luminescent material.

正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン(以下「H Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効である。 As the hole injecting material, and a porphyrin-based compound as long as it is an organic compound, phthalocyanine (hereinafter referred to as "H 2 Pc"), copper phthalocyanine (hereinafter referred to as "CuPc"), or the like is effective. また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。 Also, a smaller value of an ionization potential than the hole transporting material to be used and a material having a hole transporting function can also be used as the hole injecting material. 導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や、ポリアニリンなどが挙げられる。 There is also a chemically-doped conductive high molecular compound, (hereinafter referred to as "PEDOT") doped with polystyrene sulfonate (hereinafter referred to as "PSS"), polyaniline, and the like. また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド(以下「PI」と記す)がよく用いられる。 Further, an insulating high molecular compound is also effective in planarization of an anode, a polyimide (hereinafter referred to as "PI") is often used. さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)の超薄膜などがある。 Further, an inorganic compound is also used, another metal film such as gold or platinum, and the like ultra thin film of aluminum oxide (hereinafter referred to as "alumina").

正孔輸送材料として最も広く用いられているのは、芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物である。 The most widely used as the hole transporting material are aromatic amine-based (i.e., benzene rings - one having a nitrogen bond) is a compound of. 広く用いられている材料として、4,4'−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導体である4,4'−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(以下、「TPD」と記す)、4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。 A material that is widely used, 4,4'-bis (diphenylamino) - biphenyl (hereinafter, referred to as "TAD"), derivatives thereof such as 4,4'-bis [N-(3- methylphenyl) -N- phenyl - amino] - biphenyl (hereinafter, referred to as "TPD"), 4,4'-bis [N-(1-naphthyl) -N- phenyl - amino] - biphenyl (hereinafter, "alpha-NPD" and referred to) there is. 4,4',4”−トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」と記す)、4,4',4”−トリス[N−(3−メチルフェニル)−N− フェニル−アミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型芳香族アミン化合物が挙げられる。 4,4 ', 4 "- tris (N, N-diphenyl - amino) - triphenylamine (hereinafter, referred to as" TDATA "), 4,4', 4" - tris [N-(3- methylphenyl) -N- phenyl - amino] - triphenylamine (hereinafter, referred to as "MTDATA"), and the starburst aromatic amine compound such.

電子輸送材料としては、金属錯体がよく用いられ、先に述べたAlq、BAlq、トリス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「BeBq」と記す)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。 As the electron transporting material, a metal complex is often used, Alq described above, BAlq, tris (4-methyl-8-quinolinolato) aluminum (hereinafter, referred to as "Almq"), bis (10-hydroxybenzo [h ] - quinolinato) beryllium (hereinafter, referred to as "BeBq") is a metal complex having a quinoline skeleton or a benzoquinoline skeleton such. また、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BOX) 」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(以下、「Zn(BTZ) 」と記す)などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。 Further, bis [2- (2-hydroxyphenyl) - benzoxazolato] zinc (hereinafter, referred to as "Zn (BOX) 2"), bis [2- (2-hydroxyphenyl) - benzothiazolato] zinc (hereinafter, referred to as "Zn (BTZ) 2") oxazole-based, such as, some metal complex having a thiazole-based ligand. さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−23、4−トリアゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナントロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸送性を有する。 Besides the metal complexes, 2- (4-biphenylyl)-5-(4-tert-butylphenyl) -1,3,4-oxadiazole (hereinafter, referred to as "PBD"), OXD-7, etc. oxadiazole derivatives, TAZ, 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -23,4- triazole (hereinafter, a "p-EtTAZ" referred) triazole derivatives such as bathophenanthroline (hereinafter, referred to as "BPhen"), phenanthroline derivatives such as BCP have an electron transporting property.

電子注入材料としては、上で述べた電子輸送材料を用いることができる。 As the electron injecting material can be used for the above-mentioned electron transporting materials. その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。 Other, calcium fluoride, lithium fluoride, or a metal halide such as cesium fluoride, in an insulator such as alkali metal oxide such as lithium oxide, ultra-thin film is often used. また、リチウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。 Further, lithium acetylacetonate (hereinafter referred to as "Li (acac)") or 8-quinolinolato - lithium (hereinafter, referred to as "Liq") is also effective alkali metal complexes, such as.

発光材料としては、先に述べたAlq、Almq、BeBq、BAlq、Zn(BOX) 、Zn(BTZ) などの金属錯体の他、各種蛍光色素が有効である。 As the light emitting material, Alq described above, Almq, BeBq, BAlq, Zn (BOX) 2, other metal complexes such as Zn (BTZ) 2, various fluorescent pigments are effective. 蛍光色素としては、青色の4,4'−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4H−ピランなどがある。 The fluorescent pigments include 4,4'-bis (2,2 - diphenyl - vinyl) - biphenyl and, a red-orange 4- (dicyanomethylene) -2-methyl-6-(p-dimethylaminostyryl) - 4H- pyran, and the like. また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。 Also, a triplet light emitting material is available, complexes with platinum or iridium as a central metal is mainly. 三重項発光材料として、トリス(2−フェニルピリジン)イリジウム、ビス(2−(4'−トリル)ピリジナト−N,C 2' )アセチルアセトナトイリジウム(以下「acacIr(tpy) 」と記す)、 2,3,7,8,12,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られている。 Triplet light emitting material, (hereinafter referred to as "acacIr (tpy) 2") tris (2-phenylpyridine) iridium, bis (2- (4'-tolyl) pyridinato -N, C 2 ') acetylacetonato iridium, 2,3,7,8,12,13,17,18 octaethyl -21H, 23H-porphyrin - such as platinum are known.

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。 A material having the respective functions as described above in combination each can be manufactured highly reliable light emitting element.

また、実施の形態3で示した図11の画素の場合には図23(b)に示すように図23(a)とは逆の順番に層を形成した発光素子を用いることができる。 Further, it is possible to use a light-emitting element in which layers are formed in reverse order of that in FIG. 23, as shown in FIG. 23 (b) in the case of the pixel of Figure 11 shown in the third embodiment (a). つまり、基板2311の上に陰極2318、電子注入材料からなる電子注入層2317、その上に電子輸送材料からなる電子輸送層2316、発光層2315、正孔輸送材料からなる正孔輸送層2314、正孔注入材料からなる正孔注入層2313、そして陽極2312を積層させた素子構造である。 In other words, the cathode 2318 on the substrate 2311, the electron injecting layer 2317 formed of an electron injecting material, an electron transporting layer 2316 formed of an electron transporting material, light emitting layer 2315, formed of a hole transporting material hole transporting layer 2314, the positive hole injection layer 2313 made of the hole injecting material, and a are stacked in the anode 2312.

また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。 Further, the light-emitting element, at least an anode or a one is transparent cathode in order to take out luminescence. そして、基板上にTFT及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。 Then, a TFT and a light emitting element on a substrate, the surface opposite to the substrate top emission structure in which light is extracted through the surface opposite, and a bottom emission in which light is extracted through the surface on the substrate side, the substrate side and the substrate light is emitted from there are light-emitting element having a dual emission structure, the pixel structure of the present invention can be applied to a light-emitting element having any emission structure.

上面射出構造の発光素子について図24(a)を用いて説明する。 It will be described with reference FIG. 24 (a) light-emitting element having a top emission structure.

基板2400上に駆動用TFT2401が形成され、駆動用TFT2401のソース電極に接して第1の電極2402が形成され、その上に有機化合物を含む層2403と第2の電極2404が形成されている。 Driving TFT2401 is formed on a substrate 2400, a first electrode 2402 is formed in contact with a source electrode of the driving TFT2401, a layer 2403 containing an organic compound onto which the second electrode 2404 is formed.

また、第1の電極2402は発光素子の陽極である。 The first electrode 2402 is an anode of a light emitting element. そして第2の電極2404は発光素子の陰極である。 The second electrode 2404 is a cathode of the light emitting element. つまり、第1の電極2402と第2の電極2404とで有機化合物を含む層2403が挟まれているところが発光素子となる。 That is, a region where the layer 2403 containing an organic compound is interposed is a light emitting element with the first electrode 2402 and the second electrode 2404.

また、ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Further, as a material used for the first electrode 2402 which functions as an anode, it is preferable to use a material having a high work function. 例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。 For example, a titanium nitride film, a chromium film, a tungsten film, Zn film, another a Pt film, or the like, a stack of a film composed mainly of titanium nitride and aluminum, film mainly containing titanium film, an aluminum nitride 3-layer structure of a titanium nitride film can be used. なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。 When a laminated structure, resistance as a wiring is low, favorable ohmic contact, and can serve as an anode. 光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。 It is possible to form an anode which does not transmit light by using a metal film which reflects light.

また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、またはCa )からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Further, as a material used for the second electrode 2404 functioning as a cathode, a material having a low work function (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2 or Ca 3 N 2,) a metal thin film made of a transparent conductive film is good to use a laminate of (ITO (indium tin oxide), indium zinc oxide (IZO), zinc oxide (ZnO), etc.). こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。 Thus a thin metal film, it is possible to form a cathode which can transmit light by using a transparent conductive film having transparency.

こうして、図24(a)の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。 Thus, it is possible to take out the upper surface of the light from the light emitting element as indicated by an arrow in FIG. 24 (a). つまり、図22の表示パネルに適用した場合には、封止基板2204側に光が射出することになる。 That is, when the display panel of FIG. 22, light is emitted to the sealing substrate 2204 side. 従って上面射出構造の発光素子を表示装置に用いる場合には封止基板2204は光透過性を有する基板を用いる。 Thus the sealing substrate 2204 in the case of using a light emitting element having a top emission structure to a display device using a substrate having optical transparency.

また、光学フィルムを設ける場合には、封止基板2204に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film to a sealing substrate 2204.

なお、実施の形態3の図11の画素構成の場合には、第1の電極2402を陰極として機能するMgAg、MgIn、AlLi等の仕事関数の小さい材料からなる金属膜を用いることができる。 In the case of the pixel configuration in Figure 11 of the third embodiment can be used MgAg functioning of the first electrode 2402 as a cathode, MgIn, a metal film made of a material having a low work function, such as AlLi. そして、第2の電極2404にはITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)などの透明導電膜を用いることができる。 Then, the second electrode 2404 may be used a transparent conductive film such as ITO (indium tin oxide) film, an indium zinc oxide (IZO). よって、この構成によれば、上面射出の透過率を高くすることができる。 Therefore, according to this configuration, it is possible to increase the transmittance of the top emission.

また、下面射出構造の発光素子について図24(b)を用いて説明する。 Further, description is made with reference to FIG. 24 (b) light-emitting element having a bottom emission structure. 射出構造以外は図24(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 Except emission structure will be described using the same reference numerals for a light-emitting element having the same structure as FIG. 24 (a).

ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 2402 which functions as an anode, it is preferable to use a material having a high work function. 例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。 For example, ITO (indium tin oxide) film, it is possible to use a transparent conductive film such as indium zinc oxide (IZO) film. 透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。 It is possible to form an anode which can transmit light by using a transparent conductive film having transparency.

また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、またはCa )からなる金属膜を用いることができる。 Further, as a material used for the second electrode 2404 functioning as a cathode, a material having a low work function (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2 or Ca 3 N 2,) It may be a metal film made. こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。 Thus, it is possible to form a cathode which does not transmit light by using a metal film which reflects light.

こうして、図24(b)の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。 Thus, it can be extracted from a bottom surface of the light from the light emitting element as indicated by an arrow in FIG. 24 (b). つまり、図22の表示パネルに適用した場合には、基板2210側に光が射出することになる。 That is, when the display panel of FIG. 22, light is emitted to the substrate 2210 side. 従って下面射出構造の発光素子を表示装置に用いる場合には基板2210は光透過性を有する基板を用いる。 Thus in the case of using a light emitting element having a bottom emission structure to a display device substrate 2210 using a substrate which transmits light.

また、光学フィルムを設ける場合には、基板2210に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film on the substrate 2210.

両面射出構造の発光素子について図24(c)を用いて説明する。 Light-emitting element having a dual emission structure is described with reference to FIG. 24 (c). 射出構造以外は図24(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 Except emission structure will be described using the same reference numerals for a light-emitting element having the same structure as FIG. 24 (a).

ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 2402 which functions as an anode, it is preferable to use a material having a high work function. 例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。 For example, ITO (indium tin oxide) film, it is possible to use a transparent conductive film such as indium zinc oxide (IZO) film. 透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。 It is possible to form an anode which can transmit light by using a transparent conductive film having transparency.

また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、またはCa )からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、酸化インジウム酸化亜鉛合金(In ―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Further, as a material used for the second electrode 2404 functioning as a cathode, a material having a low work function (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2 or Ca 3 N 2,) a metal thin film made of a transparent conductive film is good to use a laminate of (ITO (indium tin oxide), indium zinc oxide alloy (in 2 O 3 -ZnO oxide), zinc oxide (ZnO), etc.). こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。 Thus a thin metal film, it is possible to form a cathode which can transmit light by using a transparent conductive film having transparency.

こうして、図24(c)の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。 Thus, it is possible to extract light from the light emitting element as indicated by an arrow in FIG. 24 (c) on both sides. つまり、図22の表示パネルに適用した場合には、基板2210側と封止基板2204側に光が射出することになる。 That is, when the display panel of FIG. 22, light is emitted to the substrate 2210 side and the sealing substrate 2204 side. 従って両面射出構造の発光素子を表示装置に用いる場合には基板2210および封止基板2204は、ともに光透過性を有する基板を用いる。 Thus the substrate 2210 and the sealing substrate 2204 in the case of using the display device light-emitting element having a dual emission structure, a substrate having both optical transparency.

また、光学フィルムを設ける場合には、基板2210および封止基板2204の両方に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film to both the substrate 2210 and the sealing substrate 2204.

また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。 Further, it is also possible to apply the present invention to a display device which realizes full color display using a white light emitting element and a color filter.

図25に示すように、基板2500上に下地膜2502が形成され、その上に駆動用TFT2501が形成され、駆動用TFT2501のソース電極に接して第1の電極2503が形成され、その上に有機化合物を含む層2504と第2の電極2505が形成されている。 As shown in FIG. 25, the base film 2502 is formed over a substrate 2500, a driving TFT2501 is formed thereon, the first electrode 2503 is formed in contact with a source electrode of the driving TFT2501, organic thereon layer 2504 and the second electrode 2505 comprising a compound is formed.

また、第1の電極2503は発光素子の陽極である。 The first electrode 2503 is an anode of a light emitting element. そして第2の電極2505は発光素子の陰極である。 The second electrode 2505 is a cathode of the light emitting element. つまり、第1の電極2503と第2の電極2505とで有機化合物を含む層2504が挟まれているところが発光素子となる。 That is, a region where the layer 2504 containing an organic compound is interposed is a light emitting element with the first electrode 2503 and the second electrode 2505. 図25の構成では白色光を発光する。 In the configuration of FIG. 25 emits white light. そして、発光素子の上部に赤色のカラーフィルター2506R、緑色のカラーフィルター2506G、青色のカラーフィルター2506Bを設けられており、フルカラー表示を行うことができる。 The color filter 2506R top to the red light emitting element, a green color filter 2506G, provided a blue color filter 2506b, full color display can be performed. また、これらのカラーフィルターを隔離するブラックマトリクス(BMともいう)2507が設けられている。 In addition, (also referred to as a BM) black matrix for separating these color filters 2507 are provided.

上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。 Can be used in combination configuration of the above-mentioned light-emitting element, it can be appropriately used in a display device having a pixel structure of the present invention. また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。 The structures of the display panel described above, the light emitting element is illustrated, of course the pixel configuration of the present invention can also be applied to a display device having another structure.

次に、表示パネルの画素部の部分断面図を示す。 Next, a partial cross-sectional view of a pixel portion of a display panel.

まず、トランジスタの半導体層に結晶性半導体膜(ポリシリコン(p−Si:H)膜)を用いた場合について図26及び図27を用いて説明する。 First, a crystalline semiconductor film (polysilicon (p-Si: H) film) as a semiconductor layer of a transistor will be described with reference to FIGS. 26 and 27 for the case of using a.

ここで、半導体層は、例えば基板上にアモルファスシリコン(a−Si)膜を公知の成膜法で形成する。 Here, the semiconductor layer, for example forming an amorphous silicon (a-Si) film by a known film deposition method on a substrate. なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜(微結晶半導体膜を含む)であれば良い。 Note that it is not necessary to limit to the amorphous silicon film, may be a semiconductor film (including a microcrystalline semiconductor film) containing an amorphous structure. さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。 Further it may be a compound semiconductor film containing an amorphous structure such as an amorphous silicon germanium film.

そして、アモルファスシリコン膜をレーザ結晶化法や、RTAやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。 Then, an amorphous silicon film and a laser crystallization method, a thermal crystallization method using RTA or an annealing furnace, is crystallized by a thermal crystallization method using a metal element for promoting crystallization. もちろん、これらを組み合わせて行っても良い。 Of course, it may be performed by a combination of these.

上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。 By crystallization as described above, partially crystallized region in the amorphous semiconductor film is formed.

さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜(一続きの半導体膜を分離して複数の膜にした各々の膜をいう)を形成する。 Further, by patterning the partially crystalline crystalline semiconductor film which is increased to a desired shape, the crystallized region to separate the island-like semiconductor film (a stretch of the semiconductor film and a plurality of film forming the means of each of the membrane). この半導体膜をトランジスタの半導体層に用いる。 This semiconductor film is used as the semiconductor layer of the transistor. なお、パターニングとは、膜を形状加工することをいい、フォトリソグラフィー技術によって膜のパターンを形成すること(例えば、感光性アクリルにコンタクトホールを形成することや、感光性アクリルをスペーサとなるように形状加工することも含む)や、フォトリソグラフィー技術によってマスクパターンを形成し、当該マスクパターンを用いてエッチング加工を行うことなどをいう。 Note that the patterning refers to shaping the film, forming a pattern of a film by a photolithography technique (for example, by forming a contact hole in photosensitive acrylic, photosensitive acrylic as a spacer including) and to shaping, forming a mask pattern by photolithography, it refers like to perform an etching process using the mask pattern.

図26に示すように、基板26101上に下地膜26102が形成され、その上に半導体層が形成されている。 As shown in FIG. 26, the base film 26102 is formed over a substrate 26101, a semiconductor layer is formed thereon. 半導体層は駆動トランジスタ26118のチャネル形成領域26103及びソース又はドレイン領域となる不純物領域26105、並びに容量素子26119の下部電極となるチャネル形成領域26106、低濃度不純物領域26107及び不純物領域26108を有する。 The semiconductor layer has a channel forming region 26103 and an impurity region 26105 as a source or drain region, and the channel formation region 26106 as a lower electrode of the capacitor 26119, the low concentration impurity regions 26107 and an impurity region 26108 of the driving transistor 26118. なお、チャネル形成領域26103及びチャネル形成領域26106にはチャネルドープが行われていても良い。 It may also be carried out channel doping the channel forming region 26103 and the channel formation region 26106.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜26102としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 26102, an aluminum nitride (AlN), silicon oxide (SiO 2), it can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

半導体層上にはゲート絶縁膜26109を介してゲート電極26110及び容量素子の上部電極26111が形成されている。 Upper electrode 26111 of the gate electrode 26110 and the capacitor is formed via a gate insulating film 26109 is a semiconductor layer.

駆動トランジスタ26118及び容量素子26119を覆って層間絶縁膜26112が形成され、層間絶縁膜26112上にコンタクトホールを介して配線26113が不純物領域26105と接している。 The driving transistor 26118 and the interlayer insulating film 26112 covering the capacitor 26119 is formed, the wiring through a contact hole on the interlayer insulating film 26112 26113 is in contact with the impurity region 26105. 配線26113に接して画素電極26114が形成され、画素電極26114の端部及び配線26113を覆って層間絶縁物26115が形成されている。 Pixel electrode 26114 is formed in contact with the wire 26113, an interlayer insulator 26 115 to cover an end portion and a wiring 26113 in the pixel electrode 26114 is formed. ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。 Here, formed by using a positive photosensitive acrylic resin film. そして、画素電極26114上に有機化合物を含む層26116及び対向電極26117が形成され、画素電極26114と対向電極26117とで有機化合物を含む層26116が挟まれた領域では発光素子26120が形成されている。 Then, a layer 26116 and a counter electrode 26117 containing an organic compound is formed over the pixel electrode 26114, in a region where the layer 26116 containing an organic compound is sandwiched between the pixel electrode 26114 and the counter electrode 26117 emitting element 26120 is formed .

また、図26(b)に示すように、容量素子26119の下部電極の一部を構成する低濃度不純物領域のうち、上部電極26111と重なるような低濃度不純物領域26202を設けても良い。 Further, as shown in FIG. 26 (b), of the low-concentration impurity region which forms a part of the lower electrode of the capacitor 26119, may be provided a low-concentration impurity regions 26202 such as to overlap the upper electrode 26111. つまり、容量素子26119の下部電極はチャネル形成領域26201、低濃度不純物領域26202、低濃度不純物領域26107、不純物領域26108で構成される。 In other words, the lower electrode is a channel formation region 26201 of the capacitor 26119, a low concentration impurity region 26202, a low concentration impurity region 26107, and an impurity region 26108. なお、図26(a)と共通するところは共通の符号を用い、説明は省略する。 Note that by the same reference numerals where common with FIG. 26 (a), the description will be omitted.

また、図27(a)に示すように、駆動トランジスタ26118の不純物領域26105と接する配線26113と同じ層に形成された第2の上部電極26301を有していても良い。 Further, as shown in FIG. 27 (a), it may have a second upper electrode 26301 formed in the same layer as the wiring 26113 in contact with the impurity region 26105 of the driving transistor 26118. なお、図26(a)と共通するところは共通の符号を用い、説明は省略する。 Note that by the same reference numerals where common with FIG. 26 (a), the description will be omitted. 第2の上部電極26301と上部電極26111とで層間絶縁膜26112を挟みこみ、第2の容量素子を構成している。 Nipping the interlayer insulating film 26112 in the second upper electrode 26301 and the upper electrode 26111, constitute a second capacitor. また、第2の上部電極26301は不純物領域26108と接しているため、上部電極26111とチャネル形成領域26106とでゲート絶縁膜26109を挟みこんで構成される第1の容量素子と、上部電極26111と第2の上部電極26301とで層間絶縁膜26112を挟みこんで構成される第2の容量素子と、が並列に接続され、第1の容量素子と第2の容量素子からなる容量素子26302を構成している。 The second upper electrode 26301 because in contact with the impurity region 26108, a first capacitor formed by sandwiching a gate insulating film 26109 by the upper electrode 26111 and the channel formation region 26106, and an upper electrode 26111 a second capacitor formed by sandwiching the interlayer insulating film 26112 in the second upper electrode 26301 are connected in parallel, constituting a first capacitor a capacitor 26302 of a second capacitive element are doing. この容量素子26302の容量は第1の容量素子と第2の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。 The capacitance of the capacitor 26302 can form a capacitor of a large capacity, small area because it is a combined capacitance obtained by adding the capacitance of the first capacitor and the second capacitor. つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。 That is, the improvement of using the more aperture ratio as a capacitive element of a pixel structure of the present invention can be achieved.

また、図27(b)に示すような容量素子の構成としても良い。 Further, it may be configured of a capacitor as shown in FIG. 27 (b). 基板27101上に下地膜27102が形成され、その上に半導体層が形成されている。 Base film 27102 is formed over a substrate 27101, a semiconductor layer is formed thereon. 半導体層は駆動トランジスタ27118のチャネル形成領域27103及びソース又はドレイン領域となる不純物領域27105を有する。 The semiconductor layer has a channel forming region 27103 and an impurity region 27105 which is a source or drain region of the driving transistor 27118. なお、チャネル形成領域27103はチャネルドープが行われていても良い。 Note that the channel formation region 27103 may be performed to that channel doping.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜27102としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 27102, an aluminum nitride (AlN), silicon oxide (SiO 2), it can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

半導体層上にはゲート絶縁膜27106を介してゲート電極27107及び第1の電極27108が形成されている。 The gate electrode 27107 and a first electrode 27108 is formed through a gate insulating film 27106 is a semiconductor layer.

駆動トランジスタ27118及び第1の電極27108を覆って第1の層間絶縁膜27109が形成され、第1の層間絶縁膜27109上にコンタクトホールを介して配線27110が不純物領域27105と接している。 The driving transistor 27118 and the first interlayer insulating film 27109 covering the first electrode 27108 is formed, the first interlayer insulating film 27109 wiring 27110 through the contact hole on is in contact with the impurity region 27105. また、配線27110と同じ材料からなる同層の第2の電極27111が形成される。 The second electrode 27111 of the same layer are formed of the same material as the wiring 27110.

さらに、配線27110及び第2の電極27111を覆うように第2の層間絶縁膜27112が形成され、第2の層間絶縁膜27112上にコンタクトホールを介して、配線27110と接して画素電極27113が形成されている。 Further, the second interlayer insulating film 27112 is formed to cover the wiring 27110 and the second electrode 27111, via a contact hole on the second interlayer insulating film 27112, a pixel electrode 27113 in contact with the wiring 27110 is formed It is. また、画素電極27113のと同じ材料からなる同層の第3の電極27114が形成されている。 Further, the third electrode 27114 of the same layer made of the same material as the pixel electrode 27113 of are formed. ここで、第1の電極27108、第2の電極27111及び第3の電極27114からなる容量素子27119が形成される。 Here, the first electrode 27108, a capacitor 27119 made of the second electrode 27111 and the third electrode 27114 is formed.

画素電極27113の端部と第3の電極27114を覆って絶縁物27115が形成され、絶縁物27115及び第3の電極27114上に有機化合物を含む層27116及び対向電極27117が形成され、画素電極27113と対向電極27117とで有機化合物を含む層27116が挟まれた領域では発光素子27120が形成されている。 Covering the end portion and the third electrode 27114 of the pixel electrode 27113 insulator 27115 is formed, a layer 27116 and a counter electrode 27117 containing an organic compound is formed over the insulator 27115, and the third electrode 27114, a pixel electrode 27113 and in a region where the layer 27116 is sandwiched between containing an organic compound and a counter electrode 27117 emitting element 27120 is formed.

上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図26及び図27に示したような構成が挙げられる。 As described above, structure of a transistor using a crystalline semiconductor film on the semiconductor layer include configuration as shown in FIGS. 26 and 27. なお、図26及び図27に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。 The structure of the transistor shown in FIGS. 26 and 27 is an example of a transistor of a structure of a top gate. つまり、トランジスタはP型でもN型でもよい。 That is, the transistor may be an N-type in P-type. N型の場合には、LDD領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はLDD領域の一部の領域が重なっていてもよい。 In the case of N-type, to LDD region may overlap with the gate electrode, may not be overlapped with the gate electrode, or may overlap a portion of the region of the LDD region. さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にLDD領域が自己整合的に設けられていても良い。 Further, the gate electrode may have a tapered shape, LDD regions below the tapered portion of the gate electrode may be provided in a self-aligned manner. また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。 The gate electrode may be in three or more multi-gate structure is not limited to two, it may be one of the gate electrode.

本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に結晶性半導体膜を用いることで、例えば、図4における走査線駆動回路402及び信号線駆動回路401を画素部403と一体形成することが容易になる。 By using a crystalline semiconductor film as a semiconductor layer of a transistor constituting a pixel of the present invention (eg, a channel forming region, a source region and a drain region), for example, a scan line driver circuit 402 and the signal line driver circuit 401 in FIG. 4 It can be easily formed integrally with the pixel portion 403.

また、半導体層にポリシリコン(p−Si)を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図30(a)に示す。 Further, as a structure of a transistor using polysilicon (p-Si) semiconductor layer, the structure in which a gate electrode is sandwiched between the substrate and the semiconductor layer, i.e., the bottom gate is located a gate electrode below the semiconductor layer the partial cross-section of a display panel to which a transistor shown in FIG. 30 (a).

基板3001上に下地膜3002が形成されている。 The base film 3002 is formed on the substrate 3001. さらに下地膜3002上にゲート電極3003が形成されている。 Further the gate electrode 3003 on the base film 3002 is formed. また、ゲート電極と同層に同じ材料からなる第1の電極3004が形成されている。 The first electrode 3004 made of the same material in the same layer as the gate electrode is formed. ゲート電極3003の材料にはリンが添加された多結晶シリコンを用いることができる。 The material of the gate electrode 3003 can be used polycrystalline silicon to which phosphorus is added. 多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。 Besides polycrystalline silicon, or silicide which is a compound of metal and silicon.

また、ゲート電極3003及び第1の電極3004を覆うようにゲート絶縁膜3005が形成されている。 Further, the gate insulating film 3005 to cover the gate electrode 3003 and the first electrode 3004 is formed. ゲート絶縁膜3005としては酸化珪素膜や窒化珪素膜などが用いられる。 As the gate insulating film 3005 such as a silicon oxide film or silicon nitride film is used.

また、ゲート絶縁膜3005上に、半導体層が形成されている。 Further, on the gate insulating film 3005, the semiconductor layer is formed. 半導体層は駆動トランジスタ3022のチャネル形成領域3006、LDD領域3007及びソース又はドレイン領域となる不純物領域3008、並びに容量素子3023の第2の電極となるチャネル形成領域3009、LDD領域3010及び不純物領域3011を有する。 A channel formation region 3006 of the semiconductor layer is a driving transistor 3022, LDD regions 3007 and the impurity region 3008 becomes a source or drain region, and a second channel formation region 3009 serving as an electrode, LDD region 3010, and an impurity region 3011 of the capacitor 3023 a. なお、チャネル形成領域3006及びチャネル形成領域3009はチャネルドープが行われていても良い。 Note that the channel formation region 3006 and a channel formation region 3009 may be made that channel doping.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜3002としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 3002, an aluminum nitride (AlN), silicon oxide (SiO 2), can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

半導体層を覆って第1の層間絶縁膜3012が形成され、第1の層間絶縁膜3012上にコンタクトホールを介して配線3013が不純物領域3008と接している。 The first interlayer insulating film 3012 is formed to cover the semiconductor layer, the wiring 3013 through the contact hole on the first interlayer insulating film 3012 is in contact with the impurity region 3008. また、配線3013と同層に同じ材料で第3の電極3014が形成されている。 Further, the third electrode 3014 and the wiring 3013 in the same material in the same layer is formed. 第1の電極3004、第2の電極、第3の電極3014によって容量素子3023が構成されている。 First electrode 3004, the second electrode, the capacitor 3023 by the third electrode 3014 is formed.

また、第1の層間絶縁膜3012には開口部3015が形成されている。 Further, the first interlayer insulating film 3012 has openings 3015 is formed. 駆動トランジスタ3022、容量素子3023及び開口部3015を覆うように第2の層間絶縁膜3016が形成され、第2の層間絶縁膜3016上にコンタクトホールを介して、画素電極3017が形成されている。 Driving transistor 3022, a second interlayer insulating film 3016 is formed to cover the capacitor element 3023 and the opening 3015, through the contact hole on the second interlayer insulating film 3016, a pixel electrode 3017 is formed. また、画素電極3017の端部を覆って絶縁物3018が形成されている。 Further, the insulator 3018 is formed to cover end portions of the pixel electrode 3017. 例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。 For example, it is possible to use a positive type photosensitive acrylic resin film. そして、画素電極3017上に有機化合物を含む層3019及び対向電極3020が形成され、画素電極3017と対向電極3020とで有機化合物を含む層3019が挟まれた領域では発光素子3021が形成されている。 Then, a layer 3019 and the counter electrode 3020 containing an organic compound is formed over the pixel electrode 3017, in a region where the layer 3019 is sandwiched between containing an organic compound between the pixel electrode 3017 and the counter electrode 3020 is the light emitting element 3021 is formed . そして、発光素子3021の下部に開口部3015が位置している。 Then, the opening 3015 is positioned in the lower portion of the light emitting element 3021. つまり、発光素子3021からの発光を基板側から取り出すときには開口部3015を有するため透過率を高めることができる。 That is, when the light emitted from the light emitting element 3021 from the substrate side, the transmittance can be improved since it has an opening 3015.

また、図30(a)において画素電極3017と同層に同じ材料を用いて第4の電極3024を形成して、図30(b)のような構成としてもよい。 Further, by forming the fourth electrode 3024 using the same material in the same layer as the pixel electrode 3017 in FIG. 30 (a), the may be configured as shown in FIG. 30 (b). すると、第1の電極3004、第2の電極、第3の電極3014及び第4の電極3024によって構成される容量素子3025を形成することができる。 Then, it is possible to form the capacitance elements constituted 3025 by the first electrode 3004, a second electrode, the third electrode 3014 and the fourth electrode 3024.

次に、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。 Next, an amorphous silicon semiconductor layer of a transistor (a-Si: H) will be described using a membrane. 図31にはトップゲートのトランジスタ、図32及び図30にはボトムゲートのトランジスタの場合について示す。 A top-gate transistor in FIG. 31, shows the case of bottom-gate transistors in FIGS. 32 and 30.

アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図31(a)に示す。 The cross section of the transistor of the staggered structure using amorphous silicon for the semiconductor layer shown in FIG. 31 (a). に示すように、基板3101上に下地膜3102が形成されている。 As shown in, the base film 3102 is formed on the substrate 3101. さらに下地膜3102上に画素電極3103が形成されている。 Further pixel electrode 3103 over the base film 3102 is formed. また、画素電極3103と同層に同じ材料からなる第1の電極3104が形成されている。 The first electrode 3104 made of the same material in the same layer as the pixel electrode 3103 is formed.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜3102としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 3102, an aluminum nitride (AlN), silicon oxide (SiO 2), can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

また、下地膜3102上に配線3105及び配線3106が形成され、画素電極3103の端部が配線3105で覆われている。 The wiring on the base film 3102 3105 and the wiring 3106 are formed, the ends of the pixel electrode 3103 is covered with the wiring 3105. 配線3105及び配線3106の上部にN型の導電型を有するN型半導体層3107及びN型半導体層3108が形成されている。 N-type semiconductor layer 3107 and the N-type semiconductor layer 3108 having N-type conductivity are formed over the wiring 3105 and the wiring 3106. また、配線3106と配線3105の間であって、下地膜3102上に半導体層3109が形成されている。 Also, be between the wiring 3106 and the wiring 3105, the semiconductor layer 3109 is formed over the base film 3102. そして、半導体層3109の一部はN型半導体層3107及びN型半導体層3108上にまで延長されている。 Then, part of the semiconductor layer 3109 is extended to on the N-type semiconductor layer 3107 and the N-type semiconductor layer 3108. なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。 Note that this semiconductor layer is amorphous silicon (a-Si: H), microcrystalline semiconductor: is formed of a semiconductor film having a non-crystalline (μ-Si H) and the like. また、半導体層3109上にゲート絶縁膜3110が形成されている。 Further, the gate insulating film 3110 is formed over the semiconductor layer 3109. また、ゲート絶縁膜3110と同層の同じ材料からなる絶縁膜3111が第1の電極3104上にも形成されている。 The insulating film 3111 and the gate insulating film 3110 made of the same material in the same layer is also formed on the first electrode 3104. なお、ゲート絶縁膜3110としては酸化珪素膜や窒化珪素膜などが用いられる。 Incidentally, such as silicon oxide film or silicon nitride film is used as the gate insulating film 3110.

また、ゲート絶縁膜3110上に、ゲート電極3112が形成されている。 Further, on the gate insulating film 3110, the gate electrode 3112 is formed. また、ゲート電極と同層に同じ材料でなる第2の電極3113が第1の電極3120上に絶縁膜3111を介して形成されている。 The second electrode 3113 made of the same material in the same layer as the gate electrode is formed via an insulating film 3111 over the first electrode 3120. 第1の電極3104及び第2の電極3113で絶縁膜3111を挟まれた容量素子3119が形成されている。 Capacitance elements 3119 sandwiched an insulating film 3111 in the first electrode 3104 and second electrode 3113 is formed. また、画素電極3103の端部、駆動トランジスタ3118及び容量素子3119を覆い、絶縁物3114が形成されている。 The end portion of the pixel electrode 3103, to cover the driving transistor 3118 and the capacitor 3119, an insulator 3114 is formed.

絶縁物3114及びその開口部に位置する画素電極3103上に有機化合物を含む層3115及び対向電極3116が形成され、画素電極3103と対向電極3116とで有機化合物を含む層3115が挟まれた領域では発光素子3117が形成されている。 Layer 3115 and the counter electrode 3116 containing an organic compound is formed over the insulator 3114 and the pixel electrode 3103 located in the opening, in a region where the layer 3115 containing an organic compound is sandwiched between the pixel electrode 3103 and the counter electrode 3116 emitting element 3117 is formed.

また、図31(a)に示す第1の電極3104を図31(b)に示すように第1の電極3120で形成してもよい。 May also be formed of a first electrode 3120 as shown in FIG. 31 (b) a first electrode 3104 shown in FIG. 31 (a). 第1の電極3120は配線3105及び3106と同層の同一材料で形成されている。 The first electrode 3120 is formed of the same material in the same layer as the wiring 3105 and 3106.

また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図32に示す。 Further, a partial cross section of a display panel using a bottom-gate transistor which uses amorphous silicon as a semiconductor layer in FIG. 32.

基板3201上に下地膜3202が形成されている。 Base film 3202 is formed on the substrate 3201. さらに下地膜3202上にゲート電極3203が形成されている。 Further the gate electrode 3203 on the base film 3202 is formed. また、ゲート電極と同層に同じ材料からなる第1の電極3204が形成されている。 The first electrode 3204 made of the same material in the same layer as the gate electrode is formed. ゲート電極3203の材料にはリンが添加された多結晶シリコンを用いることができる。 The material of the gate electrode 3203 can be used polycrystalline silicon to which phosphorus is added. 多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。 Besides polycrystalline silicon, or silicide which is a compound of metal and silicon.

また、ゲート電極3203及び第1の電極3204を覆うようにゲート絶縁膜3205が形成されている。 Further, the gate insulating film 3205 to cover the gate electrode 3203 and the first electrode 3204 is formed. ゲート絶縁膜3205としては酸化珪素膜や窒化珪素膜などが用いられる。 As the gate insulating film 3205 such as a silicon oxide film or silicon nitride film is used.

また、ゲート絶縁膜3205上に、半導体層3206が形成されている。 Further, on the gate insulating film 3205, the semiconductor layer 3206 is formed. また、半導体層3206と同層に同じ材料からなる半導体層3207が形成されている。 Further, the semiconductor layer 3207 is formed of a semiconductor layer 3206 made of the same material in the same layer.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜3202としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 3202, an aluminum nitride (AlN), silicon oxide (SiO 2), can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

半導体層3206上にはN型の導電性を有するN型半導体層3208、3209が形成され、半導体層3207上にはN型半導体層3210が形成されている。 On the semiconductor layer 3206 is formed an N-type semiconductor layer 3208,3209 having N-type conductivity, are formed N-type semiconductor layer 3210 is formed on the semiconductor layer 3207.

N型半導体層3208、3209上にはそれぞれ配線3211、3212が形成され、N型半導体層3210上には配線3211及び3212と同層の同一材料からなる導電層3213が形成されている。 N-type semiconductor layer 3208,3209 each wiring 3211 and 3212 are on are formed, the conductive layer 3213 that is on the N-type semiconductor layer 3210 made of the same material in the same layer as the wiring 3211 and 3212 are formed.

半導体層3207、N型半導体層3210及び導電層3213からなる第2の電極が構成される。 A second electrode made of a semiconductor layer 3207, N-type semiconductor layer 3210 and the conductive layer 3213 is formed. なお、この第2の電極と第1の電極3204でゲート絶縁膜3205を挟み込んだ構造の容量素子3220が形成されている。 Note that the capacitor 3220 sandwiched between the gate insulating film 3205 is formed between the second electrode and the first electrode 3204.

また、配線3211の一方の端部は延在し、その延在した配線3211上部に接して画素電極3214が形成されている。 One end of the wiring 3211 extends, the pixel electrode 3214 is formed in contact with the wiring 3211 top which Mashimashi its extension.

また、画素電極3214の端部、駆動トランジスタ3219及び容量素子3220を覆うように絶縁物3215が形成されている。 The end portion of the pixel electrode 3214, a driving transistor 3219 and the insulator so as to cover the capacitor element 3220 3215 is formed.

画素電極3214及び絶縁物3215上には有機化合物を含む層3216及び対向電極3217が形成され、画素電極3214と対向電極3217とで有機化合物を含む層3216が挟まれた領域では発光素子3218が形成されている。 On the pixel electrode 3214 and the insulator 3215 may be formed with a layer 3216 and the counter electrode 3217 containing an organic compound, the light emitting element 3218 is formed in a region where the layer 3216 containing an organic compound between the pixel electrode 3214 and the counter electrode 3217 is sandwiched between It is.

容量素子の第2の電極の一部となる半導体層3207及びN型半導体層3210は設けなくても良い。 Need not be provided the semiconductor layer 3207 and the N-type semiconductor layer 3210 forming a part of the second electrode of the capacitor. つまり第2の電極は導電層3213とし、第1の電極3204と導電層3213でゲート絶縁膜が挟まれた構造の容量素子としてもよい。 That is, the second electrode and the conductive layer 3213 may be a capacitive element having a structure in which the gate insulating film is sandwiched between the first electrode 3204 and the conductive layer 3213.

なお、図32(a)において、配線3211を形成する前に画素電極3214を形成することで、図32(b)に示すような、画素電極3214からなる第2の電極3221と第1の電極3204でゲート絶縁膜3205が挟まれた構造の容量素子3222を形成することができる。 Note that in FIG. 32 (a), by forming the pixel electrode 3214 before forming the wiring 3211, as shown in FIG. 32 (b), the second electrode 3221 and the first electrode made of the pixel electrode 3214 it can be the gate insulating film 3205 to form a capacitor element 3222 interposed at at 3204.

なお、図32では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。 In FIG. 32, it has been described transistor inverted staggered channel-etched, of course may be channel protective transistor. チャネル保護構造のトランジスタの場合について、図33(a)、(b)を用いて説明する。 For the case of channel protective transistor, FIG. 33 (a), the will be described with reference to (b).

図33(a)に示すチャネル保護型構造のトランジスタは図32(a)に示したチャネルエッチ構造の駆動トランジスタ3219の半導体層3206のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3301が設けられている点が異なり、他の共通しているところは共通の符号を用いている。 Shown in FIG. 33 (a) is a transistor channel protective structure shown in FIG. 32 (a) to indicated on the region where the channel of the semiconductor layer 3206 of the driving transistor 3219 of channel-etched structure is formed as an etching mask insulator 3301 except that is provided, and it has other common portions are denoted by the same reference numerals.

また、同様に、図33(b)に示すチャネル保護型構造のトランジスタは図32(b)に示したチャネルエッチ構造の駆動トランジスタ3219の半導体層3206のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3301が設けられている点が異なり、他の共通しているところは共通の符号を用いている。 Similarly, an etching mask on a region where a channel of the semiconductor layer 3206 of the driving transistor 3219 of channel-etched structure is formed as shown in FIG. 32 (b) is a transistor channel protective structure shown in FIG. 33 (b) except that the insulator 3301 serving as provided, and it has other common portions are denoted by the same reference numerals.

本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。 A semiconductor layer of a transistor included in the pixel of the invention (eg, a channel forming region, a source region and a drain region) By using an amorphous semiconductor film, it is possible to reduce the manufacturing cost. 例えば、図2に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。 For example, it is possible to apply an amorphous semiconductor film by using the pixel structure illustrated in FIG.

なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。 The structure and the transistors can be applied in the pixel structure of the present invention, the structure of the capacitor is not limited to the aforementioned configuration, the structure and the transistors of different configurations, it can be used in the structure of the capacitor .

(実施の形態7) (Embodiment 7)
本発明の表示装置は様々な電子機器に適用することができる。 Display device of the present invention can be applied to various electronic devices. 具体的には電子機器の表示部に適用することができる。 Specifically, it can be applied to the display portion of the electronic device. そのような電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 As such electronic devices, cameras such as video cameras and digital cameras, goggle type displays, navigation systems, audio reproducing devices (such as car audio and audio components), computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machines, and electronic books), image reproducing devices provided with recording media (specifically Digital Versatile Disc (DVD) for reproducing a recording medium such as a device having a display for displaying the reproduced image), etc. and the like.

図34(A)はディスプレイであり、筐体34001、支持台34002、表示部34003、スピーカー部34004、ビデオ入力端子34005等を含む。 Figure 34 (A) is a display which includes a housing 34001, a supporting base 34002, a display portion 34003, speaker portions 34004, a video input terminal 34005 and the like. 本発明の画素構成を有する表示装置を表示部34003に用いることができる。 You can use the display device having the pixel configuration of the present invention for the display portion 34003. なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。 In addition, the display, for example, for a personal computer, a television broadcast reception, includes all display devices for displaying information such as an advertising display. 本発明の画素構成を有する表示装置を表示部34003に用いたディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。 Display using a display device on the display unit 34003 having a pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

近年、ディスプレイの大型化のニーズが強くなっている。 In recent years, it has become a strong demand for increase in the size of the display. そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。 Then, rise in price due to the increase in the size of the display is a problem, therefore, how aims to reduce the production cost, or keep it becomes a problem in a low price even a little high-quality products.

例えば、図2や図11などの画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。 For example, by using the pixel portion of the display panel the pixel configuration such as 2 and 11, it is possible to provide a display panel comprising a unipolar transistor. よって、工程数を減らし製造コストを削減することができる。 Therefore, it is possible to reduce manufacturing costs reduce the number of steps.

また、図22(a)に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。 Further, it is possible by integrally forming a driving circuit and the surrounding pixel portion as shown in FIG. 22 (a), to form a display panel composed of a circuit comprising a unipolar transistors.

また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体(例えばアモルファスシリコン(a−Si:H))を用いることで、工程を簡略化し、さらなるコストダウンが図れる。 Further, the pixel portion an amorphous semiconductor (for example, amorphous silicon (a-Si: H)) to the semiconductor layer of the transistor in the circuit constituting the by using, to simplify the process, further cost reductions can be achieved. この場合には図28(b)や図29(a)に示したように、画素部の周辺の駆動回路をICチップ上に形成し、COG等で表示パネルに実装する良い。 The As is shown in FIG. 28 (b) and FIG. 29 (a) in the case, the driving circuit of the periphery of the pixel portion formed over an IC chip, may be mounted on the display panel by COG or the like. このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。 Thus, increase in size of the display is facilitated by using an amorphous semiconductor.

図34(B)はカメラであり、本体34101、表示部34102、受像部34103、操作キー34104、外部接続ポート34105、シャッター34106等を含む。 Figure 34 (B) shows a camera which includes a main body 34101, a display portion 34102, an image receiving portion 34103, operation keys 34104, an external connection port 34105, a shutter 34106 and the like.

近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。 In recent years, with the high performance such as digital camera, production competition is intensifying. そして、いかに高性能なものを低価格に抑えるかが重要となる。 Then, either keep the how high-performance ones to the low price is important. 本発明の画素構成を有する表示装置を表示部34102に用いたデジタルカメラは、消費電力を抑えつつ、表示不良を防止することができる。 Digital camera using the display unit 34102 of the display device having the pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

例えば、図2や図11の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。 For example, by using the pixel unit pixel configuration of FIG. 2 and FIG. 11, it is possible to form the pixel portion composed of a unipolar transistor. また、図28(a)に示すように、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。 Further, as shown in FIG. 28 (a), high signal line driver circuit operation speed is formed over an IC chip, and a unipolar transistor with the pixel portion lower scanning line driving circuit relatively operation speed by integrally forming the circuit, it is possible to realize a high performance, cost reduction. また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。 Further, the pixel portion and an amorphous semiconductor for a semiconductor layer of a transistor used in the scan line driver circuit is integrally formed with the pixel portion, for example, amorphous silicon further cost reduction can be applied.

図34(C)はコンピュータであり、本体34201、筐体34202、表示部34203、キーボード34204、外部接続ポート34205、ポインティングマウス34206等を含む。 Figure 34 (C) is a computer which includes a main body 34201, a housing 34202, a display portion 34203, a keyboard 34204, an external connection port 34205, a pointing mouse 34206 and the like. 本発明の画素構成を有する表示装置を表示部34203に用いたコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。 Computer used in the display portion 34203 a display device having a pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図34(D)はモバイルコンピュータであり、本体34301、表示部34302、スイッチ34303、操作キー34304、赤外線ポート34305等を含む。 Figure 34 (D) shows a mobile computer including a main body 34301, a display portion 34302, a switch 34303, operating keys 34304, an infrared port 34305 and the like. 本発明の画素構成を有する表示装置を表示部34302に用いたモバイルコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。 Mobile computers used in the display portion 34302 a display device having a pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図34(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体34401、筐体34402、表示部A34403、表示部B34404、記録媒体(DVD等)読み込み部34405、操作キー34406、スピーカー部34407等を含む。 Figure 34 (E) shows a portable image reproducing device provided with a recording medium (specifically, a DVD playback device), and the main body 34401, a housing 34402, a display portion A34403, a display portion B34404, a recording medium (DVD or the like) reading portion 34405, operation keys 34406, a speaker portion 34407, and the like. 表示部A34403は主として画像情報を表示し、表示部B34404は主として文字情報を表示することができる。 Display unit A34403 mainly displays image information, display unit B34404 mainly displays text information. 本発明の画素構成を有する表示装置を表示部A34403や表示部B34404に用いた画像再生装置は、消費電力を抑えつつ、表示不良を防止することができる。 Image reproducing apparatus using the display device having the pixel configuration of the present invention to the display portion A34403, a display portion B34404, while suppressing power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図34(F)はゴーグル型ディスプレイであり、本体34501、表示部34502、アーム部34503を含む。 Figure 34 (F) shows a goggle type display including a main body 34501, a display portion 34502, an arm portion 34503. 本発明の画素構成を有する表示装置を表示部34502に用いたゴーグル型ディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。 Goggle type display using the display device on the display unit 34502 having a pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図34(G)はビデオカメラであり、本体34601、表示部34602、筐体34603、外部接続ポート34604、リモコン受信部34605、受像部34606、バッテリー34607、音声入力部34608、操作キー34609、接眼部34610等を含む。 Figure 34 (G) shows a video camera including a main body 34601, a display portion 34602, a housing 34603, an external connection port 34604, a remote control receiving portion 34605, an image receiving portion 34606, a battery 34607, an audio input portion 34608, operation keys 34609, an eyepiece including the part 34610 and the like. 本発明の画素構成を有する表示装置を表示部34602に用いたビデオカメラは、消費電力を抑えつつ、表示不良を防止することができる。 Video camera using the display unit 34602 of the display device having the pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図34(H)は携帯電話機であり、本体34701、筐体34702、表示部34703、音声入力部34704、音声出力部34705、操作キー34706、外部接続ポート34707、アンテナ34708等を含む。 Figure 34 (H) shows a mobile telephone which includes a main body 34701, a housing 34702, a display portion 34703, an audio input portion 34704, an audio output portion 34705, operation keys 34706, an external connection port 34707, an antenna 34708 and the like.

近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。 In recent years, mobile phone game function and camera function, equipped with the electronic money function, or the like, the needs of the mobile phone of high-value-added has become stronger. さらに、ディスプレイも高精細なものが求められている。 In addition, the display also has been demanded that high-definition. 本発明の画素構成を有する表示装置を表示部34703に用いた携帯電話機は、消費電力を抑えつつ、表示不良を防止することができる。 Mobile phone used in the display portion 34703 a display device having a pixel structure of the present invention, while suppressing the power consumption, it is possible to prevent display defects. また、画素の開口率が高く高詳細な表示が可能となる。 The aperture ratio of the pixel becomes possible taller detailed view. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

例えば、図2の画素構成を画素部に用いることで、画素の開口率を向上させることができる。 For example, by using the pixel unit pixel structure of FIG. 2, it is possible to improve the aperture ratio of the pixel. 具体的には、発光素子を駆動する駆動トランジスタにNチャネル型のトランジスタを用いることで開口率が向上する。 Specifically, the aperture ratio is improved by using N-channel transistors in the driving transistor for driving the light emitting element. よって、高精細な表示部を有する携帯電話機を提供することができる。 Therefore, it is possible to provide a mobile phone with a high-definition display portion.

また、開口率が向上することから、図24(c)に示すような両面射出構造の表示装置を表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。 Further, since the aperture ratio is improved, has the display unit display device having a dual emission structure as shown in FIG. 24 (c), added value is high, to provide a cellular telephone with a high-definition display unit can.

このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。 Thus it was multifunctional, the portable phone While the frequency of use increases, it is required that a long time can be used by a single charge.

例えば、図28(b)や図29(a)に示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。 For example, a peripheral driver circuit formed over an IC chip as shown in FIG. 28 (b) and FIG. 29 (a), the it is possible to reduce the power consumption by using a CMOS or the like.

このように本発明は、あらゆる電子機器に適用することが可能である。 Thus, the present invention can be applied to various electronic devices.

(実施の形態8) (Embodiment 8)
本実施の形態において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図37を用いて説明する。 In this embodiment, an example of a configuration of the cellular phone having the display unit display device using a pixel structure of the present invention will be described with reference to FIG. 37.

表示パネル3710はハウジング3700に脱着自在に組み込まれる。 Display panel 3710 is detachably incorporated in a housing 3700. ハウジング3700は表示パネル3710のサイズに合わせて、形状や寸法を適宜変更することができる。 The housing 3700 may be in accordance with the size of the display panel 3710, to change the shape and size desired. 表示パネル3710を固定したハウジング3700はプリント基板3701に嵌入されモジュールとして組み立てられる。 The housing 3700 which fixes the display panel 3710 are assembled as a module is fitted to the printed circuit board 3701.

表示パネル3710はFPC3711を介してプリント基板3701に接続される。 Display panel 3710 is connected to the printed board 3701 through an FPC3711. プリント基板3701には、スピーカ3702、マイクロフォン3703、送受信回路3704、CPU及びコントローラなどを含む信号処理回路3705が形成されている。 The printed circuit board 3701, a speaker 3702, a microphone 3703, a signal processing circuit 3705, including transmission and reception circuit 3704, CPU and controller are formed. このようなモジュールと、入力手段3706、バッテリ3707を組み合わせ、筐体3709に収納する。 Such a module is combined with an input unit 3706, a battery 3707, stored in a housing 3709. 表示パネル3710の画素部は筐体3709に形成された開口窓から視認できように配置する。 Pixel portion of the display panel 3710 is provided so as to be seen from an opening window formed in the housing 3709.

表示パネル3710は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネル3710に実装しても良い。 Display panel 3710, the pixel portion and part of peripheral driver circuits (a driver circuit having a low operation frequency among a plurality of driver circuits) is formed integrally with the TFT on the substrate, part of the peripheral driver circuits (a plurality of drive high drive circuit) operating frequency of the circuit formed over an IC chip, may be mounted on the display panel 3710 and the IC chip by COG (chip on Glass). あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。 Alternatively, a TAB (Tape Auto Bonding) or a printed circuit board the IC chip may be connected to a glass substrate using. なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した表示パネルの構成は図28(a)に一例を示してある。 Incidentally, a part of the peripheral driver circuits may be formed integrally with the pixel portion on the substrate, a structure of a display panel that the IC chip forming the other peripheral driver circuits is mounted by COG or the like shows an example in FIG. 28 (a) is there. このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。 This structure generates the, power consumption of a display device, it is possible to increase the time per charge of a mobile phone. また、携帯電話機の低コスト化を図ることができる。 Further, it is possible to reduce the cost of the mobile phone.

また、画素部には実施の形態1乃至4で示した画素構成を適宜適用することができる。 Further, the pixel portion can be appropriately applied to the pixel structure shown in Embodiment Modes 1 to 4.

例えば、実施の形態1で示した図2の画素構成や実施の形態3で示した図11の画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。 For example, by applying the pixel structure of Figure 11 showing the pixel configuration and Embodiment 3 in Fig. 2 described in Embodiment 1, peripheral integrally formed with the pixel portion and the pixel portion for implementing cost reduction the driving circuit can be reduced in manufacturing processes constituted by unipolar transistors.

また、さらに消費電力の低減を図るため、図28(b)や図29(a)に示すように、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネルに実装しても良い。 Further, in order to further reduce power consumption, as shown in FIG. 28 (b) and FIG. 29 (a), a pixel portion is formed using a TFT on a substrate, all of the peripheral driver circuits on an IC chip formed may implement the IC chip on the display panel or the like COG (chip on Glass). そして、画素部には、図2の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。 Then, in the pixel portion, it is possible to reduce the manufacturing cost by using the pixel configuration of FIG. 2, using an amorphous semiconductor film as a semiconductor layer of a transistor.

また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。 Further, the structure shown in this embodiment is an example of a mobile phone, a pixel structure of the present invention can be applied to mobile phones of the various configurations it is not limited to a mobile phone having such a configuration.

(実施の形態9) (Embodiment 9)
図35は表示パネル3501と、回路基板3502を組み合わせたELモジュールを示している。 Figure 35 is a display panel 3501 shows the EL module combining circuit board 3502. 表示パネル3501は画素部3503、走査線駆動回路3504及び信号線駆動回路3505を有している。 Display panel 3501 includes a pixel portion 3503, the scanning line driver circuit 3504 and the signal line driver circuit 3505. 回路基板3502には、例えば、コントロール回路3506や信号分割回路3507などが形成されている。 The circuit board 3502, for example, a control circuit 3506, a signal dividing circuit 3507 is formed. 表示パネル3501と回路基板3502は接続配線3508によって接続されている。 The display panel 3501 and the circuit board 3502 are connected by a connection wiring 3508. 接続配線にはFPC等を用いることができる。 The connection wiring an FPC or the like can be used.

表示パネル3501は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネル3501に実装するとよい。 Display panel 3501, the pixel portion and part of peripheral driver circuits (a driver circuit having a low operation frequency among a plurality of driver circuits) is formed integrally with the TFT on the substrate, part of the peripheral driver circuits (a plurality of drive high drive circuit) operating frequency of the circuit formed over an IC chip, may be mounted on the display panel 3501 and the IC chip COG (chip on Glass) or the like. あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いて表示パネル3501に実装しても良い。 Alternatively, it may be mounted on the display panel 3501 and the IC chip by using TAB (Tape Auto Bonding) or a printed circuit board. なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した構成は図28(a)に一例を示してある。 Incidentally, a part of the peripheral driver circuits may be formed integrally with the pixel portion on the substrate, constituting the IC chip forming the other peripheral driver circuits is mounted by COG or the like is shown an example in FIG. 28 (a).

また、画素部には実施の形態1乃至4で示した画素構成を適宜適用することができる。 Further, the pixel portion can be appropriately applied to the pixel structure shown in Embodiment Modes 1 to 4.

例えば、実施の形態1で示した図2の画素構成や実施の形態3で示した図11の画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。 For example, by applying the pixel structure of Figure 11 showing the pixel configuration and Embodiment 3 in Fig. 2 described in Embodiment 1, peripheral integrally formed with the pixel portion and the pixel portion for implementing cost reduction the driving circuit can be reduced in manufacturing processes constituted by unipolar transistors.

また、さらに消費電力の低減を図るため、ガラス基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)表示パネルに実装してもよい。 Further, in order to further reduce power consumption, a pixel portion is formed using a TFT over a glass substrate, all of the peripheral driver circuits are formed over an IC chip, COG (Chip On Glass) and the IC chip display panel it may be mounted on.

また、実施の形態1の図2で示した画素構成を適用することで、Nチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体(例えば、アモルファスシリコン)をトランジスタの半導体層に適用することが可能となる。 Further, by applying the pixel structure shown in FIG. 2 of the first embodiment, it is possible to configure the pixels only N-channel transistors, amorphous semiconductors (e.g., amorphous silicon) semiconductor transistors it is possible to apply the layer. つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。 In other words, production of the hard large display device to produce a uniform crystalline semiconductor film is made possible. また、非晶質半導体膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。 Moreover, by using a semiconductor layer of a transistor constituting a pixel of an amorphous semiconductor film, it is possible to reduce the manufacturing process, it is possible to also reduce the manufacturing cost.

なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネルに実装するとよい。 Note that the amorphous semiconductor film, when applied to a semiconductor layer of a transistor constituting a pixel, the pixel portion is formed using a TFT on a substrate, to form all of the peripheral driver circuits on an IC chip, the IC chip may be mounted on the display panel by COG (chip on Glass). なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したICチップをCOG等で実装した構成は図28(b)に一例を示してある。 Incidentally, the pixel portion is formed on a substrate, constituting the IC chip to form a peripheral driver circuit mounted on the substrate by COG or the like is shown an example in FIG. 28 (b).

このELモジュールによりELテレビ受像機を完成させることができる。 It is possible to complete the EL television receiver by the EL module. 図36は、ELテレビ受像機の主要な構成を示すブロック図である。 Figure 36 is a block diagram showing the main configuration of an EL television receiver. チューナ3601は映像信号と音声信号を受信する。 The tuner 3601 receives a video signal and an audio signal. 映像信号は、映像信号増幅回路3602と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路3603と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路3506により処理される。 The video signal is a video signal amplifier circuit 3602, red signals output from the green, and the video signal processing circuit 3603 for converting a color signal corresponding to each color of blue, into the input specification of a driver circuit the video signal and a control circuit 3506 for converting. コントロール回路3506は、走査線側と信号線側にそれぞれ信号が出力する。 Control circuit 3506 outputs signals to a scan line side and a signal line side. デジタル駆動する場合には、信号線側に信号分割回路3507を設け、入力デジタル信号をm個に分割して供給する構成としても良い。 In the case of digital driving, a signal dividing circuit 3507 is provided on the signal line side, it may be supplied by dividing the input digital signal into m.

チューナ3601で受信した信号のうち、音声信号は音声信号増幅回路3604に送られ、その出力は音声信号処理回路3605を経てスピーカー3606に供給される。 Among the signals received by the tuner 3601, audio signals are transmitted to an audio signal amplifier circuit 3604, is supplied to a speaker 3606 through an audio signal processing circuit 3605. 制御回路3607は受信局(受信周波数)や音量の制御情報を入力部3608から受け、チューナ3601や音声信号処理回路3605に信号を送出する。 The control circuit 3607 receives control information on receiving station (receiving frequency) or sound volume from an input portion 3608 and transmits signals to the tuner 3601 and the audio signal processing circuit 3605.

図34(A)に示すように、図35のELモジュールを筐体34001に組みこんで、テレビ受像機を完成させることができる。 As shown in FIG. 34 (A), by incorporating the EL module in FIG. 35 in the housing 34001, it can be completed television receiver. ELモジュールにより、表示部34003が形成される。 The EL module, a display portion 34003 is formed. また、スピーカー部34004、ビデオ入力端子34005などが適宜備えられている。 Further, a speaker portion 34004, a video input terminal 34005 and the like are provided appropriately.

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。 Of course, the present invention is not limited to the television receiver, apply a monitor of a personal computer started, and information display boards in railway stations, airports, in a variety of applications as a display medium having a large area in particular, such as advertising display board on the street can do.

本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の表示装置を説明する図。 Diagram illustrating a display device of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素の動作を説明する図。 Diagram for explaining the operation of the pixel of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素の動作時の接続状況を説明する図。 Diagram illustrating the connection status at the time of operation of the pixel of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の基本原理を説明する図。 Diagram for explaining the basic principle of the present invention. 本発明の表示パネルを説明する図。 Diagram for explaining the display panel of the present invention. 本発明の表示装置に適用可能な発光素子を説明する図。 Diagram for explaining the applicable light-emitting element in the display device of the present invention. 本発明の表示パネルを説明する図。 Diagram for explaining the display panel of the present invention. 本発明の表示パネルを説明する図。 Diagram for explaining the display panel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の表示パネルを説明する図。 Diagram for explaining the display panel of the present invention. 本発明の表示パネルを説明する図。 Diagram for explaining the display panel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の画素に適用可能なトランジスタや容量素子の構成を説明する図。 Diagram illustrating the configuration of a transistor which can be used, a capacitor in a pixel of the present invention. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. ELモジュールの例を示す図。 It shows an example of an EL module. ELテレビ受像機の主要な構成を示すブロック図。 Block diagram showing the main configuration of an EL television receiver. 携帯電話機の構成例を示す図。 Diagram showing a configuration example of a mobile phone. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の駆動方法を説明する図。 Diagram for explaining a driving method of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 画素の部分断面図。 Partial cross-sectional view of a pixel. 本発明の駆動方法を説明する図。 Diagram for explaining a driving method of the present invention. 本発明の表示装置を説明する図。 Diagram illustrating a display device of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention. 本発明の画素構成を説明する図。 Diagram illustrating a pixel structure of the present invention.

Claims (6)

  1. 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、発光素子の一部として用いることができる機能を有する画素電極と、を有し、 A first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, a fourth wiring, a light-emitting-element includes a pixel electrode having a function that can be used as a part, a
    前記第1のトランジスタの第1端子は、前記第2のトランジスタの第2端子と電気的に接続され、 The first terminal of the first transistor is a second terminal electrically connected to the second transistor,
    前記第1のトランジスタの第2端子は、前記第3の配線と電気的に接続され、 The second terminal of the first transistor is connected to the third wiring electrically,
    前記第1のトランジスタのゲート端子は、前記第3のトランジスタの第1端子と電気的に接続され、 The gate terminal of the first transistor, the third is the first terminal and electrically connected to the transistor,
    前記第2のトランジスタのゲート端子は、前記第1の配線に電気的に接続され、 The gate terminal of the second transistor is electrically connected to the first wiring,
    前記第2のトランジスタの第1端子は、前記第2の配線と電気的に接続され、 The first terminal of the second transistor is the second wiring electrically connected,
    前記第3のトランジスタのゲート端子は、前記第1の配線に電気的に接続され、 The gate terminal of the third transistor is electrically connected to the first wiring,
    前記第3のトランジスタの第2端子は、前記第4の配線に電気的に接続され、 The second terminal of the third transistor is electrically connected to the fourth wiring,
    前記容量素子の第1端子は、前記第1のトランジスタのゲート端子と電気的に接続され、 The first terminal of the capacitor is the first gate terminal electrically connected to the transistor,
    前記容量素子の第2端子は、前記第1のトランジスタの第1端子と電気的に接続され、 A second terminal of the capacitive element is a first terminal electrically connected to said first transistor,
    前記画素電極は前記第1のトランジスタの第1端子に接続され、 The pixel electrode is connected to a first terminal of said first transistor,
    前記第2の配線はビデオ信号を供給することができる機能を有し、 The second wiring has a function capable of supplying a video signal,
    前記第3の配線は一定の電圧を供給することができる機能を有し、 The third wiring has a function capable of supplying a constant voltage,
    信号書込み動作時において、前記第3の配線の電位をV1、前記第4の配線の電位をV2とすると、V1>V2であり、 During signal writing operation, the potential of the third wiring V1, When the potential of the fourth wiring V2, V1> Ri V2 der,
    前記第2のトランジスタは、前記信号書込み動作時において、オン状態である期間を有し、 The second transistor, during the signal writing operation, has a duration in the ON state,
    前記第3のトランジスタは、前記信号書込み動作時において、オン状態である期間を有し、 Said third transistor, when the signal write operation, has a duration in the ON state,
    前記画素電極は、前記信号書込み動作時において、電流が流れない期間を有することを特徴とする半導体装置。 The pixel electrode, when the signal write operation, the semiconductor device characterized in that it comprises a period during which current does not flow.
  2. FPC又はプリント基板と、請求項1に記載の半導体装置と、を有するモジュール。 Module having the FPC or PCB, a semiconductor device according to claim 1, a.
  3. 操作部と、請求項2に記載のモジュールと、を有することを特徴とする電子機器。 An operating unit, an electronic device characterized by having a a module according to claim 2.
  4. 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、容量素子と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、 A first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, a fourth wiring, a pixel electrode and a counter having a light emitting element having a light emitting layer between the electrodes,
    前記第1のトランジスタの第1端子は、前記第2のトランジスタの第2端子と電気的に接続され、 The first terminal of the first transistor is a second terminal electrically connected to the second transistor,
    前記第1のトランジスタの第2端子は、前記第3の配線と電気的に接続され、 The second terminal of the first transistor is connected to the third wiring electrically,
    前記第1のトランジスタのゲート端子は、前記第3のトランジスタの第1端子と電気的に接続され、 The gate terminal of the first transistor, the third is the first terminal and electrically connected to the transistor,
    前記第2のトランジスタのゲート端子は、前記第1の配線に電気的に接続され、 The gate terminal of the second transistor is electrically connected to the first wiring,
    前記第2のトランジスタの第1端子は、前記第2の配線と電気的に接続され、 The first terminal of the second transistor is the second wiring electrically connected,
    前記第3のトランジスタのゲート端子は、前記第1の配線に電気的に接続され、 The gate terminal of the third transistor is electrically connected to the first wiring,
    前記第3のトランジスタの第2端子は、前記第4の配線に電気的に接続され、 The second terminal of the third transistor is electrically connected to the fourth wiring,
    前記容量素子の第1端子は、前記第1のトランジスタのゲート端子と電気的に接続され、 The first terminal of the capacitor is the first gate terminal electrically connected to the transistor,
    前記容量素子の第2端子は、前記第1のトランジスタの第1端子と電気的に接続され、 A second terminal of the capacitive element is a first terminal electrically connected to said first transistor,
    前記発光素子は画素電極が前記第1のトランジスタの第1端子に電気的に接続され、 The light emitting element is electrically connected pixel electrodes to the first terminal of the first transistor,
    前記第2の配線はビデオ信号を供給することができる機能を有し、 The second wiring has a function capable of supplying a video signal,
    前記第3の配線は一定の電圧を供給することができる機能を有し、 The third wiring has a function capable of supplying a constant voltage,
    信号書込み動作時において、前記第3の配線の電位をV1、前記第4の配線の電位をV2とすると、V1>V2であり、 During signal writing operation, the potential of the third wiring V1, When the potential of the fourth wiring V2, V1> Ri V2 der,
    前記第2のトランジスタは、前記信号書込み動作時において、オン状態である期間を有し、 The second transistor, during the signal writing operation, has a duration in the ON state,
    前記第3のトランジスタは、前記信号書込み動作時において、オン状態である期間を有し、 Said third transistor, when the signal write operation, has a duration in the ON state,
    前記発光素子は、前記信号書込み動作時において、電流が流れない期間を有することを特徴とする発光装置。 The light emitting device, when the signal writing operation, the light emitting device characterized by having a duration of current flow.
  5. FPC又はプリント基板と、請求項4に記載の発光装置と、を有するモジュール。 Module having the FPC or PCB, and a light-emitting device according to claim 4.
  6. 操作部と、請求項5に記載のモジュールと、を有することを特徴とする電子機器。 An operating unit, an electronic device characterized by having a a module according to claim 5.
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