JP6129272B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP6129272B2
JP6129272B2 JP2015207987A JP2015207987A JP6129272B2 JP 6129272 B2 JP6129272 B2 JP 6129272B2 JP 2015207987 A JP2015207987 A JP 2015207987A JP 2015207987 A JP2015207987 A JP 2015207987A JP 6129272 B2 JP6129272 B2 JP 6129272B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
oxide
insulating film
semiconductor film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015207987A
Other languages
English (en)
Other versions
JP2016012743A (ja
Inventor
耕生 野田
耕生 野田
俊成 佐々木
俊成 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015207987A priority Critical patent/JP6129272B2/ja
Publication of JP2016012743A publication Critical patent/JP2016012743A/ja
Application granted granted Critical
Publication of JP6129272B2 publication Critical patent/JP6129272B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

トランジスタなどの半導体素子を少なくとも一つの素子として含む回路を有する半導体装
置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイスや、メモリ
、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示装置に
代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器
に関する。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することがで
きる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板
の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば酸化物半導体として
、酸化亜鉛、In−Ga−Zn−O系酸化物を用いてトランジスタを作製し、表示装置の
画素のスイッチング素子などに用いる技術が特許文献1及び特許文献2で開示されている
ところで、特に酸化物半導体においては、水素がキャリア源となることが指摘されている
。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求めら
れる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減
することで、しきい値電圧の変動を低減している(特許文献3参照)。
特開2007−123861号公報 特開2007−96055号公報 特開2009−224479号公報
しかしながら、従来の酸化物半導体を用いたトランジスタは、オンオフ比が低く、表示装
置の画素のスイッチング素子としては十分な性能が得られなかった。また、しきい値電圧
がマイナスとなり、ノーマリーオンの特性になるという問題があった。
本発明の一態様は、電気特性の優れたトランジスタを作製することを課題とする。
本発明の一態様は、基板上に酸化物絶縁膜を形成し、該酸化物絶縁膜上に酸化物半導体膜
を形成した後、酸化物半導体膜に含まれる水素を脱離させつつ、酸化物絶縁膜に含まれる
酸素の一部を脱離させる温度で加熱した後、該加熱された酸化物半導体膜を所定の形状に
エッチングして島状の酸化物半導体膜を形成し、島状の酸化物半導体膜上に一対の電極を
形成し、該一対の電極及び島状の酸化物半導膜上にゲート絶縁膜を形成し、該ゲート絶縁
膜上にゲート電極を形成することを特徴とする。
本発明の一態様は、基板上に酸化物絶縁膜を形成し、該酸化物絶縁膜上に一対の電極を形
成し、該一対の電極及び酸化物絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜に含
まれる水素を脱離させつつ、酸化物絶縁膜に含まれる酸素の一部を脱離させる温度で加熱
した後、該加熱された酸化物半導体膜を所定の形状にエッチングして島状の酸化物半導体
膜を形成し、一対の電極及び島状の酸化物半導体膜上にゲート絶縁膜を形成し、該ゲート
絶縁膜上にゲート電極を形成することを特徴とする。
基板上に形成する酸化物絶縁膜は、加熱により酸素の一部が脱離する酸化物絶縁膜を用い
て形成する。加熱により酸素の一部が脱離する酸化物絶縁膜としては、化学量論的組成比
よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が
脱離する酸化物絶縁膜の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸
化イットリウム等がある。
加熱により酸素の一部が脱離する酸化物絶縁膜の酸素の脱離量は、TDS(Therma
l Desorption Spectroscopy:昇温脱離ガス分光法)分析にて
、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm以上、好ま
しくは1.0×1020atoms/cm以上、より好ましくは3.0×1020at
oms/cm以上である。
酸化物半導体膜に含まれる水素を脱離させつつ、酸化物絶縁膜に含まれる酸素の一部を酸
化物半導体膜に拡散させる温度は、150℃以上基板の歪み点未満、好ましくは250℃
以上450℃以下である。
酸化物絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜に含まれる水素を脱離させつ
つ、酸化物絶縁膜に含まれる酸素の一部を脱離させる温度で加熱することで、酸化物絶縁
膜に含まれる酸素の一部を酸化物半導体膜に拡散させると共に、酸化物半導体膜に含まれ
る水素を脱離させることができる。なお、酸化物半導体膜に拡散した酸素は、酸化物半導
体膜の酸素欠損を補償するため、酸化物半導体膜の酸素欠損が低減する。また、酸化物半
導体膜は酸化物絶縁膜からの外部への酸素脱離のブロッキング膜として機能するため、酸
化物絶縁膜から過剰な酸素の脱離が生じず、酸化物絶縁膜に酸素が残存する。これらによ
り、キャリア源となる水素及び酸素欠損の濃度を低減しつつ、酸化物半導体膜及び酸化物
絶縁膜の界面における欠陥を低減することができる。
酸化物半導体に含まれる元素と水素の結合により、水素の一部がドナーとなり、キャリア
である電子が生じてしまう。また、酸化物半導体中の酸素欠損も同様に、ドナーとなり、
キャリアである電子が生じてしまう。これらのため、酸化物半導体膜中の水素濃度及び酸
素欠損量を低減することで、しきい値電圧のマイナスシフトを低減することができる。
また、酸化物半導体膜に酸素の一部を拡散しつつ、酸化物絶縁膜に酸素を残存させること
で、酸化物半導体膜及び酸化物絶縁膜の界面における欠陥を低減することができ、しきい
値電圧のマイナスシフトを低減することができる。
なお、本明細書では、nチャネル型トランジスタにおいて、しきい値電圧の値が正である
トランジスタをノーマリオフのトランジスタと定義する。pチャネル型トランジスタにお
いて、しきい値電圧の値が負であるトランジスタをノーマリオフのトランジスタと定義す
る。また、nチャネル型トランジスタにおいて、しきい値電圧の値が負であるトランジス
タをノーマリーオンのトランジスタと定義する。pチャネル型トランジスタにおいて、し
きい値電圧の値が正であるトランジスタをノーマリーオンのトランジスタと定義する。
酸化物絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜に含まれる水素を脱離させつ
つ、酸化物絶縁膜に含まれる酸素の一部を脱離させる温度で加熱した後、当該酸化物半導
体膜を所定の形状にエッチングしてトランジスタを作製することで、電気特性の優れたト
ランジスタを作製することができる。
本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 電子機器の一形態を説明する図である。 電子機器の一形態を説明する図である。 TDS分析結果を説明する図である。 加熱処理と酸素の脱離量の関係を説明する断面図である。 トランジスタの電気特性を説明する図である。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「
第2の」または「第3の」などと適宜置き換えて説明することができる。
(実施の形態1)
図1は、半導体装置の構成の一形態であるトランジスタの作製工程を示す断面図であり、
図2の一点破線A−Bの断面図は図1(E)に相当する。
図1(A)に示すように、基板51上に酸化物絶縁膜53を形成し、酸化物絶縁膜53上
に酸化物半導体膜55を形成する。
基板51としては、ガラス基板(無アルカリガラス基板とも呼ばれる。)、石英基板、セ
ラミック基板、プラスチック基板等を適宜用いることができる。また、基板51として、
可撓性を有するガラス基板または可撓性を有するプラスチック基板を用いることができる
。プラスチック基板としては、屈折率異方性の小さい基板を用いることが好ましく、代表
的には、ポリエーテルサルフォン(PES)フィルム、ポリイミドフィルム、ポリエチレ
ンナフタレート(PEN)フィルム、PVF(ポリビニルフルオライド)フィルム、ポリ
エステルフィルム、ポリカーボネート(PC)フィルム、アクリル樹脂フィルム、または
半硬化した有機樹脂中に繊維体を含むプリプレグ等を用いることができる。
酸化物絶縁膜53は、加熱により酸素の一部が脱離する酸化物絶縁膜を用いて形成する。
加熱により酸素の一部が脱離する酸化物絶縁膜としては、化学量論的組成比よりも多くの
酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化
物絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散さ
せることができる。酸化物絶縁膜53は、代表的には、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハ
フニウム、酸化イットリウム等で形成することができる。
化学量論的組成比よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離
する。このときの酸素の脱離量は、TDS分析にて、酸素原子に換算しての酸素の脱離量
が1.0×1018atoms/cm以上、好ましくは1.0×1020atoms/
cm以上、より好ましくは3.0×1020atoms/cm以上である。
ここで、TDS分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下
に説明する。
TDS分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、酸化
物絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量
を計算することができる。標準試料の基準値とは、所定の原子または分子を含む試料の、
スペクトルの積分値に対する原子または分子の密度の比である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び
酸化物絶縁膜のTDS分析結果から、酸化物絶縁膜の酸素分子の脱離量(NO2)は、数
式1で求めることができる。
O2=NH2/SH2×SO2×α (数式1)
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試
料をTDS分析したときのスペクトルの積分値である。即ち、標準試料の基準値は、N
/SH2である。SO2は、酸化物絶縁膜をTDS分析したときのスペクトルの積分値
である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細
に関しては、特開平6−275697公報を参照する。なお、上記酸化物絶縁膜の酸素の
脱離量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、
標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用い
て測定した。
なお、NO2は酸素分子(O)の脱離量である。酸化物絶縁膜においては、酸素原子で
換算した酸素の脱離量は、酸素分子(O)の脱離量の2倍となる。
酸化物絶縁膜53は、50nm以上、好ましくは200nm以上500nm以下とする。
酸化物絶縁膜53を厚くすることで、酸化物絶縁膜53からの酸素脱離量を増加させるこ
とができると共に、酸化物絶縁膜53及び後に形成される酸化物半導体膜との界面におけ
る欠陥を低減することが可能である。
酸化物絶縁膜53は、スパッタリング法、CVD法等により形成する。なお、加熱により
酸素の一部が脱離する酸化物絶縁膜は、スパッタリング法を用いることで形成しやすいた
め好ましい。
加熱により酸素の一部が脱離する酸化物絶縁膜をスパッタリング法により形成する場合は
、成膜ガス中の酸素量が高いことが好ましく、酸素(O)、または酸素(O)及び希
ガス(Arなど)の混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃
度を6%以上100%以下にすることが好ましい。
加熱により酸素の一部が脱離する酸化物絶縁膜の代表例として酸化シリコン膜を形成する
場合、石英(好ましくは合成石英)をターゲットに用い、基板温度30℃以上450℃以
下(好ましくは70℃以上200℃以下)、基板とターゲットの間の距離(T−S間距離
)を20mm以上400mm以下(好ましくは40mm以上200mm以下)、圧力を0
.1Pa以上4Pa以下(好ましくは0.2Pa以上1.2Pa以下)、高周波電源を0
.5kW以上12kW以下(好ましくは1kW以上5kW以下)、成膜ガス中のO/(
+Ar)割合を1%以上100%以下(好ましくは6%以上100%以下)として、
RFスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英(好
ましくは合成石英)ターゲットに代えてシリコンターゲットを用いることもできる。なお
、成膜ガスとしては、酸素のみを用いてもよい。
酸化物半導体膜55は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系金属酸化
物や、三元系金属酸化物であるIn−Ga−Zn−O系金属酸化物、In−Sn−Zn−
O系金属酸化物、In−Al−Zn−O系金属酸化物、Sn−Ga−Zn−O系金属酸化
物、Al−Ga−Zn−O系金属酸化物、Sn−Al−Zn−O系金属酸化物や、二元系
金属酸化物であるIn−Zn−O系金属酸化物、Sn−Zn−O系金属酸化物、Al−Z
n−O系金属酸化物、Zn−Mg−O系金属酸化物、Sn−Mg−O系金属酸化物、In
−Mg−O系金属酸化物などを用いることができる。ここでは、n元系金属酸化物はn種
類の金属酸化物で構成される。なお、酸化物半導体膜55に形成することが可能な金属酸
化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは
3eV以上である。このように、バンドギャップの広い金属酸化物を用いることで、トラ
ンジスタのオフ電流を低減することができる。
また、酸化物半導体膜は、化学式InMO(ZnO)(m>0)で表記される薄膜を
用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一ま
たは複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、また
はGa及びCoなどがある。
また、酸化物半導体としてIn−Zn−O系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
なお、酸化物半導体膜55には、水素が含まれる。酸化物半導体膜55に含まれる水素は
、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。
酸化物半導体膜55において、アルカリ金属またはアルカリ土類金属の濃度は、2×10
16atoms/cm以下、あるいは1×1018atoms/cm以下であること
が好ましい。
酸化物半導体膜55の厚さは、3nm以上50nm以下とすることが好ましい。
酸化物半導体膜55は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等に
より形成することができる。
本実施の形態では、酸化物半導体膜55としてIn−Ga−Zn−O系酸化物ターゲット
を用いたスパッタリング法により形成する。また、酸化物半導体膜55は、希ガス(代表
的にはアルゴン)雰囲気、酸素雰囲気、又は希ガスと酸素の混合雰囲気においてスパッタ
リングすることによって、形成することができる。
なお、酸化物半導体膜55を形成する際に用いるスパッタリングガスは、水素、水、水酸
基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。また、基
板温度を100℃以上600℃以下好ましくは200℃以上400℃以下としながら酸化
物半導体膜55を形成することで、酸化物半導体膜55に含まれる不純物濃度を低減する
ことができる。
次に、基板51に加熱処理を施して、酸化物半導体膜55から水素を除去すると共に、酸
化物絶縁膜53に含まれる酸素の一部を、酸化物半導体膜55と、酸化物絶縁膜53にお
ける酸化物半導体膜55及び酸化物絶縁膜53との界面近傍に拡散させる。
このように、酸化物半導体膜の成膜を加熱しながら行い、または酸化物半導体膜を成膜後
に加熱処理を施すことによって、酸化物半導体膜を、C軸配向した結晶領域を有する膜と
することができる。
当該加熱処理に用いる加熱処理装置は特に限られず、抵抗発熱体などの発熱体からの熱伝
導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉
や、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(
Lamp Rapid Thermal Anneal)装置等のRTA(Rapid
Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲン
ランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナ
トリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被
処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置
である。
加熱処理温度は、酸化物半導体膜55から水素を除去すると共に、酸化物絶縁膜53に含
まれる酸素の一部を脱離させ、さらには酸化物半導体膜55に拡散させる温度が好ましく
、代表的には、150℃以上基板51の歪み点未満、好ましくは250℃以上450℃以
下とする。
加熱処理は、不活性ガス雰囲気で行うことが好ましく、代表的には、ヘリウム、ネオン、
アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。
また、酸化性雰囲気で行ってもよい。
当該加熱処理により、酸化物半導体膜55から水素を脱離させると共に、酸化物絶縁膜5
3に含まれる酸素の一部を、酸化物半導体膜55と、酸化物絶縁膜53における酸化物絶
縁膜53及び酸化物半導体膜55との界面近傍に拡散させることができる。当該工程によ
り、酸化物半導体膜55中に含まれる酸素欠損を低減することができるとともに、酸化物
絶縁膜53及び酸化物半導体膜55との界面近傍に酸素を拡散させることで、酸化物半導
体膜55及び酸化物絶縁膜53との界面における欠陥を低減することができる。この結果
、図1(B)に示すように、水素濃度及び酸素欠損が低減された酸化物半導体膜57を形
成することができる。
酸化物絶縁膜53を酸化物半導体膜55が覆う状態で加熱処理を行うことで、酸化物絶縁
膜53に含まれる酸素の一部が酸化物半導体膜55に拡散するため、酸化物半導体膜55
に含まれる酸素欠損を低減することができる。また、酸化物絶縁膜53が酸化物半導体膜
55に覆われており、表面が露出していないため、酸化物絶縁膜53からの外部への酸素
の放出量が低減され、酸化物絶縁膜53において酸化物半導体膜55との界面の欠陥を効
率よく低減することができる。
次に、酸化物半導体膜57上にマスクを形成した後、当該マスクを用いて酸化物半導体膜
57をエッチングして、島状の酸化物半導体膜59を形成する。この後、マスクを除去す
る(図1(C)参照。)。
酸化物半導体膜57をエッチングするためのマスクは、フォトリソグラフィ工程、インク
ジェット法、印刷法等を適宜用いることができる。また、酸化物半導体膜57のエッチン
グはウエットエッチングまたはドライエッチングを適宜用いることができる。
次に、図1(D)に示すように、酸化物半導体膜59に接する一対の電極61を形成する
一対の電極61は、ソース電極及びドレイン電極として機能する。
一対の電極61は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネ
シウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用
いてもよい。また、一対の電極61は、単層構造でも、二層以上の積層構造としてもよい
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタン
グステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造
、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形
成する三層構造などがある。
また、一対の電極61は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加した
インジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
一対の電極61は、印刷法またはインクジェット法により形成する。若しくは、スパッタ
リング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導
電膜をエッチングして形成する。導電膜上に形成するマスクは印刷法、インクジェット法
、フォトリソグラフィ法を適宜用いることができる。
ここでは、酸化物半導体膜59及び酸化物絶縁膜53上に導電膜を形成した後、導電膜を
所定の形状にエッチングして一対の電極61を形成する。
なお、酸化物半導体膜57上に導電膜を形成した後、多階調フォトマスクによって、凹凸
状のマスクを形成し、当該マスクを用いて酸化物半導体膜57及び導電膜をエッチングし
た後、アッシングにより凹凸状のマスクを分離し、当該分離されたマスクにより導電膜を
エッチングすることで、島状の酸化物半導体膜59及び一対の電極61を形成することが
できる。当該工程により、フォトマスク数及びフォトリソグラフィ工程数を削減すること
ができる。
次に、酸化物半導体膜59及び一対の電極61上にゲート絶縁膜63を形成する。
次に、ゲート絶縁膜63上であって、酸化物半導体膜59と重畳する領域にゲート電極6
5を形成する。
この後、保護膜として絶縁膜69を形成してもよい(図1(E)参照。)。また、ゲート
絶縁膜63及び絶縁膜69にコンタクトホールを形成した後、一対の電極61に接続する
配線を形成してもよい。
ゲート絶縁膜63は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムを単層でまたは積層
して形成することができる。なお、ゲート絶縁膜63は、酸化物半導体膜59と接する部
分が酸素を含むことが好ましく、特に好ましくは酸化シリコン膜により形成する。酸化シ
リコン膜を用いることで、酸化物半導体膜59に酸素を拡散させることができ、特性を良
好にすることができる。
また、ゲート絶縁膜63として、ハフニウムシリケート(HfSiO)、窒素が添加さ
れたハフニウムシリケート(HfSi)、窒素が添加されたハフニウムアルミ
ネート(HfAl)、酸化ハフニウム、酸化イットリウムなどのhigh−k
材料を用いることで、ゲート絶縁膜の物理的な膜厚を大きくすることができるため、ゲー
トリークを低減できる。さらには、high−k材料と、酸化シリコン、酸化窒化シリコ
ン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び
酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁膜63の厚
さは、1nm以上300nm以下、より好ましくは5nm以上50nm以下とするとよい
。ゲート絶縁膜63の厚さを5nm以上とすることで、ゲートリーク電流を低減すること
ができる。
なお、ゲート絶縁膜63を形成する前に、島状の酸化物半導体膜59の表面を、酸素、オ
ゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、島状の酸化物半導体膜59の表面
を酸化し、酸素欠損を低減してもよい。
ゲート電極65は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、マグネ
シウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用
いてもよい。また、ゲート電極65は、単層構造でも、二層以上の積層構造としてもよい
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタン
グステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造
、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形
成する三層構造などがある。
また、ゲート電極65は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加した
インジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
絶縁膜69は、ゲート絶縁膜63に列挙した絶縁膜を適宜用いて形成することができる。
この後、加熱処理を行ってもよい。
以上の工程により、酸化物半導体膜をチャネル形成領域に有するトランジスタを作製する
ことができる。
本実施の形態では、酸化物絶縁膜の表面が酸化物半導体膜で覆われた状態で加熱処理を行
った後、酸化物半導体膜を所定の形状にエッチングし、酸化物絶縁膜の一部を露出させて
いるため、酸化物絶縁膜からの酸素の外部への放出量を制御しつつ、酸素の一部を酸化物
半導体膜に拡散させ酸化物半導体膜の酸素欠損を低減させると共に、酸化物半導体膜から
水素を脱離させることが可能である。この結果、酸化物半導体膜のキャリア源となる水素
及び酸素欠損を低減すると共に、酸化物半導体膜及び酸化物絶縁膜の界面における欠陥を
低減することができるため、トランジスタのしきい値電圧のマイナスシフトを低減するこ
とができる。
(実施の形態2)
本実施の形態では、実施の形態1と異なる構造のトランジスタの作製方法について、図3
及び図4を用いて説明する。本実施の形態では、酸化物絶縁膜及び酸化物半導体膜の間に
一対の電極が設けられる点が実施の形態1と異なる。なお、図4の一点破線A−Bの断面
図は図3(D)に相当する。
図3(A)に示すように、実施の形態1と同様に、基板51上に酸化物絶縁膜53を形成
する。次に、酸化物絶縁膜53上に一対の電極71を形成する。次に、一対の電極71及
び酸化物絶縁膜53上に、酸化物半導体膜73を形成する。
一対の電極71は、実施の形態1に示す一対の電極61と同様の材料及び作製方法を適宜
用いて形成することができる。
酸化物半導体膜73は、実施の形態1に示す酸化物半導体膜55と同様の材料及び作製方
法を適宜用いて形成することができる。
次に、実施の形態1と同様に基板51を加熱して、水素濃度及び酸素欠損が低減された酸
化物半導体膜を形成した後、水素濃度及び酸素欠損が低減された酸化物半導体膜上にマス
クを形成し、水素濃度及び酸素欠損が低減された酸化物半導体膜をエッチングして、島状
の酸化物半導体膜75を形成する。この後、マスクを除去する(図3(B)参照。)。
次に、図3(C)に示すように、一対の電極71及び酸化物半導体膜75上にゲート絶縁
膜77を形成する。次に、ゲート絶縁膜77上であって、酸化物半導体膜75と重畳する
領域にゲート電極79を形成する。次に、ゲート絶縁膜77及びゲート電極79上に保護
膜として絶縁膜81を形成してもよい。
ゲート絶縁膜77は、実施の形態1に示すゲート絶縁膜63と同様の材料及び作製方法を
適宜用いて形成することができる。
ゲート電極79は、実施の形態1に示すゲート電極65と同様の材料及び作製方法を適宜
用いて形成することができる。
絶縁膜81は、実施の形態1に示す絶縁膜69と同様の材料及び作製方法を適宜用いて形
成することができる。
次に、絶縁膜81上にマスクを形成した後、ゲート絶縁膜77及び絶縁膜81の一部をエ
ッチングしてコンタクトホールを形成する。次に、コンタクトホールを介して、一対の電
極71に接続する配線83を形成する。
配線83は、一対の電極71と同様の材料及び作製方法を適宜用いて形成することができ
る。
以上の工程により、酸化物半導体膜をチャネル形成領域に有するトランジスタを作製する
ことができる。
本実施の形態では、酸化物半導体膜のキャリア源となる水素及び酸素欠損を低減すると共
に、酸化物半導体膜及び酸化物絶縁膜の界面における欠陥を低減することができるため、
トランジスタのしきい値電圧のマイナスシフトを低減することができる。
(実施の形態3)
本実施の形態では、実施の形態1及び実施の形態2と比較して、酸化物半導体膜及び一対
の配線の接触抵抗を低減できるトランジスタの作製方法について、図1及び図5を用いて
説明する。
実施の形態1と同様に、図1(A)及び図1(B)の工程により酸化物絶縁膜53上に酸
化物半導体膜55を形成し、酸化物半導体膜55を加熱して、水素濃度及び酸素欠損が低
減された酸化物半導体膜57を形成する。次に、図5(A)に示すように、水素濃度及び
酸素欠損が低減された酸化物半導体膜57上に、n型の導電型を有するバッファ84を形
成する。
n型の導電型を有するバッファ84としては、インジウム酸化物、インジウム錫酸化物、
インジウム亜鉛酸化物、錫酸化物、亜鉛酸化物、錫亜鉛酸化物から選ばれた一つの金属酸
化物であるか、または該金属酸化物にアルミニウム、ガリウム、シリコンから選ばれた元
素が一つ以上含まれている材料を用いることができる。この構成とすることで、後に形成
されるソース電極及びドレイン電極として機能する一対の電極及び酸化物半導体膜の接触
抵抗を低減することができる。
ここでは、酸化物半導体膜を加熱して酸化物半導体膜から水素を脱離させると共に、酸化
物絶縁膜から酸化物半導体膜に酸素を拡散させた後、当該酸化物半導体膜上にn型の導電
型を有するバッファ84を形成するため、酸化物半導体膜からの水素の脱離を十分に行う
ことができる。この結果、酸化物半導体膜中の水素濃度及び酸素欠損を低減することが可
能であり、トランジスタのしきい値電圧のマイナスシフトを低減することができる。
次に、n型の導電型を有するバッファ84上にマスクを形成した後、水素濃度及び酸素欠
損が低減された酸化物半導体膜57及びn型の導電型を有するバッファ84をエッチング
して、島状の酸化物半導体膜59及びn型の導電型を有するバッファ85を形成する。こ
の後、マスクを除去する(図5(B)参照。)。
次に、図5(C)に示すように、島状の酸化物半導体膜59及びn型の導電型を有するバ
ッファ85上に一対の電極61を形成する。ここでは、ゲート絶縁膜の膜質を保つため、
一対の電極61として、ゲート絶縁膜から、酸素を引き抜かない材料を用いることが好ま
しい。このような一対の電極61の材料として、タングステン、モリブデン等がある。し
かしながら、タングステン及びモリブデンは酸化物半導体膜及びゲート絶縁膜と接する領
域において抵抗の高い金属酸化物が形成されてしまう。そこで、島状の酸化物半導体膜5
9及び一対の電極61の間に、n型の導電型を有するバッファを設けることで、島状の酸
化物半導体膜59及び一対の電極61の接触抵抗を低減することができる。
次に、一対の電極61上に形成されるマスク(図示しない。)を用いて、n型の導電型を
有するバッファ85の露出部をエッチングして、一対のn型の導電型を有するバッファ8
7を形成する。
なお、一対の電極61上に形成されるマスクを除去した後、一対の電極61をマスクとし
て、n型の導電型を有するバッファ85の露出部をエッチングして、一対のn型の導電型
を有するバッファ87を形成してもよい。
n型の導電型を有するバッファ85をエッチングする際には、島状の酸化物半導体膜59
がエッチングされず、選択的にn型の導電型を有するバッファ85をエッチングする条件
(エッチング選択比の高い条件)を用いることが好ましい。なお、島状の酸化物半導体膜
59及びn型の導電型を有するバッファ85のエッチング選択比が低い場合は、n型の導
電型を有するバッファ85のエッチングの際に島状の酸化物半導体膜59の一部もエッチ
ングされ、溝部(凹部)を有する形状となることもある。
本実施の形態により、島状の酸化物半導体膜59及び一対の電極61の間にn型の導電型
を有するバッファ87を有するため、島状の酸化物半導体膜59及び一対の電極61の接
触抵抗を低減することができる。この結果、トランジスタのオン電流の低減を抑えること
ができる。
次に、実施の形態1と同様に、ゲート絶縁膜63、ゲート電極65、及び絶縁膜69を形
成する。また、ゲート絶縁膜63及び絶縁膜69にコンタクトホールを形成した後、一対
の電極61に接続する配線を形成してもよい。
以上の工程により、酸化物半導体膜をチャネル形成領域に有するトランジスタを作製する
ことができる。
本実施の形態により、水素濃度及び酸素欠損が低減された酸化物半導体膜を形成すると共
に、酸化物半導体膜及び一対の配線の間に接触抵抗を低減するn型の導電型を有するバッ
ファを形成するため、トランジスタのしきい値電圧のマイナスシフトを低減すると共に、
トランジスタのオン電流の低減を抑えることができる。
(実施の形態4)
本実施の形態では、オン電流及び電界効果移動度を高めることが可能なトランジスタ、ま
たはしきい値電圧を制御することができるトランジスタについて、図6を用いて説明する
図6(A)に示すように、基板51上に酸化物絶縁膜53を形成する。次に、酸化物絶縁
膜53上に第1のゲート電極91を形成する。次に、酸化物絶縁膜53及び第1のゲート
電極91上に第1のゲート絶縁膜93を形成する。次に、第1のゲート絶縁膜93上に酸
化物半導体膜95を形成する。
第1のゲート電極91は、実施の形態1に示すゲート電極65と同様に形成することがで
きる。
第1のゲート絶縁膜93は、実施の形態1に示すゲート絶縁膜63と同様に形成すること
ができる。
酸化物半導体膜95は、実施の形態1に示す酸化物半導体膜55と同様に形成することが
できる。
次に、図6(B)に示すように、実施の形態1と同様に、酸化物半導体膜95を加熱して
、水素濃度及び酸素欠損が低減された酸化物半導体膜97を形成する。
次に、酸化物半導体膜97上にマスクを形成して、酸化物半導体膜97をエッチングして
、島状の酸化物半導体膜99を形成する。この後マスクを除去する(図6(C)参照。)
次に、図6(D)に示すように、島状の酸化物半導体膜99上に一対の電極101を形成
する。次に、島状の酸化物半導体膜99及び一対の電極101上に第2のゲート絶縁膜1
03を形成する。次に、第2のゲート絶縁膜103上であって、島状の酸化物半導体膜9
9と重畳する領域に第2のゲート電極105を形成する。次に、第2のゲート絶縁膜10
3及び第2のゲート電極105上に保護膜として絶縁膜109を形成してもよい。
一対の電極101は、実施の形態1に示す一対の電極61と同様に形成することができる
第2のゲート絶縁膜103は、実施の形態1に示すゲート絶縁膜63と同様に形成するこ
とができる。
第2のゲート電極105は、実施の形態1に示すゲート電極65と同様に形成することが
できる。
絶縁膜109は、実施の形態1に示す絶縁膜69と同様に形成することができる。
第1のゲート電極91及び第2のゲート電極105は接続されていてもよい。この場合、
第1のゲート電極91及び第2のゲート電極105は同電位となるため、チャネル形成領
域が酸化物半導体膜99の第1のゲート絶縁膜93側、及び第2のゲート絶縁膜103側
に形成されるため、トランジスタのオン電流及び電界効果移動度を高めることができる。
または、第1のゲート電極91及び第2のゲート電極105は接続されず、異なる電位が
印加されてもよい。この場合、トランジスタのしきい値電圧を制御することができる。
なお、本実施の形態では、一対の電極が島状の酸化物半導体膜99及び第2のゲート絶縁
膜103の間に形成したが、第1のゲート絶縁膜93及び島状の酸化物半導体膜99の間
に形成してもよい。
以上の工程により、ゲート電極を複数有するトランジスタを作製することができる。
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4と比較して、さらに酸化物半導体膜中
の水素濃度を低減する方法について、説明する。本実施の形態では実施の形態1を用いて
説明するが、適宜実施の形態2乃至実施の形態4に適応することができる。
図1(A)において、基板51に酸化物絶縁膜53を形成する前に、基板51を加熱する
。次に、基板51上に酸化物絶縁膜53及び酸化物半導体膜55を形成する。
基板51を加熱する温度は、基板51に吸着または含有される水素を脱離させることが可
能な温度が好ましい。代表的には100℃以上基板歪み点未満である。また、基板51を
加熱する際、水素含有量の低い雰囲気で行うことが好ましい。好ましくは1×10−4
a以下の高真空中で行ことが好ましい。この結果、基板表面に吸着する水素、水素分子、
水、水酸基、または水素化物などを低減できる。
さらには、基板51の加熱から酸化物半導体膜55の形成までを大気に曝さず、真空雰囲
気で連続的に行うことで、基板51、酸化物絶縁膜53、及び酸化物半導体膜55に水素
、水素分子、水、水酸基、または水素化物が吸着されず、酸化物半導体膜55の加熱工程
において、基板51及び酸化物絶縁膜53から酸化物半導体膜55への水素拡散を低減す
ることが可能であり、図1(B)に示す加熱された酸化物半導体膜57の水素濃度をより
低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減
することができる。
(実施の形態6)
実施の形態1乃至5に示したトランジスタを作製し、該トランジスタを画素部、さらには
駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製することがで
きる。また、トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に
一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう)、発光
素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electr
o Luminescence)、有機EL等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源(照明装置含む)を指す。また、コネクタ、例えばFPC(Flexible pri
nted circuit)もしくはTAB(Tape Automated Bond
ing)テープもしくはTCP(Tape Carrier Package)が取り付
けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュー
ル、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路
)が直接実装されたモジュールも全て表示装置に含むものとする。
(実施の形態7)
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、デジタルサイネ
ージ、PID(Public Information Display)、電車などの
乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することがで
きる。電子機器の一例を図7に示す。
図7は、電子機器の一例として電子書籍2700を示している。例えば、電子書籍270
0は、筐体2701及び筐体2703の2つの筐体で構成されている。筐体2701及び
筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉
動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可
能となる。
筐体2701には表示部2705及び光電変換装置2706が組み込まれ、筐体2703
には表示部2707及び光電変換装置2708が組み込まれている。表示部2705及び
表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成
としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部(図7では
表示部2705)に文章を表示し、左側の表示部(図7では表示部2707)に画像を表
示することができる。
また、図7では、筐体2701に操作部などを備えた例を示している。例えば、筐体27
01において、電源2721、操作キー2723、スピーカ2725などを備えている。
操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボ
ードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面
に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタ及びUSBケーブ
ルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成として
もよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよ
い。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
(実施の形態8)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用すること
ができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン
受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図8(A)は、電子機器の一例としてテレビジョン装置9600を示している。テレビジ
ョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部960
3により、映像を表示することが可能である。また、ここでは、スタンド9605により
筐体9601を支持した構成を示している。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモ
コン操作機9610により行うことができる。リモコン操作機9610が備える操作キー
9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示され
る映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機
9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図8(B)は、電子機器の一例としてデジタルフォトフレーム9700を示している。例
えば、デジタルフォトフレーム9700は、筐体9701に表示部9703が組み込まれ
ている。表示部9703は、各種画像を表示することが可能であり、例えばデジタルカメ
ラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させるこ
とができる。
なお、デジタルフォトフレーム9700は、操作部、外部接続用端子(USB端子、US
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム9700
の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して
画像データを取り込み、取り込んだ画像データを表示部9703に表示させることができ
る。
また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
本実施例では、酸化物絶縁膜及び酸化物半導体膜の形成工程、並びに加熱処理の順序と、
酸化物絶縁膜からの酸素の脱離量との関係について、図9乃至図11を用いて説明する。
はじめに、試料の作製方法について説明する。本実施例では、以下の工程1乃至工程4の
少なくとも1以上を行って各試料を作製した。
(工程1)基板上に酸化物絶縁膜を形成した。ここでは、酸化物絶縁膜として厚さ300
nmの酸化シリコン膜を形成した。
酸化物絶縁膜は、石英ターゲットを用い、スパッタリングガスとして流量25sccmの
アルゴン及び25sccmの酸素を用いた、RFスパッタリング法を用いて形成した。周
波数が13.56MHzの高周波電源の電力を1.5kWとし、圧力を0.4Paとし、
基板及びターゲットの間隔を60mmとし、基板温度を100℃とした。
(工程2)酸化物絶縁膜上に酸化物半導体膜を形成した。ここでは、酸化物半導体膜とし
て厚さ30nmのIn−Ga−Zn−O膜を形成した。
酸化物半導体膜は、In−Ga−Zn−Oターゲット(In:Ga:ZnO
=1:1:2[mol数比])を用い、スパッタリングガスとして流量30sccmのア
ルゴン及び15sccmの酸素を用いた、DCスパッタリング法を用いて形成した。この
ときの電源の電力を0.5kWとし、圧力を0.4Paとし、基板及びターゲットの間隔
を60mmとし、基板温度を200℃とした。
(工程3)酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、酸化
物半導体膜の一部をエッチングして、島状の酸化物半導体膜を形成した。
(工程4)加熱処理を行った。
加熱処理条件は、窒素雰囲気の電気炉で450℃、1時間保持することで、各試料を加熱
した。
試料1、試料3、及び試料5は、加熱処理を行わない試料であり、試料2、試料4及び試
料6は加熱処理を行う試料である。また、試料2、試料4及び試料6はそれぞれ加熱処理
の順序が異なる。
試料1は、工程1及び工程2の後、酸化物半導体膜を除去した。試料2は、工程1及び工
程2の後に工程4(加熱処理)を行い、酸化物半導体膜を除去した。
試料3は、工程1を行った。試料4は、工程1の後に工程4(加熱処理)を行った。
試料5は、工程1乃至工程3の後、島状の酸化物半導体膜を除去した。試料6は、工程1
乃至工程3の後に工程4(加熱処理)を行い、島状の酸化物半導体膜を除去した。
次に、試料1乃至試料6の脱ガス量をTDS分析により測定した。ここでは、TDS分析
には、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用いた。な
お、TDS分析とは、試料を真空容器内で昇温し、昇温中に試料から発生するガス成分を
四重極質量分析計で検出する分析方法である。検出されるガス成分はm/z(質量/電荷
)で区別される。ここでは、m/z=32におけるTDSスペクトルである。なお、m/
z=32である成分には、酸素分子(O)などが挙げられる。
試料1(加熱処理無し)及び試料2(加熱処理有り)のTDSスペクトルをそれぞれ、図
9(A)の破線201及び実線203で示す。
試料3(加熱処理無し)及び試料4(加熱処理有り)のTDSスペクトルをそれぞれ、図
9(B)の破線205及び実線207で示す。
試料5(加熱処理無し)及び試料6(加熱処理有り)のTDSスペクトルをそれぞれ、図
9(C)の破線209及び実線211で示す。
図10(A)乃至(C)はそれぞれ、試料2、試料4、及び試料6の加熱処理における酸
化物絶縁膜113からの酸素の放出を説明するモデル図である。
図10(A)に示すように、基板111上に積層された酸化物絶縁膜113及び酸化物半
導体膜115を加熱処理すると、酸化物半導体膜115が保護膜となり、酸化物絶縁膜1
13からの酸素の外部への放出が低減される。このため、図9(A)に示すように、酸化
物半導体膜を除去した試料1及び試料2においては、加熱処理の有無でTDS分析におけ
る酸素の放出量の差がほとんど無い。これは、加熱処理によって、酸化物絶縁膜に含まれ
る、加熱により脱離可能な酸素含有量の減少が少ないためである。
一方、図10(B)に示すように、基板111上に形成された酸化物絶縁膜113の表面
を覆う酸化物半導体膜が設けられない状態で加熱処理をすると、酸化物絶縁膜113から
酸素が放出される。このため、図9(B)の実線207に示すように、加熱処理がある試
料4においては、試料3と比較してTDS分析における酸素の放出量が低減している。こ
れは、加熱処理によって、酸化物絶縁膜から酸素の一部が外部へ放出してしまい、酸化物
絶縁膜に含まれる、加熱により脱離可能な酸素含有量が低減しているためである。
さらに、図10(C)に示すように、基板111上に形成された酸化物絶縁膜113の表
面の一部を覆う島状の酸化物半導体膜117が設けられた状態で加熱処理をすると、露出
している酸化物絶縁膜113から酸素が放出される。また、島状の酸化物半導体膜117
と接する酸化物絶縁膜113に含まれる酸素が拡散して、露出している酸化物絶縁膜11
3から放出される。これは、酸化物絶縁膜113から酸化物半導体膜への酸素の拡散より
、酸化物絶縁膜中の酸素拡散係数の方が大きいため、酸化物絶縁膜から酸化物半導体膜へ
よりも、酸化物絶縁膜中での酸素の拡散の方が早く、島状の酸化物半導体膜の周辺に酸素
が拡散してしまうためである。具体的には、450℃加熱処理において酸化物絶縁膜11
3中の酸素の拡散係数は1×10―10cm/sec程度であり、酸化物半導体膜11
7中の酸素の拡散係数は1×10―17cm/sec程度であることが分析により確認
されている。なお、上記酸化物半導体膜117中の酸素の拡散係数は、酸化物半導体膜と
してIn−Ga−Zn−O膜における値を示したが、他の酸化物半導体でも同様の傾向を
示す。例えばIn−Sn−O膜中の酸素の拡散係数は、6×10―16cm/sec程
度であり、酸化物絶縁膜113中の酸素の拡散係数よりも十分小さい値を示す。このため
、図9(C)の実線211に示すように、加熱処理がある試料6においては、試料5と比
較してTDS分析における酸素の放出量が低減している。これは、加熱処理によって、酸
化物絶縁膜から酸素の一部が外部へ放出してしまい、酸化物絶縁膜に含まれる、加熱によ
り脱離可能な酸素含有量が低減しているためである。
以上のことから、酸化物絶縁膜113上に酸化物半導体膜115を形成し、島状の酸化物
半導体膜117を形成する前に、加熱処理を行うことで、酸化物絶縁膜113に含まれる
酸素を効率よく酸化物半導体膜115に拡散させることができる。
本実施例では、トランジスタの作製方法及び当該トランジスタの電気特性について、図1
及び図11を用いて説明する。
本実施例では、実施例1と同様に、加熱工程順の異なる試料7乃至試料9を作製した。試
料7は、酸化物絶縁膜上に酸化物半導体膜を形成した後、加熱を行う。試料8は、酸化物
絶縁膜を形成した後、加熱を行う。試料9は、酸化物絶縁膜上に酸化物半導体膜を形成し
、酸化物半導体膜の一部をエッチングして島状の酸化物半導体膜を形成した後、加熱を行
う。
はじめに試料7乃至9の作製方法を説明する。
図1(A)に示すように、基板51上に酸化物絶縁膜53を形成した。次に、酸化物絶縁
膜53上に酸化物半導体膜55を形成した。なお、試料8は、酸化物絶縁膜53の形成後
、且つ酸化物半導体膜55の形成前に加熱処理を行った。また、試料7は酸化物半導体膜
55の形成後、且つ図1(C)に示す酸化物半導体膜59の形成前に加熱処理を行った。
基板51として、AN100(旭硝子社製)ガラス基板を用いた。
酸化物絶縁膜53の成膜条件は、実施例1の工程1に示す酸化物絶縁膜の成膜条件を用い
て、厚さ300nmの酸化シリコン膜を形成した。
酸化物半導体膜55の成膜条件は、実施例1の工程2に示す酸化物半導体膜の成膜条件を
用いて、厚さ30nmのIn−Ga−Zn−O膜を形成した。
試料7及び試料8の加熱処理は、実施例1の工程4に示す加熱処理条件を用いた。
次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、当該マス
クを用いて酸化物半導体膜をエッチングした。なお、試料9は、酸化物半導体膜をエッチ
ングした後、加熱処理を行った。以上の工程により、図1(C)に示すように、酸化物半
導体膜59を形成した。
ここでは、ウエットエッチングを用いて酸化物半導体膜をエッチングした。
試料9の加熱処理は、実施例1の工程4に示す加熱条件を用いた。
次に、酸化物半導体膜59上に一対の電極61を形成した(図1(D)参照。)。
ここでは、導電膜として、スパッタリング法により厚さ100nmのタングステン膜を形
成した。次に、導電膜上にフォトリソグラフィ工程によりマスクを形成した後、当該マス
クを用いて導電膜をドライエッチングして一対の電極61を形成した。この後、マスクを
除去した。
次に、酸化物半導体膜59及び一対の電極61上にゲート絶縁膜63を形成した。次に、
ゲート絶縁膜63上にゲート電極65を形成した。次に、保護膜として機能する絶縁膜6
9を形成した(図1(E)参照。)。
ここでは、ゲート絶縁膜63として、プラズマCVD法により酸化窒化シリコン膜を形成
した。試料7及び試料8では、ゲート絶縁膜の厚さを30nmとし、試料9ではゲート絶
縁膜の厚さを15nmとした。
また、ゲート絶縁膜63上に、スパッタリング法により厚さ15nmの窒化タンタル膜を
形成した後、スパッタリング法により厚さ135nmのタングステン膜を形成した。次に
、フォトリソグラフィ工程によりマスクを形成した後、当該マスクを用いてタングステン
膜及び窒化タンタル膜をドライエッチングして、ゲート電極65を形成した。次に、マス
クを除去した。
ここでは、絶縁膜69としてプラズマCVD法により厚さ300nmの酸化窒化シリコン
膜を形成した。
次に、図示しないが、絶縁膜69上にフォトリソグラフィ工程によりマスクを形成した後
、当該マスクを用いて絶縁膜69の一部をエッチングしてコンタクトホールを形成した。
ここでは、ドライエッチングによりゲート絶縁膜63及び絶縁膜69をエッチングして、
一対の電極61及びゲート電極65を露出するコンタクトホールを形成した。
次に、一対の電極61及びゲート電極65に接続する配線をそれぞれ形成した。
ここでは、絶縁膜69上に、スパッタリング法により厚さ50nmのチタン膜、厚さ10
0nmのアルミニウム膜、及び厚さ5nmのチタン膜を順に形成した。次に、フォトリソ
グラフィ工程によりマスクを形成した後、当該マスクを用いてチタン膜、アルミニウム膜
、及びチタン膜をドライエッチングして、配線を形成した。次に、マスクを除去した。
次に、窒素雰囲気の電気炉で250℃、1時間保持することで、各試料を加熱した。
以上の工程によりトランジスタを作製した。次に、試料7乃至試料9に形成されたトラン
ジスタの電気特性を測定した。測定は、基板面内で25点行っており、重ねて表示してい
る。チャネル長Lは3μmであり、チャネル幅Wは10μmである。
図11(A)、図11(B)、及び図11(C)はそれぞれ、試料7、試料8、及び試料
9に作製されたトランジスタの電気特性を示す。曲線221、225、229は、それぞ
れのトランジスタにドレイン電圧を0.1V印加したときの電流電圧曲線を示し、曲線2
23、227、231は、それぞれのトランジスタにドレイン電圧を3V印加したときの
電流電圧曲線を示す。
図11(A)に示す電流電圧曲線はオンオフ比が高く、スイッチング特性を有するが、図
11(B)及び図11(C)に示す電流電圧曲線はオンオフがとれておらず、スイッチン
グ特性を有していない。
実施例1のTDS分析結果より、試料2に示すように、酸化物絶縁膜の表面を酸化物半導
体膜で覆った状態で加熱処理を行っても酸化物絶縁膜に含まれる、加熱により脱離可能な
酸素量の減少が少なく、外部への酸素の放出が生じにくい。一方、試料4及び試料6にお
いては、酸化物絶縁膜が露出した状態で加熱処理することにより、酸素が外部へ放出して
いる。
これらのことから、試料2と同様の工程順で加熱処理を行った本実施例の試料7において
は、酸化物絶縁膜に含まれる酸素の一部が加熱によって酸化物半導体膜に拡散しており、
また外部への酸素放出が抑制されているため、酸化物半導体膜に含まれる酸素欠損が低減
している。このため、当該酸化物半導体膜を用いたトランジスタは、スイッチング特性を
有する。
一方、試料4及び試料6と同様の工程順で加熱処理を行った本実施例の試料8及び試料9
においては、酸化物絶縁膜に含まれる酸素の一部が加熱によって外部に放出されたため、
酸化物半導体膜への酸素拡散量が少なく、キャリア源となる酸素欠損が多く含まれる。こ
のため、酸化物半導体膜がn型の導電型を有し、当該酸化物半導体膜を用いたトランジス
タは、スイッチング特性を有さない。
以上のことから、加熱により酸素の一部が脱離する酸化物絶縁膜の表面を酸化物半導体膜
で覆った状態で加熱処理を行った後、酸化物半導体膜を所定の形状にエッチングし、ゲー
ト絶縁膜及びゲート電極を形成することで、オンオフ比が十分高く、しきい値電圧のマイ
ナスシフトの少ないトランジスタを作製することができる。
51 基板
53 酸化物絶縁膜
55 酸化物半導体膜
57 酸化物半導体膜
59 酸化物半導体膜
61 電極
63 ゲート絶縁膜
65 ゲート電極
69 絶縁膜
71 電極
73 酸化物半導体膜
75 酸化物半導体膜
77 ゲート絶縁膜
79 ゲート電極
81 絶縁膜
83 配線
84 バッファ
85 バッファ
87 バッファ
91 ゲート電極
93 ゲート絶縁膜
95 酸化物半導体膜
97 酸化物半導体膜
99 酸化物半導体膜
101 電極
103 ゲート絶縁膜
105 ゲート電極
109 絶縁膜
111 基板
113 酸化物絶縁膜
115 酸化物半導体膜
117 酸化物半導体膜
201 破線
203 実線
205 破線
207 実線
209 破線
211 実線
221 曲線
223 曲線
2700 電子書籍
2701 筐体
2703 筐体
2705 表示部
2706 光電変換装置
2707 表示部
2708 光電変換装置
2711 軸部
2721 電源
2723 操作キー
2725 スピーカ
9600 テレビジョン装置
9601 筐体
9603 表示部
9605 スタンド
9607 表示部
9609 操作キー
9610 リモコン操作機
9700 デジタルフォトフレーム
9701 筐体
9703 表示部

Claims (5)

  1. 基板上に酸化物絶縁膜を形成する工程と、
    前記酸化物絶縁膜上に酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜加熱処理を行う工程と、
    前記加熱処理後前記酸化物半導体膜の一部をエッチングして、島状の酸化物半導体膜を形成する工程と、
    前記島状の酸化物半導体膜上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記島状の酸化物半導体膜と重なる領域を有するゲート電極を形成する工程と、を有し、
    前記酸化物半導体膜は、In、Ga、及びZnを有し、
    前記加熱処理において、前記酸化物半導体膜に含まれる水素が脱離し、前記酸化物絶縁膜に含まれる酸素の一部が脱離して、前記酸化物半導体膜に拡散することを特徴とする半導体装置の作製方法。
  2. 基板上に酸化物絶縁膜を形成する工程と、
    前記酸化物絶縁膜上にゲート電極を形成する工程と、
    前記酸化物絶縁膜上及び前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記ゲート電極と重なる領域を有する酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜加熱処理を行う工程と、
    前記加熱処理後、前記酸化物半導体膜の一部をエッチングして、島状の酸化物半導体膜を形成する工程と、を有し、
    前記酸化物半導体膜は、In、Ga、及びZnを有し、
    前記加熱処理において、前記酸化物半導体膜に含まれる水素が脱離し、前記ゲート絶縁膜に含まれる酸素の一部が脱離して、前記酸化物半導体膜に拡散することを特徴とする半導体装置の作製方法。
  3. 請求項1又は2において、
    前記酸化物絶縁膜において、前記加熱処理によって脱離する酸素の脱離量は、昇温脱離ガス分光法分析を用いて、酸素原子として換算すると、1.0×1018atoms/cm以上であることを特徴とする半導体装置の作製方法。
  4. 請求項1又は2において、
    前記酸化物絶縁膜として、化学量論比より多くの酸素を含む酸化物絶縁膜を形成することを特徴とする半導体装置の作製方法。
  5. 請求項1乃至4のいずれか一項において、
    前記加熱処理は、150℃以上前記基板の歪み点未満で行うことを特徴とする半導体装置の作製方法。
JP2015207987A 2010-08-16 2015-10-22 半導体装置の作製方法 Active JP6129272B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015207987A JP6129272B2 (ja) 2010-08-16 2015-10-22 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010181832 2010-08-16
JP2010181832 2010-08-16
JP2015207987A JP6129272B2 (ja) 2010-08-16 2015-10-22 半導体装置の作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011177794A Division JP5829457B2 (ja) 2010-08-16 2011-08-16 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017077978A Division JP6355791B2 (ja) 2010-08-16 2017-04-11 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2016012743A JP2016012743A (ja) 2016-01-21
JP6129272B2 true JP6129272B2 (ja) 2017-05-17

Family

ID=44514555

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2011177794A Active JP5829457B2 (ja) 2010-08-16 2011-08-16 半導体装置の作製方法
JP2015207987A Active JP6129272B2 (ja) 2010-08-16 2015-10-22 半導体装置の作製方法
JP2017077978A Expired - Fee Related JP6355791B2 (ja) 2010-08-16 2017-04-11 半導体装置の作製方法
JP2018111937A Active JP6630779B2 (ja) 2010-08-16 2018-06-12 半導体装置の作製方法
JP2019222019A Withdrawn JP2020039005A (ja) 2010-08-16 2019-12-09 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011177794A Active JP5829457B2 (ja) 2010-08-16 2011-08-16 半導体装置の作製方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2017077978A Expired - Fee Related JP6355791B2 (ja) 2010-08-16 2017-04-11 半導体装置の作製方法
JP2018111937A Active JP6630779B2 (ja) 2010-08-16 2018-06-12 半導体装置の作製方法
JP2019222019A Withdrawn JP2020039005A (ja) 2010-08-16 2019-12-09 半導体装置の作製方法

Country Status (6)

Country Link
US (3) US8748224B2 (ja)
EP (1) EP2421031B1 (ja)
JP (5) JP5829457B2 (ja)
KR (3) KR102006172B1 (ja)
CN (2) CN106816383B (ja)
TW (4) TWI559409B (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
JP6013685B2 (ja) * 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5636392B2 (ja) * 2012-05-24 2014-12-03 株式会社東芝 表示装置
WO2014002920A1 (en) 2012-06-29 2014-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140014942A1 (en) * 2012-07-12 2014-01-16 Polymer Vision B.V. Thin-film transistor, electronic circuit, display and method of manufacturing the same
JP6293229B2 (ja) * 2012-10-17 2018-03-14 株式会社半導体エネルギー研究所 半導体装置
JP6021586B2 (ja) * 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
TWI605593B (zh) * 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
KR102248765B1 (ko) * 2012-11-30 2021-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102442752B1 (ko) 2013-05-20 2022-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
KR20210079411A (ko) * 2013-06-27 2021-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9461126B2 (en) * 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102164941B1 (ko) 2014-01-13 2020-10-14 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
KR102326408B1 (ko) * 2014-02-24 2021-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN104979406B (zh) 2015-07-31 2018-05-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法和显示装置
WO2017134495A1 (ja) 2016-02-05 2017-08-10 株式会社半導体エネルギー研究所 金属酸化物膜、半導体装置、及び半導体装置の作製方法
JP6711692B2 (ja) 2016-05-24 2020-06-17 キヤノン株式会社 光電変換装置及び画像読み取り装置
JP2017212360A (ja) * 2016-05-26 2017-11-30 株式会社Joled 薄膜トランジスタ、表示装置および電子機器
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102393552B1 (ko) * 2017-11-09 2022-05-02 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW541723B (en) * 2001-04-27 2003-07-11 Shinetsu Handotai Kk Method for manufacturing light-emitting element
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1524685B1 (en) * 2003-10-17 2013-01-23 Imec Method for processing a semiconductor device comprising an silicon-oxy-nitride dielectric layer
US8101467B2 (en) * 2003-10-28 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same, and liquid crystal television receiver
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344837A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7465596B2 (en) * 2005-06-30 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US20110059746A1 (en) * 2006-12-08 2011-03-10 Lg Electronics Inc. Method And Apparatus For Managing Versions Of Various Application Information Messages And Using The Application Information Messages
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8530891B2 (en) * 2007-04-05 2013-09-10 Idemitsu Kosan Co., Ltd Field-effect transistor, and process for producing field-effect transistor
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5292805B2 (ja) * 2007-12-26 2013-09-18 凸版印刷株式会社 薄膜トランジスタアレイ及びその製造方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5537787B2 (ja) * 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101722913B1 (ko) * 2008-09-12 2017-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2010064590A1 (en) * 2008-12-01 2010-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP5268689B2 (ja) 2009-02-09 2013-08-21 キヤノン株式会社 電子写真画像形成装置
JP5328414B2 (ja) * 2009-02-25 2013-10-30 富士フイルム株式会社 トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101791370B1 (ko) * 2009-07-10 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011007682A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法

Also Published As

Publication number Publication date
CN102376583B (zh) 2017-04-19
KR20120016586A (ko) 2012-02-24
CN106816383B (zh) 2020-12-08
TW201727766A (zh) 2017-08-01
KR102107984B1 (ko) 2020-05-08
US20160190291A1 (en) 2016-06-30
JP2017157844A (ja) 2017-09-07
JP2020039005A (ja) 2020-03-12
KR102274005B1 (ko) 2021-07-08
KR102006172B1 (ko) 2019-08-02
TWI621184B (zh) 2018-04-11
TWI587405B (zh) 2017-06-11
JP2016012743A (ja) 2016-01-21
JP2012064929A (ja) 2012-03-29
TWI509707B (zh) 2015-11-21
EP2421031A1 (en) 2012-02-22
JP2018164100A (ja) 2018-10-18
US20120040495A1 (en) 2012-02-16
KR20190089803A (ko) 2019-07-31
TW201642357A (zh) 2016-12-01
CN102376583A (zh) 2012-03-14
TW201227830A (en) 2012-07-01
US9793383B2 (en) 2017-10-17
TWI559409B (zh) 2016-11-21
EP2421031B1 (en) 2014-04-30
JP6630779B2 (ja) 2020-01-15
JP6355791B2 (ja) 2018-07-11
US9287390B2 (en) 2016-03-15
JP5829457B2 (ja) 2015-12-09
TW201603147A (zh) 2016-01-16
US20140256086A1 (en) 2014-09-11
CN106816383A (zh) 2017-06-09
US8748224B2 (en) 2014-06-10
KR20200047498A (ko) 2020-05-07

Similar Documents

Publication Publication Date Title
JP6355791B2 (ja) 半導体装置の作製方法
JP6925485B2 (ja) 半導体装置
KR102113027B1 (ko) 반도체 장치의 제작 방법
JP5677544B2 (ja) 半導体装置の作製方法
KR102660906B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170411

R150 Certificate of patent or registration of utility model

Ref document number: 6129272

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250