JP6074166B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置（半導体を用いたメモリ装置を含む）に関する。
半導体メモリ装置として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が知られている（例えば、特許文献１参照）。ＤＲＡＭは図２（Ｂ）に示すような、セルトランジスタ１０６とキャパシタ１０７を有するメモリセル１０５を、図２（Ａ）に示すようにマトリクス状に配置し、セルトランジスタ１０６のゲートをワード線１０３に、ドレインをビット線１０４に接続したものである。また、複数のワード線を駆動するための行ドライバー１０１と、複数のビット線を駆動するための列ドライバー１０２を有する。
行ドライバー１０１と列ドライバー１０２の駆動のために外部から電源が供給される。なお、シリコン半導体を用いたセルトランジスタは、オフ状態でも微小ながらドレイン電流（オフ電流）が流れるため、１秒間に数十回、キャパシタに電荷を補充する操作（リフレッシュ）をおこなう必要がある。つまり、ＤＲＡＭは記憶状態を保持するために外部からの電源供給が不可欠である。
近年、バンドギャップがシリコン半導体の２倍以上の酸化物半導体を用いたトランジスタのオフ電流が非常に小さいことを利用して、電荷を極めて長期間に保持できることが発見された。例えば、バンドギャップが２．５電子ボルト以上の半導体では、理論上のオフ電流（オフ状態でのドレイン電流）は、１０−２６Ａ以下となる。これを利用して、メモリ回路を構成し、不揮発なメモリとして利用することが提唱されている（特許文献２参照乃至特許文献４）。
このようなメモリに利用するには、トランジスタのオフ状態での抵抗（オフ抵抗）が十分に高いこと（オフ電流が十分に低いこと）が必要である。例えば、一般的なＤＲＡＭで用いられているキャパシタの容量である３０ｆＦの容量に電荷を保持して、これを１０年維持するには、オフ状態で１×１０２２Ω以上の高い抵抗が必要である。ドレイン電圧を＋１Ｖとすれば、オフ電流は１００ｙＡ（１×１０−２２Ａ）以下であることが必要である。
バンドギャップの広い酸化物半導体を用いたトランジスタのサブスレショールド領域でのドレイン電流はサブスレショールド値としきい値とでおおよその値を見積もることができる。室温（２７℃）でのサブスレショールド値の理論上の下限は６０ｍＶ／ｄｅｃａｄｅである。
例えば、しきい値が＋１Ｖで、サブスレショールド値が６０ｍＶ／ｄｅｃａｄｅ、しきい値でのドレイン電流が１μＡ（ソースの電位Ｖｓを０Ｖ、ドレインの電位を＋１Ｖとする）であれば、ゲートの電位Ｖｇが＋４０ｍＶのときドレイン電流は１００ｙＡとなる。ゲートの電位Ｖｇが０Ｖであれば、トランジスタのドレイン電流は１００ｙＡ未満となり、キャパシタの電荷を１０年間保持できる。
なお、保持する期間は１０年に限られず、１０秒から１００年の間で使用する目的に応じて決定でき、そのためにキャパシタの容量やトランジスタのオフ抵抗あるいはオフ電流を設定すればよい。
上記は室温でのドレイン電流であるが、実用上はいくつか問題がある。サブスレショールド値は温度に依存し、温度が高くなるとサブスレショールド値は大きくなる。半導体メモリ装置では、高温で保存されることも予想されることから、室温よりも高い温度での保持特性も十分であることが必要である。
例えば、９５℃でのサブスレショールド値の理論上の下限は７４ｍＶ／ｄｅｃａｄｅとなる。サブスレショールド値が７４ｍＶ／ｄｅｃａｄｅのとき、ドレイン電流が１００ｙＡとなるゲートの電位Ｖｇの値は−１８０ｍＶとなる。ゲートの電位Ｖｇが０Ｖのとき、ドレイン電流は１０ｚＡ（１×１０−２０Ａ）となり、電荷の保持時間は室温のときの１％になる。
また、トランジスタのサイズが小さくなると短チャネル効果により、サブスレショールド値が上昇する。シリコン半導体はドーピングにより導電型を制御することができる。そのため、例えば、Ｎチャネル型トランジスタでは、チャネル形成領域のＰ型のドーパントの濃度を高くして、短チャネル効果を抑制できる。
しかしながら、酸化物半導体ではシリコン半導体のようなドーパントの濃度を制御して、導電型を制御することができない。酸化物半導体は、例えば、１つの導電型の強度を変更することはできるが、Ｎ型のものをドーピングによりＰ型に変更すること（逆導電型とすること）はできない。このため、チャネル形成領域を逆の導電型として、短チャネル効果を抑制することができない。
したがって、チャネル長１００ｎｍ以下ではサブスレショールド値は１００ｍＶ／ｄｅｃａｄｅ以上となり、ゲートの電位Ｖｇを−０．６Ｖ以下に維持しないと、データが失われる危険がある。さらに、上記では、しきい値を＋１Ｖとしたが、しきい値が小さくなれば、室温であっても、また、長チャネルであっても、オフ抵抗を十分に高くするために、ゲートの電位Ｖｇを０Ｖ未満とする必要がある。なお、しきい値はゲートに用いる材料の仕事関数によって決定され、しきい値を＋１．５Ｖより大きくすることは困難である。
このような条件では、半導体メモリ装置の外部からの電源が遮断され、ゲートがソースと同電位（すなわち、Ｖｇ＝０Ｖ）となるとデータが損なわれる危険がある。なお、電位は相対的なものであるので、以下の説明では外部からの電源が遮断された場合には、多少の時間の経過後、回路の電位は０Ｖになるとする。
米国特許第４７７７６２５号明細書 米国特許出願公開第２０１１／０１０１３５１号明細書 米国特許出願公開第２０１１／０１５６０２７号明細書 米国特許出願公開第２０１１／０１８２１１０号明細書
本発明の一は、酸化物半導体のような逆導電型を有さない、バンドギャップが２．５電子ボルト以上の半導体を用いて形成され、十分な集積度を有し、外部の電源が遮断された状態にあっても必要とする期間、データを保持できるメモリ装置を提供することを課題とする。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけのこともある。例えば、トランジスタの回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとビット線制御トランジスタとビット線制御回路とを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線制御トランジスタのソースはビット線に接続し、ビット線制御トランジスタのドレインは列ドライバーに接続し、ビット線制御トランジスタのゲートはビット線制御回路に接続し、ビット線制御回路は独立して電位を発生する手段の電極の一に接続することを特徴とする半導体メモリ装置である。
また、本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとビット線制御トランジスタとビット線制御回路とを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線は列ドライバーに接続し、ビット線は、その一端にビット線制御トランジスタを有し、ビット線制御トランジスタのゲートはビット線制御回路に接続し、ビット線制御回路は独立して電位を発生する手段の電極の一に接続することを特徴とする半導体メモリ装置である。
また、本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとビット線制御トランジスタとビット線制御回路とを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線は列ドライバーに接続し、ビット線制御トランジスタは、ビット線に直列に挿入されており、ビット線制御トランジスタのゲートはビット線制御回路に接続し、ビット線制御回路は独立して電位を発生する手段の電極の一に接続することを特徴とする半導体メモリ装置である。
上記において、ビット線には２以上のビット線制御トランジスタが挿入されていてもよい。
また、ビット線制御トランジスタのゲートは、独立して電位を発生する手段の負極とビット線制御回路内のＮチャネル型トランジスタを介して接続してもよい。また、メモリセルのトランジスタのドレインは同じメモリセル内の別のトランジスタのゲートに接続してもよい。また、１つ以上のセンスアンプ回路がビット線に挿入されていてもよい。さらに、ビット線制御回路はインバータを有し、前記インバータの出力は前記ビット線制御トランジスタのゲートに接続してもよい。
また、ビット線の最低電位は、ワード線の最低電位より１Ｖ以上高いことが好ましい。また、ビット線制御トランジスタのゲートの最高電位は、ワード線の最高電位よりも１Ｖ以上高いことが好ましい。また、ビット線制御トランジスタの最低電位は、他のいずれの部分よりも低いことが好ましい。
また、本発明の一態様は、行ドライバーと列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、行ドライバーがワード線と接続する部分には独立して電位を発生する手段にソースが接続したトランジスタを有することを特徴とする半導体メモリ装置である。
また、本発明の一態様は、行ドライバーと列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、行ドライバーのトランジスタの一は、ドレインがワード線と接続し、ソースが独立して電位を発生する手段に接続していることを特徴とする半導体メモリ装置である。
上記において、行ドライバーのトランジスタの一のソースと独立して電位を発生する手段の間に１つ以上のトランジスタが存在してもよい。また、行ドライバーのトランジスタの一のソースは、独立して電位を発生する手段の負極と接続してもよい。また、メモリセルのトランジスタのドレインは同じメモリセル内の別のトランジスタのゲートに接続してもよい。さらに行ドライバーのトランジスタの一はインバータを構成するトランジスタであってもよい。また、行ドライバーのトランジスタの一はＮチャネル型トランジスタであってもよい。
また、ビット線の最低電位は、ワード線の最低電位より１Ｖ以上高いことが好ましい。また、ワード線の最低電位は、他のいずれの部分よりも低いことが好ましい。
独立して電位を発生する手段としては電池やキャパシタを用いることができる。すなわち、それ自体が起電力を有するか、外部からの電気的な作用によらずに一定の電位を維持できるものであればよい。
なお、以上はメモリセルのトランジスタおよびビット線制御トランジスタがＮチャネル型である場合である。メモリセルのトランジスタおよびビット線制御トランジスタがＰチャネル型である場合には、上記の電位の関係は反転し、上記で「高い」とされた部分は「低い」と、「低い」とされた部分は「高い」と、「最高」とされた部分は「最低」と、「最低」とされた部分は「最高」と、読み替えればよい。
ビット線制御回路は外部からの電源が遮断された際には、ビット線制御トランジスタのゲートの電位を十分な負の値とするように設計された回路である。負の電位を出力するために、電池やそれに類する電位発生装置（キャパシタ等）を有する。
ビット線制御トランジスタは、上記のようにバンドギャップの大きな半導体を用いることにより、オフ電流を十分に小さくできる。そして、そのゲートは、ビット線制御回路に接続し、外部からの電源が遮断された場合には、負の電位となるよう設定されている。そのため、外部からの電源が遮断された際には、そのソースとドレインの間は非常に高い抵抗となる。
上記の本発明の一態様では、例えば、列ドライバーとビット線の間にビット線制御トランジスタを設けることで、ビット線を浮遊状態とし、その電位を一定に保持できる。そして、ビット線の電位が一定の値であれば、メモリセルのトランジスタのゲートの電位が０Ｖであっても、ドレイン電流を十分に小さくできる。
ビット線の電位は、書き込みや読み出しのデータにより変動するが、外部より電源が供給されている状態では電位Ｖ１（＞０）以上となるようにする。ここでは、電位はＶ１であったとする。また、外部より電源が供給されている状態ではビット線制御トランジスタのゲートの電位は、適切な正の値（例えば、Ｖ２（＞０））であるため、ビット線制御トランジスタはオン状態となる。
ここで、外部からの電源が遮断されたとする。このとき、半導体メモリ装置は、電源の遮断を検知して、まず、ビット線制御トランジスタのゲートの電位を十分な負の値（例えば、Ｖ３（＜０））とする。そのためビット線制御トランジスタはオフ状態となる。半導体メモリ装置の多くの部分の電位が十分に低下してしまうと、列ドライバーの電位も０Ｖとなるため、ビット線制御トランジスタのソースの電位も０Ｖとなる。
しかしながら、ビット線制御トランジスタは外部電源遮断と同時にオフとなり、ビット線（ビット線制御トランジスタのドレイン）の電位はＶ１のままであり、そのゲートの電位が十分な負の値となっていれば、ビット線の電位は極めて長期にわたりＶ１に近い値に保持できる。
さて、ビット線にはメモリセル１０５が接続されている。メモリセルのトランジスタのドレインの電位は書き込まれているデータによって異なるが、外部より電源が供給されている状態では、ビット線の電位がＶ１以上であるので、メモリセルのトランジスタのドレインの電位もＶ１以上である。ここではメモリセルのトランジスタのドレインの電位がＶ４（≧Ｖ１）であったとする。
さらに、電源遮断後はビット線の電位は、上記のようにＶ１であるので、メモリセルのトランジスタのソースの電位はＶ１である。一方、外部からの電源の遮断によって、ワード線の電位（メモリセルのトランジスタのゲートの電位）は０Ｖとなる。この状態でのメモリセルのトランジスタのドレイン電流は、ソースの電位を０Ｖとした場合のゲートの電位を−Ｖ１とした場合と同等である。すなわち、Ｖ１を適切な値とすることで、ドレイン電流は非常に小さく、キャパシタの電荷は十分な期間にわたって保持される。
つまり、ビット線にビット線制御トランジスタを挿入すれば、外部からの電源が遮断された状態においてもビット線の電位を十分な期間にわたって適切な正の値に保持でき、その結果、より広範な温度において、さまざまなチャネル長、しきい値のトランジスタをセルトランジスタに用いて作製された半導体メモリ装置でも、十分なデータ保持特性が得られる。
なお、ビット線制御トランジスタはビット線に直列に挿入されるので、オン状態での抵抗は可能な限り低いことが望ましい。そのためには、ビット線制御トランジスタのゲートの電位を高くするとより効果的である。例えば、他のトランジスタのゲートの最高電位（例えば、ワード線の最高電位）よりも１Ｖ以上高いことが好ましい。
また、上記の構成により、外部からの電源が遮断された際にワード線の電位を十分な負の値とすることができる。外部からの電源が遮断された際、列ドライバー内の電位は０Ｖとなるが、ワード線の電位が十分な負であれば、メモリセルのセルトランジスタのオフ抵抗を十分に高くできる。結果として、電源が遮断された場合でも、より広範な条件（温度、チャネル長、しきい値）のトランジスタをセルトランジスタに用いて作製された半導体メモリ装置でも、十分なデータ保持特性が得られる。
本発明の半導体メモリ装置の例を示す図である。 従来の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の動作例を説明する図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例と動作例を示す図である。 本発明の半導体メモリ装置の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、図１（Ａ）に示す半導体メモリ装置について説明する。図１（Ａ）に示す半導体メモリ装置は、行ドライバー１０１、列ドライバー１０２、行ドライバー１０１に接続する複数のワード線１０３、列ドライバー１０２に（間接的に）接続する複数のビット線１０４、それぞれのワード線１０３とビット線１０４の交点に設けられるメモリセル１０５を有する。上記の構成は図２に示す従来のＤＲＡＭの構成と同様である。
図１（Ａ）に示す半導体メモリ装置ではそれらに加えて、列ドライバー１０２とそれぞれのビット線１０４の間に挿入されたビット線制御トランジスタ１０８を有する。なお、ビット線制御トランジスタ１０８はビット線１０４に挿入されているとも表現できる。
あるいは、ビット線制御トランジスタ１０８のソースが列ドライバー１０２に接続し、ドレインがビット線１０４に接続すると表現してもよい。あるいは、列ドライバー１０２と、列ドライバー１０２に最も近いメモリセル１０５の間にビット線制御トランジスタ１０８が挿入されていると表現してもよい。
ビット線制御トランジスタ１０８のゲートはビット線制御線１１１に接続する。ビット線制御線１１１はビット線制御回路１０９によって電位が設定される。外部より電源が供給されて半導体メモリ装置が使用できる状態にあると判断された場合、ビット線制御回路１０９は、ビット線制御線１１１に適切な電位を与えて、ビット線制御トランジスタ１０８をオンとする。
また、ビット線の電位は、書き込みや読み出しのデータにより変動するが、外部より電源が供給されている状態では正の電位となるようにする。例えば、＋１Ｖ以上とする。
次に、外部からの電源が遮断されたと検知した場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了したという状態を検知した場合には、ビット線制御回路１０９はビット線制御線１１１の電位を０Ｖ以下の十分な負の電位（例えば、−１Ｖ）として、すみやかにビット線制御トランジスタ１０８をオフとする。
ビット線制御トランジスタ１０８がオフとなることにより、ビット線１０４は列ドライバーから絶縁され、その電位（＋１Ｖ以上）は保持される。一方、行ドライバの電源電位は０Ｖとなるので、ワード線１０３の電位は０Ｖとなる。その結果、メモリセル１０５のセルトランジスタ１０６のゲートの電位はソースの電位よりも十分に低い、という状態となる。そのため、セルトランジスタ１０６のオフ抵抗は十分に高く、キャパシタ１０７にある電荷を長期間にわたって保持できる。
ビット線制御回路１０９の例を図１（Ｂ）に示す。ここに示すビット線制御回路１０９は、インバータ１１３と、制御信号発生回路１１４とを有する。制御信号発生回路１１４は、高電位電源１１５、低電位電源１１６が接続し、入力される信号ＩＮにより、それらのいずれかの電位をインバータ１１３の入力に与える。なお、高電位電源１１５、低電位電源１１６は半導体メモリ装置内に別に設けられたものを使用してもよいが、ビット線制御回路１０９内に設けてもよい。インバータ１１３のＮチャネル型トランジスタのソースは電池１１２に接続される。以下の説明では、インバータ１１３のＮチャネル型トランジスタのしきい値を＋０．５Ｖ、Ｐチャネル型トランジスタのしきい値を−０．５Ｖとする。
ビット線制御回路１０９の動作の例について図５を用いて説明する。図５（Ａ）は外部から電源が供給されている状態である。ここでは、高電位電源１１５の電位を＋３Ｖ、低電位電源１１６の電位を−１Ｖ、電池１１２の負極の電位を−１Ｖ、正極の電位を０Ｖとする。また、制御信号発生回路１１４からは−１Ｖの電位が出力されているため、インバータ１１３の入力電位は−１Ｖ、出力電位は＋３Ｖとなる。したがって、ビット線制御線１１１に接続するビット線制御トランジスタ１０８はオン状態である。
何らかの状況の変化（例えば、外部からの電源の遮断や半導体メモリ装置の使用の終了）があった場合には、制御信号発生回路１１４は＋３Ｖの電位を出力する（図５（Ｂ）参照）。そのため、インバータ１１３の入力電位は＋３Ｖ、出力電位は−１Ｖとなり、ビット線制御線１１１に接続するビット線制御トランジスタ１０８のゲートの電位はソースの電位より１Ｖも低く、十分なオフ状態となる。
ビット線制御トランジスタ１０８が十分なオフ状態となると、列ドライバー１０２とビット線１０４は、ビット線制御トランジスタ１０８によって遮断され、ビット線１０４の電位を長期にわたり維持できる。
例えば、外部からの電源が遮断された場合には、しばらくすると図５（Ｃ）に示すように、高電位電源１１５の電位も低電位電源１１６の電位も０Ｖとなり、結果として、制御信号発生回路１１４からの出力電位も０Ｖとなる。しかし、その場合でも、インバータ１１３の出力電位は−１Ｖであるため、ビット線制御トランジスタ１０８は十分なオフ状態を維持できる。
なお、インバータ１１３は、非動作時であっても、高電位側（高電位電源１１５）と低電位側（電池１１２）の間で微弱な電流（待機電流）が流れるが、その値は数ｐＡ以下とできる。本実施の形態では、１つの列ドライバー１０２に１つのインバータ（１つのビット線制御回路１０９）を有するので、例えば、１０年間の動作を保証するのであれば、０．１μＡｈの容量があればよい。
なお、ここでは、インバータ１１３の出力の変動に伴って生じる貫通電流を考慮していないが、インバータ１１３の出力の極性は、記憶装置の稼動と非稼動との切り替えによってのみ変動するので、ほとんどの場合、１秒間に１度も変動せず、１時間に一度程度の変動を見込めばよい。したがって、貫通電流はほとんど考慮せずともよい。
さらに、ビット線制御回路１０９を多く設けて、例えば、１つの半導体メモリ装置に千個のビット線制御回路１０９を有したとしても、０．１ｍＡｈの容量があればよい。この程度の容量の電池は通常の半導体チップに内蔵できる大きさである。なお、現実には、複数のビット線制御線１１１があったとしても、その動作は全て同じとしてよいので、１つの半導体メモリ装置には１つのビット線制御回路１０９を有すれば十分である。
なお、インバータの出力に接続する配線の電位を変動させるのに要する時間は配線の容量とインバータを構成するトランジスタのチャネル幅に依存する。インバータのトランジスタのチャネル幅が大きいほど、短時間で電位が変動するが、その分、待機電流も増加する。また、配線の容量が大きいほど時間がかかる。
複数のビット線制御線１１１を１つのインバータで制御する場合には、インバータに接続する配線の容量が大きく、かつ、インバータのトランジスタのチャネル幅が小さく、速度の低下が問題となるが、ビット線制御線１１１に与える電位の変動に要する時間（上記の例では＋２Ｖから−１Ｖへ切り替わる時間）はメモリセルへの書き込み読み出しの時間に比べると百倍以上、場合によって１万倍以上長くても問題がない。そのため、インバータのトランジスタのチャネル幅が小さくても実用上の問題はない。そのように、チャネル幅の小さなトランジスタを用いると待機電流は十分に小さくできる。
（実施の形態２）
図３を用いて本実施の形態の半導体メモリ装置を説明する。図３に示される半導体メモリ装置は、ビット線１０４の途中にセンスアンプ１１７を有するものである。ビット線１０４を適切な長さに分割して、読み出しの際に現れるビット線容量（主としてビット線の寄生容量）を小さくし、読み出し精度をあげるためにこのようなセンスアンプ１１７が導入される。
このようにビット線１０４中にセンスアンプ１１７が挿入されていると、例えば、外部からの電源が遮断された際、ビット線１０４の電荷はセンスアンプ１１７を介しても流出することとなる。その結果、外部からの電源が遮断されると、センスアンプに接続するビット線１０４の電位は０Ｖとなってしまう。
したがって、センスアンプ１１７を挟んで、ビット線制御トランジスタを設けて、外部からの電源が遮断された際のビット線１０４からの電荷の流出を防止することが必要となる。
図３に示される半導体メモリ装置は、列ドライバー１０２と複数のワード線１０３と複数のビット線１０４とそれぞれのワード線１０３とビット線１０４の交点に設けられたメモリセル１０５とを有する。また、ビット線１０４には、センスアンプ１１７が挿入されている。
さらに、図３に示される半導体メモリ装置は、実施の形態１で示した半導体メモリ装置と同様に列ドライバー１０２とビット線１０４の間に挿入されたビット線制御トランジスタ１０８＿１を有する。ビット線制御トランジスタ１０８＿１のゲートはビット線制御線１１１＿１に接続する。ビット線制御線１１１＿１は実施の形態１のビット線制御回路１０９のようなビット線制御回路に接続される。
また、ビット線１０４に接続するセンスアンプ１１７と、センスアンプ１１７に最も近いビット線１０４に接続するメモリセル１０５の間にビット線制御トランジスタ１０８＿２、およびビット線制御トランジスタ１０８＿３を有する。ビット線制御トランジスタ１０８＿２、およびビット線制御トランジスタ１０８＿３のゲートは、それぞれ、ビット線制御線１１１＿２およびビット線制御線１１１＿３に接続する。ビット線制御線１１１＿２、ビット線制御線１１１＿３はビット線制御回路に接続される。なお、ビット線制御線１１１＿１、ビット線制御線１１１＿２、ビット線制御線１１１＿３は１つのビット線制御回路に接続してもよい。
このような半導体メモリ装置では、ビット線制御線１１１＿１乃至ビット線制御線１１１＿３は実施の形態１で示した場合と同様に状況に応じて電位が変動する。すなわち、半導体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にある場合には、ビット線制御線１１１＿１乃至ビット線制御線１１１＿３にはビット線制御トランジスタ１０８＿１乃至ビット線制御トランジスタ１０８＿３をオンとするような電位が与えられる。
また、外部からの電源が遮断された場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了した場合には、ビット線制御線１１１＿１乃至ビット線制御線１１１＿３にはビット線制御トランジスタ１０８＿１乃至ビット線制御トランジスタ１０８＿３をオフとするような電位が与えられる。
例えば、外部からの電源が遮断された場合には、速やかにビット線制御線１１１＿１乃至ビット線制御線１１１＿３は０Ｖ以下の十分な負の電位となり、ビット線制御トランジスタ１０８＿１乃至ビット線制御トランジスタ１０８＿３をオフとする。この結果、ビット線１０４は、ビット線制御トランジスタ１０８＿１乃至ビット線制御トランジスタ１０８＿３で分離され、列ドライバー１０２、センスアンプ１１７に接続する部分の電位が０Ｖとなっても、その他の部分（メモリセル１０５が接続している部分）の電位は、適切な電位を維持することができる。
一方で、ワード線１０３の電位は０Ｖであるので、メモリセルのセルトランジスタは十分に高抵抗であり、キャパシタに蓄積された電荷を長期にわたり維持できる。
（実施の形態３）
図４に示す半導体メモリ装置について説明する。図４に示す半導体メモリ装置のメモリセル１２０の構造は特許文献４に記載されているものと同等であり、その動作等については特許文献４を参照できる。
本実施の形態のメモリセル１２０は、図４（Ｂ）に示すように、書き込みトランジスタ１２１と読み出しトランジスタ１２２とキャパシタ１２３を有し、書き込みトランジスタ１２１のソースと読み出しトランジスタ１２２のソースはビット線１０４に接続し、書き込みトランジスタ１２１のゲートは書き込みワード線１１８に接続し、書き込みトランジスタ１２１のドレインと読み出しトランジスタ１２２のゲートがキャパシタ１２３の電極の一に接続し、キャパシタ１２３の電極の他は読み出しワード線１１９に接続する。
書き込みワード線１１８と読み出しワード線１１９の電位は行ドライバー１０１で制御される。また、ビット線１０４の電位は列ドライバー１０２で制御される。
このように多くの点で違いが認められるが、実施の形態１あるいは実施の形態２のメモリセル１０５と本実施の形態のメモリセル１２０は、ビット線１０４に書き込みトランジスタ１２１（図１のメモリセル１０５のセルトランジスタ１０６に相当）のソースが接続し、書き込みトランジスタ１２１のドレインがキャパシタ１２３の電極の一に接続するという点では同じである。すなわち、データの保存に関しては、書き込みトランジスタ１２１がオフ状態で高い抵抗を示す必要がある。
したがって、実施の形態１および実施の形態２で説明したのと同様に、ビット線１０４の電位を十分に高い値（例えば、＋１Ｖ以上）とし、かつ、列ドライバー１０２とビット線１０４の間に挿入されたビット線制御トランジスタ１０８を設けることで、外部からの電源が遮断された場合でも書き込みトランジスタ１２１が十分に高い抵抗を実現できるようにする（図４（Ａ）参照）。ビット線制御トランジスタ１０８のゲートはビット線制御線１１１に接続する。ビット線制御線１１１は実施の形態１で示したようなビット線制御回路１０９に接続される。
このような半導体メモリ装置では、ビット線制御線１１１は実施の形態１で示した場合と同様に状況に応じて電位が変動する。すなわち、半導体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にある場合には、ビット線制御線１１１にはビット線制御トランジスタ１０８をオンとするような電位が与えられる。
また、外部からの電源が遮断された場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了した場合には、ビット線制御線１１１にはビット線制御トランジスタ１０８をオフとするような電位が与えられる。
例えば、外部からの電源が遮断された場合には、ビット線制御線１１１は速やかに０Ｖ以下の十分な負の電位（例えば、−１Ｖ）となり、ビット線制御トランジスタ１０８をオフとする。この結果、ビット線１０４の電位は、適切な電位を維持することができる。
一方で、書き込みワード線１１８の電位は０Ｖであるので、メモリセル１２０の書き込みトランジスタ１２１は十分に高抵抗であり、キャパシタ１２３に蓄積された電荷を長期にわたり維持できる。
メモリセル１２０はキャパシタ１２３の容量が小さくても読み出しトランジスタ１２２で信号を増幅してビット線に出力できるという特徴がある。しかし、キャパシタ１２３の容量が小さいということは、書き込みトランジスタ１２１のオフ状態での抵抗が十分に大きくないと必要な時間のデータの保持が困難であるということを意味する。したがって、電源遮断時に、ビット線制御トランジスタ１０８でビット線１０４の電位を適切な正の値を保持し、書き込みトランジスタ１２１のオフ状態での抵抗を高めることは本実施の形態では、特に効果を奏する。
（実施の形態４）
図６乃至図８を用いて、例えば、図１あるいは図３に示される半導体メモリ装置の作製工程について簡単に説明する。詳細は公知の半導体集積回路作製技術を参照するとよい。なお、図６乃至図８は、作製工程を概念的に説明するもので、特定の断面を表すものではない。
＜図６（Ａ）＞
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板２０１表面に、素子分離絶縁物２０２、Ｎ型不純物領域２０３Ｎ、Ｐ型不純物領域２０３Ｐ、Ｎチャネル型トランジスタのゲート２０４Ｎ、Ｐチャネル型トランジスタのゲート２０４Ｐ、第１層間絶縁物２０５、第１コンタクトプラグ２０６ａ乃至第１コンタクトプラグ２０６ｄ等を形成する。ここで、Ｎチャネル型トランジスタやＰチャネル型トランジスタは、半導体メモリ装置の行ドライバーや列ドライバー、ビット線制御回路、センスアンプ等に用いるとよい。
＜図６（Ｂ）＞
次に、第１層配線２０８ａ乃至第１層配線２０８ｄを形成し、これを第１埋め込み絶縁物２０７に埋め込んだ形状とする。これらで図１の行ドライバー１０１、列ドライバー１０２、ビット線制御回路１０９あるいはセンスアンプ１１７等が形成される。
＜図６（Ｃ）＞
さらに、第２層間絶縁物２０９、第２コンタクトプラグ２１０、第２埋め込み絶縁物２１１、第２層配線２１２ａおよび第２層配線２１２ｂを形成する。なお、第２層配線２１２ａおよび第２層配線２１２ｂを含む層と第１層配線２０８ａ乃至第１層配線２０８ｄを含む層の間に１層以上の別の配線を含む層を有してもよい。
＜図７（Ａ）＞
さらに、第３層間絶縁物２１３、第３コンタクトプラグ２１４ａ乃至第３コンタクトプラグ２１４ｃ、第３埋め込み絶縁物２１５、第３層配線２１６ａ乃至第３層配線２１６ｆを形成する。なお、第１コンタクトプラグ２０６ａ、第１層配線２０８ａ、第２コンタクトプラグ２１０、第２層配線２１２ａ、第２層配線２１２ｂ、第３コンタクトプラグ２１４ａ、第３コンタクトプラグ２１４ｂ、第３層配線２１６ａ、第３層配線２１６ｂは、図１のビット線１０４の一部となる。
＜図７（Ｂ）＞
その後、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂを形成し、これを覆って、ゲート絶縁物２１８を形成する。この際、ゲート絶縁物２１８の物理的な厚さが、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの物理的な厚さの２倍以上あると、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂをゲート絶縁物２１８で確実に覆うことができ、配線間ショートを防止できるので好ましい。
一方、ゲート絶縁物の実効的な厚さ（例えば酸化シリコン換算の厚さ）は酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの実効的な厚さの１倍以下であることが好ましい。したがって、ゲート絶縁物２１８には、その誘電率が酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの誘電率の２倍以上の材料を用いることが好ましい。
例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム等の高誘電率材料を用いるとよい。また、酸化バリウム、酸化ストロンチウム、酸化カルシウム、酸化リチウム等、シリコン半導体とシリサイドを形成する材料であるため、シリコン半導体では使用することが避けられてきた材料であっても、酸化物半導体との間では問題が生じないこともあり、誘電率の高い材料であればゲート絶縁物２１８に用いることができる。
さらに、第４層配線２１９ａ乃至第４層配線２１９ｄを形成する。ここで、第４層配線２１９ａは図１のビット線制御トランジスタ１０８のゲートあるいはビット線制御線１１１に相当する。また、第４層配線２１９ｂ乃至第４層配線２１９ｄは、図１のワード線１０３に相当する。
＜図８参照＞
公知のＤＲＡＭの作製技術を用いて、スタック型キャパシタを作製する。すなわち、第４層間絶縁物２２０、第４コンタクトプラグ２２１ａ、第４コンタクトプラグ２２１ｂ等を形成し、その上に第５層間絶縁物２２２とキャパシタ電極２２３ａ、キャパシタ電極２２３ｂ等を形成する。さらに、キャパシタ誘電体２２４とセルプレート２２５を形成する。このようにして半導体メモリ装置を作製できる。
（実施の形態５）
図９および図１０を用いて、図４に示される半導体メモリ装置の作製工程について簡単に説明する。詳細は公知の半導体集積回路作製技術や特許文献２を参照するとよい。なお、図９および図１０は、作製工程を概念的に説明するもので、特定の断面を表すものではない。
＜図９（Ａ）＞
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板３０１表面に、ＢＯＸ層３０２、ＳＯＩ層３０３を形成する。
＜図９（Ｂ）＞
次に、読み出しゲート３０４ａおよび読み出しゲート３０４ｂを形成し、これをマスクとして、ＳＯＩ層３０３に不純物を注入し、不純物領域３０５ａ乃至不純物領域３０５ｃを形成する。読み出しゲート３０４ａおよび読み出しゲート３０４ｂは図４の読み出しトランジスタ１２２のゲートに相当する。さらに、第１層間絶縁物３０６を形成し、これを平坦化して、読み出しゲート３０４ａおよび読み出しゲート３０４ｂの上面を露出させる。
＜図９（Ｃ）＞
第１層配線３０７ａ乃至第１層配線３０７ｅ、第１埋め込み絶縁物３０８を形成する。
＜図９（Ｄ）＞
その後、酸化物半導体層３０９ａおよび酸化物半導体層３０９ｂを形成し、これを覆って、ゲート絶縁物３１０を形成する。さらに、第２層配線３１１ａ乃至第２層配線３１１ｅを形成する。ここで、第２層配線３１１ａは図４のビット線制御トランジスタ１０８のゲートあるいはビット線制御線１１１に相当する。また、第２層配線３１１ｃ、第２層配線３１１ｄは図４の書き込みワード線１１８に相当し、第２層配線３１１ｂ、第２層配線３１１ｅは、図４の読み出しワード線１１９に相当する。
＜図１０（Ａ）＞
平坦な表面を持つ第２層間絶縁物３１２を形成し、さらに第１層配線３０７ａ、第１層配線３０７ｂ、第１層配線３０７ｄに接続するコンタクトプラグ３１３ａ、コンタクトプラグ３１３ｂ、コンタクトプラグ３１３ｃを形成する。
＜図１０（Ｂ）＞
第３層配線３１４ａおよび第３層配線３１４ｂを形成する。第３層配線３１４ａおよび第３層配線３１４ｂは図４（Ａ）のビット線１０４に相当する。
＜図１０（Ｃ）＞
第３層間絶縁物３１５を形成する。さらに別の配線や層間絶縁物等を形成してもよい。以上の工程により、ビット線制御トランジスタ３１６、読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９を有する半導体メモリ装置が形成される。ビット線制御トランジスタ３１６は、図４（Ａ）のビット線制御トランジスタ１０８に相当する。
また、読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９は１つのメモリセルを形成する。読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９は、それぞれ、図４（Ｂ）の読み出しトランジスタ１２２、書き込みトランジスタ１２１、キャパシタ１２３に相当する。
なお、図１０（Ｃ）には、２つのメモリセル（メモリセル３２０ａ、メモリセル３２０ｂ）が示されている。これらのメモリセルは同じビット線に接続するメモリセルである。
（実施の形態６）
本実施の形態では、図１１（Ａ）に示す半導体メモリ装置について説明する。図１１（Ａ）に示す半導体メモリ装置は、行ドライバー１０１、列ドライバー１０２、行ドライバー１０１に接続する複数のワード線１０３、列ドライバー１０２に接続する複数のビット線１０４、それぞれのワード線１０３とビット線１０４の交点に設けられるメモリセル１０５を有する。これらの構成は図２に示す従来のＤＲＡＭの構成と同様である。
図１１（Ａ）に示す半導体メモリ装置では行ドライバー１０１にワード線出力回路１１０を設ける。ワード線出力回路１１０はワード線１０３に接続する。ワード線１０３はワード線出力回路１１０によって電位が設定される。ワード線１０３はメモリセル１０５が選択された場合には、高い電位となるが、それ以外の場合には低い電位（本実施の形態では十分な負の電位）となる。
また、外部からの電源が遮断されたと検知した場合は、ワード線出力回路１１０はワード線１０３の電位を０Ｖ以下の十分な負の電位として、セルトランジスタをオフとする。
ワード線出力回路１１０は、図１（Ｂ）に示すビット線制御回路１０９と同様な構成である。ビット線制御回路１０９の出力がビット線制御線１１１に接続されているのに対し、ワード線出力回路１１０の出力はワード線１０３に接続されている。ワード線出力回路１１０の動作はビット線制御回路１０９と同様であり、図５を参酌できる。
本実施の形態では、ワード線出力回路１１０は、１つのワード線１０３に１つ設ける。複数のワード線出力回路１１０と、電池１１２、高電位電源１１５の接続関係を図１１（Ｂ）に示す。この結果、電池１１２と高電位電源１１５の間には複数のインバータ１１３が並列に接続される。例えば、１つの半導体メモリ装置に１００万本のワード線がある場合、電池１１２と高電位電源１１５の間に１００万のインバータ１１３が並列に接続されることがある。
ビット線制御回路１０９と同様に、ワード線出力回路１１０でも非動作時であっても微弱な電流（待機電流）が流れるが、その値は１つのワード線出力回路１１０で数ｐＡ以下とできる。ただし、上記のように、ワード線出力回路１１０は電池１１２と高電位電源１１５の間に並列に設けられるので、ワード線の数が１００万本あるとすると、１０年間で必要な電池の容量は９０ｍＡｈ程度となる。
この点に関しては、ワード線出力回路１１０と高電位電源１１５の間に制御トランジスタ１２４を挿入するとよい。外部からの電源が供給されている状態では、制御トランジスタ１２４はオンであるが、外部からの電源が遮断されると、高電位電源１１５の電位が０Ｖとなることによりオフとなる。制御トランジスタ１２４はＰチャネル型トランジスタを用いることができる。
ここで、制御トランジスタ１２４に求められるオン抵抗について説明する。制御トランジスタ１２４のオン抵抗が高いと、インバータ１１３の電位が低下するので、オン抵抗は低いことが好ましい。電位の低下は、例えば、高電位電源１１５と低電位電源１１６の電位差の１０％以下であることが望ましい。
ここで、外部より電源が供給されている状態では、制御トランジスタ１２４を流れる電流はワード線１０３の充放電に使用されるものがほとんどであるので、１つのワード線１０３の寄生容量とメモリ装置の応答速度から制御トランジスタ１２４を流れる電流を見積もることができる。ここで、すべてのワード線１０３の電位が常に変動しているわけではなく、電位が変動するワード線１０３はごく一部であることに注意する必要がある。
例えば、応答速度が１０ナノ秒である半導体メモリ装置の場合、１秒間にワード線１０３の電位の変動は半導体メモリ装置全体で１億回おこなわれる。１つのワード線１０３の寄生容量を４０ｆＦとすると、１秒間に４μＣの電荷が制御トランジスタ１２４を通過するので、制御トランジスタ１２４を流れる電流は４μＡである。
この電流による電圧降下が０．１Ｖ以下であるためには、制御トランジスタ１２４のオン抵抗は２５ｋΩ以下であればよい。これはインバータ１１３に用いられるものと同じサイズのトランジスタでも実現できるが、チャネル幅を１０倍としたトランジスタであれば確実に実現できる。また、そのようなトランジスタではオフ抵抗は、インバータ１１３に用いられるトランジスタの１０分の１（約０．１ＴΩ＝１×１０１１Ω）となる。
以上の議論で、半導体メモリ装置のメモリセル１０５の数（あるいはワード線１０３の数）ではなく、半導体メモリ装置の応答速度と１つのワード線１０３の容量により制御トランジスタ１２４のオン抵抗およびオフ抵抗が決定され、さらには電池１１２の容量が決定されることに注意したい。このことは半導体メモリ装置の応答速度が同じであれば、メモリセルの数が多くても少なくても、電池１１２に要求される容量は同じであることを意味する。
なお、インバータ１１３へ供給される電位を安定させるためには、制御トランジスタ１２４とインバータ１１３の間に１つの電極を接続するキャパシタ１２５を設けてもよい。キャパシタ１２５の容量は１ｐＦより大きく、１ｎＦ未満とするとよい。
次に、このような制御トランジスタ１２４の効果について説明する。外部からの電源が遮断されている状態では、インバータは待機状態、制御トランジスタ１２４はオフ状態である。ここで、１つのインバータ１１３の待機状態での抵抗を１ＴΩ、制御トランジスタ１２４のオフ抵抗を０．１ＴΩとする。
インバータ１１３はワード線の数だけあり、それぞれ並列に接続されているので、ワード線の数を１００万本とすると、インバータ１１３の合計の抵抗は１ＭΩとなる。高電位電源１１５から電池１１２の間の抵抗はインバータ１１３の合計の抵抗と制御トランジスタ１２４のオフ抵抗との合計となり、約０．１ＴΩである。すなわち、抵抗のほとんどの部分は、制御トランジスタ１２４のオフ抵抗で占められる。
制御トランジスタ１２４のソースとドレイン間の電位差が１Ｖであるので、電流は１０ｐＡである。すなわち、１０年間に必要な電池の容量は０．９μＡｈ程度となり、制御トランジスタ１２４を設けない場合（９０ｍＡｈ）の１０万分の１程度となる。
なお、半導体回路の微細化にともなって、インバータ１１３を構成するトランジスタのサイズも極めて小さくなると、短チャネル効果によりオフ抵抗が十分に大きくできず、例えば、１ｎΩ程度にまで低下してしまうこともある。その場合、ワード線出力回路１１０全体のオフ抵抗（インバータ１１３の並列抵抗）は１ｋΩまで低下してしまう。
そのような場合には、制御トランジスタ１２４を設けることが効果的である。制御トランジスタ１２４は一つの半導体メモリ装置に少なくとも１つ設ければよいので、微細化は必要とされず、十分なオフ抵抗（０．１ＴΩ以上）を実現できる。上述の通り、外部からの電源が遮断された状態においては、電池１１２と高電位電源１１５の間の抵抗は実質的に制御トランジスタ１２４のオフ抵抗であるので、インバータ１１３の並列抵抗がいかに低くても影響しない。
なお、これとは別に、書き換え読み出しに伴って、ワード線１０３の電位を変動させることによっても電力が消費される。消費される電力は、ワード線の寄生容量に依存する。１つのワード線１０３の寄生容量を４０ｆＦとすると、ワード線１０３が１００万本ある半導体メモリ装置では、ワード線全体の寄生容量は４０ｎＦである。したがって、全てのワード線１０３の電位を＋２Ｖから−１Ｖに変化させると、０．１２μＣの負の電荷が電池１１２から流出する。
したがって、全てのワード線の電位を＋２Ｖから−１Ｖに変動させることを１００億回おこなう（１つのワード線にあるメモリセルへの書き込み読み出しを１００億回おこなう場合、１つのワード線にメモリセルが千個あるとすれば、１つのメモリセルあたり１０００万回の書き込み読み出しをおこなうことに相当する）場合には、１．２ｋＣの電荷が必要である。これは電池の容量に換算すると３３０ｍＡｈ強であり、上記の１０年間の保持のための容量より大きな値となる。
したがって、電池１１２は書き込み読み出しの回数を想定した容量を有することが好ましい。あるいは、書き込み読み出し回数が限界に近づいた場合には、書き込み読み出しを制限するか、何らかの警報を発生するような構成とすることが望ましい。このような電池１１２は、半導体メモリ装置と同じパッケージ内やモジュール内に設けられていてもよい。
なお、外部電源から電源が供給されている状態でワード線１０３の電位の変動がない場合、高電位電源１１５から電池１１２の間の抵抗はインバータ１１３の合計の抵抗（１ＭΩ）と制御トランジスタ１２４のオン抵抗（１０ｋΩ）との合計となり、外部からの電源が遮断されている状態とは逆にインバータ１１３の合計の抵抗が支配的となり、比較的大きな電流が流れる。
半導体メモリ装置に外部より電源が供給されている期間を全体の１０％とすれば、１０年間に必要な容量は、約２６ｍＡｈである。しかしながら、回路の微細化と共に、インバータ１１３の抵抗が千分の１にまで低下した場合には、必要な容量は千倍となる。このような場合には、実施の形態７で示すような回路により、外部から電源が供給されている場合には、電池を消耗しないような構成とするとよい。
なお、実施の形態１で説明したビット線制御回路１０９の最高出力電位は＋３Ｖであったが、本実施の形態のワード線出力回路１１０はそれより低くできる。
例えば、ビット線１０４の電位の変動を１Ｖとする場合、実施の形態１においては、最低電位が＋１Ｖであるので、最高電位は＋２Ｖとなる。一方、ビット線制御トランジスタ１０８をオンとするには、＋２Ｖよりしきい値（＋１Ｖ）だけ高い電位をゲート（ビット線制御線）に与えることが必要であるため、ビット線制御回路１０９の最高出力電位は＋３Ｖとなる。
これに対し、本実施の形態においては、ビット線１０４を列ドライバーから分離する必要はないので、ビット線１０４の最低電位を０Ｖとできる。ビット線１０４の電位の変動を１Ｖとする場合、最高電位は＋１Ｖとなる。そして、セルトランジスタ１０６をオンとする場合には、＋１Ｖよりしきい値（＋１Ｖ）だけ高い電位をゲート（ワード線）に与えることが必要であるため、ワード線出力回路１１０の最高出力電位は＋２Ｖとなる。
（実施の形態７）
本実施の形態では、実施の形態６で説明した半導体メモリ装置の他の構成例について説明する。図１２（Ａ）には、ワード線出力回路１１０とそれに接続する回路や素子の回路例を示す。ここで、ワード線出力回路１１０、電池１１２、インバータ１１３、制御信号発生回路１１４、高電位電源１１５、低電位電源１１６、制御トランジスタ１２４は実施の形態１あるいは実施の形態６で説明したものと同様のものである。なお、制御トランジスタ１２４は設けなくともよい。
図１２（Ａ）に示す回路では、それらに加えて、制御トランジスタ１２６、制御トランジスタ１２７、超低電位電源１２８を有する。ここでは、制御トランジスタ１２６をＮチャネル型、制御トランジスタ１２７をＰチャネル型とする。
なお、実施の形態６で制御トランジスタ１２４に対しておこなったものと同様な議論より、制御トランジスタ１２７のオン抵抗（すなわち、トランジスタのサイズ）も決定でき、例えば、チャネル幅をインバータ１１３に使用しているトランジスタの１０倍とすればよい。
また、制御トランジスタ１２６は、外部からの電源が遮断されている状態においてオンとなることが求められ、オン抵抗はインバータ１１３の並列抵抗よりも十分に小さい（１０分の１以下）ことが求められるので、例えば、１００ｋΩ以下となるように設計する。これは、制御トランジスタ１２４や制御トランジスタ１２７に比べると十分に大きく、結果として、オフ抵抗も大きく（例えば、１ＴΩ以上）できる。
なお、微細化の結果、インバータ１１３の並列抵抗が低下した場合には、制御トランジスタ１２４、制御トランジスタ１２６、制御トランジスタ１２７のオン抵抗もそれに応じて低下することが求められる。
制御トランジスタ１２６のドレインは電池１１２の負極に、ソースはインバータ１１３のＮチャネル型トランジスタのソースに、ゲートは低電位電源１１６に接続される。また、制御トランジスタ１２７のドレインは低電位電源１１６に、ソースはインバータ１１３のＮチャネル型トランジスタのソースに、ゲートは超低電位電源１２８に接続される。また、制御トランジスタ１２４のドレインは高電位電源１１５に、ソースはインバータ１１３のＰチャネル型トランジスタのソースに接続され、ゲートは接地される。
なお、制御トランジスタ１２６のゲートあるいは制御トランジスタ１２４のゲートは、上記で示した方法以外にも、他の適切な回路に接続されていてもよい。また、超低電位電源１２８は、外部より電源が供給されている場合には、低電位電源１１６よりも低い電位を出力するものとし、ここでは−２Ｖの電位を出力する。
このような回路の動作について説明する。半導体メモリ装置に外部より電源が供給されている場合には、低電位電源１１６の出力電位は−１Ｖ、超低電位電源１２８の出力電位は−２Ｖである。したがって、図１２（Ｂ）に示すように、制御トランジスタ１２７はオンとなり、一方、制御トランジスタ１２６はオフとなる。すなわち、ワード線の電位を変動させるための電荷は、低電位電源１１６から供給される。
なお、図１２（Ｂ）には図示されていないが、半導体メモリ装置に外部より電源が供給されている場合には、制御トランジスタ１２４はオンであり、インバータ１１３のＰチャネル型トランジスタのソースの電位は＋２Ｖである。
次に、外部からの電源が途絶すると、図１２（Ｃ）に示すように、低電位電源１１６の出力電位、超低電位電源１２８の出力電位とも０Ｖとなる。したがって、制御トランジスタ１２７はオフとなる。一方、制御トランジスタ１２６はオンとなる。このため、インバータ１１３のＮチャネル型トランジスタのソースの電位は、外部からの電源が遮断された状況にあっても−１Ｖが維持される。
なお、実施の形態６で説明したように、図１２（Ｃ）には図示されていないが、外部からの電源が遮断された場合には、制御トランジスタ１２４はオフとなる。
この状態でも、制御トランジスタ１２６およびインバータ１１３を介して高電位電源１１５（外部からの電源が遮断されている状態では電位は０Ｖ）と電池１１２（電位は−１Ｖ）の間に微弱ながら電流が流れ、電池１１２が消耗する。
しかしながら、実施の形態６の場合と異なり、データの書き込みや読み出しの際には、電池１１２は使用されないので、電池１１２の消耗は実施の形態６よりも少ない。また、データの書き込みや読み出しの際には、電池１１２は使用されないので、データの書き込みや読み出しの回数に制約はない。
加えて、外部から電源が供給されている場合には、電池１１２と高電位電源１１５の間の抵抗は、制御トランジスタ１２４のオン抵抗（１０ｋΩ）と、インバータ１１３の並列抵抗（１ＭΩ）と制御トランジスタ１２６のオフ抵抗（１ＴΩ）の合計であり、制御トランジスタ１２６のオフ抵抗が支配的である。
回路の微細化の結果、インバータ１１３の並列抵抗が千分の１となったとしても、電池１１２と高電位電源１１５間の抵抗はほとんど変化せず、したがって、実施の形態６の場合とは異なり、外部から電源が供給されている状態において、電池１１２の消耗はほとんどない。
制御トランジスタ１２４を設けない場合は１０年間で必要な電池の容量は９０ｍＡｈ程度である。実施の形態６で説明したように、制御トランジスタ１２４を設けるとより消費電力を低減でき、電池１１２に必要な容量を減らすことができる。
その他に、電池から制御トランジスタ１２６と制御トランジスタ１２７を介して低電位電源１１６（外部からの電源が遮断されている状態では電位は０Ｖ）との間を流れる電流もある。この間の抵抗は、制御トランジスタ１２６のオン抵抗と制御トランジスタ１２７のオフ抵抗との合計であり、制御トランジスタ１２７のオフ抵抗を０．１ＴΩとすると、約０．１ＴΩである。この経路を流れる電流は、１０年間で０．９μＡｈ程度である。
制御トランジスタ１２７を流れる電流と、制御トランジスタ１２４を流れる電流の総計は、１０年間で数μＡｈであり、例えば、半導体メモリ装置の形成されているチップ上に形成された固体電池や電気二重層キャパシタ等を電池１１２として利用できる。
（実施の形態８）
図１３に示す半導体メモリ装置について説明する。図１３に示す半導体メモリ装置のメモリセル１２０の構造は実施の形態３と同等であり、その動作等については特許文献４を参照できる。
本実施の形態のメモリセル１２０は、図１３（Ｂ）に示すように、書き込みトランジスタ１２１と読み出しトランジスタ１２２とキャパシタ１２３を有し、書き込みトランジスタ１２１のソースと読み出しトランジスタ１２２のソースはビット線１０４に接続し、書き込みトランジスタ１２１のゲートは書き込みワード線１１８に接続し、書き込みトランジスタ１２１のドレインと読み出しトランジスタ１２２のゲートがキャパシタ１２３の電極の一に接続し、キャパシタ１２３の電極の他は読み出しワード線１１９に接続する。
書き込みワード線１１８と読み出しワード線１１９の電位は行ドライバー１０１で制御される。また、ビット線１０４の電位は列ドライバーで制御される。
このように多くの点で違いが認められるが、実施の形態６のメモリセル１０５と本実施の形態のメモリセル１２０は、ビット線１０４に書き込みトランジスタ１２１（図１１（Ａ）のメモリセル１０５のセルトランジスタ１０６に相当）のソースが接続し、書き込みトランジスタ１２１のドレインがキャパシタ１２３の電極の一に接続するという点では同じである。すなわち、データの保存に関しては、書き込みトランジスタ１２１がオフ状態で高い抵抗を示す必要がある。
したがって、実施の形態６で説明したのと同様に、行ドライバー１０１にワード線出力回路１１０を設けることで、外部からの電源が遮断された場合でも書き込みワード線１１８の電位を十分に低い負に保つようにする（図１３（Ａ）参照）。すなわち、外部からの電源が遮断された場合には、書き込みトランジスタ１２１を十分に高い抵抗とするように、書き込みワード線１１８を十分な負の電位とすることができる。
メモリセル１２０はキャパシタ１２３の容量が小さくても読み出しトランジスタ１２２で信号を増幅してビット線に出力できるという特徴がある。しかし、キャパシタ１２３の容量が小さいということは、書き込みトランジスタ１２１のオフ状態での抵抗が十分に大きくないと必要な時間のデータの保持が困難であるということを意味する。したがって、電源遮断時に、書き込みワード線１１８の電位を十分な負の値とし、書き込みトランジスタ１２１の抵抗を高めることは効果を奏する。
図１３に示すメモリセルでは、書き込みワード線１１８の電位はデータを書き込む場合にのみ変動し、読み出しの際には変動させる必要はない。一般にデータの書き込みよりも読み出しの頻度の方が高いので、実施の形態６で示したメモリセルの場合よりワード線出力回路１１０に接続する電池の容量を小さくできる。なお、ワード線出力回路１１０に実施の形態７で説明した回路（図１２（Ａ））を用いてもよい。
１０１ 行ドライバー
１０２ 列ドライバー
１０３ ワード線
１０４ ビット線
１０５ メモリセル
１０６ セルトランジスタ
１０７ キャパシタ
１０８ ビット線制御トランジスタ
１０９ ビット線制御回路
１１０ ワード線出力回路
１１１ ビット線制御線
１１２ 電池
１１３ インバータ
１１４ 制御信号発生回路
１１５ 高電位電源
１１６ 低電位電源
１１７ センスアンプ
１１８ 書き込みワード線
１１９ 読み出しワード線
１２０ メモリセル
１２１ 書き込みトランジスタ
１２２ 読み出しトランジスタ
１２３ キャパシタ
１２４ 制御トランジスタ
１２５ キャパシタ
１２６ 制御トランジスタ
１２７ 制御トランジスタ
１２８ 超低電位電源
２０１ 基板
２０２ 素子分離絶縁物
２０３Ｎ Ｎ型不純物領域
２０３Ｐ Ｐ型不純物領域
２０４Ｎ Ｎチャネル型トランジスタのゲート
２０４Ｐ Ｐチャネル型トランジスタのゲート
２０５ 第１層間絶縁物
２０６ａ 第１コンタクトプラグ
２０６ｂ 第１コンタクトプラグ
２０６ｃ 第１コンタクトプラグ
２０６ｄ 第１コンタクトプラグ
２０７ 第１埋め込み絶縁物
２０８ａ 第１層配線
２０８ｂ 第１層配線
２０８ｃ 第１層配線
２０８ｄ 第１層配線
２０９ 第２層間絶縁物
２１０ 第２コンタクトプラグ
２１１ 第２埋め込み絶縁物
２１２ａ 第２層配線
２１２ｂ 第２層配線
２１３ 第３層間絶縁物
２１４ａ 第３コンタクトプラグ
２１４ｂ 第３コンタクトプラグ
２１４ｃ 第３コンタクトプラグ
２１５ 第３埋め込み絶縁物
２１６ａ 第３層配線
２１６ｂ 第３層配線
２１６ｃ 第３層配線
２１６ｄ 第３層配線
２１６ｅ 第３層配線
２１６ｆ 第３層配線
２１７ａ 酸化物半導体層
２１７ｂ 酸化物半導体層
２１８ ゲート絶縁物
２１９ａ 第４層配線
２１９ｂ 第４層配線
２１９ｃ 第４層配線
２１９ｄ 第４層配線
２２０ 第４層間絶縁物
２２１ａ 第４コンタクトプラグ
２２１ｂ 第４コンタクトプラグ
２２２ 第５層間絶縁物
２２３ａ キャパシタ電極
２２３ｂ キャパシタ電極
２２４ キャパシタ誘電体
２２５ セルプレート
３０１ 基板
３０２ ＢＯＸ層
３０３ ＳＯＩ層
３０４ａ 読み出しゲート
３０４ｂ 読み出しゲート
３０５ａ 不純物領域
３０５ｂ 不純物領域
３０５ｃ 不純物領域
３０６ 第１層間絶縁物
３０７ａ 第１層配線
３０７ｂ 第１層配線
３０７ｃ 第１層配線
３０７ｄ 第１層配線
３０７ｅ 第１層配線
３０８ 第１埋め込み絶縁物
３０９ａ 酸化物半導体層
３０９ｂ 酸化物半導体層
３１０ ゲート絶縁物
３１１ａ 第２層配線
３１１ｂ 第２層配線
３１１ｃ 第２層配線
３１１ｄ 第２層配線
３１１ｅ 第２層配線
３１２ 第２層間絶縁物
３１３ａ コンタクトプラグ
３１３ｂ コンタクトプラグ
３１３ｃ コンタクトプラグ
３１４ａ 第３層配線
３１４ｂ 第３層配線
３１５ 第３層間絶縁物
３１６ ビット線制御トランジスタ
３１７ 読み出しトランジスタ
３１８ 書き込みトランジスタ
３１９ キャパシタ
３２０ａ メモリセル
３２０ｂ メモリセル

Claims (10)

  1. 列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとビット線制御トランジスタとビット線制御回路とを有し、
    前記メモリセルはトランジスタとキャパシタとを有し、
    前記ビット線制御トランジスタのチャネル形成領域は、酸化物半導体が用いられ、
    前記トランジスタのソースは前記ビット線に接続し、
    前記トランジスタのドレインは前記キャパシタの電極の一に接続し、
    前記トランジスタのゲートは前記ワード線に接続し、
    前記ビット線制御トランジスタのソースは前記ビット線に接続し、
    前記ビット線制御トランジスタのドレインは前記列ドライバーに接続し、
    前記ビット線制御トランジスタのゲートは前記ビット線制御回路に接続し、
    前記ビット線制御回路は独立して電位を発生する手段の負極に接続することを特徴とする半導体装置。
  2. 請求項１において、
    前記ビット線には２以上のビット線制御トランジスタが挿入されていることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記ビット線制御トランジスタのゲートは、前記独立して電位を発生する手段の負極と前記ビット線制御回路内のＮチャネル型トランジスタを介して接続することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれかにおいて、
    前記トランジスタのドレインは別のトランジスタのゲートに接続することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれかにおいて、
    前記ビット線の最低電位は、前記ワード線の最低電位より１Ｖ以上高いことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれかにおいて、
    前記ビット線制御回路はインバータを有し、前記インバータの出力は前記ビット線制御トランジスタのゲートに接続することを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれかにおいて、
    前記ビット線制御トランジスタのゲートの最高電位は、前記ワード線の最高電位よりも１Ｖ以上高いことを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれかにおいて、
    前記ビット線制御トランジスタのゲートの最低電位は、他のいずれの部分よりも低いことを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれかにおいて、
    前記ビット線制御トランジスタのチャネル形成領域は逆導電型を有さない半導体が用いられていることを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれかにおいて、
    前記ビット線制御トランジスタのチャネル形成領域はバンドギャップが２．５電子ボルト以上の半導体が用いられていることを特徴とする半導体装置。
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