JP6049673B2

JP6049673B2 - 半導体増幅装置

Info

Publication number: JP6049673B2
Application number: JP2014222927A
Authority: JP
Inventors: 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-10-31
Filing date: 2014-10-31
Publication date: 2016-12-21
Anticipated expiration: 2034-10-31
Also published as: EP3016281B1; CN106208970A; CN106208970B; US9590562B2; TW201616804A; TWI562532B; CA2900000C; EP3016281A1; AU2015210468B2; KR101711739B1; US20160126897A1; AU2015210468A1; CA2900000A1; JP2016092527A; KR20160051544A

Description

本発明の実施形態は、半導体増幅装置に関する。

マイクロ波において、半導体増幅素子の出力電極端からみた２倍波の負荷インピーダンスを開放近傍とすると、高効率動作が可能となる。

半導体増幅素子の出力電極端からみた２倍波の負荷インピーダンスを開放近傍とする技術がある（特許文献１）。この場合、たとえば、パッケージの出力端部からみた２倍波の負荷インピーダンスは、約５０Ω以上であることを前提としている。約５０Ωとは、４７Ω以上５３Ω以下とする。

しかしながら、出力整合回路と外部負荷との間にバイアス回路を設けると、パッケージの出力端部からみた２倍波の負荷インピーダンスが５０Ω以下となり、効率が低下することがある。

特許第５４６８０９５号特開２０１３−１８７７７３号公報

基本波インピーダンスの整合を保ちつつ、２倍波の負荷インピーダンスを開放近傍とする内部整合回路の機能に悪い影響を与えないために、パッケージの出力端部からみた基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ω以上となる半導体増幅器用外部バイアス回路および半導体増幅装置を提供する。

実施形態の半導体増幅装置は、半導体増幅素子と、出力整合回路と、バイアス回路と、を有する。前記出力整合回路は、前記半導体増幅素子に接続されたボンディングワイヤと前記ボンディングワイヤに接続された伝送線路とを有し、帯域の上限周波数における前記伝送線路の電気長が９０°以下である。前記バイアス回路は、第１伝送線路と、接地キャパシタと、第２伝送線路と、電源端子と、を有する。前記第１伝送線路は、前記出力整合回路の出力端部と外部負荷とにそれぞれ接続される。前記第２伝送線路は、一方の端部が前記第１伝送線路に接続されかつ他方の端部が前記接地キャパシタに接続され、前記帯域の中心周波数における電気長が約９０°である。前記第２伝送線路の前記一方の端部は、前記出力端部から約４５°だけ電気長が離間した位置で前記第１伝送線路に接続される。前記電源端子は、前記接地キャパシタと前記第２伝送線路の前記他方の端部との接続点に接続される。前記出力端部からみて、基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ω以上である。

図１（ａ）は第１の実施形態にかかる半導体増幅装置の回路図、図１（ｂ）は外部バイアス回路の給電枝部の回路図、である。図２（ａ）は第１の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図２（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図２（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図２（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図２（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。図３（ａ）は第１の実施形態の半導体増幅装置における出力バイアス回路が接続されていない状態の回路図、図３（ｂ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図３（ｃ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図３（ｄ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。比較例にかかる半導体増幅装置の回路図である。図５（ａ）は比較例の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図５（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図５（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図５（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図５（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。第２の実施形態にかかる半導体増幅装置の回路図である。図７（ａ）は第２の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図７（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図７（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図７（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図７（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。第３の実施形態にかかる半導体増幅装置の回路図である。図９（ａ）は第３の実施形態の半導体増幅装置（Ｘ＝０°）の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図９（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図９(ｃ)は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図９（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図９（ｅ）は基準面Ｑ４からた負荷インピーダンスを示すスミス図、である。図１０（ａ）は第３の実施形態の半導体増幅装置（Ｘ＝４５°）の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１０（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図１０（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図１０（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図１０（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。第４の実施形態にかかる半導体増幅装置の回路図である。図１２（ａ）は第４の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１２（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図１２（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図１２（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図１２（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。第５の実施形態にかかる半導体増幅装置の回路図である。図１４（ａ）は第５の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１４（ｂ）は基準面Ｑ１からみた負荷インピーダンスを示すスミス図、図１４（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図１４（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図１４（ｅ）は基準面Ｑ４からみた負荷インピーダンスを示すスミス図、である。

以下、図面を参照しつつ、本発明の実施形態を説明する。
図１は、第１の実施形態にかかる半導体増幅装置の回路図である。
半導体増幅装置は、パッケージに収められた半導体増幅器１１と、バイアス回路３４と、を有する。

また、パッケージに収められた半導体増幅器１１は、半導体増幅素子１４と、入力整合回路１２と、出力整合回路２０と、を有する。図１に表すバイアス回路３４は、パッケージの出力端部１９と、外部負荷５０と、の間に接続される。

パッケージに収められた半導体増幅器１１と、外部負荷５０と、の間に、バイアス回路３４を接続する場合、バイアス回路３４の第１伝送線路４０の特性インピーダンスＺ_Ｃ４を、外部負荷５０の抵抗値Ｚ_Ｌと同一にすると互いの間でインピーダンス整合させることが容易となる。このため、基準面Ｑ２（すなわち出力端部１９）からみた基本波の負荷インピーダンスが抵抗値Ｚ_Ｌとなる。抵抗値ＺＬは、たとえば、５０Ωとすることができる。

半導体増幅素子１４は、ＨＥＭＴ（High Electron Mobility Transistor）やＧａＡｓＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）などを含み、マイクロ波帯で増幅作用を有するものとする。

出力整合回路２０は、半導体増幅素子１４に接続されたボンディングワイヤ１５と、ボンディングワイヤ１５に接続され、帯域の上限周波数ｆ_Ｈにおける電気長ＥＬ１が９０°以下である伝送線路１６と、を有する。なお、出力整合回路２０は、図１に表すように、伝送線路１６に縦続接続され、帯域の中心周波数ｆ_Ｃにおける電気長ＥＬ２が９０°以下である伝送線路２１をさらに有してもよい。

バイアス回路３４は、主信号線路である第１伝送線路４０と、接地キャパシタ３２と、第１伝送線路４０から分岐された第２伝送線路３０と、電源端子３９と、を有する。第１伝送線路４０は、出力整合回路２０の出力端部１９と接続された一方の端部と、外部負荷５０に接続された他方の端部（増幅装置の出力端子である）と、を有する。

第２伝送線路３０の電気長ＥＬ３は、帯域の中心周波数ｆ_Ｃにおいて約９０°である。第２伝送線路３０の一方の端部は、出力端部１９から、電気長ＥＬ４ａが約４５°離間した位置で第１伝送線路４０に接続される。第２伝送線路３０の他方の端部は、電源端子３９と接地キャパシタ３２とに接続される。

なお、本明細書において、伝送線路の電気長が約９０°であるとは、電気長が８１°以上９９°以下であることを意味するものとする。また、伝送線路の電気長が約４５°であるとは、電気長が４０．５°以上かつ４９．５°以下であることを意味するものとする。

出力整合回路２０は、たとえば、パッケージの出力端部１９からみた２倍波の負荷インピーダンスも５０Ωであるものとして設計される。出力端部１９と外部負荷５０との間にバイアス回路を設ける場合、バイアス回路の影響により、出力端部１９からみた２倍波の負荷インピーダンスは５０Ωよりも低くなることがある。

まず比較のために、出力バイアス回路がないときの負荷インピーダンスについて説明する。

図３（ａ）は第１の実施形態の半導体増幅装置における出力バイアス回路が接続されていない状態の回路図、図３（ｂ）は第１の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図３（ｃ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図３（ｄ）は基準面Ｑ４（半導体素子端）からみた負荷インピーダンスを示すスミス図、である。

図３（ａ）に表すように、第１の実施形態では、たとえば、出力整合回路２０は、ボンディングワイヤ１５と、特性インピーダンスＺ_Ｃ１が３．５Ωで電気長ＥＬ１が９０°以下（＠ｆ_Ｈ）である伝送線路１６と、特性インピーダンスＺ_Ｃ２が２０Ωで電気長ＥＬ２が９０°以下（＠ｆ_Ｃ）である伝送線路２１と、が直列接続される。伝送線路２１の特性インピーダンスＺ_Ｃ２は、通常５０Ωよりも低くする。

伝送線路１６の特性インピーダンスＺ_Ｃ１は、伝送線路２１の特性インピーダンスＺ_Ｃ２と半導体増幅素子１４の出力インピーダンスの抵抗成分との間にする。この場合、伝送線路２１、１６、およびワイヤ１５によりインピーダンス変換を行い、半導体素子端からみた基本波の負荷インピーダンスを半導体増幅素子１４に与えたい出力インピーダンスに近づけることができる。

図３（ｂ）に示すように、基準面Ｑ２（パッケージ端）からみた基本波、および２倍波の負荷インピーダンスがともに５０Ωのとき、伝送線路１６の電気長ＥＬ１を９０°（＠ｆ_Ｈ）以下とすることで、図３（ｃ）に表すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスｍ５（＠２ｆ_Ｃ）は、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図３（ｄ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換する出力整合回路２０を設計できる。

次に、出力バイアス回路の影響を含む負荷インピーダンスについて説明する。

図２（ａ）は第１の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図２（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図２（ｃ）は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図２（ｄ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図２（ｅ）は基準面Ｑ４（半導体素子端）からみた負荷インピーダンスを示すスミス図、である。

インピーダンスは、回路シミュレーションにより求めることができる。外部負荷５０の抵抗値Ｚ_Ｌ＝５０Ω、第１伝送線路４０の特性インピーダンスＺ_Ｃ４＝５０Ω、第２伝送線路３０の特性インピーダンスＺ_Ｃ３＝５０Ω、とする。第２伝送線路３０の一方の端部と、第１伝送線路４０と、の接続位置８０は、出力整合回路２０の出力端部１９から外部負荷５０に向かって電気長ＥＬ４ａが約４５°であるものとする。このとき、電気長ＥＬ４ｂは、任意の長さでよい。

第２伝送線路３０の電気長ＥＬ３は、基本波（ｆ_Ｃ）において約９０°とする。接地キャパシタ３２の容量Ｃ１を１０００ｐＦ以上とすることにより、第２伝送線路３０は、中心周波数ｆ_Ｃ（たとえば３ＧＨｚとする）において、先端短絡となる。電源端子３９には、直流電圧Ｖ_Ｄ（ＨＥＭＴの場合はドレイン電圧）が供給される。

図２（ａ）に表すように、第１の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた基本波の負荷インピーダンスは概開放、２倍波の負荷インピーダンスは概短絡となる。

この給電枝を接続すると図２（ｂ）に示すように、第１の実施形態の半導体増幅装置における基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概短絡となる。

第１伝送線路４０の電気長ＥＬ４ａが約４５°なので、図２（ｃ）に表すように、第１の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部１９）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概開放となる。

パッケージの出力端部からみた基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ω以上となっている。このため、図２（ｄ）に示すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図２（ｅ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換することできる。

以上のように、出力バイアス回路３４を上記の構成にすることで、パッケージの出力端部１９からみた２倍波の負荷インピーダンスは、約５０Ω以上となった。その結果、基準面Ｑ４（半導体素子端）からみた２倍波の負荷インピーダンスは開放インピーダンス近傍となり、効率が向上する。

図４は、比較例にかかる半導体増幅装置の構成図である。
半導体増幅装置は、パッケージに収められた半導体増幅器１１１と、バイアス回路１３４と、を有する。また、パッケージに収められた半導体増幅器１１１は、半導体増幅素子１１４と、入力整合回路１１２と、出力整合回路１２０と、を有する。バイアス回路１３４は、パッケージの出力端部１１９と、外部負荷１５０と、の間に接続される。図１に表す第１の実施形態との違いは、給電枝が接続される接続点１８０とパッケージの出力端部１１９との間に電気長が約４５°である伝送線路がない点のみである。

図５（ａ）は比較例の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図５（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図５（ｃ）は基準面Ｑ２からみた負荷インピーダンスを示すスミス図、図５（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図５（ｅ）は基準面Ｑ４（半導体素子端）からみた負荷インピーダンスを示すスミス図、である。

図５（ａ）に表すように、比較例の半導体増幅装置の給電枝部における基準面Ｑ０からみた基本波の負荷インピーダンスは概開放、２倍波の負荷インピーダンスは概短絡となる。

この給電枝を接続すると図５（ｂ）に表すように、比較例の半導体増幅装置における基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概短絡となる。

給電枝が接続される接続点１８０とパッケージの出力端部１１９との間には伝送線路がないので、図５（ｃ）に表すように、第１の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスは、基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスと同じになり、基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概短絡となる。

パッケージの出力端部１１９からみた基本波の負荷インピーダンスは５０Ωになっているが、２倍波の負荷インピーダンスは概短絡となっている。このため、図５（ｄ）に表すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、大きな周波数依存性を示す。

さらにワイヤのインダクタンスが加えられても、図５（ｅ）に表すように、基本波は整合されるが、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスを開放インピーダンス近傍に変換することはできない。

以上のように、出力バイアス回路１３４が上記の構成になることで、パッケージの出力端部１１９からみた２倍波の負荷インピーダンスは、５０Ω以下となった。その結果、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスを開放インピーダンス近傍にできなくなり、効率が向上しない。

これに対して、第１の実施形態にかかる半導体増幅装置およびこれを構成するバイアス回路３４では、基本波整合を保ちつつ、２倍波インピーダンスを開放インピーダンス近傍に保つことができる。このため、高効率動作が可能となる。

図６は、第２の実施形態にかかる半導体増幅装置の回路図である。
バイアス回路３４は、高周波的に接地された第２伝送線路３０の他方の端部と、電源端子３９と、の間に、インダクタ６０と、接地キャパシタ３３と、をさらに設けることができる。接地キャパシタ３３は、帯域内の信号に対して良好な接地として作用する。インダクタ６０のインダクタンスＬ２を１００ｎＨなどとすると、２倍波でより高いインピーダンスとすることができ、電源端子３９の影響をより受けにくくなる。なお、バイアス回路３４以外は、第１の実施形態と同様な構成とする。

図７（ａ）は第２の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図７（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図７（ｃ）は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図７（ｄ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図７（ｅ）は基準面Ｑ４（半導体増幅素子端）からみた負荷インピーダンスを示すスミス図、である。

図７（ｃ）に表すように、基準面Ｑ２（パッケージの出力端部１９）からみた２倍波の負荷インピーダンスを５０Ω以上にできている。このため、図７（ｅ）に表すように、基本波整合を保ちつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスが開放インピーダンス近傍となり、効率が向上する。

図８は、第３の実施形態にかかる半導体増幅装置の回路図である。
バイアス回路３４は、第１伝送線路４０と、第２伝送線路３０と、オープンスタブ線路３１と、電源端子３９と、を有する。第１伝送線路４０は、出力整合回路２０の出力端部１９に接続された一方の端部と、外部負荷５０に接続された他方の端部と、を含む。第１伝送線路４０の特性インピーダンスＺ_Ｃ４は、５０Ωとする。第２伝送線路３０の特性インピーダンスＺ_Ｃ３は、５０Ωとすることができる。また、その電気長ＥＬ３は、中心周波数（ｆ_Ｃ）で約９０°とする。

第２伝送線路３０は、一方の端部が第１伝送線路４０に接続される。第２伝送線路３０の一方の端部は、出力端部１９からの電気長がＸ°となる接続位置８０で第１伝送線路４０に接続される。但し、０°≦Ｘ≦１８０°とする。第１伝送線路４０の特性インピーダンスＺ_Ｃ４と外部負荷５０の抵抗値Ｚ_Ｌとを同一とすると、接続位置８０と出力端子１８との間の電気長はインピーダンスに影響を与えない。

オープンスタブ線路３１は、第２伝送線路３０の他方の端部と接続位置８２において接続された一方の端部と、中心周波数ｆ_Ｃにおける電気長ＥＬ５が約９０°であり先端開放である他方の端部と、を含む。オープンスタブ線路３１の特性インピーダンスＺ_Ｃ５は、たとえば、５０Ωとする。電源端子３９は、第２伝送線路３０の他方の端部に直流的に接続される。

第２伝送線路３０の他方の端部と、電源端子３９と、の間に、インダクタ６０をさらに設けることができる。バイアス回路３４以外の構成は、第１の実施形態と同じである。

第２伝送線路３０の他方の端部は、集中定数の接地キャパシタンスによる接地ではなく、電気長ＥＬ５が中心周波数（ｆ_Ｃ）で約９０°であるオープンスタブ線路３１を用いているので、オープンスタブ線路３１の接続位置８２において、基本波のインピーダンスは短絡インピーダンス付近である。他方、オープンスタブ線路３１の接続位置８２において、２倍波のインピーダンスは、開放インピーダンス付近となる。

図９（ａ）は第３の実施形態の半導体増幅装置（Ｘ＝０°）の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図９（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図９(ｃ)は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図９（ｄ）は基準面Ｑ３からみた負荷インピーダンスを示すスミス図、図９（ｅ）は基準面Ｑ４からた負荷インピーダンスを示すスミス図、である。

図９（ａ）に表すように、第３の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた基本波の負荷インピーダンスは概開放、２倍波の負荷インピーダンスも概開放となる。

この給電枝を接続すると図９（ｂ）に表すように、第３の実施形態の半導体増幅装置における基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスも約５０Ωとなる。

第１伝送線路４０の電気長Ｘが０°のときでも、図９（ｃ）に表すように、第３の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部１９）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは約５０Ωとなる。

パッケージの出力端部１９からみた基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ωとなっているので、図９（ｄ）に表すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図９（ｅ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換することできる。

以上のように、出力バイアス回路３４を上記のようにオープンスタブ線路３１を用いて構成することで、Ｘ＝０°としてもパッケージの出力端部１９からみた２倍波の負荷インピーダンスは、約５０Ω以上となった。その結果、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスが開放インピーダンス近傍となり、効率が向上する。

図１０（ａ）は第３の実施形態の半導体増幅装置（Ｘ＝４５°）の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１０（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図１０（ｃ）は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図１０（ｄ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図１０（ｃ）は基準面Ｑ４（半導体素子端）からみた負荷インピーダンスを示すスミス図、である。

図１０（ｂ）に表すように、第３の実施形態の半導体増幅装置における基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスも約５０Ωとなるので、Ｘ＝４５°の場合でも、図１０（ｃ）に表すように、第３の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部１９）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは約５０Ωとなる。

パッケージの出力端部１９からみた基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ωとなっているので、図１０（ｄ）に表すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図１０（ｅ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換することできる。

以上のように、出力バイアス回路３４を上記のようにオープンスタブ線路３１を用いて構成することで、Ｘ＝４５°としてもパッケージの出力端部１９からみた２倍波の負荷インピーダンスは、約５０Ω以上となった。その結果、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンス開放インピーダンス近傍となり、効率が向上する。第３の実施形態のバイアス回路３４では、第１伝送線路４０の電気長ＥＬ４ａを任意に設定できるので、バイアス回路３４のレイアウトの自由度が増す。

図１１は、第４の実施形態にかかる半導体増幅装置の回路図である。
バイアス回路３４は、第１の実施形態のバイアス回路に加えて、第２伝送線路３０の他方の端部と、電源端子３９と、の間に設けられた第３伝送線路３７と、電源端子３９と接地との間に設けられた接地キャパシタ３８と、をさらに有する。第３伝送線路３７の特性インピーダンスＺ_Ｃ６は５０Ω、電気長ＥＬ６は任意とする。また、接地キャパシタ３８の容量Ｃ３は１０μＦなどとする。なお、バイアス回路３４以外は、第１の実施形態と同じ構成とする。

図１２（ａ）は第４の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１２（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図１２（ｃ）は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図１２（ｄ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図１２（ｅ）は基準面Ｑ４（半導体増幅素子端）からみた負荷インピーダンスを示すスミス図、である。

第３伝送線路３７の電気長ＥＬ６を任意としても、その接続点８２が集中定数の接地キャパシタンス３８により接地されているので、図１２（ａ）に表すように、第４の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた基本波の負荷インピーダンスは概開放、２倍波の負荷インピーダンスは概短絡となる。

この給電枝を接続すると図１２（ｂ）に表すように、第１の実施形態の半導体増幅装置における基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概短絡となる。

第１伝送線路４０の電気長ＥＬ４ａが約４５°なので、図１２（ｃ）に示すように、第１の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部１９）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは概開放となる。

パッケージの出力端部１９からみた基本波の負荷インピーダンスは５０Ω、かつ２倍波の負荷インピーダンスは５０Ω以上となっているので、図１２（ｄ）に示すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図１２（ｅ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換することできる。

以上のように、出力バイアス回路３４を上記の構成にすることで、パッケージの出力端部１９からみた２倍波の負荷インピーダンスは、５０Ω以上となった。その結果、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスが開放インピーダンス近傍となり、効率が向上する。

図１３は、第５の実施形態にかかる半導体増幅装置の回路図である。
バイアス回路３４は、第４の実施形態のバイアス回路の接地キャパシタ３２の代わりにオープンスタブ線路３１を有する。第３伝送線路３７の特性インピーダンスＺＣ６は５０Ω、電気長ＥＬ６は約４５°とする。また、接地キャパシタ３８の容量Ｃ３は１０μＦなどとする。第１伝送線路４０の電気長ＥＬ４ａは任意に設定できる。なお、バイアス回路３４以外は、第１の実施形態と同じ構成とする。

図１４（ａ）は第５の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた負荷インピーダンスを示すスミス図、図１４（ｂ）は基準面Ｑ１（給電枝接続点）からみた負荷インピーダンスを示すスミス図、図１４（ｃ）は基準面Ｑ２（パッケージの出力端部）からみた負荷インピーダンスを示すスミス図、図１４（ｄ）は基準面Ｑ３（ワイヤ端）からみた負荷インピーダンスを示すスミス図、図１４（ｅ）は基準面Ｑ４（半導体増幅素子端）からみた負荷インピーダンスを示すスミス図、である。

第３伝送線路３７の電気長ＥＬ６は約４５°としているので、その先端が接続点３８で、集中定数の接地キャパシタンス３８により接地されていても、接続点８２における２倍波のインピーダンスは開放付近となる。さらに接地キャパシタ３２の代わりにオープンスタブ線路３１を用いているので、図１４（ａ）に表すように、第５の実施形態の半導体増幅装置の給電枝部における基準面Ｑ０からみた基本波の負荷インピーダンスは概開放、２倍波の負荷インピーダンスも概開放となる。

この給電枝を接続すると図１４（ｂ）に表すように、基準面Ｑ１（給電枝接続点）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスも約５０Ωとなる。

第１伝送線路４０の電気長ＥＬ４ａが０°としても、図１４（ｃ）に示すように、第５の実施形態の半導体増幅装置における基準面Ｑ２（パッケージの出力端部１９）からみた基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスも約５０Ωとなる。

パッケージの出力端部１９からみた基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスも約５０Ωとなっているので、図１４（ｄ）に表すように、基準面Ｑ３（ワイヤ端）からみた２倍波の負荷インピーダンスは、開放インピーダンス近傍かつ誘導性となる。

さらにワイヤのインダクタンスが加えられると、図１４（ｅ）に表すように、基本波を整合しつつ、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスをさらに開放インピーダンス近傍に変換することできる。

以上のように、出力バイアス回路３４を上記の構成にすることで、パッケージの出力端部１９からみた２倍波の負荷インピーダンスは、約５０Ωとなった。その結果、基準面Ｑ４（半導体増幅素子端）からみた２倍波の負荷インピーダンスが開放インピーダンス近傍となり、効率が向上する。

第５の実施形態のバイアス回路３４では、第１伝送線路４０の電気長ＥＬ４ａを任意に設定できるので、バイアス回路３４のレイアウトの自由度が増す。

第１〜第５の実施形態にかかる半導体増幅装置およびこれに用いるバイアス回路によれば、パッケージの出力端部からみた基本波の負荷インピーダンスは５０Ω、かつ２倍波の負荷インピーダンスは約５０Ω以上となるので、基本波整合を保ちつつ、２倍波インピーダンスを開放インピーダンス近傍にすることができる。このため、半導体増幅装置を高効率動作させることが容易となる。このような半導体増幅装置は、レーダー装置やマイクロ波通信装置に広く用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１半導体増幅器、１４半導体増幅素子、１５ボンディングワイヤ、１６、２１伝送線路、１８出力端子、１９（出力整合回路の）出力端部、２０出力整合回路、３０第２伝送線路、３１オープンスタブ線路、３２、３３接地キャパシタ、３４バイアス回路、３７第３伝送線路、３９電源端子、４０、４０ａ、４０ｂ第１伝送線路、５０外部負荷、６０インダクタ、８０（第１伝送線路と第１シャント伝送線路との）接続点、８２３接続点、Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４基準面、ｆ_Ｃ中心周波数、ｆ_Ｈ上限周波数、Ｚ_Ｃ１、Ｚ_Ｃ２、Ｚ_Ｃ３、Ｚ_Ｃ４、Ｚ_Ｃ５、Ｚ_Ｃ６、Ｚ_Ｃ７特性インピーダンス、Ｚｃｃ特性インピーダンス（スミス図を正規化する）、ＥＬ１、ＥＬ２、ＥＬ３、ＥＬ４、ＥＬ５、ＥＬ６、ＥＬ７電気長、Ｚ_Ｆ半導体増幅素子出力インピーダンスの抵抗成分、Ｚ_Ｌ（外部負荷の）抵抗値

Claims

半導体増幅素子と、
前記半導体増幅素子に接続されたボンディングワイヤと前記ボンディングワイヤに接続された伝送線路とを有し、帯域の上限周波数における前記伝送線路の電気長が９０°以下である、出力整合回路と、
前記出力整合回路と、外部負荷と、の間に設けられたバイアス回路であって、前記出力整合回路の出力端部と前記外部負荷とにそれぞれ接続された第１伝送線路と、接地キャパシタと、一方の端部が前記第１伝送線路に接続されかつ他方の端部が前記接地キャパシタに接続され、前記帯域の中心周波数における電気長が約９０°である第２伝送線路であって、前記一方の端部は前記出力端部から約４５°だけ電気長が離間した位置で前記第１伝送線路に接続された第２伝送線路と、前記接地キャパシタと前記第２伝送線路の前記他方の端部との接続点に接続された電源端子と、を有するバイアス回路と、
を備え、
前記出力端部からみて、基本波の負荷インピーダンスは約５０Ω、かつ２倍波の負荷インピーダンスは約５０Ω以上である、半導体増幅装置。
前記バイアス回路は、前記第２伝送線路の前記他方の端部と前記電源端子との間に設けられたインダクタと、前記インダクタと前記電源端子との接続点に設けられた第２の接地キャパシタと、をさらに有する、請求項１記載の半導体増幅装置。
前記バイアス回路は、前記第２伝送線路の前記他方の端部と前記電源端子との間に設けられた第３伝送線路と、前記第３伝送線路と前記電源端子との接続点に設けられた第２の接地キャパシタと、をさらに有する、請求項１記載の半導体増幅装置。
半導体増幅素子と、
前記半導体増幅素子に接続されたボンディングワイヤと前記ボンディングワイヤに接続された伝送線路とを有し、帯域の上限周波数における前記伝送線路の電気長が９０°以下である、出力整合回路と、
前記出力整合回路と、外部負荷と、の間に設けられたバイアス回路であって、前記出力整合回路の出力端部と前記外部負荷とにそれぞれ接続された第１伝送線路と、一方の端部が前記第１伝送線路に接続され、前記帯域の中心周波数における電気長が約９０°である第２伝送線路と、前記第２伝送線路の他方の端部に接続された一方の端部と先端開放である他方の端部とを有し、前記中心周波数における電気長が約９０°であるオープンスタブ線路と、前記第２伝送線路の前記他方の端部に接続された電源端子と、を有するバイアス回路と、
を備え、
前記出力端部からみて、基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは約５０Ω以上である、半導体増幅装置。
半導体増幅素子と、
前記半導体増幅素子に接続されたボンディングワイヤと前記ボンディングワイヤに接続された伝送線路とを有し、帯域の上限周波数における前記伝送線路の電気長が９０°以下である、出力整合回路と、
前記出力整合回路と、外部負荷と、の間に設けられたバイアス回路であって、前記出力整合回路の出力端部と前記外部負荷とにそれぞれ接続された第１伝送線路と、一方の端部が前記第１伝送線路に接続され、前記帯域の中心周波数における電気長が約９０°である第２伝送線路と、前記第２伝送線路の他方の端部に接続された一方の端部と先端開放である他方の端部とを有し、前記中心周波数における電気長が約９０°であるオープンスタブ線路と、前記第２伝送線路の前記他方の端部および前記オープンスタブ線路の前記一方の端部との接続点に接続された一方の端部を有し、前記中心周波数における電気長が約４５°である第３伝送線路と、前記第３伝送線路の他方の端部に接続された第２の接地キャパシタと、前記第３伝送線路の前記他方の端部と前記接地キャパシタとの接続点に接続された電源端子と、を有するバイアス回路と、
を備え、
前記出力端部からみて、基本波の負荷インピーダンスは約５０Ω、２倍波の負荷インピーダンスは約５０Ω以上である、半導体増幅装置。