JP5792624B2 - 封止された複数の半導体チップを備えたソリッドステートドライブまたは他の記憶装置 - Google Patents

封止された複数の半導体チップを備えたソリッドステートドライブまたは他の記憶装置 Download PDF

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Description

本発明は、封止された複数の半導体チップを備えたソリッドステートドライブ(SOLID STATE DRIVE)または他の記憶装置に関する。
（関連出願の相互参照）
本出願は、2008年11月13日出願の米国仮特許出願第61/114,154号、および2009年2月6日出願の米国特許出願第12/367,056号の優先権の利益を主張するものであり、これらの特許出願は全体が参照によって本明細書に組み込まれている。
チップオンボード(COB: Chip-On-Board )技術では、パッケージ化された部品(packaged component)を必要とせずに、特定用途向けIC集積回路(ASIC)、プロセッサ、半導体メモリのダイ(die)、または他のダイ/チップを基板(通常はプリント回路基板)に直接実装する(組み込む)。ダイボンディングに加え、ダイ/チップを組み込むプロセスは、ワイヤボンディングと、場合によっては封止前後の検査とを含み得る。
当業者には知られているように、高集積密度を実現するためにCOB技術を役立てることができる。例えば、TSOP(Thin Small-Outline Package)またはFBGA(Fine-Pitch Ball Grid Array)部品パッケージを取り除くと、必要な基板面積およびアセンブリの重量が低減する。場合によっては、面積が20%も節約できる。COB技術は、従来のプリント回路基板(PCB)および標準的なワイヤボンディング技術を用いて、重量および体積の非常に大幅な低減をもたらし得る。また、COB技術はアクティブダイ(active die)と基板(すなわち、パッケージピン)間の相互接続数を低減させ、それにより回路全体の速度が向上し、高いクロック速度、より良好な電気的性能および信号品質の改善がもたされ、かつモジュールの全体的な信頼性が上がる。更に、他の種類のパッケージングと異なり、COBパッケージングはCSP(Chip Scalable Packaging)であり、これはTSOPパッケージング等の寸法およびサイズ標準規格によって制限されるようなものでないことを意味する。COBパッケージングの追加の利点には、リバースエンジニアリングに対するより良好な保護、および、場合によっては、従来のパッケージングに付随する半田付けをなくす点が含まれる。
当業者には、様々なCOBプロセスに関して、エポキシ封止剤の被膜(または、グラブトップ(glob top))が気密封止のために、またダイおよびワイヤボンディングされた相互接続部を保護するために施されることがわかるであろう。またグラブトップは、ダイ間のヒートスプレッダのように機能し、放熱を向上させ、熱膨張率(CTE: Coefficient of Thermal Expansion)を下げ、かつ気密封止されたモジュールアセンブリを提供する。ダイはPCBに直接貼り付けることができ、したがってダイからPCBを経由する熱放散の増加がもたらされる。
半導体製造において、COB技術は従来の他の技術に比べて普及が遅れているために、研究や開発の努力とCOB技術から利益を得るシステムとの間にギャップが存在する。したがって、COB技術を特徴とするシステムの改善が必要である。
本発明の目的は、少なくとも1つの封止されたメモリチップを含む改善されたシステムを提供することである。
本発明の一態様によれば、互いの反対側にある第1の表面および第2の表面を有する回路基板を含むソリッドステートドライブが提供される。第1の表面には複数の半導体チップが取り付けられている。複数の半導体チップは、樹脂の中に少なくとも実質的に封止されている少なくとも1つのメモリチップを含む。コントローラは、複数の半導体チップのうちの少なくともいくつかと通信する。このいくつかの半導体チップは、少なくとも1つのメモリチップを含む。コントローラは、コンピュータシステムからソリッドステートドライブ内で処理するための信号を受信するインタフェースを含む。
本発明の別の態様によれば、互いの反対側にある第1の表面および第2の表面を有するインラインメモリモジュールタイプのフォームファクタの回路基板を含む装置が提供される。第1の表面には複数の半導体チップが取り付けられている。複数の半導体チップは、樹脂の中に少なくとも実質的に封止されている少なくとも1つのメモリチップを含む。コントローラは、この少なくとも1つのメモリチップと通信する。コントローラは、この少なくとも1つのメモリチップ内の動作をもたらす命令およびデータを含む信号を受信するインタフェースを含む。
本発明の更に別の態様によれば、メインエンクロージャおよびソリッドステートドライブを含むコンピュータシステムが提供される。ソリッドステートドライブは、ハウジングと、ハウジング内にあり、かつ互いに反対側にある第1の表面および第2の表面を有する回路基板を含む。第1の表面には複数の半導体チップが取り付けられている。複数の半導体チップは、樹脂の中に少なくとも実質的に封止されている少なくとも1つのメモリチップを含む。コントローラはハウジング内にあり、かつ複数の半導体チップのうちの少なくともいくつかと通信する。このいくつかの半導体チップは、少なくとも1つのメモリチップを含み、コントローラは、ソリッドステートドライブ内で処理するための信号を受信するインタフェースを含む。またコンピュータシステムは、信号をインタフェースに提供するための手段を含む。ソリッドステートドライブおよび提供手段は、両方ともメインエンクロージャ内にある。
このようにして、改善されたソリッドステートドライブおよび他の記憶装置が提供される。
次に、例として添付図面を参照する。
例示的なコンピューティングデバイスの図である。 ソリッドステートドライブ(SSD)用の例示的なPCBの図である。 例示的なデスクトップコンピュータの上面と正面部分の図である。 図2に示されているコントローラを更に詳細に示す図である。 例示的実施形態によるSSD用のPCBの図である。 別の例示的実施形態によるSSD用のPCBの図である。 別の例示的実施形態によるSSD用のPCBの図である。 別の例示的実施形態によるSSD用のPCBの図である。 別の例示的実施形態によるSSD用のPCBの図である。 別の例示的実施形態によるPCBの図であり、示されているPCBはインラインメモリモジュールタイプのフォームファクタを有している。 別の例示的実施形態によるPCBの図であり、示されているPCBはインラインメモリモジュールタイプのフォームファクタを有している。 別の例示的実施形態によるPCBの図であり、示されているPCBはインラインメモリモジュールタイプのフォームファクタを有している。 例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。 別の例示的実施形態によるPCB領域の図であり、示されている領域は、場合によっては、より大きなSSD用PCB領域の一部である。
図面に示されている類似した実施例の特徴を示すために、類似または同一の参照番号が別の図で使用されている場合がある。
本発明の実施形態による大容量データ記憶システムは、多数の種類のコンピューティングデバイスに組み込むことができる。コンピューティングデバイスには、いくつかの非限定的な可能性を挙げると、デスクトップコンピュータ、ラップトップ、ネットブック、タブレットPC、サーバ(ウェブサーバおよびメインフレームを含む)、および移動体電子通信デバイスが含まれる。
図1を参照すると、例えば、デスクトップコンピュータ、ラップトップ、ネットブック、タブレットPC、サーバ(例えば、ウェブサーバまたはメインフレーム)、移動体電子通信デバイス等のコンピューティングデバイス100が示されている。デバイス100はデータ信号を処理するプロセッサ112を含む。プロセッサ112は、複合命令セットコンピュータ(CISC: Complex Instruction Set Computer)型マイクロプロセッサ、縮小命令セットコンピューティング(RISC: Reduced Instruction Set Computing)型マイクロプロセッサ、長大命令語(VLIW: Very Long Instruction Word)型マイクロプロセッサ、命令セットの組み合わせを実装しているプロセッサ、または他のプロセッサデバイスであってよい。プロセッサ112は、シングルコアプロセッサまたはマルチコアプロセッサであり得る。また、コンピューティングデバイス100において、プロセッサ112と同様の複数のプロセッサが存在する可能性もある。
プロセッサ112は、メインメモリ116へのインタフェースとなるメモリコントローラハブ(MCH: Memory Controller Hub)114に電気的に接続されている。メインメモリ116は、DRAM(Dynamic Random Access Memory)デバイス、SDRAM(Synchronous Dynamic Random Access Memory)デバイス、または他の揮発性高速メモリデバイスであってよい。メインメモリ116は、プロセッサ112が実行可能な命令およびコードを格納することができる。
またMCH114は、I/Oコントローラハブ(ICH: I/O controller hub)118へのインタフェースとなっている。ICH118はバス120に電気的に接続されており、バス120は、ICH118と、バス120に電気的に接続されている他の部品との間でデータ信号を伝送する。バス120はシングルバスであってよく、またはマルチバスの組み合わせであってもよい。一例として、バス120は、PCI(Peripheral Component Interconnect)バス、PCI-Expressバス、シリアルATAバス、PCMCIA(Personal Computer Memory Card International Association)バス、他のバス、または以上の組み合わせを含むことができる。
コンピューティングデバイス100において、バス120は部品間の通信リンクを提供する。具体的には、ディスプレイデバイスコントローラ122が、バス120に電気的に接続されている。ディスプレイデバイスコントローラ122は、ディスプレイデバイス132の使用を許可し、ディスプレイデバイス132(または、ディスプレイデバイス132のフレームバッファ)とコンピューティングデバイス100の残りの部分とのインタフェースとして機能する。ディスプレイデバイスコントローラ122は、MDA(Monochrome Display Adapter)カード、CGA(Color Graphics Adapter)カード、EGA(Enhanced Graphics Adapter)カード、XGA(Extended Graphics Array)カード、または他のディスプレイデバイスコントローラであってよい。ディスプレイデバイス132は、コンピューティングデバイス100に組み込むことができるが、例えばテレビ受像機、コンピュータモニタ、フラットパネルディスプレイ、または、ポートもしくはケーブルを介してコンピューティングデバイス100に結合した他の好適なディスプレイデバイス等の外部デバイスであってもよい。ディスプレイデバイス132は、プロセッサ112からディスプレイデバイスコントローラ122を介してデータ信号を受信し、そのデータ信号をコンピューティングデバイス100のユーザに見せる映像出力に変換する。
更に、別のインタフェースコントローラ124がバス120に電気的に接続されている。別のインタフェースコントローラ124は、例えばキーボード、マウス、ネットワークデバイス、またはオーディオデバイス等の1つまたは複数の別の周辺デバイス134に電気的に接続されている。
更に、データ記憶システム126がバス120に電気的に接続されている。データ記憶システム126は、コントローラ128(例えば、SSDコントローラ)およびソリッドステートメモリシステム130(その例示的実施形態については以降で説明する)を備える。データ記憶システム126は、プロセッサ112がアクセス可能なデータを大容量格納することができる。
次に図2を参照すると、データ記憶システム126の従来例のためのPCB200が図示されている。ここで、SSDの先行要素であるHDD(Hard Disk Drive)に関しては、これらは限られた数のフォームファクタ(すなわち、物理的寸法)のいずれかによって製造されることが知られている。1.8インチ(4.57cm)、2.5インチ(6.35cm)および3.5インチ(8.89cm)のフォームファクタは、例示的な標準規格である。また、同一のフォームファクタである2つのHDD間において、高さは必ずしも同一ではない。例えば、3.5インチ(8.89cm)のフォームファクタの標準規格に準拠した、いわゆる「ハーフハイト(half-height)」のHDDは、幅4.0インチ(10.16cm)、奥行き5.75インチ(14.61cm)、および高さ1.63インチ(4.14cm)の寸法を有すると推測される。しかし、3.5インチ(8.89cm)のフォームファクタの標準規格に準拠した、いわゆる「ロープロファイル(low-profile)」のHDDは、幅4.0インチ(10.16cm)、奥行き5.75インチ(14.61cm)、および高さ1.0インチ(2.54cm)の寸法を有すると推測される。
興味深いことに、SSDを製造する場合、これらの既存のフォームファクタの標準規格に従い続けることが、現在では有利である。この理由は、既存のフォームファクタの標準規格に準拠することによって、通常は、コンピューティングデバイス内にあるHDDをSSDとドロップイン交換(drop-in replacement)するのがより容易になる。図3には、ベイ233を含むデスクトップコンピュータ232が示されている。長方形のハウジング235は、ベイ233に挿入するのに適した大きさである。長方形のハウジング235内には、例えば図2に示されるPCB200等のPCBが収容されることになる。また、図示された例ではデスクトップコンピュータが示されているが、当業者には、同様のベイを含む、例えばラップトップコンピュータ等の他の種類のコンピューティングデバイスも存在することがわかるであろう。
上記のように、SSDを製造する場合、既存HDDのフォームファクタの標準規格に従うことが、現在では有利である。しかし、フラッシュメモリデバイスは空間的配置の点で相当に自由度があるため、そう遠くない将来にフラッシュメモリの記憶システムに受け入れられる可能性のある様々に異なるフォームファクタが存在し得る。
引き続き図2を参照すると、PCB200には領域202が含まれる。ソリッドステートメモリシステム130(図1)が設けられているのは、少なくとも主にPCBの領域202内である。図示の例のソリッドステートメモリシステムは、パッケージ化されたチップ204の複数の行と列を含む実装形態をとっている。これらのパッケージ化されたチップ204は複数のピンを含み、複数のピンは、例えば半田付けなどの従来の方法でPCB200の電気的経路に接続できる。(図を簡潔にするために、パッケージ化されたチップ204の前述のピンおよびPCB200の電気的経路は図示していない。)
PCB200の縁端部228または縁端部228の近傍には、システムインタフェースコネクタ230が取り付けられている。データ記憶システムを組み込んでいるコンピューティングデバイスの他の部分から発する信号またはその部分に向かう信号、およびPCB200に伝送される信号またはPCB200から伝送される信号は、システムインタフェースコネクタ230を通過する。システムインタフェースコネクタ230は、例えばリボンケーブルの一方の端部に接続することができ、リボンケーブルの他方の端部は、図1に示されたバス120に接続可能である。
またPCB200上には、SSDコントローラ128が示されている。図2に示されているSSDコントローラ128は単一のモノリシックチップであるが、代替例においては、SSDコントローラ128はマルチチップを備えてもよい。いくつかの例によるSSDコントローラ128が、図4に更に詳細に示されている。
図4に示されるように、SSDコントローラ128には水晶(Xtal)250からベースクロック信号が提供されている。水晶250は、クロック発生器およびクロック制御部252に接続されている。クロック発生器およびクロック制御部252は、様々なクロック信号をCPU(Central Processing Unit)254、制御モジュール256、および物理層トランシーバ258(図示した例ではシリアルATA PHY)に提供する。CPU254は、コモンバス260を介して他のサブシステムと通信する。制御モジュール256は、物理フラッシュインタフェース264、ECC(Error Correcting Code)部266、ならびにファイルおよびメモリ管理部268を含む。ソリッドステートメモリシステム130内のフラッシュデバイスは、物理フラッシュインタフェース264を介してアクセスされる。これらのフラッシュデバイスからアクセスされたデータは、ECC部266によってチェックされ、かつ訂正される。ファイルおよびメモリ管理部268は、論理／物理(logical to physical)アドレス変換、ウェアレベリングアルゴリズム等を提供する。
また、図示されているSSDコントローラ128内には、ランダムアクセスメモリおよびリードオンリメモリ部270(RAM&ROM部270)が示されている。RAMはバッファメモリとして使用され、ROMは実行可能コード(すなわち、ファームウェア)を格納する。いくつかの例では、RAM&ROM部270はSSDコントローラ128と一体化していてもよい。代替例では、RAM&ROM部270は別個の部品であってもよい。例えば、SSDコントローラ128はシステムオンチップ(SoC)として実装されるが、RAM&ROM部270は別個のチップであってもよい。
最後に、SATAコントローラ280が追加的に示されている。SATAコントローラ280は、当業者によく知られた方法でSATAトランシーバの動作を制御する。更に、データ記憶システムを組み込んでいるコンピューティングデバイスの他の部分への接続性のために、インタフェース290が設けられている。インタフェース290はSATAインタフェースであってよいが、当業者は、例えばPATAインタフェース、eSATAインタフェース、USBインタフェース、SCSIインタフェース、PCIeインタフェース、SAS(Serial Attached SCSI)インタフェース等の他の好適な代替的インタフェースにも気づくであろう。
次に図5を参照すると、例示的実施形態によるPCB300が図示されている。PCB300の領域302内には、メモリチップ304の複数の行と列が存在している。図2に示されたPCB200のPCB領域202とは対照的であるように、PCB領域302内の各個別のメモリチップ304は従来のパッケージ内には入っておらず、対応する(それぞれの)封止部308内に入っている。したがって、メモリチップはCOB技術によってPCB300上に設けられている。図示した例示的実施形態では、コントローラ312は領域302の外側にあり封止されていないが、代替としてコントローラ312が同様に封止されていてもよい。要約すると、図5の例示的実施形態によるデータ記憶システムは図2の例によるデータ記憶システムと類似しているが、主な違いは、前者が進歩性を有してCOB技術を取り入れているのに対して、後者は取り入れていない点である。
次に図6を参照すると、例示的実施形態によるPCB500が図示されている。PCB500の領域502内には、メモリチップ504の複数の行と列が存在している。更に、各行が対応する(それぞれの)封止部508内に入っている。コントローラ512は領域502の外側にあり封止されていない。要約すると、図6の例示的実施形態は図5の例示的実施形態と類似しているが、主な違いは、前者では各行が行のそれぞれの封止部508内に入っているのに対して、後者では各メモリチップ304が個々のチップのそれぞれの封止部内に入っている点である。
次に図7を参照すると、別の例示的実施形態によるPCB550が図示されている。PCB550の領域552内には、メモリチップ554の複数の行と列が存在している。更に、各列が対応する(それぞれの)封止部558内に入っている。コントローラ562は領域552の外側にあり封止されていない。したがって、図7の例示的実施形態は図6の例示的実施形態と類似しているが、主な違いは、前者では各列が列のそれぞれの封止部558内に入っているのに対して、後者では各行が行のそれぞれの封止部内に入っている点である。
次に図8を参照すると、別の例示的実施形態によるPCB600が図示されている。PCB600の領域602内には、メモリチップ604の複数の行と列が存在している。更に、全ての行と全ての列が単一の封止部608内に入っている。コントローラ612は領域602の外側にあり封止されていない。要約すると、図8の例示的実施形態は図7の例示的実施形態と類似しているが、主な違いは、前者では全ての行と全ての列が単一の封止部608内に入っているのに対して、後者では各列が列のそれぞれの封止部内に入っている点である。
次に図9を参照すると、別の例示的実施形態によるPCB650が図示されている。PCB650の領域652内には、メモリチップ654の複数の行と列が存在している。更に、全ての行と全ての列が単一の封止部658内に入っている。コントローラ662は領域652の外側にあり封止部658内に封止されている。したがって、図9の例示的実施形態は図8の例示的実施形態と類似しているが、主な違いは、前者ではコントローラが封止部内に入っているのに対して、後者ではコントローラが封止部内に入っていない点であるが、その代わりに、例えば従来のチップパッケージ内に入っていてもよい。
次に図10を参照すると、別の例示的実施形態によるPCB750が示されており、PCB750はインラインメモリモジュールタイプのフォームファクタを有している。PCB750の領域752内にはメモリチップ754の行が存在しており、各個別のメモリチップは対応する(それぞれの)封止部758内に封止されている。領域752の外側にあるコントローラ762は封止されていない。
次に図11を参照すると、別の例示的実施形態によるPCB800が示されており、PCB800はインラインメモリモジュールタイプのフォームファクタを有している。PCB800の領域802内にはメモリチップ804の行が存在しており、各個別のメモリチップは対応する(それぞれの)封止部808内に封止されている。コントローラ812は領域802の外側にあり、対応する封止部813内に封止されている。
次に図12を参照すると、別の例示的実施形態によるPCB850が示されており、PCB850はインラインメモリモジュールタイプのフォームファクタを有している。PCB850の領域852内にはメモリチップ854の行が存在しており、行全体が封止部858内に封止されている。領域852の外側にあるコントローラ862は、封止部858内に封止されている。
次に図13を参照すると、例示的実施形態によるPCB領域900が図示されている。いくつかの例では、図示されているPCB領域900はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明される例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域900内には直列に接続された複数のインタフェースチップ904があり、したがって図示されたシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。図示したシステムのいくつかの例において発生するデータ伝送に関して、参照によってその全体の内容が本明細書に組み込まれている「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の本願の権利者が所有する米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ904のうちの1つから隣接するインタフェースチップにデータを伝送することができる。図示したシステムの代替例では、異なるリングステージ(ring stage)間のデータ伝送が、何らかの他の好適な方法で実現可能である。
引き続き図13を参照すると、インタフェースチップ904のそれぞれが、対応する(それぞれの)NANDフラッシュチップ908に電気的に接続されている。また、図示されたリングの各ステージ(セグメント)に、NANDフラッシュチップとインタフェースチップの対があることが理解されるであろう。NANDフラッシュチップとインタフェースチップの各対は、対応する(それぞれの)封止部912内に入っている。チップ対のチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ908からインタフェースチップ904に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えば「Open NAND Flash Interface Specification」改訂2.0、2008年2月27日 (ONFi 2.0 spec.)に記載されているように同期させるなどの何らかの他の方法で行われるであろう。当業者は、ONFi 2.0 spec.がいわゆる「マルチドロップバス(multi-drop bus)」の接続形態(topology)に適合していることがわかるであろう。このような接続形態では、マルチドロップバスは、チップイネーブル信号の例外を除いて、例えばコモンバスによって提供される入力信号、出力信号、および制御信号用の信号経路等の全ての信号経路に対して一般的である。コントローラは、コモンバスを経由して各メモリデバイスにアクセス可能であり、(1つだけのチャネルを想定すると)単一のメモリデバイスに対するチップイネーブル信号をアサートすることによって一度にそのメモリデバイスだけを選択することができる。
次に図14を参照すると、別の例示的実施形態によるPCB領域950が示されている。いくつかの例では、示されているPCB領域950はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域950内には直列に接続された複数のインタフェースチップ954があり、したがって示されているシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ954のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図14を参照すると、インタフェースチップ954のそれぞれが、PCBによって設けられた電気的経路を介して、対応する(それぞれの)NANDフラッシュチップ958と通信する。また、示されているリングの各ステージ(セグメント)には、NANDフラッシュチップとインタフェースチップの対があることが理解されるであろう。NANDフラッシュチップとインタフェースチップの各対は、対応する(それぞれの)封止部962内に封止されている。チップ対のチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ958からインタフェースチップ954に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図15を参照すると、別の例示的実施形態によるPCB領域1000が示されている。いくつかの例では、示されているPCB領域1000はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域1000内には直列に接続された複数のインタフェースチップ1004があり、したがって示されているシステムは、複数のステージがあるリング型のアーキテクチャを有するものとして特徴付けることができる。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1004のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図15を参照すると、インタフェースチップ1004のそれぞれが、対応する(それぞれの)NANDフラッシュチップ1008に電気的に接続されている。NANDフラッシュチップ1008とインタフェースチップ1004の第1のグループ(示されている例示的実施形態では、4つと4つで合計8つ)は、封止部1012内に封止されている。NANDフラッシュチップ1008とインタフェースチップ1004の第2のグループ(示されている例示的実施形態では、4つと4つで合計8つ)は、別の封止部1014内に封止されている。したがって、示されている例示的実施形態では、リングの8つのステージのうち半分が封止部1012内に入っており、リングの8つのステージのうち他の半分が封止部1014内に入っている。同一のリングステージに属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1008からインタフェースチップ1004に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図16を参照すると、別の例示的実施形態によるPCB領域1050が示されている。いくつかの例では、示されているPCB領域1050はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域1050内には直列に接続された複数のインタフェースチップ1054があり、したがって示されているシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1054のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図16を参照すると、インタフェースチップ1054のそれぞれが、対応する(それぞれの)NANDフラッシュチップ1058に電気的に接続されている。また、インタフェースチップ1054のそれぞれは、それ自体に対応するNANDフラッシュチップ1058上に積み重ねられている。更に、示されているリングの各ステージ(セグメント)には、NANDフラッシュチップとインタフェースチップの対(2つのチップの積み重なり)があることが理解されるであろう。NANDフラッシュチップとインタフェースチップの各対は、対応する(それぞれの)封止部1062内に封止されている。同一のリングステージ(すなわち、積み重なり)に属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1058からインタフェースチップ1054に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図17を参照すると、別の例示的実施形態によるPCB領域1100が示されている。いくつかの例では、示されているPCB領域1100はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域1100内には直列に接続された複数のインタフェースチップ1104があり、したがって示されているシステムは、複数のステージがあるリング型のアーキテクチャを有するものとして特徴付けることができる。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1104のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図17を参照すると、インタフェースチップ1104のそれぞれが、対応する(それぞれの)NANDフラッシュチップ1108に電気的に接続されている。また、インタフェースチップ1104のそれぞれは、それ自体に対応するNANDフラッシュチップ1108上に積み重ねられている。NANDフラッシュチップ1108とインタフェースチップ1104の第1のグループ(示されている例示的実施形態では、4つと4つで合計8つ)は、封止部1112内に封止されている。NANDフラッシュチップ1108とインタフェースチップ1104の第2のグループ(示されている例示的実施形態では、4つと4つで合計8つ)は、別の封止部1114内に封止されている。したがって、示されている例示的実施形態では、リングの8つのステージのうち半分が封止部1112内に入っており、リングの8つのステージのうち他の半分が封止部1114内に入っている。同一のリングステージ(すなわち、積み重なり)に属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1108からインタフェースチップ1104に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図18を参照すると、別の例示的実施形態によるPCB領域1150が示されている。いくつかの例では、示されているPCB領域1150はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。PCB領域1150内には直列に接続された複数のインタフェースチップ1154があり、したがって示されているシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1154のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図18を参照すると、インタフェースチップ1154のそれぞれが、ステージの複数の(示されている例示的実施形態では4つの)NANDフラッシュチップ1158のそれぞれに電気的に接続されている。また、ステージの複数のNANDフラッシュチップ1158は、それぞれ他のNANDフラッシュチップ1158の上に互いに積み重ねられており、その積み重なりの頂部にはインタフェースチップ1154が積み重ねられている。示されているリングでは8つのステージが存在している(ステージ毎に1つの積み重なりがあり、それぞれの積み重なりには高さ方向に5つのチップがある)。8つの積み重なりのそれぞれは、それ自体の封止部1162内に封止されている。同一のリングステージ(すなわち、積み重なり)に属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1158のいずれか1つからインタフェースチップ1154に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図19を参照すると、別の例示的実施形態によるPCB領域1200が示されている。PCB領域1200内には直列に接続された複数のインタフェースチップ1204があり、したがって示されているシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。いくつかの例では、示されているPCB領域1200はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1204のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図19を参照すると、インタフェースチップ1204のそれぞれが、ステージの複数の(示されている例示的実施形態では4つの)NANDフラッシュチップ1208のそれぞれに電気的に接続されている。また、ステージの複数のNANDフラッシュチップ1208は、それぞれ他のNANDフラッシュチップ1208の上に互いに積み重ねられており、その積み重なりの頂部にはインタフェースチップ1204が積み重ねられている。示されているリングでは8つのステージが存在している(ステージ毎に1つの積み重なりがあり、それぞれの積み重なりには高さ方向に5つのチップがある)。また示されている例示的実施形態に関しては、8つの積み重なりのうちの4つが属する第1のグループが封止部1212内に封止されており、8つの積み重なりのうちの4つが属する第2のグループが別の封止部1214内に封止されている。同一のリングステージ(すなわち、積み重なり)に属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1208のいずれか1つからインタフェースチップ1204に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
次に図20を参照すると、別の例示的実施形態によるPCB領域1250が示されている。PCB領域1250内には直列に接続された複数のインタフェースチップ1254があり、したがって示されているシステムは、リング型のアーキテクチャを有するものとして特徴付けることができる。いくつかの例では、示されているPCB領域1250はフラッシュチップ領域に相当し得るものであり、フラッシュチップ領域は図5から図9のいずれかにおいて破線で示された領域のいずれかと同様であることに留意されたい。ただし、ここで説明する例示的実施形態がSSDで用いられるPCBだけに限定されないことが理解されるであろう。示されているシステムのいくつかの例において発生するデータ伝送に関しては、「SYSTEM HAVING ONE OR MORE MEMORY DEVICES」という名称の米国特許出願第12/033,577号に記載されているような方法で、インタフェースチップ1254のうちの1つから隣接するインタフェースチップにデータを伝送することができる。示されたシステムの代替例では、異なるリングステージ間のデータ伝送は、何らかの他の好適な方法でも実現可能である。
引き続き図20を参照すると、インタフェースチップ1254のそれぞれは、PCBによって設けられた電気的経路を介して、ステージ内の複数の(示されている例示的実施形態では4つの)NANDフラッシュチップ1258のそれぞれと通信する。また、ステージの複数のNANDフラッシュチップ1258は、それぞれ他のNANDフラッシュチップ1258の上に互いに積み重ねられており、その積み重なりの頂部にはインタフェースチップ1254が積み重ねられている。示されているリングでは8つのステージが存在している(ステージ毎に1つの積み重なりがあり、それぞれの積み重なりには高さ方向に5つのチップがある)。8つの積み重なりのそれぞれは、それ自体の封止部1262内に封止されている。同一のリングステージ(すなわち、積み重なり)に属するチップ間で発生するデータ伝送に関しては、NANDフラッシュチップ1258のいずれか1つからインタフェースチップ1254に(またはその逆に)、非同期NANDに関連する一般的な方法でデータを伝送可能である。あるいは他の例では、これらのデータ伝送は、例えばONFi 2.0 spec.に記載されているように同期させるなどの何らかの他の方法で行われることになる。
図16から図20の例示的実施形態では、メモリチップが同一種類であるという観点で説明したが、種類の混ざったメモリチップがメモリシステム内にあることも考えられる。例えば、図16から図20の例示的実施形態に関しては、第1のステージ内のメモリチップがNANDフラッシュチップを含む一方で、後続のステージのメモリチップがDRAMチップを含む場合がある。図18から図20の例示的実施形態に関しては、種類の混ざったメモリチップが個別のステージ内にあることが考えられる。
図18から図20では、高さ方向に5つのチップの積み重なりが示されているが、代替の例示的実施形態では、この数が異なるであろうことが理解されよう。実際に、任意の好適な数のチップが形成する積み重なりが考えられる。従来のパッケージングでは、4つを超えるチップの積み重ねは、熱および応力が大きな問題となるために困難な場合がある。これとは対照的に、COB技術によって特徴付けられている本明細書の例示的実施形態では、10個を超えるチップの積み重ねさえ考えられる。当業者には、そのように多数のチップを積み重ねることが、ダイを極薄にすることによって可能であることがわかるであろう。この点に関しては、一般には半導体製造の間にウエハの裏面が研削されて、例えば300〜100μmの範囲の厚さにされる。しかし、極薄ダイの製造に関しては、ウエハの裏面がその上更に、例えば100〜50μmの範囲まで研削される。このように、極薄ダイに関しては、薄型ダイと比べて、熱および応力の問題を考慮しながら多数のチップの積み重ねが可能である。
引き続き図18から図20を参照すると、チップの縁部を露出させて配線を容易にするために、NANDフラッシュチップを部分的にずらして(staggering)あることがわかるであろう。様々な例示的実施形態が、この点と、全ての内容が参照によって本明細書に組み込まれている「DATA STORAGE AND STACKABLE CONFIGURATIONS」という名称の本願の権利者が所有する米国特許出願第12/168,354号に開示されている他の進歩性を有する特徴とによって特徴付けられることが理解されよう。
また、様々の代替的なCOBの例示的実施形態が、上記の特許出願と、全ての内容が参照によって本明細書に組み込まれている「METHOD FOR STACKING SERIALLY-CONNECTED INTEGRATED CIRCUITS AND MULTI-CHIP DEVICE MADE FROM SAME」という名称の本願の権利者が所有する米国特許出願第12/236,874号とに開示されているシリコン貫通電極(TSV: Through-Silicon Via)によって相互接続されている、積み重ねられたチップによって特徴付けられることが理解されよう。当業者には理解されるように、貫通ビア(through hole via)の短絡相互接続によって、インダクタンス、静電容量、および抵抗がより少なくなることが期待でき、それによってボンディングワイヤが使用される場合よりも封止されたチップの積み重なりの信号品質がより良好となり得る。いくつかの例では、パッケージの各リード線の容量性の影響が、3から4ピコファラッドほどにも容易に大きくなり得る。そのためTSVの実装は、これらの容量性の影響に関連するあらゆる問題を取り除くので、望ましい場合がある。
説明を続けると、様々に示されたCOBの例示的実施形態は、縁端部のワイヤボンディングを用いた積み重ねによって特徴付けられる。図示していないが、代替的なCOBの例示的実施形態は、中心部のワイヤボンディングを用いた積み重ねによって特徴付けられる。
いくつかの例では、図13から図20の例示的実施形態のいずれかに関して示されたインタフェースチップは、全体の内容が参照によって本明細書に組み込まれている「SYSTEM HAVING ONE OR MORE NONVOLATILE MEMORY DEVICES」という名称の本願の権利者が所有する米国仮特許出願第61/111,013号に記載されているように動作可能である。例えば、上述の出願に記載されているように、性能の高くないインタフェースを介してインタフェースチップと通信する各メモリチップには、バンクとして、そのインタフェースチップが各バンク用のデータチャネルを用いて効果的にアドレス指定できる。そのため、インタフェースチップとバンクとの間のチャネルの数はバンクの数に等しい。更に、従来のメモリチップから読み出したデータ送出時の潜在的な待ち時間(オーバーヘッド)を低減するために、1つまたは複数のインタフェースチップが、例えばデータを格納するよう構成されたSRAM(Static Random Access Memory)等の、組み込まれたメモリを含んでもよい。フラッシュデバイスと、SRAMを有するインタフェースチップを含むシステムの実施に関しては、高性能な(すなわち、直列接続構成の)インタフェース上でバーストデータの読み込みが開始される前に、従来のフラッシュデバイスの1つの中の物理ページバッファからインタフェースチップにデータを伝送してもよい。また、フラッシュ動作に関係するオーバーヘッドは、ページ全体よりもサイズの小さいSRAMに伝送するデータサイズによって更に管理されてもよい。このようにすることで、ページ全体を伝送するための時間が、システム内の読み込み動作に関係するデータ伝送時間のボトルネックになることはない。場合によっては、性能の高くないインタフェースのデータ幅(data width)を高性能インタフェースのデータ幅よりも大きくすることができる。例として、性能の高くないインタフェースのデータ幅が、例えば、×16、×32、または×64であるとすると、高性能インタフェースのデータ幅は、例えば×4または×8であり得る。
図5から図12に示されたPCBは、PCBの一方の面に関して図示されているが、例示的実施形態はPCBの一方の面上だけにチップを有するPCBに限定されない。いくつかの例示的実施形態は、説明したのと同様に封止可能な追加のチップをPCBの他方の面上に有することによって特徴付けられる。更に、図5から図12のそれぞれにおいて、SSDコントローラはPCBに取り付けられて示されているが、その代わりに、SSDコントローラがPCBから分離されていてもよい。
多くの例示的実施形態が、例えば、NANDフラッシュEEPROMデバイス、NORフラッシュEEPROMデバイス、ANDフラッシュEEPROMデバイス、DiNORフラッシュEEPROMデバイス、シリアルフラッシュEEPROMデバイス、DRAMデバイス、SRAMデバイス、強誘電体RAMデバイス、MRAM(Magneto RAM)デバイス、相変化RAM(Phase Change RAM)、またはこれらのデバイスの任意の好適な組み合わせ等を含む任意の好適なソリッドステートメモリシステムに適用可能である。
説明した実施形態について、ある特定の改変および変更がなされ得る。したがって、上記の実施形態は例示的であり非限定的であると考えられる。また、本明細書において回路図面が提示され説明されたいくつかの例では、例示的実施形態の理解にそれほど関係しないある特定の細部は、本明細書において開示した進歩性を有する特徴をわかりにくくすることのないように、省略されている場合がある。
100 コンピューティングデバイス
112 プロセッサ
114 メモリコントローラハブ
116 メインメモリ
118 I/Oコントローラハブ
120 バス
122 ディスプレイデバイスコントローラ
124 インタフェースコントローラ
126 データ記憶システム
128 SSDコントローラ
130 ソリッドステートメモリシステム
132 ディスプレイデバイス
134 周辺デバイス
200 PCB
202 領域
204 チップ
228 縁端部
230 システムインタフェースコネクタ
232 デスクトップコンピュータ
233 ベイ
235 ハウジング
250 水晶
252 クロック発生器およびクロック制御部
254 CPU
256 制御モジュール
258 物理層トランシーバ
260 コモンバス
264 物理フラッシュインタフェース
266 ECC部
268 ファイルおよびメモリ管理部
270 ランダムアクセスメモリおよびリードオンリメモリ部
280 SATAコントローラ
290 インタフェース
300 PCB
302 領域
304 メモリチップ
308 封止部
312 コントローラ
500 PCB
502 領域
504 メモリチップ
508 封止部
512 コントローラ
550 PCB
552 領域
554 メモリチップ
558 封止部
562 コントローラ
600 PCB
602 領域
604 メモリチップ
608 封止部
612 コントローラ
650 PCB
652 領域
654 メモリチップ
658 封止部
662 コントローラ
750 PCB
752 領域
754 メモリチップ
758 封止部
762 コントローラ
800 PCB
802 領域
804 メモリチップ
808 封止部
812 コントローラ
813 封止部
850 PCB
852 領域
854 メモリチップ
858 封止部
862 コントローラ
900 PCB領域
904 インタフェースチップ
908 NANDフラッシュチップ
912 封止部
950 PCB領域
954 インタフェースチップ
958 NANDフラッシュチップ
962 封止部
1000 PCB領域
1004 インタフェースチップ
1008 NANDフラッシュチップ
1012 封止部
1014 封止部
1050 PCB領域
1054 インタフェースチップ
1058 NANDフラッシュチップ
1062 封止部
1100 PCB領域
1104 インタフェースチップ
1108 NANDフラッシュチップ
1112 封止部
1114 封止部
1150 PCB領域
1154 インタフェースチップ
1158 NANDフラッシュチップ
1162 封止部
1200 PCB領域
1204 インタフェースチップ
1208 NANDフラッシュチップ
1212 封止部
1214 封止部
1250 PCB領域
1254 インタフェースチップ
1258 NANDフラッシュチップ
1262 封止部

Claims (20)

  1. ソリッドステートドライブであって、
    互いの反対側にある第1の表面および第2の表面を有する回路基板と、
    前記第1の表面に取り付けられた複数の半導体チップの積み重なりであって、前記複数
    の半導体チップの積み重なりのそれぞれがインタフェースチップと１つ以上のメモリチッ
    プとを含み、前記複数の半導体チップの積み重なりのそれぞれが樹脂の中に実質的に封止
    されている、複数の半導体チップの積み重なりと、
    前記複数の半導体チップの積み重なりの複数の前記インタフェースチップの間での直列
    相互接続を介して前記複数の半導体チップの積み重なりと通信するコントローラであって
    、前記コントローラがコンピュータシステムから当該ソリッドステートドライブ内で処理
    するための信号を受信するインタフェースを含む、コントローラと
    を備えるソリッドステートドライブ。
  2. 前記複数の半導体チップが、前記第1の表面上に幾何学的に配置されており、複数の行
    と列を形成する、請求項1に記載のソリッドステートドライブ。
  3. 各行または各列のどちらかが、それぞれの封止部内に封止されている、請求項2に記載
    のソリッドステートドライブ。
  4. 2行以上の行全体または2行以上の列全体のどちらかが、それぞれの封止部内に封止され
    ている、請求項2に記載のソリッドステートドライブ。
  5. 前記回路基板を内部に収容するための長方形のハウジングを更に備え、前記ハウジング
    がラップトップコンピュータ、ネットブックまたはデスクトップコンピュータのいずれか
    のベイに挿入できる大きさである、請求項1から4のいずれか一項に記載のソリッドステー
    トドライブ。
  6. 前記樹脂がエポキシを基材とする、請求項1から4のいずれか一項に記載のソリッドステ
    ートドライブ。
  7. 前記第2の表面に取り付けられた第2の複数の半導体チップの積み重なりを更に備え、前
    記第2の複数の半導体チップの積み重なりのそれぞれが樹脂の中に実質的に封止されてい
    る、請求項1から4のいずれか一項に記載のソリッドステートドライブ。
  8. 前記コントローラが、前記回路基板に物理的に固定して接合している、請求項1から4の
    いずれか一項に記載のソリッドステートドライブ。
  9. 前記複数の半導体チップの積み重なりのそれぞれの前記１つ以上のメモリチップがNAND
    フラッシュメモリチップである、請求項1から4のいずれか一項に記載のソリッドステート
    ドライブ。
  10. 前記インタフェースが、SATAインタフェースすなわちSerial Advanced Technology Att
    achmentインタフェース、PCIeインタフェースすなわちPeripheral Component Interconne
    ct expressインタフェース、eSATAインタフェースすなわちexternal Serial Advanced Te
    chnology Attachmentインタフェース、PATAインタフェースすなわちParallel Advanced T
    echnology Attachmentインタフェース、USBインタフェースすなわちUniversal Serial Bu
    sインタフェース、またはSASインタフェースすなわちSerial Attached SCSIインタフェー
    スのいずれかである、請求項1から4のいずれか一項に記載のソリッドステートドライブ。
  11. メインエンクロージャと、
    ソリッドステートドライブと、
    提供手段と
    を備え、
    前記ソリッドステートドライブは、
    ハウジングと、
    前記ハウジング内にあり、かつ互いの反対側にある第1の表面および第2の表面を有する
    回路基板と、
    前記第1の表面に取り付けられた複数の半導体チップの積み重なりであって、前記複数
    の半導体チップの積み重なりのそれぞれがインタフェースチップと１つ以上のメモリチッ
    プとを含み、前記複数の半導体チップの積み重なりのそれぞれが樹脂の中に実質的に封止
    されている、複数の半導体チップの積み重なりと、
    前記ハウジング内にあり、かつ前記複数の半導体チップの積み重なりの複数の前記イン
    タフェースチップの間での直列相互接続を介して前記複数の半導体チップの積み重なりと
    通信するコントローラであって、前記コントローラが前記ソリッドステートドライブ内で
    処理するための信号を受信するインタフェースを含む、コントローラと
    を含み、
    前記提供手段は、
    前記信号を前記インタフェースに提供する手段であって、前記ソリッドステートドライ
    ブおよび前記提供手段の両方が前記メインエンクロージャ内にある、コンピュータシステ
    ム。
  12. 前記コンピュータシステムがデスクトップコンピュータである、請求項11に記載のコン
    ピュータシステム。
  13. 前記コンピュータシステムがラップトップである、請求項11に記載のコンピュータシス
    テム。
  14. 前記コンピュータシステムがネットブックである、請求項11に記載のコンピュータシス
    テム。
  15. 前記コンピュータシステムがタブレットPCである、請求項11に記載のコンピュータシス
    テム。
  16. 前記コンピュータシステムが移動体電子通信デバイスである、請求項11に記載のコンピ
    ュータシステム。
  17. 前記提供手段が、I/Oコントローラハブ、メモリコントローラハブおよび少なくとも1つ
    のバスを含む、請求項11から16のいずれか一項に記載のコンピュータシステム。
  18. 前記コントローラが、前記回路基板に物理的に固定して接合している、請求項11から16
    のいずれか一項に記載のコンピュータシステム。
  19. ソリッドステートドライブであって、
    互いの反対側にある第1の表面および第2の表面を有する回路基板と、
    前記回路基板を収容し、コンピュータのベイに挿入するに適した大きさのハウジングと
    、
    前記回路基板の前記第1の表面に取り付けられた複数の半導体チップの積み重なりであ
    って、前記複数の半導体チップの積み重なりのそれぞれがインタフェースチップと１つ以
    上のメモリチップとを含み、前記複数の半導体チップの積み重なりのそれぞれが樹脂の中
    に実質的に封止されている、複数の半導体チップの積み重なりと、
    前記複数の半導体チップの積み重なりの複数の前記インタフェースチップの間での直列
    相互接続を介して前記複数の半導体チップの積み重なりと通信するコントローラであって
    、前記コントローラがコンピュータシステムから当該ソリッドステートドライブ内で処理
    するための信号を受信するインタフェースを含む、コントローラと
    を備えるソリッドステートドライブ。
  20. ソリッドステートドライブであって、
    互いの反対側にある第1の表面および第2の表面を有する回路基板と、
    前記第1の表面に取り付けられた複数の半導体チップの積み重なりであって、前記複数
    の半導体チップの積み重なりのそれぞれがインタフェースチップと１つ以上のメモリチッ
    プとを含み、前記複数の半導体チップの積み重なりのそれぞれが樹脂の中に実質的にグラ
    ブトップで封止されている、複数の半導体チップの積み重なりと、
    ケーブルの一方の端部に接続するように構成され、前記ソリッドステートドライブ内の
    インターフェイスコネクタと、
    前記複数の半導体チップの積み重なりの複数の前記インタフェースチップの間での直列
    相互接続を介して前記複数の半導体チップの積み重なりと通信するコントローラであって
    、前記コントローラがコンピュータシステムから前記インターフェイスコネクタを介して
    当該ソリッドステートドライブ内で処理するための信号を受信するインタフェースを含む
    、コントローラと
    を備えるソリッドステートドライブ。
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