CN102210022B - 包括多个封装的半导体芯片的固态驱动器或者其它存储装置 - Google Patents

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Abstract

公开了一种固态驱动器。该固态驱动器包括具有相对的第一和第二表面的电路板。多个半导体芯片附加到该固态驱动器的电路板的第一表面，该固态驱动器的多个半导体芯片包括至少一个存储器芯片，该存储器芯片至少大致封装在树脂内。还公开了一种共线存储器模块类型形状因子的电路板。该共线存储器模块类型形状因子的电路板具有相对的第一和第二表面。多个半导体芯片附加到共线存储器模块类型形状因子的电路板的第一表面，这些半导体芯片包括至少一个存储器芯片，该存储器芯片至少大致封装在树脂内。

Description

包括多个封装的半导体芯片的固态驱动器或者其它存储装置
相关申请的交叉引用
本申请要求2008年11月13日提交的美国临时专利申请No.61/114,154和2009年2月6日提交的美国专利申请No.12/367,056的优先权，这些申请的内容通过引用全部包含于此。
背景技术
板上芯片(COB)技术包括在基底(通常是印刷电路板)上安装(集成)专用集成电路(ASIC)、处理器、存储器半导体裸芯或者其它裸芯/芯片，而无需封装部件。除了裸芯焊接，集成裸芯/芯片的工艺包括丝焊、还可能包括在封装前或封装后的检测。
如本领域的普通技术人员理解的，COB技术有助于实现高集成度。例如，消除薄小型外形封装(TSOP)或者细间距球栅阵列(FBGA)部件封装减小了所需的基底面积和组件重量。在一些情况中，可节约面积20％。使用传统印刷电路板(PCB)和标准丝焊技术，COB技术可以带来重量和体积相当大程度地减少。COB技术还减小了工作裸芯和衬底之间的互连的数量(即封装引脚)，从而提高了整体电路速度，带来更高时钟速率，较好电特性和改进的信号质量，并且提高了模块的整体可靠性。与其它类型的封装不同，COB封装是芯片级封装(CSP)，这意味着该封装不再像例如TSOP封装那样受尺寸和大小标准的限制。COB封装的其它优点在于包括更好地保护不会被反向工程以及在一些实例中去除与传统封装相关的焊接。
本领域普通技术人员将理解，关于各种COB工艺，应用涂覆环氧树脂密封剂(或者圆顶封装体)来气密封和保护裸芯和焊线互连。圆顶封装体还用作裸芯之间的散热器，提高放热，增加低的热膨胀系数，并且提供气封模块组件。该裸芯可以直接粘合到PCB，因此提供了从该裸芯通过PCB的增加的热消散。
由于和其它传统技术相比，在半导体制造上COB技术较不普遍，所以在对于从COB技术受益的系统所做出的研究和开发努力方面还存在差距。因此，需要一种其特征在于COB技术的改进的系统。
发明内容
本发明的目的是提供一种包括至少一个封装的存储器芯片的改进的系统。
根据本发明的一个方面，提供了一种固态驱动器，其包括具有相对的第一和第二表面的电路板。多个半导体芯片附加到第一表面。该多个半导体芯片包括至少大致封装在树脂内的至少一个存储器芯片。控制器和多个半导体芯片中的至少数个相通信。数个半导体芯片包括该至少一个存储器芯片。该控制器包括从计算机系统接收用于在该固态驱动器内处理的信号的接口。
根据本发明的另一个方面，提供了一种包括具有相对的第一和第二表面的共线存储器模块类型形状因子的电路板的设备。多个半导体芯片附加到第一表面。该多个半导体芯片包括至少大致封装在树脂内的至少一个存储器芯片。控制器和至少一个存储器芯片通信。该控制器包括接口，该接口接收包括在该至少一个存储器芯片内进行操作的命令和数据的信号。
根据本发明的另一方面，提供了一种包括主机壳和固态驱动器的计算机系统。该固态驱动器包括外壳和位于该外壳内且具有相对的第一和第二表面的电路板。多个半导体芯片附加到第一表面。该多个半导体芯片包括至少大致封装在树脂内的至少一个存储器芯片。控制器位于该外壳内且和多个半导体芯片中的至少数个相通信。数个半导体芯片包括该至少一个存储器芯片，且该控制器包括接收用于在固态驱动器内处理的信号的接口。该计算机系统还包括用于提供信号至该接口的装置。该固态驱动器和该提供装置都位于主机壳内。
由此，提供了一种改进的固态驱动器和其他存储设备。
附图说明
通过示例，参考以下附图：
图1是示例计算装置的图；
图2是用于固态驱动器(SSD)的示例PCB的图；
图3是示例台式计算机的顶侧前部的图；
图4是提供图2所示的控制器的进一步细节的图；
图5是根据一个示例实施例的用于SSD的PCB的图；
图6是根据另一示例实施例的用于SSD的PCB的图；
图7是根据另一示例实施例的用于SSD的PCB的图；
图8是根据另一示例实施例的用于SSD的PCB的图；
图9是根据另一示例实施例的用于SSD的PCB的图；
图10是根据另一示例实施例的PCB的图，所示PCB具有共线(in-line)存储器模块类型的形状因子(form factor)；
图11是根据另一示例实施例的PCB的图，所示PCB具有共线存储器模块类型的形状因子；
图12是根据另一示例实施例的PCB的图，所示PCB具有共线存储器模块类型的形状因子；
图13是根据一个示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图14是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图15是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图16是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图17是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图18是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图19是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
图20是根据另一示例实施例的PCB区域的图，在一些示例中，所示区域是用于SSD的PCB的较大区域的一部分；
在不同的图中可使用类似的或者相同的附图标记来指示在附图中所示的类似示例特征。
具体实施方式
根据本发明实施例的海量数据存储系统可以被并入数种类型的计算装置中，，所述数种类型的计算装置包括台式计算机、膝上型计算机、上网本、平板计算机、服务器(包括网络服务器和主机)和移动电子通信装置，上面仅非限制性地列举几种可能性。
参考图1，其示出计算装置100，例如台式计算机、膝上型计算机、上网本、平板计算机、服务器(例如网络服务器或主机)和移动电子通信装置等。该装置100包括处理数据信号的处理器112。处理器112可以是复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、执行指令集的组合的处理器或者其它处理器装置。处理器112可以是单核或者多核处理器。在计算装置100中并不排除存在类似于处理器112的多处理器的可能性。
处理器112电连接到存储器控制器集线器(MCH)114，其具有与主存储器116的接口。主存储器116可以是动态随机存取存储器(DRAM)装置、同步动态随机存取存储器(SDRAM)装置或者其它高速易失性存储器装置。主存储器116可以存储可由处理器112执行的指令和代码。
MCH114还具有和I/O控制器集线器(ICH)118的接口，118电连接到总线120，总线120在I/O控制器集线器(ICH)118和与总线120电连接的其它部件之间传输数据信号。总线120可以是单个总线或者是多个总线的组合。作为示例，总线120可包括外围设备互连(PCI)总线、PCI Express总线、串行ATA总线、个人计算机内存卡国际联合会(PCMCIA)总线、其它总线或者其组合。
总线120提供计算装置100中部件间的通信链接。具体地，显示装置控制器122电连接到总线120。显示装置控制器122允许使用显示装置132并且用作显示装置132(或者其帧缓冲器)和计算装置100的其它部件之间的接口。显示装置控制器122可以是单色显示适配器(MDA)卡、彩色图形适配器(CGA)卡、增强型图形适配器(EGA)卡、扩展图形阵列(XGA)卡或者其它显示装置控制器。显示装置132可以集成到计算装置100，也可以是经由端口或者电缆耦合到计算装置100的外部装置，例如，电视机、计算机监控器、平板显示器或者其它适合的显示装置。显示装置132通过显示装置控制器122从处理器112接收数据信号，并且将该数据信号转换为呈现给计算装置100用户的可视输出。
另外，另外的接口控制器124电连接到总线120。另外的接口控制器124电连接到一个或者多个另外的外围装置134，例如键盘、鼠标、网络装置或者音频装置。
另外，数据存储系统126电连接到总线120。数据存储系统126包括控制器128(例如SSD控制器)和固态存储器系统130(其示例实施例将在下面描述)。数据存储系统126可以存储可由处理器112存取的大量数据。
现在参考图2，以图示形式示出用于传统示例的数据存储系统126的PCB200。关于SSD的前驱硬盘驱动器(HDD)，公知为根据任意的有限数量的形状因子来制造(即物理尺寸)。1.8″、2.5″和3.5″的形状因子是示例标准。形状因子相同的两个HDD不一定高度相同。例如，符合3.5″形状因子标准的所谓的“半高”HDD将具有4.0″宽、5.75″深且1.63″高的尺寸；但是，符合3.5″形状因子标准的所谓的“薄型”HDD将具有4.0″宽、5.75″深且1.0″高的尺寸。
有趣的是，当制造SSD时，还继续遵从这些现有的形状因子标准在当前是有利的。原因在于，通过遵照现有形状因子标准，通常更便于在计算装置中插入SSD替代现有的HDD。图3中所示是台式计算机232，其包括托架233。矩形外壳235大小适于插入托架233。在矩形外壳235内可以容纳PCB，例如图2所示PCB200。虽然所示的是示例台式计算机，但是本领域普通技术人员可以理解还存在包括类似托架的其它类型计算装置，例如，膝上型计算机。
如上所述，当制造SSD时，遵从现有HDD形状因子标准在当前是有利的。但是可以理解，闪速存储器装置在空间排列方面提供了高度灵活性，且因此在不远的未来，对于闪速存储系统可能接受多种不同的形状因子。
仍然参考图2，PCB200包括区域202。至少主要在PCB区域202内有固态存储器系统130(图1)。所示示例的固态存储器系统采用包括多行和多列的封装芯片的实现形式。这些封装芯片204包括多个引脚，其可用传统方式连接到PCB200的电路，该传统方式例如焊接。(为了图示简明，未示出上面所涉及的封装芯片204的引脚和PCB200的电路)
接附在PCB200的边缘228上面或者附近的是系统接口连接器230。以包括数据存储系统的计算装置的其他部分为初始地或者目的地的信号以及传输到PCB200或者从PCB200传输的信号传输通过系统接口连接器230。系统接口连接器230可连接到例如带状电缆的一端，带状电缆的另一端接下来连接到图1所示总线120。
在PCB200上还示出了SSD控制器128。虽然图2中所示的SSD控制器128是单片电路，在替代示例中，SSD控制器128可包括多个芯片。在图4的图中，更详细地示出了根据一些示例的SSD控制器128。
如图4所示，从晶体(Xtal)250提供基时钟信号给SSD控制器128。晶体250连接到时钟发生器和控制部件252。时钟发生器和控制器部件252提供各种时钟信号给中央处理单元(CPU)254、控制模块256和物理层收发器258(所示示例中的串行ATA PHY)。CPU 254通过公共总线260和其它分系统通信。控制模块256包括物理闪速接口264，纠错码(ECC)部件266和文件和存储器管理部件268。通过物理闪速接口264访问固态存储器系统130内的闪速装置。ECC部件266检查和纠正从这些闪速设备的所访问到的数据。文件和存储器管理部件268提供逻辑到物理地址的转换、损耗均衡算法等。
在所示SSD控制器128中还示出了随机存取存储器和只读存储器270(RAM和ROM 270)。RAM用作缓冲存储器，ROM存储可执行代码(即，固件)。在一些示例中，RAM和ROM 270可被集成到SSD控制器128。在替代示例中，RAM和ROM 270可以是单独的部件。例如，SSD控制器228可被实现为片上系统(SoC)，但是RAM和ROM 270作为单独的芯片。
最后，还示出了SATA控制器280。SATA控制器280以本领域普通技术人员公知的方式控制SATA收发器的操作。接口290还提供了到包括数据存储系统的计算装置的其它部分的连接。虽然接口290可以是SATA接口，但本领域普通技术人员可以明白，还可以是其他合适的替代接口，例如PATA接口、eSATA接口、USB接口、SCSI接口、PCIe接口、串行连接SCSI(SAS)接口。
现在参考图5，根据示例实施例以图示形式示出了PCB300。在PCB300的区域302内，存在多行和多列的存储器芯片304。和图2所示PCB200的PCB区域202不同，PCB区域302内的每个单独的存储器芯片304不在传统的封装内，而是在相应的(各自的)封装件308内，因此根据COB技术在PCB300上提供存储器芯片。在所示示例实施例中，控制器312在区域302外，未被封装；但是替代地，控制器312也可以被封装。总之，根据图5的示例实施例的数据存储系统类似于根据图2的示例的数据存储系统，其主要不同在于前者创造性地结合了COB技术，而后者却没有。
现在参考图6，根据示例实施例以图示形式示出了PCB500。在PCB500的区域502内，存在多行和多列的存储器芯片504。每一行位于相应的(各自的)封装件508内。控制器512在区域502的外面，且没有被封装。总之，图6的示例实施例类似于图5的示例实施例，其主要不同在于前者的每一行在行的各自封装件508内，而后者的每个存储器芯片304在单独芯片的各自封装件内。
现在参考图7，根据另一示例实施例以图示形式示出了PCB 550。在PCB550的区域552内，存在多行和多列的存储器芯片554。每一列位于相应的(各自的)封装件558内。控制器562在区域552的外面，且没有被封装。因此，图7的示例实施例类似于图6的示例实施例，其主要不同在于前者的每一列在列的各自封装件558内，而后者的每一行在行的各自封装件内。
现在参考图8，根据另一示例实施例以图示形式示出了PCB 600。在PCB600的区域602内，存在多行和多列的存储器芯片604。所有行和列都位于单个封装件608内。控制器612在区域602的外面，且没有被封装。总之，图8的示例实施例类似于图7的示例实施例，其主要不同在于前者的所有行和列在单个封装件608内，而后者的每一列在列的各自封装件内。
现在参考图9，根据另一示例实施例以图示形式示出了PCB 650。在PCB650的区域652内，存在多行和多列的存储器芯片654。所有行和列都位于单个封装件658内。控制器662在区域652的外面，且被封装在封装件658内。因此，图9的示例实施例类似于图8的示例实施例，其主要不同在于前者的控制器在封装件内，而后者的控制器未被封装件，相反地位于例如传统芯片封装内。
现在参考图10，示出了根据另一示例实施例的PCB750，PCB750具有共线存储器模块类型的形状因子。在PCB750的区域752内，存在一行存储器芯片754，每个单独的存储器芯片封装在相应的(各自的)封装件758内。在区域752的外面的控制器762没有被封装。
现在参考图11，示出了根据另一示例实施例的PCB800，该PCB800具有共线存储器模块类型的形状因子。在PCB800的区域802，存在一行存储器芯片804，每个单独的存储器芯片封装在相应的(各自的)封装件808内。控制器812在区域802的外面，且被密封在各自的封装件813内。
现在参考图12，示出了根据另一示例实施例的PCB850，该PCB850具有共线存储器模块类型的形状因子。在PCB850的区域852，存在一行存储器芯片854，整行封装在封装件858内。在区域852的外面的控制器862被封装在封装件858内。
现在参考图13，根据示例实施例示出了PCB区域900。应该注意，在一些示例中，所示PCB区域900可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域900，存在多个串联的接口芯片904，使得所示系统的特征在于具有环形架构。关于所示系统的一些示例中发生的数据传输，可用共同拥有的名称为“SYSTEM HAVINGONE OR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片904中的一个传输到相邻接口芯片，该申请的全部通过引用包含于此。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图13，每个接口芯片904电连接到相应的(各自的)NAND闪速芯片908。也可以理解，在所示环的每级(部分)，存在NAND闪速芯片-接口芯片对。每个NAND闪速芯片-接口芯片对位于相应的(各自的)封装件912内。关于发生在芯片对的芯片之间的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片908传输到接口芯片904(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在2008年2月27日的修订版本2.0(ONFi 2.0规范)中“OpenNAND Flash Interface Specification”内所述的同步方式。本领域普通技术人员可以理解ONFi 2.0规范与所谓的“多点总线”拓扑相兼容，在这样的拓扑中，通常对于所有信号路径都由共享总线提供，该信号路径例如用于输入、输出和控制信号的路径，除了芯片使能信号路径之外。控制器可通过共享总线访问每个存储器装置，并且(假设仅一个通道)通过在所述装置上确立芯片使能信号一次只能选择单个的存储器装置。
现在参考图14，根据另一示例实施例示出了PCB区域950。应该理解，在一些示例中，所示PCB区域950可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域950，存在多个串联的接口芯片954，使得所示系统的特征在于具有环形架构。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEM HAVING ONE ORMORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片954中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图14，每个接口芯片954与相应的(各自的)NAND闪速芯片958通过PCB提供的电路进行通信。也可以理解，在所示环的每级(部分)，存在NAND闪速芯片-接口芯片对。每个NAND闪速芯片接口芯片对被封装在相应的(各自的)封装件962内。关于发生在芯片对的芯片之间的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片958传输到接口芯片954(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图15，根据另一示例实施例示出了PCB区域1000。应该理解，在一些示例中，所示PCB区域1000可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域1000，存在多个串联的接口芯片1004，使得所示系统的特征在于具有环形架构，其中存在多级。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEMHAVING ONE OR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1004中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图15，每个接口芯片1004电连接相应的(各自的)NAND闪速芯片1008。第一组NAND闪速芯片1008和接口芯片1004(在所示示例实施例中，各为4个，总共是8个)被封装在封装件1012内。第二组NAND闪速芯片1008和接口芯片1004(在所示示例实施例中，各为4个，总共是8个)被封装在封装件1014内。因此，在所示示例实施例中，8级环的一半位于封装件1012内，8级环的另一半位于封装件1014内。关于属于同一环级的芯片之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1008传输到接口芯片1004(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图16，根据另一示例实施例示出了PCB区域1050。应该注意，在一些示例中，所示PCB区域1050可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域1050，存在多个串联的接口芯片1054，使得所示系统的特征在于具有环形架构。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEM HAVING ONEOR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1054中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图16，每个接口芯片1054电连接相应的(各自的)NAND闪速芯片1058。每个接口芯片1054堆叠在它们相应的NAND闪速芯片1058上。还应该理解，在所示环的每级(部分)上，存在NAND闪速芯片-接口芯片对(2个芯片的堆叠)。每个NAND闪速芯片-接口芯片对被封装在相应的(各自的)封装件1062内。关于属于同一环级的芯片(即堆叠)之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1058传输到接口芯片1054(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图17，根据另一示例实施例示出了PCB区域1100。应该注意，在一些示例中，所示PCB区域1100可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域1100，存在多个串联的接口芯片1104，使得所示系统的特征在于具有环形架构，其中存在多级，关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEMHAVING ONE OR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1104中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图17，每个接口芯片1104电连接相应的(各自的)NAND闪速芯片1108。每个接口芯片1104堆叠在它们相应的NAND闪速芯片1108上。第一组NAND闪速芯片1108和接口芯片1104(在所示示例实施例中，各为4个，总共是8个)被封装在封装件1112内。第二组NAND闪速芯片1108和接口芯片1104(在所示示例实施例中，各为4个，总共是8个)被封装在另一封装件1114内。因此，在所示示例实施例中，8级环的一半位于封装件1112内，8级环的另一半位于封装件1114内。关于属于同一环级的芯片(即堆叠)之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1108传输到接口芯片1104(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图18，根据另一示例实施例示出了PCB区域1150。应该注意，在一些示例中，所示PCB区域1150可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。在PCB区域1150，存在多个串联的接口芯片1154，使得所示系统的特征在于具有环形架构。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEM HAVING ONEOR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1154中的一个传输到相邻接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图18，每个接口芯片1154电连接到一级中多个NAND闪速芯片1158(在所示示例实施例中是4个)的每一个。一级中多个NAND闪速芯片1158的每一个在紧接着相堆叠，接口芯片1154在该堆叠的顶部。在所示环中出现了8级(每级一个堆叠，每个堆叠高为5个芯片)。8个堆叠的每一个封装在其自己的封装件1162内。关于属于同一环级的芯片(即堆叠)之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1158的任意一个传输到接口芯片1154(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图19，根据另一示例实施例示出了PCB区域1200。在PCB区域1200，存在多个串联的接口芯片1204，使得所示系统的特征在于具有环形架构。应该注意，在一些示例中，所示PCB区域1200可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEM HAVINGONE OR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1204中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图19，每个接口芯片1204电连接一级中多个NAND闪速芯片1208(在所示示例实施例中是4个)的每一个。一级中多个NAND闪速芯片1208的每一个在彼此的顶部相堆叠，接口芯片1204在该堆叠的顶部。在所示环中出现了8级(每级一个堆叠，每个堆叠高为5个芯片)。关于所示的实施例，8个堆叠中的4个堆叠构成第一组，被封装在封装件1212内，8个堆叠的另外4个堆叠构成第二组，被封装在封装件1214内。关于属于同一环级的芯片(即堆叠)之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1208的任意一个传输到接口芯片1204(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
现在参考图20，根据另一示例实施例示出了PCB区域1250。在PCB区域1250，存在多个串联的接口芯片1254，使得所示系统的特征在于具有环形架构。应该注意，在一些示例中，所示PCB区域1250可对应于类似于图5至9中任意一个中虚线内所示任意一个的闪速芯片区域；但是应该理解，当前所述示例实施例并不仅限于SSD中所采用的PCB。关于所示系统的一些示例中发生的数据传输，可用名称为“SYSTEM HAVINGONE OR MORE MEMORY DEVICES”的美国专利申请No.12/033,577中所述方式将数据从接口芯片1254中的一个传输到相邻的接口芯片。在所示系统的替代示例中，不同环级之间的数据传输可用一些其它适合的方式实现。
仍然参考图20，每个接口芯片1254通过PCB提供的电路与一级中多个NAND闪速芯片1258(在所示示例实施例中是4个)的每一个相通信。一级中多个NAND闪速芯片1258的每一个在彼此的顶部相堆叠，接口芯片1254在该堆叠的顶部。在所示环中出现了8级(每级一个堆叠，每个堆叠在高度上为5个芯片)。8个堆叠的每一个被封装在其自己的封装件1262内。关于属于同一环级的芯片(即堆叠)之间发生的数据传输，可用与异步NAND有关的典型的方式将数据从NAND闪速芯片1258的任意一个传输到接口芯片1254(或反过来)。替代地，在其他示例中，这些数据传输将以一些其他方式发生，例如在ONFi 2.0规范中所述的同步方式。
虽然根据统一类型的存储器芯片描述了图16至20的示例实施例，但是可以构想在存储器系统内存在混合类型的存储器芯片。例如，对于图16至20的示例实施例，第一级的存储器芯片可包括NAND闪速芯片，而下面级中的存储器芯片可包括DRAM芯片。关于图18至20的示例实施例，可构想在单独的级中存在混合类型的存储器芯片。
虽然在图18至20的所示堆叠中在高度上是5个芯片，但应该理解，在替代示例实施例中，该数量可以变化，事实上可以构想堆叠包括任意适合数量的芯片。对于传统封装，由于热量和压力成为难题，所以超过4个芯片的堆叠是困难的。相反地，例如此处其特征在于COB技术的实施例，甚至可以构想超出10个芯片的堆叠。本领域普通技术人员可以理解，通过使得裸芯超薄可以实现这样大数量的芯片的堆叠。在这点上，通常在半导体制造期间，研磨晶片的背侧以使厚度在例如300-100μm的范围。但是涉及到超薄裸芯的生产，晶片的背侧被进一步研磨，例如直到100-50μm的范围。因此，关于超薄裸芯，和不那么薄的裸芯相比以及考虑到热量和压力的问题，大数量晶片的堆叠是可能的。
仍参考图18至20，可以看出存在NAND闪速芯片的交错以使芯片边缘暴露来便于连线，应该理解，各种示例实施例的特征在于此以及在共同拥有的名称为“DATA STORAGE AND STACKABLE CONFIGURATIONS”的美国专利申请No.12/168,354中公开的其他创造性特征，该申请的全部内容通过引用包含于此。
同样，应该理解，各种替代的COB示例实施例的特征在于根据硅通孔(TSV)互连的堆叠的芯片，如上述专利申请和共同拥有的名称为“METHOD FOR STACKING SERIALLY-CONNECTED INTEGRATEDCIRCUITS AND MULTI-CHIP DEVICE MADE FROM SAME”的美国专利申请No.12/236,874中所公开的，该申请的全部内容通过引用包含于此。本领域的普通技术人员应该理解，可期望通孔的短互连来提供较少电感、电容和电阻，以使芯片封装堆叠的信号完整性好于使用丝焊的。在一些实例中，封装上每个引线的电容效应可以轻易地达到3至4皮法，因此TSV实现是理想的，因为其消除了和这些电容效应有关的任何问题，所以期望。
继续，各种所示示例实施例的特征在于用边缘丝焊进行堆叠。虽然未示出，替代的COB示例实施例的特征在于用中央丝焊进行堆叠。
在一些示例中，关于图13至20的示例实施例中任意一个所示接口芯片可如共同拥有的名称为“SYSTEM HAVING ONE OR MORENONVOLATILE MEMORY DEVICES”的美国临时专利申请No.61/111,013中所述工作，该申请的全部内容通过引用包含于此。例如，在上述申请中所述，通过较低性能接口与接口芯片通信的每个存储器芯片可由接口芯片作为存储体来被有效寻址，其中每个存储体一个数据通道，使得接口芯片和存储体之间的通道数量等于存储体数量。为了减少从传统存储器芯片读取数据的传递中的潜在等待时间(系统开销)，一个或多个接口芯片可包括嵌入式系统，例如被配置为存储数据的静态随机存取存储器(SRAM)。关于包括闪速装置和具有SRAM的接口芯片的系统实现，可在较高性能接口(即串行连接配置)上突发数据读取开始之前，将数据从传统闪速装置之一内的物理页面缓冲器传输到接口芯片。涉及闪速操作的系统开销可通过使传输到SRAM的数据大小小于整个页面的大小来进一步管理。以这种方式，与系统内读取操作相关联的数据传输时间将不被完整页面传输时间造成瓶颈。在一些示例中，较低性能接口的数据宽度将大于较高性能接口的数据宽度。例如，如果较低性能接口的数据宽度是x16、x32或x64，则较高性能接口的数据宽度可以是x4或x8。
虽然图5至12中所示PCB只示出了关于PCB的一侧，但是示例实施例并不限于仅PCB的一侧具有芯片的PCB。一些示例实施例的特征在于PCB的另一侧上的另外的芯片，该PCB可如上面所述的被类似封装。虽然图5至12的每个中示出SSD控制器附加到PCB，但替代地，SSD控制器可与PCB分开。
数个示例实施例可被应用到任意适合的固态存储器系统，例如包括NAND闪速EEPROM装置、NOR闪速EEPROM装置、AND闪速EEPROM装置、DiNOR闪速EEPROM装置、串行闪速EEPROM装置、DRAM装置、SRAM装置、铁电RAM装置、磁RAM装置、相变RAM装置或这些装置的任意适合组合的固态存储器系统。
可以对所描述的实施例进行一定的适应性改变和修改。因此，上面所讨论的实施例应被认为是说明性的而非限制性的。在此处呈现和描述了电路图的一些示例中，对于理解示例实施例的不够相关的一些细节已经被忽略，以不会模糊此处公开的发明特征。

Claims (30)

1.一种固态驱动器，包括：
具有相对的第一和第二表面的电路板；
附加到所述第一表面的多个半导体芯片，所述多个半导体芯片包括封装在树脂内的至少一个堆叠，每个堆叠包括多个存储器芯片以及在该堆叠的顶部的接口芯片，每个接口芯片与其他接口芯片串联以形成环形架构，并且堆叠的接口芯片电连接到该堆叠中的多个存储器芯片的每一个；
所述固态驱动器内的系统接口连接器，所述系统接口连接器被配置为连接至电缆的一端；和
在操作期间与所述多个半导体芯片的至少数个相通信的控制器，且所述控制器包括经由所述系统接口连接器从计算机系统接收用于在固态驱动器内处理的信号的接口。
2.如权利要求1所述的固态驱动器，其中多个半导体芯片几何排列在第一表面，形成多个行和列。
3.如权利要求2所述的固态驱动器，其中每一行或每一列被封装在各自的封装件内。
4.如权利要求2所述的固态驱动器，其中不止一整行或不止一整列被封装在各自的封装件内。
5.如权利要求1至4任一项所述的固态驱动器，还包括矩形外壳，用于容纳其中的电路板，所述外壳的大小用于插入膝上型计算机、上网本或者台式计算机的托架。
6.如权利要求1至4任一项所述的固态驱动器，其中树脂是基于环氧基的。
7.如权利要求1至4任一项所述的固态驱动器，还包括附加到第二表面的多个第二半导体芯片，所述多个第二半导体芯片包括封装在树脂内的至少一个存储器芯片。
8.如权利要求1至4任一项所述的固态驱动器，其中所述控制器物理地且牢固地安装在电路板上。
9.如权利要求1至4任一项所述的固态驱动器，其中所述存储器芯片中的至少一个是NAND闪速存储器芯片。
10.如权利要求1至4任一项所述的固态驱动器，其中该接口是串行高级技术附件(SATA)接口、外围设备互连快速(PCIe)接口、外部串行高级技术附件(eSATA)接口、并行高级技术附件(PATA)接口、通用串行总线(USB)接口或者串行连接SCSI(SAS)接口。
11.一种存储设备，包括：
具有相对的第一和第二表面的共线存储器模块类型形状因子的电路板；
附加到所述第一表面的多个半导体芯片，所述多个半导体芯片包括封装在树脂内的至少一个堆叠，每个堆叠包括多个存储器芯片以及在该堆叠的顶部的接口芯片，每个接口芯片与其他接口芯片串联以形成环形架构，并且堆叠的接口芯片电连接到该堆叠中的多个存储器芯片的每一个；和
与所述存储器芯片通信的控制器，所述控制器包括接收包括在所述存储器芯片内进行操作的命令和数据的信号的接口。
12.如权利要求11所述的存储设备，其中所述存储器芯片中的至少一个是NAND闪速存储器芯片。
13.如权利要求11所述的存储设备，还包括：附加到第二表面的多个第二半导体芯片，所述多个第二半导体芯片包括封装在树脂内的至少一个存储器芯片。
14.如权利要求11至13任一项所述的存储设备，其中所述控制器物理地且牢固地安装在电路板上。
15.如权利要求14所述的存储设备，其中所述控制器和所述多个半导体芯片被封装在同一封装件内。
16.如权利要求14所述的存储设备，其中所述控制器封装在其单个封装件内。
17.一种闪速存储器存储系统，包括：
具有相对的第一和第二表面的电路板；
附加到所述第一表面的多个半导体芯片，所述多个半导体芯片包括封装在树脂内的至少一个堆叠，每个堆叠包括多个存储器芯片以及在该堆叠的顶部的接口芯片，每个接口芯片与其他接口芯片串联以形成环形架构，并且堆叠的接口芯片电连接到该堆叠中的多个存储器芯片的每一个；
所述闪速存储器存储系统内的系统接口连接器，所述系统接口连接器被配置为连接至电缆的一端；和
在操作期间与所述多个半导体芯片的至少数个相通信的控制器，且所述控制器包括经由所述系统接口连接器从计算机系统接收用于在闪速存储器存储系统内处理的信号的接口。
18.如权利要求17所述的闪速存储器存储系统，其中所述多个半导体芯片几何排列在所述第一表面，形成多个行和列。
19.如权利要求18所述的闪速存储器存储系统，其中每一行或每一列被封装在各自的封装件内。
20.如权利要求18所述的闪速存储器存储系统，不止一整行或不止一整列被封装在各自的封装件内。
21.如权利要求17至20任一项所述的闪速存储器存储系统，还包括附加到第二表面的多个第二半导体芯片，所述多个第二半导体芯片包括封装在树脂内的至少一个存储器芯片。
22.如权利要求17至20任一项所述的闪速存储器存储系统，其中所述存储器芯片中的至少一个是NAND闪速存储器芯片。
23.一种计算机系统，包括：
主机罩；
固态驱动器，包括：
外壳；
所述外壳内的具有相对的第一和第二表面的电路板；
附加到所述第一表面的多个半导体芯片，所述多个半导体芯片包括封装在树脂内的至少一个堆叠，每个堆叠包括多个存储器芯片以及在该堆叠的顶部的接口芯片，每个接口芯片与其他接口芯片串联以形成环形架构，并且堆叠的接口芯片电连接到该堆叠中的多个存储器芯片的每一个；
所述固态驱动器内的系统接口连接器，所述系统接口连接器被配置为连接至电缆的一端；和
所述外壳内的在操作期间与所述多个半导体芯片的至少数个相通信的控制器，且该控制器包括经由所述系统接口连接器接收用于在该固态驱动器内处理的信号的接口；和
用于提供信号给所述接口的装置，且所述固态驱动器和所述提供装置都位于所述主机壳内。
24.如权利要求23所述的计算机系统，其中所述计算机系统是台式计算机。
25.如权利要求23所述的计算机系统，其中所述计算机系统是膝上型计算机。
26.如权利要求23所述的计算机系统，其中所述计算机系统是上网本。
27.如权利要求23所述的计算机系统，其中所述计算机系统是平板计算机。
28.如权利要求23所述的计算机系统，其中所述计算机系统是移动电子通信装置。
29.如权利要求23至28任一项所述的计算机系统，其中所述提供装置包括I/O控制器集线器、存储器控制器集线器和至少一个总线。
30.如权利要求23至28任一项所述的计算机系统，其中所述控制器物理地且牢固地安装在电路板上。
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