KR102282191B1 - 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법 - Google Patents

인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법 Download PDF

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Abstract

인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법이 개시된다. 본 발명의 일실시예에 따른 인쇄 회로 기판은, 반도체 칩으로 입출력 신호를 전달하기 위한 하나 이상의 도전 라인들을 포함하는 메인 PCB 영역 및 도전 라인이 배치된 입출력 제어 영역을 포함하는 인라인(In-line) PCB 영역을 구비하고, 상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 연결됨에 따라 제1 상태의 입출력 신호가 상기 반도체 칩으로 제공되고, 상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 분리됨에 따라 제2 상태의 입출력 신호가 상기 반도체 칩으로 제공되는 것을 특징으로 한다.

Description

인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법{Printed circuit board, Semiconductor Package and Manufacturing method of semiconductor package}
본 발명은 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것으로, 자세하게는 생산 효율을 향상한 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.
반도체 장치가 형성되는 인쇄 회로 기판은 단품 인쇄 회로 기판과 연배열 인쇄 회로 기판을 포함할 수 있으며, 이 중 연배열 인쇄 회로 기판은 복수의 반도체 장치들이 형성되는 인쇄 회로 기판을 나타낸다. 반도체 패키지를 제조함에 있어서, 반도체 장치를 인쇄 회로 기판에 부착시키기 위한 표면 실장 공정이 수행되며, 인쇄 회로 기판에 형성된 하나 이상의 반도체 장치에 대한 테스트 동작이나 프로그램 다운로드 동작이 수행될 수 있다.
반도체 패키지를 생산함에 있어서 생산 단계를 보다 단순화하고, 생산성을 향상함에 의하여 반도체 패키지의 생산 시간과 비용을 절감시키는 것이 중요한 문제이다.
본 발명의 기술적 사상은, 반도체 패키지의 생산 효율성을 향상할 수 있는 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 인쇄 회로 기판은, 반도체 칩으로 입출력 신호를 전달하기 위한 하나 이상의 도전 라인들을 포함하는 메인 PCB 영역 및 도전 라인이 배치된 입출력 제어 영역을 포함하는 인라인(In-line) PCB 영역을 구비하고, 상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 연결됨에 따라 제1 상태의 입출력 신호가 상기 반도체 칩으로 제공되고, 상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 분리됨에 따라 제2 상태의 입출력 신호가 상기 반도체 칩으로 제공되는 것을 특징으로 한다.
바람직하게는, 상기 입출력 신호는 범용 입출력(GPIO) 신호인 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역은, 상기 입출력 제어 영역의 도전 라인의 제1 단에 연결되는 제1 도전 라인과, 상기 입출력 제어 영역의 도전 라인의 제2 단에 연결되는 제2 도전 라인을 포함하는 것을 특징으로 한다.
또한, 바람직하게는, 상기 제1 도전 라인에는 전원전압 및 접지전압 중 어느 하나의 전압이 연결되며, 상기 제2 도전 라인에는 전원전압 및 접지전압 중 다른 하나의 전압이 연결되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역은, 상기 제1 도전 라인 및 제2 도전 라인 중 어느 하나에 연결되는 저항을 더 구비하는 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역이 상기 인쇄 회로 기판으로부터 분리되기 전에 상기 제1 상태의 입출력 신호가 상기 반도체 칩으로 제공되고, 상기 메인 PCB 영역이 상기 인쇄 회로 기판으로부터 분리된 후 상기 제2 상태의 입출력 신호가 상기 반도체 칩으로 제공되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역에는 메모리 콘트롤러가 장착되며, 상기 제1 상태 또는 제2 상태의 입출력 신호가 상기 메모리 콘트롤러로 제공되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역에는 메모리 장치가 장착되며, 상기 제1 상태 또는 제2 상태의 입출력 신호가 상기 메모리 장치로 제공되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 제1 상태의 입출력 신호에 따라 제1 종류의 프로그램이 상기 반도체 칩으로 제공되며, 상기 제2 상태의 입출력 신호에 따라 제2 종류의 프로그램이 상기 반도체 칩으로 제공되는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 반도체 패키지는, 메인 인쇄 회로 기판과, 상기 메인 인쇄 회로 기판에 장착된 하나 이상의 반도체 칩 및 상기 반도체 칩으로 제1 입출력 신호를 전달하며, 상기 메인 인쇄 회로 기판에 형성되는 제1 입출력 신호 생성부를 구비하며, 상기 제1 입출력 신호 생성부는, 상기 제1 입출력 신호를 전달하기 위한 제1 도전 라인 및 제2 도전 라인을 포함하고, 상기 메인 인쇄 회로 기판 내에서 상기 제1 도전 라인 및 제2 도전 라인은 전기적으로 분리되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 인쇄 회로 기판은, 반도체 칩으로 입출력 신호를 전달하기 위한 제1 및 제2 도전 라인들을 포함하는 메인 PCB 영역 및 제3 도전 라인이 배치된 입출력 제어 영역을 포함하는 인라인(In-line) PCB 영역을 구비하고, 상기 제1 도전 라인은 제1 전압에 제1 저항을 통해 연결되고, 상기 제2 도전 라인은 제2 전압에 연결되며, 상기 제3 도전 라인의 제1 단은 상기 제1 도전 라인에 연결되고, 상기 제3 도전 라인의 제2 단은 상기 제2 도전 라인에 연결되는 것을 특징으로 한다.
바람직하게는, 상기 메인 PCB 영역에 대한 절단 공정 전, 상기 제2 도전 라인에 연결된 제2 전압에 대응하는 값이 상기 입출력 신호로서 상기 반도체 칩으로 제공되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 메인 PCB 영역에 대한 절단 공정 후, 상기 제1 도전 라인에 연결된 제1 전압에 대응하는 값이 상기 입출력 신호로서 상기 반도체 칩으로 제공되는 것을 특징으로 한다.
또한, 바람직하게는, 상기 인쇄 회로 기판은, 상기 반도체 칩으로 프로그램을 전달하기 위한 프로그램 전달 영역을 더 구비하고, 상기 입출력 신호가 제1 상태일 때 상기 프로그램 전달 영역은 제1 종류의 프로그램을 상기 반도체 칩으로 전달하며, 상기 입출력 신호가 제2 상태일 때 상기 프로그램 전달 영역은 제2 종류의 프로그램을 상기 반도체 칩으로 전달하는 것을 특징으로 한다.
또한, 바람직하게는, 상기 인쇄 회로 기판은, 다수의 메인 PCB 영역들이 배치되는 연배열 인쇄 회로 기판 구조를 갖는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법에 따르면, 연배열 PCB 상태에서 다수의 반도체 칩들에 대한 선택적 프로그램 다운로드 동작이 수행될 수 있으므로, 제품 생산시의 생산 단계를 감소할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 의한 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법에 따르면, 표면 실장 공정 등의 조립 과정과 프로그램 다운로드 과정을 연계하여 수행할 수 있으므로 반도체 패키지의 생산 효율성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 3은 도 1의 실시예에 따른 인쇄 회로 기판의 일 구현예를 나타내는 회로도이다.
도 4에 도시된 도 3의 입출력 제어 영역을 확대한 도면이다.
도 5는 도 3의 인쇄 회로 기판으로부터 분리된 제1 메인 PCB 영역을 나타내는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 8은 본 발명의 또 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 플로우차트이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 나타내는 플로우차트이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지가 적용되는 제품으로서 SSD(Solid State Drive)를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 패키지가 적용되는 제품으로서 메모리 카드를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다.
도 1에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판(100)은 반도체 패키지가 형성되는 다수의 PCB 영역들을 포함할 수 있다. 반도체 패키지가 형성되는 PCB 영역은 메인 PCB 영역(110)으로 정의될 수 있다. 도 1에서는 인쇄 회로 기판(100)이 다수의 메인 PCB 영역(110)들을 포함하는 연배열 인쇄 회로 기판(Serially arranged printed circuit board)에 해당하는 예가 도시된다. 인쇄 회로 기판(100)에 포함되는 하나의 메인 PCB 영역(110)을 중심으로 하여 본 발명의 구성의 일 예를 설명하면 다음과 같다.
메인 PCB 영역(110)에는 하나 이상의 반도체 칩(Chip 1~Chip m)이 장착될 수 있다. 또한, 메인 PCB 영역(110)은 하나 이상의 종류의 정보(예컨대, 프로그램)을 수신하기 위한 하나 이상의 포트부를 포함할 수 있다. 예컨대, 메인 PCB 영역(110)은 부트 코드나 펌웨어 등의 프로그램을 수신하기 위한 제1 포트부(111)를 포함할 수 있다. 제1 포트부(111)는 하나 이상의 단자들을 포함하며, 외부로부터의 프로그램은 제1 포트부(111)를 통해 메인 PCB 영역(110) 내부로 제공될 수 있다. 외부 장치(10)와 메인 PCB 영역(110) 사이의 프로그램 전송을 위해서 직렬통신 프로토콜이 적용될 수 있으며, 예컨대 UART(Universal AsynchronousReceiver/Transmitter), I2C(Inter-Integrated Circuit) 및 SPI(Serial Peripheral Interconnect) 등의 프로토콜 중 어느 하나의 프로토콜이 적용될 수 있으며, 이외에도 다른 방식의 프로토콜이 적용되어도 무방하다.
또한, 메인 PCB 영역(110)은 입출력 신호를 생성하기 위한 입출력 신호 생성부(112)를 포함할 수 있다. 상기 입출력 신호는 GPIO(General Purpose Input Output) 신호 등을 포함할 수 있다. 입출력 신호 생성부(112)는 다수의 도전 라인들(미도시)을 포함할 수 있으며, 상기 다수의 도전 라인들은 전원 전압(Vcc)이나 접지 전압(GND) 등에 연결될 수 있다. 입출력 신호는 전압 레벨에 따른 값을 가질 수 있으며, 입출력 신호 생성부(112)에 의해 생성된 입출력 신호는 하나 이상의 반도체 칩(Chip 1~Chip m)으로 제공될 수 있다. 도 1에서는 입출력 신호가 제m 반도체 칩(Chip m)으로 제공되는 예가 도시되었으나, 이외에 다른 반도체 칩으로도 입출력 신호가 제공되어도 무방하다.
인쇄 회로 기판(100)에서 메인 PCB 영역(110)을 제외한 나머지 영역은 인라인(In-line) PCB 영역으로 정의될 수 있다. 인라인(In-line) PCB 영역은 프로그램 전달 영역(120) 및 하나 이상의 입출력 제어 영역(130)을 포함할 수 있다. 프로그램 전달 영역(120)은 인쇄 회로 기판(100) 내의 제2 포트부(140)에 포함되는 하나 이상의 단자들을 통해 외부 장치(10)와 연결될 수 있으며, 상기 외부 장치(10)는 사용자 장비로서 프로그램 제공 장비 및/또는 테스트 장비일 수 있다. 또한, 도 1에서는 하나의 메인 PCB 영역(110)에 대응하여 하나의 입출력 제어 영역(130)이 구비되는 예가 도시되었으나, 입출력 신호는 다수의 신호들을 포함하는 신호 그룹에 해당할 수 있으며, 이 경우 두 개 이상의 입출력 제어 영역이 인라인(In-line) PCB 영역에 형성될 수 있다.
프로그램 전달 영역(120)는 외부로부터 제공되는 프로그램을 전달하기 위한 하나 이상의 도전 라인들을 포함할 수 있다. 프로그램 전달 영역(120)은 메인 PCB 영역(110)의 제1 포트부(111)에 연결되어, 외부 장치(10)로부터 제공되는 부트 코드 및 펌웨어 등의 프로그램을 메인 PCB 영역(110)의 반도체 칩(Chip 1~Chip m)으로 제공할 수 있다.
또한, 입출력 제어 영역(130)은 메인 PCB 영역(110)의 반도체 칩(Chip 1~Chip m)으로 제공되는 입출력 신호(예컨대, GPIO 신호)의 상태를 제어할 수 있다. 입출력 제어 영역(130)은 하나 이상의 도전 라인들(미도시)을 포함할 수 있으며, 또한 입출력 제어 영역(130)에 구비되는 도전 라인들은 메인 PCB 영역(110)의 입출력 신호 생성부(112)에 구비되는 하나 이상의 도전 라인들에 전기적으로 연결될 수 있다. 메인 PCB 영역(110)의 반도체 칩(Chip 1~Chip m)으로 하나 이상의 입출력 신호가 제공될 수 있으며, 예컨대 입출력 제어 영역(130)의 제어하에서 제1 값 또는 제2 값을 갖는 입출력 신호가 반도체 칩(Chip 1~Chip m)으로 제공될 수 있다.
반도체 패키지 공정상, 절단 공정을 통하여 메인 PCB 영역(110)은 인쇄 회로 기판(100)에서 분리될 수 있다. 절단 공정이 수행되기 전에는, 메인 PCB 영역(110)의 입출력 신호 생성부(112)에 구비되는 하나 이상의 도전 라인들이 입출력 제어 영역(130)에 구비되는 도전 라인들과 전기적으로 연결될 수 있다. 반면에, 절단 공정이 수행된 후에는, 입출력 신호 생성부(112)에 구비되는 하나 이상의 도전 라인들은 입출력 제어 영역(130)에 구비되는 도전 라인들과 전기적으로 분리될 수 있다.
입출력 신호는 하나의 제어신호 그룹으로서 반도체 칩(Chip 1~Chip m)의 동작 모드를 설정할 수 있다. 예컨대, 도 1에 도시된 바와 같이 하나의 입출력 신호에 의하여 반도체 칩(Chip 1~Chip m)의 동작 모드가 설정될 수 있으며, 또는 두 개 이상의 입출력 신호들의 신호 상태에 의하여 반도체 칩(Chip 1~Chip m)의 동작 모드가 설정될 수 있다. 본 발명의 실시예에 따르면, 메인 PCB 영역(110)에 대한 절단 공정이 수행되기 전에는, 제1 동작 모드를 나타내는 입출력 신호가 반도체 칩(Chip 1~Chip m)으로 제공될 수 있으며, 반면에 메인 PCB 영역(110)에 대한 절단 공정이 수행된 후에는, 제2 동작 모드를 나타내는 입출력 신호가 반도체 칩(Chip 1~Chip m)으로 제공될 수 있다. 제1 및 제2 동작 모드는 다양하게 정의가 가능하며, 예컨대 제1 동작 모드에서 반도체 칩(Chip 1~Chip m)은 외부 장치(10)로부터 프로그램을 수신하여 이를 저장할 수 있으며, 제2 동작 모드에서 반도체 칩(Chip 1~Chip m)은 노멀 동작 모드를 위한 동작(예컨대, 부팅 동작 등)을 수행할 수 있다. 또는, 제1 동작 모드에서 반도체 칩(Chip 1~Chip m)은 외부 장치(10)로부터 제1 프로그램(예컨대, 부트 코드 등)을 수신하고 이를 저장하는 동작을 수행할 수 있으며, 제2 동작 모드에서 반도체 칩(Chip 1~Chip m)은 외부 장치(10)로부터 다른 종류의 제2 프로그램(예컨대, 펌웨어 등의 메인 프로그램)을 수신하고 이를 저장하는 동작을 수행할 수 있다.
도 1의 실시예에 따르면, 동작 모드를 지시하기 위한 입출력 신호를 별도의 단자를 통해 외부 장치(10)로부터 수신할 필요가 없으며, 절단 공정이 수행되기 전후에 따라 서로 다른 정보를 갖는 입출력 신호가 반도체 칩(Chip 1~Chip m)으로 제공될 수 있다. 이에 따라, 반도체 패키지를 생산함에 있어서 생산 단계를 단순화할 수 있으므로 생산성을 향상할 수 있으며, 입출력 제어 영역(130)을 이용하여 입출력 신호의 정보를 용이하게 변경시킬 수 있으므로 선택적 프로그램 다운로드 동작이 용이하게 수행될 수 있다. 전술한 실시예에서는, 동작 모드에 따라 서로 다른 프로그램이 다운로드되는 예가 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 다양한 종류의 테스트 동작이 반도체 패키지 제조 공정에서 수행될 수 있으며, 상기 입출력 신호의 정보에 따라 서로 다른 테스트 동작이 수행될 수 있다.
또한, 일반적인 연배열 PCB 구조의 경우 단일 PCB로 분리한 후에 프로그램 다운로드나 테스트 동작이 가능하나, 본 발명의 실시예에 따르면 연배열 PCB 상태에서 프로그램 다운로드 및 테스트 동작이 수행될 수 있으므로 생산 비용 및 시간의 효율성을 향상시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다. 도 2에서는 단품 인쇄 회로 기판이 적용되는 예가 도시된다.
도 2에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판(200)은 반도체 패키지가 형성되는 메인 PCB 영역(210)을 포함할 수 있다. 메인 PCB 영역(210)에는 하나 이상의 반도체 칩(Chip 1~Chip m)이 장착될 수 있다. 또한 메인 PCB 영역(210)은 프로그램을 수신하기 위한 제1 포트부(211)와, GPIO 신호 등의 입출력 신호를 생성하기 위한 하나 이상의 입출력 신호 생성부(212, 213)를 포함할 수 있으며, 또한 입출력 신호 생성부(212, 213) 각각은 입출력 신호를 하나 이상의 반도체 칩(Chip 1~Chip m)으로 제공하기 위한 하나 이상의 도전 라인들(미도시)을 포함할 수 있다.
또한, 전술한 바와 같이, 인쇄 회로 기판(200)에서 메인 PCB 영역(210)을 제외한 나머지 영역은 인라인(In-line) PCB 영역으로 정의될 수 있으며, 인라인(In-line) PCB 영역은 하나 이상의 입출력 제어 영역(231, 232)을 포함할 수 있다. 예컨대, 제1 입출력 제어 영역(231)은 제1 입출력 신호 생성부(212)에 전기적으로 연결될 수 있으며, 제2 입출력 제어 영역(232)은 제2 입출력 신호 생성부(213)에 전기적으로 연결될 수 있다.
제1 입출력 신호 생성부(212)는 제1 입출력 제어 영역(231)과의 전기적 연결 여부에 따라 제1 값 또는 제2 값을 갖는 제1 입출력 신호를 하나 이상의 반도체 칩(Chip 1~Chip m)으로 제공한다. 또한, 제2 입출력 신호 생성부(213)는 제2 입출력 제어 영역(232)과의 전기적 연결 여부에 따라 제1 값 또는 제2 값을 갖는 제2 입출력 신호를 하나 이상의 반도체 칩(Chip 1~Chip m)으로 제공한다. 제1 및 제2 입출력 신호의 조합에 의하여 반도체 칩(Chip 1~Chip m)의 동작 모드가 설정될 수 있으며, 예컨대 제1 및 제2 입출력 신호의 조합에 따라 제1 모드 또는 제2 모드가 설정될 수 있다.
한편, 도 2에 도시된 바와 같이, 인라인(In-line) PCB 영역은 프로그램을 수신하기 위한 제2 포트부(240)를 더 포함할 수 있으며, 전술한 바와 같이 외부 장치는 하나 이상의 종류의 프로그램을 제2 포트부(240)를 통해 메인 PCB 영역(210)으로 제공할 수 있다.
절단 공정을 통해 메인 PCB 영역(210)이 인쇄 회로 기판(200)에서 분리될 수 있으며, 분리 여부에 따라 서로 다른 정보를 갖는 제1 및 제2 입출력 신호가 메인 PCB 영역(210)으로 제공될 수 있다. 예컨대, 메인 PCB 영역(210)이 인쇄 회로 기판(200)으로부터 분리되기 전에는 제1 정보(또는, 제1 조합)를 갖는 제1 및 제2 입출력 신호가 메인 PCB 영역(210)으로 제공될 수 있는 반면에, 메인 PCB 영역(210)이 인쇄 회로 기판(200)으로부터 분리된 후에는 제2 정보(또는, 제2 조합)를 갖는 제1 및 제2 입출력 신호가 메인 PCB 영역(210)으로 제공될 수 있다.
일 실시예로서, 메인 PCB 영역(210)이 인쇄 회로 기판(200)으로부터 분리되기 전에는 메인 PCB 영역(210)의 제1 및 제2 입출력 신호 생성부(212, 213)에 구비되는 하나 이상의 도전 라인들이 제1 및 제2 입출력 제어 영역(231, 232)에 구비되는 도전 라인들과 전기적으로 연결된다. 이에 따라, 제1 및 제2 입출력 신호 생성부(212, 213) 각각은 제1 값 또는 제2 값을 갖는 입출력 신호를 생성할 수 있다. 일예로서, 제1 입출력 신호 생성부(212)가 제1 값을 갖는 제1 입출력 신호를 생성하는 경우, 제2 입출력 신호 생성부(213)는 제2 값을 갖는 제2 입출력 신호를 생성할 수 있다.
한편, 메인 PCB 영역(210)이 인쇄 회로 기판(200)으로부터 분리된 후에는, 제1 및 제2 입출력 신호 생성부(212, 213)에 구비되는 하나 이상의 도전 라인들은 제1 및 제2 입출력 제어 영역(231, 232)에 구비되는 도전 라인들과 전기적으로 분리될 수 있다. 이 경우, 메인 PCB 영역(210)이 인쇄 회로 기판(200)으로부터 분리되기 전과는 서로 다른 제1 및 제2 입출력 신호가 생성될 수 있다. 예컨대, 제1 입출력 신호 생성부(212)가 제2 값을 갖는 제1 입출력 신호를 생성하는 경우, 제2 입출력 신호 생성부(213)는 제1 값을 갖는 제2 입출력 신호를 생성할 수 있다.
하나 이상의 반도체 칩(Chip 1~Chip m)에 대한 프로그램 다운로드 동작은 다수의 동작 모드들을 포함할 수 있다. 예컨대, 전술한 실시예에서와 같이 프로그램 다운로드 동작은, 서로 다른 종류의 프로그램을 다운하기 위하여 다수의 동작 모드들이 정의될 수 있으며, 예컨대 제1 모드에서 부트 코드가 하나 이상의 반도체 칩(Chip 1~Chip m)에 다운로드될 수 있으며, 제2 모드에서 펌웨어 등의 메인 프로그램이 하나 이상의 반도체 칩(Chip 1~Chip m)에 다운로드될 수 있다. 상기 부트 코드나 펌웨어는 하나 이상의 반도체 칩(Chip 1~Chip m)의 서로 다른 영역에 저장될 수 있다. 제1 및 제2 입출력 신호가 제1 정보를 갖는 경우, 반도체 칩(Chip 1~Chip m)은 제1 및 제2 입출력 신호에 응답하여 제1 모드로 동작할 수 있으며, 제1 및 제2 입출력 신호가 제2 정보를 갖는 경우, 반도체 칩(Chip 1~Chip m)은 제1 및 제2 입출력 신호에 응답하여 제2 모드로 동작할 수 있다.
도 3은 도 1의 실시예에 따른 인쇄 회로 기판의 일 구현예를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판(300)은 반도체 패키지가 형성되는 하나 이상의 메인 PCB 영역들을 포함할 수 있으며, 예컨대 인쇄 회로 기판(300)은 제1 및 제2 메인 PCB 영역들(PCB1, PCB2)을 포함할 수 있다. 또한, 메인 PCB 영역들 이외의 영역으로서 인쇄 회로 기판(300)은 인라인(In-line) PCB 영역을 포함할 수 있으며, 인라인(In-line) PCB 영역은 외부 장치로부터 부트 코드나 펌웨어 등의 프로그램을 수신하기 위한 포트부(350)을 포함할 수 있다. 또한, 인라인(In-line) PCB 영역은 제1 및 제2 메인 PCB 영역들(PCB1, PCB2) 내부로 제공되는 입출력 신호의 상태를 제어하기 위한 하나 이상의 입출력 제어 영역을 포함할 수 있다. 일예로서, 제1 및 제2 입출력 제어 영역들(321, 322)이 인라인(In-line) PCB 영역에 형성될 수 있다.
도 3에 도시된 인쇄 회로 기판(100)의 구조 및 동작을 제1 메인 PCB 영역(310)을 중심으로 하여 설명하면 다음과 같다.
제1 메인 PCB 영역(310)에는 표면 실장 공정(SMT 공정)을 통해 하나 이상의 반도체 칩(311)이 장착될 수 있다. 제1 메인 PCB 영역(310)에 배치된 다수의 도전 라인들을 통해 반도체 칩(311)으로 프로그램이 제공될 수 있으며, 또한 하나 이상의 입출력 신호(예컨대, 제1 및 제2 입출력 신호 GPIO1,2)가 반도체 칩(311)으로 제공될 수 있다.
제1 메인 PCB 영역(310)은 제1 및 제2 입출력 신호를 반도체 칩(311)으로 전달하기 위한 다수의 도전 라인들을 포함할 수 있다. 일예로서, 제1 메인 PCB 영역(310)은 제1 입출력 신호(GPIO 1)의 전달에 관련된 제1 및 제2 도전 라인들(331, 332)과, 제2 입출력 신호(GPIO 2)의 전달에 관련된 제3 및 제4 도전 라인들(333, 334)을 포함할 수 있다.
제1 내지 제4 도전 라인들(331~334) 각각은 소정의 전압에 연결될 수 있다. 보다 구체적으로는, 상기 제1 내지 제4 도전 라인들(331~334) 각각은 특정 레벨의 전압에 물리적으로 연결될 수 있다. 그러나, 상기 제1 내지 제4 도전 라인들(331~334) 중 적어도 하나는, 제1 메인 PCB 영역(310)의 절단 공정 수행 여부에 따라 서로 다른 값의 전압에 전기적으로 연결될 수 있다.
일예로서, 제1 도전 라인 및 제4 도전 라인(331, 334)은 전원 전압(Vcc)에 물리적으로 연결될 수 있으며, 제2 도전 라인 및 제3 도전 라인(332, 333)은 접지 전압(GND)에 물리적으로 연결될 수 있다. 또한, 제1 내지 제4 도전 라인들(331~334) 중 적어도 일부는 저항에 연결될 수 있으며, 예컨대 제1 도전 라인(331)은 제1 저항(341)을 통해 물리적으로 전원 전압(Vcc)에 연결될 수 있으며, 또한 제3 도전 라인(333)은 제2 저항(342)을 통해 접지 전압(GND)에 물리적으로 연결될 수 있다. 도 3에 도시된 도전 라인들 및 저항들은 앞선 실시예에서 설명된 입출력 신호 생성부의 구성 요소들일 수 있다. 예컨대, 제1 도전 라인(331), 제2 도전 라인(332) 및 제1 저항(341)이 제1 입출력 신호 생성부를 구성할 수 있으며, 또한 제3 도전 라인(333), 제4 도전 라인(334) 및 제2 저항(342)이 제2 입출력 신호 생성부를 구성할 수 있다.
제1 및 제2 입출력 제어 영역들(321, 322) 각각은 도전 라인을 포함할 수 있다. 예컨대, 제1 입출력 제어 영역(321)에 구비되는 도전 라인의 제1 단은 제1 메인 PCB 영역(310) 내의 제1 도전 라인(331)에 연결될 수 있으며, 제1 입출력 제어 영역(321)에 구비되는 도전 라인의 제2 단은 제1 메인 PCB 영역(310) 내의 제2 도전 라인(332)에 연결될 수 있다. 또한, 이와 유사하게, 제2 입출력 제어 영역(322)에 구비되는 도전 라인은 제1 메인 PCB 영역(310) 내의 제3 도전 라인(333) 및 제4 도전 라인(334)에 연결될 수 있다. 즉, 반도체 칩(311)으로 입출력 신호를 전달하기 위한 라인은, 제1 메인 PCB 영역(310) 내의 도전 라인과 인라인(In-line) PCB 영역 내의 도전 라인을 경유하는 구조를 갖는다.
절단 공정이 수행되기 전, 제1 입출력 제어 영역(321)에 구비되는 도전 라인에 의하여 제1 도전 라인(331)과 제2 도전 라인(332)은 전기적으로 연결된다. 이에 따라, 제1 도전 라인(331)은 제2 도전 라인(332)에 물리적으로 연결된 접지 전압(GND)에 전기적으로 연결된다. 또한, 제2 입출력 제어 영역(322)에 구비되는 도전 라인에 의하여 제3 도전 라인(333)과 제4 도전 라인(334)은 전기적으로 연결된다. 이에 따라, 제3 도전 라인(333)은 제4 도전 라인(334)에 물리적으로 연결된 전원 전압(Vcc)에 전기적으로 연결된다. 제1 도전 라인(331)은 제1 저항(341)에 연결되므로, 제2 도전 라인(332)에 연결된 접지 전압(GND)에 대응하는 전압 값이 제1 입출력 신호(GPIO 1)로서 반도체 칩(311)으로 제공될 수 있다. 또한, 제3 도전 라인(333)은 제2 저항(342)에 연결되므로, 제4 도전 라인(334)에 연결된 전원 전압(Vcc)에 대응하는 전압 값이 제2 입출력 신호(GPIO 2)로서 반도체 칩(311)으로 제공될 수 있다. 이에 따라, 반도체 칩(311)의 동작 모드를 나타내는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)는 각각 “0” 및 “1”의 값을 갖는 제1 정보를 가지며, 반도체 칩(311)은 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)에 응답하여 제1 모드로서 동작할 수 있다.
반면에, 절단 공정이 수행된 후에는 제1 도전 라인(331)과 제2 도전 라인(332)은 전기적으로 분리된다. 또한 절단 공정이 수행된 후에는 제3 도전 라인(333)과 제4 도전 라인(334)은 전기적으로 분리된다. 이에 따라, 제1 도전 라인(331)만이 반도체 칩(311)에 연결되므로, 전원 전압(Vcc)에 대응하는 전압 값이 제1 입출력 신호(GPIO 1)로서 반도체 칩(311)으로 제공될 수 있다. 이와 유사하게, 제3 도전 라인(333)만이 반도체 칩(311)에 연결되므로, 접지 전압(GND)에 대응하는 전압 값이 제2 입출력 신호(GPIO 2)로서 반도체 칩(311)으로 제공될 수 있다. 이에 따라, 반도체 칩(311)의 동작 모드를 나타내는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)는 각각 “1” 및 “0”의 값을 갖는 제2 정보를 가지며, 반도체 칩(311)은 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)에 응답하여 제2 모드로서 동작할 수 있다.
도 3에는 제1 메인 PCB 영역(310)에 하나의 반도체 칩(311)이 장착된 것으로 도시되었으나, 두 개 이상의 반도체 칩이 제1 메인 PCB 영역(310)에 장착될 수 있다. 예컨대 콘트롤러나 NAND 및/또는 NOR 플래시 메모리 장치 등의 반도체 칩이 장착될 수 있으며, 콘트롤러나 NAND 및/또는 NOR 플래시 메모리 장치 등에 부트 코드나 펌웨어 등의 다양한 종류의 프로그램이 다운로드될 수 있다. 제1 메인 PCB 영역(310)에 대한 절단 공정이 수행되기 전, 제1 정보를 갖는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)에 따라 어느 하나의 종류의 프로그램(예컨대, 부트 코드)이 반도체 칩(311)에 저장될 수 있으며, 제1 메인 PCB 영역(310)의 절단 공정이 수행된 후, 제2 정보를 갖는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)에 따라 다른 종류의 프로그램(예컨대, 펌웨어 등의 메인 프로그램)이 반도체 칩(311)에 저장될 수 있다.
한편, 도 3에 도시된 바와 같이, 인쇄 회로 기판(100)에는 사전의 절단 공정을 통해 하나 이상의 절단 영역(360)이 형성될 수 있다. 도 4에 도시된 도 3의 입출력 제어 영역을 확대한 도면에 도시된 바와 같이, 제1 메인 PCB 영역(310)의 테두리의 일부에 대해 PCB 절단 라인(cutting line)이 정의될 수 있으며, 제1 메인 PCB 영역(310)을 인쇄 회로 기판(100)으로부터 분리하기 위하여 제1 메인 PCB 영역(310)의 테두리의 일부에 대해서만 절단 공정이 수행되어도 무방하다.
상기와 같은 실시예에 따라, 반도체 패키지 생산시 반도체 칩(311)에 프로그램을 다운로드하기 위한 생산 단계를 보다 단순화할 수 있으므로 생산성을 향상할 수 있으며, 또한 프로그램의 선택적 다운로드를 위한 PCB 인라인(Inline)의 구현을 간소화할 수 있으므로 구현 비용을 감소할 수 있다.
도 5는 도 3의 인쇄 회로 기판(300)으로부터 분리된 제1 메인 PCB 영역(310)을 나타내는 회로도이다. 도 5에 도시된 바와 같이, 제1 메인 PCB 영역(310)은 반도체 칩(311)을 포함하며, 분리된 제1 메인 PCB 영역(310) 상의 반도체 칩(311)으로 프로그램을 다운로드하는 동작이 수행될 수 있다. 제1 메인 PCB 영역(310)이 인쇄 회로 기판(300)으로부터 분리되기 전에는, 제1 정보를 갖는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)가 반도체 칩(311)으로 제공되어 제1 종류의 프로그램이 다운로드되는 반면에, 제1 메인 PCB 영역(310)이 인쇄 회로 기판(300)으로부터 분리된 후에는, 도 5에 도시된 바와 같이 제1 도전 라인(331)과 제2 도전 라인(332)은 전기적으로 분리되고, 또한 제3 도전 라인(333)과 제4 도전 라인(334)은 전기적으로 분리된다. 이에 따라, 제2 정보를 갖는 제1 및 제2 입출력 신호(GPIO 1, GPIO 2)가 반도체 칩(311)으로 제공되어 제2 종류의 프로그램이 반도체 칩(311)에 다운로드될 수 있다. 제2 종류의 프로그램은 외부 장치로부터 포트부(320)를 통해 반도체 칩(311)으로 제공될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다. 도 6에서는 인쇄 회로 기판의 메인 PCB 영역에 콘트롤러 칩이 장착되는 예가 도시된다. 또한, 설명의 편의상, 도 6에서는 메인 PCB 영역을 제외한 인라인(In-line) PCB 영역에 대해서는 프로그램 전달을 위한 포트부(430)와, 입출력 신호의 상태를 제어하기 위한 입출력 제어 영역들(421, 422) 만이 도시된다.
도 6에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판(400)은 반도체 패키지가 형성되는 메인 PCB 영역(410)을 포함할 수 있다. 메인 PCB 영역(410)에는 표면 실장 공정을 통해 하나 이상의 반도체 칩이 장착되며, 예컨대 메모리 장치 등을 제어하기 위한 콘트롤러 칩(411)이 메인 PCB 영역(410)에 장착될 수 있다. 또한, 콘트롤러 칩(411)은 그 내부에 각종 정보를 저장하기 위한 하나 이상의 저장부로서 마스터 롬(411a)을 포함할 수 있다. 마스터 롬(411a)에는 콘트롤러 칩(411)을 운용하기 위한 다양한 프로그램이 저장될 수 있으며, 예컨대 메모리 시스템의 부팅 동작을 관리하기 위한 부트 코드가 마스터 롬(411a)에 저장될 수 있다.
인라인(In-line) PCB 영역의 포트부(430)를 통해 프로그램이 수신되며, 인라인(In-line) PCB 영역 및 메인 PCB 영역(410)의 도전 라인들을 통해 프로그램이 콘트롤러 칩(411)에 다운로드된다. 이 경우, 메인 PCB 영역(410)에 대한 절단 공정이 수행되기 전이므로, 제1 도전 라인(431)과 제2 도전 라인(432)은 제1 입출력 제어 영역(421)을 통해 서로 전기적으로 연결되며, 이에 따라 접지 전압(GND)에 대응하는 전압 값이 제1 입출력 신호로서 콘트롤러 칩(411)으로 제공된다. 또한, 제3 도전 라인(433)과 제4 도전 라인(434)은 제2 입출력 제어 영역(422)을 통해 서로 전기적으로 연결되며, 이에 따라 전원 전압(Vcc)에 대응하는 전압 값이 제2 입출력 신호로서 콘트롤러 칩(411)으로 제공된다.
콘트롤러 칩(411)은 제1 정보(예컨대, “0, 1”의 조합)를 갖는 제1 및 제2 입출력 신호에 따라 제1 모드로 동작하며, 제1 종류의 프로그램이 포트부(430)를 통해 콘트롤러 칩(411)으로 제공된다. 콘트롤러 칩(411)은 제1 모드에 따라 제1 종류의 프로그램을 마스터 롬(411a)의 일 영역에 저장할 수 있다.
한편, 메인 PCB 영역(410)에 대한 절단 공정이 수행된 후에는, 제1 도전 라인(431)과 제2 도전 라인(432)은 전기적으로 분리되며, 또한 제3 도전 라인(433)과 제4 도전 라인(434)은 전기적으로 분리된다. 이에 따라, 콘트롤러 칩(411)으로는 제1 도전 라인(431)을 통하여 전원 전압(Vcc)에 대응하는 전압 값이 제1 입출력 신호로서 제공되며, 또한 제3 도전 라인(433)을 통하여 접지 전압(GND)에 대응하는 전압 값이 제2 입출력 신호로서 제공된다. 이에 따라, 콘트롤러 칩(411)은 제2 정보(예컨대, “1, 0”의 조합)를 갖는 제1 및 제2 입출력 신호에 따라 제2 모드로 동작하며, 제2 종류의 프로그램이 포트부(430)를 통해 콘트롤러 칩(411)으로 제공된다. 콘트롤러 칩(411)은 제2 모드에 따라 제2 종류의 프로그램을 마스터 롬(411a)의 다른 영역에 저장할 수 있다.
다른 실시예로서, 메인 PCB 영역(410)에 대한 절단 공정이 수행되기 전, 제1 정보(예컨대, “0, 1”의 조합)를 갖는 제1 및 제2 입출력 신호가 콘트롤러 칩(411)으로 제공됨에 따라, 콘트롤러 칩(411)은 프로그램 다운 모드로 동작함으로써 외부로부터의 프로그램을 그 내부의 마스터 롬(411a)에 저장할 수 있다. 또한, 메인 PCB 영역(410)에 대한 절단 공정이 수행된 후에는 제2 정보(예컨대, “1, 0”의 조합)를 갖는 제1 및 제2 입출력 신호가 콘트롤러 칩(411)으로 제공됨에 따라, 콘트롤러 칩(411)은 부팅 모드로서 동작함으로써 반도체 패키지의 노멀 동작이 수행되도록 제어할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다. 도 7에서는 인쇄 회로 기판의 메인 PCB 영역에 콘트롤러 및 하나 이상의 메모리가 장착되는 예가 도시된다. 상기 콘트롤러 및 하나 이상의 메모리는 동일한 칩으로 구현될 수 있으며, 또는 별도의 칩으로 구현되어도 무방하다. 또한, 설명의 편의상, 도 7에서는 메인 PCB 영역을 제외한 인라인(In-line) PCB 영역에 대해서는 프로그램 전달을 위한 포트부(540)와, 입출력 신호의 상태를 제어하기 위한 입출력 제어 영역들(521, 522) 만이 도시된다.
도 7에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판(500)은 반도체 패키지가 형성되는 메인 PCB 영역(510)을 포함할 수 있다. 또한, 메인 PCB 영역(510)은 콘트롤러(511)와 하나 이상의 메모리로서 NOR 플래시 메모리(512) 및 NAND 플래시 메모리(513)를 포함할 수 있다. 전술하였던 바와 같이, 콘트롤러(511), NOR 플래시 메모리(512) 및 NAND 플래시 메모리(513)는 동일 칩으로 구현되어도 무방하며, 각각 서로 다른 칩으로 구현되어도 무방하다. 또한, 메인 PCB 영역(510)은 입출력 신호를 생성 및 전달하기 위한 하나 이상의 도전 라인들을 포함할 수 있으며, 예컨대 제1 내지 제4 도전 라인들(531~534)이 메인 PCB 영역(510)에 형성될 수 있다.
입출력 제어 영역들(521, 522) 각각은 도전 라인을 포함할 수 있으며, 메인 PCB 영역(510)에 대한 절단 공정 전후에 따라 제1 내지 제4 도전 라인들(531~534)에 대한 전기적 연결 상태가 제어된다. 전술한 실시예에서와 유사하게, 메인 PCB 영역(410)에 대한 절단 공정이 수행되기 전에는 제1 정보(예컨대, “0, 1”의 조합)를 갖는 제1 및 제2 입출력 신호가 콘트롤러(511)로 제공됨에 따라, 콘트롤러(511)는 제1 모드로 동작한다. 제1 모드에서, 콘트롤러(511)는 제1 종류의 프로그램(예컨대, 부트 코드 등)을 수신하고 이를 어느 하나의 메모리에 저장한다. 예컨대, 제1 모드에서 제1 종류의 프로그램은 NOR 플래시 메모리(512)에 저장될 수 있다.
한편, 메인 PCB 영역(510)에 대한 절단 공정이 수행된 후에는 제2 정보(예컨대, “1, 0”의 조합)를 갖는 제1 및 제2 입출력 신호가 콘트롤러(511)로 제공됨에 따라, 콘트롤러(511)는 제2 모드로 동작한다. 제2 모드에서, 콘트롤러(511)는 제2 종류의 프로그램(예컨대, 펌웨어 등의 메인 프로그램 등)을 수신하고 이를 다른 하나의 메모리에 저장한다. 예컨대, 제2 모드에서 제2 종류의 프로그램은 NAND 플래시 메모리(513)에 저장될 수 있다.
다른 실시예로서, 다수의 종류의 프로그램이 제1 모드에서 콘트롤러(511)로 제공되고, 콘트롤러(511)는 일부의 종류의 프로그램을 NOR 플래시 메모리(512) 및 NAND 플래시 메모리(513) 중 어느 하나에 저장할 수 있다. 이후, 제1 모드에서 콘트롤러(511)는 다른 종류의 프로그램을 NOR 플래시 메모리(512) 및 NAND 플래시 메모리(513) 중 다른 하나에 저장하는 방식으로 프로그램이 다운로드되어도 무방하다.
반도체 패키지로서 메인 PCB 영역(410)에 콘트롤러(511)가 장착된 경우, 상기 콘트롤러(511)와 함께 하나 이상의 메모리가 메인 PCB 영역(510)에 함께 장착될 수 있다. 반도체 패키지를 구동함에 있어서, 전술한 실시예에서와 같이 콘트롤러(511) 내에 저장장치가 구비됨에 따라 상기 저장장치에 저장된 부트 코드를 이용하여 부팅 동작이 수행될 수 있다. 본 실시예에서와 같이 하나 이상의 종류의 프로그램이 NOR 플래시 메모리(512) 및/또는 NAND 플래시 메모리(513)에 저장될 수 있으며, 어느 하나의 메모리(예컨대, NOR 플래시 메모리(512))에 저장된 부트 코드를 이용하여 부팅 동작이 수행될 수 있다. 또는 다른 실시예로서, 콘트롤러(511) 내의 저장장치에 부트 코드가 저장되고, 반도체 패키지를 구동함에 있어서 콘트롤러(511) 내의 저장장치에 저장된 부트 코드가 어느 하나의 메모리(예컨대, NOR 플래시 메모리(512))에 다운로드될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 인쇄 회로 기판 및 반도체 패키지를 나타내는 블록도이다. 도 8에서는 인쇄 회로 기판의 메인 PCB 영역에 콘트롤러 및 하나 이상의 메모리가 장착되는 예가 도시된다. 전술한 바와 같이, 상기 콘트롤러 및 메모리는 동일한 칩으로 구현될 수 있으며, 또는 별도의 칩으로 구현되어도 무방하다.
도 8의 실시예에서는, 기판 본체로서 인쇄 회로 기판(600)에 장착된 메모리(612)로 직접 프로그램이 다운로드되는 예가 도시된다. 예컨대, 인쇄 회로 기판(600)은 메인 PCB 영역(610)을 포함할 수 있으며, 메인 PCB 영역(610)은 콘트롤러(611)와 하나 이상의 메모리(612)를 포함할 수 있다. 또한, 메인 PCB 영역(610)은 입출력 신호를 생성 및 전달하기 위한 하나 이상의 도전 라인들을 포함할 수 있으며, 예컨대 제1 내지 제4 도전 라인들(631~634)을 포함할 수 있다. 또한, 인라인(In-line) PCB 영역은 프로그램을 수신하기 위한 하나 이상의 포트부로서 제1 포트부(641) 및 제2 포트부(642)를 포함할 수 있다. 또한, 인라인(In-line) PCB 영역은 제1 및 제2 입출력 신호의 상태를 제어하기 위하여 제1 및 제2 입출력 제어 영역(621, 622)을 포함할 수 있다.
제1 포트부(641) 및 제2 포트부(642) 각각을 통하여 하나 이상의 종류의 프로그램이 전달될 수 있다. 일 실시예로서, 제1 포트부(641)는 콘트롤러(611)에 전기적으로 연결됨에 따라, 제1 포트부(641)를 통한 제1 프로그램은 콘트롤러(611)로 제공될 수 있다. 제1 프로그램은 콘트롤러(611)에 저장되거나, 또는 메모리(612)의 일 영역에 저장될 수 있다. 이와 유사하게, 제2 포트부(642)는 메모리(612)에 전기적으로 연결됨에 따라, 제2 포트부(642)를 통한 제2 프로그램은 메모리(612)에 저장될 수 있다. 메인 PCB 영역(610)이 인쇄 회로 기판(600)으로부터 분리되기 전에는, 다양한 종류의 프로그램이 콘트롤러(611) 및 메모리(612)에 다운로드되는 다운로드 모드로서 동작할 수 있다. 예컨대, 제1 포트부(641)를 통해 부트 코드가 수신될 수 있으며, 상기 부트 코드는 콘트롤러(611)에 저장될 수 있다. 또한, 제2 포트부(642)를 통해 펌웨어 등의 메인 프로그램이 수신될 수 있으며, 상기 메인 프로그램은 메모리(612)에 저장될 수 있다.
메인 PCB 영역(610)이 인쇄 회로 기판(600)으로부터 분리되기 전, 제1 및 제2 입출력 제어 영역(621, 622)에 의하여 제1 정보(예컨대, “0, 1”의 조합)를 갖는 제1 및 제2 입출력 신호가 메모리(612)로 제공될 수 있다. 제1 모드에서, 메모리(612)는 외부로부터 제공되는 프로그램을 수신하고 저장하는 동작을 수행할 수 있다.
메인 PCB 영역(610)이 인쇄 회로 기판(600)으로부터 분리된 후에는, 제1 도전 라인(631) 및 제3 도전 라인(633)에 의하여, 제2 정보(예컨대, “1, 0”의 조합)를 갖는 제1 및 제2 입출력 신호가 메모리(612)로 제공될 수 있다. 제2 모드에서, 메모리(612)는 정상 동작을 위한 모드로서 동작할 수 있으며, 이에 따라 메모리(612)에 저장된 정보들이 독출되거나 메모리(612)에 정보가 저장될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 플로우차트이다.
도 9에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판에 각종 도전 라인들이 형성된다. 기판 본체로서 인쇄 회로 기판은 메인 PCB 영역과 인라인(In-line) PCB 영역을 포함할 수 있다. 메인 PCB 영역에는 하나 이상의 입출력 신호를 생성 및 전달하기 위한 다수의 도전 라인들이 형성될 수 있다(S11). 예컨대, 제1 및 제2 입출력 신호가 생성되는 경우, 전술한 실시예에서와 같이 제1 입출력 신호의 전달에 관련된 제1 및 제2 도전 라인이 형성될 수 있으며, 또한 제2 입출력 신호의 전달에 관련된 제3 및 제4 도전 라인이 형성될 수 있다.
한편, 인라인(In-line) PCB 영역에는 하나 이상의 입출력 제어 영역이 형성될 수 있다(S12). 상기 하나 이상의 입출력 제어 영역은 하나 이상의 도전 라인을 포함할 수 있다. 제1 및 제2 입출력 신호가 생성되는 경우, 인라인(In-line) PCB 영역에는 제1 및 제2 입출력 제어 영역이 형성될 수 있다. 메인 PCB 영역에 대한 절단 공정이 수행되기 전후로, 입출력 제어 영역에 의하여 메인 PCB 영역 내의 제1 내지 제4 도전 라인들의 연결 상태가 제어될 수 있다.
본 발명의 실시예와 관련하여, 하나의 입출력 신호에 관련된 제1 및 제2 도전 라인들을 참조로 설명하면, 메인 PCB 영역에 대한 절단 공정이 수행되기 전에는 입출력 제어 영역을 통해 제1 및 제2 도전 라인들이 전기적으로 연결된다(S13). 이에 따라, 제1 값을 갖는 입출력 신호(예컨대, GPIO 신호)가 메인 PCB 영역 내의 반도체 칩으로 제공되고, 반도체 칩은 입출력 신호에 응답하여 제1 모드로서 동작한다.
이후, 메인 PCB 영역에 대한 절단 공정이 수행됨에 따라 메인 PCB 영역이 분리되며(S14), 이에 따라 제1 및 제2 도전 라인들이 전기적으로 분리된다(S15). 메인 PCB 영역이 분리됨에 따라, 제2 값을 갖는 입출력 신호가 메인 PCB 영역 내의 반도체 칩으로 제공되고, 반도체 칩은 입출력 신호에 응답하여 제2 모드로서 동작한다.
상기 입출력 신호에 따라, 다수 종류의 프로그램들에 대한 선택적 다운로드 동작이 수행될 수 있다. 예컨대, 입출력 신호의 상태에 따라 다운로드될 프로그램의 종류의 선택이 가능하며, 제1 모드에서 제1 종류의 프로그램(예컨대, 부트 코드)이 다운로드되거나 제2 모드에서 제2 종류의 프로그램(예컨대, 펌웨어 등의 메인 프로그램)이 다운로드될 수 있다. 또한, 입출력 신호의 상태에 따라 상기 프로그램이 다운로드될 장치의 선택이 가능하다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 나타내는 플로우차트이다.
도 10에 도시된 바와 같이, 기판 본체로서 인쇄 회로 기판 상의 메인 PCB 영역에 제1 프로그램이 제공된다(S21). 또한 전술한 실시예에서와 같이, 메인 PCB 영역이 기판 본체로부터 분리되기 전이므로, 제1 상태를 갖는 입출력 신호(예컨대, GPIO 신호)가 메인 PCB 영역 내의 반도체 칩(제1 칩)으로 제공될 수 있으며(S22), 이에 따라 메인 PCB 의 반도체 칩은 제1 모드에 따라 제1 프로그램을 다운로드할 수 있다(S23).
한편, 메인 PCB 영역에 대한 절단 공정이 수행됨에 따라(S24), 메인 PCB 영역 내부에 형성되는 입출력 신호 생성 및 전달에 관련된 다수의 도전 라인들의 연결 상태가 변동된다. 반도체 패키지로서, 절단된 메인 PCB에 제2 프로그램이 제공됨과 함께(S25), 제2 상태를 갖는 입출력 신호가 메인 PCB 의 반도체 칩으로 제공될 수 있다(S26). 이에 따라, 메인 PCB 의 반도체 칩은 제2 모드에 따라 제2 프로그램을 다운로드할 수 있다(S27).
도 11은 본 발명의 실시예에 따른 반도체 패키지가 적용되는 제품으로서 SSD(Solid State Drive)를 나타내는 블록도이다.
도 11에 도시된 바와 같이 반도체 패키지로 제조될 수 있는 SSD(700)는 다수의 메모리 칩들(710), SSD 콘트롤러(720) 및 파워 공급부(730)를 포함할 수 있다. 다수의 메모리 칩들(710)은 불휘발성 메모리 칩들을 포함할 수 있으며, 예컨대 전술한 바와 같이 NAND 및/또는 NOR 플래시 메모리를 포함할 수 있다. 또한, 본 발명의 실시예에 따라, SSD(700)는 입출력 신호를 생성하는 입출력 신호 생성부(740)를 더 포함할 수 있다. SSD(700)가 기판 본체로부터 분리되기 전에는 제1 상태의 입출력 신호가 SSD 콘트롤러(720)로 제공될 수 있으며, SSD(700)가 기판 본체로부터 분리된 후에는 제2 상태의 입출력 신호가 SSD 콘트롤러(720)로 제공될 수 있다.
SSD 콘트롤러(720)는 제1 포트(PT1)를 통해 호스트로부터 수신되는 신호(SIG)에 응답하여 플래시 메모리 칩들(710)을 제어한다. SSD 콘트롤러(720)는 다수의 채널(CH1~CHM)을 통해 플래시 메모리 칩들(710)과 연결될 수 있다. SSD(700)는 보조 전원 장치(730)를 더 구비하여 제2 포트(PT2)를 통해 호스트로부터 전원(PWR)을 입력 받을 수 있다. 다만, 이에 한정되는 것은 아니고, SSD(700)는 호스트 이외의 외부 장치로부터 전원을 공급받을 수 있다. SSD(700)는 제1 포트(PT1)를 통해 호스트의 요청을 처리한 결과(SIG)를 출력할 수 있다.
또한, 부트 코드나 펌웨어 등의 프로그램 다운 모드가 수행되는 경우, SSD 콘트롤러(720)는 입출력 신호 생성부(740)로부터의 입출력 신호에 따라 그 동작 모드를 설정할 수 있다. 예컨대, SSD 콘트롤러(720)는 제1 모드에서 부트 코드를 SSD 콘트롤러(720)는 내부에 저장하거나, 또는 다수의 메모리 칩들(710) 중 일 영역에 저장할 수 있다. 또한, SSD 콘트롤러(720)는 제2 모드에서 펌웨어 등의 메인 프로그램을 다수의 메모리 칩들(710) 중 다른 영역에 저장할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 패키지가 적용되는 제품으로서 메모리 카드를 나타내는 블록도이다. 메모리 카드(800)는 모바일 장치나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다.
도 12에 도시된 바와 같이, 상기 메모리 카드(800)는 메인 PCB 영역과 포트 영역(830)을 포함할 수 있다. 또한, 메인 PCB 영역은 메모리 콘트롤러(810), 불휘발성 메모리 장치(820) 및 입출력 신호 생성부(840)를 포함할 수 있다.
메모리 카드(800)는 포트 영역(830)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 콘트롤러(810)는 불휘발성 메모리 장치(820)를 제어할 수 있다. 메모리 콘트롤러(810)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 제어 기능을 수행할 수 있다.
또한, 전술한 실시예에서와 같이, 메인 PCB 영역에 구비되는 입출력 신호 생성부(840)로부터 입출력 신호가 생성되어 메모리 콘트롤러(810)로 제공될 수 있다. 메인 PCB의 제조 과정에서, 메인 PCB가 기판 본체로부터 분리되기 전과 분리된 후에는 서로 다른 상태의 입출력 신호가 생성될 수 있다. 상기 입출력 신호의 상태에 따라 서로 다른 종류의 프로그램이 저장될 수 있으며, 전술한 실시예에서와 같이 부트 코드는 메모리 콘트롤러(810)에 제공되거나, 또는 메모리 콘트롤러(810)의 제어하에서 불휘발성 메모리 장치(820)의 일 영역에 저장될 수 있다. 또한, 펌웨어 등의 메인 프로그램은 불휘발성 메모리 장치(820)의 다른 영역에 저장될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 인쇄 회로 기판에 있어서,
    반도체 칩으로 입출력 신호를 전달하기 위한 하나 이상의 도전 라인들을 포함하는 메인 PCB 영역; 및
    도전 라인이 배치된 입출력 제어 영역을 포함하는 인라인(In-line) PCB 영역을 구비하고,
    상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 연결됨에 따라 제1 상태의 입출력 신호가 상기 반도체 칩으로 제공되고, 상기 메인 PCB 영역이 절단 공정을 통해 상기 인쇄 회로 기판으로부터 분리됨으로써 상기 메인 PCB 영역 내의 도전 라인들과 상기 입출력 제어 영역의 도전 라인이 전기적으로 분리됨에 따라 제2 상태의 입출력 신호가 상기 반도체 칩으로 제공되며,
    상기 메인 PCB 영역의 상기 도전 라인들은, 상기 입출력 제어 영역의 도전 라인의 제1 단과 상기 반도체 칩 사이에 연결되는 제1 도전 라인과, 상기 입출력 제어 영역의 도전 라인의 제2 단에 연결되는 제2 도전 라인을 포함하며,
    상기 제1 도전 라인에는 전원전압 및 접지전압 중 어느 하나의 전압이 연결되며, 상기 제2 도전 라인에는 전원전압 및 접지전압 중 다른 하나의 전압이 연결되는 것을 특징으로 하는 인쇄 회로 기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 메인 PCB 영역은, 상기 제1 도전 라인 및 제2 도전 라인 중 어느 하나에 연결되는 저항을 더 구비하는 것을 특징으로 하는 인쇄 회로 기판.
  5. 제1항에 있어서,
    상기 메인 PCB 영역이 상기 인쇄 회로 기판으로부터 분리되기 전에 상기 제1 상태의 입출력 신호가 상기 반도체 칩으로 제공되고, 상기 메인 PCB 영역이 상기 인쇄 회로 기판으로부터 분리된 후 상기 제2 상태의 입출력 신호가 상기 반도체 칩으로 제공되는 것을 특징으로 하는 인쇄 회로 기판.
  6. 제1항에 있어서,
    상기 제1 상태의 입출력 신호에 따라 제1 종류의 프로그램이 상기 반도체 칩으로 제공되며, 상기 제2 상태의 입출력 신호에 따라 제2 종류의 프로그램이 상기 반도체 칩으로 제공되는 것을 특징으로 하는 인쇄 회로 기판.
  7. 반도체 패키지에 있어서,
    메인 인쇄 회로 기판;
    상기 메인 인쇄 회로 기판에 장착된 하나 이상의 반도체 칩; 및
    상기 반도체 칩으로 제1 입출력 신호를 전달하며, 상기 메인 인쇄 회로 기판에 형성되는 제1 입출력 신호 생성부를 구비하며,
    상기 제1 입출력 신호 생성부는, 상기 제1 입출력 신호를 전달하기 위한 제1 도전 라인 및 제2 도전 라인을 포함하고, 상기 메인 인쇄 회로 기판 내에서 상기 제1 도전 라인 및 제2 도전 라인은 전기적으로 분리되고,
    상기 반도체 패키지는, 상기 반도체 칩으로 제2 입출력 신호를 전달하며, 상기 메인 인쇄 회로 기판에 형성되는 제2 입출력 신호 생성부를 더 구비하며,
    상기 제2 입출력 신호 생성부는, 상기 제2 입출력 신호를 전달하기 위한 제3 도전 라인 및 제4 도전 라인을 포함하고, 상기 메인 인쇄 회로 기판 내에서 상기 제3 도전 라인 및 제4 도전 라인은 전기적으로 분리되며,
    상기 제1 도전 라인은 전원 전압에 연결되고, 상기 제3 도전 라인은 접지 전압에 연결됨에 따라, 제1 정보를 갖는 제1 및 제2 입출력 신호가 상기 반도체 칩으로 전달되는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 제2 도전 라인은 접지 전압에 연결되고, 상기 제4 도전 라인은 전원 전압에 연결되며,
    테스트 모드시, 상기 제1 및 제2 도전 라인이 전기적으로 연결되고, 상기 제3 및 제4 도전 라인이 전기적으로 연결됨에 따라, 제2 정보를 갖는 제1 및 제2 입출력 신호가 상기 반도체 칩으로 전달되는 것을 특징으로 하는 반도체 패키지.
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