JP5201776B2 - 垂直型カラーフィルタ検出器群及びアレイ - Google Patents
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Description
【発明の属する技術分野】
本発明は、アクティブ画素センサに関するものである。本発明は特に、光を鉛直に彩色的にフィルタリングし、同じ位置で多数の波長域を感知するように半導体材料を使用するフルカラー検出器群とアレイとに関するものである。
【0002】
【従来の技術及び発明が解決しようとする課題】
MOSアクティブ画素センサは従来公知である。多重波長アクティブ画素センサも従来公知である。多重波長アクティブ画素センサの一のタイプは、半導体表面における若しくは表面近傍のパターンにおいて水平に設置された赤色、緑色、青色用のセンサを備える。色重なり(カラーオーバーレイ)フィルターを用いて、赤色、緑色及び青色用のセンサの間で色選択性を生じる。このようなセンサは、これらのセンサが面において傾いているので、一画素に対して比較的大きな面積を占めるという血痰がある。
【0003】
他のタイプの多重波長垂直画素センサは、垂直配向の配置において一以上のセンサを用いる。可視及び赤外の放射線を検知する初期の多重波長垂直画素センサは、カー(Carr)の米国特許第4,238,760号明細書に開示されており、それにおいては、表面のn型エピタキシャル領域の第1のダイオードは可視光に対するものであり、その下のn型基板の第2の埋め込まれた領域は赤外光に対するものである。埋込フォトダイオードに対する接触(コンタクト)は、バイポーラIC製造に共通でかつRCS縮小に対する被膜下の拡散(diffusion-under-film)のコレクター接触拡散と同様の深い(ディープ)拡散プロセスを用いて行われる。開示された装置は、4ミル角のサイズを有する。赤外ダイオードの埋込p型領域に接触させるためにV溝MOSトランジスタを利用する実施形態のものもある。
【0004】
カー特許で開示された装置は複数の欠点を有し、最も顕著なものは、面積が大きいことであり、そのため、現在のイメージングシステムのイメージセンサの密度要件としては不適当である。埋込型赤外線感知ダイオードにコンタクトを形成するのに用いられる技術は、現在のイメージング技術を3色センサーに適用あるいは延長することは適切ではない。
【0005】
3色可視光用の従来の垂直型画素センサ群の中の特別な例がメリル(Merrill)の米国特許第5,965,875号明細書に開示されており、それは、青色、緑色、赤色敏感PN接合が半導体基板の表面の下方に異なる深さで配置されている三重井戸CMOS製法を用いた構成である。
【0006】
従来の3色センサ群は密なイメージングアレイの製造を可能にする。というのは、3色がイメージ面のほぼ同じ領域に亘って感知されるからである。しかしながら、この構成は複数の欠点を有する。第1に、この画素センサ群は、逆極性の中央緑色感知PN接合を用い、変形回路若しくは電圧範囲を必要とし、緑色チャネルを感知し読み出すために通常のNMOSトランジスタに加えてPMOSトランジスタを含むことにもなる。この条件は、センサ領域を増大し、アレイ型の基板回路を複雑にするため不都合である。
【0007】
さらに、メリル特許の技術を用いて製造されたイメージングアレイは、センサ群画素領域内の環状n型井戸分離リングの使用が必要となる。このような分離リングはアレイにおいて大きな画素領域を使用することになる。
【0008】
さらに、3個のフォトダイオードの接合深さは、青色、緑色及び赤色フォトンの吸収深さに最適に合致するわけでないので、そのため、フィルター交差点の不適切と緑色フィルタの選択性の悪さを招く。
【0009】
さらにまた、3色フォトダイオードは互いに接触する。その結果、イメージの遅れの可能性生じたり、制御回路の追加が必要になったりする。
【0010】
【課題を解決するための手段】
本発明による垂直型カラーフィルター群は半導体基板上に形成されテイルと共に、第1の極性の光生成キャリヤ好適には負の電子を収集するために、ドーピング及び/又はバイアシングによって形成され、かつ、逆の極性の光生成キャリヤ好適には正の正孔を収集し伝導させるために形成された他の挿入(介在)基準(参照)層により分離された複数の検出層を備える。検出層は、半導体基板の異なる深さとドーピングレベルとバイアシング条件とに基づく異なるスペクトル感度を有する。検出層はそれぞれ、アクティブ画素センサ読出回路に接続されている。このような検出器群の一実施例では、各センサ群は、半導体表面には青色光検出器(フォトディテクタ)n型層を、半導体のそれにより深くには緑色光検出器n型層を、半導体の最も深くには赤色検出器n型層を備える。半導体表面の青色光検出器n型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。3セットのアクティブ画素センサ回路は、3個のアクティブ画素センサが垂直型カラーフィルタ検出器群の3個の同一場所に配置された光検出器群を用いて形成されるように、3個の検出器層に結合される。
【0011】
一の実施例では、垂直型カラーフィルタ検出器群は半導体基板上に形成されていると共に、p型ドーピング領域とn型ドーピング領域とが交互の少なくとも6層を備えている。層のうちの一つは基板そのものであってもよい。層間のPN接合は、半導体において光の波長に対する吸収深さに依存するスペクトル感度を有する光ダイオードとして作用する。交互の層、好適にはn型(p型でもよいが)は光生成キャリヤを収集する検出器層である一方、挿入層、好適には好適にはp型(n型でもよいが)は基準層であり、グランド(接地)として基準(参照)電位に共通に接続される。検出器層がn型層である実施形態では、各検出器群は、半導体表面には青色光検出器n型層を、半導体のそれにより深くには緑色光検出器n型層を、半導体の最も深くには赤色検出器n型層を備える。半導体表面の青色光検出器n型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。3セットのアクティブ画素センサ回路は、3個のアクティブ画素センサが垂直型カラーフィルタ検出器群の3個の同一場所に配置された光検出器群を用いて形成されるように、3個の検出器層に結合される。この開示から、当業者であれば、他の層(すなわち、固有層)が少なくとも6つの層の間に配置された構造に想到するだろう。
【0012】
本発明の他の態様では、本発明の垂直型カラーフィルタ画素センサを製造する方法が開示される。
【0013】
【発明の実施の形態】
当業者であれば、本発明の以下の詳細な説明が単に例示に過ぎず、限定的なkものでないことを理解するだろう。当業者は、この開示によって容易に本発明の他の実施形態に想到するだろう。
【0014】
本発明の垂直型カラーフィルタ検出器群は、エピタキシャル堆積法を含む追加的なフロントエンド(前端)プロセス段階を犠牲にして従来技術の問題を解決する。ここに記載するフォトダイオードは、2000年0.18μmプロセスを用いて50%使用を有する7μm×7μm画素を可能にする。
【0015】
図1に示した断面図は、メリルの米国特許第5,965,875号明細書に開示されたタイプの従来技術の垂直型カラーフィルタ群10を示す。図1は、青色、緑色及び赤色センサが、上にイメージャーが形成された半導体基板12の表面の下方に異なる深さで配置された、3重井戸(triple-well)法で形成された垂直型カラーフィルタ検出器群構造を示している。図1の例から明らかなように、赤色フォトダイオードはp型基板とn型井戸14との間に接合を備え、緑色フォトダイオードはn型井戸14とp型井戸16との間に接合(ジャンクション)を備え、赤色フォトダイオードはp型井戸16と低(軽)ドープドレインインプラント18との間に接合を備える。光電流は、図において電流計20,22及び24でそれぞれ示した赤色、緑色及び青色フォトダイオードで感知される。
【0016】
当業者に理解されるように、図1の垂直型カラーフィルタ画素センサのフォトダイオードは互いに直列に接続され、逆の極性を有する。フォトダイオード構造は、使用されるトランジスタ回路を複雑にする。
【0017】
図2Aに示したように、本発明の一の実施形態の垂直型カラーフィルタ検出器群30は、p型半導体基板32上に形成され断面図で図示した6層構造である。このタイプの垂直型カラーフィルタ検出器群は、基板ポテンシャルに全てが接続されたp型領域によって垂直に分離された3個のn型フォトダイオードを有する。本発明の垂直型カラーフィルタ検出器群は多くの異なる製法で形成でき、図2Aは単に一般的に示したものである。
【0018】
図2Aで示した垂直型カラーフィルタ検出器群は、青色、緑色及び赤色フォトダイオードセンサが半導体構造の表面の下方の異なる深さに配備された6層構造を備える。図1の垂直型カラーフィルタ画素センサと異なるのは、余分の層の付加によって、青色、緑色及び赤色の光電流信号が全て3個の分離されたフォトダイオードセンサのn型カソードからとられるところである。これは図2Aで示したのと同じ垂直型カラーフィルタ検出器群を示した図2Bで図示しているように、フォトダイオードが半導体ダイオードの記号で示している。
【0019】
図2Aの構造をさらに詳細に見ていくと、n型領域34はp型領域32の上方に配置する。ここで、領域32は半導体基板であってもよいし、半導体構造の中の他のp型領域であってもよい。赤色フォトダイオードはアノードとしてp型領域32及び36を有し、カソードとしてn型領域34を有する。赤色フォトダイオードの出力はn型領域34からのコンタクトである。p型領域32はグランドのような固定電位に結合されている。
【0020】
p型領域36はn型領域34の上方に配備し、n型領域38はp型領域36の上方に配備する。緑色フォトダイオードは、アノードとしてp型領域36及び40を有し、カソードとしてn型領域38を有する。緑色フォトダイオードの出力はn型領域38からのコンタクトである。p型領域36は基板32のような同じ固定電位に結合され、当業者には明らかなように、赤色センサ用のもう一つのアノードである。
【0021】
p型領域40はn型領域38の上方に配備し、n型領域42はp型領域40の上方に配備する。青色フォトダイオードは、アノードとしてp型領域40を有し、カソードとしてn型領域42を有する。青色フォトダイオードの出力はn型領域42からのコンタクトである。p型領域40は基板32のような同じ固定電位に結合され、当業者には明らかなように、緑色センサ用のもう一つのアノードである。
【0022】
当業者は、(図2Bでそれぞれ符号44,46及び48で示した)赤色、緑色及び青色フォトダイオードが逆バイアスで作動するのを見るだろう。図2Bで示されているように、これらのフォトダイオードのそれぞれがグランドに結合されたp型領域を有する。このような当業者は、赤色、緑色及び青色フォトダイオードのそれぞれの間に逆のダイオード50及び52が直列に形成され、逆のバイアスで作動するフォトダイオードとして働くのを見るだろう。ダイオード50は、アノードとしてp型領域36を有し、カソードとしてn型領域34を有する。ダイオード52は、アノードとしてp型領域40を有し、カソードとしてn型領域38を有する。この構造及びそれによる交互の極性ダイオードのために、赤色、緑色及び青色フォトダイオードの出力は極性が同じであり、図1で示したような従来技術の垂直型カラーフィルタ画素センサの欠点をいずれも有さない垂直型カラーフィルタ検出器群と同一のトランジスタ回路を容易に駆動することができる。
【0023】
図2A及び図2Bのいずれも、本発明の垂直型カラーフィルタ画素の非蓄積型である。すなわち、赤色、緑色及び青色フォトダイオードはそれぞれトランジスタ回路に接続される。各回路は、RESET信号線から駆動されかつフォトダイオードカソードの間に結合されたリセットトランジスタ54と、フォトダイオードカソードに結合されたソースホロア増幅トランジスタ56と、ROW−SELECT信号線から駆動されかつソースホロア増幅トランジスタと列線との間に結合された列セレクト(選択)トランジスタ58とを有する。接尾辞“r”“g”及び“b”を用いて、図2A及び図2Bの各トランジスタに関連する色を示す。従来公知のように、RESET信号をアクティブ(活性)にして画素をリセットし、照射(露出)中は非アクティブにする。その後、列選択線が活性化されて画素データが読み出される。
【0024】
図2Cは、赤色、緑色及び青色フォトダイオードのそれぞれが接続された本発明の垂直型カラーフィルタ画素の蓄積型で使用されるトランジスタ回路を示す。当業者には明らかなように、図2Cのトランジスタ回路は、図2A及び図2Bの回路になかった新たなトランスファートランジスタ59を含む。トランスファートランジスタ59のゲートは、RESET線がアクティブで照射時間の最後に非アクティブになる時間の少なくとも一部に活性のまま保持されるXFRに結合される。その後、列選択線がアクティブとなり、画素データが読み出される。図2Cの回路の一の利点は、トランスファートランジスタの使用によって機械的なシャッタが不要になったことである。
【0025】
図2Cの配線図における他の差異は、増幅器トランジスタ56b、56g及び56rのドレインがあ、Vccの代わりにVSFD線に接続されたソースホロアトランジスタであることである。電圧ポテンシャルVDFDは、(技術に依存して例えば、約1〜3ボルトである)供給電圧V+で固定され、あるいはパルス化されてもよい。
【0026】
ソースホロアトランジスタ56b、56g及び56rの入力−出力電圧ゲインを増大するために、そのドレイン端子をパルス化することが可能となる。ソースホロアトランジスタ56b、56g及び56rのドレインのVSFD信号をパルス化すると(がパルス送信されると)、それが高いときにだけ電流が流れる。照射中の電力を節約するために、低デューティサイクル(使用率)でソースホロアトランジスタ56b、56g及び56rのドレインのドレインをパルス駆動することは好都合である。ソースホロアトランジスタ56b、56g及び56rのドレインのドレインのパルス駆動は、ドレインが低い間はフォトダイオード電圧を低く保ち、電圧依存の漏れをそのノードで有益に低減することを可能にする。
【0027】
本発明の垂直型カラーフィルタ検出器群の使用によって得られる利点が複数ある。第1に、NMOSトランジスタだけが、緑色チャネル用の逆極性トランジスタを使用する構造と匹敵する、感知(センシング)回路で使用され、所定の画素配置のための制御ワイヤの一の半分を有し、n型井戸(ウェル)が従来技術のようにPMOS装置用に必要とはされないのではるかに小さなスペースしか占有しない。本発明の垂直型カラーフィルタ検出器群のために要する最も単純な画素支持体は、センサ全体に延在するアレイワイヤを全部で6個しか必要としない。
【0028】
本発明の3色垂直型カラーフィルタ検出器群の実施形態の開示から、当業者であれば、付加的な色及び/又は他の色が、付加層を追加すること及び/又は接合深さを変えることによって本発明従って感知されることが認識するだろう。
【0029】
さらに、しばしば画素センサと共に用いられるバリアゲートに関係したイメージ遅れはない。構造に在る交互極性ダイオードによるセンサ間の分離のために、赤色、緑色及び青色フォトダイオードの間に相互作用はない。
【0030】
デジタル及びアナログレベルシフターに関連した位相遅れのような、相補的なアレイ支持回路に関連する問題は、本発明の画素センサには存在しない。次いで、本発明の画素センサの接合深さは、表1に示したように、赤色、緑色及び青色波長の吸収に対して任意の接合深さにより密接に一致する。
【表1】
【0031】
この開示から、当業者であれば、半導体構造において本発明の垂直型カラーフィルタ検出器群を実現するために多くの方法があることは認識するだろう。本発明の一の実施形態では、p型及びn型領域の交互の6層構造は、半導体基板を底部層として用い、基板に交互の導電性型の5個の同心の井戸を形成して作製することができる。
【0032】
図3で示した本発明の他の実施形態では、p型及びn型領域の交互の6層構造は、第1の導電型の半導体基板60を底部層として用いて作成することができ、これにおいては、第1の導電型のブランケット拡散バリアインプラント62と第2の他方の導電型の単一井戸64とが配備されている。拡散バリア62は、基板に発生したキャリヤが上方の緑色フォトダイオードへ移動するのを防止し、赤色フォトダイオードの間を分離するものである。井戸64は赤色フォトダイオード用の検出器として作用する。本発明のこの実施形態では、第1の導電型のブランケット拡散バリアインプラント68を有する第1の導電型を有する第1のエピタキシャル層66は半導体基板60及び基板井戸64の表面全体にわたって配置し、第2の導電型の井戸70は第1のエピタキシャル層66に配置する。拡散バリアインプラント68は、第1のエピタキシャル層66に発生したキャリヤが上方の青色フォトダイオードへ移動するのを防止し、緑色フォトダイオードの間を分離するものである。井戸68は緑色フォトダイオード用の検出器として作用する。第1の導電型の第2のエピタキシャル層72は、第1のエピタキシャル層66及びその井戸70のの表面全体にわたって配置し、(低ドープドレインインプラントであってもよい)第2の導電型のドーピング領域74が第2のエピタキシャル層72に形成される。ドーピング領域74は青色検出器を形成する。
【0033】
埋込緑色検出器70及び埋込赤色検出器64の間に深い(ディープ)接触プラグを介して接触(コンタクト)させる。埋込緑色検出器70に対する接触プラグは第2のエピタキシャル層72を通して形成され、埋込赤色検出器64に対する接触は以下でさらに記載するように第2のエピタキシャル層72及び第1のエピタキシャル層66を通して形成される。
【0034】
図3のハッチ部は、構造のp型及びn型領域を形成するために使用されるインプラントのおおよその位置を示すものである。破線76は、青色検出器74に対して全P型ドーピング及び全N型ドーピングの間のおおよその境界を示すものである。同様に、破線78は、緑色検出器70に対して全P型ドーピング及び全N型ドーピングの間のおおよその境界を示し、緑色検出器70に接触を形成する第2のエピタキシャル層66の表面に対して垂直する部分を有する。点線80は、赤色検出器64に対して全P型ドーピング及び全N型ドーピングの間のおおよその境界を示し、赤色検出器64に接触を形成する第2のエピタキシャル層66の表面に対して垂直する部分を有する。
【0035】
上述の例示から明らかなように、ここで開示した6層構造の他の実施形態が本発明の範囲内において考えることができ、すなわち、基板の中から選択された種々の層と基板に配備される一又は二以上の井戸と一又は二以上のエピタキシャル層と一又は二以上のエピタキシャル層に配備された井戸との組合せとによっ実現されてもよい。
【0036】
当業者であれば、(図3において、それぞれ符号64,70及び74で示されているように)赤色、緑色及び青色フォトダイオードは全て、フォトダイオードの空乏領域が相互作用しないように(すなわち、それらは分離された接合である)作動することができるが、ドーピングレベル、構造の間隔又は作動電圧の制御のいずれかを介して、空乏領域が相互作用し深く枯渇するように交互に作動してもよい。
【0037】
図3の垂直型カラーフィルタ検出器群を製造するための半導体製造方法を図4Aから図4Eを参照して開示する。その断面図は方法の選択された段階の終了後の構造を示すものである。
【0038】
本方法は、図4Aで示した1015(1e15)p型基板90で始める。(符号92で示した)ブランケットホウ素インプラントを深さ約0.5μmまで実施する。このホウ素インプラント92は、基板90で生成される電子が緑色フォトダイオードに拡散してしまうこと及び赤色フォトダイオードを分離することを防止する弱い拡散バリアとして作用するために、基板より高(重)ドープでなければならない。このブランケットインプラントは通常、基板のドーピングレベルの約3Xから100Xの何れかであるべきであり、本発明の一実施形態では、約1016(1e16)である。次に、インプラントマスキング層(図示せず)を従来のフォトリソグラフィ技術を用いて形成する。次に、図4Aで示したように、(符号94で示した)マスクされたリン1017インプラント(注入)を、赤色検出器用のn型層を形成するために従来公知のような活性化サイクルが続く、約50keVのエネルギーで実施する。この注入ドーズは、ブランケットp型注入を過剰補償するのに十分となるように選択すべきである。駆動サイクルがエピタキシャルシリコン層の成長の前に、ホウ素及び燐の両方の注入のために適度なアニーリングを補償しなければならないことは当業者であれば理解するだろう。また、赤色フォトダイオードのn型領域を形成するためにp型ブランケットインプラント及びn型マスクされたインプラントのオーダーが逆転し得ることは、当業者であれば認識するだろう。
【0039】
次いで、図4Bに示したように、1015(1e15)p型エピタキシャルシリコン層96は約2.0μmの厚さまで成長させる。エピタキシャル層96におけるドーパント(ドープ剤)は、p型材料を保証する程度に低ドーピングする。そのドーパントは、そこで生成された光電子がその上若しくは下のp型層を越えて拡散することがないようにポテンシャル井戸領域として機能する。赤色フォトダイオードから緑色フォトダイオードへのパンチスルー(突き抜け現象)は、この層におけるドーピングレベル(量)に影響を与える別な設計要件となる。すなわち、ドーピングは、赤色及び緑色フォトダイオードカソードからの空乏領域が互いに接近しすぎること又はそれらの間のp型領域を十分に枯渇することを防止するのに十分でなければならない。
【0040】
次いで、プラグインプラント(注入)マスキング層(図示せず)を従来のフォトリソグラフィ技術によって形成する。1017リン(燐)プラグ注入及びアニールのシーケンスを実施して、赤色フォトダイオードのカソードとプラグコンタクトを形成する。このプラグ注入は高エネルギー(すなわち、約1,000keV)であるべきであり、あるいは、異なるエネルギーで多重注入段階を備えるべきである。本発明の一の実施形態では、細長く薄いプラグコンタクトプラグは、2つの異なる注入の組合せによって形成される。その一つは、プラグコンタクトの底部領域を深くドーピングするために高エネルギー注入98(すなわち、約1,200keV)であり、他方は、プラグコンタクトの中間領域をドーピングするために低エネルギー注入100(すなわち、約600keV)であり、その後に、プラグコンタクトの狭い表面領域を完成するために緑色フォトダイオード用のドーピングと共に実施される第3の注入若しくは拡散が続く。
【0041】
プラグ抵抗は光電流が小さいから重要でないが、しかしながら、プラグの大きさは画素領域を最小にし、充填比を最大にするのができる限り小さくあるべきである。1μmのプラグサイズは良好な対象ではあるが、プラグコンタクトの深さは約2μmである必要がある。ここで開示した多重注入プラグによって、幅より大きな深さを有するこのようなプラグ得るのを可能とする。
【0042】
図4Cに示したように、(図示しない)注入マスキング層を従来のフォトリソグラフィ技術によって形成する。約50keV(符号104で示したような)1017リン(燐)注入及び活性化(アクティブ化)のシーケンスを実施して、緑色フォトダイオード用のn型層を形成する。第2に、このマスキング層における小さめのアパーチャは、赤色検出器の下のカソードに接触するためのプラグコンタクト注入の表面領域102を形成するのに働く。当業者であればこのインプラントが、後続のエピタキシャル層堆積段階前の格子完全性を回復するために活性駆動を要することは理解するだろう。
【0043】
次いで、エピタキシャル層96のブランケットホウ素注入106を実施する。この注入は、後続のエピタキシャル層堆積段階の間のオートドーピングに対した反対に作用する。また、この注入は弱い拡散として作用し、緑色フォトン生成キャリヤが上方の青色検出器に拡散するのを防止して、緑色フォトダイオードを分離する。このブランケット注入106は通常、第1のエピタキシャル層96のドーピングレベルの約3Xから100Xの何れかであるべきであり、本発明の一実施形態では約1016(1e16)である。緑色フォトダイオードのn型領域を形成するためにp型ブランケット注入及びn型マスクされた注入のオーダーが逆転し得ること、及び、ドーピング濃度が赤色フォトダイオードに対する先述のものと同定であることは、当業者であれば認識するだろう。
【0044】
図4Dに示したように、1015p型エピタキシャルシリコン層108は約0.7から1.0μmの層厚まで成長させる。次に、注入マスキング層(図示せず)を従来のフォトリソグラフィ技術を用いて形成する。標準型のCMOSn型井戸注入を実施して、下の緑色検出器のカソード104に接触させるためにn型領域110を形成し、底部赤色検出器のカソード94用のプラグコンタクト102の頂部に接触するためにn型井戸領域112を形成する。n型井戸110及び112は、緑色検出器のカソード106と赤色検出器のカソード94とを備える埋込層に達するように二重注入が必要であってもよい;典型的なCMOSn型井戸注入エネルギーは、n型井戸110及び112の深い注入及び浅い注入に対してそれぞれ約500keV及び100keVである。
【0045】
図4Eに示したように、注入マスキング層(図示せず)を従来のフォトリソグラフィ技術を用いて形成する。次いで、CMOSp型井戸注入段階を実施してp型井戸領域114を形成する。当業者であれば理解するように、n型井戸からn型井戸間の間隔を最小にするために二倍のエネルギーの注入を要してもよい。これらのp型井戸は、画素間(最右端と最左端のp型井戸領域)と同様に、赤色及び緑色検出器プラグ用のコンタクト間を分離するためのものである。さらに、このp型井戸注入を用いて、チップ上の回路の残りに対してNMOSトランジスタが形成される井戸を形成する。
【0046】
次いで、 注入マスキング層(図示せず)を従来のフォトリソグラフィ技術を用いて形成する。次に、符号116で示した低ドープドレイン注入を実施して、青色検出器のカソードを形成する。本発明の一の実施形態では、このマスキング層の他のアパーチャは、被覆する金属内部接続層に対して良好な電気的接触を形成するように、赤色及び緑色検出器用の深いコンタクト領域の表面部分を形成する。また、より高ドープのn型領域が分離処理段階で形成されて、赤色及び緑色検出器用の深いコンタクト領域の表面部分118及び120、及び、青色検出器用に低ドープドレイン注入内に接触領域を形成する。図4Eで示した方法に対する任意の代替として、青色検出器のカソードをp型井戸(例えば、延長領域114)を形成してもよい。
【0047】
本発明の垂直型フィルタセンサ群を製造する方法に用いられる処理(手法)は標準のCMOS処理と両立する。他の処理段階は全て、標準のCMOS段階の前に実施して、相互作用を最小にする。
【0048】
しばしばBiCMOSで使用される2つのエピタキシャル層96及び108は、2つの追加の注入活性化サイクルと共に、各エピタキシャル成長段階の前に必要とされる。当業者には明らかなように、3つの追加のマスクが、赤色検出器、赤色コンタクトプラグ及び緑色検出器用のn型領域94,98,100,102及び104に注入するための処理段階が必要となる。処理段階は、赤色検出器カウンタードーピング92と緑色検出器カウンタードーピング106とを含む5つの追加(新たな)注入が必要となる(領域98及び100が分離して形成されているならば、6つの追加の注入が必要となる。)。マスキング、注入、ドライブ−イン及びアニール、本明細書で開示した新規な構造を形成するための上述のエピタキシャル成長形成段階はそれぞれ、他の半導体装置を製造するための半導体処理技術の当業者には周知である。時間、温度、反応物種等の処理パラメータは個々の処理間で異なるが、このような個々の処理で使用されるため公知である。この詳細は、開示を複雑にし、本発明をわかりにくくするため、本明細書には記載しない。
【0049】
本明細書に開示した製造方法は複数の利点を有する。注入及び駆動井戸に関連する大きな横方向の拡散がなく、その結果、画素領域が小さくなる。埋込層に接続するのに要する垂直のプラグは小さくすることが可能となる。
【0050】
大きなn型若しくはp型分離リングは必要ない。検出器プラグコンタクトだけが互いに及び他の検出器から分離する必要がある。これは小さセンサ群領域に対しては可能である。
【0051】
図示したように、この6層の3色フォトダイオード構造は、しばしばBiCMOS処理において見られるように、2つのエピタキシャル層を用いる。シリコンの品質は通常、エピタキシャル層が成長するほど向上する。また、本発明のこの実施形態による画素読出回路を含むセンサ群は、いかなるBiCMOS製造装置においても作製することができる。最上層は従来のCMOS処理(すなわち、n+、n型井戸及びp型井戸)を用いて形成してもよい。また、基板それ自体が下の基板上に形成されたエピタキシャル層であってもよいのでここにこの層を挙げた。
【0052】
図5に示したように、回路図は、本発明による垂直型カラーフィルター検出器群のアレイの2×2部分120である。当業者であれば、図5に開示したアレイ部は例示に過ぎず、任意サイズのアレイはここでの教示を用いて製造してもよいことが容易に理解するだろう。図5の例示アレイは、トランスファートランジスタを含む図2Cで示したような蓄積構造を有する回路を用いており、そのため、グローバルトランスファー信号線を含む。当業者であれば、蓄積及びトランスファートランジスタなしの図2A及び図2Bで示したものと同様のアレイ使用回路は、本発明の範囲内に入るものであり、このようなアレイはトランスファー信号線を含まない。
【0053】
当業者が想到し、図3で示したように、共通RESET及びXFR線を、アレイにおける垂直型カラーフィルター検出器群の全てについて備える。好適なように、アレイの各列に対して独立のVSFD線を備えるが、単一VSFDノードを有する本発明の実施形態も考えられる。アレイの行において、図2Aから図2Cにおける各カラーに対する列選択トランジスタのソースはその行に関連する独立の行線に結合し、また、アレイの列において各垂直型カラーフィルター検出器群に対して全カラーに対する全列選択トランジスタのゲートはその列に関連するROW−SELECT線に結合する。
【0054】
図5のアレイの2×2部120は、本発明の垂直型カラーフィルター検出器群の2つの列と2つの行とを含む。第1の列は、垂直型カラーフィルター検出器群122−1と122−2とを含む;第2の列は、垂直型カラーフィルター検出器群122−3と122−4とを含む。第1の行は、垂直型カラーフィルター検出器群122−1と122−3とを含む;第2の行は、垂直型カラーフィルター検出器群122−2と122−4とを含む。
【0055】
第1のROW−SELECT線124−1は、垂直型カラーフィルター検出器群122−1及び122−2の列選択入力(ROW−SELECT)に接続する。第2のROW−SELECT線124−2は、垂直型カラーフィルター検出器群122−3及び122−4の列選択入力(ROW−SELECT)に接続する。第1及び第2のROW−SELECT線は、従来周知のように、(図示しない)列デコーダ(復号器)から駆動してもよい。
【0056】
3つ(青色、緑色、赤色)のCOLUMN OUT線の第1のセット126−1は、垂直型カラーフィルター検出器群122−1と122−3と出力に接続する。3つのCOLUMN OUT線の第2のセット126−2は、垂直型カラーフィルター検出器群122−2と122−4との出力に接続する。COLUMN OUT線の第1及び第2のセットは、従来周知のように、(図示しない)行読取回路のセットにに接続する。
【0057】
グローバルRESET線128は、122−4を介して垂直型カラーフィルター検出器群122−1の全てのリセット(R)入力に接続する。第1のVSFD線130−1は、アレイの第1の列における、垂直型カラーフィルター検出器群122−1及び122−2のVSFD入力に接続する。第2のVSFD線130−2は、アレイの第2の列における、垂直型カラーフィルター検出器群122−3及び122−4のVSFD入力に接続する。グローバルXFR線132は、垂直型カラーフィルター検出器群122−1及び122−4の全てのXFR入力に接続する。
【0058】
グローバルPIX−VCC線(ライン)134は、122−4を介して垂直型カラーフィルター検出器群122−1の全てのPIX−VCC入力に接続されている。また、(各行に対して一の)多重PIX−VCC線を備えることもできる。
【0059】
図6Aのタイミングチャートは、本発明の図2Cに示した垂直型カラーフィルター検出器群の実施形態の作動を図示する。最初に、RESET信号を“ハイ(高)”をアサートする。リセットトランジスタ54b、54g、54rのドレインを、ゼロボルトから電圧PIX−VCCにする。この作動は、各フォトダイオードでの電圧電位をPIX−VCCにすることによってアレイにおける垂直型カラーフィルター検出器群の全てをリセットする。図6Aに示した本発明の垂直型カラーフィルター検出器群を作動する方法では、電圧PIX−VCCは最初は低レベル(例えば、ゼロボルト)であり、他方、RESETをハイにしてアレイにおける全フォトダイオードのカソード電圧を低い値にリセットして、これらの状態を迅速に等しくする。次いで、電圧PIX−VCCを所定時間(好適には、数ミリ秒のオーダー)高くして(例えば、約2ボルトに)、他方RESET信号はアサートしたままにして、垂直型カラーフィルター検出器群の全てにおけるフォトダイオードを約1.4ボルトまでチャージアップする。次いで、フォトダイオードカソードでの黒レベルをPIX−VCCに設定して、リセットトランジスタから容量性ターンオフの過度電流に対して少なくする。
【0060】
RESET信号のアサート状態を止め、光の蓄積(インテグレーション)を始めると、チャージ(電荷)がフォトダイオードカソードに蓄積する。ソースホロワトランジスタ56b、56g、56rのソースでの電圧はそれらのゲートにおける電圧に従う。トランスファートランジスタ59b、59g、59rを使用する本発明の実施形態では、XFR信号をリセットの時間(期間)及びインテグレーション時間を通してアサートしておき、図6Aに示したように、アサートを止めてインテグレーション時間を終了する。XFR信号の低レベルは好適にはゼロ若しくはわずかに負の電圧(例えば、約−0.2ボルト)に設定して、トランスファートランジスタ59b、59g、59rを完全にターンオフする。
【0061】
画素センサを読み出すために、ソースホロワトランジスタ56b、56g、56rのドレインを電圧VSFDまで駆動し、トランジスタ59b、59g、59rを含むアレイの列についてのROW−SELECT信号をアサートして、それによって出力信号をCOLUMN OUT線へ駆動する。VSFD信号のアサーション(assertion)のタイミングは、それが、図6Aで示したようにROW−SELECT信号がアサート状態を止める後まで高いままであることを除いては、重要でない。ドケット番号FOV−038号の、2000年2月14日に出願された関連出願シリアル番号09/492,103号で開示されたように、VSFD信号が最初に上昇するならば、ROW−SELECT信号の上昇端での電圧スロープを制限するのが好都合である。
【0062】
図6Bのタイミングチャートは、図2Bのセンサ群の態様を作動する一の方法を示す。リセット作動は、図6Aに対して示すように進行する。RESETがおちた後、照射が開始することができる;しかしながら、XFRスイッチなしではアクティブ画素センサは電子的シャッタ能力を有しないので、機械的シャッタを用いて照射を制御することになる。従って、SHUTTER信号は、信号がセンサ上で光を落とす時間(時刻)を示す。シャッタが閉じると、RESET信号はで示したように、再度アサートはされない。というのは、信号は、読出後までフォトダイオードカソードに格納されるままでなければならない。ROW−SELECT及びVSFDを用いた読出は、図6Aで示したように作用する。読出の後、PIC−VCC及びRESETはサイクルと戻ってそれらの最初の状態になることができる。
【0063】
従来周知であるように、シャッタの必要性を避けるために、3トランジスタアクティブ画素センサを作動する他の方法もある。
【0064】
図6A及び図6Bで示した制御信号は、従来のタイミングと制御ロジックとを用いて生成してもよい。タイミング及び制御ロジック回路の構成は本発明の実施形態に依存するが、一度、本発明の特別の実施形態が選択されると、従来の回路に、図6A及び図6Bを精査した当業者にとって自明な態様を採用することは可能である。
【0065】
本発明の実施形態及び用途を示したが、この明細書で示した本発明の範囲を逸脱することなしに上述以外の変形及び変更が可能であることは当業者には明らかである。従って、本発明は記載した請求項の精神以外には限定されない。
【図面の簡単な説明】
【図1】 従来の3色垂直型カラーフィルタ画素センサの概略断面図である。
【図2A】 本発明の垂直型カラーフィルタ画素センサの断面図と回路図とを合わせて示した図である。
【図2B】 フォトダイオードを半導体ダイオードの記号で図示した図2Aで示した同じ垂直型カラーフィルタ画素センサの回路図である。
【図2C】 赤色、緑色及び青色のそれぞれを結合した本発明の垂直型カラーフィルタ画素センサの蓄積型で用いられるトランジスタ回路図である。
【図3】 エピタキシャル半導体技術を用いた垂直型カラーフィルタ画素センサを示す半導体の断面図である。
【図4A】 製造処理の一の選択段階の実施後の構造を示す断面図である。
【図4B】 製造処理の一の選択段階の実施後の構造を示す断面図である。
【図4C】 製造処理の一の選択段階の実施後の構造を示す断面図である。
【図4D】 製造処理の一の選択段階の実施後の構造を示す断面図である。
【図4E】 製造処理の一の選択段階の実施後の構造を示す断面図である。
【図5】 本発明のイメージングアレイの回路図である。
【図6】 (A)図2A及び図2Bび画素センサと図5のアレイの作動を示すタイミング図である。(B)図2A及び図2Bび画素センサと図5のアレイの作動を示すタイミング図である。
【符号の説明】
12 p型基板
14 n型井戸
16 p型井戸
30 垂直型カラーフィルタ検出器群
32 p型半導体基板
34 n型領域
36 p型領域
38 n型領域
40 p型領域
42 n型領域
50,52 ダイオード
59 トレンスファートランジスタ
60 半導体基板
62 拡散バリア
64 単一井戸
66 第1のエピタキシャル層
72 第2のエピタキシャル層
Claims (17)
- 半導体基板上に形成された垂直型カラーフィルタ検出器群であって、第1の極性の光生成キャリヤを収集するように構成された少なくとも3つの検出器層を、反対の極性の光生成キャリヤを収集して流すように形成された付加挿入基準層により分離されて備え、
前記検出器層の最も低い層に接して、その側方に配置された拡散バリア領域と、前記検出器層の前記の2番目に低い層に接して、その側方に配置された拡散バリア領域との両方または一方を備え、
前記の少なくとも3つの検出器層は実質的に垂直方向に並置しかつ前記半導体基板の異なる深さに依存する異なるスペクトル感度を有する垂直型カラーフィルタ検出器群。 - さらに、前記の少なくとも3つの検出器層のそれぞれに接続された個別のアクティブ画素センサ読出回路を備えた請求項1に記載の垂直型カラーフィルタ検出器群。
- 前記の少なくとも3つの検出器層は、第1の極性の前記光生成キャリヤを収集するようにドーピングすることにより構成され、前記の複数の基準層は、前記の反対極性の前記光生成キャリヤを収集して流すようにドーピングすることにより構成された請求項1に記載の垂直型カラーフィルタ検出器群。
- 前記の少なくとも3つの検出器層のドーピング及び前記の複数の基準層のドーピングによって、前記検出器層と前記基準層との隣接する層同士の間が接合分離されている請求項3に記載の垂直型カラーフィルタ検出器群。
- 第1の極性の前記光生成キャリヤが負の電子であり、前記反対極性の前記光生成キャリヤが正の正孔である請求項3に記載の垂直型カラーフィルタ検出器群。
- 各検出器群は、半導体の表面の青色感知n型層に青色検出器を、前記半導体の第1の深さに配置する緑色感知n型層に緑色検出器を、前記半導体の前記第1の深さより深い第2の深さに配置する赤色感知n型層に赤色検出器を含む請求項1に記載の垂直型カラーフィルタ検出器群。
- 基準層が前記青色感知n型層と前記緑色感知n型層との間に配置され;
別の基準層が前記緑色感知n型層と前記赤色感知n型層との間に配置されている、請求項6に記載の垂直型カラーフィルタ検出器群。 - 青色アクティブ画素センサ回路は前記青色感知n型層に接続され、緑色アクティブ画素センサ回路は前記緑色感知n型層に接続され、赤色アクティブ画素センサ回路は前記赤色感知n型層に接続された請求項6に記載の垂直型カラーフィルタ検出器群。
- アレイ状に配置されかつその行に関連する請求項8に記載の垂直型カラーフィルタ検出器群は;
前記青色アクティブ画素センサ回路は行に関連する青色出力線に接続された出力を有し;
前記緑色アクティブ画素センサ回路は前記の行に関連する緑色出力線に接続された出力を有し;
前記赤色アクティブ画素センサ回路は前記の行に関連する赤色出力線に接続された出力を有する垂直型カラーフィルタ検出器群。 - 半導体基板上に作製された垂直型カラーフィルタ検出器群であって、p型ドープ領域とn型ドープ領域とが交互の少なくとも6層を備え、前記のドープ領域の隣接領域間に形成されたPN接合は前記の少なくとも6層の上面からの接合深さに依存するスペクトル感度を有するフォトダイオードとして作用し、前記の交互のドープ領域のうちの第1のものは実質的に垂直方向に並置しかつ光生成キャリヤを収集する検出器領域として作用し、検出器領域でない前記の交互のドープ領域のうちの第2のものは基準電位に接続された基準領域として作用し、
前記検出器領域の最も低い層に接して、その側方に配置された拡散バリア領域と、前記検出器領域の前記の2番目に低い層に接して、その側方に配置された拡散バリア領域との両方または一方を備える垂直型カラーフィルタ検出器群。 - 前記検出器領域はn型ドープ領域を備え;
前記基準領域はp型ドープ領域を備え;
前記基準電位はグランドである請求項10に記載の垂直型カラーフィルタ検出器群。 - 青色検出器領域は前記の少なくとも6層の上面に第1のn型層を備え;
緑色検出器領域は前記第1のn型層の下方に配置する第2のn型層とを備え;
赤色検出器領域は前記第2のn型層の下方に配置する第3のn型層とを備えた請求項11に記載の垂直型カラーフィルタ検出器群。 - 前記青色検出器領域の底部面は、前記第1のn型半導体層の最上面から0.05μmから0.5μmの範囲の深さに位置し;
前記緑色検出器領域の底部面は、前記第1のn型半導体層の前記最上面から0.5μmから1.5μmの範囲の深さに位置し;
前記赤色検出器領域の底部面は、前記第1のn型半導体層の前記最上面から1.5μmから3.5μmの範囲の深さに位置する請求項12に記載の垂直型カラーフィルタ検出器群。 - 前記青色検出器領域の底部面は、前記第1のn型半導体層の最上面から0.3μmの深さに位置し;
前記緑色検出器領域の底部面は、前記第1のn型半導体層の前記最上面から1.0μmの深さに位置し;
前記赤色検出器領域の底部面は、前記第1のn型半導体層の前記最上面から2.5μmの深さに位置する請求項12に記載の垂直型カラーフィルタ検出器群。 - さらに、青色アクティブ画素センサ回路は前記青色検出器領域に接続され、緑色アクティブ画素センサ回路は前記緑色検出器領域に接続され、赤色アクティブ画素センサ回路は前記赤色検出器領域に接続された請求項12に記載の垂直型カラーフィルタ検出器群。
- 前記青色、緑色及び赤色アクティブ画素センサ回路はそれぞれ;
対応する検出器領域に接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと;
対応する検出器領域に接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと;
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行出力線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項15に記載の垂直型カラーフィルタ検出器群。 - 前記青色、緑色及び赤色アクティブ画素センサ回路はそれぞれ;
対応する検出器領域に接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと;
前記リセットトランジスタの前記ソースに接続されたドレインとトランスファ信号線に接続されたゲートとソースとを有するトランスファトランジスタと;
前記トランスファトランジスタの前記ソースに接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと;
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行出力線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項15に記載の垂直型カラーフィルタ検出器群。
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