KR100791752B1 - 수직 컬러 필터 검출기 그룹 및 어레이 - Google Patents

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Abstract

본 발명에 따른 수직 컬러 필터 검출기 그룹은 반도체 기판상에 형성되고, 적어도 6개 층의 교대되는 p-타입 및 n-타입 도핑 영역들을 포함한다. 층들 간의 PN 접합은 반도체 내의 광 파장에 대한 흡수 깊이에 따라 좌우되는 분광 감도를 갖는 포토다이오드로 동작한다. 교대되는 층들, 바람직하게는 n-타입층들은 광-생성 캐리어를 수집하는 검출기층이고, 개재하는 층들, 바람직하게는 p-타입층들은 기준층이며, 접지로 불리는 기준 전위에 공통적으로 접속된다. 각각의 검출기 그룹은 반도체의 표면의 n-타입 층에 청색-감광 검출기층, 상기 반도체 내의 더 깊은 n-타입층에 녹색-감광 검출기층, 및 상기 반도체 내의 가장 깊은 n-타입층에 적색-감광 검출기층을 포함한다. 반도체의 표면의 청색 감광 검출기층은 그 아래에만 기준층을 갖고, 적색 및 녹색 감광 검출기층들은 그 위와 아래에 기준층들을 갖는다. 능동 화소 센서 회로의 3개의 세트가 3개의 검출기층에 결합되어, 수직 컬러 필터 검출기 그룹의 3개의 동일 위치의 검출기들의 그룹을 이용하여 3개의 능동 화소 센서가 형성된다.
컬러 필터, 트랜지스터, 화소, PN 접합, 광 검출기

Description

수직 컬러 필터 검출기 그룹 및 어레이{VERTICAL COLOR FILTER DETECTOR GROUP AND ARRAY}
본 발명은 능동 화소 센서에 관한 것이며, 특히, 동일한 위치에서 색채적으로 광을 수직으로 필터링하고 복수의 파장 대역을 감지하는 반도체 재료를 이용하는 풀-컬러 검출기 그룹 및 어레이에 관한 것이다.
MOS 능동 화소 센서는 본 기술 분야에 공지되어 있다. 복수의 파장의 능동 화소 센서도 또한 본 기술분야에 공지되어 있다. 복수의 파장의 능동 화소 센서 중 한가지 유형은 반도체 기판에 또는 인접하여 수평으로 배치된 적색, 녹색, 및 청색의 센서를 이용한다. 컬러 오버레이 필터는 적색, 녹색, 및 청색 센서간의 컬러 선택도를 제공하는데 이용된다. 이러한 센서들은 한 평면에서 함께 타일링(tile)될 때 화소당 면적을 비교적 많이 차지하는 단점이 있다.
복수의 파장의 수직 화소 센서의 다른 유형은 수직 지향으로 배열된 하나 이상의 센서를 이용한다. 가시 광선 및 적외선을 검출하는 종래의 복수의 파장의 수직 화소 센서의 일례가 카(Carr)에게 허여된 미국 특허 제4,238,760에 개시되어 있고, 여기서, 표면의 n-타입 에피택셜 영역내의 제1 다이오드는 가시광선에 응답하고, 하부 n-타입 기판내의 제2 매립 영역은 적외선에 응답한다. 매립된 포토다이오드에의 컨택트는 바이폴라 IC 공정에서 및 RCS를 감소시키기 위해 일반적인 막-하부-확산 컬렉터 컨택트 확산과 유사한 깊은 확산 공정을 이용하여 형성된다. 개시된 장치는 4mil 평방 크기를 갖는다. 다른 실시예는 적외선 다이오드의 매립된 p-타입 영역에 접촉하기 위해 V-그루브 MOS 트랜지스터를 이용한다.
Carr의 특허에 개시된 장치는 몇몇 단점을 갖는데, 가장 현저한 단점은 그 큰 영역으로서, 현재의 이미징 시스템의 이미지 센서 밀도 요구에 적합하지 않다는 것이다. 매립된 적외선 감지 다이오드에 대한 컨택트 형성을 위해 이용된 기술은 현재의 이미징 기술 또는 3-컬러 센서로의 확장에 적합하지 않다.
3-컬러 가시광선의 종래의 수직 화소 센서 그룹의 특별한 예가 메릴(Merrill)에게 허여된 미국 특허 제 5,965,875호에 개시되어 있으며, 여기서의 구조는, 청색, 녹색 및 적색 감광 PN 접합이 이미저가 제조되는 반도체 기판상의 표면 바로 아래의 서로 다른 깊이에 배치되는 3중-웰 CMOS 공정을 이용하여 제공된다.
이러한 종래의 3-컬러 센서 그룹은, 3개의 컬러가 이미지 평면내의 거의 동일한 영역을 통해 감지되기 때문에 고 밀도의 이미지 어레이를 제조할 수 있게 한다. 그러나, 이러한 구조는 몇몇 단점을 갖는다. 첫째, 이 화소 센서 그룹은, 녹색 채널을 감지 및 판독하기 위해, 통상의 NMOS 트랜지스터에 부가하여 PMOS 트랜지스터를 포함할 수도 있고, 변형된 회로 또는 전압 범위를 요하는, 역-극성 중앙 녹색 감광 PN 접합을 이용한다는 것이다. 이러한 요구는 센서 영역을 불리하게 증가시키고, 어레이내의 지원 회로를 복잡하게 한다.
또한, Merrill의 특허에 개시된 기술을 이용하여 제조된 이미지 어레이는 센서 그룹 화소 영역내의 환상(annular) n-웰 분리 링의 이용을 요한다. 이러한 분리 링은 어레이내에서 과다하게 화소 영역을 차지한다.
게다가, 3개의 포토다이오드의 접합 깊이는 청색, 녹색 및 적색 광자의 흡수 깊이에 최적으로 정합되지 않아, 부적합한 필터 크로스오버 포인트 및 빈약한 녹색 필터 선택도가 얻어지는 결과가 된다.
결국, 3개의 포토다이오드는 서로간에 상호작용한다. 결과적으로, 잠재적인 이미지 지연이 생기거나 부가적인 제어 회로가 요구된다.
본 발명에 따른 수직 컬러 필터 검출기 그룹은 반도체 기판상에 형성되고, 제1 극성의 광-생성 캐리어, 바람직하게는 음의 전자를 수집하도록 도핑 및/또는 바이어싱하여 구성된 복수의 검출기층으로서, 반대되는 극성의 광-생성 캐리어, 바람직하게는 양의 정공을 수집하여 전도시키도록 구성된 추가의 개재하는 기준층들에 의해 분리되는 복수의 검출기층을 포함한다. 검출기층들은 반도체 기판내의 깊이, 도핑 레벨 및 바이어스 조건에 기초하여 서로 다른 분광 감도를 갖는다. 검출기층은 개별적으로 능동 화소 센서 판독 회로에 결합된다. 이러한 검출기 그룹중 하나의 예에서, 각 검출기 그룹은 반도체의 표면에 청색 광검출기 n-타입층, 상기 반도체의 더 깊은 위치에 녹색 광검출기 n-타입층, 및 상기 반도체의 가장 깊은 위치에 적색 광검출기 n-타입층을 포함한다. 반도체의 표면의 청색 광검출기는 그 바로 아래에만 선택적으로 기준층을 갖고, 적색 및 녹색 광검출기들은 그 위 및 아래에 기준층을 갖는다. 능동 화소 센서 회로의 3개의 세트가 3개의 검출기층에 결합되어, 수직 컬러 필터 검출기 그룹의 3개의 동일 위치의 광검출기 그룹을 이용하여 3개의 능동 화소 센서가 형성된다.
하나의 실시예에 따르면, 수직 컬러 필터 검출기 그룹은 반도체 기판상에 형성되어, 적어도 6개 층의 교대되는 p-타입 및 n-타입 도핑 영역들을 포함하고, 그 중 하나는 기판이 될 수 있다. 층들 간의 PN 접합은 반도체 내의 광 파장에 대한 흡수 깊이에 따라 좌우되는 분광 감도를 갖는 포토다이오드로 동작한다. 교대되는 층들, 바람직하게는 n-타입층들(그러나 p-타입층도 될 수 있음)은 광-생성 캐리어를 수집하는 검출기층이고, 개재하는 층들, 바람직하게는 p-타입층들(그러나 n-타입층도 될 수 있음)은 기준층들이며, 접지로 불리는 기준 전위에 공통적으로 접속된다. 검출기층이 n-타입층인 실시예에서, 각각의 검출기 그룹은 반도체의 표면에 청색 광검출기 n-타입 층, 상기 반도체의 더 깊은 위치에 녹색 광검출기 n-타입층, 및 상기 반도체의 가장 깊은 위치에 적색 광검출기 n-타입층을 포함한다. 반도체의 표면의 청색 광검출기층은 선택적으로 그 바로 아래에만 기준층을 갖고, 적색 및 녹색 광검출기층은 그 위 및 아래에 기준층을 갖는다. 능동 화소 센서 회로의 3개의 세트는 3개의 검출기층에 결합되어, 3개의 능동 화소 센서가, 수직 컬러 필터 검출기 그룹의 3개의 동일위치의 검출기 그룹을 이용하여 형성된다. 이 개시 내용으로부터, 당업자는 상기 적어도 6개의 층간에 다른 층들(즉, 고유층)이 배치되는 구조들이 구상된다는 것을 알 것이다.
본 발명의 다른 측면에 따르면, 본 발명의 수직 컬러 필터 화소 센서를 제조하는 공정이 개시된다.
도 1은 종래의 3-컬러 수직 컬러 필터 화소 센서의 단면도.
도 2A는 본 발명에 따른 조합 반도체 단면도 및 수직 컬러 필터 화소 센서의 개략도.
도 2B는 조합 반도체 단면도 및 포토다이오드가 반도체 다이오드 심볼로서 개략적으로 표시된, 도 2A에 도시된 것과 동일한 수직 컬러 필터 화소 센서를 나타내는 개략도.
도 2C는 적색, 녹색 및 청색 포토다이오드가 각각 결합된 본 발명의 수직 컬러 필터 화소의 저장 버전에 이용되는 트랜지스터 회로를 나타내는 개략도.
도 3은 에피택셜 반도체 기술을 이용하는 수직 컬러 필터 화소 센서를 도시하는 반도체 단면도.
도 4A 내지 4E는 제조 공정에서 선택된 단계의 완료후에 나타나는 구조를 도시하는 단면도.
도 5는 본 발명에 따른 이미징 어레이에 대한 도면.
도 6A 및 6B는 도 2A, 2B의 화소 센서 및 도 5의 어레이의 동작을 도시하는 타이밍도.
당업자는 본 발명에 대한 다음 설명이 한정적이 아닌 예시적이라는 것을 알 수 있을 것이다. 본 발명의 다른 실시예를 통해 당업자는 본 발명의 다른 이점들을 알 수 있다.
본 발명의 수직 컬러 필터 검출기 그룹은, 에피택셜 증착 단계를 포함하는 부가적인 프런트엔드(front-end) 공정 단계들을 이용하여 종래 기술의 문제점을 해결한다. 여기 개시된 포토다이오드 유형은 대략 2000 0.18 um 공정을 이용하여 50 %가 사용되는 7um x 7um 화소를 허용한다.
도 1을 참조하면, 메릴에게 부여된 미국 특허 제5,965,875에 개시된 유형의 종래의 수직 컬러 필터 검출기 그룹(10)을 도시하는 단면도를 도시한다. 도 1은 3중 웰 공정으로 제조된 수직 컬러 필터 검출기 그룹 구조를 도시하며, 여기서 청색, 녹색 및 적색 센서들은 그 위에 이미저가 제조되는 반도체 기판(12)의 표면 아래에 서로 다른 깊이에 배치된다. 도 1의 실시예로부터 알 수 있는 바와 같이, 적색 포토다이오드는 p-타입 기판 및 n-타입 웰(14)간의 접합으로 구성되고, 녹색 포토다이오드는 n-타입 웰(14)과 p-타입 웰(16)간의 접합으로 구성되며, 청색 포토다이오드는 p-타입 웰(16)과 기판 표면의 n-타입 저농도 도핑된-드레인 이온주입부(lightly-doped-drain implant)(18)간의 접합에 의해 구성된다. 전류계(20, 22 및 24)에 의해 각각 기호로 표시된 바와 같이 적색, 녹색 및 청색 포토다이오드로부터 광전류가 감지된다.
당업자가 알 수 있는 바와 같이, 도 1의 수직 컬러 필터 화소 센서내의 포토다이오드들은 서로 간에 직렬로 직접 접속되어, 극성이 교대된다. 이러한 포토다이오드 구조는 이와 함께 이용되는 트랜지스터 회로를 복잡하게 한다.
도 2A를 참조하면, 본 발명의 예시적인 실시예에 따른 수직 컬러 필터 검출기 그룹(30)은, p-타입 반도체 기판(32)상에 제조되어 단면도로 개략적으로 도시된 6개 층의 구조이다. 이러한 유형의 수직 컬러 필터 검출기 그룹은 그 모두가 기판 전위에 접속된 p영역들에 의해 수직으로 분리된 3개의 n-타입 포토다이오드를 갖는다. 본 발명의 수직 컬러 필터 검출기 그룹은 여러 가지 다른 방식으로 제조될 수 있고, 따라서 도 2A에는 매우 일반적으로 도시되어 있다.
도 2A에 도시된 수직 컬러 필터 검출기 그룹은, 청색, 녹색 및 적색 포토다이오드 센서가 반도체 구조의 표면 아래 서로 다른 깊이에 배치된 6개 층의 구조를 이용한다. 도 1의 수직 컬러 필터 화소 센서와는 달리, 여분의 층을 부가하여 적색, 녹색, 및 청색 광전류 신호 모두가 3개의 분리된 포토다이오드의 n-타입 캐소드로부터 얻어지는 구조가 된다. 이것은, 포토다이오드들이 반도체 다이오드 기호로서 개략적으로 표현되어 있는 도 2A에 도시된 것과 동일한 수직 컬러 필터 검출기 그룹을 도시하는 도 2B에 개략적으로 도시되어 있다.
도 2A의 구조를 더 자세히 살펴보면, n-타입 영역(34)은 p-타입 영역(32) 위에 있고, 이 p-타입 영역(32)은 반도체 기판일 수도 있고, 반도체 기판내의 다른 p-타입 영역일 수도 있다. 적색 포토다이오드는 애노드로서 p-타입 영역(32 및 36)을 갖고, 캐소드로서 n-타입 영역(34)을 갖는다. 적색 포토다이오드의 출력은 n-타입 영역(34)으로부터의 컨택트이다. P-타입 영역(32)은 접지와 같은 고정 전위에 결합된다.
p-타입 영역(36)은 n-타입 영역(34)위에 배치되고, n-타입 영역(38)은 p-타입 영역(36)위에 배치된다. 녹색 포토다이오드는 애노드로서 p-타입 영역(36 및 40)을 갖고, 캐소드로서 n-타입 영역(38)을 갖는다. 녹색 포토다이오드의 출력은 n-타입 영역(38)로부터의 컨택트이다. p-타입 영역(36)은 기판(32)과 동일한 고정 전위에 결합되고, 적색 센서의 또 다른 애노드라는 것을 당업자라면 알 수 있다.
p-타입 영역(40)은 n-타입 영역(38) 위에 배치되고, n-타입 영역(42)은 p-타입 영역(40) 위에 배치된다. 청색 포토다이오드는 애노드로서 p-타입 영역(40)을 갖고, 캐소드로서 n-타입 영역(42)을 갖는다. 청색 포토다이오드의 출력은 n-타입 영역(42)로부터의 컨택트이다. p-타입 영역(40)은 기판(32)와 동일한 고정 전위에 결합되고, 녹색 센서의 또 다른 애노드라는 것을 당업자라면 알 수 있다.
당업자는 적색, 녹색 및 청색 포토다이오드 모두(도 2B에서 참조 번호 44, 46 및 48로 각각 표시됨)가 역 바이어스로 동작한다는 것을 알 수 있다. 도 2B에서는, 이러한 포토다이오드들 각각이 접지에 결합된 p-타입 영역 애노드를 갖는 것으로 도시되어 있다. 당업자는, 위아래가 바뀐 다이오드(50 및 52)가 적색, 녹색, 및 청색 포토다이오드 각각 사이에서 직렬로 형성되어, 부가적인 역-바이어스 동작 포토다이오드로 작용함을 알 수 있다. 따라서, 다이오드(50)는 애노드로서 p-타입 영역(36)을 갖고, 캐소드로서 n-타입 영역(34)을 갖는다. 다이오드(52)는 애노드로서 p-타입 영역(40)을 갖고, 캐소드로서 n-타입 영역(38)을 갖는다. 이러한 구조 및 결과적으로 교대되는 극성의 다이오드로 인해, 청색, 녹색 및 적색 포토다이오드의 출력은 극성이 동일하고, 도 1에 도시된 바와 같은, 종래의 수직 컬러 필터 화소 센서에서의 어떠한 단점도 없이 수직 컬러 필터 검출기 그룹내의 동일한 트랜지스터 회로를 용이하게 구동할 수 있다.
도 2A 및 도 2B는 적색, 녹색 및 청색 포토다이오드 각각이 트랜지스터 회로에 결합된 본 발명의 수직 컬러 필터 화소의 비-저장 버전(non-storage version)을 도시한다. 각각의 회로는, 리셋 신호선으로부터 구동되고, 포토다이오드 캐소드와 리셋 전위간에 결합된 리셋 트랜지스터(54), 포토다이오드 캐소드에 결합된 소스-폴로워 증폭기 트랜지스터(56), 및 행-선택 신호선으로부터 구동되고, 소스 폴로워 증폭기 트랜지스터와 행선(row line) 간에 결합된 행-선택 트랜지스터(58)를 갖는다. 접미사 "r", "g", 및 "b"는 도 2A 및 2B의 각각의 트랜지스터와 관련된 컬러를 표시하는데 이용된다. 본 기술분야에 알려진 바와 같이, 리셋 신호는 화소를 리셋하기 위해 활성이 되고, 그 후 노출 동안에는 비활성이며, 그 후에 화소 데이터를 판독하기 위해 행 선택 라인이 활성화된다.
도 2C를 참조하면, 개략도는, 적색, 녹색 및 청색 포토다이오드 각각이 결합된 본 발명의 수직 컬러 필터 화소의 저장 버전에 이용될 수 있는 트랜지스터 회로를 나타낸다. 당업자가 알 수 있는 바와 같이, 도 2C의 트랜지스터 회로는 도 2A 및 2B의 회로에는 나타나지 않는 부가적인 전송 트랜지스터(59)를 포함한다. 전송 트랜지스터(59)의 게이트는 XFR 라인에 결합되는데, 이 라인은 리셋 라인이 활성화되는 시간의 적어도 일부 동안 활성 상태로 유지되고, 노출 시간의 종료시에는 비활성화되며, 그 후 화소 데이터를 판독하기 위해 행 선택 라인이 활성화된다. 도 2C의 회로의 한 가지 장점은 전송 트랜지스터를 사용함으로써 기계적 셔터가 필요 없게 된다는 것이다.
도 2C의 개략적인 도면에서 또 다른 차이점은 증폭기 트랜지스터(56b, 56g, 및 56r)의 드레인은 Vcc 대신에 VSFD 라인에 접속된 소스 폴로워 트랜지스터라는 것이다. VSFD의 전압 전위는 전원 전압 V+(예컨대, 기술에 따라 1-3 볼트)로 고정되거나 펄스화될 수 있다.
소스 폴로워 트랜지스터(56b, 56g, 및 56r)의 입력 대 출력 전압 이득을 증가시키기 위해서, 그들의 드레인 단자를 펄스화하는 것이 가능하다. 소스 폴로워 트랜지스터(56b, 56g, 및 56r)의 드레인에서의 VSFD 신호가 펄스화되면, 그것이 고전위 상태(high)일 때만 전류가 흐를 것이다. 소스 폴로워 트랜지스터(56b, 56g, 및 56r)의 드레인들을 저 듀티 사이클로 펄스화하여 노출 기간 동안 전력을 절감하는 것이 바람직할 것이다. 또한 소스 폴로워 트랜지스터(56b, 56g, 및 56r)의 드레인을 펄스화함으로써 드레인이 저전위 상태(low)인 시간 동안 포토다이오드 전압을 낮게 유지하여, 그 노드들에서 전압 의존 누설을 양호하게 감소시킬 수 있게 된다.
본 발명의 수직 컬러 필터 검출기 그룹을 사용하여 얻어지는 몇가지 장점이 있다. 첫째, NMOS 트랜지스터만이 감지 회로에 이용되고, 이는 녹색 채널에 대해 반대 극성의 트랜지스터를 이용하는 구조와 비교하여, 주어진 화소 구성에 대해 절반의 제어 와이어만을 갖고, 종래의 구조에서와 같이 PMOS 장치에 n-웰이 필요치 않기 때문에 훨씬 적은 공간을 차지한다. 본 발명의 수직 컬러 필터 검출기 그룹에서 필요한 가장 간단한 화소 지원은 센서를 가로질러 이어지는 총 6개의 어레이 와이어만을 필요로 한다.
본 발명의 3-컬러 수직 컬러 필터 검출기 그룹의 이 예시적인 실시예의 개시로부터, 당업자는 본 발명에 따라 추가적인 층을 부가하거나 및/또는 접합 깊이를 변경함으로써 부가적인 컬러 및/또는 다른 컬러가 감지될 수 있음을 알 것이다.
또한, 간혹 화소 센서와 함께 이용되는 배리어 게이트 모드(barrier gate mode)와 관련된 이미지 지연은 없다. 본 구조에 존재하는 교대되는 극성의 다이오드들에 의해 제공되는 센서들 간의 분리로 인해, 적색, 녹색 및 청색 포토다이오드간에 상호 작용이 없다.
디지털 및 아나로그 레벨 시프터와 관련된 위상 지연과 같은, 상보적 어레이 지원 회로와 관련된 어떠한 문제도 본 발명의 화소 센서에는 존재하지 않는다. 마지막으로, 본 발명의 화소 센서의 접합 깊이는, 테이블 1에 도시된 바와 같이, 적색, 녹색 및 청색 파장의 흡수를 위한 최적 접합 깊이에 더욱 밀접하게 정합될 수 있다.
컬러 파장 최적 접합깊이um 3중-웰 CMOS 본 발명
청색 450 0.1 - 0.4 0.15 0.1 - 0.4
녹색 550 0.8 - 1.2 0.5 0.8 - 1.2
적색 650 1.5 - 3.5 1.1 1.5 - 3.5
테이블1 : 청색, 녹색 및 적색 검출기에 대한 접합 깊이
여기 개시된 설명으로부터, 당업자는 반도체 구조내에 본 발명의 수직 컬러 필터 검출기 그룹을 구현하는 다양한 방법이 있음을 알 수 있다. 본 발명의 하나의 예시적인 실시예에서는, 반도체 기판을 저부층(bottom layer)으로 이용하고, 기판 내에 교대되는 도전형의 5개의 동심(concentric) 웰을 형성함으로써 6층 구조의 교대되는 p-타입 및 n-타입 영역들이 형성될 수 있다.
도 3에 개략적으로 도시된 본 발명의 또 다른 예시적인 실시예에서, 6층 구조의 교대되는 p-타입 및 n-타입 영역들은, 제1 도전형의 반도체 기판(60)을 제1 도전형의 블랭킷 확산-배리어 이온주입부(62) 및 제2의 반대의 도전형의 단일 웰(64)이 배치되는 저부층으로서 이용하여 형성될 수 있다. 확산 배리어(62)는 기판에서 생성된 캐리어가 위쪽으로 녹색 포토다이오드로 이동하는 것을 방지하여, 적색 포토다이오드들간을 분리시킨다. 웰(64)은 적색 포토다이오드의 검출기로서 작용한다. 본 발명의 이 실시예에서는, 제1 도전율을 갖고 제1 도전형의 블랭킷 확산-배리어 이온주입부(68)를 갖는 제1 에피택셜 층(66)이 반도체 기판(60)의 표면 및 기판 웰(64) 위에 배치되고, 제2 도전형의 웰(70)이 제1 에피택셜 층(66) 내에 배치된다. 확산 배리어 이온주입부(66)는 제1 에피택셜 층(66)에서 생성된 캐리어가 위쪽으로 청색 포토다이오드로 이동하지 못하게 하여 녹색 포토다이오드간을 분리시킨다. 웰(68)은 녹색 포토다이오드의 검출기로서 작용한다. 제1 도전형의 제2 에피택셜 층(72)이 제1 에피택셜 층의 표면 및 그것의 웰(70) 위에 배치되고, 제2 도전형의 도핑된 영역(74)(이것은 저농도 도핑된 드레인 이온주입부일 수 있음)이 제2 에피택셜 층(72) 내에 형성된다. 도핑된 영역(74)은 청색 검출기를 형성한다.
깊은 컨택트 플러그들을 통해 매립된 녹색 검출기(70) 및 매립된 적색 검출기(64)에의 컨택트가 형성된다. 본 명세서에서 더 설명되겠지만, 매립된 녹색 검출기(70)에 대한 컨택트 플러그는 제2 에피택셜 층(72)을 통해 형성되고, 매립된 적색 검출기(64)에 대한 컨택트는 제2 에피택셜 층(72) 및 제1 에피택셜 층(66)을 통해 형성된다.
도 3의 빗금 그어진 영역들은 기판의 p-타입 및 n-타입 영역들을 형성하는 데 이용되는 이온주입부의 대략적인 위치를 도시한다. 점선(76)은 청색 검출기(74)에 대한 순수-P(net-P) 및 순수-N(net-N) 도핑간의 대략적인 경계를 정의한다. 유사하게, 점선(78)은 녹색 검출기(70)에 대한 순수-P 및 순수-N 도핑간의 대략적인 경계를 정의하며, 제2 에피택셜 층(66)의 표면에 대한 그 수직부는 녹색 검출기(70)에의 컨택트를 형성한다. 점선(80)은 적색 검출기(64)에 대한 순수-P 및 순수-N 도핑간의 대략적인 경계를 정의하며, 제2 에피택셜 층(66)의 표면에 대한 그 수직부는 적색 검출기(64)에의 컨택트를 형성한다.
전술한 실시예들로부터 알 수 있는 바와 같이, 여기 개시된 6개 층 구조의 다른 실시예들을 본 발명의 범주 내에서 구상할 수 있으며, 기판, 기판 내에 배치된 하나 이상의 웰, 하나 이상의 에피택셜 층, 및 하나 이상의 에피택셜층내에 배치된 하나 이상의 웰 중에서 선택된 층들의 다양한 조합을 이용하여 구현할 수 있다.
당업자는 적색, 녹색 및 청색 포토다이오드 모두(도 3에서 참조 번호 64, 70 및 74로 각각 표시됨)는 포토다이오드들의 공핍 영역이 상호 작용하지 않도록(즉, 그들은 접합 분리됨) 동작될 수 있지만, 다르게는 도핑 레벨, 구조 간격 또는 동작 전압의 제어를 통하여 공핍 영역들이 상호 작용하여 깊게 공핍화될 수 있도록 동작될 수도 있음을 알 것이다.
도 3의 수직 컬러 필터 검출기 그룹을 제조하는 예시적인 반도체 제조 공정이 도 4A 내지 4E를 참조하여 개시되며, 이들 단면도는 공정에서 선택된 단계들의 완료 후에 생기는 구조를 도시한다.
공정은 도 4A에 도시된 le15 p-타입 기판(90)에서 시작된다. 블랭킷 붕소 이온주입(참조번호 92로 표시됨)이 0.5 um의 깊이까지 수행된다. 이 붕소 이온주입(92)은, 기판(90)에서 생성된 전자가 위로 녹색 포토다이오드로 확산되는 것을 방지하는 약한 확산 배리어로서 작용하고, 또한 적색 포토다이오드들을 분리시키기 때문에, 기판보다 더 고농도로 도핑되어야 한다. 이 블랭킷 이온주입은 일반적으로 기판 도핑 레벨의 3배 내지 100배 정도이며, 본 발명의 다른 실시예에서는 약 le16이다. 다음에, 이온주입 마스킹층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. 다음에, 도 4A에 도시된 바와 같이, 마스크된 인 le17 이온주입(참조번호 94로 도시됨)이 약 50keV의 에너지로 수행되고, 그 후에 적색 검출기에 대한 n-타입층을 형성하기 위한 종래기술에서 공지된 활성화 사이클이 수행된다. 이 이온주입 도핑량(dose)은 블랭킷 p-타입 이온주입을 과잉보상(overcompensate)하기에 충분하도록 선택되어야 한다. 당업자는 구동 사이클이 에피택셜 실리콘층의 성장 전에 붕소 및 인의 이온 주입 양쪽 모두를 위해 적절한 어닐링을 보장해야 한다는 것을 알 것이다. 또한 당업자는 적색 포토다이오드 n-타입 영역을 형성하기 위한 p-타입 블랭킷 이온주입 및 n-타입 마스크된 이온주입의 순서가 반전될 수도 있음을 알 수 있다.
다음에 도 4B를 참조하여, le15 p-타입 에피택셜 실리콘층(96)이 약 2.0um의 두께로 성장한다. 에피택셜층(96)의 도핑 농도는, p-타입 물질이 전위 웰 영역으로 기능하도록 보장할 만큼 저농도로 도핑되어, 그 안에서 생성된 광전자가 p-타입층의 위 아래를 지나 확산되지 않게 한다. 적색 포토다이오드로부터 녹색 포토다이오드로의 천공은 이 층에서의 도핑 레벨에 영향을 주는 또 다른 설계 제약이다. 즉, 도핑은 적색 및 녹색 포토다이오드 캐소드들로부터의 공핍 영역들이 서로 지나치게 근접하거나 그들 간의 p-타입 영역을 완전하게 공핍화하는 것을 방지하기에 충분할 필요가 있다.
다음에, 플러그 이온주입 마스크층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. le17 인 플러그 이온주입 및 어닐 시퀀스가 적색 포토다이오드의 캐소드에의 플러그 컨택트를 형성하기 위해 수행된다. 이 플러그 이온주입은 고 에너지 이온주입(즉, 약 1000KeV)이거나, 상이한 에너지의 다중의 이온주입 단계를 포함한다. 본 발명의 일 실시예에서는, 2개의 상이한 이온주입, 즉, 하나는 플러그 컨택트의 바닥 영역의 깊은 도핑을 위한 고 에너지의 이온주입(98)(즉, 약 1200KeV)과, 다른 하나는 플러그 컨택트의 중간 영역의 도핑을 위한 저 에너지의 이온주입(100)(즉, 약 600KeV)을 조합하여 상하로 길고, 얇은 컨택트 플러그가 형성되며, 그 후에 녹색 포토다이오드를 위한 도핑과 함께 수행되는 제3 이온주입 또는 확산단계가 수행되어 플러그 컨택트의 얕은 표면 영역을 완성한다.
플러그 저항은 광전류가 작기 때문에 중요하지 않지만, 플러그의 크기는 화소 영역을 최소화하고 필(fill) 팩터를 최대화하기 위해 가능한 한 작아야 한다. 1 마이크론의 플러그 크기가 양호한 목표이지만, 플러그 컨택트의 깊이는 약 2 마이크론 정도가 되어야 한다. 여기 개시된 다중 이온주입 플러그는 폭보다 깊이가 깊은 플러그를 얻는 것을 가능케 한다.
이제 도 4C를 참조하면, 이온주입 마스킹층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. 약 50KeV의 에너지에서의 le17 인 이온주입(참조 번호 104로 표시됨) 및 활성화 시퀀스가 녹색 검출기에 대한 n-타입층을 형성하기 위해 수행된다. 이 마스킹층내의 제2의 더 작은 개구가 적색 검출기의 하부 캐소드에의 컨택트를 위한 플러그 컨택트 이온주입의 표면 영역(102)을 형성하도록 작용한다. 당업자는 이 이온주입이 후속되는 에피택셜층 증착 단계 이전에 격자 무결성(lattice integrity)을 복원하기 위해 활성화 구동을 요한다는 것을 알 것이다.
다음에, 에피택셜층(96)의 블랭킷 붕소 이온주입(106)이 수행된다. 이 이온주입은 후속되는 에피택셜층 증착 단계 동안 자동도핑에 저항하도록 작용한다. 이 이온주입은 또한 적색-광자-생성 캐리어가 위쪽으로 청색 검출기로 확산하지 못하도록 방지하는 약한 확산 배리어로서 작용하고 녹색 포토다이오드들을 분리시킨다. 이 블랭킷 이온주입(106)은 일반적으로 제1 에피택셜층(96)의 도핑 레벨의 3배 내지 100배 정도이어야 하며, 본 발명의 일 실시예에서는 약 le16이다. 당업자는 또한 녹색 포토다이오드 n-타입 영역을 형성하기 위한 p-타입 블랭킷 이온주입 및 n-타입 마스크된 이온주입의 순서가 반전될 수도 있고, 도핑 농도 사항은 적색 포토다이오드에 대해 전술한 것과 유사함을 알 것이다.
다음에, 도 4D를 참조하여, le15 p-타입 에피택셜 실리콘층(108)이 약 0.7 내지 1.0um의 두께로 성장한다. 그 후 이온주입 마스킹층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. 표준 CMOS n-웰 이온주입이 수행되어, 하부의 녹색 검출기의 캐소드(104)에 접촉하는 n-웰 영역(110), 저부의 적색 검출기의 캐소드(94)에 대한 플러그 컨택트(102)의 상부에 접촉하는 n-웰 영역(112)이 형성된다. n-웰 영역(110 및 112)은, 녹색 검출기의 캐소드(106) 및 적색 검출기의 캐소드(94)에 대한 플러그 컨택트를 포함하는 매립층들에 도달하기 위해 이중 이온주입을 요하며, 전형적인 CMOS n-웰 이온주입 에너지는, n-웰 영역(110 및 112)에서의 깊고 얕은 이온주입에 대해 각각 500KeV 및 1000KeV 정도이다.
이제 도 4E를 참조하면, 이온주입 마스킹층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. 그 후 CMOS p-웰 이온주입 단계가 수행되어 p-웰 영역(114)가 형성된다. 당업자가 알 수 있는 바와 같이, CMOS p-웰 이온주입 단계는 n-웰 대 n-웰 간격을 최소화하기 위해 이중 에너지 이온주입을 요할 것이다. 이들 p-웰 영역(80)은 적색 및 녹색 검출기 플러그의 컨택트간 및 화소들(가장 오른쪽 및 가장 왼쪽 p-웰 영역들) 간의 분리를 위한 것이다. 또한, 이 p-웰 이온주입은, 칩 상의 나머지 회로를 위한 NMOS 트랜지스터들이 형성될 웰을 형성하는 데 이용된다.
다음에, 이온주입 마스킹층(도시되지 않음)이 종래의 포토리소그래피 기술을 이용하여 적용된다. 그런 다음, 참조 번호 116에 도시된 저농도-도핑된-드레인 주입이 청색 검출기의 캐소드를 형성하기 위해 수행된다. 본 발명의 일 실시예에서, 이 마스킹 층 내의 다른 개구들은 적색 및 녹색 검출기들에 대한 깊은 컨택트 영역들의 표면 부분들을 형성하여, 위에 놓인 금속 상호접속 층에의 양호한 전기적 컨택트를 가능하게 한다. 대안적으로, 보다 고농도로 도핑된 n-타입 영역들이 별도의 프로세싱 단계에서 형성되어, 적색 및 녹색 검출기들에 대한 깊은 컨택트 영역들의 표면 부분들(118, 120)은 물론 청색 검출기에 대한 저농도로-도핑된-드레인 주입 내의 컨택트 영역을 형성할 수 있다. 도 4E에 도시된 예시적인 공정에 대한 옵션적인 대안으로서, 청색 검출기의 캐소드는 아래의 p-웰 (즉, 영역(114)의 확장)로 형성될 수 있다.
본 발명의 수직 필터 센서 그룹을 제조하기 위해 채택된 공정은 표준 CMOS 공정과 양립할 수 있다. 추가의 공정 단계들은 표준 CMOS 단계들 이전에 모두 수행되어, 상호 작용을 최소화한다.
BiCMOS에 종종 채택되는, 두 개의 에피텍셜 층들(96, 108)이 요구될 뿐만 아니라, 각 에피텍셜 성장 단계 이전에 하나씩 두 개의 여분의 이온주입 활성화 사이클이 요구된다. 당업자에게 자명한 바와 같이, 적색 검출기, 적색 컨택트 플러그, 및 녹색 검출기를 위한 n-타입 영역들(94, 98, 100, 102 및 104)을 이온주입하기 위한 공정에서 세 개의 여분의 마스크들이 요구된다. 이 공정은 적색 검출기 카운터도핑(92) 및 녹색 검출기 카운터도핑(106)을 포함하여 다섯 개의 여분의 이온주입을 필요로 한다(영역들(98, 100)이 따로따로 형성된다면, 여섯 개의 여분의 주입이 요구된다). 본 명세서에 개시된 신규한 구조를 제조하기 위해 위에서 설명한 마스킹, 이온주입, 드라이브-인 및 어닐링, 에피택셜 성장 제조 공정 단계들은 각각 다른 반도체 장치들을 제조하기 위한 반도체 프로세싱 기술 분야의 당업자들에게 공지되어 있다. 시간, 온도, 반응종 등과 같은 공정 파라미터들은 개개의 공정들 간에 달라지겠지만, 이러한 개개의 공정들에 사용하기 위해 공지되어 있다. 이와 같은 상세 내역들은 본 발명의 설명을 너무 복잡하게 만들고 본 발명을 불명료하게 할 염려가 있기 때문에 본 명세서에서 설명하지 않을 것이다.
본 명세서에 개시된 제조 공정은 여러가지 이점들이 있다. 이온주입 및 드라이브 웰들과 연관된 큰 규모의 측방향 확산이 없어서, 화소 영역이 더 작아진다. 매립된 층들에 접속하기 위해 필요한 수직의 플러그를 소형화할 수 있다.
큰 n-타입 또는 p-타입 분리 링들이 필요 없다. 오직 검출기 플러그 콘택트들만이 서로 그리고 다른 검출기들로부터 분리될 필요가 있다. 이것은 작은 센서 그룹 영역을 가능케 한다.
도시된 바와 같이, 6층 3-컬러 포토다이오드 구조는, BiCMOS 공정에서 종종 찾아볼 수 있는, 두 개의 에피택셜 층들을 사용한다. 실리콘 품질은 대체로 더 많은 에피텍셜 충들이 성장될수록 향상된다. 또한, 본 발명의 이 실시예에 따른 화소 판독 회로를 포함하는 센서 그룹은 임의의 BiCMOS 제조 설비에서 제조될 수 있다. 최상층들은 통상의 CMOS 공정을 사용하여 형성될 수 있다(즉, n+, n-웰, 및 p-웰). 또한, 본 명세서에서 기판으로 지칭되는 층 자체가 하부 기판 상에 형성된 에피텍셜 층일 수 있다.
이제 도 5를 참조하면, 이 도면은 본 발명에 따른 수직 컬러 필터 그룹들의 어레이의 2×2 부분(120)의 예를 나타낸다. 당업자는 도 5에 개시된 어레이 부분이 예시적인 것일 뿐이며, 임의의 사이즈의 어레이들이 본 발명의 교시내용을 이용하여 제조될 수 있다는 것을 자명하게 알 것이다. 도 5의 예시적인 어레이 예는 전송 트랜지스터를 포함하는 도 2에 도시된 바와 같은 저장 특징(storage feature)을 갖는 회로를 채용하며, 따라서 그 어레이에 이용되는 글로벌 전송 신호선을 포함한다. 당업자는 저장이 없이 따라서 전송 트랜지스터가 없이 도 2A 및 도 2B에 도시된 것과 유사한 회로를 채용한 어레이들도 본 발명의 범위 내에서 구상되고 그러한 어레이들은 전송 신호선을 포함하지 않을 것임을 알 수 있을 것이다.
당업자에 의해 예상될 수 있고, 도 3에 도시된 바와 같이, 어레이 내의 수직 컬러 필터 검출기 그룹들 모두에 대해 공통 RESET 및 XFR 라인들이 제공될 것이다. 현재 바람직하게는, 어레이 내의 각 행에 대해 개별적인 VSFD 라인이 제공되지만, 단일의 VSFD 노드를 갖는 본 발명의 실시예들도 구상된다. 어레이의 열(column) 내의 도 2A 내지 도 2C의 각 컬러에 대한 행 선택 트랜지스터의 소스는 그 열과 관련된 별개의 열선(column line)에 연결될 것이고, 어레이의 행 내의 각각의 수직 컬러 필터 검출기 그룹의 모든 컬러들에 대한 모든 행 선택 트랜지스터들의 게이트는 그 행과 관련된 행-선택 라인과 연결될 것이다.
도 5의 어레이의 2×2 부분(120)은 본 발명에 따른 수직 컬러 필터 검출기 그룹들의 두 개의 행들과 두 개의 열들을 포함한다. 제1 행은 수직 컬러 필터 검출기 그룹들(122-1, 122-2)을 포함한다. 제2 행은 수직 컬러 필터 검출기 그룹들(122-3, 122-4)을 포함한다. 제1 열은 수직 컬러 필터 검출기 그룹들(122-1, 122-3)을 포함한다. 제2 열은 수직 컬러 필터 검출기 그룹들(122-2, 122-4)을 포함한다.
제1 행-선택 라인(124-1)은 수직 컬러 필터 검출기 그룹들(122-1 및 122-2)의 행-선택 입력(행-선택(LOW-SELECT))에 접속된다. 제1 행-선택 라인(124-2)은 수직 컬러 필터 검출기 그룹들(122-3 및 122-4)의 행-선택 입력(행-선택)에 접속된다. 제1 및 제2 행 선택 라인은 본 기술분야에서 공지된 바와 같이 행 디코더(row decoder)(도시하지 않음)로부터 구동될 수 있다.
세 개의(청색, 녹색, 적색) 열 출력(COLUMN OUT) 라인들(126-1)의 제1 세트는 수직 컬러 필터 검출기 그룹들(122-1 및 122-3)의 출력에 접속된다. 세 개의 열 출력 라인들(126-2)의 제1 세트는 수직 컬러 필터 검출기 그룹들(122-2 및 122-4)의 출력에 접속된다. 제1 및 제2 열 출력 라인 세트들은 본 기술분야에서 공지된 바와 같이 열 판독 회로들(column readout circuits)(도시하지 않음)의 세트들에 결합된다.
글로벌 리셋 라인(128)은 모든 수직 컬러 필터 검출기 그룹들(122-1 내지 122-4)의 리셋(R) 입력에 접속된다. 제1 VSFD 라인(130-1)은 어레이의 제1 행의 수직 컬러 필터 그룹들(122-1 및 122-2)의 VSFD 입력에 접속된다. 제2 VSFD 라인(130-2)은 어레이의 제2 행의 수직 컬러 필터 검출기 그룹들(122-3 및 122-4)의 VSFD 입력에 접속된다. 글로벌 XFR 라인(132)은 모든 수직 컬러 필터 검출기 그룹들(122-1 내지 122-4)의 XFR 입력에 접속된다.
글로벌 PIX-VCC 라인(134)은 모든 수직 컬러 필터 검출기 그룹들(122-1 내지 122-4)의 PIX-VCC 입력에 접속된다. 다르게는, 다수의 PIX-VCC 라인들(각 열마다 하나)이 제공될 수 있다.
이제 도 6(a)를 참조하면, 본 발명의 도 2C에 도시된 수직 컬러 필터 검출기 그룹들의 실시예의 동작을 예시하는 타이밍도를 도시하고 있다. 초기에, RESET 신호는 하이로 어서트(assert)된다. 리셋 트랜지스터들(54b, 54g, 54r)의 드레인은 0 볼트로부터 전압 PIX-VCC로 승압된다. 이 동작은 각 포토다이오드의 캐소드에 전위 PIX-VCC를 가함으로써 어레이 내의 모든 수직 컬러 필터 검출기 그룹을 리셋시킨다. 도 6(a)에 도시된 본 발명의 수직 컬러 필터 검출기 그룹들을 동작시키는 하나의 방법에 따르면, 전압 PIX-VCC는 초기에 로우 레벨(예컨대, 0 볼트로)에 있고, RESET은 하이 레벨에 있어 어레이 내의 모든 포토다이오드의 캐소드 전압을 로우 값으로 리셋시켜 신속히 이들 상태를 균등하게 한다. 그 후 전압 PIX-VCC를 소정의 시간(바람직하게는 수 밀리초 정도)동안 증가시키는(예컨대, 약 2 볼트로) 반면 RESET 신호는 여전히 어서트되어 모든 수직 컬러 필터 검출기 그룹들의 포토다이오드가 약 1.4 볼트로 충전되게 한다. 포토다이오드 캐소드들에서의 블랙 레벨은 따라서 리셋 트랜지스터로부터의 용량성 턴오프 과도 상태(capacitive turn-off transient) 동안 조금 작은 PIX-VCC로 설정된다.
RESET 신호가 디어서트(de-assert)되고 포토인테그레이션(photointegration)이 시작되면, 포토다이오드 캐소드에 전하가 축적된다. 소스-폴로워 트랜지스터들(56b, 56g, 56r)의 소스의 전압은 그들의 게이트 전압을 따른다. 전송 트랜지스터들(59b, 59g, 59r)을 채용하는 본 발명의 실시예들에서는, XFR 신호가 리셋 주기와 인테그레이션 주기의 전체에 걸쳐 어서트되고 도 6(a)에 도시된 바와 같이 디어서트되어 인테그레이션 주기를 끝낸다. XFR 신호의 로우 레벨은 바람직하게는 0 혹은 약 -0.2 볼트와 같은 약간 음의 전압으로 설정되어 전송 트랜지스터들(59b, 59g, 59r)을 완전히 턴오프시킨다.
화소 센서를 판독하기 위해, 소스-폴로워 트랜지스터들(56b, 56g, 56r)의 드레인은 전압 VSFD로 구동되고, 트랜지스터들(59b, 59g, 59r)을 포함하는 어레이의 행에 대한 행-선택 신호가 어서트되고, 그에 따라 출력 신호가 열 출력 라인으로 전달된다. VSFD 신호의 어서트 타이밍은, 도 6(a)에 도시된 바와 같이 행-선택 신호가 디어서트된 후까지 하이로 유지되어야 하는 것 외에는 엄격하지 않다. 2000년 2월 14일에 출원된 동시 계류중인 출원 제09/492,103호(참조 번호 FOV-038)에 개시된 바와 같이, VSFD가 먼저 상승하면 행-선택 신호의 상승 에지에서의 전압 기울기를 제한하는 것이 유리할 것이다.
이제 도 6(b)를 참조하면, 도 2B의 센서 그룹 구현예를 동작시키는 하나의 방법을 도시하는 타이밍도가 도시되어 있다. 리셋 동작은 도 6(a)와 관련하여 기술된 바와 같이 진행된다. 리셋이 하강하고 난 후, 노출이 시작될 수 있다. 그러나, XFR 스위치가 없으면 능동 화소 센서는 전자 셔터 능력을 갖지 못하므로, 이 경우는 기계적 셔터가 노출을 제어하는 데 사용될 수 있다. 따라서, 셔터가 광이 센서에 입사하게 하는 시간을 표시하는 셔터(SHUTTER) 신호가 도시되어 있다. 셔터가 닫힌 후에, 리셋 신호는 도 6(a)에 도시된 바와 같이 재어서트(re-assert)되지 않는데, 그 이유는 판독 후까지 포토다이오드 캐소드들에 그 신호가 저장되어 있을 필요가 있기 때문이다. 행-선택과 VSFD를 사용한 판독은 도 6(a)와 관련하여 기재한 바와 같이 동작한다. 판독이 끝난 후에, PIX-VCC와 리셋은 다시 초기 상태로 순환될 수 있다.
본 기술분야에서 공지된 바와 같이, 3 트랜지스터 능동 화소 센서를 동작시켜 셔터의 필요성을 회피하는 다른 방법들이 있다.
도 6(a)와 6(b)에 도시된 제어 신호들은 종래의 타이밍과 제어 로직을 이용하여 생성될 수 있다. 타이밍 및 제어 로직 회로의 구성은 본 발명의 특정 실시예에 따라 좌우되겠지만, 어느 경우이든 종래의 회로일 것이고, 일단 본 발명의 특정 실시예가 선택되면, 해당 회로에 대한 특정 설계는, 도 6(a) 및 6(b)를 살펴본 당업자에게는 대단치 않은 작업일 것이다.
본 발명의 실시예 및 응용들이 도시되고 기술되었지만, 본 명세서의 발명 사상을 벗어나지 않고 상술한 것보다 많은 변형예들이 가능하다는 것을 당업자는 자명하게 알 것이다. 따라서, 본 발명은 첨부된 특허청구범위의 사상 내에서만 제한되고 그를 제외하고 달리 제한되어서는 안 될 것이다.

Claims (42)

  1. 반도체 기판상에 형성되고, 적어도 3개의 검출기층을 포함하며, 상기 적어도 3개의 검출기층은 제1 극성의 광-생성 캐리어를 수집하도록 구성되고, 상기 적어도 3개의 검출기층은 반대 극성의 광-생성 캐리어를 수집하여 전도시키도록(conduct away) 구성된 추가의 개재하는 기준층들(additional intervening reference layers)에 의해 분리되며, 상기 적어도 3개의 검출기층은 실질적으로 서로간에 수직으로 정렬되어 배치되고, 반도체 기판 내의 깊이의 함수로서의 분광 감도를 갖는 수직 컬러 필터 검출기 장치.
  2. 제1항에 있어서,
    상기 적어도 3개의 검출기층의 각각에 결합된 개개의 능동 화소 센서 판독 회로를 더 포함하는 수직 컬러 필터 검출기 장치.
  3. 제1항에 있어서,
    상기 적어도 3개의 검출기층은, 상기 제1 극성의 광-생성 캐리어를 수집하도록 도핑에 의해 형성되고, 상기 복수의 기준층은, 상기 반대 극성의 광 생성 캐리어를 수집하여 전도시키도록 도핑에 의해 형성되는 수직 컬러 필터 검출기 장치.
  4. 제3항에 있어서,
    상기 적어도 3개의 검출기층의 도핑 및 상기 복수의 기준층의 도핑은 상기 검출기층들과 상기 기준층들 중의 인접한 층들 간에 접합 분리가 생기도록 하는 수직 컬러 필터 검출기 장치.
  5. 제3항에 있어서,
    상기 제1 극성의 광-생성 캐리어는 음의 전자이고, 상기 반대 극성의 광-생성 캐리어는 양의 정공인 수직 컬러 필터 검출기 장치.
  6. 제1항에 있어서,
    각각의 검출기 장치는, 반도체의 표면의 청색-감광 n-타입 층의 청색 광검출기, 상기 반도체의 제1 깊이에 배치된 녹색-감광 n-타입층의 녹색 광검출기, 및 상기 반도체의 상기 제1 깊이보다 깊은 제2 깊이에 배치된 적색-감광 n-타입층의 적색 광검출기를 포함하는 수직 컬러 필터 검출기 장치.
  7. 제6항에 있어서,
    상기 청색-감광 n-타입층 아래에 기준층이 배치되고,
    상기 녹색-감광 n-타입층 및 상기 적색-감광 n-타입층의 위와 아래에 기준층들이 배치되는 수직 컬러 필터 검출기 장치.
  8. 제6항에 있어서,
    상기 청색-감광 n-타입층에 결합된 청색 능동 화소 센서 회로;
    상기 녹색-감광 n-타입층에 결합된 녹색 능동 화소 센서 회로; 및
    상기 적색-감광 n-타입층에 결합된 적색 능동 화소 센서 회로를 더 포함하는 수직 컬러 필터 검출기 장치.
  9. 제8항에 있어서,
    어레이 내에 배치되고, 어레이의 열(column)과 관련되며,
    상기 청색 능동 화소 센서 회로는 상기 열과 관련된 청색 출력선에 결합된 출력을 갖고;
    상기 녹색 능동 화소 센서 회로는 상기 열과 관련된 녹색 출력선에 결합된 출력을 갖고;
    상기 적색 능동 화소 센서 회로는 상기 열과 관련된 적색 출력선에 결합된 출력을 갖는 수직 컬러 필터 검출기 장치.
  10. 제1항에 있어서,
    상기 검출기층들 중 가장 낮은 검출기층 아래의 층 내에 배치된 확산 배리어 영역을 더 포함하는 수직 컬러 필터 검출기 장치.
  11. 제1항에 있어서,
    상기 검출기층들 중 두번째로 낮은(second lowest) 검출기층 아래의 층 내에 배치된 확산 배리어 영역을 더 포함하는 수직 컬러 필터 검출기 장치.
  12. 제1항에 있어서,
    상기 검출기층들 중 가장 낮은 층 아래 층에 배치된 확산 배리어 영역; 및
    상기 검출기층들 중 두번째로 낮은 층 아래 층에 배치된 확산 배리어 영역을 더 포함하는 수직 컬러 필터 검출기 장치.
  13. 반도체 기판상에 형성되고, 적어도 6개 층의 교대되는 p-타입 및 n-타입 도핑 영역을 포함하며, 상기 도핑 영역들 중의 인접한 영역들 간에 형성된 PN 접합들은, 상기 적어도 6개 층의 상부 표면으로부터의 접합 깊이의 함수인 분광 감도를 갖는 포토다이오드들로 동작하고, 상기 도핑 영역들 중의 제1 교대 영역들은 실질적으로 서로간에 수직으로 정렬되어 배치되어 광-생성 캐리어를 수집하는 검출기 영역들로 작용하며, 검출기 영역들이 아닌 상기 도핑 영역들 중의 제2 교대 영역들은 기준 전위에 결합된 기준 영역들로 작용하는 수직 컬러 필터 검출기 장치.
  14. 제13항에 있어서,
    상기 검출기 영역들은 n-타입 도핑 영역들을 포함하고,
    상기 기준 영역들은 p-타입 도핑 영역들을 포함하며,
    상기 기준 전위는 접지인 수직 컬러 필터 검출기 장치.
  15. 제14항에 있어서,
    청색 검출기 영역이 상기 적어도 6개 층의 상부 표면에 제1 n-타입층을 포함하고,
    녹색 검출기 영역이 상기 제1 n-타입층의 아래에 배치된 제2 n-타입층을 포함하고,
    적색 검출기 영역이 상기 제2 n-타입층 아래에 배치된 제3 n-타입층을 포함하는 수직 컬러 필터 검출기 장치.
  16. 제15항에 있어서,
    상기 청색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 최상부 표면으로부터 약 0.05 마이크론에서 약 0.5 마이크론 사이의 깊이에 위치하고,
    상기 녹색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 상기 최상부 표면으로부터 약 0.5 마이크론에서 약 1.5 마이크론 사이의 깊이에 위치하며,
    상기 적색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 상기 최상부 표면으로부터 약 1.5 마이크론에서 약 3.5 마이크론 사이의 깊이에 위치하는 수직 컬러 필터 검출기 장치.
  17. 제15항에 있어서,
    상기 청색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 최상부 표면으로부터 약 0.3 마이크론 깊이에 위치하고,
    상기 녹색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 상기 최상부 표면으로부터 약 1.0 마이크론 깊이에 위치하며,
    상기 적색 검출기 영역의 바닥 표면은, 상기 제1 n-타입 반도체층의 상기 최상부 표면으로부터 약 2.5 마이크론 깊이에 위치하는 수직 컬러 필터 검출기 장치.
  18. 제15항에 있어서,
    상기 청색 검출기 영역에 결합된 청색 능동 화소 센서 회로와,
    상기 녹색 검출기 영역에 결합된 녹색 능동 화소 센서 회로와,
    상기 적색 검출기 영역에 결합된 적색 능동 화소 센서 회로를 더 포함하는 수직 컬러 필터 검출기 장치.
  19. 제18항에 있어서,
    상기 청색, 녹색, 및 적색 화소 센서 회로 각각은,
    그 대응하는 검출기 영역에 결합된 소스, 리셋 신호선에 결합된 게이트 및 리셋 기준 전위에 결합된 드레인을 갖는 리셋 트랜지스터;
    그 대응하는 검출기 영역에 결합된 게이트, 드레인 전원 전위에 결합된 드레인, 및 소스를 갖는 소스-폴로워 트랜지스터; 및
    상기 소스-폴로워 트랜지스터의 소스에 결합된 드레인, 열 출력선(column output line)에 결합된 소스, 및 행-선택(row-select) 신호선에 결합된 게이트를 갖는 행-선택 트랜지스터를 포함하는 수직 컬러 필터 검출기 장치.
  20. 제18항에 있어서,
    상기 청색, 녹색 및 적색 화소 센서 회로 각각은,
    그 대응하는 검출기 영역에 결합된 소스, 리셋 신호선에 결합된 게이트 및 리셋 기준 전위에 결합된 드레인을 갖는 리셋 트랜지스터;
    상기 리셋 트랜지스터의 소스에 결합된 드레인, 전송 신호선에 결합된 게이트 및 소스를 갖는 전송 트랜지스터;
    상기 전송 트랜지스터의 소스에 결합된 게이트, 드레인 전원 전위에 결합된 드레인, 및 소스를 갖는 소스-폴로워 트랜지스터; 및
    상기 소스-폴로워 트랜지스터의 소스에 결합된 드레인, 열 출력선에 결합된 소스, 및 행-선택 신호선에 결합된 게이트를 갖는 행-선택 트랜지스터를 포함하는 수직 컬러 필터 검출기 장치.
  21. 제1 도전형의 반도체 기판상에 형성된 수직 컬러 필터 검출기 장치에 있어서,
    상기 기판 내에 형성된 상기 제1 도전형과 반대의 제2 도전형의 제1 웰;
    상기 반도체 기판의 상부 표면 위에 형성된 상기 제1 도전형의 제1 에피택셜층;
    상기 제1 웰과 실질적으로 수직으로 정렬하여 상기 제1 에피택셜층에 형성된 상기 제2 도전형의 제2 웰;
    상기 제1 에피택셜층의 상부 표면 위에 형성된 상기 제1 도전형의 제2 에피택셜층; 및
    상기 제1 웰과 실질적으로 수직으로 정렬되어 상기 제2 에피택셜층에 형성된 상기 제2 도전형의 얕은(shallow) 확산층을 포함하고,
    상기 기판 및 상기 제1 및 제2 에피택셜층은 기준 전위에 결합되는 수직 컬러 필터 검출기 장치.
  22. 제21항에 있어서,
    상기 제1 및 제2 에피택셜층을 통해 형성되고, 상기 제1 웰과 상기 제2 에피택셜층의 상부 표면간에 전기적 접촉을 형성하는 상기 제2 도전형의 적색 컨택트 영역 - 상기 적색 컨택트 영역은 폭보다 높이가 큼 -; 및
    상기 제2 에피택셜층을 통해 형성되고, 상기 제2 웰과 상기 제2 에피택셜층의 상부 표면간에 전기적 접촉을 형성하는 상기 제2 도전형의 녹색 컨택트 영역을 더 포함하는 수직 컬러 필터 검출기 장치.
  23. 제22항에 있어서,
    상기 제1 도전형은 p-타입이고, 상기 제2 도전형은 n-타입인 수직 컬러 필터 검출기 장치.
  24. 제21항에 있어서,
    상기 기준 전위는 접지인 수직 컬러 필터 검출기 장치.
  25. 제21항에 있어서,
    상기 얕은 확산층의 바닥 표면은, 상기 제2 에피택셜층의 최상부 표면으로부터 약 0.05 마이크론에서 약 0.5 마이크론 사이의 깊이에 위치하고,
    상기 제2 웰의 바닥 표면은, 상기 제2 에피택셜층의 상기 최상부 표면으로부터 약 0.5 마이크론에서 약 1.5 마이크론 사이의 깊이에 위치하며,
    상기 제1 웰의 바닥 표면은, 상기 제2 에피택셜층의 상기 최상부 표면으로부터 약 1.5 마이크론에서 약 3.5 마이크론 사이의 깊이에 위치하는 수직 컬러 필터 검출기 장치.
  26. 제21항에 있어서,
    상기 얕은 확산층의 바닥 표면은, 상기 제2 에피택셜층의 최상부 표면으로부터 약 0.3 마이크론 깊이에 위치하고,
    상기 제2 웰의 바닥 표면은, 상기 제2 에피택셜층의 상기 최상부 표면으로부터 약 1.0 마이크론 깊이에 위치하며,
    상기 제1 웰의 바닥 표면은, 상기 제2 에피택셜층의 상기 최상부 표면으로부터 약 2.5 마이크론 깊이에 위치하는 수직 컬러 필터 검출기 장치.
  27. 제22항에 있어서,
    상기 얕은 확산층에 결합된 청색 능동 화소 센서 회로;
    상기 제2 웰에 결합된 녹색 능동 화소 센서 회로; 및
    상기 제1 웰에 결합된 적색 능동 화소 센서 회로를 더 포함하는 수직 컬러 필터 검출기 장치.
  28. 제27항에 있어서,
    상기 청색, 녹색, 및 적색 능동 화소 센서 회로 각각은,
    상기 제1 및 제2 웰 중의 하나 및 그것의 컬러와 관련된 상기 얕은 확산층에 결합된 소스, 리셋 신호선에 결합된 게이트, 및 리셋 기준 전위에 결합된 드레인을 갖는 리셋 트랜지스터;
    상기 제1 및 제2 웰 중의 하나 및 그것의 컬러와 관련된 상기 얕은 확산층에 결합된 게이트, 드레인 전원 전위에 결합된 드레인, 및 소스를 갖는 소스-폴로워 트랜지스터; 및
    상기 소스-폴로워 트랜지스터의 소스에 결합된 드레인, 열 출력선에 결합된 소스, 및 행-선택 신호선에 결합된 게이트를 갖는 행-선택 트랜지스터를 포함하는 수직 컬러 필터 검출기 장치.
  29. 제27항에 있어서,
    상기 청색, 녹색 및 적색 능동 화소 센서 회로 각각은,
    상기 제1 및 제2 웰 중의 하나 및 그것의 컬러와 관련된 상기 얕은 확산층에 결합된 소스, 리셋 신호선에 결합된 게이트, 및 리셋 기준 전위에 결합된 드레인을 갖는 리셋 트랜지스터;
    상기 리셋 트랜지스터의 소스에 결합된 드레인, 전송 신호선에 결합된 게이트 및 소스를 갖는 전송 트랜지스터;
    상기 전송 트랜지스터의 소스에 결합된 게이트, 드레인 전원 전위에 결합된 드레인, 및 소스를 갖는 소스-폴로워 트랜지스터; 및
    상기 소스-폴로워 트랜지스터의 소스에 결합된 드레인, 열 출력선에 결합된 소스, 및 행-선택 신호선에 결합된 게이트를 갖는 행-선택 트랜지스터를 포함하는 수직 컬러 필터 검출기 장치.
  30. 수직 컬러 필터 검출기 그룹을 제조하는 방법에 있어서,
    제1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판 내에 상기 제1 도전형과 반대되는 제2 도전형의 제1 웰을 형성하는 단계;
    상기 제1 웰 및 상기 반도체 기판 위에 상기 제1 도전형의 제1 에피택셜층을 형성하는 단계;
    상기 제1 에피택셜층 내에 제1 컨택트 플러그의 하부를 상기 제1 웰과 접촉하도록 형성하는 단계;
    상기 제1 에피택셜층 내에 상기 제2 도전형의 제2 웰을 상기 제1 웰과 실질적으로 수직으로 정렬하여 형성하는 단계;
    상기 제2 웰 및 상기 제1 에피택셜층 위에 상기 제1 도전형의 제2 에피택셜층을 형성하는 단계;
    상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상부 및 제2 컨택트 플러그를 형성하는 단계 - 상기 제1 컨택트 플러그의 상부는 상기 제1 에피택셜층내의 상기 제1 컨택트 플러그의 하부와 접촉하고, 상기 제2 컨택트 플러그는 상기 제2 웰과 접촉함 -; 및
    상기 제2 에피택셜층 내에 상기 제2 도전형의 얕은 확산층을 상기 제1 웰과 실질적으로 수직으로 정렬하여 형성하는 단계
    를 포함하는 방법.
  31. 제30항에 있어서,
    상기 제1 에피택셜층 내에 상기 컨택트 플러그의 상기 하부를 형성하는 단계는 상이한 에너지로 다중의 이온주입을 수행하는 단계를 포함하는 방법.
  32. 제31항에 있어서,
    상기 다중의 이온주입 중 적어도 하나는 상기 제2 웰을 형성하는 단계와 동시에 수행되는 방법.
  33. 제30항에 있어서,
    상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 상부 및 상기 제2 컨택트 플러그를 형성하는 단계는 단일의 이온주입을 수행하는 단계를 포함하는 방법.
  34. 제30항에 있어서,
    상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 상부 및 상기 제2 컨택트 플러그를 형성하는 단계는 다중의 이온주입을 수행하는 단계를 포함하는 방법.
  35. 제30항에 있어서,
    상기 제1 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 하부를 형성하는 단계와, 상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 상부를 형성하는 단계는, 상기 제1 및 제2 에피택셜층을 통해 실질적으로 폭보다 높이가 큰 컨택트 플러그를 형성하는 단계를 포함하는 방법.
  36. 제35항에 있어서,
    상기 제1 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 하부를 형성하는 단계와, 상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 상부를 형성하는 단계는, 상기 제1 및 제2 에피택셜층을 통해 높이가 폭의 적어도 두 배인 컨택트 플러그를 형성하는 단계를 포함하는 방법.
  37. 제30항에 있어서,
    상기 얕은 확산층을 형성하는 단계는 저농도 도핑 드레인 영역을 형성하는 단계를 포함하는 방법.
  38. 제30항에 있어서,
    상기 제2 에피택셜층에 NMOS 및 PMOS 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  39. 수직 컬러 필터 검출기 그룹을 제조하는 방법에 있어서,
    제1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판 내에 상기 제1 도전형과 반대되는 제2 도전형의 제1 웰을 형성하는 단계;
    상기 제1 웰 및 상기 반도체 기판 위에 상기 제1 도전형의 제1 에피택셜층을 형성하는 단계;
    상기 제2 도전형의 원자를 처음에 제1 에너지 레벨로 이온주입한 후, 상기 제2 도전형의 원자를 두번째로 상기 제1 에너지 레벨과 다른 제2 에너지 레벨로 이온주입함으로써 상기 제1 에피택셜층 내에 제1 컨택트 플러그의 하부를 상기 제1 웰과 접촉하도록 형성하는 단계;
    상기 제1 에피택셜층 내에 상기 제2 도전형의 제2 웰을 상기 제1 웰과 실질적으로 수직으로 정렬하여 형성하는 단계;
    상기 제1 에피택셜층 및 상기 제2 웰 위에 상기 제1 도전형의 제2 에피택셜층을 형성하는 단계;
    상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상부 및 제2 컨택트 플러그를 형성하는 단계 - 상기 제1 컨택트 플러그의 상부는 상기 제1 에피택셜층내의 상기 제1 컨택트 플러그의 하부와 접촉하고, 상기 제2 컨택트 플러그는 상기 제2 웰과 접촉함 -; 및
    상기 제2 에피택셜층 내에 상기 제2 도전형의 얕은 확산층을 상기 제1 웰과 실질적으로 수직으로 정렬하여 형성하는 단계
    를 포함하는 방법.
  40. 제39항에 있어서,
    상기 제1 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 하부를 형성하는 단계와, 상기 제2 에피택셜층 내에 상기 제1 컨택트 플러그의 상기 상부를 형성하는 단계는, 상기 제1 및 제2 에피택셜층을 통해 실질적으로 폭보다 높이가 큰 컨택트 플러그를 형성하는 단계를 포함하는 방법.
  41. 제39항에 있어서,
    상기 얕은 확산층을 형성하는 단계는 저 농도 도핑 드레인 영역을 형성하는 단계를 포함하는 방법.
  42. 제39항에 있어서,
    상기 제2 에피택셜층에 NMOS 및 PMOS 트랜지스터를 형성하는 단계를 더 포함하는 방법.
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