JP2004510355A - 垂直型カラーフィルタ検出器群及びアレイ - Google Patents
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Abstract
本発明に係る半導体基板上に形成された垂直型カラーフィルタ検出器群であって、ｐ型ドープ層とｎ型ドープ層とが交互の少なくとも６層を備え、前記のドープ領域の隣接領域間に形成されたＰＮ接合は少なくとも６層の上面からの接合深さに依存するスペクトル感度を有するフォトダイオードとして作用し、前記の交互のドープ領域のうちの第１のものは実質的に垂直方向に並置しかつ光生成キャリヤを収集する検出器領域として作用し、検出器領域でない前記の交互のドープ領域のうちの第２のものは基準電位に接続された基準領域として作用する。各検出器群は、半導体の表面の青色感知ｎ型層に青色検出器を、前記半導体の第１の深さに配置する緑色感知ｎ型層に緑色検出器を、前記半導体の前記第１の深さより深い第２の深さに配置する赤色感知ｎ型層に赤色検出器を含む。半導体の表面の前記青色感知ｎ型層はその下に基準層を有してもよく、他方、緑色感知ｎ型層及び前記赤色感知ｎ型層はその上方及び下方に基準層を備えてもよい。アクティブ画素センサ回路の３セットは、３つのアクティブ画素センサが垂直型カラーフィルタ検出器群の３つの同じ位置の検出器群を用いて形成されるように３つの検出器層に接続する。
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブ画素センサに関するものである。本発明は特に、光を鉛直に彩色的にフィルタリングし、同じ位置で多数の波長域を感知するように半導体材料を使用するフルカラー検出器群とアレイとに関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ＭＯＳアクティブ画素センサは従来公知である。多重波長アクティブ画素センサも従来公知である。多重波長アクティブ画素センサの一のタイプは、半導体表面における若しくは表面近傍のパターンにおいて水平に設置された赤色、緑色、青色用のセンサを備える。色重なり（カラーオーバーレイ）フィルターを用いて、赤色、緑色及び青色用のセンサの間で色選択性を生じる。このようなセンサは、これらのセンサが面において傾いているので、一画素に対して比較的大きな面積を占めるという血痰がある。
【０００３】
他のタイプの多重波長垂直画素センサは、垂直配向の配置において一以上のセンサを用いる。可視及び赤外の放射線を検知する初期の多重波長垂直画素センサは、カー（Ｃａｒｒ）の米国特許第４，２３８，７６０号明細書に開示されており、それにおいては、表面のｎ型エピタキシャル領域の第１のダイオードは可視光に対するものであり、その下のｎ型基板の第２の埋め込まれた領域は赤外光に対するものである。埋込フォトダイオードに対する接触（コンタクト）は、バイポーラＩＣ製造に共通でかつＲＣＳ縮小に対する被膜下の拡散（ｄｉｆｆｕｓｉｏｎ−ｕｎｄｅｒ−ｆｉｌｍ）のコレクター接触拡散と同様の深い（ディープ）拡散プロセスを用いて行われる。開示された装置は、４ミル角のサイズを有する。赤外ダイオードの埋込ｐ型領域に接触させるためにＶ溝ＭＯＳトランジスタを利用する実施形態のものもある。
【０００４】
カー特許で開示された装置は複数の欠点を有し、最も顕著なものは、面積が大きいことであり、そのため、現在のイメージングシステムのイメージセンサの密度要件としては不適当である。埋込型赤外線感知ダイオードにコンタクトを形成するのに用いられる技術は、現在のイメージング技術を３色センサーに適用あるいは延長することは適切ではない。
【０００５】
３色可視光用の従来の垂直型画素センサ群の中の特別な例がメリル（Ｍｅｒｒｉｌｌ）の米国特許第５，９６５，８７５号明細書に開示されており、それは、青色、緑色、赤色敏感ＰＮ接合が半導体基板の表面の下方に異なる深さで配置されている三重井戸ＣＭＯＳ製法を用いた構成である。
【０００６】
従来の３色センサ群は密なイメージングアレイの製造を可能にする。というのは、３色がイメージ面のほぼ同じ領域に亘って感知されるからである。しかしながら、この構成は複数の欠点を有する。第１に、この画素センサ群は、逆極性の中央緑色感知ＰＮ接合を用い、変形回路若しくは電圧範囲を必要とし、緑色チャネルを感知し読み出すために通常のＮＭＯＳトランジスタに加えてＰＭＯＳトランジスタを含むことにもなる。この条件は、センサ領域を増大し、アレイ型の基板回路を複雑にするため不都合である。
【０００７】
さらに、メリル特許の技術を用いて製造されたイメージングアレイは、センサ群画素領域内の環状ｎ型井戸分離リングの使用が必要となる。このような分離リングはアレイにおいて大きな画素領域を使用することになる。
【０００８】
さらに、３個のフォトダイオードの接合深さは、青色、緑色及び赤色フォトンの吸収深さに最適に合致するわけでないので、そのため、フィルター交差点の不適切と緑色フィルタの選択性の悪さを招く。
【０００９】
さらにまた、３色フォトダイオードは互いに接触する。その結果、イメージの遅れの可能性生じたり、制御回路の追加が必要になったりする。
【００１０】
【課題を解決するための手段】
本発明による垂直型カラーフィルター群は半導体基板上に形成されテイルと共に、第１の極性の光生成キャリヤ好適には負の電子を収集するために、ドーピング及び／又はバイアシングによって形成され、かつ、逆の極性の光生成キャリヤ好適には正の正孔を収集し伝導させるために形成された他の挿入（介在）基準（参照）層により分離された複数の検出層を備える。検出層は、半導体基板の異なる深さとドーピングレベルとバイアシング条件とに基づく異なるスペクトル感度を有する。検出層はそれぞれ、アクティブ画素センサ読出回路に接続されている。このような検出器群の一実施例では、各センサ群は、半導体表面には青色光検出器（フォトディテクタ）ｎ型層を、半導体のそれにより深くには緑色光検出器ｎ型層を、半導体の最も深くには赤色検出器ｎ型層を備える。半導体表面の青色光検出器ｎ型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。３セットのアクティブ画素センサ回路は、３個のアクティブ画素センサが垂直型カラーフィルタ検出器群の３個の同一場所に配置された光検出器群を用いて形成されるように、３個の検出器層に結合される。
【００１１】
一の実施例では、垂直型カラーフィルタ検出器群は半導体基板上に形成されていると共に、ｐ型ドーピング領域とｎ型ドーピング領域とが交互の少なくとも６層を備えている。層のうちの一つは基板そのものであってもよい。層間のＰＮ接合は、半導体において光の波長に対する吸収深さに依存するスペクトル感度を有する光ダイオードとして作用する。交互の層、好適にはｎ型（ｐ型でもよいが）は光生成キャリヤを収集する検出器層である一方、挿入層、好適には好適にはｐ型（ｎ型でもよいが）は基準層であり、グランド（接地）として基準（参照）電位に共通に接続される。検出器層がｎ型層である実施形態では、各検出器群は、半導体表面には青色光検出器ｎ型層を、半導体のそれにより深くには緑色光検出器ｎ型層を、半導体の最も深くには赤色検出器ｎ型層を備える。半導体表面の青色光検出器ｎ型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。３セットのアクティブ画素センサ回路は、３個のアクティブ画素センサが垂直型カラーフィルタ検出器群の３個の同一場所に配置された光検出器群を用いて形成されるように、３個の検出器層に結合される。この開示から、当業者であれば、他の層（すなわち、固有層）が少なくとも６つの層の間に配置された構造に想到するだろう。
【００１２】
本発明の他の態様では、本発明の垂直型カラーフィルタ画素センサを製造する方法が開示される。
【００１３】
【発明の実施の形態】
当業者であれば、本発明の以下の詳細な説明が単に例示に過ぎず、限定的なｋものでないことを理解するだろう。当業者は、この開示によって容易に本発明の他の実施形態に想到するだろう。
【００１４】
本発明の垂直型カラーフィルタ検出器群は、エピタキシャル堆積法を含む追加的なフロントエンド（前端）プロセス段階を犠牲にして従来技術の問題を解決する。ここに記載するフォトダイオードは、２０００年０．１８μｍプロセスを用いて５０％使用を有する７μｍ×７μｍ画素を可能にする。
【００１５】
図１に示した断面図は、メリルの米国特許第５，９６５，８７５号明細書に開示されたタイプの従来技術の垂直型カラーフィルタ群１０を示す。図１は、青色、緑色及び赤色センサが、上にイメージャーが形成された半導体基板１２の表面の下方に異なる深さで配置された、３重井戸（ｔｒｉｐｌｅ−ｗｅｌｌ）法で形成された垂直型カラーフィルタ検出器群構造を示している。図１の例から明らかなように、赤色フォトダイオードはｐ型基板とｎ型井戸１４との間に接合を備え、緑色フォトダイオードはｎ型井戸１４とｐ型井戸１６との間に接合（ジャンクション）を備え、赤色フォトダイオードはｐ型井戸１６と低（軽）ドープドレインインプラント１８との間に接合を備える。光電流は、図において電流計２０，２２及び２４でそれぞれ示した赤色、緑色及び青色フォトダイオードで感知される。
【００１６】
当業者に理解されるように、図１の垂直型カラーフィルタ画素センサのフォトダイオードは互いに直列に接続され、逆の極性を有する。フォトダイオード構造は、使用されるトランジスタ回路を複雑にする。
【００１７】
図２Ａに示したように、本発明の一の実施形態の垂直型カラーフィルタ検出器群３０は、ｐ型半導体基板３２上に形成され断面図で図示した６層構造である。このタイプの垂直型カラーフィルタ検出器群は、基板ポテンシャルに全てが接続されたｐ型領域によって垂直に分離された３個のｎ型フォトダイオードを有する。本発明の垂直型カラーフィルタ検出器群は多くの異なる製法で形成でき、図２Ａは単に一般的に示したものである。
【００１８】
図２Ａで示した垂直型カラーフィルタ検出器群は、青色、緑色及び赤色フォトダイオードセンサが半導体構造の表面の下方の異なる深さに配備された６層構造を備える。図１の垂直型カラーフィルタ画素センサと異なるのは、余分の層の付加によって、青色、緑色及び赤色の光電流信号が全て３個の分離されたフォトダイオードセンサのｎ型カソードからとられるところである。これは図２Ａで示したのと同じ垂直型カラーフィルタ検出器群を示した図２Ｂで図示しているように、フォトダイオードが半導体ダイオードの記号で示している。
【００１９】
図２Ａの構造をさらに詳細に見ていくと、ｎ型領域３４はｐ型領域３２の上方に配置する。ここで、領域３２は半導体基板であってもよいし、半導体構造の中の他のｐ型領域であってもよい。赤色フォトダイオードはアノードとしてｐ型領域３２及び３６を有し、カソードとしてｎ型領域３４を有する。赤色フォトダイオードの出力はｎ型領域３４からのコンタクトである。ｐ型領域３２はグランドのような固定電位に結合されている。
【００２０】
ｐ型領域３６はｎ型領域３４の上方に配備し、ｎ型領域３８はｐ型領域３６の上方に配備する。緑色フォトダイオードは、アノードとしてｐ型領域３６及び４０を有し、カソードとしてｎ型領域３８を有する。緑色フォトダイオードの出力はｎ型領域３８からのコンタクトである。ｐ型領域３６は基板３２のような同じ固定電位に結合され、当業者には明らかなように、赤色センサ用のもう一つのアノードである。
【００２１】
ｐ型領域４０はｎ型領域３８の上方に配備し、ｎ型領域４２はｐ型領域４０の上方に配備する。青色フォトダイオードは、アノードとしてｐ型領域４０を有し、カソードとしてｎ型領域４２を有する。青色フォトダイオードの出力はｎ型領域４２からのコンタクトである。ｐ型領域４０は基板３２のような同じ固定電位に結合され、当業者には明らかなように、緑色センサ用のもう一つのアノードである。
【００２２】
当業者は、（図２Ｂでそれぞれ符号４４，４６及び４８で示した）赤色、緑色及び青色フォトダイオードが逆バイアスで作動するのを見るだろう。図２Ｂで示されているように、これらのフォトダイオードのそれぞれがグランドに結合されたｐ型領域を有する。このような当業者は、赤色、緑色及び青色フォトダイオードのそれぞれの間に逆のダイオード５０及び５２が直列に形成され、逆のバイアスで作動するフォトダイオードとして働くのを見るだろう。ダイオード５０は、アノードとしてｐ型領域３６を有し、カソードとしてｎ型領域３４を有する。ダイオード５２は、アノードとしてｐ型領域４０を有し、カソードとしてｎ型領域３８を有する。この構造及びそれによる交互の極性ダイオードのために、赤色、緑色及び青色フォトダイオードの出力は極性が同じであり、図１で示したような従来技術の垂直型カラーフィルタ画素センサの欠点をいずれも有さない垂直型カラーフィルタ検出器群と同一のトランジスタ回路を容易に駆動することができる。
【００２３】
図２Ａ及び図２Ｂのいずれも、本発明の垂直型カラーフィルタ画素の非蓄積型である。すなわち、赤色、緑色及び青色フォトダイオードはそれぞれトランジスタ回路に接続される。各回路は、ＲＥＳＥＴ信号線から駆動されかつフォトダイオードカソードの間に結合されたリセットトランジスタ５４と、フォトダイオードカソードに結合されたソースホロア増幅トランジスタ５６と、ＲＯＷ−ＳＥＬＥＣＴ信号線から駆動されかつソースホロア増幅トランジスタと列線との間に結合された列セレクト（選択）トランジスタ５８とを有する。接尾辞“ｒ”“ｇ”及び“ｂ”を用いて、図２Ａ及び図２Ｂの各トランジスタに関連する色を示す。従来公知のように、ＲＥＳＥＴ信号をアクティブ（活性）にして画素をリセットし、照射（露出）中は非アクティブにする。その後、列選択線が活性化されて画素データが読み出される。
【００２４】
図２Ｃは、赤色、緑色及び青色フォトダイオードのそれぞれが接続された本発明の垂直型カラーフィルタ画素の蓄積型で使用されるトランジスタ回路を示す。当業者には明らかなように、図２Ｃのトランジスタ回路は、図２Ａ及び図２Ｂの回路になかった新たなトランスファートランジスタ５９を含む。トランスファートランジスタ５９のゲートは、ＲＥＳＥＴ線がアクティブで照射時間の最後に非アクティブになる時間の少なくとも一部に活性のまま保持されるＸＦＲに結合される。その後、列選択線がアクティブとなり、画素データが読み出される。図２Ｃの回路の一の利点は、トランスファートランジスタの使用によって機械的なシャッタが不要になったことである。
【００２５】
図２Ｃの配線図における他の差異は、増幅器トランジスタ５６ｂ、５６ｇ及び５６ｒのドレインがあ、Ｖｃｃの代わりにＶＳＦＤ線に接続されたソースホロアトランジスタであることである。電圧ポテンシャルＶＤＦＤは、（技術に依存して例えば、約１〜３ボルトである）供給電圧Ｖ＋で固定され、あるいはパルス化されてもよい。
【００２６】
ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒの入力−出力電圧ゲインを増大するために、そのドレイン端子をパルス化することが可能となる。ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのＶＳＦＤ信号をパルス化すると（がパルス送信されると）、それが高いときにだけ電流が流れる。照射中の電力を節約するために、低デューティサイクル（使用率）でソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのドレインをパルス駆動することは好都合である。ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのドレインのパルス駆動は、ドレインが低い間はフォトダイオード電圧を低く保ち、電圧依存の漏れをそのノードで有益に低減することを可能にする。
【００２７】
本発明の垂直型カラーフィルタ検出器群の使用によって得られる利点が複数ある。第１に、ＮＭＯＳトランジスタだけが、緑色チャネル用の逆極性トランジスタを使用する構造と匹敵する、感知（センシング）回路で使用され、所定の画素配置のための制御ワイヤの一の半分を有し、ｎ型井戸（ウェル）が従来技術のようにＰＭＯＳ装置用に必要とはされないのではるかに小さなスペースしか占有しない。本発明の垂直型カラーフィルタ検出器群のために要する最も単純な画素支持体は、センサ全体に延在するアレイワイヤを全部で６個しか必要としない。
【００２８】
本発明の３色垂直型カラーフィルタ検出器群の実施形態の開示から、当業者であれば、付加的な色及び／又は他の色が、付加層を追加すること及び／又は接合深さを変えることによって本発明従って感知されることが認識するだろう。
【００２９】
さらに、しばしば画素センサと共に用いられるバリアゲートに関係したイメージ遅れはない。構造に在る交互極性ダイオードによるセンサ間の分離のために、赤色、緑色及び青色フォトダイオードの間に相互作用はない。
【００３０】
デジタル及びアナログレベルシフターに関連した位相遅れのような、相補的なアレイ支持回路に関連する問題は、本発明の画素センサには存在しない。次いで、本発明の画素センサの接合深さは、表１に示したように、赤色、緑色及び青色波長の吸収に対して任意の接合深さにより密接に一致する。
【表１】
【００３１】
この開示から、当業者であれば、半導体構造において本発明の垂直型カラーフィルタ検出器群を実現するために多くの方法があることは認識するだろう。本発明の一の実施形態では、ｐ型及びｎ型領域の交互の６層構造は、半導体基板を底部層として用い、基板に交互の導電性型の５個の同心の井戸を形成して作製することができる。
【００３２】
図３で示した本発明の他の実施形態では、ｐ型及びｎ型領域の交互の６層構造は、第１の導電型の半導体基板６０を底部層として用いて作成することができ、これにおいては、第１の導電型のブランケット拡散バリアインプラント６２と第２の他方の導電型の単一井戸６４とが配備されている。拡散バリア６２は、基板に発生したキャリヤが上方の緑色フォトダイオードへ移動するのを防止し、赤色フォトダイオードの間を分離するものである。井戸６４は赤色フォトダイオード用の検出器として作用する。本発明のこの実施形態では、第１の導電型のブランケット拡散バリアインプラント６８を有する第１の導電型を有する第１のエピタキシャル層６６は半導体基板６０及び基板井戸６４の表面全体にわたって配置し、第２の導電型の井戸７０は第１のエピタキシャル層６６に配置する。拡散バリアインプラント６８は、第１のエピタキシャル層６６に発生したキャリヤが上方の青色フォトダイオードへ移動するのを防止し、緑色フォトダイオードの間を分離するものである。井戸６８は緑色フォトダイオード用の検出器として作用する。第１の導電型の第２のエピタキシャル層７２は、第１のエピタキシャル層６６及びその井戸７０のの表面全体にわたって配置し、（低ドープドレインインプラントであってもよい）第２の導電型のドーピング領域７４が第２のエピタキシャル層７２に形成される。ドーピング領域７４は青色検出器を形成する。
【００３３】
埋込緑色検出器７０及び埋込赤色検出器６４の間に深い（ディープ）接触プラグを介して接触（コンタクト）させる。埋込緑色検出器７０に対する接触プラグは第２のエピタキシャル層７２を通して形成され、埋込赤色検出器６４に対する接触は以下でさらに記載するように第２のエピタキシャル層７２及び第１のエピタキシャル層６６を通して形成される。
【００３４】
図３のハッチ部は、構造のｐ型及びｎ型領域を形成するために使用されるインプラントのおおよその位置を示すものである。破線７６は、青色検出器７４に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示すものである。同様に、破線７８は、緑色検出器７０に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示し、緑色検出器７０に接触を形成する第２のエピタキシャル層６６の表面に対して垂直する部分を有する。点線８０は、赤色検出器６４に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示し、赤色検出器６４に接触を形成する第２のエピタキシャル層６６の表面に対して垂直する部分を有する。
【００３５】
上述の例示から明らかなように、ここで開示した６層構造の他の実施形態が本発明の範囲内において考えることができ、すなわち、基板の中から選択された種々の層と基板に配備される一又は二以上の井戸と一又は二以上のエピタキシャル層と一又は二以上のエピタキシャル層に配備された井戸との組合せとによっ実現されてもよい。
【００３６】
当業者であれば、（図３において、それぞれ符号６４，７０及び７４で示されているように）赤色、緑色及び青色フォトダイオードは全て、フォトダイオードの空乏領域が相互作用しないように（すなわち、それらは分離された接合である）作動することができるが、ドーピングレベル、構造の間隔又は作動電圧の制御のいずれかを介して、空乏領域が相互作用し深く枯渇するように交互に作動してもよい。
【００３７】
図３の垂直型カラーフィルタ検出器群を製造するための半導体製造方法を図４Ａから図４Ｅを参照して開示する。その断面図は方法の選択された段階の終了後の構造を示すものである。
【００３８】
本方法は、図４Ａで示した１０１５（１ｅ１５）ｐ型基板９０で始める。（符号９２で示した）ブランケットホウ素インプラントを深さ約０．５μｍまで実施する。このホウ素インプラント９２は、基板９０で生成される電子が緑色フォトダイオードに拡散してしまうこと及び赤色フォトダイオードを分離することを防止する弱い拡散バリアとして作用するために、基板より高（重）ドープでなければならない。このブランケットインプラントは通常、基板のドーピングレベルの約３Ｘから１００Ｘの何れかであるべきであり、本発明の一実施形態では、約１０１６（１ｅ１６）である。次に、インプラントマスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次に、図４Ａで示したように、（符号９４で示した）マスクされたリン１０１７インプラント（注入）を、赤色検出器用のｎ型層を形成するために従来公知のような活性化サイクルが続く、約５０ｋｅＶのエネルギーで実施する。この注入ドーズは、ブランケットｐ型注入を過剰補償するのに十分となるように選択すべきである。駆動サイクルがエピタキシャルシリコン層の成長の前に、ホウ素及び燐の両方の注入のために適度なアニーリングを補償しなければならないことは当業者であれば理解するだろう。また、赤色フォトダイオードのｎ型領域を形成するためにｐ型ブランケットインプラント及びｎ型マスクされたインプラントのオーダーが逆転し得ることは、当業者であれば認識するだろう。
【００３９】
次いで、図４Ｂに示したように、１０１５（１ｅ１５）ｐ型エピタキシャルシリコン層９６は約２．０μｍの厚さまで成長させる。エピタキシャル層９６におけるドーパント（ドープ剤）は、ｐ型材料を保証する程度に低ドーピングする。そのドーパントは、そこで生成された光電子がその上若しくは下のｐ型層を越えて拡散することがないようにポテンシャル井戸領域として機能する。赤色フォトダイオードから緑色フォトダイオードへのパンチスルー（突き抜け現象）は、この層におけるドーピングレベル（量）に影響を与える別な設計要件となる。すなわち、ドーピングは、赤色及び緑色フォトダイオードカソードからの空乏領域が互いに接近しすぎること又はそれらの間のｐ型領域を十分に枯渇することを防止するのに十分でなければならない。
【００４０】
次いで、プラグインプラント（注入）マスキング層（図示せず）を従来のフォトリソグラフィ技術によって形成する。１０１７リン（燐）プラグ注入及びアニールのシーケンスを実施して、赤色フォトダイオードのカソードとプラグコンタクトを形成する。このプラグ注入は高エネルギー（すなわち、約１，０００ｋｅＶ）であるべきであり、あるいは、異なるエネルギーで多重注入段階を備えるべきである。本発明の一の実施形態では、細長く薄いプラグコンタクトプラグは、２つの異なる注入の組合せによって形成される。その一つは、プラグコンタクトの底部領域を深くドーピングするために高エネルギー注入９８（すなわち、約１，２００ｋｅＶ）であり、他方は、プラグコンタクトの中間領域をドーピングするために低エネルギー注入１００（すなわち、約６００ｋｅＶ）であり、その後に、プラグコンタクトの狭い表面領域を完成するために緑色フォトダイオード用のドーピングと共に実施される第３の注入若しくは拡散が続く。
【００４１】
プラグ抵抗は光電流が小さいから重要でないが、しかしながら、プラグの大きさは画素領域を最小にし、充填比を最大にするのができる限り小さくあるべきである。１μｍのプラグサイズは良好な対象ではあるが、プラグコンタクトの深さは約２μｍである必要がある。ここで開示した多重注入プラグによって、幅より大きな深さを有するこのようなプラグ得るのを可能とする。
【００４２】
図４Ｃに示したように、（図示しない）注入マスキング層を従来のフォトリソグラフィ技術によって形成する。約５０ｋｅＶ（符号１０４で示したような）１０１７リン（燐）注入及び活性化（アクティブ化）のシーケンスを実施して、緑色フォトダイオード用のｎ型層を形成する。第２に、このマスキング層における小さめのアパーチャは、赤色検出器の下のカソードに接触するためのプラグコンタクト注入の表面領域１０２を形成するのに働く。当業者であればこのインプラントが、後続のエピタキシャル層堆積段階前の格子完全性を回復するために活性駆動を要することは理解するだろう。
【００４３】
次いで、エピタキシャル層９６のブランケットホウ素注入１０６を実施する。この注入は、後続のエピタキシャル層堆積段階の間のオートドーピングに対した反対に作用する。また、この注入は弱い拡散として作用し、緑色フォトン生成キャリヤが上方の青色検出器に拡散するのを防止して、緑色フォトダイオードを分離する。このブランケット注入１０６は通常、第１のエピタキシャル層９６のドーピングレベルの約３Ｘから１００Ｘの何れかであるべきであり、本発明の一実施形態では約１０１６（１ｅ１６）である。緑色フォトダイオードのｎ型領域を形成するためにｐ型ブランケット注入及びｎ型マスクされた注入のオーダーが逆転し得ること、及び、ドーピング濃度が赤色フォトダイオードに対する先述のものと同定であることは、当業者であれば認識するだろう。
【００４４】
図４Ｄに示したように、１０１５ｐ型エピタキシャルシリコン層１０８は約０．７から１．０μｍの層厚まで成長させる。次に、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。標準型のＣＭＯＳｎ型井戸注入を実施して、下の緑色検出器のカソード１０４に接触させるためにｎ型領域１１０を形成し、底部赤色検出器のカソード９４用のプラグコンタクト１０２の頂部に接触するためにｎ型井戸領域１１２を形成する。ｎ型井戸１１０及び１１２は、緑色検出器のカソード１０６と赤色検出器のカソード９４とを備える埋込層に達するように二重注入が必要であってもよい；典型的なＣＭＯＳｎ型井戸注入エネルギーは、ｎ型井戸１１０及び１１２の深い注入及び浅い注入に対してそれぞれ約５００ｋｅＶ及び１００ｋｅＶである。
【００４５】
図４Ｅに示したように、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次いで、ＣＭＯＳｐ型井戸注入段階を実施してｐ型井戸領域１１４を形成する。当業者であれば理解するように、ｎ型井戸からｎ型井戸間の間隔を最小にするために二倍のエネルギーの注入を要してもよい。これらのｐ型井戸は、画素間（最右端と最左端のｐ型井戸領域）と同様に、赤色及び緑色検出器プラグ用のコンタクト間を分離するためのものである。さらに、このｐ型井戸注入を用いて、チップ上の回路の残りに対してＮＭＯＳトランジスタが形成される井戸を形成する。
【００４６】
次いで、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次に、符号１１６で示した低ドープドレイン注入を実施して、青色検出器のカソードを形成する。本発明の一の実施形態では、このマスキング層の他のアパーチャは、被覆する金属内部接続層に対して良好な電気的接触を形成するように、赤色及び緑色検出器用の深いコンタクト領域の表面部分を形成する。また、より高ドープのｎ型領域が分離処理段階で形成されて、赤色及び緑色検出器用の深いコンタクト領域の表面部分１１８及び１２０、及び、青色検出器用に低ドープドレイン注入内に接触領域を形成する。図４Ｅで示した方法に対する任意の代替として、青色検出器のカソードをｐ型井戸（例えば、延長領域１１４）を形成してもよい。
【００４７】
本発明の垂直型フィルタセンサ群を製造する方法に用いられる処理（手法）は標準のＣＭＯＳ処理と両立する。他の処理段階は全て、標準のＣＭＯＳ段階の前に実施して、相互作用を最小にする。
【００４８】
しばしばＢｉＣＭＯＳで使用される２つのエピタキシャル層９６及び１０８は、２つの追加の注入活性化サイクルと共に、各エピタキシャル成長段階の前に必要とされる。当業者には明らかなように、３つの追加のマスクが、赤色検出器、赤色コンタクトプラグ及び緑色検出器用のｎ型領域９４，９８，１００，１０２及び１０４に注入するための処理段階が必要となる。処理段階は、赤色検出器カウンタードーピング９２と緑色検出器カウンタードーピング１０６とを含む５つの追加（新たな）注入が必要となる（領域９８及び１００が分離して形成されているならば、６つの追加の注入が必要となる。）。マスキング、注入、ドライブ−イン及びアニール、本明細書で開示した新規な構造を形成するための上述のエピタキシャル成長形成段階はそれぞれ、他の半導体装置を製造するための半導体処理技術の当業者には周知である。時間、温度、反応物種等の処理パラメータは個々の処理間で異なるが、このような個々の処理で使用されるため公知である。この詳細は、開示を複雑にし、本発明をわかりにくくするため、本明細書には記載しない。
【００４９】
本明細書に開示した製造方法は複数の利点を有する。注入及び駆動井戸に関連する大きな横方向の拡散がなく、その結果、画素領域が小さくなる。埋込層に接続するのに要する垂直のプラグは小さくすることが可能となる。
【００５０】
大きなｎ型若しくはｐ型分離リングは必要ない。検出器プラグコンタクトだけが互いに及び他の検出器から分離する必要がある。これは小さセンサ群領域に対しては可能である。
【００５１】
図示したように、この６層の３色フォトダイオード構造は、しばしばＢｉＣＭＯＳ処理において見られるように、２つのエピタキシャル層を用いる。シリコンの品質は通常、エピタキシャル層が成長するほど向上する。また、本発明のこの実施形態による画素読出回路を含むセンサ群は、いかなるＢｉＣＭＯＳ製造装置においても作製することができる。最上層は従来のＣＭＯＳ処理（すなわち、ｎ＋、ｎ型井戸及びｐ型井戸）を用いて形成してもよい。また、基板それ自体が下の基板上に形成されたエピタキシャル層であってもよいのでここにこの層を挙げた。
【００５２】
図５に示したように、回路図は、本発明による垂直型カラーフィルター検出器群のアレイの２×２部分１２０である。当業者であれば、図５に開示したアレイ部は例示に過ぎず、任意サイズのアレイはここでの教示を用いて製造してもよいことが容易に理解するだろう。図５の例示アレイは、トランスファートランジスタを含む図２Ｃで示したような蓄積構造を有する回路を用いており、そのため、グローバルトランスファー信号線を含む。当業者であれば、蓄積及びトランスファートランジスタなしの図２Ａ及び図２Ｂで示したものと同様のアレイ使用回路は、本発明の範囲内に入るものであり、このようなアレイはトランスファー信号線を含まない。
【００５３】
当業者が想到し、図３で示したように、共通ＲＥＳＥＴ及びＸＦＲ線を、アレイにおける垂直型カラーフィルター検出器群の全てについて備える。好適なように、アレイの各列に対して独立のＶＳＦＤ線を備えるが、単一ＶＳＦＤノードを有する本発明の実施形態も考えられる。アレイの行において、図２Ａから図２Ｃにおける各カラーに対する列選択トランジスタのソースはその行に関連する独立の行線に結合し、また、アレイの列において各垂直型カラーフィルター検出器群に対して全カラーに対する全列選択トランジスタのゲートはその列に関連するＲＯＷ−ＳＥＬＥＣＴ線に結合する。
【００５４】
図５のアレイの２×２部１２０は、本発明の垂直型カラーフィルター検出器群の２つの列と２つの行とを含む。第１の列は、垂直型カラーフィルター検出器群１２２−１と１２２−２とを含む；第２の列は、垂直型カラーフィルター検出器群１２２−３と１２２−４とを含む。第１の行は、垂直型カラーフィルター検出器群１２２−１と１２２−３とを含む；第２の行は、垂直型カラーフィルター検出器群１２２−２と１２２−４とを含む。
【００５５】
第１のＲＯＷ−ＳＥＬＥＣＴ線１２４−１は、垂直型カラーフィルター検出器群１２２−１及び１２２−２の列選択入力（ＲＯＷ−ＳＥＬＥＣＴ）に接続する。第２のＲＯＷ−ＳＥＬＥＣＴ線１２４−２は、垂直型カラーフィルター検出器群１２２−３及び１２２−４の列選択入力（ＲＯＷ−ＳＥＬＥＣＴ）に接続する。第１及び第２のＲＯＷ−ＳＥＬＥＣＴ線は、従来周知のように、（図示しない）列デコーダ（復号器）から駆動してもよい。
【００５６】
３つ（青色、緑色、赤色）のＣＯＬＵＭＮ ＯＵＴ線の第１のセット１２６−１は、垂直型カラーフィルター検出器群１２２−１と１２２−３と出力に接続する。３つのＣＯＬＵＭＮ ＯＵＴ線の第２のセット１２６−２は、垂直型カラーフィルター検出器群１２２−２と１２２−４との出力に接続する。ＣＯＬＵＭＮ ＯＵＴ線の第１及び第２のセットは、従来周知のように、（図示しない）行読取回路のセットにに接続する。
【００５７】
グローバルＲＥＳＥＴ線１２８は、１２２−４を介して垂直型カラーフィルター検出器群１２２−１の全てのリセット（Ｒ）入力に接続する。第１のＶＳＦＤ線１３０−１は、アレイの第１の列における、垂直型カラーフィルター検出器群１２２−１及び１２２−２のＶＳＦＤ入力に接続する。第２のＶＳＦＤ線１３０−２は、アレイの第２の列における、垂直型カラーフィルター検出器群１２２−３及び１２２−４のＶＳＦＤ入力に接続する。グローバルＸＦＲ線１３２は、垂直型カラーフィルター検出器群１２２−１及び１２２−４の全てのＸＦＲ入力に接続する。
【００５８】
グローバルＰＩＸ−ＶＣＣ線（ライン）１３４は、１２２−４を介して垂直型カラーフィルター検出器群１２２−１の全てのＰＩＸ−ＶＣＣ入力に接続されている。また、（各行に対して一の）多重ＰＩＸ−ＶＣＣ線を備えることもできる。
【００５９】
図６Ａのタイミングチャートは、本発明の図２Ｃに示した垂直型カラーフィルター検出器群の実施形態の作動を図示する。最初に、ＲＥＳＥＴ信号を“ハイ（高）”をアサートする。リセットトランジスタ５４ｂ、５４ｇ、５４ｒのドレインを、ゼロボルトから電圧ＰＩＸ−ＶＣＣにする。この作動は、各フォトダイオードでの電圧電位をＰＩＸ−ＶＣＣにすることによってアレイにおける垂直型カラーフィルター検出器群の全てをリセットする。図６Ａに示した本発明の垂直型カラーフィルター検出器群を作動する方法では、電圧ＰＩＸ−ＶＣＣは最初は低レベル（例えば、ゼロボルト）であり、他方、ＲＥＳＥＴをハイにしてアレイにおける全フォトダイオードのカソード電圧を低い値にリセットして、これらの状態を迅速に等しくする。次いで、電圧ＰＩＸ−ＶＣＣを所定時間（好適には、数ミリ秒のオーダー）高くして（例えば、約２ボルトに）、他方ＲＥＳＥＴ信号はアサートしたままにして、垂直型カラーフィルター検出器群の全てにおけるフォトダイオードを約１．４ボルトまでチャージアップする。次いで、フォトダイオードカソードでの黒レベルをＰＩＸ−ＶＣＣに設定して、リセットトランジスタから容量性ターンオフの過度電流に対して少なくする。
【００６０】
ＲＥＳＥＴ信号のアサート状態を止め、光の蓄積（インテグレーション）を始めると、チャージ（電荷）がフォトダイオードカソードに蓄積する。ソースホロワトランジスタ５６ｂ、５６ｇ、５６ｒのソースでの電圧はそれらのゲートにおける電圧に従う。トランスファートランジスタ５９ｂ、５９ｇ、５９ｒを使用する本発明の実施形態では、ＸＦＲ信号をリセットの時間（期間）及びインテグレーション時間を通してアサートしておき、図６Ａに示したように、アサートを止めてインテグレーション時間を終了する。ＸＦＲ信号の低レベルは好適にはゼロ若しくはわずかに負の電圧（例えば、約−０．２ボルト）に設定して、トランスファートランジスタ５９ｂ、５９ｇ、５９ｒを完全にターンオフする。
【００６１】
画素センサを読み出すために、ソースホロワトランジスタ５６ｂ、５６ｇ、５６ｒのドレインを電圧ＶＳＦＤまで駆動し、トランジスタ５９ｂ、５９ｇ、５９ｒを含むアレイの列についてのＲＯＷ−ＳＥＬＥＣＴ信号をアサートして、それによって出力信号をＣＯＬＵＭＮ ＯＵＴ線へ駆動する。ＶＳＦＤ信号のアサーション（ａｓｓｅｒｔｉｏｎ）のタイミングは、それが、図６Ａで示したようにＲＯＷ−ＳＥＬＥＣＴ信号がアサート状態を止める後まで高いままであることを除いては、重要でない。ドケット番号ＦＯＶ−０３８号の、２０００年２月１４日に出願された関連出願シリアル番号０９／４９２，１０３号で開示されたように、ＶＳＦＤ信号が最初に上昇するならば、ＲＯＷ−ＳＥＬＥＣＴ信号の上昇端での電圧スロープを制限するのが好都合である。
【００６２】
図６Ｂのタイミングチャートは、図２Ｂのセンサ群の態様を作動する一の方法を示す。リセット作動は、図６Ａに対して示すように進行する。ＲＥＳＥＴがおちた後、照射が開始することができる；しかしながら、ＸＦＲスイッチなしではアクティブ画素センサは電子的シャッタ能力を有しないので、機械的シャッタを用いて照射を制御することになる。従って、ＳＨＵＴＴＥＲ信号は、信号がセンサ上で光を落とす時間（時刻）を示す。シャッタが閉じると、ＲＥＳＥＴ信号はで示したように、再度アサートはされない。というのは、信号は、読出後までフォトダイオードカソードに格納されるままでなければならない。ＲＯＷ−ＳＥＬＥＣＴ及びＶＳＦＤを用いた読出は、図６Ａで示したように作用する。読出の後、ＰＩＣ−ＶＣＣ及びＲＥＳＥＴはサイクルと戻ってそれらの最初の状態になることができる。
【００６３】
従来周知であるように、シャッタの必要性を避けるために、３トランジスタアクティブ画素センサを作動する他の方法もある。
【００６４】
図６Ａ及び図６Ｂで示した制御信号は、従来のタイミングと制御ロジックとを用いて生成してもよい。タイミング及び制御ロジック回路の構成は本発明の実施形態に依存するが、一度、本発明の特別の実施形態が選択されると、従来の回路に、図６Ａ及び図６Ｂを精査した当業者にとって自明な態様を採用することは可能である。
【００６５】
本発明の実施形態及び用途を示したが、この明細書で示した本発明の範囲を逸脱することなしに上述以外の変形及び変更が可能であることは当業者には明らかである。従って、本発明は記載した請求項の精神以外には限定されない。
【図面の簡単な説明】
【図１】従来の３色垂直型カラーフィルタ画素センサの概略断面図である。
【図２Ａ】本発明の垂直型カラーフィルタ画素センサの断面図と回路図とを合わせて示した図である。
【図２Ｂ】フォトダイオードを半導体ダイオードの記号で図示した図２Ａで示した同じ垂直型カラーフィルタ画素センサの回路図である。
【図２Ｃ】赤色、緑色及び青色のそれぞれを結合した本発明の垂直型カラーフィルタ画素センサの蓄積型で用いられるトランジスタ回路図である。
【図３】エピタキシャル半導体技術を用いた垂直型カラーフィルタ画素センサを示す半導体の断面図である。
【図４Ａ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｂ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｃ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｄ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｅ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図５】本発明のイメージングアレイの回路図である。
【図６】（Ａ）図２Ａ及び図２Ｂび画素センサと図５のアレイの作動を示すタイミング図である。（Ｂ）図２Ａ及び図２Ｂび画素センサと図５のアレイの作動を示すタイミング図である。
【符号の説明】
１２ ｐ型基板
１４ ｎ型井戸
１６ ｐ型井戸
３０ 垂直型カラーフィルタ検出器群
３２ ｐ型半導体基板
３４ ｎ型領域
３６ ｐ型領域
３８ ｎ型領域
４０ ｐ型領域
４２ ｎ型領域
５０，５２ ダイオード
５９ トレンスファートランジスタ
６０ 半導体基板
６２ 拡散バリア
６４ 単一井戸
６６ 第１のエピタキシャル層
７２ 第２のエピタキシャル層
【発明の属する技術分野】
本発明は、アクティブ画素センサに関するものである。本発明は特に、光を鉛直に彩色的にフィルタリングし、同じ位置で多数の波長域を感知するように半導体材料を使用するフルカラー検出器群とアレイとに関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ＭＯＳアクティブ画素センサは従来公知である。多重波長アクティブ画素センサも従来公知である。多重波長アクティブ画素センサの一のタイプは、半導体表面における若しくは表面近傍のパターンにおいて水平に設置された赤色、緑色、青色用のセンサを備える。色重なり（カラーオーバーレイ）フィルターを用いて、赤色、緑色及び青色用のセンサの間で色選択性を生じる。このようなセンサは、これらのセンサが面において傾いているので、一画素に対して比較的大きな面積を占めるという血痰がある。
【０００３】
他のタイプの多重波長垂直画素センサは、垂直配向の配置において一以上のセンサを用いる。可視及び赤外の放射線を検知する初期の多重波長垂直画素センサは、カー（Ｃａｒｒ）の米国特許第４，２３８，７６０号明細書に開示されており、それにおいては、表面のｎ型エピタキシャル領域の第１のダイオードは可視光に対するものであり、その下のｎ型基板の第２の埋め込まれた領域は赤外光に対するものである。埋込フォトダイオードに対する接触（コンタクト）は、バイポーラＩＣ製造に共通でかつＲＣＳ縮小に対する被膜下の拡散（ｄｉｆｆｕｓｉｏｎ−ｕｎｄｅｒ−ｆｉｌｍ）のコレクター接触拡散と同様の深い（ディープ）拡散プロセスを用いて行われる。開示された装置は、４ミル角のサイズを有する。赤外ダイオードの埋込ｐ型領域に接触させるためにＶ溝ＭＯＳトランジスタを利用する実施形態のものもある。
【０００４】
カー特許で開示された装置は複数の欠点を有し、最も顕著なものは、面積が大きいことであり、そのため、現在のイメージングシステムのイメージセンサの密度要件としては不適当である。埋込型赤外線感知ダイオードにコンタクトを形成するのに用いられる技術は、現在のイメージング技術を３色センサーに適用あるいは延長することは適切ではない。
【０００５】
３色可視光用の従来の垂直型画素センサ群の中の特別な例がメリル（Ｍｅｒｒｉｌｌ）の米国特許第５，９６５，８７５号明細書に開示されており、それは、青色、緑色、赤色敏感ＰＮ接合が半導体基板の表面の下方に異なる深さで配置されている三重井戸ＣＭＯＳ製法を用いた構成である。
【０００６】
従来の３色センサ群は密なイメージングアレイの製造を可能にする。というのは、３色がイメージ面のほぼ同じ領域に亘って感知されるからである。しかしながら、この構成は複数の欠点を有する。第１に、この画素センサ群は、逆極性の中央緑色感知ＰＮ接合を用い、変形回路若しくは電圧範囲を必要とし、緑色チャネルを感知し読み出すために通常のＮＭＯＳトランジスタに加えてＰＭＯＳトランジスタを含むことにもなる。この条件は、センサ領域を増大し、アレイ型の基板回路を複雑にするため不都合である。
【０００７】
さらに、メリル特許の技術を用いて製造されたイメージングアレイは、センサ群画素領域内の環状ｎ型井戸分離リングの使用が必要となる。このような分離リングはアレイにおいて大きな画素領域を使用することになる。
【０００８】
さらに、３個のフォトダイオードの接合深さは、青色、緑色及び赤色フォトンの吸収深さに最適に合致するわけでないので、そのため、フィルター交差点の不適切と緑色フィルタの選択性の悪さを招く。
【０００９】
さらにまた、３色フォトダイオードは互いに接触する。その結果、イメージの遅れの可能性生じたり、制御回路の追加が必要になったりする。
【００１０】
【課題を解決するための手段】
本発明による垂直型カラーフィルター群は半導体基板上に形成されテイルと共に、第１の極性の光生成キャリヤ好適には負の電子を収集するために、ドーピング及び／又はバイアシングによって形成され、かつ、逆の極性の光生成キャリヤ好適には正の正孔を収集し伝導させるために形成された他の挿入（介在）基準（参照）層により分離された複数の検出層を備える。検出層は、半導体基板の異なる深さとドーピングレベルとバイアシング条件とに基づく異なるスペクトル感度を有する。検出層はそれぞれ、アクティブ画素センサ読出回路に接続されている。このような検出器群の一実施例では、各センサ群は、半導体表面には青色光検出器（フォトディテクタ）ｎ型層を、半導体のそれにより深くには緑色光検出器ｎ型層を、半導体の最も深くには赤色検出器ｎ型層を備える。半導体表面の青色光検出器ｎ型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。３セットのアクティブ画素センサ回路は、３個のアクティブ画素センサが垂直型カラーフィルタ検出器群の３個の同一場所に配置された光検出器群を用いて形成されるように、３個の検出器層に結合される。
【００１１】
一の実施例では、垂直型カラーフィルタ検出器群は半導体基板上に形成されていると共に、ｐ型ドーピング領域とｎ型ドーピング領域とが交互の少なくとも６層を備えている。層のうちの一つは基板そのものであってもよい。層間のＰＮ接合は、半導体において光の波長に対する吸収深さに依存するスペクトル感度を有する光ダイオードとして作用する。交互の層、好適にはｎ型（ｐ型でもよいが）は光生成キャリヤを収集する検出器層である一方、挿入層、好適には好適にはｐ型（ｎ型でもよいが）は基準層であり、グランド（接地）として基準（参照）電位に共通に接続される。検出器層がｎ型層である実施形態では、各検出器群は、半導体表面には青色光検出器ｎ型層を、半導体のそれにより深くには緑色光検出器ｎ型層を、半導体の最も深くには赤色検出器ｎ型層を備える。半導体表面の青色光検出器ｎ型層は任意にその下にだけ基準層を有し、他方、赤色及び緑色光検出器はそれらの検出器層層の上及び下に基準層を有する。３セットのアクティブ画素センサ回路は、３個のアクティブ画素センサが垂直型カラーフィルタ検出器群の３個の同一場所に配置された光検出器群を用いて形成されるように、３個の検出器層に結合される。この開示から、当業者であれば、他の層（すなわち、固有層）が少なくとも６つの層の間に配置された構造に想到するだろう。
【００１２】
本発明の他の態様では、本発明の垂直型カラーフィルタ画素センサを製造する方法が開示される。
【００１３】
【発明の実施の形態】
当業者であれば、本発明の以下の詳細な説明が単に例示に過ぎず、限定的なｋものでないことを理解するだろう。当業者は、この開示によって容易に本発明の他の実施形態に想到するだろう。
【００１４】
本発明の垂直型カラーフィルタ検出器群は、エピタキシャル堆積法を含む追加的なフロントエンド（前端）プロセス段階を犠牲にして従来技術の問題を解決する。ここに記載するフォトダイオードは、２０００年０．１８μｍプロセスを用いて５０％使用を有する７μｍ×７μｍ画素を可能にする。
【００１５】
図１に示した断面図は、メリルの米国特許第５，９６５，８７５号明細書に開示されたタイプの従来技術の垂直型カラーフィルタ群１０を示す。図１は、青色、緑色及び赤色センサが、上にイメージャーが形成された半導体基板１２の表面の下方に異なる深さで配置された、３重井戸（ｔｒｉｐｌｅ−ｗｅｌｌ）法で形成された垂直型カラーフィルタ検出器群構造を示している。図１の例から明らかなように、赤色フォトダイオードはｐ型基板とｎ型井戸１４との間に接合を備え、緑色フォトダイオードはｎ型井戸１４とｐ型井戸１６との間に接合（ジャンクション）を備え、赤色フォトダイオードはｐ型井戸１６と低（軽）ドープドレインインプラント１８との間に接合を備える。光電流は、図において電流計２０，２２及び２４でそれぞれ示した赤色、緑色及び青色フォトダイオードで感知される。
【００１６】
当業者に理解されるように、図１の垂直型カラーフィルタ画素センサのフォトダイオードは互いに直列に接続され、逆の極性を有する。フォトダイオード構造は、使用されるトランジスタ回路を複雑にする。
【００１７】
図２Ａに示したように、本発明の一の実施形態の垂直型カラーフィルタ検出器群３０は、ｐ型半導体基板３２上に形成され断面図で図示した６層構造である。このタイプの垂直型カラーフィルタ検出器群は、基板ポテンシャルに全てが接続されたｐ型領域によって垂直に分離された３個のｎ型フォトダイオードを有する。本発明の垂直型カラーフィルタ検出器群は多くの異なる製法で形成でき、図２Ａは単に一般的に示したものである。
【００１８】
図２Ａで示した垂直型カラーフィルタ検出器群は、青色、緑色及び赤色フォトダイオードセンサが半導体構造の表面の下方の異なる深さに配備された６層構造を備える。図１の垂直型カラーフィルタ画素センサと異なるのは、余分の層の付加によって、青色、緑色及び赤色の光電流信号が全て３個の分離されたフォトダイオードセンサのｎ型カソードからとられるところである。これは図２Ａで示したのと同じ垂直型カラーフィルタ検出器群を示した図２Ｂで図示しているように、フォトダイオードが半導体ダイオードの記号で示している。
【００１９】
図２Ａの構造をさらに詳細に見ていくと、ｎ型領域３４はｐ型領域３２の上方に配置する。ここで、領域３２は半導体基板であってもよいし、半導体構造の中の他のｐ型領域であってもよい。赤色フォトダイオードはアノードとしてｐ型領域３２及び３６を有し、カソードとしてｎ型領域３４を有する。赤色フォトダイオードの出力はｎ型領域３４からのコンタクトである。ｐ型領域３２はグランドのような固定電位に結合されている。
【００２０】
ｐ型領域３６はｎ型領域３４の上方に配備し、ｎ型領域３８はｐ型領域３６の上方に配備する。緑色フォトダイオードは、アノードとしてｐ型領域３６及び４０を有し、カソードとしてｎ型領域３８を有する。緑色フォトダイオードの出力はｎ型領域３８からのコンタクトである。ｐ型領域３６は基板３２のような同じ固定電位に結合され、当業者には明らかなように、赤色センサ用のもう一つのアノードである。
【００２１】
ｐ型領域４０はｎ型領域３８の上方に配備し、ｎ型領域４２はｐ型領域４０の上方に配備する。青色フォトダイオードは、アノードとしてｐ型領域４０を有し、カソードとしてｎ型領域４２を有する。青色フォトダイオードの出力はｎ型領域４２からのコンタクトである。ｐ型領域４０は基板３２のような同じ固定電位に結合され、当業者には明らかなように、緑色センサ用のもう一つのアノードである。
【００２２】
当業者は、（図２Ｂでそれぞれ符号４４，４６及び４８で示した）赤色、緑色及び青色フォトダイオードが逆バイアスで作動するのを見るだろう。図２Ｂで示されているように、これらのフォトダイオードのそれぞれがグランドに結合されたｐ型領域を有する。このような当業者は、赤色、緑色及び青色フォトダイオードのそれぞれの間に逆のダイオード５０及び５２が直列に形成され、逆のバイアスで作動するフォトダイオードとして働くのを見るだろう。ダイオード５０は、アノードとしてｐ型領域３６を有し、カソードとしてｎ型領域３４を有する。ダイオード５２は、アノードとしてｐ型領域４０を有し、カソードとしてｎ型領域３８を有する。この構造及びそれによる交互の極性ダイオードのために、赤色、緑色及び青色フォトダイオードの出力は極性が同じであり、図１で示したような従来技術の垂直型カラーフィルタ画素センサの欠点をいずれも有さない垂直型カラーフィルタ検出器群と同一のトランジスタ回路を容易に駆動することができる。
【００２３】
図２Ａ及び図２Ｂのいずれも、本発明の垂直型カラーフィルタ画素の非蓄積型である。すなわち、赤色、緑色及び青色フォトダイオードはそれぞれトランジスタ回路に接続される。各回路は、ＲＥＳＥＴ信号線から駆動されかつフォトダイオードカソードの間に結合されたリセットトランジスタ５４と、フォトダイオードカソードに結合されたソースホロア増幅トランジスタ５６と、ＲＯＷ−ＳＥＬＥＣＴ信号線から駆動されかつソースホロア増幅トランジスタと列線との間に結合された列セレクト（選択）トランジスタ５８とを有する。接尾辞“ｒ”“ｇ”及び“ｂ”を用いて、図２Ａ及び図２Ｂの各トランジスタに関連する色を示す。従来公知のように、ＲＥＳＥＴ信号をアクティブ（活性）にして画素をリセットし、照射（露出）中は非アクティブにする。その後、列選択線が活性化されて画素データが読み出される。
【００２４】
図２Ｃは、赤色、緑色及び青色フォトダイオードのそれぞれが接続された本発明の垂直型カラーフィルタ画素の蓄積型で使用されるトランジスタ回路を示す。当業者には明らかなように、図２Ｃのトランジスタ回路は、図２Ａ及び図２Ｂの回路になかった新たなトランスファートランジスタ５９を含む。トランスファートランジスタ５９のゲートは、ＲＥＳＥＴ線がアクティブで照射時間の最後に非アクティブになる時間の少なくとも一部に活性のまま保持されるＸＦＲに結合される。その後、列選択線がアクティブとなり、画素データが読み出される。図２Ｃの回路の一の利点は、トランスファートランジスタの使用によって機械的なシャッタが不要になったことである。
【００２５】
図２Ｃの配線図における他の差異は、増幅器トランジスタ５６ｂ、５６ｇ及び５６ｒのドレインがあ、Ｖｃｃの代わりにＶＳＦＤ線に接続されたソースホロアトランジスタであることである。電圧ポテンシャルＶＤＦＤは、（技術に依存して例えば、約１〜３ボルトである）供給電圧Ｖ＋で固定され、あるいはパルス化されてもよい。
【００２６】
ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒの入力−出力電圧ゲインを増大するために、そのドレイン端子をパルス化することが可能となる。ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのＶＳＦＤ信号をパルス化すると（がパルス送信されると）、それが高いときにだけ電流が流れる。照射中の電力を節約するために、低デューティサイクル（使用率）でソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのドレインをパルス駆動することは好都合である。ソースホロアトランジスタ５６ｂ、５６ｇ及び５６ｒのドレインのドレインのパルス駆動は、ドレインが低い間はフォトダイオード電圧を低く保ち、電圧依存の漏れをそのノードで有益に低減することを可能にする。
【００２７】
本発明の垂直型カラーフィルタ検出器群の使用によって得られる利点が複数ある。第１に、ＮＭＯＳトランジスタだけが、緑色チャネル用の逆極性トランジスタを使用する構造と匹敵する、感知（センシング）回路で使用され、所定の画素配置のための制御ワイヤの一の半分を有し、ｎ型井戸（ウェル）が従来技術のようにＰＭＯＳ装置用に必要とはされないのではるかに小さなスペースしか占有しない。本発明の垂直型カラーフィルタ検出器群のために要する最も単純な画素支持体は、センサ全体に延在するアレイワイヤを全部で６個しか必要としない。
【００２８】
本発明の３色垂直型カラーフィルタ検出器群の実施形態の開示から、当業者であれば、付加的な色及び／又は他の色が、付加層を追加すること及び／又は接合深さを変えることによって本発明従って感知されることが認識するだろう。
【００２９】
さらに、しばしば画素センサと共に用いられるバリアゲートに関係したイメージ遅れはない。構造に在る交互極性ダイオードによるセンサ間の分離のために、赤色、緑色及び青色フォトダイオードの間に相互作用はない。
【００３０】
デジタル及びアナログレベルシフターに関連した位相遅れのような、相補的なアレイ支持回路に関連する問題は、本発明の画素センサには存在しない。次いで、本発明の画素センサの接合深さは、表１に示したように、赤色、緑色及び青色波長の吸収に対して任意の接合深さにより密接に一致する。
【表１】
この開示から、当業者であれば、半導体構造において本発明の垂直型カラーフィルタ検出器群を実現するために多くの方法があることは認識するだろう。本発明の一の実施形態では、ｐ型及びｎ型領域の交互の６層構造は、半導体基板を底部層として用い、基板に交互の導電性型の５個の同心の井戸を形成して作製することができる。
【００３２】
図３で示した本発明の他の実施形態では、ｐ型及びｎ型領域の交互の６層構造は、第１の導電型の半導体基板６０を底部層として用いて作成することができ、これにおいては、第１の導電型のブランケット拡散バリアインプラント６２と第２の他方の導電型の単一井戸６４とが配備されている。拡散バリア６２は、基板に発生したキャリヤが上方の緑色フォトダイオードへ移動するのを防止し、赤色フォトダイオードの間を分離するものである。井戸６４は赤色フォトダイオード用の検出器として作用する。本発明のこの実施形態では、第１の導電型のブランケット拡散バリアインプラント６８を有する第１の導電型を有する第１のエピタキシャル層６６は半導体基板６０及び基板井戸６４の表面全体にわたって配置し、第２の導電型の井戸７０は第１のエピタキシャル層６６に配置する。拡散バリアインプラント６８は、第１のエピタキシャル層６６に発生したキャリヤが上方の青色フォトダイオードへ移動するのを防止し、緑色フォトダイオードの間を分離するものである。井戸６８は緑色フォトダイオード用の検出器として作用する。第１の導電型の第２のエピタキシャル層７２は、第１のエピタキシャル層６６及びその井戸７０のの表面全体にわたって配置し、（低ドープドレインインプラントであってもよい）第２の導電型のドーピング領域７４が第２のエピタキシャル層７２に形成される。ドーピング領域７４は青色検出器を形成する。
【００３３】
埋込緑色検出器７０及び埋込赤色検出器６４の間に深い（ディープ）接触プラグを介して接触（コンタクト）させる。埋込緑色検出器７０に対する接触プラグは第２のエピタキシャル層７２を通して形成され、埋込赤色検出器６４に対する接触は以下でさらに記載するように第２のエピタキシャル層７２及び第１のエピタキシャル層６６を通して形成される。
【００３４】
図３のハッチ部は、構造のｐ型及びｎ型領域を形成するために使用されるインプラントのおおよその位置を示すものである。破線７６は、青色検出器７４に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示すものである。同様に、破線７８は、緑色検出器７０に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示し、緑色検出器７０に接触を形成する第２のエピタキシャル層６６の表面に対して垂直する部分を有する。点線８０は、赤色検出器６４に対して全Ｐ型ドーピング及び全Ｎ型ドーピングの間のおおよその境界を示し、赤色検出器６４に接触を形成する第２のエピタキシャル層６６の表面に対して垂直する部分を有する。
【００３５】
上述の例示から明らかなように、ここで開示した６層構造の他の実施形態が本発明の範囲内において考えることができ、すなわち、基板の中から選択された種々の層と基板に配備される一又は二以上の井戸と一又は二以上のエピタキシャル層と一又は二以上のエピタキシャル層に配備された井戸との組合せとによっ実現されてもよい。
【００３６】
当業者であれば、（図３において、それぞれ符号６４，７０及び７４で示されているように）赤色、緑色及び青色フォトダイオードは全て、フォトダイオードの空乏領域が相互作用しないように（すなわち、それらは分離された接合である）作動することができるが、ドーピングレベル、構造の間隔又は作動電圧の制御のいずれかを介して、空乏領域が相互作用し深く枯渇するように交互に作動してもよい。
【００３７】
図３の垂直型カラーフィルタ検出器群を製造するための半導体製造方法を図４Ａから図４Ｅを参照して開示する。その断面図は方法の選択された段階の終了後の構造を示すものである。
【００３８】
本方法は、図４Ａで示した１０１５（１ｅ１５）ｐ型基板９０で始める。（符号９２で示した）ブランケットホウ素インプラントを深さ約０．５μｍまで実施する。このホウ素インプラント９２は、基板９０で生成される電子が緑色フォトダイオードに拡散してしまうこと及び赤色フォトダイオードを分離することを防止する弱い拡散バリアとして作用するために、基板より高（重）ドープでなければならない。このブランケットインプラントは通常、基板のドーピングレベルの約３Ｘから１００Ｘの何れかであるべきであり、本発明の一実施形態では、約１０１６（１ｅ１６）である。次に、インプラントマスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次に、図４Ａで示したように、（符号９４で示した）マスクされたリン１０１７インプラント（注入）を、赤色検出器用のｎ型層を形成するために従来公知のような活性化サイクルが続く、約５０ｋｅＶのエネルギーで実施する。この注入ドーズは、ブランケットｐ型注入を過剰補償するのに十分となるように選択すべきである。駆動サイクルがエピタキシャルシリコン層の成長の前に、ホウ素及び燐の両方の注入のために適度なアニーリングを補償しなければならないことは当業者であれば理解するだろう。また、赤色フォトダイオードのｎ型領域を形成するためにｐ型ブランケットインプラント及びｎ型マスクされたインプラントのオーダーが逆転し得ることは、当業者であれば認識するだろう。
【００３９】
次いで、図４Ｂに示したように、１０１５（１ｅ１５）ｐ型エピタキシャルシリコン層９６は約２．０μｍの厚さまで成長させる。エピタキシャル層９６におけるドーパント（ドープ剤）は、ｐ型材料を保証する程度に低ドーピングする。そのドーパントは、そこで生成された光電子がその上若しくは下のｐ型層を越えて拡散することがないようにポテンシャル井戸領域として機能する。赤色フォトダイオードから緑色フォトダイオードへのパンチスルー（突き抜け現象）は、この層におけるドーピングレベル（量）に影響を与える別な設計要件となる。すなわち、ドーピングは、赤色及び緑色フォトダイオードカソードからの空乏領域が互いに接近しすぎること又はそれらの間のｐ型領域を十分に枯渇することを防止するのに十分でなければならない。
【００４０】
次いで、プラグインプラント（注入）マスキング層（図示せず）を従来のフォトリソグラフィ技術によって形成する。１０１７リン（燐）プラグ注入及びアニールのシーケンスを実施して、赤色フォトダイオードのカソードとプラグコンタクトを形成する。このプラグ注入は高エネルギー（すなわち、約１，０００ｋｅＶ）であるべきであり、あるいは、異なるエネルギーで多重注入段階を備えるべきである。本発明の一の実施形態では、細長く薄いプラグコンタクトプラグは、２つの異なる注入の組合せによって形成される。その一つは、プラグコンタクトの底部領域を深くドーピングするために高エネルギー注入９８（すなわち、約１，２００ｋｅＶ）であり、他方は、プラグコンタクトの中間領域をドーピングするために低エネルギー注入１００（すなわち、約６００ｋｅＶ）であり、その後に、プラグコンタクトの狭い表面領域を完成するために緑色フォトダイオード用のドーピングと共に実施される第３の注入若しくは拡散が続く。
【００４１】
プラグ抵抗は光電流が小さいから重要でないが、しかしながら、プラグの大きさは画素領域を最小にし、充填比を最大にするのができる限り小さくあるべきである。１μｍのプラグサイズは良好な対象ではあるが、プラグコンタクトの深さは約２μｍである必要がある。ここで開示した多重注入プラグによって、幅より大きな深さを有するこのようなプラグ得るのを可能とする。
【００４２】
図４Ｃに示したように、（図示しない）注入マスキング層を従来のフォトリソグラフィ技術によって形成する。約５０ｋｅＶ（符号１０４で示したような）１０１７リン（燐）注入及び活性化（アクティブ化）のシーケンスを実施して、緑色フォトダイオード用のｎ型層を形成する。第２に、このマスキング層における小さめのアパーチャは、赤色検出器の下のカソードに接触するためのプラグコンタクト注入の表面領域１０２を形成するのに働く。当業者であればこのインプラントが、後続のエピタキシャル層堆積段階前の格子完全性を回復するために活性駆動を要することは理解するだろう。
【００４３】
次いで、エピタキシャル層９６のブランケットホウ素注入１０６を実施する。この注入は、後続のエピタキシャル層堆積段階の間のオートドーピングに対した反対に作用する。また、この注入は弱い拡散として作用し、緑色フォトン生成キャリヤが上方の青色検出器に拡散するのを防止して、緑色フォトダイオードを分離する。このブランケット注入１０６は通常、第１のエピタキシャル層９６のドーピングレベルの約３Ｘから１００Ｘの何れかであるべきであり、本発明の一実施形態では約１０１６（１ｅ１６）である。緑色フォトダイオードのｎ型領域を形成するためにｐ型ブランケット注入及びｎ型マスクされた注入のオーダーが逆転し得ること、及び、ドーピング濃度が赤色フォトダイオードに対する先述のものと同定であることは、当業者であれば認識するだろう。
【００４４】
図４Ｄに示したように、１０１５ｐ型エピタキシャルシリコン層１０８は約０．７から１．０μｍの層厚まで成長させる。次に、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。標準型のＣＭＯＳｎ型井戸注入を実施して、下の緑色検出器のカソード１０４に接触させるためにｎ型領域１１０を形成し、底部赤色検出器のカソード９４用のプラグコンタクト１０２の頂部に接触するためにｎ型井戸領域１１２を形成する。ｎ型井戸１１０及び１１２は、緑色検出器のカソード１０６と赤色検出器のカソード９４とを備える埋込層に達するように二重注入が必要であってもよい；典型的なＣＭＯＳｎ型井戸注入エネルギーは、ｎ型井戸１１０及び１１２の深い注入及び浅い注入に対してそれぞれ約５００ｋｅＶ及び１００ｋｅＶである。
【００４５】
図４Ｅに示したように、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次いで、ＣＭＯＳｐ型井戸注入段階を実施してｐ型井戸領域１１４を形成する。当業者であれば理解するように、ｎ型井戸からｎ型井戸間の間隔を最小にするために二倍のエネルギーの注入を要してもよい。これらのｐ型井戸は、画素間（最右端と最左端のｐ型井戸領域）と同様に、赤色及び緑色検出器プラグ用のコンタクト間を分離するためのものである。さらに、このｐ型井戸注入を用いて、チップ上の回路の残りに対してＮＭＯＳトランジスタが形成される井戸を形成する。
【００４６】
次いで、注入マスキング層（図示せず）を従来のフォトリソグラフィ技術を用いて形成する。次に、符号１１６で示した低ドープドレイン注入を実施して、青色検出器のカソードを形成する。本発明の一の実施形態では、このマスキング層の他のアパーチャは、被覆する金属内部接続層に対して良好な電気的接触を形成するように、赤色及び緑色検出器用の深いコンタクト領域の表面部分を形成する。また、より高ドープのｎ型領域が分離処理段階で形成されて、赤色及び緑色検出器用の深いコンタクト領域の表面部分１１８及び１２０、及び、青色検出器用に低ドープドレイン注入内に接触領域を形成する。図４Ｅで示した方法に対する任意の代替として、青色検出器のカソードをｐ型井戸（例えば、延長領域１１４）を形成してもよい。
【００４７】
本発明の垂直型フィルタセンサ群を製造する方法に用いられる処理（手法）は標準のＣＭＯＳ処理と両立する。他の処理段階は全て、標準のＣＭＯＳ段階の前に実施して、相互作用を最小にする。
【００４８】
しばしばＢｉＣＭＯＳで使用される２つのエピタキシャル層９６及び１０８は、２つの追加の注入活性化サイクルと共に、各エピタキシャル成長段階の前に必要とされる。当業者には明らかなように、３つの追加のマスクが、赤色検出器、赤色コンタクトプラグ及び緑色検出器用のｎ型領域９４，９８，１００，１０２及び１０４に注入するための処理段階が必要となる。処理段階は、赤色検出器カウンタードーピング９２と緑色検出器カウンタードーピング１０６とを含む５つの追加（新たな）注入が必要となる（領域９８及び１００が分離して形成されているならば、６つの追加の注入が必要となる。）。マスキング、注入、ドライブ−イン及びアニール、本明細書で開示した新規な構造を形成するための上述のエピタキシャル成長形成段階はそれぞれ、他の半導体装置を製造するための半導体処理技術の当業者には周知である。時間、温度、反応物種等の処理パラメータは個々の処理間で異なるが、このような個々の処理で使用されるため公知である。この詳細は、開示を複雑にし、本発明をわかりにくくするため、本明細書には記載しない。
【００４９】
本明細書に開示した製造方法は複数の利点を有する。注入及び駆動井戸に関連する大きな横方向の拡散がなく、その結果、画素領域が小さくなる。埋込層に接続するのに要する垂直のプラグは小さくすることが可能となる。
【００５０】
大きなｎ型若しくはｐ型分離リングは必要ない。検出器プラグコンタクトだけが互いに及び他の検出器から分離する必要がある。これは小さセンサ群領域に対しては可能である。
【００５１】
図示したように、この６層の３色フォトダイオード構造は、しばしばＢｉＣＭＯＳ処理において見られるように、２つのエピタキシャル層を用いる。シリコンの品質は通常、エピタキシャル層が成長するほど向上する。また、本発明のこの実施形態による画素読出回路を含むセンサ群は、いかなるＢｉＣＭＯＳ製造装置においても作製することができる。最上層は従来のＣＭＯＳ処理（すなわち、ｎ＋、ｎ型井戸及びｐ型井戸）を用いて形成してもよい。また、基板それ自体が下の基板上に形成されたエピタキシャル層であってもよいのでここにこの層を挙げた。
【００５２】
図５に示したように、回路図は、本発明による垂直型カラーフィルター検出器群のアレイの２×２部分１２０である。当業者であれば、図５に開示したアレイ部は例示に過ぎず、任意サイズのアレイはここでの教示を用いて製造してもよいことが容易に理解するだろう。図５の例示アレイは、トランスファートランジスタを含む図２Ｃで示したような蓄積構造を有する回路を用いており、そのため、グローバルトランスファー信号線を含む。当業者であれば、蓄積及びトランスファートランジスタなしの図２Ａ及び図２Ｂで示したものと同様のアレイ使用回路は、本発明の範囲内に入るものであり、このようなアレイはトランスファー信号線を含まない。
【００５３】
当業者が想到し、図３で示したように、共通ＲＥＳＥＴ及びＸＦＲ線を、アレイにおける垂直型カラーフィルター検出器群の全てについて備える。好適なように、アレイの各列に対して独立のＶＳＦＤ線を備えるが、単一ＶＳＦＤノードを有する本発明の実施形態も考えられる。アレイの行において、図２Ａから図２Ｃにおける各カラーに対する列選択トランジスタのソースはその行に関連する独立の行線に結合し、また、アレイの列において各垂直型カラーフィルター検出器群に対して全カラーに対する全列選択トランジスタのゲートはその列に関連するＲＯＷ−ＳＥＬＥＣＴ線に結合する。
【００５４】
図５のアレイの２×２部１２０は、本発明の垂直型カラーフィルター検出器群の２つの列と２つの行とを含む。第１の列は、垂直型カラーフィルター検出器群１２２−１と１２２−２とを含む；第２の列は、垂直型カラーフィルター検出器群１２２−３と１２２−４とを含む。第１の行は、垂直型カラーフィルター検出器群１２２−１と１２２−３とを含む；第２の行は、垂直型カラーフィルター検出器群１２２−２と１２２−４とを含む。
【００５５】
第１のＲＯＷ−ＳＥＬＥＣＴ線１２４−１は、垂直型カラーフィルター検出器群１２２−１及び１２２−２の列選択入力（ＲＯＷ−ＳＥＬＥＣＴ）に接続する。第２のＲＯＷ−ＳＥＬＥＣＴ線１２４−２は、垂直型カラーフィルター検出器群１２２−３及び１２２−４の列選択入力（ＲＯＷ−ＳＥＬＥＣＴ）に接続する。第１及び第２のＲＯＷ−ＳＥＬＥＣＴ線は、従来周知のように、（図示しない）列デコーダ（復号器）から駆動してもよい。
【００５６】
３つ（青色、緑色、赤色）のＣＯＬＵＭＮ ＯＵＴ線の第１のセット１２６−１は、垂直型カラーフィルター検出器群１２２−１と１２２−３と出力に接続する。３つのＣＯＬＵＭＮ ＯＵＴ線の第２のセット１２６−２は、垂直型カラーフィルター検出器群１２２−２と１２２−４との出力に接続する。ＣＯＬＵＭＮ ＯＵＴ線の第１及び第２のセットは、従来周知のように、（図示しない）行読取回路のセットにに接続する。
【００５７】
グローバルＲＥＳＥＴ線１２８は、１２２−４を介して垂直型カラーフィルター検出器群１２２−１の全てのリセット（Ｒ）入力に接続する。第１のＶＳＦＤ線１３０−１は、アレイの第１の列における、垂直型カラーフィルター検出器群１２２−１及び１２２−２のＶＳＦＤ入力に接続する。第２のＶＳＦＤ線１３０−２は、アレイの第２の列における、垂直型カラーフィルター検出器群１２２−３及び１２２−４のＶＳＦＤ入力に接続する。グローバルＸＦＲ線１３２は、垂直型カラーフィルター検出器群１２２−１及び１２２−４の全てのＸＦＲ入力に接続する。
【００５８】
グローバルＰＩＸ−ＶＣＣ線（ライン）１３４は、１２２−４を介して垂直型カラーフィルター検出器群１２２−１の全てのＰＩＸ−ＶＣＣ入力に接続されている。また、（各行に対して一の）多重ＰＩＸ−ＶＣＣ線を備えることもできる。
【００５９】
図６Ａのタイミングチャートは、本発明の図２Ｃに示した垂直型カラーフィルター検出器群の実施形態の作動を図示する。最初に、ＲＥＳＥＴ信号を“ハイ（高）”をアサートする。リセットトランジスタ５４ｂ、５４ｇ、５４ｒのドレインを、ゼロボルトから電圧ＰＩＸ−ＶＣＣにする。この作動は、各フォトダイオードでの電圧電位をＰＩＸ−ＶＣＣにすることによってアレイにおける垂直型カラーフィルター検出器群の全てをリセットする。図６Ａに示した本発明の垂直型カラーフィルター検出器群を作動する方法では、電圧ＰＩＸ−ＶＣＣは最初は低レベル（例えば、ゼロボルト）であり、他方、ＲＥＳＥＴをハイにしてアレイにおける全フォトダイオードのカソード電圧を低い値にリセットして、これらの状態を迅速に等しくする。次いで、電圧ＰＩＸ−ＶＣＣを所定時間（好適には、数ミリ秒のオーダー）高くして（例えば、約２ボルトに）、他方ＲＥＳＥＴ信号はアサートしたままにして、垂直型カラーフィルター検出器群の全てにおけるフォトダイオードを約１．４ボルトまでチャージアップする。次いで、フォトダイオードカソードでの黒レベルをＰＩＸ−ＶＣＣに設定して、リセットトランジスタから容量性ターンオフの過度電流に対して少なくする。
【００６０】
ＲＥＳＥＴ信号のアサート状態を止め、光の蓄積（インテグレーション）を始めると、チャージ（電荷）がフォトダイオードカソードに蓄積する。ソースホロワトランジスタ５６ｂ、５６ｇ、５６ｒのソースでの電圧はそれらのゲートにおける電圧に従う。トランスファートランジスタ５９ｂ、５９ｇ、５９ｒを使用する本発明の実施形態では、ＸＦＲ信号をリセットの時間（期間）及びインテグレーション時間を通してアサートしておき、図６Ａに示したように、アサートを止めてインテグレーション時間を終了する。ＸＦＲ信号の低レベルは好適にはゼロ若しくはわずかに負の電圧（例えば、約−０．２ボルト）に設定して、トランスファートランジスタ５９ｂ、５９ｇ、５９ｒを完全にターンオフする。
【００６１】
画素センサを読み出すために、ソースホロワトランジスタ５６ｂ、５６ｇ、５６ｒのドレインを電圧ＶＳＦＤまで駆動し、トランジスタ５９ｂ、５９ｇ、５９ｒを含むアレイの列についてのＲＯＷ−ＳＥＬＥＣＴ信号をアサートして、それによって出力信号をＣＯＬＵＭＮ ＯＵＴ線へ駆動する。ＶＳＦＤ信号のアサーション（ａｓｓｅｒｔｉｏｎ）のタイミングは、それが、図６Ａで示したようにＲＯＷ−ＳＥＬＥＣＴ信号がアサート状態を止める後まで高いままであることを除いては、重要でない。ドケット番号ＦＯＶ−０３８号の、２０００年２月１４日に出願された関連出願シリアル番号０９／４９２，１０３号で開示されたように、ＶＳＦＤ信号が最初に上昇するならば、ＲＯＷ−ＳＥＬＥＣＴ信号の上昇端での電圧スロープを制限するのが好都合である。
【００６２】
図６Ｂのタイミングチャートは、図２Ｂのセンサ群の態様を作動する一の方法を示す。リセット作動は、図６Ａに対して示すように進行する。ＲＥＳＥＴがおちた後、照射が開始することができる；しかしながら、ＸＦＲスイッチなしではアクティブ画素センサは電子的シャッタ能力を有しないので、機械的シャッタを用いて照射を制御することになる。従って、ＳＨＵＴＴＥＲ信号は、信号がセンサ上で光を落とす時間（時刻）を示す。シャッタが閉じると、ＲＥＳＥＴ信号はで示したように、再度アサートはされない。というのは、信号は、読出後までフォトダイオードカソードに格納されるままでなければならない。ＲＯＷ−ＳＥＬＥＣＴ及びＶＳＦＤを用いた読出は、図６Ａで示したように作用する。読出の後、ＰＩＣ−ＶＣＣ及びＲＥＳＥＴはサイクルと戻ってそれらの最初の状態になることができる。
【００６３】
従来周知であるように、シャッタの必要性を避けるために、３トランジスタアクティブ画素センサを作動する他の方法もある。
【００６４】
図６Ａ及び図６Ｂで示した制御信号は、従来のタイミングと制御ロジックとを用いて生成してもよい。タイミング及び制御ロジック回路の構成は本発明の実施形態に依存するが、一度、本発明の特別の実施形態が選択されると、従来の回路に、図６Ａ及び図６Ｂを精査した当業者にとって自明な態様を採用することは可能である。
【００６５】
本発明の実施形態及び用途を示したが、この明細書で示した本発明の範囲を逸脱することなしに上述以外の変形及び変更が可能であることは当業者には明らかである。従って、本発明は記載した請求項の精神以外には限定されない。
【図面の簡単な説明】
【図１】従来の３色垂直型カラーフィルタ画素センサの概略断面図である。
【図２Ａ】本発明の垂直型カラーフィルタ画素センサの断面図と回路図とを合わせて示した図である。
【図２Ｂ】フォトダイオードを半導体ダイオードの記号で図示した図２Ａで示した同じ垂直型カラーフィルタ画素センサの回路図である。
【図２Ｃ】赤色、緑色及び青色のそれぞれを結合した本発明の垂直型カラーフィルタ画素センサの蓄積型で用いられるトランジスタ回路図である。
【図３】エピタキシャル半導体技術を用いた垂直型カラーフィルタ画素センサを示す半導体の断面図である。
【図４Ａ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｂ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｃ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｄ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図４Ｅ】製造処理の一の選択段階の実施後の構造を示す断面図である。
【図５】本発明のイメージングアレイの回路図である。
【図６】（Ａ）図２Ａ及び図２Ｂび画素センサと図５のアレイの作動を示すタイミング図である。（Ｂ）図２Ａ及び図２Ｂび画素センサと図５のアレイの作動を示すタイミング図である。
【符号の説明】
１２ ｐ型基板
１４ ｎ型井戸
１６ ｐ型井戸
３０ 垂直型カラーフィルタ検出器群
３２ ｐ型半導体基板
３４ ｎ型領域
３６ ｐ型領域
３８ ｎ型領域
４０ ｐ型領域
４２ ｎ型領域
５０，５２ ダイオード
５９ トレンスファートランジスタ
６０ 半導体基板
６２ 拡散バリア
６４ 単一井戸
６６ 第１のエピタキシャル層
７２ 第２のエピタキシャル層
Claims (42)
- 半導体基板上に形成された垂直型カラーフィルタ検出器群であって、第１の極性の光生成キャリヤを収集するように構成された少なくとも３つの検出器層を、反対の極性の光生成キャリヤを収集して流すように形成された付加挿入基準層により分離されて備え、前記の少なくとも３つの検出器層は実質的に垂直方向に並置しかつ前記半導体基板の異なる深さに依存する異なるスペクトル感度を有する垂直型カラーフィルタ検出器群。
- さらに、前記の少なくとも３つの検出器層のそれぞれに接続された個別のアクティブ画素センサ読出回路を備えた請求項１に記載の垂直型カラーフィルタ検出器群。
- 前記の少なくとも３つの検出器層は、第１の極性の前記光生成キャリヤを収集するようにドーピングすることにより構成され、前記の複数の基準層は、前記の反対極性の前記光生成キャリヤを収集して流すようにドーピングすることにより構成された請求項１に記載の垂直型カラーフィルタ検出器群。
- 前記の少なくとも３つの検出器層のドーピング及び前記の複数の基準層のドーピングによって、前記検出器層と前記基準層との隣接する層同士の間が接合分離されている請求項３に記載の垂直型カラーフィルタ検出器群。
- 第１の極性の前記光生成キャリヤが負の電子であり、前記反対極性の前記光生成キャリヤが正の正孔である請求項３に記載の垂直型カラーフィルタ検出器群。
- 各検出器群は、半導体の表面の青色感知ｎ型層に青色検出器を、前記半導体の第１の深さに配置する緑色感知ｎ型層に緑色検出器を、前記半導体の前記第１の深さより深い第２の深さに配置する赤色感知ｎ型層に赤色検出器を含む請求項１に記載の垂直型カラーフィルタ検出器群。
- 一の基準層が前記青色感知ｎ型層の下方に配置し；
基準層が前記緑色感知ｎ型層及び前記赤色感知ｎ型層の上方及び下方に配置した請求項６に記載の垂直型カラーフィルタ検出器群。 - 青色アクティブ画素センサ回路は前記青色感知ｎ型層に接続され、緑色アクティブ画素センサ回路は前記緑色感知ｎ型層に接続され、赤色アクティブ画素センサ回路は前記赤色感知ｎ型層に接続された請求項６に記載の垂直型カラーフィルタ検出器群。
- アレイ状に配置されかつその行に関連する請求項８に記載の垂直型カラーフィルタ検出器群は；
前記青色アクティブ画素センサ回路は行に関連する青色出力線に接続された出力を有し；
前記緑色アクティブ画素センサ回路は前記の行に関連する緑色出力線に接続された出力を有し；
前記赤色アクティブ画素センサ回路は前記の行に関連する赤色出力線に接続された出力を有する垂直型カラーフィルタ検出器群。 - さらに、前記検出器層の最も低い層の下の層に配置した拡散バリア領域を含む請求項１に記載の垂直型カラーフィルタ検出器群。
- さらに、前記検出器層の前記の２番目に低い層の下の層に配置した拡散バリア領域を含む請求項１に記載の垂直型カラーフィルタ検出器群。
- さらに、前記検出器層の最も低い層の下の層に配置した拡散バリア領域と、前記検出器層の前記の２番目に低い層の下の層に配置した拡散バリア領域とを含む請求項１に記載の垂直型カラーフィルタ検出器群。
- 半導体基板上に作製された垂直型カラーフィルタ検出器群であって、ｐ型ドープ領域とｎ型ドープ領域とが交互の少なくとも６層を備え、前記のドープ領域の隣接領域間に形成されたＰＮ接合は前記の少なくとも６層の上面からの接合深さに依存するスペクトル感度を有するフォトダイオードとして作用し、前記の交互のドープ領域のうちの第１のものは実質的に垂直方向に並置しかつ光生成キャリヤを収集する検出器領域として作用し、検出器領域でない前記の交互のドープ領域のうちの第２のものは基準電位に接続された基準領域として作用する垂直型カラーフィルタ検出器群。
- 前記検出器領域はｎ型ドープ領域を備え；
前記基準領域はｐ型ドープ領域を備え；
前記基準電位はグランドである請求項１３に記載の垂直型カラーフィルタ検出器群。 - 青色検出器領域は前記の少なくとも６層の上面に第１のｎ型層を備え；
緑色検出器領域は前記第１のｎ型層の下方に配置する第２のｎ型層とを備え；
赤色検出器領域は前記第２のｎ型層の下方に配置する第３のｎ型層とを備えた請求項１４に記載の垂直型カラーフィルタ検出器群。 - 前記青色検出器領域の底部面は、前記第１のｎ型半導体層の最上面から約０．０５μｍから約０．５μｍの範囲の深さに位置し；
前記緑色検出器領域の底部面は、前記第１のｎ型半導体層の前記最上面から約０．５μｍから約１．５μｍの範囲の深さに位置し；
前記赤色検出器領域の底部面は、前記第１のｎ型半導体層の前記最上面から約１．５μｍから約３．５μｍの範囲の深さに位置する請求項１５に記載の垂直型カラーフィルタ検出器群。 - 前記青色検出器領域の底部面は、前記第１のｎ型半導体層の最上面から約０．０３μｍの深さに位置し；
前記緑色検出器領域の底部面は、前記第１のｎ型半導体層の前記最上面から約１．０μｍの深さに位置し；
前記赤色検出器領域の底部面は、前記第１のｎ型半導体層の前記最上面から約２．５μｍの深さに位置する請求項１５に記載の垂直型カラーフィルタ検出器群。 - さらに、青色アクティブ画素センサ回路は前記青色検出器領域に接続され、緑色アクティブ画素センサ回路は前記緑色検出器領域に接続され、赤色アクティブ画素センサ回路は前記赤色検出器領域に接続された請求項１５に記載の垂直型カラーフィルタ検出器群。
- 前記青色、緑色及び赤色画素センサ回路はそれぞれ；
対応する検出器領域に接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと；
対応する検出器領域に接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと；
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行出力線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項１５に記載の垂直型カラーフィルタ検出器群。 - 前記青色、緑色及び赤色画素センサ回路はそれぞれ；
対応する検出器領域に接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと；
前記リセットトランジスタの前記ソースに接続されたドレインとトランスファ信号線に接続されたゲートとソースとを有するトランスファトランジスタと；
前記トランスファトランジスタの前記ソースに接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと；
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行出力線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項１５に記載の垂直型カラーフィルタ検出器群。 - 第１の導電型の半導体基板上に作製された垂直型カラーフィルタ検出器群であって：
基板に形成された前記第１の導電型の反対の第２の導電型の第１の井戸と；
前記半導体基板の上面全体に形成された前記第１の導電型の第１のエピタキシャル層と；
前記第１の井戸に対して実質的に垂直方向に並置する前記第１のエピタキシャル層に形成された前記第２の導電型の第２の井戸と；
前記第１のエピタキシャル層の上面全体に形成された前記第１の導電型の第２のエピタキシャル層と；
前記第１の井戸に対して実質的に垂直方向に並置する前記第２のエピタキシャル層に形成された前記第２の導電型の狭い拡散部と；を備え、
前記基板と前記第１及び第２のエピタキシャル層とが基準電位に接続されている垂直型カラーフィルタ検出器群。 - さらに、前記第１及び第２のエピタキシャル層を介して形成された前記第２の導電型の赤色接触領域が、前記第１の井戸と前記第２のエピタキシャル層の上面との間に電気的接続を形成し、前記赤色出力接触領域はその幅よりも高さが大きいものであり；
前記第２のエピタキシャル層を介して形成された前記第２の導電型の緑色接触領域が、前記第２の井戸と前記第２のエピタキシャル層の上面との間に電気的接続を形成する請求項２１に記載の垂直型カラーフィルタ検出器群。 - 前記第１の導電型はｐ型であり、前記第２の導電型はｎ型である請求項２２に記載の垂直型カラーフィルタ検出器群。
- 前記基準電位はグランドである請求項２１に記載の垂直型カラーフィルタ検出器群。
- 前記狭い拡散部の底部面は、前記第２のエピタキシャル層の最上面から約０．０５μｍから約０．５μｍの範囲の深さに位置し；
前記第２の井戸の底部面は、前記第２のエピタキシャル層の前記最上面から約０．５μｍから約１．５μｍの範囲の深さに位置し；
前記第１の井戸の底部面は、前記第２のエピタキシャル層の前記最上面から約１．５μｍから約３．５μｍの範囲の深さに位置する請求項２１に記載の垂直型カラーフィルタ検出器群。 - 前記狭い拡散部の底部面は、前記第２のエピタキシャル層の最上面から約０．０３μｍの深さに位置し；
前記第２の井戸の底部面は、前記第２のエピタキシャル層の前記最上面から約１．０μｍの深さに位置し；
前記第１の井戸の底部面は、前記第２のエピタキシャル層の前記最上面から約２．５μｍの深さに位置する請求項２１に記載の垂直型カラーフィルタ検出器群。 - さらに、青色アクティブ画素センサ回路は前記狭い拡散部に接続され、緑色アクティブ画素センサ回路は第２の井戸に接続され、赤色アクティブ画素センサ回路は第１の井戸に接続された請求項２２に記載の垂直型カラーフィルタ検出器群。
- 前記青色、緑色及び赤色画素センサ回路がそれぞれ；
前記の第１及び第２の井戸のうちの一方とカラーに関連した前記狭い拡散部とに接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと；
前記の第１及び第２の井戸のうちの一方とカラーに関連した前記狭い拡散部とに接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと；
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項２７に記載の垂直型カラーフィルタ検出器群。 - 前記青色、緑色及び赤色画素センサ回路がそれぞれ；
前記の第１及び第２の井戸とカラーに関連した前記狭い拡散部とに接続されたソースとリセット信号線に接続されたゲートとリセット基準電位に接続されたドレインとを有するリセットトランジスタと；
前記リセットトランジスタの前記ソースに接続されたドレインとトランスファ信号線に接続されたゲートとソースとを有するトランスファトランジスタと；
前記トランスファトランジスタの前記ソースに接続されたゲートとドレイン供給電位に接続されたドレインとソースとを有するソースホロアトランジスタと；
前記ソースホロアトランジスタの前記ソースに接続されたドレインと行線に接続されたソースと列選択信号線に接続されたゲートとを有する列選択トランジスタと、を備えた請求項２７に記載の垂直型カラーフィルタ検出器群。 - 第１の導電型の半導体基板を準備する段階と；
前記半導体基板における前記第１の導電型の反対の第２の導電型の第１の井戸を形成する段階と；
前記第１の井戸及び前記半導体基板の全体に亘って前記第１の導電型の第１のエピタキシャル層を形成する段階と；
前記第１の井戸に接触させるために前記第１のエピタキシャル層において第１のコンタクトプラグの下部を形成する段階と；
前記第１の井戸に対して実質的に垂直方向に並置された前記第１のエピタキシャル層において前記第２の導電型の第２の井戸を形成する段階と；
前記第２の井戸及び前記第１のエピタキシャル層の全体に亘って前記第１の導電型の第２のエピタキシャル層を形成する段階と；
前記第２のエピタキシャル層において第１のコンタクトプラグの上部と第２のコンタクトプラグとを形成して、前記第１のコンタクトプラグの前記上部は前記第１のエピタキシャル層における前記第１のコンタクトプラグの前記下部に接触し、前記第２のコンタクトプラグが前記第２の井戸に接触するところの段階と；
前記第１の井戸に対して実質的に垂直方向に並置された前記第２のエピタキシャル層において前記第２の導電型の狭い拡散部を形成する段階と；を備えた方法。 - 前記第１のエピタキシャル層において前記コンタクトプラグの前記下部を形成する段階には、異なるエネルギーでの多重注入を実施することが含まれている請求項３０に記載の方法。
- 前記多重注入のうちの少なくとも一の注入は、前記第２の井戸を形成するのと同時に実施する請求項３１に記載の方法。
- 前記第２のエピタキシャル層において前記第１のコンタクトプラグの前記上部と前記第２のコンタクトプラグとを形成する段階には、単一の注入を実施することが含まれている請求項３０に記載の方法。
- 前記第２のエピタキシャル層において前記第１のコンタクトプラグの前記上部と前記第２のコンタクトプラグとを形成する段階には、多重注入を実施することが含まれている請求項３０に記載の方法。
- 前記第１のエピタキシャル層において前記第１のコンタクトプラグの前記下部を形成し、前記第２のエピタキシャル層において前記第１のコンタクトプラグの前記上部を形成する段階は、実質的に幅よりも高さの方が大きい第１及び第２のエピタキシャル層を介してコンタクトプラグを形成することを含む請求項３０に記載の方法。
- 前記第１のエピタキシャル層において前記第１のコンタクトプラグの前記下部を形成し、前記第２のエピタキシャル層において前記第１のコンタクトプラグの前記上部を形成する段階は、高さが少なくとも幅の２倍ある第１及び第２のエピタキシャル層を介してコンタクトプラグを形成することを含む請求項３５に記載の方法。
- 前記狭い拡散部を形成する段階が、低ドープドレイン領域を形成することを含む請求項３０に記載の方法。
- さらに、前記第２のエピタキシャル層にＮＭＯＳ及びＰＭＯＳトランジスタを形成する段階を含む請求項３０に記載の方法。
- 第１の導電型の半導体基板を準備する段階と；
前記半導体基板における前記第１の導電型の反対の第２の導電型の第１の井戸を形成する段階と；
前記第１の井戸及び前記半導体基板の全体に亘って前記第１の導電型の第１のエピタキシャル層を形成する段階と；
最初に第１のエネルギーで前記第２の導電型の原子を注入し、次いで、前記第１のエネルギーと異なる第２のエネルギーレベルで前記第２の導電型の原子を注入することによって、前記第１の井戸に接触させるために前記第１のエピタキシャル層において第１のコンタクトプラグの下部を形成する段階と；
前記第１の井戸に対して実質的に垂直方向に並置された前記第１のエピタキシャル層において前記第２の導電型の第２の井戸を形成する段階と；
前記第２の井戸及び前記第１のエピタキシャル層の全体に亘って前記第１の導電型の第２のエピタキシャル層を形成する段階と；
前記第２のエピタキシャル層において第１のコンタクトプラグの上部と第２のコンタクトプラグとを形成して、前記第１のコンタクトプラグの前記上部は前記第１のエピタキシャル層における前記第１のコンタクトプラグの前記下部に接触し、前記第２のコンタクトプラグが前記第２の井戸に接触するところの段階と；
前記第１の井戸に対して実質的に垂直方向に並置された前記第２のエピタキシャル層において前記第２の導電型の狭い拡散部を形成する段階と；を備えた方法。 - 前記第１のエピタキシャル層において前記第１のコンタクトプラグの前記下部を形成し、前記第２のエピタキシャル層において前記第１のコンタクトプラグの前記上部を形成する段階は、実質的に幅よりも高さの方が大きい第１及び第２のエピタキシャル層を介してコンタクトプラグを形成することを含む請求項３９に記載の方法。
- 前記狭い拡散部を形成する段階が、低ドープドレイン領域を形成することを含む請求項３９に記載の方法。
- さらに、前記第２のエピタキシャル層にＮＭＯＳ及びＰＭＯＳトランジスタを形成する段階を含む請求項３９に記載の方法。
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