JP2010518629A - ピン止めフォトダイオードｃｍｏｓ画素センサ - Google Patents

Abstract

ｐ型半導体領域内に形成された多色ＣＭＯＳ画素センサは、ｐ型領域の表面付近に位置するｎ型半導体材料領域から形成された第１の検出器を含む。このｐ型領域の表面に、第１の検出器を覆って、第１のピン止めｐ型領域が形成され、その表面部分は、ピン止めｐ型領域の縁部を越えて延びる。ｐ型半導体領域内で第１の検出器より下に位置するｎ型領域から、第２の検出器が形成される。第２の検出器には、第２の検出器用のｎ型の深い接触プラグが接触し、ｐ型半導体領域の表面まで延びる。ｐ型半導体領域の表面には、第２の検出器用のｎ型の深い接触プラグの上部を覆って、第２のピン止めｐ型領域が形成される。第２の検出器用の深い接触プラグの表面部分は、第２のピン止めｐ型領域の縁部を越えて延びる。

Description

本発明は、ＣＭＯＳ撮像アレイに関する。より詳細には、本発明は、漏れの少ない垂直多色ＣＭＯＳ撮像アレイに関する。

当技術分野では、ＣＭＯＳ画素センサが広く普及してきた。そのような画素センサは通常、フォトダイオードを使用して電荷を収集し、かつ選択トランジスタおよびソースフォロワ増幅器を使用して画素センサから電荷を読み出す。

これらの画素センサの多色版も知られている。そのようなセンサの初期の例では、バイエルパターンなどのパターンで形成された検出器のアレイを使用した。最近では、垂直色フィルタＣＭＯＳ画素センサが開示されており、浸入の深さが光子エネルギーに応じるということを利用するように、複数の画素センサ（青色、緑色、および赤色など）が、半導体本体内の異なる深さに位置決めされる。シリコン本体の表面下に配置された検出器へは、深い接触構造を通じて接触する。そのような画素センサ構成の一例は、特許文献１に示されている。

米国特許第６７２７５２１号明細書

"Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａｓ"、Ｊｕｎｉｃｈｉ Ｎａｋａｍｕｒａ編、Ｔａｙｌｏｒ ＆ Ｆｒａｎｃｉｓ Ｇｒｏｕｐ， Ｐｕｂｌｉｓｈｅｒ、ＩＳＢＮ ０−８４９３−３５４５−０

画素センサに関連する共通の問題の１つは、中に画素センサが製作されるシリコン本体の表面の漏れ電流である。この問題は、シリコン表面にまたはその付近に位置する青色検出器に関して、特に困難である。

本発明の一態様によれば、ｐ型半導体領域内に形成された多色ＣＭＯＳ画素センサは、ｐ型半導体領域の表面付近に位置するｎ型半導体材料領域から形成された第１の検出器を含む。このｐ型領域の表面に、第１の検出器を覆って、第１のピン止め（ｐｉｎｎｅｄ）ｐ型領域が形成され、その表面部分は、ピン止めｐ型領域の縁部を越えて延びる。ｐ型半導体領域内で第１の検出器より下に位置するｎ型領域から、第２の検出器が形成される。第２の検出器には、第２の検出器用のｎ型の深い接触プラグが接触し、ｐ型領域の表面まで延びる。ｐ型半導体領域の表面には、第２の検出器用のｎ型の深い接触プラグの上部を覆って、第２のピン止めｐ型領域が形成される。第２の検出器用の深い接触プラグの表面部分は、第２のピン止めｐ型領域の縁部を越えて延びる。第１および第２の検出器の表面部分と他のドープされた領域との間に形成された色選択トランジスタを、ポリシリコンゲートが画定する。

本発明の第１の態様によれば、多色ＣＭＯＳ画素センサは、半導体基板上のｐ型領域内に形成されることが好ましい。多色ＣＭＯＳ画素センサは、ｐ型半導体領域の表面付近に位置するｎ型半導体材料領域から形成された青色検出器を含む。このｐ型半導体領域の表面に、青色検出器を覆って、ピン止めｐ型領域が形成される。青色検出器のｎ型領域の表面部分は、ピン止めｐ型領域の縁部を越えて延び、ｐ型半導体領域の表面に位置する。ｐ型半導体領域の表面を覆ってポリシリコンゲート電極が形成され、かつそのｐ型半導体領域の表面から絶縁されており、青色検出器領域の表面部分の縁部、および青色検出器領域の表面部分から隔置された青色選択トランジスタのｎ＋ソース／ドレイン領域の縁部に自己整合して、青色選択トランジスタを形成する。

ｐ型半導体領域内の青色検出器より下で、スペクトルの緑色領域内の光子の収集を最適化するように選択された深さに、ｎ型領域から形成された緑色検出器が位置する。この緑色検出器に接触するように、緑色検出器用のｎ型の深い接触プラグが形成される。ｐ型領域の表面には、ｐ型半導体領域の表面付近の緑色検出器用のｎ型の深い接触プラグの上部を覆って、ピン止めｐ型領域が形成される。緑色検出器用のｎ型の深い接触プラグの表面部分は、ピン止めｐ型領域の縁部を越えて延び、ｐ型半導体領域の表面に位置する。ｐ型半導体領域の表面を覆ってポリシリコンゲート電極が形成され、かつそのｐ型半導体領域の表面から絶縁されており、緑色検出器用のｎ型の深い接触プラグの表面部分の縁部、および緑色検出器用のｎ型の深い接触プラグの表面部分から隔置された緑色選択トランジスタのｎ＋ソース／ドレイン領域の縁部に自己整合して、緑色選択トランジスタを形成する。

ｐ型半導体領域内の緑色検出器より下で、スペクトルの赤色領域内の光子の収集を最適化するように選択された深さに、ｎ型領域から形成された赤色検出器が位置する。この赤色検出器に接触するように、赤色検出器用のｎ型の深い接触プラグが形成される。ｐ型半導体領域の表面には、ｐ型半導体領域の表面付近の赤色検出器用のｎ型の深い接触プラグの上部を覆って、ピン止めｐ型領域が形成される。赤色検出器用のｎ型の深い接触プラグの表面部分は、ピン止めｐ型領域の縁部を越えて延び、ｐ型半導体領域の表面に位置する。ｐ型半導体領域の表面を覆ってポリシリコンゲート電極が形成され、かつそのｐ型半導体領域の表面から絶縁されており、赤色検出器用のｎ型の深い接触プラグの表面部分の縁部、および赤色検出器用のｎ型の深い接触プラグの表面部分から隔置された赤色選択トランジスタのｎ＋ソース／ドレイン領域の縁部に自己整合して、赤色選択トランジスタを形成する。

本発明の別の態様によれば、青色検出器は、空乏化されない動作モードで動作させることができ、または電荷収集前に検出器からすべての電荷が取り除かれる空乏化モードで動作させることができる。次いで電荷が収集され、検出器から移動される。

本発明による例示的な３色画素センサの細部を示す、集積回路の一部分の横断面図である。 本発明による例示的な３色画素センサの細部を示す概略図である。 本発明による３色画素センサを動作させる方法を示すタイミング図である。

本発明についての以下の説明は、例示のみを目的とし、決して限定するものではないことが、当業者には理解されるであろう。本発明の他の実施形態は、そのような当業者には容易に想到されるであろう。

まず図１を参照すると、多色ＣＭＯＳ画素センサ１０が、ｐ型半導体領域内、好ましくは半導体基板内に形成されたｐ型領域１２内に形成される。図１の横断面図に示す画素センサは例示のみを目的とし、図中に示す半導体構造の相対位置は、構造について説明するために選択されており、本発明の画素センサを使用する実際の集積回路に対する配置を提供するために選択されたものではないことが、当業者には理解されるであろう。また、図１に示す画素センサをｐ型基板内に直接形成することもできることが、そのような当業者には理解されるであろう。

多色ＣＭＯＳ画素センサ１０は、ｐ型領域１２の表面付近に位置するｎ型半導体材料領域から形成された青色検出器１４を含む。ｐ型領域１２の表面に、青色検出器１４を覆って、ピン止めｐ型領域１６が形成される。本明細書では、「ピン止め」領域とは、Ｓｉ／ＳｉＯ_２インターフェースが基板の電位で維持されるような領域である。青色検出器のｎ型領域１４の表面部分は、ピン止めｐ型領域１６の縁部を越えて延び、ｐ型領域１２の表面に位置する。

ｐ型領域１２の表面を覆ってポリシリコンゲート電極１８が形成され、かつｐ型領域１２の表面から絶縁されており、青色検出器領域１４の表面部分の縁部、および青色検出器領域１６の表面部分から隔置された青色選択トランジスタのｎ＋ソース／ドレイン領域２０の縁部に自己整合して、青色選択トランジスタを形成する。青色選択トランジスタのｎ＋ソース／ドレイン領域２０の左側にある青色選択トランジスタのチャネル内へ、低不純物濃度ドレイン（ＬＤＤ）領域２２が延びる。当技術分野では周知のように、ゲート電極１８の縁部にスペーサ２４が配置される。

ｐ型領域１２内の青色検出器１４より下で、スペクトルの緑色領域内の光子の収集を最適化するように選択された深さに、ｎ型領域から形成された緑色検出器２６が位置する。ｐ型領域１２内で、青色検出器１４と緑色検出器２６の間に、ｐ型青色／緑色バリア領域２８が配置される。

緑色検出器と、ｐ型領域１２の表面の緑色ｎ型接触領域３２の両方に接触するように、緑色検出器用のｎ型の深い接触プラグ３０が形成される。ｐ型領域の表面には、ｐ型領域１２の表面の緑色検出器用のｎ型の深い接触プラグ３０およびｎ型接触領域３２の上部を覆って、ピン止めｐ型領域３４が形成される。接触プラグ３０は、注入によって、ドーパントの目標の深さをピン止め領域より下に位置させるのに十分なエネルギーで形成される。緑色検出器用の緑色ｎ型接触領域３４の表面部分は、ピン止めｐ型領域３２の縁部を越えて延び、ｐ型領域１２の表面に位置する。代替実施形態では、ｎ型の深い接触プラグ３０が、構造を覆って形成すべきゲートの下まで延びて、領域３２を不要にすることもできる。

ｐ型領域１２の表面を覆ってポリシリコンゲート電極３６が形成され、かつｐ型領域１２の表面から絶縁されており、緑色ｎ型の深い接触領域３４の表面部分の縁部、および緑色検出器用のｎ型の深い接触プラグの表面部分から隔置された緑色選択トランジスタのｎ＋ソース／ドレイン領域３８の縁部に自己整合して、緑色選択トランジスタを形成する。緑色選択トランジスタのｎ＋ソース／ドレイン領域３８の左側にある青色選択トランジスタのチャネル内へ、低不純物濃度ドレイン（ＬＤＤ）領域４０が延びる。当技術分野では周知のように、ゲート電極１８の縁部にスペーサ４２が配置される。

ｐ型領域１２内の緑色検出器２６より下で、スペクトルの赤色領域内の光子の収集を最適化するように選択された深さに、ｎ型領域から形成された赤色検出器４４が位置する。ｐ型領域１２内で、緑色検出器２４と赤色検出器４４の間に、ｐ型緑色／赤色バリア領域４６が配置される。

赤色検出器４４と、ｐ型領域１２の表面の赤色ｎ型接触領域５０の両方に接触するように、赤色検出器用のｎ型の深い接触プラグ４８が形成される。ｐ型領域の表面には、ｐ型領域１２の表面の赤色ｎ型接触領域５０の上部を覆って、ピン止めｐ型領域５２が形成される。接触プラグ４８は、注入によって、ドーパントの目標の深さをピン止め領域より下に位置させるのに十分なエネルギーで形成される。赤色ｎ型接触領域５０の表面部分は、ピン止めｐ型領域５２の縁部を越えて延び、ｐウェルの表面に位置する。ｐ型領域１２の表面を覆ってポリシリコンゲート電極５４が形成され、かつｐ型領域１２の表面から絶縁されており、赤色ｎ型接触領域５０の表面部分の縁部、および赤色ｎ型接触領域５０の表面部分から隔置された赤色選択トランジスタのｎ＋ソース／ドレイン領域５６の縁部に自己整合して、赤色選択トランジスタを形成する。当技術分野では周知のように、ゲート電極５４の縁部にスペーサ６０が配置される。代替実施形態では、ｎ型の深い接触プラグ４８が、構造を覆って形成すべきゲートの下まで延びて、領域５０を不要にすることもできる。

図１の左側にあるフィールド酸化物領域６２は、赤色ｎ＋ソース／ドレイン領域５６を、図１の左側より外に位置するあらゆる構造から分離する。図１の右側にあるフィールド酸化物領域６４は、青色ｎ＋ソース／ドレイン領域２０を、図１の右側より外に位置するあらゆる構造から分離する。フィールド酸化物領域６６は、赤色検出器出力ｎ型領域５０を緑色ｎ＋ソース／ドレイン領域３８から分離し、フィールド酸化物領域６８は、緑色検出器出力ｎ型領域３２を青色検出器出力ｎ型領域１４から分離する。

次に図２を参照すると、本発明による例示的な３色画素センサ８０の細部を概略図で示す。他の回路構成も可能であることが、当業者には容易に理解されるであろう。

３色画素センサ８０は、赤色フォトダイオード８２、緑色フォトダイオード８４、および青色フォトダイオード８６を含む。１つまたは複数の色の２つ以上のフォトダイオードを使用することができ、それに対応して画素センサ内に存在するトランジスタの数も増えることが、当業者には理解されるであろう。フォトダイオード８２、８４、および８６のアノードは接地に接続され、フォトダイオード８２、８４、および８６のカソードは、３つの色に対する光電荷収集ノードを備える。

フォトダイオード８２、８４、および８６のカソードは、選択トランジスタを通って共通の感知ノード８８に結合される。赤色選択トランジスタ９０は、赤色フォトダイオード８２のカソードと感知ノード８８の間に結合される。赤色選択トランジスタ９０のゲートは、赤色選択線９２に結合される。緑色選択トランジスタ９４は、緑色フォトダイオード８４のカソードと感知ノード８８の間に結合される。緑色選択トランジスタ９４のゲートは、緑色選択線９６に結合される。青色選択トランジスタ９８は、青色フォトダイオード８６のカソードと感知ノード８８の間に結合される。青色選択トランジスタ９８のゲートは、青色選択線１００に結合される。

参照番号１０４のＶ_ＤＤと共通の感知ノード８８の間に、共通のリセットトランジスタ１０２が結合される。リセットトランジスタ１０２のゲートは、リセット線１０６に結合される。

感知ノード８８には、ソースフォロワトランジスタ１０８のゲートが結合され、そのドレインはＶ_ＤＤ線１０４に結合され、そのソースは行選択トランジスタ１１０のドレインに結合される。行選択トランジスタ１１０のソースは電流源１１２に結合され、そのゲートは読出し（行選択）線１１４に結合される。赤色選択線９２、緑色選択線９６、または青色選択線１００のうちの１つに信号がアサートされ、かつ行選択トランジスタ１１０のゲートに行選択信号がアサートされると、トランジスタ１０８はソースフォロワとして働き、そのソースに電圧Ｖ_ｏｕｔが現れ、フォトダイオードのうちの選択された１つに電荷が蓄積されたことを表す。

本発明の画素センサから色画像データを読み出すために、いくつかの技法を使用することができる。この目的には、相関二重サンプリング技法が特に有用である。相関二重サンプリングは、当技術分野ではよく知られており、「Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａｓ」、Ｊｕｎｉｃｈｉ Ｎａｋａｍｕｒａ編、Ｔａｙｌｏｒ ＆ Ｆｒａｎｃｉｓ Ｇｒｏｕｐ， Ｐｕｂｌｉｓｈｅｒ、ＩＳＢＮ ０−８４９３−３５４５−０に記載されている。

したがって、図３に示すように、画素はまず、リセット線１０６上のリセットトランジスタ１０２のゲートにリセット信号をアサートすることによってリセットされ、一方赤色選択線９２、緑色選択線９６、および青色選択線１００には、選択信号がアサートされる。次いで、各フォトダイオード８２、８４、および８６のカソードの静電容量、ならびに各フォトダイオードが結合された色選択トランジスタ９０、９４、および９８のソース／ドレイン拡散の静電容量に、光電流が統合される。

統合期間後、リセット線１０６上のリセットトランジスタ１０２のゲートにリセット信号をアサートすることによって、読出しリセット動作が実行される。共通の感知ノード８８は、各色を読み出す前にリセットされる。これらの色が、青色、緑色、次いで赤色の順で読み出されるものとすると、行選択線１１４上に信号がアサートされ、次いで青色暗さレベルが読み出される。次に、青色選択線１００に信号を印加することによって、青色信号が読み出される。次いで、緑色信号を読み出す前に、共通の感知ノード８８がリセットされる。次いで、緑色暗さレベルが読み出される。次に、緑色選択線９６に信号を印加することによって、緑色信号が読み出される。次いで、赤色信号を読み出す前に、共通の感知ノード８８がリセットされる。次いで、赤色暗さレベルが読み出される。次に、赤色選択線９６に信号を印加することによって、赤色信号が読み出される。図３は、まず青色、次いで緑色、次いで赤色の信号を読み出す順序を示すが、これらの色は、任意の順で読み出すことができることが、当業者には理解されるであろう。

本発明の実施形態および適用分野について、図示しかつ説明してきたが、本明細書内の本発明の概念から逸脱することなく、前述したものよりさらに多くの修正形態が可能であることが、当業者には明らかであるはずである。したがって、本発明は、添付の特許請求の範囲の精神以外で、限定されるものではない。

１０ 多色ＣＭＯＳ画素センサ
１２ ｐ型領域
１４ 青色検出器
１６ ピン止めｐ型領域
１８ ポリシリコンゲート電極
２０ 青色選択トランジスタのｎ＋ソース／ドレイン領域
２２ 低不純物濃度ドレイン（ＬＤＤ）領域
２４ スペーサ
２６ 緑色検出器
２８ ｐ型青色／緑色バリア領域
３０ 緑色検出器用のｎ型の深い接触プラグ
３２ 緑色ｎ型接触領域
３４ ピン止めｐ型領域
３６ ポリシリコンゲート電極
３８ 緑色選択トランジスタのｎ＋ソース／ドレイン領域
４０ 低不純物濃度ドレイン（ＬＤＤ）領域
４２ スペーサ
４４ 赤色検出器
４６ ｐ型緑色／赤色バリア領域
４８ 赤色検出器用のｎ型の深い接触プラグ
５０ 赤色ｎ型接触領域
５２ ピン止めｐ型領域
５４ ポリシリコンゲート電極
５６ 赤色選択トランジスタのｎ＋ソース／ドレイン領域
６２ フィールド酸化物領域
６４ フィールド酸化物領域
６６ フィールド酸化物領域
６８ フィールド酸化物領域
８０ ３色画素センサ
８２ 赤色フォトダイオード
８４ 緑色フォトダイオード
８６ 青色フォトダイオード
８８ 感知ノード
９０ 赤色選択トランジスタ
９２ 赤色選択線
９４ 緑色選択トランジスタ
９６ 緑色選択線
９８ 青色選択トランジスタ
１００ 青色選択線
１０２ リセットトランジスタ
１０４ Ｖ_ＤＤ、Ｖ_ＤＤ線
１０６ リセット線
１０８ ソースフォロワトランジスタ
１１０ 行選択トランジスタ
１１２ 電流源
１１４ 読出し（行選択）線

Claims (12)

1. ｐ型半導体領域内に形成された多色ＣＭＯＳ画素センサであって、
   前記ｐ型半導体領域の表面付近に位置するｎ型半導体材料領域から形成された、第１の色に対する第１の検出器と、
   前記ｐ型半導体領域の表面に、前記第１の検出器を覆って形成された第１のピン止めｐ型領域であって、前記第１の検出器のための前記ｎ型領域の表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、第１のピン止めｐ型領域と、
   前記ｐ型半導体領域内で前記第１の検出器より下に位置するｎ型領域から形成された、第２の色に対する第２の検出器と、
   前記第２の検出器に接触し、前記ｐ型半導体領域の表面まで延びる、第２の検出器用のｎ型の深い接触プラグと、
   前記ｐ型半導体領域の表面に、前記第２の検出器用のｎ型の深い接触プラグの上部を覆って形成された第２のピン止めｐ型領域であって、前記第２の検出器用のｎ型の深い接触プラグの表面部分が、前記第２のピン止めｐ型領域の縁部を越えて延びる、第２のピン止めｐ型領域とを含む、多色ＣＭＯＳ画素センサ。
2. 前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記第１の検出器のための前記ｎ型領域の表面部分の縁部、およびｎ＋ソース／ドレイン領域の縁部に自己整合して、第１の色の選択トランジスタを形成する、第１のポリシリコンゲート電極と、
   前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記第２の検出器用のｎ型の深い接触プラグの表面部分の縁部、およびｎ＋ソース／ドレイン領域の縁部に自己整合して、第２の色の選択トランジスタを形成する、第２のポリシリコンゲート電極と
   をさらに含む、請求項１に記載の多色ＣＭＯＳ画素センサ。
3. 前記ｐ型半導体領域内で前記第２の検出器より下に位置するｎ型領域から形成された、第３の色に対する第３の検出器と、
   前記第３の検出器に接触し、前記ｐ型半導体領域の表面まで延びる、第３の検出器用のｎ型の深い接触プラグと、
   前記ｐ型半導体領域の表面に、前記ｐ型半導体領域の表面付近の前記第３の検出器用のｎ型の深い接触プラグの上部を覆って形成された第３のピン止めｐ型領域であって、前記第３の検出器用のｎ型の深い接触プラグの表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、第３のピン止めｐ型領域と
   をさらに含む、請求項１に記載の多色ＣＭＯＳ画素センサ。
4. 前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記第３の検出器用のｎ型の深い接触プラグの表面部分の縁部、およびｎ＋ソース／ドレイン領域の縁部に自己整合して、第３の色の選択トランジスタを形成する、第３のポリシリコンゲート電極をさらに含む、請求項３に記載の多色ＣＭＯＳ画素センサ。
5. 前記ｐ型半導体領域が、半導体材料本体内に形成されたｐウェルである、請求項１に記載の多色ＣＭＯＳ画素センサ。
6. 前記半導体材料本体が半導体基板である、請求項５に記載の多色ＣＭＯＳ画素センサ。
7. 半導体基板上のｐ型半導体領域内に形成された多色ＣＭＯＳ画素センサであって、
   前記ｐ型半導体領域の表面付近に位置するｎ型半導体材料領域から形成された青色検出器と、
   前記ｐ型半導体領域の表面に、前記青色検出器を覆って形成されたピン止めｐ型領域であって、前記青色検出器のｎ型領域の表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と、
   前記ｐ型半導体領域内で前記青色検出器より下に位置するｎ型領域から形成された緑色検出器と、
   前記緑色検出器に接触し、前記ｐ型半導体領域の表面まで延びる、緑色検出器用のｎ型の深い接触プラグと、
   前記ｐ型半導体領域の表面に、前記緑色検出器用のｎ型の深い接触プラグの上部を覆って形成されたピン止めｐ型領域であって、前記緑色検出器用のｎ型の深い接触プラグの表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と、
   前記ｐ型半導体領域内で前記緑色検出器より下に位置するｎ型領域から形成された赤色検出器と、
   前記赤色検出器に接触し、前記ｐ型半導体領域の表面まで延びる、赤色検出器用のｎ型の深い接触プラグと、
   前記ｐ型半導体領域の表面に、前記ｐ型半導体領域の表面付近の前記赤色検出器用のｎ型の深い接触プラグの上部を覆って形成されたピン止めｐ型領域であって、前記赤色検出器用のｎ型の深い接触プラグの表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と
   を含む多色ＣＭＯＳ画素センサ。
8. 前記ｐ型半導体領域が、半導体材料本体内に形成されたｐウェルである、請求項７に記載の多色ＣＭＯＳ画素センサ。
9. 前記半導体材料本体が半導体基板である、請求項８に記載の多色ＣＭＯＳ画素センサ。
10. 半導体基板上のｐ型半導体領域内に形成された多色ＣＭＯＳ画素センサであって、
    前記ｐ型半導体領域の表面付近に位置するｎ型半導体材料領域から形成された青色検出器と、
    前記ｐ型半導体領域の表面に、前記青色検出器を覆って形成されたピン止めｐ型領域であって、前記青色検出器のｎ型領域の表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と、
    前記青色検出器領域の表面部分から隔置された、青色選択トランジスタのｎ＋ソース／ドレイン領域と、
    前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記青色検出器領域の表面部分の縁部、および前記青色検出器領域の表面部分から隔置された前記ｎ＋ソース／ドレイン領域の縁部に自己整合して、青色選択トランジスタを形成する、ポリシリコンゲート電極と、
    前記ｐ型半導体領域内で前記青色検出器より下に位置するｎ型領域から形成された緑色検出器と、
    前記緑色検出器に接触し、前記ｐ型半導体領域の表面まで延びる、緑色検出器用のｎ型の深い接触プラグと、
    前記ｐ型半導体領域の表面に、前記緑色検出器用のｎ型の深い接触プラグの上部を覆って形成されたピン止めｐ型領域であって、前記緑色検出器用のｎ型の深い接触プラグの表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と、
    前記緑色検出器領域の表面部分から隔置された、緑色選択トランジスタのｎ＋ソース／ドレイン領域と、
    前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記緑色検出器用のｎ型の深い接触プラグの表面部分の縁部、および前記ｎ＋ソース／ドレイン領域の縁部に自己整合して、緑色選択トランジスタを形成する、ポリシリコンゲート電極と、
    前記ｐ型半導体領域内で前記緑色検出器より下に位置するｎ型領域から形成された赤色検出器と、
    前記赤色検出器に接触し、前記ｐ型半導体領域の表面まで延びる、赤色検出器用のｎ型の深い接触プラグと、
    前記ｐ型半導体領域の表面に、前記ｐ型半導体領域の表面付近の前記赤色検出器用のｎ型の深い接触プラグの上部を覆って形成されたピン止めｐ型領域であって、前記赤色検出器用のｎ型の深い接触プラグの表面部分が、前記ピン止めｐ型領域の縁部を越えて延びる、ピン止めｐ型領域と、
    前記青色検出器領域の表面部分から隔置された赤色選択トランジスタのｎ＋ソース／ドレイン領域と、
    前記ｐ型半導体領域の表面を覆って形成されかつ前記ｐ型半導体領域の表面から絶縁されており、前記赤色検出器用のｎ型の深い接触プラグの表面部分の縁部、および前記ｎ＋ソース／ドレイン領域の縁部に自己整合して、赤色選択トランジスタを形成する、ポリシリコンゲート電極と
    を含む多色ＣＭＯＳ画素センサ。
11. 前記ｐ型半導体領域が、半導体材料本体内に形成されたｐウェルである、請求項１０に記載の多色ＣＭＯＳ画素センサ。
12. 前記半導体材料本体が半導体基板である、請求項１１に記載の多色ＣＭＯＳ画素センサ。