KR102132351B1 - 이미지 센서와 이를 포함하는 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 이미지 센서는 제1로우에 배치된 제1픽셀과 제2픽셀을 포함하고, 상기 제1픽셀은 반도체 기판 내부에서 제1깊이에 형성되고 제1가시광 스펙트럼을 제1광 전하로 변환하는 제1광전 변환 소자를 포함하고, 상기 제2픽셀은 상기 반도체 기판 내부에서 상기 제1깊이로부터 제2깊이에 형성되고 수직 방향으로 상기 제1광전 변환 소자와 부분적으로 오버랩되고 제2가시광 스펙트럼을 제2광 전하로 변환하는 제2광전 변환 소자를 포함한다.

Description

이미지 센서와 이를 포함하는 장치{IMAGE SENSOR AND DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 CMOS 이미지 센서(complementary metal oxide semiconductor image sensor)에 관한 것으로, 특히 픽셀의 광전 변환 소자의 크기를 확장시켜 상기 픽셀의 감도를 향상시킬 수 있는 이미지 센서와 이를 포함하는 장치에 관한 것이다.
CMOS 이미지 센서는 상보형 금속 산화 반도체(complementary metal oxide semiconductor(CMOS))를 이용한 고체 이미지 감지 장치(solid-state image sensing device)이다.
CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD(charge coupled device) 이미지 센서에 비해 제조 단가가 낮으며, 상기 CMOS 이미지 센서의 크기가 작기 때문에 소비 전력이 적다.
최근에는 CMOS 이미지 센서의 성능이 향상되면서, 스마트폰(smart phone)과 디지털 카메라(digital camera) 등과 같은 휴대용 전자 기기(portable electronic device) 이외의 다양한 가전 제품들(consumer electronics)에도 널리 사용되고 있다.
CMOS 이미지 센서는 외부로부터 조사되는 빛을 감지하는 광전 변환 소자와 감지된 빛을 전기적인 신호로 처리하는 처리 회로를 포함한다. 상기 광전 변환 소자의 수광 량이 많을수록, CMOS 이미지 센서의 광 감도(photo sensitivity) 특성이 좋아진다.
최근에 CMOS 이미지 센서의 크기가 작아짐에 따라, 상기 CMOS 이미지 센서의 감도가 낮아지는 문제가 발생하고 있다. 예컨대, 이미지 센서의 픽셀(pixel)의 크기가 작아짐에 따라, 상기 픽셀의 광전 변환 소자의 크기도 감소하고, CMOS 이미지 센서의 감도는 상기 픽셀의 크기에 영향을 받는다.
본 발명의 해결하고자 하는 과제는 광전 변환 소자의 크기를 확장시켜 상기 광전 변환 소자를 포함하는 픽셀의 감도를 향상시키고 풀-웰 커패시티(full-well capacity)를 증가시킬 수 있는 새로운 구조의 이미지 센서와 이를 포함하는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서는 제1로우에 배치된 제1픽셀과 제2픽셀을 포함하고, 상기 제1픽셀은 반도체 기판의 내부에서 제1깊이에 형성되고 제1가시광 스펙트럼을 제1광 전하로 변환하는 제1광전 변환 소자를 포함하고, 상기 제2픽셀은 상기 반도체 기판의 내부에서 상기 제1깊이로부터 제2깊이에 형성되고 수직 방향으로 상기 제1광전 변환 소자와 부분적으로 오버랩되고 제2가시광 스펙트럼을 제2광 전하로 변환하는 제2광전 변환 소자를 포함한다.
상기 이미지 센서는 제2로우에 배치된 제3픽셀과 제4픽셀을 더 포함하고, 상기 제3픽셀은 상기 제2깊이에 형성되고 상기 제2가시광 스펙트럼을 제3광 전하로 변환하는 제3광전 변환 소자를 포함하고, 상기 제4픽셀은 상기 반도체 기판의 내부에서 상기 제2깊이로부터 제3깊이에 형성되고 수직 방향으로 상기 제3광전 변환 소자와 부분적으로 오버랩되고 제3가시광 스펙트럼을 제3광 전하로 변환하는 제4광전 변환 소자를 포함한다.
실시 예에 따라, 상기 제1픽셀과 상기 제3픽셀은 상기 반도체 기판의 내부에 형성된 제1플로팅 디퓨전 노드를 공유하고, 상기 제2픽셀과 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 제2플로팅 디퓨전 노드를 공유한다.
다른 실시 예에 따라, 상기 제1픽셀, 상기 제2픽셀, 상기 제3픽셀, 및 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 플로팅 디퓨전 노드를 공유한다.
상기 제1광전 변환 소자와 상기 제2광전 변환 소자의 오버랩 영역은 상기 제1광전 변환 소자의 길이보다 짧고, 상기 제3광전 변환 소자와 상기 제4광전 변환 소자가 오버랩되는 영역은 상기 제3광전 변환 소자의 길이보다 짧다.
상기 이미지 센서는 후면 조사형(backside illumination(BSI)) 이미지 센서로 구현될 수 있다.
본 발명의 실시 예에 따른 이미지 처리 장치는 상기 이미지 센서와, 상기 이미지 센서를 제어하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 이미지 센서는 반도체 기판에 형성되는 광전 변환 소자의 크기를 확장시켜 상기 광전 변환 소자를 포함하는 픽셀의 감도를 향상시키고 풀-웰 커패시티(full-well capacity)를 증가시킬 수 있는 효과가 있다.
본 발명의 실시 예에 따른 이미지 센서는 컬러 필터를 포함하지 않으므로 상기 컬러 필터에 의한 빛 손실(light loss)을 방지하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀 그룹의 평면도의 일 실시 예를 나타낸다.
도 3은 도 2를 X1-X1' 방향으로 절단한 절단 단면도(cross-sectional views)와 X2-X2' 방향으로 절단한 절단 단면도를 나타낸다.
도 4는 도 2에 도시되고 제1플로팅 디퓨전 노드를 공유하는 제1픽셀과 제3픽셀을 포함하는 회로도를 나타낸다.
도 5는 도 2에 도시되고 제2플로팅 디퓨전 노드를 공유하는 제2픽셀과 제4픽셀을 포함하는 회로도를 나타낸다.
도 6은 도 1의 픽셀 어레이에 포함된 픽셀 그룹의 평면도의 다른 실시 예를 나타낸다.
도 7은 도 6을 X3-X3'방향으로 절단한 절단 단면도와 X4-X4'방향으로 절단한 절단 단면도를 나타낸다.
도 8은 도 6에 도시되고 하나의 플로팅 디퓨전 노드를 공유하는 4개의 픽셀들을 포함하는 회로도를 나타낸다.
도 9는 본 발명의 다른 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 1을 참조하면, 이미지 처리 장치(1000)는 휴대용 전자 장치, 예컨대 디지털 카메라, 이동 전화기, 스마트폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 모바일 인터넷 장치(mobile internet device(MID)) 또는 웨어러블 컴퓨터(wearable computer)로 구현될 수 있다.
이미지 처리 장치(1000)는 CMOS 이미지 센서(100), 디지털 신호 프로세서 (digital signal processor(DSP); 200), 디스플레이(300), 및 광학 렌즈(500)를 포함한다. 실시 예에 따라, 이미지 처리 장치(1000)는 광학 렌즈(500)를 포함하지 않을 수도 있다.
CMOS 이미지 센서(100)는 광학 렌즈(500)를 통해 입사된 피사체(400)에 대한 이미지 데이터(IDATA)를 생성할 수 있다.
CMOS 이미지 센서(100)는 후면 조사형(backside illumination(BSI)) 이미지 센서로 구현될 수 있다.
CMOS 이미지 센서(100)는 액티브 픽셀 센서 어레이(active pixel sensor array; 110), 로우 드라이버(row driver; 120), 상관 이중 샘플링(correlated double sampling (CDS) 블록(130), 아날로그-디지털 변환(analog-to-digital converting(ADC)) 블록 (140), 램프 생성기(150), 타이밍 생성기(160), 제어 레지스터 블록(170), 및 버퍼(180)를 포함할 수 있다.
CMOS 이미지 센서(100)는 광학 렌즈(500)를 통해 촬영된(또는 입사된) 물체 (400)의 이미지를 감지하고, 감지의 결과에 상응하는 이미지 데이터(IDATA)를 생성할 수 있다.
액티브 픽셀 센서 어레이(110)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀 그룹들(10)을 포함한다. 픽셀 그룹(10)은 도 2의 픽셀 그룹(10A)과 도 6의 픽셀 그룹(10B)을 통칭한다. 따라서 픽셀 그룹(10)은 복수의 픽셀들을 포함한다.
로우 드라이버(120)는 액티브 픽셀 센서 어레이(110)에 포함된 복수의 픽셀들 각각의 동작을 제어할 수 있는 제어 신호들을 생성할 수 있다.
CDS 블록(130)은 램프 생성기(150)로부터 출력된 램프 신호를 이용하여 상기 복수의 픽셀들 각각으로부터 출력된 픽셀 신호에 대한 상관 이중 샘플링 동작을 수행하고, 상관 이중 샘플된 픽셀 신호를 출력할 수 있다.
ADC 블록(140)은 CDS 블록(130)에 의해 상관 이중 샘플된 픽셀 신호들 각각을 디지털 신호들 각각으로 변환할 수 있다.
타이밍 생성기(160)는, 제어 레지스터 블록(170)의 출력 신호들에 기초하여, 로우 드라이버(120), CDS 블록(130), ADC 블록(140), 및/또는 램프 생성기(150)를 제어할 수 있다.
제어 레지스터 블록(170)은 타이밍 생성기(160), 램프 생성기(150), 및/또는 버퍼(180)의 동작을 제어할 수 있는 제어 비트들을 저장할 수 있다.
버퍼(180)는 ADC 블록(140)으로부터 출력된 디지털 신호들을 버퍼링하고 버퍼링 결과에 따라 이미지 데이터(IDATA)를 생성할 수 있다.
DSP(200)는 CMOS 이미지 센서(100)로부터 출력된 이미지 데이터(IDATA)에 상응하는 이미지 신호들을 디스플레이(300)로 출력할 수 있다.
DSP(200)는 이미지 신호 프로세서(image signal processor(ISP); 210), 카메라 컨트롤러(220), 및 인터페이스(interface(I/F); 230)를 포함한다.
ISP(210)는 버퍼(180)로부터 출력된 이미지 데이터(IDATA)를 수신하고, 수신된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고, 가공(또는 처리)된 이미지 데이터를 I/F(230)를 통해 디스플레이(300)로 출력한다.
카메라 컨트롤러(220)는 제어 레지스터 블록(170)의 동작을 제어한다. 카메라 컨트롤러(220)는 프로토콜, 예컨대 I2C(inter-integrated circuit)를 이용하여 CMOS 이미지 센서(100), 예컨대, 제어 레지스터 블록(170)의 동작을 제어할 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1에서는 ISP(210)가 DSP(200) 내부에 구현된 예가 도시되었으나, 실시 예에 따라 ISP(210)는 CMOS 이미지 센서(100)의 내부에 구현될 수 있다. 또한 CMOS 이미지 센서(100)와 ISP(210)는 하나의 패키지, 예컨대 MCP(multi-chip package) 또는 패키지-온-패키지(package on package(PoP))로 구현될 수 있다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀 그룹의 평면도의 일 실시 예를 나타낸다.
도 2를 참조하면, 도 1의 픽셀 그룹(10)의 일 실시 예에 따른 픽셀 그룹 (10A)은 제1로우(row)에 배치된 제1픽셀(10-1)과 제2픽셀(10-2), 및 제2로우에 배치된 제3픽셀(10-3)과 제4픽셀(10-4)을 포함할 수 있다.
즉, 제1로우에는 제1픽셀(10-1)과 제2픽셀(10-2)이 반복적으로 배치될 수 있고, 제2로우에는 배치된 제3픽셀(10-3)과 제4픽셀(10-4)이 반복적으로 배치될 수 있다.
또한, 홀수 번째 로우에는 제1픽셀(10-1)과 제2픽셀(10-2)이 반복적으로 배치될 수 있고, 짝수 번째 로우에는 배치된 제3픽셀(10-3)과 제4픽셀(10-4)이 반복적으로 배치될 수 있다.
도 2에서는 설명의 편의를 위해, 4개의 픽셀들(10-1~10-4)이 상세히 도시되어 있다.
도 2의 평면도는 각 구성 요소(예컨대, 각 광전 변환 소자(B, G, 및 R), 각 트랜지스터(TX1, TX2, TX3, TX4, RX1, RX2, SX1, SX2, DX1, 및 DX2), 각 플로팅 디퓨전 노드(floating diffusion node; FD1과 FD2), 플러그(plug), 및/또는 메탈 컨택(metal contact) 등)를 동일한 평면으로 투영시켜 표현한 것이다.
예컨대, 광전 변환 소자의 관점에서 볼 때, B는 블루 스펙트럼을 광전 변환하는 광전 변환 소자(PD1)를 의미하고, G는 그린 스펙트럼을 광전 변환하는 광전 변환 소자(PD2와 PD3)를 의미하고, R는 레드 스펙트럼을 광전 변환하는 광전 변환 소자(PD4)를 의미한다. 이때, 스펙트럼은 파장들의 집합을 의미한다.
도 2의 평면도에 포함된 각 구성 요소의 구조와 동작은 도 2부터 도 5를 참조하여 상세히 설명될 것이다.
제1픽셀(10-1)은 제1가시광 스펙트럼(예컨대, 블루 스펙트럼)을 제1광 전하(들)로 변환하는 제1광전 변환 소자(PD1), 제1전송 트랜지스터(TX1), 제1플로팅 디퓨전 노드(FD1), 제1리셋 트랜지스터(RX1), 제1드라이브 트랜지스터(DX1), 및 제1선택 트랜지스터(SX1)를 포함한다.
제2픽셀(10-2)은 제2가시광 스펙트럼(예컨대, 그린 스펙트럼)을 제2광 전하(들)로 변환하는 제2광전 변환 소자(PD2), 제2전송 트랜지스터(TX2), 제2플로팅 디퓨전 노드(FD2), 제2리셋 트랜지스터(RX2), 제2드라이브 트랜지스터(DX2), 및 제2선택 트랜지스터(SX2)를 포함한다.
제3픽셀(10-3)은 제2가시광 스펙트럼(예컨대, 그린 스펙트럼)을 제3광 전하(들)로 변환하는 제3광전 변환 소자(PD3), 제3전송 트랜지스터(TX3), 제1플로팅 디퓨전 노드(FD1), 제1리셋 트랜지스터(RX1), 제1드라이브 트랜지스터(DX1), 및 제1선택 트랜지스터(SX1)를 포함한다.
제4픽셀(10-4)은 제3가시광 스펙트럼(예컨대, 레드 스펙트럼)을 제4광 전하(들)로 변환하는 제4광전 변환 소자(PD4), 제4전송 트랜지스터(TX4), 제2플로팅 디퓨전 노드(FD2), 제2리셋 트랜지스터(RX2), 제2드라이브 트랜지스터(DX2), 및 제2선택 트랜지스터(SX2)를 포함한다.
제1픽셀(10-1)과 제3픽셀(10-3)은, 도 4에 도시된 바와 같이, 제1플로팅 디퓨전 노드(FD1), 제1리셋 트랜지스터(RX1), 제1드라이브 트랜지스터(DX1), 및 제1선택 트랜지스터(SX1)를 공유한다.
제2픽셀(10-2)과 제4픽셀(10-4)은, 도 5에 도시된 바와 같이, 제2플로팅 디퓨전 노드(FD2), 제2리셋 트랜지스터(RX2), 제2드라이브 트랜지스터(DX2), 및 제2선택 트랜지스터(SX2)를 공유한다.
도 3은 도 2를 X1-X1' 방향으로 절단한 절단 단면도(cross-sectional views)와 X2-X2'방향으로 절단한 절단 단면도를 나타낸다.
도 3의 (a)에 도시된 X1-X1' 절단 단면도(10A-1)는 제1광전 변환 소자(PD1), 제2광전 변환 소자(PD2), 리드아웃(readout) 회로 영역(20), 반도체 기판(30), 및 복수의 전하 전송 경로들(PL1, PL2, 및 PL3)을 포함한다. 경우에 따라, 전하를 전송하는 기능을 수행하는 전하 전송 경로는 채널(channel) 또는 플러그(plug)로 불릴 수 있다.
예컨대, 리드 아웃 회로 영역(20)에는 대응되는 광전 변환 소자로부터 출력된 전하들을 처리할 수 있는 처리 회로들, 예컨대 대응되는 플로팅 디퓨전 노드와 하나 또는 그 이상의 트랜지스터들이 구현될 수 있다.
제1광전 변환 소자(PD1)는 반도체 기판(30)의 내부에서 제1깊이(H1)에 형성될 수 있고, 제2광전 변환 소자(PD2)는 반도체 기판(30)의 내부에서 제1깊이(H1)로부터 제2깊이(H2)에 형성될 수 있다.
여기서, 제1깊이(H1)는 반도체 기판(30)의 아래의 표면을 기준으로 한다.
제1광전 변환 소자(PD1)의 위(over)에 구현된 제2광전 변환 소자(PD2)는 제1광전 변환 소자(PD1)와 수직 방향으로 부분적으로(partially) 오버랩될 수 있다.
제1광전 변환 소자(PD1)와 제2광전 변환 소자(PD2)가 부분적으로 오버랩되는 경우, 제1광전 변환 소자(PD1)와 제2광전 변환 소자(PD2)의 오버랩 영역(L2)은 제1광전 변환 소자(PD1)의 길이(L1)보다 짧게 구현될 수 있다. 예컨대, L2<(0.5*L1)일 수 있다.
도 3의 (b)에 도시된 X2-X2' 절단 단면도(10A-2)는 제1광전 변환 소자, 제3광전 변환 소자(PD3), 제4광전 변환 소자(PD4), 리드아웃 회로 영역(20a), 반도체 기판(30), 및 복수의 전하 전송 경로들(PL4와 PL5)을 포함한다.
제3광전 변환 소자(PD3)는 반도체 기판(30)의 내부에서 제2깊이(H2)에 형성될 수 있고, 제4광전 변환 소자(PD4)는 반도체 기판(30)의 내부에서 제2깊이(H2)로부터 제3깊이(H3)에 형성될 수 있다.
제3광전 변환 소자(PD3)의 위(over)에 구현된 제4광전 변환 소자(PD4)는 제3광전 변환 소자(PD3)와 수직 방향으로 부분적으로 오버랩될 수 있다.
제3광전 변환 소자(PD3)와 제4광전 변환 소자(PD4)가 오버랩되는 경우, 제3광전 변환 소자(PD3)와 제4광전 변환 소자(PD4)의 각 오버랩 영역(L4와 L5)은 제3광전 변환 소자(PD3)의 길이(L3)보다 짧게 구현될 수 있다.
예컨대, L4<(0.5*L3)일 수 있고 L5<(0.5*L3)일 수 있다.
예컨대, 예컨대, 리드 아웃 회로 영역(20a)에는 대응되는 광전 변환 소자로부터 출력된 전하들을 처리할 수 있는 처리 회로들, 예컨대 대응되는 플로팅 디퓨전 노드와 하나 또는 그 이상의 트랜지스터들이 구현될 수 있다.
반도체 기판(30)이 n-타입 불순물과 p-타입 불순물 중에서 어느 하나로 도핑될 때, 각 광전 변환 소자(PD1~PD4)는 상기 n-타입 불순물과 상기 p-타입 불순물 중에서 다른 하나로 도핑될 수 있다.
도 4는 도 2에 도시되고 제1플로팅 디퓨전 노드를 공유하는 제1픽셀과 제3픽셀을 포함하는 회로도를 나타낸다.
도 2, 도 3, 및 도 4를 참조하면, 2-공유 픽셀(2-shared paxel; 10A-4)은 제1픽셀(10-1)과 제3픽셀(10-3)을 포함한다.
각 픽셀(10-1과 10-3)은 제1플로팅 디퓨전 노드(FD1), 제1리셋 트랜지스터 (RX1), 제1드라이브 트랜지스터(DX1), 및 제1선택 트랜지스터(SX1)를 공유한다.
제1리셋 트랜지스터(RX1)는 로우 드라이버(120)로부터 출력된 제1리셋 신호 (RS1)에 응답하여 제1플로팅 디퓨전 노드(FD1)를 리셋한다.
제1전송 트랜지스터(TX1)는 로우 드라이버(120)로부터 출력된 제1전송 제어 신호(TS1)에 응답하여 제1광전 변환 소자(PD1)에 축적된 전하들을 제1플로팅 디퓨전 노드(FD1)로 전송한다.
제3전송 트랜지스터(TX3)는 로우 드라이버(120)로부터 출력된 제3전송 제어 신호(TS3)에 응답하여 제3광전 변환 소자(PD3)에 축적된 전하들을 제1플로팅 디퓨전 노드(FD1)로 전송한다.
각 전송 제어 신호(TS1과 TS3)의 생성 타이밍은 이미지 처리 장치(1000)의 설계 사양에 따라 다양하게 설계될 수 있다.
제1드라이브 트랜지스터(DX1)는 제1플로팅 디퓨전 노드(FD1)에 축적된 전하들에 상응하는 전압과 전원 전압(VDD)에 기초하여 소스 팔로잉(source following) 동작을 수행할 수 있다.
제1선택 트랜지스터(SX1)는 제1선택 신호(SEL1)에 응답하여 제1드라이브 트랜지스터(DX1)로부터 출력된 신호(예컨대, 픽셀 신호)를 컬럼 라인(COL)으로 전송할 수 있다.
도 5는 도 2에 도시되고 제2플로팅 디퓨전 노드를 공유하는 제2픽셀과 제4픽셀을 포함하는 회로도를 나타낸다.
도 2, 도 3, 및 도 5를 참조하면, 2-공유 픽셀(2-shared paxel; 10A-5)은 제2픽셀(10-2)과 제4픽셀(10-4)을 포함한다.
각 픽셀(10-2과 10-4)은 제2플로팅 디퓨전 노드(FD2), 제2리셋 트랜지스터 (RX2), 제2드라이브 트랜지스터(DX2), 및 제2선택 트랜지스터(SX2)를 공유한다.
제2리셋 트랜지스터(RX2)는 로우 드라이버(120)로부터 출력된 제2리셋 신호 (RS2)에 응답하여 제2플로팅 디퓨전 노드(FD2)를 리셋한다.
제2전송 트랜지스터(TX2)는 로우 드라이버(120)로부터 출력된 제2전송 제어 신호(TS2)에 응답하여 제2광전 변환 소자(PD2)에 축적된 전하들을 제2플로팅 디퓨전 노드(FD2)로 전송한다.
제4전송 트랜지스터(TX4)는 로우 드라이버(120)로부터 출력된 제4전송 제어 신호(TS4)에 응답하여 제4광전 변환 소자(PD4)에 축적된 전하들을 제2플로팅 디퓨전 노드(FD2)로 전송한다.
각 전송 제어 신호(TS2와 TS4)의 생성 타이밍은 이미지 처리 장치(1000)의 설계 사양에 따라 다양하게 설계될 수 있다.
제2드라이브 트랜지스터(DX2)는 제2플로팅 디퓨전 노드(FD2)에 축적된 전하들에 상응하는 전압과 전원 전압(VDD)에 기초하여 소스 팔로잉(source following) 동작을 수행할 수 있다.
제2선택 트랜지스터(SX2)는 제2선택 신호(SEL2)에 응답하여 제2드라이브 트랜지스터(DX2)로부터 출력된 신호(예컨대, 픽셀 신호)를 컬럼 라인(COL)으로 전송할 수 있다.
각 광전 변환 소자(PD1, PD2, PD3, 및 PD4)는 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)), 또는 이들의 조합으로 구현될 수 있다.
도 6은 도 1의 픽셀 어레이에 포함된 픽셀 그룹의 평면도의 다른 실시 예를 나타낸다.
도 6을 참조하면, 도 1의 픽셀 그룹(10)의 다른 실시 예에 따른 픽셀 그룹 (10B)은 제1로우(row)에 배치된 제1픽셀(10-1a)과 제2픽셀(10-2a), 및 제2로우에 배치된 제3픽셀(10-3a)과 제4픽셀(10-4a)을 포함할 수 있다.
즉, 제1로우에는 제1픽셀(10-1a)과 제2픽셀(10-2a)이 반복적으로 배치될 수 있고, 제2로우에는 배치된 제3픽셀(10-3a)과 제4픽셀(10-4a)이 반복적으로 배치될 수 있다.
또한, 홀수 번째 로우에는 제1픽셀(10-1a)과 제2픽셀(10-2a)이 반복적으로 배치될 수 있고, 짝수 번째 로우에는 배치된 제3픽셀(10-3a)과 제4픽셀(10-4a)이 반복적으로 배치될 수 있다.
도 6에서는 설명의 편의를 위해, 4개의 픽셀들(10-1a~10-4a)이 상세히 도시되어 있다.
도 6의 평면도는 각 구성 요소(예컨대, 각 광전 변환 소자(B, G, 및 R), 각 트랜지스터(TX1a, TX2a, TX3a, TX4a, RX3, DX3, 및 SX3), 플로팅 디퓨전 노드(FD) 플러그(plug), 및/또는 메탈 컨택(metal contact) 등)을 동일한 평면으로 투영시켜 표현한 것이다.
상술한 바와 같이, 광전 변환 소자의 관점에서 볼 때, B는 블루 스펙트럼을 광전 변환하는 광전 변환 소자(PD1)를 의미하고, G는 그린 스펙트럼을 광전 변환하는 광전 변환 소자(PD2와 PD3)를 의미하고, R는 레드 스펙트럼을 광전 변환하는 광전 변환 소자(PD4)를 의미한다.
도 6의 평면도에 포함된 각 구성 요소의 구조와 동작은 도 6부터 도 8을 참조하여 상세히 설명될 것이다.
제1픽셀(10-1a)은 제1가시광 스펙트럼(예컨대, 블루 스펙트럼)을 제1광 전하(들)로 변환하는 제1광전 변환 소자(PD1), 제1전송 트랜지스터(TX1a), 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터(RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 포함한다.
제2픽셀(10-2a)은 제2가시광 스펙트럼(예컨대, 그린 스펙트럼)을 제2광 전하(들)로 변환하는 제2광전 변환 소자(PD2), 제2전송 트랜지스터(TX2a), 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터(RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 포함한다.
제3픽셀(10-3a)은 제2가시광 스펙트럼(예컨대, 그린 스펙트럼)을 제3광 전하(들)로 변환하는 제3광전 변환 소자(PD3), 제3전송 트랜지스터(TX3a), 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터(RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 포함한다.
제4픽셀(10-4a)은 제3가시광 스펙트럼(예컨대, 레드 스펙트럼)을 제4광 전하(들)로 변환하는 제4광전 변환 소자(PD4), 제4전송 트랜지스터(TX4a), 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터(RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 포함한다.
제1픽셀(10-1a), 제2픽셀(10-2a), 제3픽셀(10-3a), 및 제4픽셀(10-4a)는 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터(RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 공유한다.
도 7은 도 6을 X3-X3' 방향으로 절단한 절단 단면도와 X4-X4' 방향으로 절단한 절단 단면도를 나타낸다.
도 7의 (a)에 도시된 X3-X3' 절단 단면도(10B-1)는 제1광전 변환 소자(PD1), 제3광전 변환 소자(PD3), 제4광전 변환 소자(PD4), 리드아웃 회로 영역(20b), 반도체 기판(30a), 및 복수의 전하 전송 경로들(PL6과 PL7)을 포함한다.
제1광전 변환 소자(PD1)는 반도체 기판(30a)의 내부에서 제1깊이(H1)에서 형성될 수 있고, 제3광전 변환 소자(PD3)는 반도체 기판(30a)의 내부에서 제1깊이 (H1)로부터 제2깊이(H2)에 형성될 수 있고, 제4광전 변환 소자(PD4)는 반도체 기판 (30a)의 내부에서 제2깊이(H2)로부터 제3깊이(H3)에 형성될 수 있다.
여기서, 제1깊이(H1)는 반도체 기판(30a)의 아래의 표면을 기준으로 한다.
제1광전 변환 소자(PD1)의 위(over)에 구현된 제3광전 변환 소자(PD3)는 제1광전 변환 소자(PD1)와 수직 방향으로 부분적으로 오버랩될 수 있다.
제1광전 변환 소자(PD1)와 제3광전 변환 소자(PD3)가 부분적으로 오버랩되는 경우, 제1광전 변환 소자(PD1)와 제3광전 변환 소자(PD2)의 오버랩 영역은 제1광전 변환 소자(PD1)의 길이보다 짧게 구현될 수 있다. 상기 오버랩 영역은 상기 길이의 절반보다 작게 구현될 수 있다.
제3광전 변환 소자(PD3)의 위(over)에 구현된 제4광전 변환 소자(PD4)는 제3광전 변환 소자(PD3)와 수직 방향으로 부분적으로 오버랩될 수 있다.
제3광전 변환 소자(PD3)와 제4광전 변환 소자(PD4)의 오버랩 영역(L7)은 제3광전 변환 소자(PD3)의 길이(L6)보다 짧게 구현될 수 있다. 예컨대, L7<(0.5*L6)일 수 있다.
예컨대, 예컨대, 리드 아웃 회로 영역(20b)에는 대응되는 광전 변환 소자로부터 출력된 전하들을 처리할 수 있는 처리 회로들, 예컨대 대응되는 플로팅 디퓨전 노드와 하나 또는 그 이상의 트랜지스터들이 구현될 수 있다.
도 7의 (b)에 도시된 X4-X4' 절단 단면도(10B-2)는 제1광전 변환 소자(PD1), 제3광전 변환 소자(PD3), 제4광전 변환 소자(PD4), 리드아웃 회로 영역(20c), 반도체 기판(30a), 및 복수의 전하 전송 경로들(PL8과 PL9)을 포함한다.
제1광전 변환 소자(PD1)는 반도체 기판(30c)의 내부에서 제1깊이(H1)에 형성될 수 있고, 제3광전 변환 소자(PD3)는 반도체 기판(30c)의 내부에서 제1깊이(H1)로부터 제2깊이(H2)에 형성될 수 있고, 제4광전 변환 소자(PD4)는 반도체 기판 (30a)의 내부에서 제2깊이(H2)로부터 제3깊이(H3)에 형성될 수 있다.
예컨대, 예컨대, 리드 아웃 회로 영역(20c)에는 대응되는 광전 변환 소자로부터 출력된 전하들을 처리할 수 있는 처리 회로들, 예컨대 대응되는 플로팅 디퓨전 노드와 하나 또는 그 이상의 트랜지스터들이 구현될 수 있다.
도 8은 도 6에 도시되고 하나의 플로팅 디퓨전 노드를 공유하는 4개의 픽셀들을 포함하는 회로도를 나타낸다.
도 6부터 도 8을 참조하면, 4-공유 픽셀(4-shared paxel; 10B-3)은 제1픽셀(10-1a), 제2픽셀(10-2a), 제3픽셀(10-3a), 및 제4픽셀(10-4a)을 포함한다.
각 픽셀(10-1a~10-4a)은 플로팅 디퓨전 노드(FD), 제3리셋 트랜지스터 (RX3), 제3드라이브 트랜지스터(DX3), 및 제3선택 트랜지스터(SX3)를 공유한다.
제3리셋 트랜지스터(RX3)는 로우 드라이버(120)로부터 출력된 제3리셋 신호 (RS3)에 응답하여 플로팅 디퓨전 노드(FD)를 리셋한다.
제1전송 트랜지스터(TX1a)는 로우 드라이버(120)로부터 출력된 제1전송 제어 신호(TS1)에 응답하여 제1광전 변환 소자(PD1)에 축적된 전하들을 플로팅 디퓨전 노드(FD)로 전송한다.
제2전송 트랜지스터(TX2a)는 로우 드라이버(120)로부터 출력된 제2전송 제어 신호(TS2)에 응답하여 제2광전 변환 소자(PD2)에 축적된 전하들을 플로팅 디퓨전 노드(FD)로 전송한다.
제3전송 트랜지스터(TX3a)는 로우 드라이버(120)로부터 출력된 제3전송 제어 신호(TS3)에 응답하여 제3광전 변환 소자(PD3)에 축적된 전하들을 플로팅 디퓨전 노드(FD)로 전송한다.
제4전송 트랜지스터(TX4a)는 로우 드라이버(120)로부터 출력된 제4전송 제어 신호(TS4)에 응답하여 제4광전 변환 소자(PD4)에 축적된 전하들을 플로팅 디퓨전 노드(FD)로 전송한다.
각 전송 제어 신호(TS1, TS2, TS3, 및 TS4)의 생성 타이밍은 이미지 처리 장치(1000)의 설계 사양에 따라 다양하게 설계될 수 있다.
제3드라이브 트랜지스터(DX3)는 플로팅 디퓨전 노드(FD)에 축적된 전하들에 상응하는 전압과 전원 전압(VDD)에 기초하여 소스 팔로잉(source following) 동작을 수행할 수 있다.
제3선택 트랜지스터(SX3)는 제3선택 신호(SEL3)에 응답하여 제3드라이브 트랜지스터(DX3)로부터 출력된 신호(예컨대, 픽셀 신호)를 컬럼 라인(COL)으로 전송할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 1부터 도 9를 참조하면, 이미지 처리 장치(900)는 MIPI(mobile industry processor interface) 표준 또는 eDP(Embedded DisplayPort) 표준을 사용 또는 지원할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, PDA(personal digital assistant), PMP(portable media player), 이동 전화기, 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 디지털 카메라, 모바일 인터넷 장치 (mobile internet device(MID)) 또는 웨어러블 컴퓨터로 구현될 수 있다.
이미지 처리 장치(900)는 애플리케이션 프로세서(application processor (AP); 910), CMOS 이미지 센서(100), 및 디스플레이(300)를 포함한다.
AP(910)에 구현된 CSI(camera serial interface) 호스트(913)는 카메라 시리얼 인터페이스(CSI)를 통하여 CMOS 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다.
실시 예에 따라, CSI 호스트(913)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(101)에는 시리얼라이저(SER)가 구현될 수 있다.
CMOS 이미지 센서(100)는 도 1부터 도 8을 참조하여 설명된 CMOS 이미지 센서(100)를 의미할 수 있다.
AP(910)에 구현된 DSI(display serial interface(DSI)) 호스트(911)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(300)의 DSI 장치(310)와 시리얼 통신할 수 있다.
실시 예에 따라, DSI 호스트(911)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(310)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 장치(900)는 AP(910)와 통신할 수 있는 RF(radio frequency) 칩 (940)을 더 포함할 수 있다. AP(910)의 PHY(physical layer; 915)와 RF 칩(940)의 PHY(941)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(900)는 GPS 수신기(950), DRAM(dynamic random access memory)과 같은 메모리(951), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(953), 마이크(955), 및 스피커(957)를 더 포함할 수 있다.
이미지 처리 장치(900)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 959), WLAN (Wireless LAN; 961), UWB(ultra-wideband; 963), 또는 LTETM(long term evolution; 965) 등을 이용하여 외부 장치와 통신할 수 있다.
이미지 처리 장치(900)는 블루투스 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10A, 10B; 픽셀 그룹
100; 이미지 센서
110; 액티브 픽셀 센서 어레이
120; 로우 드라이버
130; CDS 블록
140; ADC 블록
160; 타이밍 생성기
170; 제어 레지스터 블록
180; 버퍼
300; 디스플레이
900; 이미지 처리 장치
910; 애플리케이션 프로세서(AP)

Claims (10)

  1. 제1로우에 배치된 제1픽셀과 제2픽셀을 포함하고,
    상기 제1픽셀은 반도체 기판의 내부에서 제1깊이에 형성되고 제1가시광 스펙트럼을 제1광 전하로 변환하는 제1광전 변환 소자를 포함하고,
    상기 제2픽셀은 상기 반도체 기판의 내부에서 상기 제1깊이로부터 제2깊이에 형성되고 수직 방향으로 상기 제1광전 변환 소자와 부분적으로 오버랩되고 제2가시광 스펙트럼을 제2광 전하로 변환하는 제2광전 변환 소자를 포함하고,
    상기 제1광전 변환 소자와 상기 제2광전 변환 소자가 오버랩되는 영역은, 상기 제1광전 변환 소자의 길이보다 짧고 상기 제2광전 변환 소자의 길이보다 짧은 이미지 센서.
  2. 제1항에 있어서,
    제2로우에 배치된 제3픽셀과 제4픽셀을 더 포함하고,
    상기 제3픽셀은 상기 제2깊이에 형성되고 상기 제2가시광 스펙트럼을 제3광 전하로 변환하는 제3광전 변환 소자를 포함하고,
    상기 제4픽셀은 상기 반도체 기판의 내부에서 상기 제2깊이로부터 제3깊이에 형성되고 수직 방향으로 상기 제3광전 변환 소자와 부분적으로 오버랩되고 제3가시광 스펙트럼을 제3광 전하로 변환하는 제4광전 변환 소자를 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 제1픽셀과 상기 제3픽셀은 상기 반도체 기판의 내부에 형성된 제1플로팅 디퓨전 노드를 공유하고,
    상기 제2픽셀과 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 제2플로팅 디퓨전 노드를 공유하는 이미지 센서.
  4. 제2항에 있어서,
    상기 제1픽셀, 상기 제2픽셀, 상기 제3픽셀, 및 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 플로팅 디퓨전 노드를 공유하는 이미지 센서.
  5. 제2항에 있어서,
    상기 제3광전 변환 소자와 상기 제4광전 변환 소자가 오버랩되는 영역은 상기 제3광전 변환 소자의 길이보다 짧고 상기 제4광전 변환 소자의 길이보다 짧은 이미지 센서.
  6. 제2항에 있어서,
    상기 이미지 센서는 후면 조사형(backside illumination(BSI)) 이미지 센서인 이미지 센서.
  7. 제1항의 상기 이미지 센서; 및
    상기 이미지 센서를 제어하는 프로세서를 포함하는 이미지 처리 장치.
  8. 제7항에 있어서, 상기 이미지 센서는,
    제2로우에 배치된 제3픽셀과 제4픽셀을 더 포함하고,
    상기 제3픽셀은 상기 제2깊이에 형성되고 상기 제2가시광 스펙트럼을 제3광 전하로 변환하는 제3광전 변환 소자를 포함하고,
    상기 제4픽셀은 상기 반도체 기판의 내부에서 상기 제2깊이로부터 제3깊이에 형성되고 수직 방향으로 상기 제3광전 변환 소자와 부분적으로 오버랩되고 제3가시광 스펙트럼을 제3광 전하로 변환하는 제4광전 변환 소자를 포함하는 이미지 처리 장치.
  9. 제8항에 있어서,
    상기 제1픽셀과 상기 제3픽셀은 상기 반도체 기판의 내부에 형성된 제1플로팅 디퓨전 노드를 공유하고,
    상기 제2픽셀과 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 제2플로팅 디퓨전 노드를 공유하는 이미지 처리 장치.
  10. 제8항에 있어서,
    상기 제1픽셀, 상기 제2픽셀, 상기 제3픽셀, 및 상기 제4픽셀은 상기 반도체 기판의 내부에 형성된 플로팅 디퓨전 노드를 공유하는 이미지 처리 장치.
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