JP5131797B2 - シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 - Google Patents

シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 Download PDF

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Description

本発明は半導体装置のバリア絶縁膜に加えられるストレスを和らげることができるパッド構造に関する。
一般に、シリコンウェーハにより製造されるすべての半導体メモリはいずれもパッド構造を有している。通常、パッド構造はパッシべーション層の一部を第2金属層(Metal−2)などの上部金属層上にオープンさせて上部金属層が露出された構造をいう。このようなパッド構造は、ワイヤボンディングなどの工程により半導体装置に電圧を供給してデータを入出力できるように装置の内部と外部との間に設置された接続手段としての機能をする。このようにパッド構造は半導体装置の製造において考慮されるべき重要な要素の1つである。半導体装置のパッド構造が信頼性に欠けると、そのメモリ装置は用いられなくなる。
パッド構造は次のような条件を満さなければならない。まず、パッド構造はパッドストレスを最小化するように製造されなければならない。パッドストレスはワイヤボンディングの付着力を大きく減少させ、パッドのリフティング(lifting)問題を引き起こす。また、パッド構造はワイヤボンディング力を最大化するように製造されなければならない。そして、パッド構造はパッドの静電容量(Capacitance)を最小化するように製造されなければならない。パッドの静電容量が存在すれば、パッドを介して数ナノ秒(ns)の速度で入出力されるデータにより装置が劣化するという問題が生じ、ワイヤボンディングができなくなる可能性が高くなる。以下、従来のパッド構造の問題点を図面を参照して詳細に説明する。
図1は従来のNANDフラッシュのバックエンド工程(Back−end process)における半導体装置のパッド構造を示す断面図である。図2は図1のパッド構造を備える半導体装置の部分レイアウトである。また、図3は従来の半導体装置のパッド構造において熱的ストレスの影響によるシリコン窒化膜の状態変化を示す図である。
図1を参照すると、従来のNANDフラッシュのバックアンド工程におけるパッド構造の断面は半導体基板102、フィールド酸化膜104、自己整列コンタクト用シリコン窒化膜106、第1層間絶縁膜108、第1金属層110、トレンチ停止シリコン窒化膜112、トレンチ用絶縁膜114、第2金属コンタクト停止シリコン窒化膜116、第2層間絶縁膜118及び第2金属層120が順に積層される構造を有する。シリコン窒化膜としては、自己整列コンタクト用シリコン窒化膜106、トレンチ停止シリコン窒化膜112及び第2金属コンタクト停止シリコン窒化膜116の3つが採用される。これらのシリコン窒化膜(106、112及び116)はエッチング工程で酸化物と窒化物の選択比を利用してバリア層として用いられる。
また、従来のパッド構造は、図2に示すように、第2金属層120の一部を露出させて作るパッド領域(Pad Region;PR)の内部のみならず、PRの外部全体に亘ってシリコン窒化膜(106、112または116)が接続されてチップ全体を覆う構造を有する。
一方、シリコン窒化膜は上下に形成された層と異なる熱的特性を有する。すなわち、シリコン窒化膜は酸化物やポリシリコン酸化物からなる層と比較して熱的ストレスが非常に高い。例えば、酸化膜SiOの熱的ストレス定数は2〜4×10^9 dyne/cmであり、シリコン窒化膜Siの熱的ストレス定数は9〜10×10^9 dyne/cmであって、Siの熱的ストレス定数はSiOと比較して、約2.5ないし4.5倍程度が高い。
こうした熱的ストレスの差異により発生し得る問題には、図3に示すように、熱的ストレスが酸化物からなる下部層(104、108または114)と窒化物からなる上部層(106、112または116)との間でリフティングを引き起こす点がある。もし、Siが第1金属コンタクト、第2金属コンタクト及び第1金属層と接続されている場合、過度なストレスによりSiがリフティングされると、第1金属コンタクトや第2金属コンタクトまたは第1金属層がオープンされる可能性がある。すなわち、シリコン窒化膜が熱的ストレスに過度に露出される場合、シリコン窒化膜のリフティングを引き起こし、結局、装置の信頼性を大きく低下させるという問題がある。特に、NANDフラッシュメモリ装置において、シリコン窒化膜の熱的特性により問題となるパッドの構造的な部分は、トレンチ停止シリコン窒化膜112と第2金属コンタクト停止シリコン窒化膜116とが隣接する部分である。したがって、現在NANDフラッシュメモリのバックエンド工程では前記部分のシリコン窒化膜に対するストレス緩和が考慮されなければならないし、それに伴う解決策が求められる。
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、半導体装置のバックエンド工程でシリコン窒化膜のストレスを低減させることができるパッド構造を提供することにある。
また、本発明の他の目的は、半導体装置のパッドの内外部に一体に形成されたシリコン窒化膜をパッドの内外部に隔離させたパッド構造を備えた半導体装置を提供することである。
上記目的を達成するために、本発明に係る半導体装置は、複数のトランジスタ素子が形成された半導体基板と、前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成された複数の内部ダミーゲートと、前記複数の内部ダミーゲートによる凹凸状に沿って形成された第1シリコン窒化膜と、前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、前記第1層間絶縁膜上部に形成された第2シリコン窒化膜と、前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、前記第2層間絶縁膜の上部に形成された金属層と、前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、前記第1および第2シリコン窒化膜を貫通して前記第1および第2シリコン窒化膜夫々を分離する第1ダミー金属コンタクトと、を含み、前記複数の内部ダミーゲートは前記パッド領域に重畳されることを特徴とする半導体装置。
好ましくは、前記内部ダミーゲートは複数の同心状の四角形または複数の島状に形成される。
また、前記内部ダミーゲートと前記パッド領域の縁との水平間隔は0.3ないし3.0μmである。
また、前記内部ダミーゲートの幅は0.3ないし3.0μmである。
また、前記内部ダミーゲート同士の間隔は0.3ないし3.0μmである。
また、前記内部ダミーゲートと同一の層に形成されて、前記パッド領域の外部に前記パッド領域と一定の間隔をおいて前記パッド領域を囲う外部ダミーゲートをさらに備える。
また、前記外部ダミーゲートの幅は0.3ないし1.0μmである。
また、前記外部ダミーゲートと前記パッド領域との水平間隔は2.0ないし5.0μmである。
また、前記第1ダミー金属コンタクトは、前記半導体装置は前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成される。
また、前記第1ダミー金属コンタクトの幅は0.2ないし0.4μmである。
さらに、本発明に係る半導体装置は、複数のトランジスタ素子が形成された半導体基板と、前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、前記フィールド酸化膜上に形成された第1シリコン窒化膜と、前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、前記第1層間絶縁膜の上部に形成された第2シリコン窒化膜と、前記第2シリコン窒化膜を複数の欠片に分離する第1内部ダミー金属層と、前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、前記第2層間絶縁膜の上部に形成された金属層と、前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、前記パッド領域に重畳された前記フィールド酸化膜と前記第1シリコン窒化膜との間に複数の同心状の四角形または複数の島状に形成される複数の内部ダミーゲートと、を含み、前記第1内部ダミー金属層は、前記パッド領域に重畳され、前記内部ダミーゲートは、前記第1内部ダミー金属層と重ならないことを特徴とする。
好ましくは、前記第1内部ダミー金属層は網状または複数の同心状の四角形に形成される。
また、前記内部ダミーゲートは前記第1内部ダミー金属層と重ならないとき、0.5ないし3.0μmの間隔で離れる。
また、前記半導体装置は、前記パッド領域の外部に前記パッド領域と一定の間隔をおいて、前記フィールド酸化膜と前記第1シリコン窒化膜との間に形成された外部ダミーゲートをさらに備える。
また、前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成されて前記第1シリコン窒化膜を分離すると同時に前記第2シリコン窒化膜を分離する第1ダミー金属コンタクトをさらに備える。
また、前記第1内部ダミー金属層の幅は0.2ないし1.0μmである。
また、前記第1内部ダミー金属層同士の間隔は2.0ないし5.0μmである。
また、前記第1内部ダミー金属層は前記金属層の縁から内側に0.5ないし2.0μmの間隔をおいて形成される。
また、前記パッド領域の外部において、前記第2シリコン窒化膜を分離して前記パッド領域をライン状に囲う第1外部ダミー金属層及び前記第1外部ダミー金属層上に形成されて前記第3シリコン窒化膜を分離 する第2ダミー金属コンタクトをさらに備える。
また、前記第1外部ダミー金属層の幅は0.5ないし1.0μmである。
また、前記第2ダミー金属コンタクトの幅は0.20ないし0.50μmである。
また、前記半導体装置は前記第2ダミー金属コンタクト上に形成される第2ダミー金属層をさらに備え、前記第2ダミー金属層と前記金属層との間隔が3.0ないし10.0μmである。
また、前記第2ダミー金属層の幅は0.5ないし1.0μmである。
また、前記第1ダミー金属コンタクト及び前記第2ダミー金属コンタクトの水平間隔は1.0ないし5.0μmである。
本発明によれば、半導体装置のパッド領域の内部に内部ダミーゲートとパッド領域の外部に外部ダミーゲート及び第1ダミー金属コンタクトを形成することによって、半導体装置内の自己整列コンタクト用シリコン窒化膜及びトレンチ停止シリコン窒化膜で発生する熱的ストレス及び機械的ストレスを大きく和らげ、半導体装置内のシリコン窒化膜のリフティング問題を除去できる。
また、本発明によれば、半導体装置のパッド領域の内部に半導体装置内のトレンチ停止シリコン窒化膜を複数に分割してパッド領域の内部と外部とに隔離切断する第2ダミー金属層を形成することによって、半導体装置のバックエンド工程でトレンチ停止シリコン窒化膜のストレスを防止し緩衝する。
そして、本発明によれば、半導体装置のパッド領域の周囲に前記パッド領域を覆って、半導体装置のトレンチ停止シリコン窒化膜をパッド領域の内部と外部とに隔離切断する外部第2ダミー金属層を形成することによって、半導体装置のバックエンド工程でトレンチ停止シリコン窒化膜のストレスを防止できる。
さらに、本発明によれば、半導体装置のパッド領域の周囲に前記パッド領域を覆って半導体装置の第2金属コンタクト停止シリコン窒化膜をパッド領域の内部と外部とに隔離切断する第2ダミー金属コンタクトを形成することによって、半導体装置のバックエンド工程で第2金属コンタクト停止シリコン窒化膜のストレスを防止し緩衝することができる。
さらに、本発明によれば、ボンディング工程時にシリコン窒化物で発生するストレスを防止し、和らげるパッド構造を提供することによって、半導体装置の信頼性を向上させることができる。
以下、添付する図面を参照して本発明の好ましい実施の形態を説明する。一方、ある膜が他の膜または半導体基板の「上」にあると記載されている場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第3の膜が介在することもできる。また、図面における各層の厚さや大きさは説明の便宜上及び明確にするために誇張された部分もある。尚、図における同一要素には同一符号を付している。
図4は本発明の第1の実施の形態に係る絶縁膜のストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。図5は図4の半導体装置のパッド構造を示すレイアウトである。
第1の実施の形態に示す半導体装置は、半導体基板と、前記半導体基板上に形成される下部構造と、前記下部構造上に形成される第1絶縁膜と、前記第1絶縁膜内の第1金属コンタクトを介して前記下部構造に接続される第1金属層と、前記第1金属層上に形成される第2金属層と、前記第2金属層に形成されたパッド領域の内部に形成される複数の内部ダミーゲートと、を備えることを特徴とする。
図4及び図5を参照すると、本発明の第1の実施の形態に係る半導体装置のパッド構造は半導体基板402、フィールド酸化膜404、内部ダミーゲート500、自己整列コンタクト用シリコン窒化膜406、第1層間絶縁膜408、トレンチ停止シリコン窒化膜412、トレンチ用絶縁膜414、第2金属コンタクト停止シリコン窒化膜416、第2金第2層間絶縁膜418、第2金属層420及びPRがオープンされた保護層422が順に積層される構造を有する。
フィールド酸化膜404はトランジスタ素子間の干渉を避けるためにトランジスタ素子間に形成される。通常、フィールド酸化膜404はNMOSとPMOS領域を区分し、電流を遮断するための隔離層をいう。また、フィールド酸化膜404は広い意味で基板に素子が形成されていながら、その表面に酸化膜が形成された半導体基板の所定部分をいう。
内部ダミーゲート500は能動素子のゲートが形成される工程を通して同時にパッド領域PRの内部のフィールド酸化膜404上に形成される。したがって、内部ダミーゲート500は現在広く用いられるゲートの構造であって、ゲート酸化膜上にポリシリコンが形成され、ポリシリコン上にシリサイドが形成されるポリサイド構造で形成されることができる。
特に、本発明の内部ダミーゲート500は、図5に示すように、複数の同心状の四角形に形成される。こうした構成により、本発明はパッド領域PRの内部に同心状の四角形の内部ダミーゲート500を形成することによって、ワイヤボンディングなどの工程を行うとき、パッドに加えられる熱的、機械的ストレスを和らげる。図には示していないが、内部ダミーゲート500は複数の島状に形成できる。これにより、自己整列コンタクト用シリコン窒化膜406は、内部ダミーゲート500によりエンボス(Embossing)状または凹凸状に形成され、このように凹んだ部分で熱的ストレスや機械的ストレスが分散される。
また、内部ダミーゲート500は、パッド領域PR下部の最外側の四角形の内部ダミーゲート500がパッド領域PRの縁から0.3μmないし3.0μm内側に位置するように形成される。このときの間隔は、内部ダミーゲート500がパッド領域PRの下部まで到る水平間隔を示す。そして、内部ダミーゲート500の幅は0.3μmないし3.0μmに形成され、内部ダミーゲート500同士の間隔は0.3μmないし3.0μmに形成される。内部ダミーゲート500の位置と幅及び間隔は、パッド構造の高さ、層間材料の構成、パッドの大きさなどにより適切に調節できる。
一方、自己整列コンタクト用シリコン窒化膜406、第1層間絶縁膜408、トレンチ停止シリコン窒化膜412、トレンチ用絶縁膜414、第2金属コンタクト停止シリコン窒化膜416、第2層間絶縁膜418、第2金属層420及びパッド領域PRがオープンされた保護層422は従来の半導体製造工程と同様の工程により形成される。したがって、本明細書ではこれらに対する詳細な説明は省略する。
このように、本発明では自己整列コンタクト用シリコン窒化膜406のストレスを防止し緩衝するために、同心状の四角形及びエンボス状の内部ダミーゲート500をパッド領域PRの内部の半導体基板402上に形成する。このとき、内部ダミーゲート500は基板402上のフィールド酸化膜404上に形成されることが好ましい。
図6は本発明の第2の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。図7は図6の半導体装置のパッド構造を示すレイアウトである。
図6及び図7を参照すると、本発明の第2の実施の形態に係るパッド構造は、パッド領域PRの内部及び基板402上のフィールド酸化膜404上で互いに異なる大きさの四角形がそれぞれエンボス状で同心状の四角形構造を有する内部ダミーゲート500を、図4及び図5と同じ構造で形成されることを含むと同時に、パッド領域PRの外部に形成された外部ダミーゲート600及び前記外部ダミーゲート600上に形成された第1ダミー金属コンタクト610をさらに含む。
外部ダミーゲート600は内部ダミーゲート500と同じ工程で形成される。ただ、外部ダミーゲート600はパッド領域PRの内部に形成されず、パッド領域PRから所定の距離又は一定の間隔をおいてパッド領域PRを覆うように外部に形成される。第1ダミー金属コンタクト610は外部ダミーゲート600上に形成される。このとき、第1ダミー金属コンタクト610は自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412を切断するように形成される。すなわち、自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412は、第1ダミー金属コンタクト610によりパッド領域PRに隣接する周辺領域と完全に隔離される。
また、外部ダミーゲート600は0.3μmないし1.0μmの幅に形成される。そして、外部ダミーゲート600はパッド領域PRの内部までの間隔が2.0μmないし5.0μmになるように形成される。外部ダミーゲート600の幅及び位置はパッド構造の高さ、層間材料の構成、パッドの大きさなどにより適切に調節できる。
また、第1ダミー金属コンタクト610は0.2μmないし0.4μmの幅に形成される。そして、第1ダミー金属コンタクト610は、外部ダミーゲート600上にライン状にエッチングして形成され、同時にパッド領域PRを外部で覆うように形成される。また、第1ダミー金属コンタクト610は外部ダミーゲート600の上部でオープンされる。このような第1ダミー金属コンタクト610の構成により、自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412はパッド領域PRの内部と外部とに完全に分離されるように切断される。
このように、本発明では自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412のストレスを防止し緩衝するために、同心状の四角形の内部ダミーゲート500をパッド領域PRの内部に形成し、パッド領域PRを覆うパッド領域PRの外部の隣接部分に外部ゲートダミー600及び第1ダミー金属コンタクト610を形成する。
このような構成を有する第1ダミー金属コンタクト610により自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412は切断される。すなわち、自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412は、パッド領域PRの内部と外部とに完全に分離される。したがって、パッド領域PRの内外部に形成された窒化膜(406及び412)に加えられる熱的ストレス及び機械的ストレスは、パッド領域PRの外部の第1ダミー金属コンタクト610により遮断され、パッド領域PRの内外部にストレスが伝達されない。このように、本発明ではパッド領域PRの内部の内部ダミーゲート500とパッド領域PRの外部の外部ダミーゲート600及び第1ダミー金属コンタクト610とを利用して、自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412で発生するストレスを防止し緩衝する。
図8は本発明の第3の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成される下部構造と、前記下部構造上に形成される第1絶縁膜と、前記第1絶縁膜内の第1金属コンタクトを介して前記下部構造に接続される第1金属層と、前記第1金属層上に形成される第2金属層と、前記第2金属層に形成されたパッド領域の内部に形成される第1内部ダミー金属層と、を備えることを特徴とする。
図8を参照すると、本発明の第3の実施の形態に係るパッド構造は上述した第2の実施の形態に係るパッド構造において、パッド領域PRの内部に形成される第1内部ダミー金属層800を備えることを特徴とする。第1内部ダミー金属層800は、横方向と縦方向に直交する複数の第1内部ダミー金属層800により網状に形成されるか、同心状の四角形に形成される。このような第1内部ダミー金属層800の構成によりトレンチ停止シリコン窒化膜412は複数に分離される。網状は第1内部ダミー金属層800の形態によって三角形、四角形または他の多角形になることができる。
第1内部ダミー金属層800は従来の第1金属層を形成する工程を通して形成される。ただ、第1内部ダミー金属層800はパッド領域PRの内部に形成される。また、第1内部ダミー金属層800は能動素子などが形成されていないフィールド酸化膜404上に形成される。第1内部ダミー金属層800は、0.2μmないし1.0μmの幅に形成される。第1内部ダミー金属層800の間隔は2.0μmないし5.0μmである。そして、第1内部ダミー金属層800の網は横方向または縦方向に5ないし20個の四角形または三角形に形成される。第1内部ダミー金属層800の縁はパッド領域PRの縁と平行に垂直方向で一列に整列されることができる。このような第1内部ダミー金属層800の構成はトレンチ停止シリコン窒化膜412を複数に効果的に分離してパッド領域PRに加えられる熱的ストレス及び機械的ストレスを防止し、和らげるためのものであって、パッドの幅、パッド構造の構成などにより適切に変更できる。
このように、本発明ではトレンチ停止シリコン窒化膜412のストレスを防止し緩衝するために、パッド領域PRの内部に網状または同心状の四角形に第1内部ダミー金属層800を形成する。第1内部ダミー金属層800はパッド領域PRの内部でトレンチ停止シリコン窒化膜412を複数に切断する。また、トレンチ停止シリコン窒化膜412はパッド領域PRの内部と外部のシリコン窒化膜とに完全に隔離される。このようなトレンチ停止シリコン窒化膜412の構成により装置の他の領域に形成されたトレンチ停止シリコン窒化膜412にストレスが伝達されることを防止して緩衝する。
また、本発明の第1内部ダミー金属層800は上述した第1の実施の形態の内部ダミーゲート500と第2の実施の形態の外部ダミーゲート600及び第1ダミー金属コンタクト610と共に形成されて半導体装置全体の自己整列コンタクト用シリコン窒化膜406及びトレンチ停止シリコン窒化膜412の熱的ストレス及び機械的ストレスを防止し、緩衝できる。
一方、第1内部ダミー金属層800は内部ダミーゲート500の上部側に形成されるが、第1内部ダミー金属層800と内部ダミーゲート500との間に寄生キャパシタンスが発生することを防止するために、第1内部ダミー金属層800を同心状の四角形に形成する場合、内部ダミーゲート500を同心状の四角形に形成し、第1内部ダミー金属層800が内部ダミーゲート500の間に位置するように、すなわち、上下に重ならないように形成することが好ましい。また、第1内部ダミー金属層800を網状に形成する場合、内部ダミーゲート500を複数の島状に形成し、それぞれの島状の内部ダミーゲート500が網中に挿入されるようにして重ならないように形成することが好ましい。このとき、内部ダミーゲート500と第1内部ダミー金属層800との間の間隔は0.5μmないし3.0μmが適切である。また、第1内部ダミー金属層800は、第2金属層420の縁から内側に0.5ないし2.0μmの間隔をおいて形成される。
図9は本発明の第4の実施の形態に係る絶縁膜のストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。
図9を参照すると、本発明の第4の実施の形態に係る半導体装置のパッド構造は、第3の実施の形態の第1内部ダミー金属層800と共にパッド領域PRの外部に形成された第1外部ダミー金属層900及び前記第1外部ダミー金属層900上に形成された第2ダミー金属コンタクト910を備える。そして、本発明の第4の実施の形態に係る半導体装置のパッド構造は第2ダミー金属コンタクト910上に形成された第2ダミー金属層920をさらに備えることができる。第2ダミー金属層920はパッド領域PRの外部でフィールド酸化膜404上に形成される。また、本発明の第4の実施の形態に係る半導体装置のパッド構造は、第1の実施の形態の同心状の四角形の内部ダミーゲート500を備えることができる。また、本発明の第4の実施の形態に係る半導体装置のパッド構造は、第2の実施の形態における外部ダミーゲート600及び前記外部ダミーゲート600上に形成された第1ダミー金属コンタクト610を備えることができる。
第1外部ダミー金属層900は、第1内部ダミー金属層800と類似の半導体製造工程を通して第1内部ダミー金属層800と同時に形成される。第1外部ダミー金属層900はパッド領域PRを覆って0.5μmないし1.0μmの幅に形成される。
第2ダミー金属コンタクト910は、第1外部ダミー金属層900上にライン状に形成される。第2ダミー金属コンタクト910は0.2μmないし0.5μmの幅に形成される。また、第2ダミー金属コンタクト910は第2金属コンタクト停止シリコン窒化膜416を貫通して形成される。したがって、半導体装置内の第2金属コンタクト停止シリコン窒化膜416は、第2ダミー金属コンタクト910によりパッド領域PRの内部と外部の窒化膜とに完全に隔離されて切断される。一方、本発明に係る第1ダミー金属コンタクト610が形成されている場合、第2ダミー金属コンタクト910は第1ダミー金属コンタクト610と1.0μmないし5.0μmの間隔をおいて形成される。
第2ダミー金属層920は、第2ダミー金属コンタクト910上にライン状に形成される。第2ダミー金属層920は、第2ダミー金属コンタクト910を支持するために形成される。第2ダミー金属層920は、0.5μmないし1.0μmの幅に形成される。また、第2ダミー金属層920と半導体装置内の隣接する第2金属層420と間の間隔は3.0μmないし10.0μmである。
このように、本発明では第2金属コンタクト停止シリコン窒化膜416のストレスを防止し緩衝するために、パッド領域PRの周囲を覆うライン状の第2ダミー金属コンタクト910を形成する。第2ダミー金属コンタクト910はパッド領域PRの外部で第2金属コンタクト停止シリコン窒化膜416を切断する。したがって、半導体装置内の第2金属コンタクト停止シリコン窒化膜416は、パッド領域PRの内部と外部のシリコン窒化膜とに完全に隔離されて切断される。前記過程により、パッド領域PRを通して第2金属コンタクト停止シリコン窒化膜416に伝達された熱的、機械的ストレスは実質的に半導体装置内の第2金属コンタクト停止シリコン窒化膜416でストレスが発生しない。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
従来のNANDフラッシュのバックエンド工程における半導体装置のパッド構造を示す断面図である。 図1のパッド構造を備えた半導体装置の部分レイアウトである。 従来の半導体装置のパッド構造において熱的ストレスの影響によるシリコン窒化膜の状態変化を示す図面である。 本発明の第1の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。 図4の半導体装置のパッド構造を示すレイアウトである。 本発明の第2の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。 図6の半導体装置のパッド構造を示すレイアウトである。 本発明の第3の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。 本発明の第4の実施の形態に係る絶縁膜ストレスを防止及び緩衝するパッド構造を備えた半導体装置を示す部分断面図である。
102、402 半導体基板
104、404 フィールド酸化膜
106、406 自己整列コンタクト用シリコン窒化膜
108、408 第1層間絶縁膜
110 第1金属層
112、412 トレンチ停止シリコン窒化膜
114、414 トレンチ用絶縁膜
116、416 第2金属コンタクト停止シリコン窒化膜
118、418 第2層間絶縁膜
120、420 第2金属層
PR パッド領域
422 保護層
500 内部ダミーゲート
600 外部ダミーゲート
610 第1ダミー金属コンタクト
800 第1内部ダミー金属層
900 第1外部ダミー金属層
910 第2ダミー金属コンタクト
920 第2ダミー金属層

Claims (24)

  1. 複数のトランジスタ素子が形成された半導体基板と、
    前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、
    前記フィールド酸化膜上に形成された複数の内部ダミーゲートと、
    前記複数の内部ダミーゲートによる凹凸状に沿って形成された第1シリコン窒化膜と、
    前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、
    前記第1層間絶縁膜上部に形成された第2シリコン窒化膜と、
    前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、
    前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、
    前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、
    前記第2層間絶縁膜の上部に形成された金属層と、
    前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、
    前記第1および第2シリコン窒化膜を貫通して前記第1および第2シリコン窒化膜夫々を分離する第1ダミー金属コンタクトと、を含み、
    前記複数の内部ダミーゲートは前記パッド領域に重畳されることを特徴とする半導体装置。
  2. 前記内部ダミーゲートは複数の同心状の四角形または複数の島状に形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記内部ダミーゲートと前記パッド領域の縁との水平間隔が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置。
  4. 前記内部ダミーゲートの幅が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置
  5. 前記内部ダミーゲート同士の間隔が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置。
  6. 前記内部ダミーゲートと同一の層に形成されて、前記パッド領域の外部に前記パッド領域と一定の間隔をおいて前記パッド領域を囲う外部ダミーゲートをさらに備えることを特徴とする請求項1に記載の半導体装置。
  7. 前記外部ダミーゲートの幅が0.3ないし1.0μmであることを特徴とする請求項6に記載の半導体装置。
  8. 前記外部ダミーゲートと前記パッド領域との水平間隔が2.0ないし5.0μmであることを特徴とする請求項6に記載の半導体装置。
  9. 前記第1ダミー金属コンタクトは、前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成されることを特徴とする請求項6に記載の半導体装置。
  10. 前記第1ダミー金属コンタクトの幅が0.2ないし0.4μmであることを特徴とする請求項9に記載の半導体装置。
  11. 複数のトランジスタ素子が形成された半導体基板と、
    前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、
    前記フィールド酸化膜上に形成された第1シリコン窒化膜と、
    前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、
    前記第1層間絶縁膜の上部に形成された第2シリコン窒化膜と、
    前記第2シリコン窒化膜を複数の欠片に分離する第1内部ダミー金属層と、
    前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、
    前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、
    前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、
    前記第2層間絶縁膜の上部に形成された金属層と、
    前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、
    前記パッド領域に重畳された前記フィールド酸化膜と前記第1シリコン窒化膜との間に複数の同心状の四角形または複数の島状に形成される複数の内部ダミーゲートと、を含み、
    前記第1内部ダミー金属層は、前記パッド領域に重畳され、
    前記内部ダミーゲートは、前記第1内部ダミー金属層と重ならないことを特徴とする半導体装置。
  12. 前記第1内部ダミー金属層は網状または複数の同心状の四角形に形成されることを特徴とする請求項11に記載の半導体装置。
  13. 前記内部ダミーゲートは、前記第1内部ダミー金属層と0.5ないし3.0μmの間隔で離れることを特徴とする請求項11に記載の半導体装置。
  14. 前記パッド領域の外部に前記パッド領域と一定の間隔をおいて、前記フィールド酸化膜と前記第1シリコン窒化膜との間に形成された外部ダミーゲートをさらに備えることを特徴とする請求項11に記載の半導体装置。
  15. 前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成されて前記第1シリコン窒化膜を分離すると同時に前記第2シリコン窒化膜を分離する第1ダミー金属コンタクトをさらに備えることを特徴とする請求項14に記載の半導体装置。
  16. 前記第1内部ダミー金属層の幅が0.2ないし1.0μmであることを特徴とする請求項11に記載の半導体装置。
  17. 前記第1内部ダミー金属層同士の間隔が2.0ないし5.0μmであることを特徴とする請求項11に記載の半導体装置。
  18. 前記第1内部ダミー金属層は前記金属層の縁から内側に0.5ないし2.0μmの間隔をおいて形成されることを特徴とする請求項11に記載の半導体装置
  19. 前記パッド領域の外部において、前記第2シリコン窒化膜を分離して前記パッド領域をライン状に囲う第1外部ダミー金属層及び前記第1外部ダミー金属層上に形成されて前記第3シリコン窒化膜を分離する第2ダミー金属コンタクトをさらに備えることを特徴とする請求項15に記載の半導体装置。
  20. 前記第1外部ダミー金属層の幅が0.5ないし1.0μmであることを特徴とする請求項19に記載の半導体装置。
  21. 前記第2ダミー金属コンタクトの幅が0.20ないし0.50μmであることを特徴とする請求項19に記載の半導体装置。
  22. 前記第2ダミー金属コンタクト上に形成される第2ダミー金属層をさらに備え、前記第2ダミー金属層と前記金属層との間隔が3.0ないし10.0μmであることを特徴とする請求項20に記載の半導体装置。
  23. 前記第2ダミー金属層の幅が0.5ないし1.0μmであることを特徴とする請求項22に記載の半導体装置。
  24. 前記第1ダミー金属コンタクト及び前記第2ダミー金属コンタクトの水平間隔が1.0ないし5.0μmであることを特徴とする請求項19に記載の半導体装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723490B1 (ko) * 2005-07-12 2007-06-04 삼성전자주식회사 전자파 방해가 개선된 패턴을 구비한 테이프 배선기판
JP2007059581A (ja) * 2005-08-24 2007-03-08 Konica Minolta Opto Inc 固体撮像装置及びカメラモジュール
US8946674B2 (en) 2005-08-31 2015-02-03 University Of Florida Research Foundation, Inc. Group III-nitrides on Si substrates using a nanostructured interlayer
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US8222057B2 (en) 2006-08-29 2012-07-17 University Of Florida Research Foundation, Inc. Crack free multilayered devices, methods of manufacture thereof and articles comprising the same
CN101296559A (zh) * 2007-04-29 2008-10-29 佛山普立华科技有限公司 焊盘、具有该焊盘的电路板及电子装置
CN101336042B (zh) * 2007-06-29 2012-05-16 鸿富锦精密工业(深圳)有限公司 焊盘、具有该焊盘的电路板和电子装置
CN101568224B (zh) * 2008-04-22 2012-01-25 鸿富锦精密工业(深圳)有限公司 电路板及具有该电路板的电子装置
US8963223B2 (en) * 2010-03-01 2015-02-24 Broadcom Corporation Scalable integrated MIM capacitor using gate metal
US8373239B2 (en) 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
KR102633112B1 (ko) * 2016-08-05 2024-02-06 삼성전자주식회사 반도체 소자
KR102240021B1 (ko) 2017-03-03 2021-04-14 삼성전자주식회사 저항을 포함하는 반도체 소자
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
JP7134902B2 (ja) * 2019-03-05 2022-09-12 キオクシア株式会社 半導体装置
US11728284B2 (en) * 2021-07-16 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
JPH04196552A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2990870B2 (ja) * 1991-07-18 1999-12-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
JPH07235537A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 表面が平坦化された半導体装置およびその製造方法
JPH0845936A (ja) * 1994-05-31 1996-02-16 Texas Instr Inc <Ti> ダミーリードを用いた高速lsi半導体装置およびその信頼性改善方法
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US5798298A (en) * 1996-02-09 1998-08-25 United Microelectronics Corporation Method of automatically generating dummy metals for multilevel interconnection
JPH10247664A (ja) * 1997-03-04 1998-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
KR100267105B1 (ko) * 1997-12-09 2000-11-01 윤종용 다층패드를구비한반도체소자및그제조방법
US5998249A (en) * 1998-05-29 1999-12-07 Taiwan Semiconductor Manufacturing Company Ltd. Static random access memory design and fabrication process featuring dual self-aligned contact structures
KR200258235Y1 (ko) * 1999-02-10 2001-12-28 김영환 메탈배선의 테스트 소자의 구조
KR100319883B1 (ko) * 1999-03-16 2002-01-10 윤종용 패드 주위에 더미 패턴을 구비한 반도체소자
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002110908A (ja) * 2000-09-28 2002-04-12 Toshiba Corp スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法
KR20020058235A (ko) 2000-12-29 2002-07-12 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법
JP2002319587A (ja) * 2001-04-23 2002-10-31 Seiko Instruments Inc 半導体装置
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20030025061A (ko) 2001-09-19 2003-03-28 삼성전자주식회사 반도체 소자의 본드패드 및 그의 형성방법
TWI256688B (en) * 2002-02-01 2006-06-11 Grand Plastic Technology Corp Method for wet etching of high k thin film at low temperature
JP4340416B2 (ja) * 2002-02-26 2009-10-07 Spansion Japan株式会社 半導体記憶装置の製造方法
JP2003332423A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7023090B2 (en) * 2003-01-29 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad and via structure design
KR200325061Y1 (ko) * 2003-05-28 2003-08-29 에스케이 텔레콤주식회사 안테나 고정장치
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP2006059841A (ja) * 2004-08-17 2006-03-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

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