JP5131797B2 - シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 - Google Patents
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- 229910052581 Si3N4 Inorganic materials 0.000 title claims description 115
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims description 115
- 239000004065 semiconductor Substances 0.000 title claims description 100
- 230000003139 buffering effect Effects 0.000 title description 6
- 239000002184 metal Substances 0.000 claims description 180
- 229910052751 metal Inorganic materials 0.000 claims description 180
- 239000010410 layer Substances 0.000 claims description 125
- 239000011229 interlayer Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000035882 stress Effects 0.000 description 32
- 238000000034 method Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 230000008646 thermal stress Effects 0.000 description 14
- 239000000872 buffer Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 239000012634 fragment Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/0569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01059—Praseodymium [Pr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
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- Engineering & Computer Science (AREA)
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Description
104、404 フィールド酸化膜
106、406 自己整列コンタクト用シリコン窒化膜
108、408 第1層間絶縁膜
110 第1金属層
112、412 トレンチ停止シリコン窒化膜
114、414 トレンチ用絶縁膜
116、416 第2金属コンタクト停止シリコン窒化膜
118、418 第2層間絶縁膜
120、420 第2金属層
PR パッド領域
422 保護層
500 内部ダミーゲート
600 外部ダミーゲート
610 第1ダミー金属コンタクト
800 第1内部ダミー金属層
900 第1外部ダミー金属層
910 第2ダミー金属コンタクト
920 第2ダミー金属層
Claims (24)
- 複数のトランジスタ素子が形成された半導体基板と、
前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、
前記フィールド酸化膜上に形成された複数の内部ダミーゲートと、
前記複数の内部ダミーゲートによる凹凸状に沿って形成された第1シリコン窒化膜と、
前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、
前記第1層間絶縁膜上部に形成された第2シリコン窒化膜と、
前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、
前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、
前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、
前記第2層間絶縁膜の上部に形成された金属層と、
前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、
前記第1および第2シリコン窒化膜を貫通して前記第1および第2シリコン窒化膜夫々を分離する第1ダミー金属コンタクトと、を含み、
前記複数の内部ダミーゲートは前記パッド領域に重畳されることを特徴とする半導体装置。 - 前記内部ダミーゲートは複数の同心状の四角形または複数の島状に形成されることを特徴とする請求項1に記載の半導体装置。
- 前記内部ダミーゲートと前記パッド領域の縁との水平間隔が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置。
- 前記内部ダミーゲートの幅が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置
- 前記内部ダミーゲート同士の間隔が0.3ないし3.0μmであることを特徴とする請求項1に記載の半導体装置。
- 前記内部ダミーゲートと同一の層に形成されて、前記パッド領域の外部に前記パッド領域と一定の間隔をおいて前記パッド領域を囲う外部ダミーゲートをさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記外部ダミーゲートの幅が0.3ないし1.0μmであることを特徴とする請求項6に記載の半導体装置。
- 前記外部ダミーゲートと前記パッド領域との水平間隔が2.0ないし5.0μmであることを特徴とする請求項6に記載の半導体装置。
- 前記第1ダミー金属コンタクトは、前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成されることを特徴とする請求項6に記載の半導体装置。
- 前記第1ダミー金属コンタクトの幅が0.2ないし0.4μmであることを特徴とする請求項9に記載の半導体装置。
- 複数のトランジスタ素子が形成された半導体基板と、
前記複数のトランジスタ素子の間に形成されたフィールド酸化膜と、
前記フィールド酸化膜上に形成された第1シリコン窒化膜と、
前記第1シリコン窒化膜上に形成されて酸化物で形成された第1層間絶縁膜と、
前記第1層間絶縁膜の上部に形成された第2シリコン窒化膜と、
前記第2シリコン窒化膜を複数の欠片に分離する第1内部ダミー金属層と、
前記第2シリコン窒化膜上に形成されて酸化物で形成されたトレンチ用絶縁膜と、
前記トレンチ用絶縁膜上に形成された第3シリコン窒化膜と、
前記第3シリコン窒化膜上に酸化物で形成された第2層間絶縁膜と、
前記第2層間絶縁膜の上部に形成された金属層と、
前記金属層のパッド領域を開口させて前記金属層及び前記第2層間絶縁膜の上部に形成された保護膜と、
前記パッド領域に重畳された前記フィールド酸化膜と前記第1シリコン窒化膜との間に複数の同心状の四角形または複数の島状に形成される複数の内部ダミーゲートと、を含み、
前記第1内部ダミー金属層は、前記パッド領域に重畳され、
前記内部ダミーゲートは、前記第1内部ダミー金属層と重ならないことを特徴とする半導体装置。 - 前記第1内部ダミー金属層は網状または複数の同心状の四角形に形成されることを特徴とする請求項11に記載の半導体装置。
- 前記内部ダミーゲートは、前記第1内部ダミー金属層と0.5ないし3.0μmの間隔で離れることを特徴とする請求項11に記載の半導体装置。
- 前記パッド領域の外部に前記パッド領域と一定の間隔をおいて、前記フィールド酸化膜と前記第1シリコン窒化膜との間に形成された外部ダミーゲートをさらに備えることを特徴とする請求項11に記載の半導体装置。
- 前記パッド領域の外部において、前記外部ダミーゲート上にライン状に形成されて前記第1シリコン窒化膜を分離すると同時に前記第2シリコン窒化膜を分離する第1ダミー金属コンタクトをさらに備えることを特徴とする請求項14に記載の半導体装置。
- 前記第1内部ダミー金属層の幅が0.2ないし1.0μmであることを特徴とする請求項11に記載の半導体装置。
- 前記第1内部ダミー金属層同士の間隔が2.0ないし5.0μmであることを特徴とする請求項11に記載の半導体装置。
- 前記第1内部ダミー金属層は前記金属層の縁から内側に0.5ないし2.0μmの間隔をおいて形成されることを特徴とする請求項11に記載の半導体装置
- 前記パッド領域の外部において、前記第2シリコン窒化膜を分離して前記パッド領域をライン状に囲う第1外部ダミー金属層及び前記第1外部ダミー金属層上に形成されて前記第3シリコン窒化膜を分離する第2ダミー金属コンタクトをさらに備えることを特徴とする請求項15に記載の半導体装置。
- 前記第1外部ダミー金属層の幅が0.5ないし1.0μmであることを特徴とする請求項19に記載の半導体装置。
- 前記第2ダミー金属コンタクトの幅が0.20ないし0.50μmであることを特徴とする請求項19に記載の半導体装置。
- 前記第2ダミー金属コンタクト上に形成される第2ダミー金属層をさらに備え、前記第2ダミー金属層と前記金属層との間隔が3.0ないし10.0μmであることを特徴とする請求項20に記載の半導体装置。
- 前記第2ダミー金属層の幅が0.5ないし1.0μmであることを特徴とする請求項22に記載の半導体装置。
- 前記第1ダミー金属コンタクト及び前記第2ダミー金属コンタクトの水平間隔が1.0ないし5.0μmであることを特徴とする請求項19に記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030093726A KR100705937B1 (ko) | 2003-12-19 | 2003-12-19 | 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치 |
KR2003-93726 | 2003-12-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005183917A JP2005183917A (ja) | 2005-07-07 |
JP5131797B2 true JP5131797B2 (ja) | 2013-01-30 |
Family
ID=34675853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004191125A Expired - Fee Related JP5131797B2 (ja) | 2003-12-19 | 2004-06-29 | シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7271439B2 (ja) |
JP (1) | JP5131797B2 (ja) |
KR (1) | KR100705937B1 (ja) |
TW (1) | TWI251338B (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100723490B1 (ko) * | 2005-07-12 | 2007-06-04 | 삼성전자주식회사 | 전자파 방해가 개선된 패턴을 구비한 테이프 배선기판 |
JP2007059581A (ja) * | 2005-08-24 | 2007-03-08 | Konica Minolta Opto Inc | 固体撮像装置及びカメラモジュール |
US8946674B2 (en) | 2005-08-31 | 2015-02-03 | University Of Florida Research Foundation, Inc. | Group III-nitrides on Si substrates using a nanostructured interlayer |
US7880278B2 (en) | 2006-05-16 | 2011-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having stress tuning layer |
US8222057B2 (en) | 2006-08-29 | 2012-07-17 | University Of Florida Research Foundation, Inc. | Crack free multilayered devices, methods of manufacture thereof and articles comprising the same |
CN101296559A (zh) * | 2007-04-29 | 2008-10-29 | 佛山普立华科技有限公司 | 焊盘、具有该焊盘的电路板及电子装置 |
CN101336042B (zh) * | 2007-06-29 | 2012-05-16 | 鸿富锦精密工业(深圳)有限公司 | 焊盘、具有该焊盘的电路板和电子装置 |
CN101568224B (zh) * | 2008-04-22 | 2012-01-25 | 鸿富锦精密工业(深圳)有限公司 | 电路板及具有该电路板的电子装置 |
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US8373239B2 (en) | 2010-06-08 | 2013-02-12 | International Business Machines Corporation | Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric |
KR102633112B1 (ko) * | 2016-08-05 | 2024-02-06 | 삼성전자주식회사 | 반도체 소자 |
KR102240021B1 (ko) | 2017-03-03 | 2021-04-14 | 삼성전자주식회사 | 저항을 포함하는 반도체 소자 |
US10163831B2 (en) * | 2017-04-26 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with post passivation structure and fabrication method therefor |
JP7134902B2 (ja) * | 2019-03-05 | 2022-09-12 | キオクシア株式会社 | 半導体装置 |
US11728284B2 (en) * | 2021-07-16 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip package structure and method for forming the same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4651920B2 (ja) * | 2003-07-15 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7049701B2 (en) * | 2003-10-15 | 2006-05-23 | Kabushiki Kaisha Toshiba | Semiconductor device using insulating film of low dielectric constant as interlayer insulating film |
JP2006059841A (ja) * | 2004-08-17 | 2006-03-02 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
2003
- 2003-12-19 KR KR1020030093726A patent/KR100705937B1/ko active IP Right Grant
-
2004
- 2004-06-29 JP JP2004191125A patent/JP5131797B2/ja not_active Expired - Fee Related
- 2004-06-29 US US10/879,840 patent/US7271439B2/en active Active
- 2004-06-30 TW TW093119320A patent/TWI251338B/zh not_active IP Right Cessation
-
2007
- 2007-07-31 US US11/831,595 patent/US8067838B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070267752A1 (en) | 2007-11-22 |
JP2005183917A (ja) | 2005-07-07 |
US7271439B2 (en) | 2007-09-18 |
KR100705937B1 (ko) | 2007-04-11 |
TWI251338B (en) | 2006-03-11 |
US20050133854A1 (en) | 2005-06-23 |
KR20050062058A (ko) | 2005-06-23 |
TW200522340A (en) | 2005-07-01 |
US8067838B2 (en) | 2011-11-29 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070406 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110419 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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