TWI788897B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI788897B
TWI788897B TW110123984A TW110123984A TWI788897B TW I788897 B TWI788897 B TW I788897B TW 110123984 A TW110123984 A TW 110123984A TW 110123984 A TW110123984 A TW 110123984A TW I788897 B TWI788897 B TW I788897B
Authority
TW
Taiwan
Prior art keywords
substrate
semiconductor memory
memory device
landing pad
buried
Prior art date
Application number
TW110123984A
Other languages
English (en)
Other versions
TW202215285A (zh
Inventor
金恩靚
金惠远
柳成然
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202215285A publication Critical patent/TW202215285A/zh
Application granted granted Critical
Publication of TWI788897B publication Critical patent/TWI788897B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體記憶體裝置包括：多個第一導電圖案，在基底上在第一方向上平行延伸；多個第二導電圖案，在基底上在與第一方向交叉的第二方向上平行延伸；多個埋入式接觸件，在所述多個第一導電圖案之間及所述多個第二導電圖案之間連接至所述基底；以及著陸墊，在所述多個埋入式接觸件上連接至所述埋入式接觸件中的每一者。著陸墊包括在平面圖中在第一方向上延伸的第一側表面及在平面圖中在第三方向上延伸的第二側表面。在平面圖中，第三方向不同於第一方向及第二方向。

Description

半導體記憶體裝置
本揭露是有關於一種半導體記憶體裝置及/或一種用於製作所述半導體記憶體裝置的方法。更具體而言，本揭露是有關於一種包括電容器的半導體記憶體裝置及/或一種用於製作所述半導體記憶體裝置的方法。 [相關申請案的交叉參考]
本申請案主張於2020年7月2日在韓國智慧財產局中提出申請的韓國專利申請案第10-2020-0081645號的優先權及自其產生的所有權益，所述韓國專利申請案的全部內容併入本案供參考。
隨著半導體記憶體裝置變得更加高度積體，各別的電路圖案已變得更加小型化以在同一區域內達成更多的半導體記憶體裝置。為對此加以補償，每一電路圖案的長寬比傾向於增加，但增加長寬比可能會增加製程難度且可能導致例如圖案塌陷等缺陷。
本揭露的態樣提供一種具有以低製程難度達成的精細電路圖案的半導體記憶體裝置。
本揭露的態樣亦提供一種用於製作具有以低製程難度達成的精細電路圖案的半導體記憶體裝置的方法。
然而，本揭露的態樣不限於本文中所述者。藉由參照下面給出的對本揭露的詳細說明，本揭露的以上及其他態樣對於本揭露所屬技術中具有通常知識者將變得更顯而易見。
根據實施例，一種半導體記憶體裝置可包括：基底；多個第一導電圖案，在所述基底上在第一方向上平行延伸；多個第二導電圖案，在所述基底上在與所述第一方向交叉的第二方向上平行延伸；多個埋入式接觸件，在所述多個第一導電圖案之間及所述多個第二導電圖案之間連接至所述基底；以及著陸墊，位於所述多個埋入式接觸件中的每一者上且連接至所述多個埋入式接觸件中的每一者。所述著陸墊可包括在平面圖中在所述第一方向上延伸的第一側表面及在平面圖中在不同於所述第一方向及所述第二方向的第三方向上延伸的第二側表面。
根據另一實施例，一種半導體記憶體裝置可包括：基底；第一導電圖案，在所述基底上在第一方向上延伸；第一埋入式接觸件，在所述基底上位於所述第一導電圖案的一側處，且所述第一埋入式接觸件連接至所述基底；第二埋入式接觸件，在所述基底上位於所述第一導電圖案的另一側處，且所述第二埋入式接觸件連接至所述基底；第一著陸墊，連接至所述第一埋入式接觸件；第二著陸墊，連接至所述第二埋入式接觸件；以及電容器，分別連接至所述第一著陸墊及所述第二著陸墊。所述第一著陸墊可包括在平面圖中與所述第一方向形成銳角的第一側表面。所述第二著陸墊可包括與所述第一側表面共面的第二側表面。
根據另一實施例，一種半導體記憶體裝置可包括：基底；元件隔離層，位於所述基底上且在所述基底中界定多個主動區；字元線，在所述基底中在與所述多個主動區中的每一者交叉的第一方向上延伸；位元線，位於所述基底上且連接至所述多個主動區中的每一者，所述位元線在與所述第一方向交叉的第二方向上延伸；多個埋入式接觸件，位於所述位元線的側表面上，且所述多個埋入式接觸件分別連接至所述多個主動區；多個著陸墊，位於所述多個埋入式接觸件上，且所述多個著陸墊分別連接至所述埋入式接觸件；以及多個電容器，分別連接至所述著陸墊。所述多個著陸墊可以蜂巢結構進行佈置。所述多個著陸墊中的每一者可包括在平面圖中在所述第一方向上延伸的第一側表面及在平面圖中在不同於所述第一方向及所述第二方向的第三方向上延伸的第二側表面。
根據實施例，一種用於製作半導體記憶體裝置的方法可包括：在基底上形成多個第一導電圖案，所述多個第一導電圖案在第一方向上平行延伸；在所述基底上形成多個第二導電圖案，所述多個第二導電圖案在與所述第一方向交叉的第二方向上平行延伸；在所述多個第一導電圖案之間及所述多個第二導電圖案之間形成連接至所述基底的多個埋入式接觸件；在所述多個埋入式接觸件上形成初步著陸墊，所述初步著陸墊與所述多個埋入式接觸件中的至少兩個埋入式接觸件重疊，且所述初步著陸墊在不同於所述第一方向及所述第二方向的第三方向上延伸；以及將所述初步著陸墊圖案化以形成連接至所述至少兩個埋入式接觸件的著陸墊。
在下文中，將參照圖1至圖5闡述根據一些實施例的半導體記憶體裝置。
儘管本文中可能使用用語第一（first）、第二（second）等來闡述各種元件或組件，然而該些元件或組件不應受該些用語限制。該些用語用於區分各個元件或組件。因此，在不背離本揭露的教示內容的條件下，下文所討論的第一元件或組件可被稱為第二元件或組件。
圖1是示出根據一些實施例的半導體記憶體裝置的示例性佈局圖。圖2是示出圖1所示單元區域及核心/周邊區域的局部佈局圖。圖3示出沿圖2所示的線A-A及B-B截取的剖視圖。圖4是沿圖2所示的線C-C截取的剖視圖。圖5是沿圖2所示的線D-D截取的剖視圖。
參照圖1，根據一些實施例的半導體記憶體裝置包括單元區域CELL及核心/周邊區域CORE/PERI。
在單元區域CELL中，可形成稍後將闡述的元件隔離層110、基礎絕緣層120、字元線WL、位元線BL、直接接觸件DC、位元線間隔件140、埋入式接觸件BC、著陸墊LP、電容器190及類似物，以在基底100上實施半導體記憶體元件。
核心/周邊區域CORE/PERI可佈置於單元區域CELL周圍。舉例而言，核心/周邊區域CORE/PERI可環繞單元區域CELL。在核心/周邊區域CORE/PERI中，可形成例如稍後將闡述的第三導電圖案230及配線圖案BP等控制元件及虛設元件，以控制在單元區域CELL中形成的半導體記憶體元件的功能。
參照圖2至圖5，根據一些實施例的半導體記憶體裝置包括基底100、元件隔離層110、基礎絕緣層120、字元線WL、位元線BL、直接接觸件DC、位元線間隔件140、埋入式接觸件BC、著陸墊LP、電容器190、第三導電圖案230及配線圖案BP。
基底100可具有其中基礎基底與外延層進行堆疊的結構，但發明概念不限於此。基底100可為矽基底、砷化鎵基底、矽鍺基底或絕緣體上矽（silicon-on-insulator，SOI）基底。舉例而言，在以下說明中，基底100可為矽基底。
基底100可包括主動區AR。隨著半導體記憶體裝置的設計規則的減少，主動區AR可以對角條形狀（diagonal bar shape）形成。舉例而言，如圖2中所示，主動區AR可具有在第一方向X及第二方向Y延伸的平面上在不同於第一方向X及第二方向Y的第三方向D1上延伸的條形狀。在一些實施例中，第三方向D1可與第一方向X形成第一銳角θ1。第一銳角θ1可為例如60度，但不限於此。
主動區AR可為在彼此平行的方向上延伸的多個條的形式。另外，多個主動區AR中的一者可被佈置成使得其中心定位成靠近於另一主動區AR的端部。
主動區AR可包括用作源極/汲極區的雜質。在一些實施例中，主動區AR的中心可藉由直接接觸件DC連接至位元線BL，且主動區AR的兩個端部可藉由埋入式接觸件BC及著陸墊LP連接至電容器190。
元件隔離層110可界定所述多個主動區AR。儘管圖2至圖5中示出元件隔離層110由於所採用製程的特性而具有傾斜側表面，然而發明概念不限於此。
元件隔離層110可包含氧化矽、氮化矽或其組合中的至少一者，但不限於此。元件隔離層110可為由一種絕緣材料製成的單層或者由若干種絕緣材料的組合製成的多層。
基礎絕緣層120可形成於基底100及元件隔離層110上。在一些實施例中，基礎絕緣層120可在其中未形成直接接觸件DC及埋入式接觸件BC的區中沿基底100的頂表面及元件隔離層110的頂表面延伸。
如圖式中所示，基礎絕緣層120可為單層或多層。舉例而言，基礎絕緣層120可包括依序堆疊於基底100上的第一絕緣層122、第二絕緣層124及第三絕緣層126。
第一絕緣層122可包含例如氧化矽。第二絕緣層124可包含具有與第一絕緣層122的蝕刻選擇性不同的蝕刻選擇性的材料。舉例而言，第二絕緣層124可包含氮化矽。第三絕緣層126可包含具有較第二絕緣層124的介電常數小的介電常數的材料。舉例而言，第三絕緣層126可包含氧化矽。
字元線WL可跨越主動區AR及位元線BL在第一方向X上伸長。舉例而言，如圖2中所示，字元線WL可歪斜地橫穿主動區AR且垂直地橫穿位元線BL。字元線WL可夾置於稍後欲闡述的直接接觸件DC與埋入式接觸件BC之間。多個字元線WL可彼此平行延伸。舉例而言，所述多個字元線WL可被形成為以相等間隔分開且在第一方向X上延伸。
如圖4及圖5中所示，字元線WL可包括第一導電圖案160。如圖式中所示，第一導電圖案160可為單層或多層。舉例而言，第一導電圖案160可包括依序堆疊於基底100上的第一子導電圖案164及第二子導電圖案166。第一子導電圖案164及第二子導電圖案166可各自包含例如金屬、多晶矽或其組合中的至少一者，但不限於此。
第一導電圖案160與基底100之間可夾置有字元線介電層162。字元線介電層162可包含例如氧化矽、氮氧化矽、氮化矽或具有較氧化矽的介電常數大的介電常數的高介電係數（高介電常數（high-k））材料中的至少一者，但不限於此。
第一導電圖案160上可形成有字元線頂蓋圖案168。字元線頂蓋圖案168可包含氮化矽，但不限於此。
在一些實施例中，字元線WL可隱埋於基底100中。舉例而言，基底100可包括在第一方向X上延伸的字元線溝槽WT。字元線介電層162可沿字元線溝槽WT的輪廓延伸。第一導電圖案160可填充字元線溝槽WT的位於字元線介電層162上的一部分。字元線頂蓋圖案168可填充字元線溝槽WT的位於第一導電圖案160上的另一部分。因此，第一導電圖案160的頂表面可被形成為低於基底100的頂表面。
位元線BL可形成於基底100、元件隔離層110及基礎絕緣層120上。位元線BL可在第二方向Y上伸長，以橫穿主動區AR及字元線WL。舉例而言，位元線BL可歪斜地橫穿主動區AR且垂直地橫穿字元線WL。多個位元線BL可彼此平行延伸。舉例而言，所述多個位元線BL可被形成為以相等間隔分開且在第二方向Y上延伸。
如圖3中所示，位元線BL可包括第二導電圖案130。如圖式中所示，第二導電圖案130可為單層或多層。舉例而言，第二導電圖案130可包括依序堆疊於基底100上的第三子導電圖案132、第四子導電圖案134及第五子導電圖案136。
第三子導電圖案132、第四子導電圖案134及第五子導電圖案136可各自包含例如多晶矽、TiN、TiSiN、鎢、矽化鎢或其組合，但不限於此。舉例而言，第三子導電圖案132可包含多晶矽，第四子導電圖案134可包含TiSiN，且第五子導電圖案136可包含鎢。
第二導電圖案130上可依序形成有第一位元線頂蓋圖案138及第二位元線頂蓋圖案139。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可沿第二導電圖案130的頂表面延伸。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可包含氮化矽，但不限於此。
直接接觸件DC可形成於基底100及元件隔離層110上。直接接觸件DC可穿透基礎絕緣層120，以將基底100的主動區AR連接至位元線BL。舉例而言，基底100可包括第一接觸溝槽CT1。第一接觸溝槽CT1可穿透基礎絕緣層120以暴露出主動區AR的至少一部分。直接接觸件DC可形成於第一接觸溝槽CT1中，以將基底100的主動區AR連接至第二導電圖案130。
在一些實施例中，第一接觸溝槽CT1可暴露出每一主動區AR的中心。因此，直接接觸件DC可連接至主動區AR的中心。在一些實施例中，第一接觸溝槽CT1的一部分可與元件隔離層110的一部分重疊。因此，第一接觸溝槽CT1可暴露出元件隔離層110的一部分以及主動區AR的一部分。
在一些實施例中，直接接觸件DC在寬度上可小於第一接觸溝槽CT1。舉例而言，如圖3中所示，直接接觸件DC可僅接觸基底100的藉由第一接觸溝槽CT1暴露出的一部分。在一些實施例中，位元線BL在寬度上可小於第一接觸溝槽CT1。舉例而言，位元線BL在寬度上可等於直接接觸件DC。
直接接觸件DC可包含導電材料。因此，位元線BL可電性連接至基底100的主動區AR。基底100的連接至直接接觸件DC的主動區AR可用作包括字元線WL的半導體元件的源極/汲極區。
在一些實施例中，直接接觸件DC可包含與第三子導電圖案132的材料相同的材料。舉例而言，直接接觸件DC可包含多晶矽。然而，發明概念不限於此，且端視製作製程而定，直接接觸件DC可包含與第三子導電圖案132的材料不同的材料。
位元線間隔件140可形成於位元線BL的側表面上。位元線間隔件140可沿位元線BL的側表面延伸。舉例而言，如圖2及圖3中所示，位元線間隔件140可在第二方向Y上伸長。
在一些實施例中，位元線間隔件140可為由若干種絕緣材料的組合形成的多層。舉例而言，位元線間隔件140可包括第一間隔件141、第二間隔件142、第三間隔件143、第四間隔件144及第五間隔件145。
第一間隔件141可沿位元線BL的側表面延伸。舉例而言，第一間隔件141可沿第二導電圖案130、第一位元線頂蓋圖案138及第二位元線頂蓋圖案139的側表面延伸。
第一間隔件141可在其中未形成第一接觸溝槽CT1的區中沿位元線BL的側表面及基礎絕緣層120的頂表面延伸。第一間隔件141可在其中形成第一接觸溝槽CT1的區中沿位元線BL的側表面、直接接觸件DC的側表面及第一接觸溝槽CT1延伸。在一些實施例中，第一間隔件141可接觸位元線BL及直接接觸件DC。
第二間隔件142可在第一接觸溝槽CT1中形成於第一間隔件141上。舉例而言，第二間隔件142可在第一接觸溝槽CT1中沿第一間隔件141的輪廓延伸。
第三間隔件143可在第一接觸溝槽CT1中形成於第二間隔件142上。第三間隔件143可填充第一接觸溝槽CT1的在形成第一間隔件141及第二間隔件142之後保留下來的區。
第四間隔件144可形成於第二間隔件142及第三間隔件143上。第四間隔件144可沿位元線BL的側表面的至少一部分延伸。舉例而言，第四間隔件144可沿第一間隔件141的側表面的一部分延伸。
第五間隔件145可形成於第三間隔件143上。第五間隔件145可沿位元線BL的側表面的至少一部分延伸。舉例而言，第五間隔件145可沿第四間隔件144的側表面延伸。
在一些實施例中，第五間隔件145的底表面可被形成為低於第三間隔件143的最上表面。舉例而言，第五間隔件145的下部部分可隱埋於第三間隔件143中。
第一間隔件141、第二間隔件142、第三間隔件143、第四間隔件144及第五間隔件145可各自包含氧化矽、氮氧化矽、氮化矽或其組合中的至少一者。舉例而言，第一間隔件141可包含氮化矽，第二間隔件142可包含氧化矽，第三間隔件143可包含氮化矽，第四間隔件144可包含氧化矽，且第五間隔件145可包含氮化矽。
在一些實施例中，位元線間隔件140可包括空氣間隔件。空氣間隔件可由空氣或空隙（void）形成。由於空氣間隔件可具有較氧化矽的介電常數小的介電常數，因此可有效地降低根據一些實施例的半導體記憶體裝置的寄生電容。舉例而言，第四間隔件144可為空氣間隔件。
埋入式接觸件BC可形成於基底100及元件隔離層110上。埋入式接觸件BC可穿透基礎絕緣層120，以將基底100的主動區AR連接至稍後欲闡述的著陸墊LP。舉例而言，基底100可包括第二接觸溝槽CT2。第二接觸溝槽CT2可穿透基礎絕緣層120以暴露出主動區AR的至少一部分。埋入式接觸件BC可形成於第二接觸溝槽CT2中，以將基底100的主動區AR連接至著陸墊LP。
在一些實施例中，第二接觸溝槽CT2可暴露出每一主動區AR的兩個端部。因此，埋入式接觸件BC可連接至主動區AR的兩個端部。在一些實施例中，第二接觸溝槽CT2的一部分可與元件隔離層110的一部分重疊。因此，第二接觸溝槽CT2可暴露出元件隔離層110的一部分以及主動區AR的一部分。
埋入式接觸件BC可形成於位元線BL的側表面上。此外，埋入式接觸件BC可藉由位元線間隔件140與位元線BL間隔開。舉例而言，如圖3中所示，埋入式接觸件BC可沿位元線間隔件140的側表面延伸。沿第一方向X進行佈置的多個埋入式接觸件BC可藉由在第二方向Y上伸長的位元線BL及位元線間隔件140彼此分開。在一些實施例中，埋入式接觸件BC的頂表面可被形成為低於第二位元線頂蓋圖案139的頂表面。
埋入式接觸件BC可形成於字元線WL的側表面上。舉例而言，如圖4中所示，在第一方向X上伸長的絕緣柵（insulating fence）170可形成於字元線頂蓋圖案168上。埋入式接觸件BC可沿字元線頂蓋圖案168的側表面或絕緣柵170的側表面延伸。沿第二方向Y進行佈置的所述多個埋入式接觸件BC可藉由在第一方向X上伸長的字元線頂蓋圖案168及/或絕緣柵170彼此分開。
埋入式接觸件BC可形成彼此分開的多個隔離區。舉例而言，如圖2中所示，所述多個埋入式接觸件BC可夾置於所述多個位元線BL之間及所述多個字元線WL之間。在一些實施例中，埋入式接觸件BC可以晶格結構進行佈置。
埋入式接觸件BC可包含導電材料。因此，埋入式接觸件BC可電性連接至基底100的主動區AR。基底100的連接至埋入式接觸件BC的主動區AR可用作包括字元線WL的半導體元件的源極/汲極區。埋入式接觸件BC可包含例如多晶矽，但不限於此。
著陸墊PL可形成於埋入式接觸件BC上。著陸墊PL可被設置成與埋入式接觸件BC重疊。本文中所使用的用語「重疊」意味著在垂直於基底100的頂表面的垂直方向Z上重疊。著陸墊LP可連接至埋入式接觸件BC的頂表面，以將基底100的主動區AR連接至稍後欲闡述的電容器190。
在一些實施例中，著陸墊LP可被設置成與埋入式接觸件BC的一部分及位元線BL的一部分重疊。舉例而言，如圖2及圖3中所示，著陸墊LP可與埋入式接觸件BC的一部分及第二位元線頂蓋圖案139的一部分重疊。在一些實施例中，著陸墊LP的頂表面可被形成為高於第二位元線頂蓋圖案139的頂表面。因此，著陸墊LP可覆蓋第二位元線頂蓋圖案139的頂表面的一部分。
著陸墊LP可形成彼此分開的多個隔離區。舉例而言，如圖3中所示，可形成接墊溝槽PT以界定所述多個著陸墊LP。在一些實施例中，接墊溝槽PT的一部分可暴露出第二位元線頂蓋圖案139的一部分。舉例而言，接墊溝槽PT可被形成為自著陸墊LP的頂表面延伸，進而使得接墊溝槽PT的底表面低於第二位元線頂蓋圖案139的頂表面。因此，所述多個著陸墊LP可藉由第二位元線頂蓋圖案139及接墊溝槽PT彼此分開。
著陸墊LP可包含導電材料。因此，稍後欲闡述的電容器190可藉由埋入式接觸件BC及著陸墊LP電性連接至基底100的主動區AR。著陸墊LP可包含例如鎢，但不限於此。
在一些實施例中，所述多個著陸墊LP可以蜂巢結構進行佈置。另外，每一著陸墊LP可包括在平面圖中在不同於第一方向X及第二方向Y的第四方向D2上延伸的側表面。稍後將參照圖6給出其詳細說明。
在一些實施例中，可形成第一層間絕緣層180來填充接墊溝槽PT。第一層間絕緣層180可形成於著陸墊LP及第二位元線頂蓋圖案139上。因此，第一層間絕緣層180可界定著陸墊LP的形成多個隔離區的區。
第一層間絕緣層180可包含絕緣材料，以將所述多個著陸墊LP彼此電性分開。舉例而言，層間絕緣層180可包含氧化矽、氮氧化矽、氮化矽及具有較氧化矽的介電常數小的介電常數的低介電係數（低介電常數（low-k））材料中的至少一者，但不限於此。
電容器190可設置於第一層間絕緣層180及著陸墊LP上。電容器190可連接至著陸墊LP的頂表面。舉例而言，第一層間絕緣層180可被圖案化以暴露出著陸墊LP的頂表面的至少一部分。電容器190可連接至著陸墊LP的頂表面的藉由第一層間絕緣層180暴露出的一部分。因此，電容器190可藉由埋入式接觸件BC及著陸墊LP電性連接至基底100的主動區AR。因此，電容器190可由位元線BL及字元線WL控制來儲存資料。
在一些實施例中，電容器190可包括下部電極192、電容器介電層194及上部電極196。電容器190可藉由使用在下部電極192與上部電極196之間產生的電位差在電容器介電層194中儲存電荷。
下部電極192及上部電極196可包含例如經摻雜的多晶矽、金屬或金屬氮化物，但不限於此。另外，電容器介電層194可包含例如氧化矽或高k材料，但不限於此。
第三導電圖案230可在基底100上形成於核心/周邊區域CORE/PERI中。第三導電圖案230可控制在單元區域CELL中形成的半導體記憶體元件的功能。舉例而言，第三導電圖案230可用作構成電晶體的閘電極。
儘管第三導電圖案230在圖2中被以孤島的形式示出，然而其僅為實例。舉例而言，第三導電圖案230可具有在第一方向X或第二方向Y上伸長的形狀。
如圖式中所示，第三導電圖案230可為單層或多層。舉例而言，第三導電圖案230可包括依序堆疊於基底100上的第六子導電圖案232、第七子導電圖案234及第八子導電圖案236。
第六子導電圖案232、第七子導電圖案234及第八子導電圖案236可各自包括例如多晶矽、TiN、TiSiN、鎢、矽化鎢或其組合中的至少一者，但不限於此。舉例而言，第六子導電圖案232可包含多晶矽，第七子導電圖案234可包含TiSiN，且第八子導電圖案236可包含鎢。
在一些實施例中，第二導電圖案130與第三導電圖案230可在同一層次形成。本文中所使用的用語「同一層次」意指藉由同一製造製程形成。舉例而言，第三子導電圖案132與第六子導電圖案232可包含相同的材料，第四子導電圖案134與第七子導電圖案234可包含相同的材料，且第五子導電圖案136與第八子導電圖案236可包含相同的材料。
第三導電圖案230與基底100之間可夾置有閘極介電層220。閘極介電層220可包含例如氧化矽、氮氧化矽、氮化矽及具有較氧化矽的介電常數大的介電常數的高介電係數（高k）材料中的至少一者，但不限於此。在一些實施例中，第一絕緣層122與閘極介電層220可在同一層次形成。
第三導電圖案230上可形成有閘極頂蓋圖案238。閘極頂蓋圖案238可沿第三導電圖案230的頂表面延伸。閘極頂蓋圖案238可包含氮化矽，但不限於此。在一些實施例中，第一位元線頂蓋圖案138與閘極頂蓋圖案238可在同一層次形成。
第三導電圖案230的側表面上可形成有閘極間隔件240。閘極間隔件240可沿第三導電圖案230的側表面及/或閘極頂蓋圖案238的側表面延伸。閘極間隔件240可包含例如氧化矽、氮氧化矽、氮化矽或其組合中的至少一者，但不限於此。
在一些實施例中，第一襯層225可被形成為沿基底100的頂表面、元件隔離層110的頂表面及閘極間隔件240的側表面延伸。第一襯層225可用作蝕刻終止層，但不限於此。
在一些實施例中，第二層間絕緣層250及第三層間絕緣層239可被形成為依序堆疊於基底100上。舉例而言，第二層間絕緣層250可覆蓋第一襯層225的頂表面及側表面。第三層間絕緣層239可覆蓋閘極頂蓋圖案238的頂表面及第二層間絕緣層250的頂表面。
配線圖案BP可形成於第三導電圖案230上。舉例而言，配線圖案BP可沿第二層間絕緣層250的頂表面延伸。在一些實施例中，配線圖案BP可為旁路配線（bypass wiring）。配線圖案BP可包含例如鎢（W）或鋁（Al），但不限於此。
在一些實施例中，配線圖案BP與第二層間絕緣層250之間可形成有第二襯層241。第二襯層241可沿第二層間絕緣層250的頂表面延伸。第二襯層241可用作蝕刻終止層，但不限於此。在一些實施例中，第一間隔件141與第二襯層241可在同一層次形成。
配線圖案BP上可形成有第四層間絕緣層280。第四層間絕緣層280可被形成為覆蓋配線圖案BP的頂表面。在一些實施例中，第四層間絕緣層280與第一層間絕緣層180可在同一層次形成。
在下文中，參照圖6對根據一些實施例的半導體記憶體裝置的著陸墊作出詳細說明。
圖6是示出圖2至圖5所示著陸墊的局部佈局圖。為使說明簡單起見，在下文中可概括或省略參照圖1至圖5所作說明的冗餘部分。另外，為使說明簡單起見，圖6繪示埋入式接觸件BC及著陸墊LP，而省去其他組件。
參照圖6，所述多個著陸墊LP可被形成為連接至相應的埋入式接觸件BC。
舉例而言，所述多個埋入式接觸件BC可包括彼此相鄰的第一埋入式接觸件BC1與第二埋入式接觸件BC2。第一埋入式接觸件BC1及第二埋入式接觸件BC2可例如沿第二方向Y進行佈置。
所述多個著陸墊LP可包括連接至第一埋入式接觸件BC1的第一著陸墊LP1及連接至第二埋入式接觸件BC2的第二著陸墊LP2。在一些實施例中，第一著陸墊LP1及第二著陸墊LP2可沿不同於第一方向X及第二方向Y的第四方向D2進行佈置。
在一些實施例中，第四方向D2可與第一方向X形成第二銳角θ2。儘管圖2及圖6中示出第二銳角θ2小於第一銳角θ1，然而其僅為實例。舉例而言，第二銳角θ2可等於或大於第一銳角θ1。第二銳角θ2可等於或大於60度。
第一著陸墊LP1及第二著陸墊LP2可各自具有在平面圖中在不同於第一方向X及第二方向Y的第四方向D2上延伸的側表面。舉例而言，第一著陸墊LP1可包括第一側表面至第四側表面LS11、LS12、LS13及LS14，且第二著陸墊LP2可包括第五側表面至第八側表面LS21、LS22、LS23及LS24。第一側表面至第四側表面LS11、LS12、LS13及LS14可各自在平面圖中形成閉環（closed loop），且第五側表面至第八側表面LS21、LS22、LS23及LS24可各自在平面圖中形成閉環。
第一側表面LS11可在第一方向X上延伸。在一些實施例中，第一側表面LS11可包括平的表面。舉例而言，第一側表面LS11可在平面圖中形成直線。
第二側表面LS12可在第四方向D2上自第一側表面LS11延伸。在一些實施例中，第二側表面LS12可與第一側表面LS11形成第二銳角θ2。
第三側表面LS13可與第二側表面LS12相對，且自第一側表面LS11延伸。在一些實施例中，第三側表面LS13可平行於第二側表面LS12。舉例而言，第三側表面LS13可在第四方向D2上自第一側表面LS11延伸。第三側表面LS13可與第一側表面LS11形成第一鈍角θ3。第一鈍角θ3可等於或小於120度。在其中第二側表面LS12與第三側表面LS13彼此平行的情形中，第二銳角θ2與第一鈍角θ3的和可為180度。
第四側表面LS14可與第一側表面LS11相對，且將第二側表面LS12連接至第三側表面LS13。在一些實施例中，第四側表面LS14可包括彎曲表面。舉例而言，第四側表面LS14可在平面圖中形成上凸曲線。此可歸因於用於形成第一著陸墊LP1的蝕刻製程的本質。
第五側表面LS21可面對第一側表面LS11。在一些實施例中，第五側表面LS21可包括平的表面。舉例而言，第五側表面LS21可在平面圖中形成直線。在一些實施例中，第五側表面LS21可平行於第一側表面LS11。舉例而言，第五側表面LS21可在第一方向X上延伸。
第六側表面LS22可在第四方向D2上自第五側表面LS21延伸。在一些實施例中，第六側表面LS22可與第五側表面LS21形成第二銳角θ2。因此，在其中第一側表面LS11與第五側表面LS21彼此平行的情形中，第二側表面LS12與第六側表面LS22可彼此平行。在一些實施例中，第六側表面LS22可與第三側表面LS13共面。即，可存在包括第三側表面LS13與第六側表面LS22二者的一個平面。
第七側表面LS23可與第六側表面LS22相對，且自第五側表面LS21延伸。在一些實施例中，第七側表面LS23可平行於第六側表面LS22。舉例而言，第七側表面LS23可在第四方向D2上自第五側表面LS21延伸。第七側表面LS23可與第五側表面LS21形成第二鈍角θ4。第二鈍角θ4可等於或小於120度。在其中第六側表面LS22與第七側表面LS23彼此平行的情形中，第二銳角θ2與第二鈍角θ4的和可為180度。在一些實施例中，第七側表面LS23可與第二側表面LS12共面。即，可存在包括第二側表面LS12與第七側表面LS23二者的一個平面。
在一些實施例中，第一鈍角θ3可等於第二鈍角θ4。本文中所使用的用語「相同」不僅意指完全相同，而且包括可能由於製程裕度（process margin）及類似原因而出現的微小差異。
第八側表面LS24可與第五側表面LS21相對，且將第六側表面LS22連接至第七側表面LS23。在一些實施例中，第八側表面LS24可包括彎曲表面。舉例而言，第八側表面LS24可在平面圖中形成上凸曲線。此可歸因於用於形成第二著陸墊LP2的蝕刻製程的本質。
儘管示出第二側表面LS12在平面圖中在長度上等於第六側表面LS22且第三側表面LS13在長度上等於第七側表面LS23，然而其僅為實例。舉例而言，毫無疑問，第二側表面LS12的長度可短於第六側表面LS22的長度，且第三側表面LS13的長度可短於第七側表面LS23的長度。
儘管僅示出第一埋入式接觸件BC1及第二埋入式接觸件BC2沿第二方向Y進行佈置，然而發明概念不限於此。舉例而言，第一埋入式接觸件BC1及第二埋入式接觸件BC2可沿第一方向X進行佈置。在此種情形中，第一著陸墊LP1的第一側表面LS11及第二著陸墊LP2的第五側表面LS21可在第二方向Y上延伸。
在下文中，將參照圖7至圖11闡述根據一些實施例的各種半導體記憶體裝置。
圖7至圖11是用於闡釋根據一些實施例的半導體記憶體裝置的各種局部佈局圖。為使說明簡單起見，在下文中可總結或省略參照圖1至圖6所作說明的冗餘部分。
參照圖7，在根據一些實施例的半導體記憶體裝置中，第一著陸墊LP1的第四側表面LS14及第二著陸墊LP2的第八側表面LS24可包括平的表面。
舉例而言，第四側表面LS14與第八側表面LS24可在平面圖中形成直線。此可歸因於用於形成第一著陸墊LP1及第二著陸墊LP2的蝕刻製程的本質。
儘管圖7中示出第四側表面LS14與第二側表面LS12及第三側表面LS13正交且第八側表面LS24與第六側表面LS22及第七側表面LS23正交，此僅為實例。舉例而言，第四側表面LS14可與第二側表面LS12形成銳角，且與第三側表面LS13形成鈍角。相似地，第八側表面LS24可與第六側表面LS22形成銳角，且與第七側表面LS23形成鈍角。
參照圖8，在根據一些實施例的半導體記憶體裝置中，第一著陸墊LP1的第一側表面至第三側表面LS11、LS12及LS13藉由彎曲表面連接至彼此，且第二著陸墊LP2的第五側表面至第七側表面LS21、LS22及LS23藉由彎曲表面連接至彼此。
舉例而言，圖8所示第一著陸墊LP1及第二著陸墊LP2可具有藉由自圖6所示第一著陸墊LP1及第二著陸墊LP2移除尖點（cusp）而獲得的形狀。在此種情形中，可防止由著陸墊LP連接至與其相鄰的另一圖案（例如，另一著陸墊LP或連接至另一著陸墊LP的埋入式接觸件BC）而導致的短路。被移除尖點的著陸墊LP可例如藉由修剪製程（trimming process）來形成，但不限於此。
參照圖9，在根據一些實施例的半導體記憶體裝置中，所述多個著陸墊LP可更包括第三著陸墊LP3。
舉例而言，所述多個埋入式接觸件BC可更包括與第一埋入式接觸件BC1相鄰的第三埋入式接觸件BC3。第一埋入式接觸件BC1及第三埋入式接觸件BC3可沿第二方向Y進行佈置。在一些實施例中，第二埋入式接觸件BC2及第三埋入式接觸件BC3可沿對角線方向進行佈置。
第三著陸墊LP3可連接至第三埋入式接觸件BC3。在一些實施例中，第二著陸墊LP2、第三著陸墊LP3及第一著陸墊LP1可沿第四方向D2依序進行佈置。
第三著陸墊LP3可包括在平面圖中在第四方向D2上延伸的側表面。舉例而言，第三著陸墊LP3可包括第九側表面至第十二側表面LS31、LS32、LS33及LS34。第九側表面至第十二側表面LS31、LS32、LS33及LS34可各自在平面圖中形成閉環。
第九側表面LS31可面對第一側表面LS11。在一些實施例中，第九側表面LS31可包括平的表面。舉例而言，第九側表面LS31可在平面圖中形成直線。在一些實施例中，第九側表面LS31可平行於第一側表面LS11。舉例而言，第九側表面LS31可在第一方向X上延伸。
第十側表面LS32可在第四方向D2上自第九側表面LS31延伸。在一些實施例中，第十側表面LS32可與第九側表面LS31形成第二銳角θ2。在一些實施例中，第九側表面LS31可與第三側表面LS13及第六側表面LS22共面。即，可存在包括第三側表面LS13、第六側表面LS22及第九側表面LS31中的所有者的一個平面。
第十一側表面LS33可與第十側表面LS32相對，且自第九側表面LS31延伸。在一些實施例中，第十一側表面LS33可平行於第十側表面LS32。舉例而言，第十一側表面LS33可在第四方向D2上自第九側表面LS31延伸。在一些實施例中，第十一側表面LS33可與第二側表面LS12及第七側表面LS23共面。即，可存在包括第二側表面LS12、第七側表面LS23及第十一側表面LS33中的所有者的一個平面。
第十二側表面LS34可面對第五側表面LS21。在一些實施例中，第十二側表面LS34可包括平的表面。舉例而言，第十二側表面LS34可在平面圖中形成直線。在一些實施例中，第十二側表面LS34可平行於第五側表面LS21。舉例而言，第十二側表面LS34可在第一方向X上延伸。
參照圖10，在根據一些實施例的半導體記憶體裝置中，每一著陸墊LP具有菱形形狀。
在一些實施例中，與圖6相比，第四側表面LS14可平行於第一側表面LS11，且第八側表面LS24可平行於第五側表面LS21。舉例而言，第四側表面LS14及第八側表面LS24可在第一方向X上延伸。
參照圖11，在根據一些實施例的半導體記憶體裝置中，第二銳角θ2可等於或大於第一銳角θ1。
即，第四方向D2可與第一方向X形成第二銳角θ2，第二銳角θ2等於或大於第一銳角θ1。儘管為使說明簡單起見，示出第二銳角θ2等於第一銳角θ1，然而第二銳角θ2可大於第一銳角θ1。
舉例而言，圖11所示第一著陸墊LP1和第二著陸墊LP2可具有第二銳角θ2與圖6所示第一著陸墊LP1和第二著陸墊LP2的第二銳角θ2相比有所增加的形狀。在此種情形中，每一著陸墊LP可藉由在大小上有所增加的區域（例如，第一著陸墊LP1與第一埋入式接觸件BC1之間的重疊區域）連接至對應的埋入式接觸件BC。此可改善著陸墊LP與埋入式接觸件BC之間的連接可靠性及電阻。
在下文中，參照圖2至圖5及圖12至圖25對根據一些實施例的用於製作半導體記憶體裝置的方法作出說明。
圖12至圖25是示出用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間操作的圖。為使說明簡單起見，在下文中可概括或省略參照圖1至圖11所作說明的冗餘部分。作為參考，圖13、圖15、圖17、圖19、圖21、圖23、圖25分別為沿圖12、圖14、圖16、圖18、圖20、圖22及圖24所示的線A-A及B-B截取的剖視圖。
參照圖12及圖13，在基底100及元件隔離層110上形成基礎絕緣層120、第一導電層332、直接接觸件DC、第二導電層334、第三導電層336及第一頂蓋層338。
舉例而言，可在基底100及元件隔離層110上依序形成第一絕緣層122及第一導電層332。在一些實施例中，可進一步在單元區域CELL的第一絕緣層122上形成第二絕緣層124及第三絕緣層126。
然後，可在單元區域CELL中在基底100中形成暴露出主動區AR的一部分的第一接觸溝槽CT1。在一些實施例中，第一接觸溝槽CT1可暴露出主動區AR的中心。然後，可形成填充第一接觸溝槽CT1的直接接觸件DC。
然後，可在第一導電層332及直接接觸件DC上依序形成第二導電層334、第三導電層336及第一頂蓋層338。
參照圖14及圖15，將第一導電層332、直接接觸件DC、第二導電層334、第三導電層336及第一頂蓋層338圖案化。
因此，可在單元區域CELL中在基底100上形成在第二方向Y上伸長的第二導電圖案130（或位元線BL）及第一位元線頂蓋圖案138。
另外，可在核心/周邊區域CORE/PERI中在基底100上形成閘極介電層220、第三導電圖案230及閘極頂蓋圖案238。在一些實施例中，可進一步在第三導電圖案230的側表面上形成閘極間隔件240、第一襯層225及第二層間絕緣層250。
在一些實施例中，可進一步形成第二位元線頂蓋圖案139及第三層間絕緣層239。第二位元線頂蓋圖案139可沿第一位元線頂蓋圖案138的頂表面延伸。第三層間絕緣層239可沿閘極頂蓋圖案238的頂表面及第二層間絕緣層250的頂表面延伸。
參照圖16及圖17，在位元線BL的側表面上形成位元線間隔件140。
舉例而言，可將位元線間隔件140形成為沿直接接觸件DC的側表面、第二導電圖案130的側表面、第一位元線頂蓋圖案138的側表面、第二位元線頂蓋圖案139的側表面及頂表面延伸。
在一些實施例中，位元線間隔件140可包括第一間隔件141、第二間隔件142、第三間隔件143、第四間隔件144及第五間隔件145。
在一些實施例中，可進一步在核心/周邊區域CORE/PERI中在第三層間絕緣層239上形成第二襯層241。在一些實施例中，可在相同層次形成第一間隔件141與第二襯層241。
在一些實施例中，第五間隔件145可沿第二襯層241的頂表面延伸。
參照圖18及圖19，在基底100及元件隔離層110上形成埋入式接觸件BC。
舉例而言，可在單元區域CELL中在基底100中形成暴露出主動區AR的一部分的第二接觸溝槽CT2。在一些實施例中，第二接觸溝槽CT2可暴露出主動區AR的兩個端部。接下來，可形成填充第二接觸溝槽CT2的埋入式接觸件BC。
在一些實施例中，可將埋入式接觸件BC的頂表面形成為低於第二位元線頂蓋圖案139的頂表面。舉例而言，可藉由迴蝕製程將埋入式接觸件BC的頂表面形成為低於第二位元線頂蓋圖案139的頂表面。因此，可形成形成多個隔離區的埋入式接觸件BC。埋入式接觸件BC可包含多晶矽，但不限於此。
參照圖20及圖21，在單元區域CELL及核心/周邊區域CORE/PERI上形成第四導電層400。
舉例而言，可在單元區域CELL的埋入式接觸件BC及核心/周邊區域CORE/PERI的第二襯層241上形成第四導電層400。第四導電層400可電性連接至埋入式接觸件BC。第四導電層400可包含例如鎢（W），但不限於此。
在一些實施例中，可將第四導電層400的頂表面形成為高於第二位元線頂蓋圖案139的頂表面。
參照圖22及圖23，藉由執行用於將單元區域CELL的第四導電層400圖案化的第一圖案化製程來形成多個初步著陸墊pLP。
舉例而言，可形成初步接墊溝槽pPT以界定所述多個初步著陸墊pLP。在一些實施例中，初步接墊溝槽pPT的一部分可暴露出第二位元線頂蓋圖案139的一部分。舉例而言，可將初步接墊溝槽pPT形成為自初步著陸墊pLP的頂表面延伸，進而使得初步接墊溝槽pPT的底表面低於第二位元線頂蓋圖案139的頂表面。因此，可藉由第二位元線頂蓋圖案139及初步接墊溝槽pPT將所述多個初步著陸墊pLP彼此分開。
在一些實施例中，初步著陸墊pLP可各自與所述多個埋入式接觸件BC中的至少兩個埋入式接觸件BC重疊。圖22作為實例示出各自與兩個埋入式接觸件BC重疊的初步著陸墊pLP。在一些實施例中，可將與一個初步著陸墊pLP重疊的所述兩個埋入式接觸件BC佈置成沿第二方向Y彼此相鄰。
在一些實施例中，初步著陸墊pLP可各自在不同於第一方向X及第二方向Y的第四方向D2上延伸。在一些實施例中，第四方向D2可與第一方向X形成第二銳角θ2。儘管圖22中示出第二銳角θ2小於第一銳角θ1，然而其僅為實例。舉例而言，第二銳角θ2可等於或大於第一銳角θ1。第二銳角θ2可等於或大於60度。
參照圖24及圖25，藉由執行用於將初步著陸墊pLP圖案化的第二圖案化製程來形成所述多個著陸墊LP。
舉例而言，可形成接墊溝槽PT以界定所述多個著陸墊LP。在一些實施例中，可藉由使用在第一方向X上伸長的蝕刻遮罩切割初步著陸墊pLP來形成接墊溝槽PT。在一些實施例中，可將蝕刻遮罩佈置成與字元線WL重疊。因此，初步著陸墊pLP可各自被劃分成沿第四方向D2進行佈置的兩個著陸墊LP（例如，圖6中的第一著陸墊LP1及第二著陸墊LP2）。
在一些實施例中，可與形成核心/周邊區域CORE/PERI的配線圖案BP同時地形成單元區域CELL的所述多個著陸墊LP。舉例而言，第二圖案化製程可包括藉由將核心/周邊區域CORE/PERI的第四導電層400圖案化來形成配線圖案BP。
然後，參照圖2及圖3，在著陸墊LP上形成第一層間絕緣層180。
舉例而言，可形成用於填充接墊溝槽PT的第一層間絕緣層180。因此，可形成形成藉由第一層間絕緣層180彼此分開的所述多個隔離區的多個著陸墊LP。在一些實施例中，可將第一層間絕緣層180圖案化以暴露出每一著陸墊LP的頂表面的至少一部分。
然後，可形成連接至藉由第一層間絕緣層180暴露出的著陸墊LP的下部電極192。然後，可在下部電極192上依序形成電容器介電層194及上部電極196。因此，可形成連接至著陸墊LP的電容器190。
重新參照圖22，在根據一些實施例的用於製作半導體記憶體裝置的方法中，與圖式中所示者不同，初步著陸墊pLP可各自與三個埋入式接觸件BC重疊。然後，可執行參照圖24及圖25闡述的步驟。因此，可製作包括以上參照圖9闡述的著陸墊LP的半導體記憶體裝置。
在根據一些實施例的用於製作半導體記憶體裝置的方法中，與圖式中所示者不同，初步著陸墊pLP可各自在第四方向D2上伸長。隨後，可執行以上參照圖24及圖25闡述的步驟。因此，可製作包括以上參照圖10闡述的著陸墊LP的半導體記憶體裝置。
隨著半導體記憶體裝置變得更加高度積體，各別的電路圖案已變得更加小型化以在同一區域內達成更多的半導體記憶體裝置。舉例而言，可能需要以精細蜂巢結構佈置著陸墊。為達成此效果，傾向於增加圖案化製程的長寬比，但增加的長寬比會增加製程難度且導致例如圖案塌陷等缺陷。
然而，根據一些實施例的用於製作半導體記憶體裝置的方法能夠藉由執行兩次圖案化製程以相對低的製程難度達成精細電路圖案。舉例而言，在根據一些實施例的用於製作半導體記憶體裝置的方法中，首先，可形成多個初步著陸墊pLP（第一圖案化製程），且然後可切割初步著陸墊pLP以形成所述多個著陸墊LP（第二圖案化製程）。由於初步著陸墊pLP在大小上大於欲最終形成的著陸墊LP，因此可以相對低的製程難度形成初步著陸墊pLP。
另外，初步著陸墊pLP可各自被形成為在不同於第一方向X及第二方向Y的第四方向D2上延伸。因此，可形成以精細蜂巢結構佈置的多個著陸墊LP，此使得能夠以精細電路圖案達成半導體記憶體裝置。
儘管已闡述一些示例性實施例，然而本揭露的所呈現實施例僅應以一般及說明性意義來使用且不用於限制目的。熟習此項技術者將理解，在不實質上背離如由以下申請專利範圍界定的本揭露中的發明概念的原理的條件下，可對發明概念的實施例作出諸多變化及潤飾。
100:基底 110:元件隔離層 120:基礎絕緣層 122:第一絕緣層 124:第二絕緣層 126:第三絕緣層 130:第二導電圖案 132:第三子導電圖案 134:第四子導電圖案 136:第五子導電圖案 138:第一位元線頂蓋圖案 139:第二位元線頂蓋圖案 140:位元線間隔件 141:第一間隔件 142:第二間隔件 143:第三間隔件 144:第四間隔件 145:第五間隔件 160:第一導電圖案 162:字元線介電層 164:第一子導電圖案 166:第二子導電圖案 168:字元線頂蓋圖案 170:絕緣柵 180:層間絕緣層/第一層間絕緣層 190:電容器 192:下部電極 194:電容器介電層 196:上部電極 220:閘極介電層 225:第一襯層 230:第三導電圖案 232:第六子導電圖案 234:第七子導電圖案 236:第八子導電圖案 238:閘極頂蓋圖案 239:第三層間絕緣層 240:閘極間隔件 241:第二襯層 250:第二層間絕緣層 280:第四層間絕緣層 332:第六子導電圖案 334:第七子導電圖案 336:第八子導電圖案 338:第一頂蓋層 400:第四導電層 A-A、B-B、C-C、D-D:線 AR:主動區 BC:埋入式接觸件 BC1:第一埋入式接觸件 BC2:第二埋入式接觸件 BC3:第三埋入式接觸件 BL:位元線 BP:配線圖案 CT1:第一接觸溝槽 CT2:第二接觸溝槽 D1:第三方向 D2:第四方向 DC:直接接觸件 LP:著陸墊 LP1:第一著陸墊 LP2:第二著陸墊 LP3:第三著陸墊 LS11:第一側表面 LS12:第二側表面 LS13:第三側表面 LS14:第四側表面 LS21:第五側表面 LS22:第六側表面 LS23:第七側表面 LS24:第八側表面 LS31:第九側表面 LS32:第十側表面 LS33:第十一側表面 LS34:第十二側表面 PT:接墊溝槽 pLP:初步著陸墊 pPT:初步接墊溝槽 WL:字元線 WT:字元線溝槽 X:第一方向 Y:第二方向 Z:垂直方向 θ1:第一銳角 θ2:第二銳角 θ3:第一鈍角 θ4:第二鈍角
藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，在附圖中： 圖1是示出根據一些實施例的半導體記憶體裝置的示例性佈局圖。 圖2是示出圖1所示單元區域及核心/周邊區域的局部佈局圖。 圖3示出沿圖2所示的線A-A及B-B截取的剖視圖。 圖4是沿圖2所示的線C-C截取的剖視圖。 圖5是沿圖2所示的線D-D截取的剖視圖。 圖6是示出圖2至圖5所示著陸墊的局部佈局圖。 圖7至圖11是用於闡釋根據一些實施例的半導體記憶體裝置的各種局部佈局圖。 圖12至圖25是示出用於闡釋根據一些實施例的用於製作半導體記憶體裝置的方法的中間操作的圖。
130:第二導電圖案
140:位元線間隔件
160:第一導電圖案
230:第三導電圖案
A-A、B-B、C-C、D-D:線
AR:主動區
BC:埋入式接觸件
BL:位元線
BP:配線圖案
CT1:第一接觸溝槽
D1:第三方向
D2:第四方向
LP:著陸墊
WL:字元線
X:第一方向
Y:第二方向
Z:垂直方向
θ1:第一銳角
θ2:第二銳角

Claims (19)

  1. 一種半導體記憶體裝置，包括：基底，包括在第三方向上延伸的主動區；多個第一導電圖案，在所述基底上在不同於所述第三方向的第一方向上平行延伸；多個第二導電圖案，在所述基底上在與所述第一方向交叉的第二方向上平行延伸；多個埋入式接觸件，在所述多個第一導電圖案之間及所述多個第二導電圖案之間連接至所述基底；以及著陸墊，在所述多個埋入式接觸件中的每一者上且連接至所述多個埋入式接觸件中的每一者，所述著陸墊包括在平面圖中在所述第一方向上延伸的第一側表面及在平面圖中在不同於所述第一方向、所述第二方向及所述第三方向的第四方向上延伸的第二側表面，且所述第二側表面平行於所述基底的頂表面。
  2. 如請求項1所述的半導體記憶體裝置，其中所述多個第二導電圖案中的每一者連接至所述基底。
  3. 如請求項2所述的半導體記憶體裝置，更包括：基礎絕緣層，沿所述基底的所述頂表面延伸；以及直接接觸件，穿透所述基礎絕緣層且連接至所述多個第二導電圖案中的每一者以及所述基底，其中所述第一導電圖案中的每一者在所述直接接觸件與所述 多個埋入式接觸件中的每一者之間的所述基底中。
  4. 如請求項3所述的半導體記憶體裝置，其中所述多個第一導電圖案中的每一者的頂表面低於所述基底的所述頂表面。
  5. 如請求項1所述的半導體記憶體裝置，其中所述著陸墊更包括平行於所述第二側表面的第三側表面。
  6. 如請求項5所述的半導體記憶體裝置，其中所述著陸墊更包括第四側表面，所述第四側表面是凸出的且將所述第二側表面連接至所述第三側表面。
  7. 如請求項5所述的半導體記憶體裝置，其中所述著陸墊更包括第四側表面，所述第四側表面平行於所述第一側表面且將所述第二側表面連接至所述第三側表面。
  8. 如請求項1所述的半導體記憶體裝置，其中所述第一側表面與所述第二側表面形成等於或大於60度的銳角。
  9. 一種半導體記憶體裝置，包括：基底，包括在第三方向上延伸的主動區；第一導電圖案，在所述基底上在不同於所述第三方向的第一方向上延伸；第二導電圖案，在所述基底上，所述第二導電圖案在與所述第一方向交叉的第二方向上延伸且連接至所述基底第一埋入式接觸件，在所述第一導電圖案的一側處的所述基底上，所述第一埋入式接觸件連接至所述基底；第二埋入式接觸件，在所述第一導電圖案的另一側處的所述 基底上，所述第二埋入式接觸件連接至所述基底；第一著陸墊，連接至所述第一埋入式接觸件，所述第一著陸墊包括在平面圖中與所述第一方向成銳角延伸的在第四方向上延伸的第一側表面，且所述第一側表面平行於所述基底的頂表面；第二著陸墊，連接至所述第二埋入式接觸件，所述第二著陸墊包括與所述第一側表面共面的第二側表面；以及電容器，分別連接至所述第一著陸墊及所述第二著陸墊。
  10. 如請求項9所述的半導體記憶體裝置，其中所述第一著陸墊更包括在所述第一方向上自所述第一側表面延伸的第三側表面，所述第二著陸墊更包括在所述第一方向上自所述第二側表面延伸的第四側表面，且所述第二側表面與所述第三側表面彼此相對。
  11. 如請求項10所述的半導體記憶體裝置，其中所述第一著陸墊更包括第五側表面，所述第五側表面在平面圖中與所述第三側表面形成鈍角，且所述第二著陸墊更包括與所述第五側表面共面的第六側表面。
  12. 如請求項11所述的半導體記憶體裝置，其中所述第一側表面與所述第五側表面彼此平行，且所述第二側表面與所述第六側表面彼此平行。
  13. 如請求項9所述的半導體記憶體裝置，其中所述第一側表面與所述第一方向形成等於或大於60度的銳角。
  14. 如請求項9所述的半導體記憶體裝置，其中所述第一埋入式接觸件及所述第二埋入式接觸件沿垂直於所述第一方向的所述第二方向進行佈置。
  15. 一種半導體記憶體裝置，包括：基底；元件隔離層，在所述基底上且在所述基底中界定多個主動區，其中所述多個主動區中的每一者在第三方向上延伸；字元線，在所述基底中在與所述多個主動區中的每一者交叉的第一方向上延伸；位元線，在所述基底上，所述位元線連接至所述多個主動區中的每一者，且所述位元線在與所述第一方向交叉的第二方向上延伸；多個埋入式接觸件，在所述位元線的側表面上，所述多個埋入式接觸件分別連接至所述多個主動區；多個著陸墊，在所述多個埋入式接觸件上，所述多個著陸墊分別連接至所述多個埋入式接觸件，所述多個著陸墊以蜂巢結構進行佈置，所述多個著陸墊中的每一者包括在平面圖中在所述第一方向上延伸的第一側表面及在平面圖中在不同於所述第一方向、所述第二方向及所述第三方向的第四方向上延伸的第二側表面，且所述第二側表面與所述基底的頂表面平行；以及多個電容器，分別連接至所述多個著陸墊。
  16. 如請求項15所述的半導體記憶體裝置，其中所述多 個埋入式接觸件以晶格結構進行佈置。
  17. 如請求項15所述的半導體記憶體裝置，其中所述多個主動區中的每一者在平面圖中在不同於所述第一方向及所述第二方向的第四方向上延伸。
  18. 如請求項15所述的半導體記憶體裝置，更包括：基礎絕緣層，沿所述基底的所述頂表面及所述元件隔離層的頂表面延伸；以及直接接觸件，穿透所述基礎絕緣層以將所述位元線連接至所述多個主動區中的每一者。
  19. 如請求項18所述的半導體記憶體裝置，其中所述字元線在所述直接接觸件與所述多個埋入式接觸件中的每一者之間。
TW110123984A 2020-07-02 2021-06-30 半導體記憶體裝置 TWI788897B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0081645 2020-07-02
KR1020200081645A KR20220003870A (ko) 2020-07-02 2020-07-02 반도체 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW202215285A TW202215285A (zh) 2022-04-16
TWI788897B true TWI788897B (zh) 2023-01-01

Family

ID=79010362

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123984A TWI788897B (zh) 2020-07-02 2021-06-30 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US11812604B2 (zh)
KR (1) KR20220003870A (zh)
CN (1) CN113889455A (zh)
TW (1) TWI788897B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240012212A (ko) * 2022-07-20 2024-01-29 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511545A (en) * 2003-06-27 2005-03-16 Samsung Electronics Co Ltd Storage node contact forming method and structure for use in semiconductor memory
CN101043035A (zh) * 2006-03-23 2007-09-26 三星电子株式会社 半导体存储器器件和相关的制造方法
US20150214289A1 (en) * 2014-01-28 2015-07-30 Chan-Won Kim Methods of forming semiconductor device including capacitors with modified sidewalls and related devices
US20180301456A1 (en) * 2017-04-12 2018-10-18 Samsung Electronics Co., Ltd. Semiconductor devices including structures for reduced leakage current and method of fabricating the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI69792C (fi) 1981-02-20 1986-05-26 British Hovercraft Corp Ltd Luftkuddefarkost
US5945738A (en) 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5633196A (en) 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5956615A (en) 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5702979A (en) 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP4156044B2 (ja) 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5719071A (en) 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US5786250A (en) 1997-03-14 1998-07-28 Micron Technology, Inc. Method of making a capacitor
US6017813A (en) 1998-01-12 2000-01-25 Vanguard International Semiconductor Corporation Method for fabricating a damascene landing pad
US6483144B2 (en) 1999-11-30 2002-11-19 Agere Systems Guardian Corp. Semiconductor device having self-aligned contact and landing pad structure and method of forming same
US6586841B1 (en) 2000-02-23 2003-07-01 Onix Microsystems, Inc. Mechanical landing pad formed on the underside of a MEMS device
US6500751B2 (en) 2001-01-29 2002-12-31 International Business Machines Corporation Method of forming recessed thin film landing pad structure
US6468858B1 (en) 2001-03-23 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of forming a metal insulator metal capacitor structure
US7190508B2 (en) 2005-06-15 2007-03-13 Miradia Inc. Method and structure of patterning landing pad structures for spatial light modulators
US7851356B2 (en) 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
US7786584B2 (en) 2007-11-26 2010-08-31 Infineon Technologies Ag Through substrate via semiconductor components
CN101996930B (zh) 2009-08-20 2013-11-06 中芯国际集成电路制造(上海)有限公司 制造接触接合垫的方法及半导体器件
US10107560B2 (en) 2010-01-14 2018-10-23 University Of Virginia Patent Foundation Multifunctional thermal management system and related method
TWI447858B (zh) 2012-02-03 2014-08-01 Inotera Memories Inc 隨機存取記憶體的製造方法
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102008153B1 (ko) 2013-05-03 2019-10-21 삼성전자 주식회사 반도체 소자 제조 방법
KR102032369B1 (ko) 2013-05-06 2019-10-15 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
US9466486B2 (en) 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102059863B1 (ko) 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9324755B2 (en) 2014-05-05 2016-04-26 Semiconductor Components Industries, Llc Image sensors with reduced stack height
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
KR102490277B1 (ko) * 2017-09-26 2023-01-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110707085B (zh) 2018-09-07 2022-05-03 联华电子股份有限公司 半导体装置及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511545A (en) * 2003-06-27 2005-03-16 Samsung Electronics Co Ltd Storage node contact forming method and structure for use in semiconductor memory
CN101043035A (zh) * 2006-03-23 2007-09-26 三星电子株式会社 半导体存储器器件和相关的制造方法
US20150214289A1 (en) * 2014-01-28 2015-07-30 Chan-Won Kim Methods of forming semiconductor device including capacitors with modified sidewalls and related devices
US20180301456A1 (en) * 2017-04-12 2018-10-18 Samsung Electronics Co., Ltd. Semiconductor devices including structures for reduced leakage current and method of fabricating the same

Also Published As

Publication number Publication date
US11812604B2 (en) 2023-11-07
TW202215285A (zh) 2022-04-16
CN113889455A (zh) 2022-01-04
KR20220003870A (ko) 2022-01-11
US20220005811A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
KR102369630B1 (ko) 메모리 소자 및 이의 제조방법
KR102444838B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US20220293533A1 (en) Methods for forming three-dimensional memory devices with supporting structure for staircase region
US8941162B2 (en) Semiconductor device, method for forming the same, and data processing system
KR20150055469A (ko) 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
JP2021034734A (ja) 集積回路素子及びその製造方法
KR20200073817A (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
KR102516088B1 (ko) 반도체 장치 및 그 제조 방법
US11393825B2 (en) Memory including boundary cell with active cell pattern
KR20200074659A (ko) 집적회로 소자
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
TWI788897B (zh) 半導體記憶體裝置
CN114121962A (zh) 动态随机存取存储器装置及其形成方法
KR20210022979A (ko) 집적회로 소자 및 그 제조 방법
CN115884590A (zh) 半导体装置
US10665544B2 (en) Semiconductor device including conductive patterns
KR20210108548A (ko) 3차원 반도체 메모리 장치
TWI841912B (zh) 半導體記憶體裝置
CN113224030B (zh) 半导体器件及其制造方法
US20240179914A1 (en) Semiconductor device
US20240040774A1 (en) Integrated circuit devices
US20230164980A1 (en) Semiconductor device and method of fabricating the same
KR20230152453A (ko) 반도체 소자 및 그 제조방법
TW202329411A (zh) 半導體記憶體裝置