CN113889455A - 半导体存储器件 - Google Patents

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Abstract

一种半导体器件包括：多个第一导电图案，在基板上在第一方向上平行地延伸；多个第二导电图案，在基板上在与第一方向交叉的第二方向上平行地延伸；多个掩埋接触，在所述多个第一导电图案之间和在所述多个第二导电图案之间连接到基板；以及着陆焊盘，在所述多个掩埋接触上连接到每个掩埋接触。着陆焊盘包括在平面图中在第一方向上延伸的第一侧表面以及在平面图中在第三方向上延伸的第二侧表面。在平面图中，第三方向不同于第一方向和第二方向。

Description

半导体存储器件
技术领域
本公开涉及半导体存储器件和/或用于制造该半导体存储器件的方法。更具体地，本公开涉及包括电容器的半导体存储器件和/或用于制造该半导体存储器件的方法。
背景技术
随着半导体存储器件变得更加高度集成，单个电路图案已经变得更加小型化，以在相同面积内实现更多的半导体存储器件。为了补偿这一点，每个电路图案的高宽比倾向于增大，但是增大高宽比可增加工艺难度并可导致诸如图案塌陷的缺陷。
发明内容
本公开的方面提供一种具有以低工艺难度实现的精细电路图案的半导体存储器件。
本公开的各方面还提供一种用于制造半导体存储器件的方法，该半导体存储器件具有以低工艺难度实现的精细电路图案。
然而，本公开的方面不限于这里阐述的那些。通过参照下面给出的本公开的详细描述，本公开的以上和其它的方面对于本公开所属的领域内的普通技术人员将变得更加明显。
根据一实施方式，一种半导体存储器件可以包括：基板；在基板上在第一方向上平行地延伸的多个第一导电图案；在基板上在与第一方向交叉的第二方向上平行地延伸的多个第二导电图案；在所述多个第一导电图案之间和在所述多个第二导电图案之间连接到基板的多个掩埋接触；以及在所述多个掩埋接触中的每个掩模接触上且连接到每个掩埋接触的着陆焊盘。着陆焊盘可以包括在平面图中在第一方向上延伸的第一侧表面以及在平面图中在不同于第一方向和第二方向的第三方向上延伸的第二侧表面。
根据另一实施方式，一种半导体存储器件可以包括：基板；在基板上在第一方向上延伸的第一导电图案；第一掩埋接触，在基板上且在第一导电图案的一侧，第一掩埋接触连接到基板；第二掩埋接触，在基板上且在第一导电图案的另一侧，第二掩埋接触连接到基板；连接到第一掩埋接触的第一着陆焊盘；连接到第二掩埋接触的第二着陆焊盘；以及分别连接到第一着陆焊盘和第二着陆焊盘的电容器。第一着陆焊盘可以包括在平面图中与第一方向形成锐角的第一侧表面。第二着陆焊盘可以包括与第一侧表面共面的第二侧表面。
根据另一实施方式，一种半导体存储器件可以包括：基板；元件隔离层，在基板上并在基板中限定多个有源区；字线，在与基板中的每个有源区交叉的第一方向上延伸；位线，在基板上并且连接到所述多个有源区中的每个，位线在与第一方向交叉的第二方向上延伸；在位线的侧表面上的多个掩埋接触，所述多个掩埋接触分别连接到所述多个有源区；多个着陆焊盘，在所述多个掩埋接触上，所述多个着陆焊盘分别连接到掩埋接触；以及多个电容器，分别连接到着陆焊盘。所述多个着陆焊盘可以布置为蜂窝结构。所述多个着陆焊盘中的每个可以包括在平面图中在第一方向上延伸的第一侧表面和在平面图中在不同于第一方向和第二方向的第三方向上延伸的第二侧表面。
根据一实施方式，一种用于制造半导体存储器件的方法可以包括：在基板上形成多个第一导电图案，所述多个第一导电图案在第一方向上平行地延伸；在基板上形成多个第二导电图案，所述多个第二导电图案在与第一方向交叉的第二方向上平行地延伸；在所述多个第一导电图案之间和在所述多个第二导电图案之间形成连接到基板的多个掩埋接触；在所述多个掩埋接触上形成初始着陆焊盘，该初始着陆焊盘与所述多个掩埋接触中的至少两个掩埋接触重叠，并且初始着陆焊盘在不同于第一方向和第二方向的第三方向上延伸；以及图案化初始着陆焊盘以形成连接到所述至少两个掩埋接触的着陆焊盘。
附图说明
通过参照附图详细描述本公开的示例实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
图1是示出根据一些实施方式的半导体存储器件的示例布局图。
图2是示出图1的单元区和核心/外围区的局部布局图。
图3示出沿着图2的线A-A和B-B截取的剖视图。
图4是沿着图2的线C-C截取的剖视图。
图5是沿着图2的线D-D截取的剖视图。
图6是示出图2至图5的着陆焊盘的局部布局图。
图7至图11是用于说明根据一些实施方式的半导体存储器件的各种局部布局图。
图12至图25是示出用于说明根据一些实施方式的制造半导体存储器件的方法的中间操作的视图。
具体实施方式
在下文，将参照图1至图5描述根据一些实施方式的半导体存储器件。
尽管这里可以使用术语第一、第二等来描述各种元件或部件，但是这些元件或部件不应受这些术语限制。这些术语用于将一个元件或部件与另一元件或部件区别开。因此，下面讨论的第一元件或部件可以被称为第二元件或部件，而没有脱离本公开的教导。
图1是示出根据一些实施方式的半导体存储器件的示例布局图。图2是示出图1的单元区和核心/外围区的局部布局图。图3示出沿着图2的线A-A和B-B截取的剖视图。图4是沿着图2的线C-C截取的剖视图。图5是沿着图2的线D-D截取的剖视图。
参照图1，根据一些实施方式的半导体存储器件包括单元区CELL和核心/外围区CORE/PERI。
在单元区CELL中，可以形成元件隔离层110、基底绝缘层120、字线WL、位线BL、直接接触DC、位线间隔物140、掩埋接触BC、着陆焊盘LP、电容器190等(它们将在后面描述)，以在基板100上实现半导体存储元件。
核心/外围区CORE/PERI可以布置在单元区CELL周围。例如，核心/外围区CORE/PERI可以围绕单元区CELL。在核心/外围区CORE/PERI中，可以形成控制元件和虚设元件诸如第三导电图案230和布线图案BP(它们将在后面描述)，以控制形成在单元区CELL中的半导体存储元件的功能。
参照图2至图5，根据一些实施方式的半导体存储器件包括基板100、元件隔离层110、基底绝缘层120、字线WL、位线BL、直接接触DC、位线间隔物140、掩埋接触BC、着陆焊盘LP、电容器190、第三导电图案230和布线图案BP。
基板100可以具有其中基底基板和外延层堆叠的结构，但是发明构思不限于此。基板100可以是硅基板、砷化镓基板、硅锗基板或绝缘体上硅(SOI)基板。例如，在以下描述中，基板100可以是硅基板。
基板100可以包括有源区AR。随着半导体存储器件的设计规则的减小，有源区AR可以形成为斜的条形。例如，如图2所示，有源区AR可以在第一方向X和第二方向Y延伸的平面上具有在不同于第一方向X和第二方向Y的第三方向D1上延伸的条形。在一些实施方式中，第三方向D1可以与第一方向X形成第一锐角θ1。第一锐角θ1可以是例如60度，但是不限于此。
有源区AR可以为在彼此平行的方向上延伸的多个条的形式。此外，多个有源区AR中的一个可以布置为使得其中心靠近另一有源区AR的端部定位。
有源区AR可以包括杂质以用作源极/漏极区。在一些实施方式中，有源区AR的中心可以经由直接接触DC连接到位线BL，有源区AR的两端可以经由掩埋接触BC和着陆焊盘LP连接到电容器190。
元件隔离层110可以限定所述多个有源区AR。尽管在图2至图5中示出元件隔离层110由于所采用的工艺的特性而具有倾斜的侧表面，但是发明构思不限于此。
元件隔离层110可以包括硅氧化物、硅氮化物和其组合中的至少一种，但是不限于此。元件隔离层110可以是由一种绝缘材料制成的单层或者由几种绝缘材料的组合制成的多层。
基底绝缘层120可以形成在基板100和元件隔离层110上。在一些实施方式中，基底绝缘层120可以在没有形成直接接触DC和掩埋接触BC的区域中沿着基板100的顶表面和元件隔离层110的顶表面延伸。
如附图所示的，基底绝缘层120可以是单层或多层。例如，基底绝缘层120可以包括依次堆叠在基板100上的第一绝缘层122、第二绝缘层124和第三绝缘层126。
第一绝缘层122可以包括例如硅氧化物。第二绝缘层124可以包括具有与第一绝缘层122的蚀刻选择性不同的蚀刻选择性的材料。例如，第二绝缘层124可以包括硅氮化物。第三绝缘层126可以包括具有比第二绝缘层124的介电常数小的介电常数的材料。例如，第三绝缘层126可以包括硅氧化物。
字线WL可以在第一方向上延伸跨过有源区AR和位线BL。例如，如图2所示，字线WL可以倾斜地横跨有源区AR并垂直地横跨位线BL。字线WL可以插置在直接接触DC和掩埋接触BC之间，这将在后面描述。所述多条字线WL可以彼此平行地延伸。例如，所述多条字线WL可以形成为以相等的间隔分隔开并在第一方向X上延伸。
如图4和图5所示，字线WL可以包括第一导电图案160。如附图所示的，第一导电图案160可以是单层或多层。例如，第一导电图案160可以包括依次堆叠在基板100上的第一子导电图案164和第二子导电图案166。第一子导电图案164和第二子导电图案166可以每个包括例如金属、多晶硅和其组合中的至少一种，但是不限于此。
字线电介质层162可以插置在第一导电图案160和基板100之间。字线电介质层162可以包括例如硅氧化物、硅氮氧化物、硅氮化物和具有比硅氧化物的介电常数高的介电常数的高介电常数(高k)材料中的至少一种，但是不限于此。
字线覆盖图案168可以形成在第一导电图案160上。字线覆盖图案168可以包括硅氮化物，但是不限于此。
在一些实施方式中，字线WL可以掩埋在基板100中。例如，基板100可以包括在第一方向上延伸的字线沟槽WT。字线电介质层162可以沿着字线沟槽WT的轮廓延伸。第一导电图案160可以在字线电介质层162上填充字线沟槽WT的一部分。字线覆盖图案168可以在第一导电图案160上填充字线沟槽WT的另一部分。因此，第一导电图案160的顶表面可以形成为低于基板100的顶表面。
位线BL可以形成在基板100、元件隔离层110和基底绝缘层120上。位线BL可以在第二方向Y上伸长以穿过有源区AR和字线WL。例如，位线BL可以倾斜地横跨有源区AR并垂直地横跨字线WL。多条位线BL可以彼此平行地延伸。例如，所述多条位线BL可以形成为以相等的间隔分隔开并在第二方向Y上延伸
如图3所示，位线BL可以包括第二导电图案130。如附图所示的，第二导电图案130可以是单层或多层。例如，第二导电图案130可以包括依次堆叠在基板100上的第三子导电图案132、第四子导电图案134和第五子导电图案136。
第三子导电图案132、第四子导电图案134和第五子导电图案136可以每个包括例如多晶硅、TiN、TiSiN、钨、钨硅化物或其组合，而不限于此。例如，第三子导电图案132可以包括多晶硅，第四子导电图案134可以包括TiSiN，第五子导电图案136可以包括钨。
第一位线覆盖图案138和第二位线覆盖图案139可以依次形成在第二导电图案130上。第一位线覆盖图案138和第二位线覆盖图案139可以沿着第二导电图案130的顶表面延伸。第一位线覆盖图案138和第二位线覆盖图案139可以包括硅氮化物，而不限于此。
直接接触DC可以形成在基板100和元件隔离层110上。直接接触DC可以穿透基底绝缘层120以将基板100的有源区AR连接到位线BL。例如，基板100可以包括第一接触沟槽CT1。第一接触沟槽CT1可以穿透基底绝缘层120以暴露有源区AR的至少一部分。直接接触DC可以形成在第一接触沟槽CT1中以将基板100的有源区AR连接到第二导电图案130。
在一些实施方式中，第一接触沟槽CT1可以暴露每个有源区AR的中心。因此，直接接触DC可以连接到有源区AR的中心。在一些实施方式中，第一接触沟槽CT1的一部分可以与元件隔离层110的一部分重叠。因此，第一接触沟槽CT1可以暴露元件隔离层110的一部分以及有源区AR的一部分。
在一些实施方式中，直接接触DC可以在宽度上小于第一接触沟槽CT1。例如，直接接触DC可以仅接触由第一接触沟槽CT1暴露的基板100的一部分，如图3所示。在一些实施方式中，位线BL可以在宽度上小于第一接触沟槽CT1。例如，位线BL可以在宽度上等于直接接触DC。
直接接触DC可以包括导电材料。因此，位线BL可以电连接到基板100的有源区AR。基板100的连接到直接接触DC的有源区AR可以用作包括字线WL的半导体元件的源极/漏极区。
在一些实施方式中，直接接触DC可以包括与第三子导电图案132的材料相同的材料。例如，直接接触DC可以包括多晶硅。然而，发明构思不限于此，根据制造工艺，直接接触DC可以包括与第三子导电图案132的材料不同的材料。
位线间隔物140可以形成在位线BL的侧表面上。位线间隔物140可以沿着位线BL的侧表面延伸。例如，位线间隔物140可以在第二方向Y上伸长，如图2和图3所示。
在一些实施方式中，位线间隔物140可以是由几种绝缘材料的组合形成的多层。例如，位线间隔物140可以包括第一间隔物141、第二间隔物142、第三间隔物143、第四间隔物144和第五间隔物145。
第一间隔物141可以沿着位线BL的侧表面延伸。例如，第一间隔物141可以沿着第二导电图案130的侧表面、第一位线覆盖图案138的侧表面和第二位线覆盖图案139的侧表面延伸。
第一间隔物141可以在没有形成第一接触沟槽CT1的区域中沿着位线BL的侧表面和基底绝缘层120的顶表面延伸。第一间隔物141可以在形成第一接触沟槽CT1的区域中沿着位线BL的侧表面、直接接触DC的侧表面和第一接触沟槽CT1延伸。在一些实施方式中，第一间隔物141可以接触位线BL和直接接触DC。
第二间隔物142可以在第一接触沟槽CT1中形成在第一间隔物141上。例如，第二间隔物142可以在第一接触沟槽CT1中沿着第一间隔物141的轮廓延伸。
第三间隔物143可以在第一接触沟槽CT1中形成在第二间隔物142上。第三间隔物143可以填充第一接触沟槽CT1的在形成第一间隔物141和第二间隔物142之后剩余的区域。
第四间隔物144可以形成在第二间隔物142和第三间隔物143上。第四间隔物144可以沿着位线BL的侧表面的至少一部分延伸。例如，第四间隔件144可以沿着第一间隔物141的侧表面的一部分延伸。
第五间隔物145可以形成在第三间隔物143上。第五间隔物145可以沿着位线BL的侧表面的至少一部分延伸。例如，第五间隔物145可以沿着第四间隔物144的侧表面延伸。
在一些实施方式中，第五间隔物145的底表面可以形成为低于第三间隔物143的最上表面。例如，第五间隔物145的下部可以掩埋在第三间隔物143中。
第一间隔物141、第二间隔物142、第三间隔物143、第四间隔物144和第五间隔物145可以每个包括硅氧化物、硅氮氧化物、硅氮化物和其组合中的至少一种。例如，第一间隔物141可以包括硅氮化物，第二间隔物142可以包括硅氧化物，第三间隔物143可以包括硅氮化物，第四间隔物144可以包括硅氧化物，第五间隔物145可以包括硅氮化物。
在一些实施方式中，位线间隔物140可以包括空气间隔物。空气间隔物可以由空气或空隙形成。由于空气间隔物可以具有比硅氧化物的介电常数小的介电常数，所以根据一些实施方式，可以有效地降低半导体存储器件的寄生电容。例如，第四间隔物144可以是空气间隔物。
掩埋接触BC可以形成在基板100和元件隔离层110上。掩埋接触BC可以穿透基底绝缘层120以将基板100的有源区AR连接到随后将描述的着陆焊盘LP。例如，基板100可以包括第二接触沟槽CT2。第二接触沟槽CT2可以穿透基底绝缘层120以暴露有源区AR的至少一部分。掩埋接触BC可以形成在第二接触沟槽CT2中以将基板100的有源区AR连接到着陆焊盘LP。
在一些实施方式中，第二接触沟槽CT2可以暴露每个有源区AR的两端。因此，掩埋接触BC可以连接到有源区AR的两端。在一些实施方式中，第二接触沟槽CT2的一部分可以与元件隔离层110的一部分重叠。因此，第二接触沟槽CT2可以暴露元件隔离层110的一部分以及有源区AR的一部分。
掩埋接触BC可以形成在位线BL的侧表面上。此外，掩埋接触BC可以通过位线间隔物140与位线BL间隔开。例如，如图3所示，掩埋接触BC可以沿着位线间隔物140的侧表面延伸。沿着第一方向X排布的多个掩埋接触BC可以通过在第二方向Y上延伸的位线BL和位线间隔物140而彼此分隔开。在一些实施方式中，掩埋接触BC的顶表面可以形成为低于第二位线覆盖图案139的顶表面。
掩埋接触BC可以形成在字线WL的侧表面上。例如，如图4所示，在第一方向X上延伸的绝缘栅栏170可以形成在字线覆盖图案168上。掩埋接触BC可以沿着字线覆盖图案168的侧表面或绝缘栅栏170的侧表面延伸。沿着第二方向Y排布的所述多个掩埋接触BC可以通过在第一方向X上伸长的字线覆盖图案168和/或绝缘栅栏170而彼此分隔开。
掩埋接触BC可以形成彼此分隔的多个隔离区域。例如，如图2所示，所述多个掩埋接触BC可以插置在所述多条位线BL之间和在所述多条字线WL之间。在一些实施方式中，掩埋接触BC可以布置为格子结构。
掩埋接触BC可以包括导电材料。因此，掩埋接触BC可以电连接到基板100的有源区AR。连接到掩埋接触BC的基板100的有源区AR可以用作包括字线WL的半导体元件的源极/漏极区。掩埋接触BC可以包括例如多晶硅，而不限于此。
着陆焊盘LP可以形成在掩埋接触BC上。着陆焊盘LP可以设置为与掩埋接触BC重叠。如这里使用的术语“重叠”表示在垂直于基板100的顶表面的垂直方向Z上重叠。着陆焊盘LP可以连接到掩埋接触BC的顶表面以将基板100的有源区AR连接到随后将描述的电容器190。
在一些实施方式中，着陆焊盘LP可以设置为与掩埋接触BC的一部分和位线BL的一部分重叠。例如，如图2和图3所示，着陆焊盘LP可以与掩埋接触BC的一部分和第二位线覆盖图案139的一部分重叠。在一些实施方式中，着陆焊盘LP的顶表面可以形成为高于第二位线覆盖图案139的顶表面。因此，着陆焊盘LP可以覆盖第二位线覆盖图案139的顶表面的一部分。
着陆焊盘LP可以形成彼此分隔开的多个隔离区域。例如，如图3所示，可以形成焊盘沟槽PT以限定多个焊盘LP。在一些实施方式中，焊盘沟槽PT的一部分可以暴露第二位线覆盖图案139的一部分。例如，焊盘沟槽PT可以形成为从着陆焊盘LP的顶表面延伸，使得其底表面低于第二位线覆盖图案139的顶表面。因此，所述多个着陆焊盘LP可以通过第二位线覆盖图案139和焊盘沟槽PT而彼此分隔开。
着陆焊盘LP可以包括导电材料。因此，随后将描述的电容器190可以经由掩埋接触BC和着陆焊盘LP电连接到基板100的有源区AR。着陆焊盘LP可以包括例如钨，而不限于此。
在一些实施方式中，所述多个着陆焊盘LP可以布置为蜂窝结构。此外，每个着陆焊盘LP可以包括在平面图中在不同于第一方向X和第二方向Y的第四方向D2上延伸的侧表面。随后将参照图6给出其详细描述。
在一些实施方式中，可以形成第一层间绝缘层180以填充焊盘沟槽PT。第一层间绝缘层180可以形成在着陆焊盘LP和第二位线覆盖图案139上。因此，第一层间绝缘层180可以限定着陆焊盘LP的形成多个隔离区域的区域。
第一层间绝缘层180可以包括绝缘材料以将所述多个着陆焊盘LP彼此电分离。例如，第一层间绝缘层180可以包括硅氧化物、硅氮氧化物、硅氮化物和具有比硅氧化物的介电常数小的介电常数的低介电常数(低k)材料中的至少一种，但是不限于此。
电容器190可以设置在第一层间绝缘层180和着陆焊盘LP上。电容器190可以连接到着陆焊盘LP的顶表面。例如，第一层间绝缘层180可以被图案化以暴露着陆焊盘LP的顶表面的至少一部分。电容器190可以连接到着陆焊盘LP的顶表面的由第一层间绝缘层180暴露的一部分。因此，电容器190可以经由掩埋接触BC和着陆焊盘LP电连接到基板100的有源区AR。因此，电容器190可以由位线BL和字线WL控制以存储数据。
在一些实施方式中，电容器190可以包括下电极192、电容器电介质层194和上电极196。电容器190可以通过使用在下电极192和上电极196之间产生的电势差而在电容器电介质层194中存储电荷。
下电极192和上电极196可以包括例如掺杂的多晶硅、金属或金属氮化物，而不限于此。此外，电容器电介质层194可以包括例如硅氧化物或高k材料，而不限于此。
第三导电图案230可以在核心/外围区CORE/PERI中形成在基板100上。第三导电图案230可以控制形成在单元区CELL中的半导体存储元件的功能。例如，第三导电图案230可以用作构成晶体管的栅电极。
尽管第三导电图案230在图2中被示出为被隔离的岛的形式，但是它仅是一示例。例如，第三导电图案230可以具有在第一方向X或第二方向Y上伸长的形状。
如附图所示的，第三导电图案230可以是单层或多层。例如，第三导电图案230可以包括依次堆叠在基板100上的第六子导电图案232、第七子导电图案234和第八子导电图案236。
第六子导电图案232、第七子导电图案234和第八子导电图案236可以每个包括例如多晶硅、TiN、TiSiN、钨、钨硅化物和其组合中的至少一种，而不限于此。例如，第六子导电图案232可以包括多晶硅，第七子导电图案234可以包括TiSiN，第八子导电图案236可以包括钨。
在一些实施方式中，第二导电图案130和第三导电图案230可以形成在相同的水平。如这里使用的术语“相同的水平”表示通过相同的制造工艺形成。例如，第三子导电图案132和第六子导电图案232可以包括相同的材料，第四子导电图案134和第七子导电图案234可以包括相同的材料，第五子导电图案136和第八子导电图案236可以包括相同的材料。
栅极电介质层220可以插置在第三导电图案230和基板100之间。栅极电介质层220可以包括例如硅氧化物、硅氮氧化物、硅氮化物和具有比硅氧化物的介电常数高的介电常数的高介电常数(高k)材料中的至少一种，而不限于此。在一些实施方式中，第一绝缘层122和栅极电介质层220可以形成在相同的水平处。
栅极覆盖图案238可以形成在第三导电图案230上。栅极覆盖图案238可以沿着第三导电图案230的顶表面延伸。栅极覆盖图案238可以包括硅氮化物，而不限于此。在一些实施方式中，第一位线覆盖图案138和栅极覆盖图案238可以形成在相同的水平处。
栅极间隔物240可以形成在第三导电图案230的侧表面上。栅极间隔物240可以沿着第三导电图案230的侧表面和/或栅极覆盖图案238的侧表面延伸。栅极间隔物240可以包括例如硅氧化物、硅氮氧化物、硅氮化物和其组合中的至少一种，而不限于此。
在一些实施方式中，第一衬垫层225可以形成为沿着基板100的顶表面、元件隔离层110的顶表面和栅极间隔物240的侧表面延伸。第一衬垫层225可以用作蚀刻停止层，但是不限于此。
在一些实施方式中，第二层间绝缘层250和第三层间绝缘层239可以形成为依次堆叠在基板100上。例如，第二层间绝缘层250可以覆盖第一衬垫层225的顶表面和侧表面。第三层间绝缘层239可以覆盖栅极覆盖图案238的顶表面和第二层间绝缘层250的顶表面。
布线图案BP可以形成在第三导电图案230上。例如，布线图案BP可以沿着第二层间绝缘层250的顶表面延伸。在一些实施方式中，布线图案BP可以是旁路布线。布线图案BP可以包括例如钨(W)或铝(Al)，而不限于此。
在一些实施方式中，第二衬垫层241可以形成在布线图案BP和第三层间绝缘层239之间。第二衬垫层241可以沿着第三层间绝缘层239的顶表面延伸。第二衬垫层241可以用作蚀刻停止层，但是不限于此。在一些实施方式中，第一间隔物141和第二衬垫层241可以形成在相同的水平处。
第四层间绝缘层280可以形成在布线图案BP上。第四层间绝缘层280可以形成为覆盖布线图案BP的顶表面。在一些实施方式中，第四层间绝缘层280和第一层间绝缘层180可以形成在相同的水平处。
在下文，参照图6详细描述根据一些实施方式的半导体存储器件的着陆焊盘。
图6是示出图2至图5的着陆焊盘的局部布局图。为了描述的简单，参照图1至图5进行的描述的重复部分可以在下面被概括或省略。此外，为了描述的简单，图6绘出掩埋接触BC和着陆焊盘LP，省略其它部件。
参照图6，多个着陆焊盘LP可以形成为连接到相应的掩埋接触BC。
例如，所述多个掩埋接触BC可以包括彼此相邻的第一掩埋接触BC1和第二掩埋接触BC2。第一掩埋接触BC1和第二掩埋接触BC2可以例如沿着第二方向Y排布。
所述多个着陆焊盘LP可以包括连接到第一掩埋接触BC1的第一着陆焊盘LP1和连接到第二掩埋接触BC2的第二着陆焊盘LP2。在一些实施方式中，第一着陆焊盘LP1和第二着陆焊盘LP2可以沿着不同于第一方向X和第二方向Y的第四方向D2排布。
在一些实施方式中，第四方向D2可以与第一方向X形成第二锐角θ2。尽管在图2和图6中示出第二锐角θ2小于第一锐角θ1，但是这仅是一示例。例如，第二锐角θ2可以等于或大于第一锐角θ1。第二锐角θ2可以等于或大于60度。
第一着陆焊盘LP1和第二着陆焊盘LP2可以每个在平面图中具有在不同于第一方向X和第二方向Y的第四方向D2上延伸的侧表面。例如，第一着陆焊盘LP1可以包括第一至第四侧表面LS11、LS12、LS13和LS14，第二着陆焊盘LP2可以包括第五至第八侧表面LS21、LS22、LS23和LS24。第一至第四侧表面LS11、LS12、LS13和LS14可以在平面图中形成闭环，第五至第八侧表面LS21、LS22、LS23和LS24可以在平面图中形成闭环。
第一侧表面LS11可以在第一方向X上延伸。在一些实施方式中，第一侧表面LS11可以包括平坦表面。例如，第一侧表面LS1l可以在平面图中形成直线。
第二侧表面LS12可以在第四方向D2上从第一侧表面LS11延伸。在一些实施方式中，第二侧表面LS12可以与第一侧表面LS11形成第二锐角θ2。
第三侧表面LS13可以与第二侧表面LS12相对并从第一侧表面LS11延伸。在一些实施方式中，第三侧表面LS13可以平行于第二侧表面LS12。例如，第三侧表面LS13可以在第四方向D2上从第一侧表面LS11延伸。第三侧表面LS13可以与第一侧表面LS11形成第一钝角θ3。第一钝角θ3可以等于或小于120度。在第二侧表面LS12和第三侧表面LS13彼此平行的情况下，第二锐角θ2和第一钝角θ3之和可以是180度。
第四侧表面LS14可以与第一侧表面LS11相对并将第二侧表面LS12连接到第三侧表面LS13。在一些实施方式中，第四侧表面LS14可以包括弯曲表面。例如，第四侧表面LS14可以在平面图中形成凸曲线。这可以是由于用于形成第一着陆焊盘LP1的蚀刻工艺的性质。
第五侧表面LS21可以面对第一侧表面LS11。在一些实施方式中，第五侧表面LS21可以包括平坦表面。例如，第五侧表面LS21可以在平面图中形成直线。在一些实施方式中，第五侧表面LS21可以平行于第一侧表面LS11。例如，第五侧表面LS21可以在第一方向X上延伸。
第六侧表面LS22可以在第四方向D2上从第五侧表面LS21延伸。在一些实施方式中，第六侧表面LS22可以与第五侧表面LS21形成第二锐角θ2。因此，在第一侧表面LS11和第五侧表面LS21彼此平行的情况下，第二侧表面LS12和第六侧表面LS22可以彼此平行。在一些实施方式中，第六侧表面LS22可以与第三侧表面LS13共面。也就是，可以存在包括第三侧表面LS13和第六侧表面LS22两者的一个平面。
第七侧表面LS23可以与第六侧表面LS22相对并从第五侧表面LS21延伸。在一些实施方式中，第七侧表面LS23可以平行于第六侧表面LS22。例如，第七侧表面LS23可以在第四方向D2上从第五侧表面LS21延伸。第七侧表面LS23可以与第五侧表面LS21形成第二钝角θ4。第二钝角θ4可以等于或小于120度。在第六侧表面LS22和第七侧表面LS23彼此平行的情况下，第二锐角θ2和第二钝角θ4之和可以是180度。在一些实施方式中，第七侧表面LS23可以与第二侧表面LS12共面。也就是，可以存在包括第二侧表面LS12和第七侧表面LS23两者的一个平面。
在一些实施方式中，第一钝角θ3可以等于第二钝角θ4。如这里使用的术语“相同”不仅表示完全相同，而且包括由于工艺余量等而可能出现的微小差异。
第八侧表面LS24可以与第五侧表面LS21相对并将第六侧表面LS22连接到第七侧表面LS23。在一些实施方式中，第八侧表面LS24可以包括弯曲表面。例如，第八侧表面LS24可以在平面图中形成凸曲线。这可以是由于用于形成第二着陆焊盘LP2的蚀刻工艺的性质。
尽管在平面图中示出第二侧表面LS12在长度上等于第六侧表面LS22并且第三侧表面LS13在长度上等于第七侧表面LS23，但是这仅是一示例。例如，不用说，第二侧表面LS12的长度可以短于第六侧表面LS22的长度，第三侧表面LS13的长度可以短于第七侧表面LS23的长度。
尽管仅示出第一掩埋接触BC1和第二掩埋接触BC2沿着第二方向Y排布，但是发明构思不限于此。例如，第一掩埋接触BC1和第二掩埋接触BC2可以沿着第一方向X排布。在这种情况下，第一着陆焊盘LP1的第一侧表面LS11和第二着陆焊盘LP2的第五侧表面LS21可以在第二方向Y上延伸。
在下文，将参照图7至图11描述根据一些实施方式的各种半导体存储器件。
图7至图11是用于说明根据一些实施方式的半导体存储器件的各种局部布局图。为了描述的简单，参照图1至图6进行的描述的重复部分可以在下文被概括或省略。
参照图7，在根据一些实施方式的半导体存储器件中，第一着陆焊盘LP1的第四侧表面LS14和第二着陆焊盘LP2的第八侧表面LS24可以包括平坦表面。
例如，第四侧表面LS14和第八侧表面LS24可以在平面图中形成直线。这可以是由于用于形成第一着陆焊盘LP1和第二着陆焊盘LP2的蚀刻工艺的性质。
尽管在图7中示出第四侧表面LS14与第二侧表面LS12和第三侧表面LS13正交并且第八侧表面LS24与第六侧表面LS22和第七侧表面LS23正交，但是这仅是一示例。例如，第四侧表面LS14可以与第二侧表面LS12形成锐角并与第三侧表面LS13形成钝角。类似地，第八侧表面LS24可以与第六侧表面LS22形成锐角并与第七侧表面LS23形成钝角。
参照图8，在根据一些实施方式的半导体存储器件中，第一着陆焊盘LP1的第一至第三侧表面LS11、LS12和LS13通过弯曲表面彼此连接，第二着陆焊盘LP2的第五至第七侧表面LS21、LS22和LS23通过弯曲表面彼此连接。
例如，图8的第一着陆焊盘LP1和第二着陆焊盘LP2可以具有通过从图6的第一着陆焊盘LP1和第二着陆焊盘LP2移除尖端而获得的形状。在这种情况下，可以防止由着陆焊盘LP连接到与其相邻的另一图案(例如，另一着陆焊盘LP或连接到另一着陆焊盘LP的掩埋接触BC)引起的短路。从其移除尖端的着陆焊盘LP可以例如通过修整工艺形成，而不限于此。
参照图9，在根据一些实施方式的半导体存储器件中，所述多个着陆焊盘LP还可以包括第三着陆焊盘LP3。
例如，所述多个掩埋接触BC还可以包括与第一掩埋接触BC1相邻的第三掩埋接触BC3。第一掩埋接触BC1和第三掩埋接触BC3可以沿着第二方向Y排布。在一些实施方式中，第二掩埋接触BC2和第三掩埋接触BC3可以沿着对角线方向排布。
第三着陆焊盘LP3可以连接到第三掩埋接触BC3。在一些实施方式中，第二着陆焊盘LP2、第三着陆焊盘LP3和第一着陆焊盘LP1可以沿着第四方向D2依次排布。
第三着陆焊盘LP3可以包括在平面图中在第四方向D2上延伸的侧表面。例如，第三着陆焊盘LP3可以包括第九至第十二侧表面LS31、LS32、LS33和LS34。第九至第十二侧表面LS31、LS32、LS33和LS34可以在平面图中形成闭环。
第九侧表面LS31可以面对第一侧表面LS11。在一些实施方式中，第九侧表面LS31可以包括平坦表面。例如，第九侧表面LS31可以在平面图中形成直线。在一些实施方式中，第九侧表面LS31可以平行于第一侧表面LS11。例如，第九侧表面LS31可以在第一方向X上延伸。
第十侧表面LS32可以在第四方向D2上从第九侧表面LS31延伸。在一些实施方式中，第十侧表面LS32可以与第九侧表面LS31形成第二锐角θ2。在一些实施方式中，第九侧表面LS31可以与第三侧表面LS13和第六侧表面LS22共面。也就是，可以存在包括第三侧表面LS13、第六侧表面LS22和第九侧表面LS31的全部的一个平面。
第十一侧表面LS33可以与第十侧表面LS32相对并从第九侧表面LS31延伸。在一些实施方式中，第十一侧表面LS33可以平行于第十侧表面LS32。例如，第十一侧表面LS33可以在第四方向D2上从第九侧表面LS31延伸。在一些实施方式中，第十一侧表面LS33可以与第二侧表面LS12和第七侧表面LS23共面。也就是，可以存在包括第二侧表面LS12、第七侧表面LS23和第十一侧表面LS33的全部的一个平面。
第十二侧表面LS34可以面对第五侧表面LS21。在一些实施方式中，第十二侧表面LS34可以包括平坦表面。例如，第十二侧表面LS34可以在平面图中形成直线。在一些实施方式中，第十二侧表面LS34可以平行于第五侧表面LS21。例如，第十二侧表面LS34可以在第一方向X上延伸。
参照图10，在根据一些实施方式的半导体存储器件中，每个着陆焊盘LP具有菱形形状。
在一些实施方式中，与图6相比，第四侧表面LS14可以平行于第一侧表面LS11，第八侧表面LS24可以平行于第五侧表面LS21。例如，第四侧表面LS14和第八侧表面LS24可以在第一方向X上延伸。
参照图11，在根据一些实施方式的半导体存储器件中，第二锐角θ2可以等于或大于第一锐角θ1。
也就是，第四方向D2可以与第一方向X形成第二锐角θ2，其等于或大于第一锐角θ1。尽管为了描述的简单起见示出第二锐角θ2等于第一锐角θ1，但是第二锐角θ2可以大于第一锐角θ1。
例如，图11的第一着陆焊盘LP1和第二着陆焊盘LP2可以具有与图6的第一着陆焊盘LP1和第二着陆焊盘LP2相比第二锐角θ2增大的形状。在这种情况下，每个着陆焊盘LP可以通过尺寸增大的区域(例如，在第一着陆焊盘LP1和第一掩埋接触BC1之间的重叠区域)连接到相应的掩埋接触BC。这可以改善着陆焊盘LP和掩埋接触BC之间的连接可靠性和电阻。
在下文，参照图2至图5和图12至图25描述根据一些实施方式的用于制造半导体存储器件的方法。
图12至图25是示出用于说明根据一些实施方式的制造半导体存储器件的方法的中间操作的视图。为了描述的简单，参照图1至图11进行的描述的重复部分可以在下面被概括或省略。作为参考，图13、图15、图17、图19、图21、图23、图25分别是沿着图12、图14、图16、图18、图20、图22和图24的线A-A和B-B截取的剖视图。
参照图12和图13，基底绝缘层120、第一导电层332、直接接触DC、第二导电层334、第三导电层336和第一覆盖层338形成在基板100和元件隔离层110上。
例如，第一绝缘层122和第一导电层332可以依次形成在基板100和元件隔离层110上。在一些实施方式中，第二绝缘层124和第三绝缘层126可以进一步形成在单元区CELL的第一绝缘层122上。
然后，暴露有源区AR的一部分的第一接触沟槽CT1可以形成在单元区CELL中的基板100中。在一些实施方式中，第一接触沟槽CT1可以暴露有源区AR的中心。然后，可以形成填充第一接触沟槽CT1的直接接触DC。
然后，第二导电层334、第三导电层336和第一覆盖层338可以依次形成在第一导电层332和直接接触DC上。
参照图14和图15，第一导电层332、直接接触DC、第二导电层334、第三导电层336和第一覆盖层338被图案化。
因此，在第二方向Y上延伸的第二导电图案130(或位线BL)和第一位线覆盖图案138可以形成在单元区CELL中的基板100上。
此外，栅极电介质层220、第三导电图案230和栅极覆盖图案238可以形成在核心/外围区CORE/PERI中的基板100上。在一些实施方式中，栅极间隔物240、第一衬垫层225和第二层间绝缘层250可以进一步形成在第三导电图案230的侧表面上。
在一些实施方式中，可以进一步形成第二位线覆盖图案139和第三层间绝缘层239。第二位线覆盖图案139可以沿着第一位线覆盖图案138的顶表面延伸。第三层间绝缘层239可以沿着栅极覆盖图案238的顶表面和第二层间绝缘层250的顶表面延伸。
参照图16和图17，位线间隔物140形成在位线BL的侧表面上。
例如，位线间隔物140可以形成为沿着直接接触DC的侧表面、第二导电图案130的侧表面、第一位线覆盖图案138的侧表面、第二位线覆盖图案139的侧表面和顶表面延伸。
在一些实施方式中，位线间隔物140可以包括第一间隔物141、第二间隔物142、第三间隔物143、第四间隔物144和第五间隔物145。
在一些实施方式中，第二衬垫层241可以进一步形成在核心/外围区CORE/PERI中的第三层间绝缘层239上。在一些实施方式中，第一间隔物141和第二衬垫层241可以形成在相同的水平处。
在一些实施方式中，第五间隔物145可以沿着第二衬垫层241的顶表面延伸。
参照图18和图19，掩埋接触BC形成在基板100和元件隔离层110上。
例如，暴露有源区AR的一部分的第二接触沟槽CT2可以形成在单元区CELL中的基板100中。在一些实施方式中，第二接触沟槽CT2可以暴露有源区AR的两端。接下来，可以形成填充第二接触沟槽CT2的掩埋接触BC。
在一些实施方式中，掩埋接触BC的顶表面可以形成为低于第二位线覆盖图案139的顶表面。例如，掩埋接触BC的顶表面可以通过回蚀刻工艺形成为低于第二位线覆盖图案139的顶表面。因此，可以形成掩埋接触BC，所述掩埋接触BC形成多个隔离区域。掩埋接触BC可以包括多晶硅，而不限于此。
参照图20和图21，第四导电层400形成在单元区CELL和核心/外围区CORE/PERI上。
例如，第四导电层400可以形成在单元区CELL的掩埋接触BC和核心/外围区CORE/PERI的第二衬垫层241上。第四导电层400可以电连接到掩埋接触BC。第四导电层400可以包括例如钨(W)，而不限于此。
在一些实施方式中，第四导电层400的顶表面可以形成为高于第二位线覆盖图案139的顶表面。
参照图22和图23，通过执行用于图案化单元区CELL的第四导电层400的第一图案化工艺，形成多个初始着陆焊盘pLP。
例如，可以形成初始焊盘沟槽pPT以限定所述多个初始着陆焊盘pLP。在一些实施方式中，初始焊盘沟槽pPT的一部分可以暴露第二位线覆盖图案139的一部分。例如，初始焊盘沟槽pPT可以形成为从初始着陆焊盘pLP的顶表面延伸，使得其底表面低于第二位线覆盖图案139的顶表面。因此，所述多个初始着陆焊盘pLP可以通过第二位线覆盖图案139和初始焊盘沟槽pPT彼此分隔开。
在一些实施方式中，初始着陆焊盘pLP可以每个与所述多个掩埋接触BC中的至少两个掩埋接触BC重叠。图22作为一示例示出初始着陆焊盘pLP，每个初始着陆焊盘pLP与两个掩埋接触BC重叠。在一些实施方式中，与一个初始着陆焊盘pLP重叠的两个掩埋接触BC可以布置为沿着第二方向Y彼此相邻。
在一些实施方式中，初始着陆焊盘pLP可以每个在不同于第一方向X和第二方向Y的第四方向D2上延伸。在一些实施方式中，第四方向D2可以与第一方向X形成第二锐角θ2。尽管在图22中示出第二锐角θ2小于第一锐角θ1，但是这仅是一示例。例如，第二锐角θ2可以等于或大于第一锐角θ1。第二锐角θ2可以等于或大于60度。
参照图24和图25，通过执行用于图案化初始着陆焊盘pLP的第二图案化工艺，形成所述多个着陆焊盘LP。
例如，可以形成焊盘沟槽PT以限定所述多个着陆焊盘LP。在一些实施方式中，焊盘沟槽PT可以通过使用在第一方向X上伸长的蚀刻掩模切割初始着陆焊盘pLP来形成。在一些实施方式中，蚀刻掩模可以布置为与字线WL重叠。因此，初始着陆焊盘pLP可以每个被分成沿着第四方向D2布置的两个着陆焊盘LP(例如图6中的第一着陆焊盘LP1和第二着陆焊盘LP2)。
在一些实施方式中，单元区CELL的所述多个着陆焊盘LP可以随同核心/外围区CORE/PERI的布线图案BP的形成一起被同时形成。例如，第二图案化工艺可以包括通过图案化核心/外围区CORE/PERI的第四导电层400而形成布线图案BP。
然后，参照图2和图3，在着陆焊盘LP上形成第一层间绝缘层180。
例如，可以形成用于填充焊盘沟槽PT的第一层间绝缘层180。因此，可以形成所述多个着陆焊盘LP，其形成通过第一层间绝缘层180彼此分隔开的所述多个隔离区域。在一些实施方式中，第一层间绝缘层180可以被图案化以暴露每个着陆焊盘LP的顶表面的至少一部分。
然后，可以形成连接到由第一层间绝缘层180暴露的着陆焊盘LP的下电极192。然后，电容器电介质层194和上电极196可以依次形成在下电极192上。因此，可以形成连接到着陆焊盘LP的电容器190。
返回参照图22，在根据一些实施方式的用于制造半导体存储器件的方法中，与附图所示的那些不同，初始着陆焊盘pLP可以每个与三个掩埋接触BC重叠。然后，可以执行参照图24和图25描述的步骤。因此，可以制造包括以上参照图9描述的着陆焊盘LP的半导体存储器件。
在根据一些实施方式的用于制造半导体存储器件的方法中，与附图所示的不同，初始着陆焊盘pLP可以每个在第四方向D2上伸长。随后，可以执行以上参照图24和图25描述的步骤。因此，可以制造包括以上参照图10描述的着陆焊盘LP的半导体存储器件。
随着半导体存储器件变得更加高度集成，单个电路图案已经变得更小型化以在相同的面积内实现更多的半导体存储器件。例如，可能需要将着陆焊盘布置为精细的蜂窝结构。为了实现这一点，倾向于增大图案化工艺的高宽比，但是增大的高宽比增加了工艺难度并导致诸如图案塌陷的缺陷。
然而，根据一些实施方式的用于制造半导体存储器件的方法能够通过执行图案化工艺两次以相对低的工艺难度实现精细电路图案。例如，在根据一些实施方式的用于制造半导体存储器件的方法中，首先，可以形成多个初始着陆焊盘pLP(第一图案化工艺)，然后可以切割初始着陆焊盘pLP以形成所述多个着陆焊盘LP(第二图案化工艺)。由于初始着陆焊盘pLP在尺寸上大于最终形成的着陆焊盘LP，所以初始着陆焊盘pLP可以以相对低的工艺难度形成。
此外，初始着陆焊盘pLP可以每个形成为在不同于第一方向X和第二方向Y的第四方向D2上延伸。因此，可以形成布置为精细蜂窝结构的多个着陆焊盘LP，这允许以精细电路图案实现半导体存储器件。
尽管已经描述了一些示例实施方式，但是本公开的所呈现的实施方式仅以一般和描述性的含义来使用，而不是出于限制的目的。本领域技术人员将理解，可以对发明构思的实施方式进行许多变化和修改，而实质上没有脱离如由所附权利要求限定的本公开中的发明构思的原理。
本申请要求于2020年7月2日在韩国知识产权局提交的韩国专利申请第10-2020-0081645号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
基板；
多个第一导电图案，在所述基板上在第一方向上平行地延伸；
多个第二导电图案，在所述基板上在与所述第一方向交叉的第二方向上平行地延伸；
多个掩埋接触，在所述多个第一导电图案之间和在所述多个第二导电图案之间连接到所述基板；以及
着陆焊盘，在所述多个掩埋接触的每个上并与其连接，
所述着陆焊盘包括在平面图中在所述第一方向上延伸的第一侧表面和在平面图中在不同于所述第一方向和所述第二方向的第三方向上延伸的第二侧表面。
2.根据权利要求1所述的半导体存储器件，其中所述多个第二导电图案中的每个连接到所述基板。
3.根据权利要求2所述的半导体存储器件，还包括：
基底绝缘层，沿着所述基板的顶表面延伸；和
直接接触，穿透所述基底绝缘层并且连接到所述多个第二导电图案的每个和所述基板，
其中每个所述第一导电图案在所述基板中且在所述直接接触与每个所述掩埋接触之间。
4.根据权利要求3所述的半导体存储器件，其中所述多个第一导电图案中的每个的顶表面低于所述基板的所述顶表面。
5.根据权利要求1所述的半导体存储器件，其中所述着陆焊盘还包括平行于所述第二侧表面的第三侧表面。
6.根据权利要求5所述的半导体存储器件，其中所述着陆焊盘还包括第四侧表面，所述第四侧表面是凸起的并将所述第二侧表面连接到所述第三侧表面。
7.根据权利要求5所述的半导体存储器件，其中所述着陆焊盘还包括平行于所述第一侧表面并将所述第二侧表面连接到所述第三侧表面的第四侧表面。
8.根据权利要求1所述的半导体存储器件，其中所述第一侧表面和所述第二侧表面形成等于或大于60度的锐角。
9.一种半导体存储器件，包括：
基板；
第一导电图案，在所述基板上在第一方向上延伸；
第一掩埋接触，在所述基板上且在所述第一导电图案的一侧，所述第一掩埋接触连接到所述基板；
第二掩埋接触，在所述基板上且在所述第一导电图案的另一侧，所述第二掩埋接触连接到所述基板；
连接到所述第一掩埋接触的第一着陆焊盘，所述第一着陆焊盘包括在平面图中与所述第一方向形成锐角的第一侧表面；
连接到所述第二掩埋接触的第二着陆焊盘，所述第二着陆焊盘包括与所述第一侧表面共面的第二侧表面；以及
电容器，分别连接到所述第一着陆焊盘和所述第二着陆焊盘。
10.根据权利要求9所述的半导体存储器件，其中
所述第一着陆焊盘还包括从所述第一侧表面在所述第一方向上延伸的第三侧表面，
所述第二着陆焊盘还包括从所述第二侧表面在所述第一方向上延伸的第四侧表面，以及
所述第三侧表面和所述第四侧表面彼此相对。
11.根据权利要求10所述的半导体存储器件，其中
所述第一着陆焊盘还包括第五侧表面，所述第五侧表面在平面图中与所述第三侧表面形成钝角，以及
所述第二着陆焊盘还包括与所述第五侧表面共面的第六侧表面。
12.根据权利要求11所述的半导体存储器件，其中
所述第一侧表面和所述第五侧表面彼此平行，以及
所述第二侧表面和所述第六侧表面彼此平行。
13.根据权利要求9所述的半导体存储器件，其中所述第一侧表面与所述第一方向形成等于或大于60度的锐角。
14.根据权利要求9所述的半导体存储器件，其中所述第一掩埋接触和所述第二掩埋接触沿着垂直于所述第一方向的第二方向排布。
15.根据权利要求14所述的半导体存储器件，还包括：
在所述基板上的第二导电图案，其中
所述第二导电图案在所述第二方向上延伸并且连接到所述基板，以及
所述第一掩埋接触和所述第二掩埋接触设置在所述第二导电图案的一侧。
16.一种半导体存储器件，包括：
基板；
元件隔离层，在所述基板上并在所述基板中限定多个有源区；
字线，在与所述基板中的所述多个有源区的每个交叉的第一方向上延伸；
在所述基板上的位线，所述位线连接到所述多个有源区的每个，并且所述位线在与所述第一方向交叉的第二方向上延伸；
在所述位线的侧表面上的多个掩埋接触，所述多个掩埋接触分别连接到所述多个有源区；
在所述多个掩埋接触上的多个着陆焊盘，所述多个着陆焊盘分别连接到所述掩埋接触，所述多个着陆焊盘布置为蜂窝结构，所述多个着陆焊盘中的每个包括在平面图中在所述第一方向上延伸的第一侧表面和在平面图中在不同于所述第一方向和所述第二方向的第三方向上延伸的第二侧表面；以及
多个电容器，分别连接到所述多个着陆焊盘。
17.根据权利要求16所述的半导体存储器件，其中所述多个掩埋接触布置为格子结构。
18.根据权利要求16所述的半导体存储器件，其中所述多个有源区中的每个在平面图中在不同于所述第一方向和所述第二方向的第四方向上延伸。
19.根据权利要求16所述的半导体存储器件，还包括：
基底绝缘层，沿着所述基板的顶表面和所述元件隔离层的顶表面延伸；和
直接接触，穿透所述基底绝缘层以将所述位线连接到所述多个有源区中的每个。
20.根据权利要求19所述的半导体存储器件，其中所述字线在所述直接接触与所述多个掩埋接触中的每个之间。
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