KR100723490B1

KR100723490B1 - 전자파 방해가 개선된 패턴을 구비한 테이프 배선기판

Info

Publication number: KR100723490B1
Application number: KR1020050062904A
Authority: KR
Inventors: 조영상; 이희석
Original assignee: 삼성전자주식회사
Priority date: 2005-07-12
Filing date: 2005-07-12
Publication date: 2007-06-04
Also published as: US20070012774A1; KR20070008009A; US7768103B2

Abstract

EMI 가 개선된 패턴을 구비한 테이프 배선기판을 개시한다. 테이프 배선기판은 반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 및 상기 베이스 필름상에 배열되어, 상기 칩실장부의 상기 반도체 칩으로 서로 반대의 위상을 갖는 신호쌍을 각각 제공하는 제1배선라인과 제2배선라인을 구비하는 다수의 배선라인쌍을 포함한다. 상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 상기 칩실장부에 접하는 제1부분, 상기 칩실장부와 이격된 제2부분 및 상기 제1부분과 제2부분사이의 제3부분으로 구분된다. 상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 제1부분사이의 제1간격이 상기 제2부분사이의 제2간격보다 크게 되도록 배열된다.

Description

전자파 방해가 개선된 패턴을 구비한 테이프 배선기판{Tape distribution substrate with EMI-improved pattern}

도 1은 종래의 데이터 배선라인을 구비한 테이프 배선기판의 평면도이다.

도 2는 종래의 전원 배선라인을 구비한 테이프 배선기판의 평면도이다.

도 3은 종래의 더미 배선패턴을 구비한 테이프 배선기판의 평면도이다.

도 4는 본 발명의 실시예에 따른 디스플레이 패널 어셈블리의 개략적인 구성도이다.

도 5는 본 발명의 실시예에 따른 데이터 배선기판의 평면도이다.

도 6은 본 발명의 실시예에 따른 테이프 배선기판의 데이터 배선라인의 확대 평면도이다.

도 7은 본 발명의 실시예에 따른 테이프 배선기판의 전원 배선라인의 확대 평면도이다.

도 8은 본 발명의 실시예에 따른 테이프 배선기판의 더미 배선패턴의 확대 평면도이다.

도 9a 및 도 9b는 종래와 본 발명의 테이프 배선기판의 EMI 특성을 나타낸 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

160, 소오스 테이프 배선기판 170 : 반도체 칩

200 : 베이스 필름 210, 220, 230 : 입력 배선라인

240 : 더미 배선패턴 250 : 보호막

본 발명은 테이프 배선 기판에 관한 것으로서, 보다 구체적으로는 EMI가 개선한 패턴을 갖는 테이프 배선기판에 관한 것이다.

일반적으로, 디스플레이패널 어셈블리는 디스플레이패널과, 인쇄회로기판(PCB) 그리고 상기 디스플레이 패널과 상기 인쇄회로기판(PCB)을 연결하여 상기 인쇄회로기판으로부터 상기 디스플레이 패널에 구동 신호를 제공하는 테이프 배선기판을 구비한다. 종래의 테이프 배선기판은 상기 디스플레이 패널과 게이트 인쇄회로기판을 연결시켜 주는 게이트 테이프 배선기판과 상기 디스플레이 패널과 소오스 인쇄회로기판을 연결시켜 주는 소오스 테이프 배선기판을 포함한다.

도 1은 종래의 소오스 테이프 배선기판의 일부분을 개략적으로 도시한 평면도이다. 도 1은 소오스 테이프 배선기판에 배열되는 배선라인중 데이터신호를 전달하는 데이터 배선라인의 평면도이다. 도 1을 참조하면, 소오스 테이프 배선기판(10)은 베이스 필름(11)상에 데이터 배선라인(13)이 배열되며, 상기 데이터 배선라인(13)을 덮도록 상기 베이스 필름(11)상에 보호막(12)이 도포된다. 상기 베이스 필름(11)중 반도체 칩이 장착되는 칩 실장부(11a)는 보호막(12)이 도포되지 않고 노출되어진다. 또한, 상기 보호막(12)은 상기 데이터 배선라인(13)중 소오스 인쇄회로기판(도면상에는 도시되지 않음)의 패드와 연결될 부분이 노출되도록 베이스 필름(11)상에 도포된다. 상기 칩실장부(11a)에는 반도체칩의 범퍼와 전기적으로 접속될 패드(16-1, 16-2, 16-3)가 배열되어, 상기 데이터 배선라인(13)의 데이터라인 쌍(13-1, 13-2, 13-3)이 연결되어진다.

상기 데이터 배선라인(13)은 하나의 데이터신호(D1), (D2), (D3)를 서로 반대의 위상을 갖는 2개의 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))으로 분리시켜 전송하기 위하여 다수의 데이타라인 쌍(13-1, 13-2, 13-3)을 구비하며 각 데이타라인 쌍(13-1, 13-2, 13-3)은 각각 제1 및 제2데이타라인(13-1a, 13-1b), (13-2a, 13-2b), (13-3a, 13-3b)으로 이루어진다. 상기 각 데이타라인 쌍(13-1, 13-2, 13-3)의 제1 및 제2데이타 라인(13-1a, 13-1b), (13-2a, 13-2b), (13-3a, 13-3b)은 연결셀(13-1c, 13-2c, 13-3c)를 통해 하나의 데이터 라인으로 통합되어진다.

따라서, 소오스 인쇄회로기판으로부터 서로 반대의 위상차를 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))이 제공되면, 각 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))는 각각의 데이터라인 쌍(13-1, 13-2, 13-2)의 제1 및 제2데이타 라인(13-1a, 13-1b), (13-2a, 13-2b), (13-3a, 13-3b)으로 제공된다. 각 데이터라인 쌍(13-1a, 13-1b), (13-2a, 13-2b), (13-3a, 13-3b)에 제공된 서로 반대의 위상을 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))은 연결셀(13-1c), (13-2c), (13-3c)를 통해 단일 의 데이터신호(D1), (D2), (D3)로 통합되어 각 데이터라인(13-1), (13-2), (13-2)을 통해 상기 칩 실장부(11a)의 패드(16-1), (16-2), (16-3)에 제공된다.

종래의 테이프 배선 기판(10)은 서로 반대의 위상을 갖는 동일한 데이터신호를 전달하는 배선라인쌍은 배선라인쌍사이에 이들을 연결하기 위한 연결셀이 배열되어야 하므로, 배선라인쌍은 제1간격(P11)을 두고 배열되고, 이웃하게 배열되는 배선라인쌍과는 제2간격(P12)을 두고 배열되는데, 동일한 신호를 전달하는 배선라인의 제1간격(P11)이 다른 신호를 전달하는 이웃하는 배선라인간의 제2간격(P12)보다 크다. 따라서. 서로 다른 신호를 전달하는 배선라인과 인접하게 배열되므로, 전자파 방해현상(EMI)가 발생하게 된다.

도 2는 종래의 테이프 배선기판의 평면도를 도시한 것이다. 도 2에는 테이프 배선기판에 배열되는 배선라인중 전원전압(Vdd) 또는 접지전압(Vss)을 제공하기 위한 전원 배선라인의 일부분을 개략적으로 도시한 것이다. 도 2를 참조하면, 전원 배선라인(14)은 다수의 서브 전원라인(14-1), (14-2), (14-3)와 상기 서브 전원라인(14-1), (14-2), (14-3)을 통합시켜 주기 위한 연결부(14a)로 구성된다. 상기 전원라인(14)의 연결부(14a)는 보호막(12)에 도포되지 않고 노출되어 소오스 인쇄회로기판으로부터 소정의 전원, 예를 들어 전원전압(Vdd) 또는 접지전압(Vss)을 제공받게 된다. 상기 서브 전원라인(14-1), (14-2), (14-3)은 상기 칩실장부(11a)에 배치된 패드(18-1), (18-2), (18-3)에 각각 연결되어, 상기 칩실장부(11a)내에 장착될 반도체 칩에 소정의 전원을 제공하게 된다.

상기한 전원 배선라인(14)은 다수의 서브 전원라인(14-1), (14-2), (14-3)으 로 분할되어 상기 칩실장부(11a)에 실장되는 반도체 칩으로 전원을 공급하는데, 종래에는 상기 서브 전원라인(141-1), (14-2), (14-3)을 인쇄회로기판에 인접한 부분에서 하나의 라인으로 연결되도록 구성되므로, 상기 서브 전원라인의 길이가 증가하여 라인저항이 증가하게 된다. 또한, 다수의 서브 전원라인(14-1), (14-2), (14-3)이 서로 인접하게 배열되어 인접한 전원라인간에 전자파 방해현상이 발생된다.

도 3는 종래의 테이프 배선기판의 평면도를 도시한 것이다. 도 3에는 종래의 테이프 배선기판중 더미패턴과 더미패턴에 인접하게 배열되는 배선라인들에 한정하여 개략적으로 도시한 것이다. 도 3을 참조하면, 종래의 테이프 배선기판(10)은 다수의 배선라인(15)이 배열되어 높은 패턴밀도를 갖는 부분과 패턴밀도가 낮은 부분이 존재하게 되는데, 패턴밀도가 낮은 부분에는 더미 배선패턴(20)이 배열된다. 상기 더미배선패턴(20)은 상기 배선라인(19)의 길이방향으로 연장되는 스트라이프형태의 홀(21)을 구비한다. 종래의 테이프 배선기판(10)은 상기 더미 배선패턴(20)이 스트라이프형태의 홀(21)이 구비되어 홀(21)사이에는 배선라인(19)과 동일한 방향으로 연장되는 라인패턴을 형성되므로, 전자파 방해현상이 발생하게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 EMI 가 개선된 패턴을 구비한 테이프 배선기판을 제공하는 것이다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 테이프 배선기판은 반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 및 상 기 베이스 필름상에 배열되어, 상기 칩실장부의 상기 반도체 칩으로 서로 반대의 위상을 갖는 신호쌍을 각각 제공하는 제1배선라인과 제2배선라인을 구비하는 다수의 배선라인쌍을 포함한다. 상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 상기 칩실장부에 접하는 제1부분, 상기 칩실장부와 이격된 제2부분 및 상기 제1부분과 상기 제2부분사이의 제3부분으로 구분된다. 상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 상기 제1부분사이의 제1간격이 상기 제2부분사이의 제2간격보다 크게 되도록 배열된다.

서로 이웃하는 배선라인쌍의 상기 제1배선라인들과 상기 제2배선라인들중 서로 인접하는 배열되는 배선라인들은 상기 제1부분에서의 제3간격이 상기 제2부분에서의 제4간격보다 작게 되도록 배열된다.

상기 서로 이웃하는 배선라인쌍의 서로 인접하게 배열되는 상기 배선라인들의 상기 제1부분에서의 상기 제3간격은 상기 각 배선라인 쌍의 상기 제1부분에서의 상기 제1간격보다 작으며, 상기 제2부분에서의 상기 제4간격은 상기 제2간격보다 크게 되도록 배열된다.

상기 각 배선라인 쌍의 상기 제3부분에서의 간격은 상기 칩실장부에서 멀어질수록 점진적으로 감소하고, 상기 서로 이웃하는 배선라인 쌍의 서로 인접하게 배열되는 상기 배선라인들의 상기 제3부분에서의 간격은 상기 칩실장부에서 멀어질수록 점진적으로 증가하도록 배열된다.

상기 다수의 배선라인 쌍을 보호하기 위하여 상기 베이스 필름상에 형성된 보호막이 형성된다. 상기 보호막은 상기 각 배선라인 쌍의 상기 제1부분이 상기 칩 실장부로부터 일정길이만큼 덮혀지도록 형성된다. 상기 보호막에 의해 덮혀지는 상기 제1부분의 길이는 적어도 상기 보호막의 도포공차이상으로, 예를 들어 적어도 200㎛ 이상인 것이 바람직하다.

또한, 본 발명은 반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 및 상기 베이스 필름상에 배열되고, 외부로부터 하나의 신호를 입력하고, 상기 신호와 동일한 복수의 신호를 상기 칩실장부의 상기 반도체 칩으로 제공하는 다수의 배선라인을 포함한다. 상기 각 배선라인은 상기 하나의 신호가 제공되는 상기 바디부와, 상기 바디부로부터 상기 칩실장부로 연장되어 상기 복수개의 신호를 각각 상기 반도체 칩으로 제공하는 복수의 서브 배선라인을 구비한다.

보호막은 상기 복수의 서브 배선라인이 상기 칩실장부로부터 일정길이만큼 덮혀지도록 형성된다. 상기 보호막에 의해 덮혀지는 상기 서부 배선라인의 길이는 적어도 상기 보호막의 도포공차이상이며, 예를 들어 적어도 200㎛ 이상인 것이 바람직하다.

상기 각 배선라인은 상기 바디부에 적어도 하나이상의 홀을 구비하며, 상기 홀은 메쉬형태를 갖는다.

또한, 본 발명은 반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 상기 베이스 필름상에 배열되어, 상기 칩실장부의 상기 반도체 칩으로 소정의 신호를 제공하는 다수의 배선라인; 및 상기 다수의 배선라인에 인접하게 배열되는 더미 배선패턴을 포함한다. 상기 더미 배선패턴은 메쉬형태로 배열된다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 4는 본 발명의 실시예에 따른 디스플레이 패널 어셈블리를 개략적으로 도시한 것이다. 상기 디스플레이패널 어셈블리(display panel assembly, 100)는 액정표시장치(TFT-LCD, thin film transistor-liquid crystal display), 플라즈마 표시장치(PDP, plasma display panel), 유기발광 표시장치(OLED, organic light emitting diode), 전계방출표시장치(FED, Field emission display) 등과 같은 표시장치가 사용될 수 있으나, 이에 반드시 한정되는 것은 아니다. 본 발명의 디스플레이 패널 어셈블리(100)는 TFT-LCD 표시소자에 대해 예시한 것이다.

도 4를 참조하면, 상기 디스플레이패널 어셈블리(100)는 디스플레이패널(110), 인쇄회로기판(120) 및 상기 디스플레이패널(110)과 상기 인쇄회로기판(120)을 연결시켜 주는 테이프 배선기판(150)을 구비한다. 상기 디스플레이패널(110)은 하부기판(112)과, 상기 하부기판(112)에 대향하여 배치되는 상부기판(112)을 구비한다. 도면상에는 도시되지 않았으나, 상기 하부기판(112)에는 박막 트랜지스터, 게이트라인 및 데이터 라인 그리고 상기 박막 트랜지스터에 연결되는 화소전극 등이 배열될 수 있다. 상기 상부기판(111)상에는 칼라필터 및 공통전극 등이 형성될 수 있다. 상기 디스플레이 패널(110)은 상기 상, 하부기판(111, 112)사이에는 개재된 액정(도면상에는 도시되지 않음)을 더 구비한다. 상기 상, 하부 기판(111, 112)에 배열되는 구성요소는 이에 반드시 한정되는 것이 아니라, 표시소자의 구동방식 등에 따라 다양하게 배열될 수 있다.

상기 인쇄회로기판(PCB, printed circuit board) (120)은 게이트 구동신호를 상기 디스플레이 패널(110)에 제공하기 위한 게이트 인쇄회로기판(121)과, 데이터 구동신호를 상기 디스플레이 패널(110)에 제공하기 위한 소오스 인쇄회로기판(125)을 구비한다. 상기 게이트 인쇄회로기판(121)은 상기 디스플레이 패널(110)에 배열된 박막 트랜지스터를 구동시켜 주기 위한 게이트 구동신호를 제공하고, 상기 소오스 인쇄회로기판(125)은 상기 박막 트랜지스터를 구동시켜 주기 위한 데이터 구동신호를 제공한다. 본 발명의 실시예에서는, 상기 인쇄회로기판(120)이 게이트 인쇄회로기판(121)과 소오스 인쇄회로기판(125)으로 분리구성되는 것을 예시하였으나, 이에 반드시 한정되는 것은 아니다. 예를 들어, 게이트 인쇄회로기판과 소오스 인쇄회로기판이 하나로 통합된 통합인쇄회로기판을 구비할 수도 있다. 통합 인쇄회로기판은 다수의 구동소자를 구비하는데, 상기 구동소자는 원칩화 회로기술에 의해 설계된 반도체 칩으로서, 상기 디스플레이 패널(110)의 박막 트랜지스터를 구동하기 위한 게이트 구동신호와 데이터 구동신호를 일괄적으로 상기 테이프 배선기판(130), (160)에 각각 실장된 반도체칩(140), (170)으로 각각 제공하게 된다.

상기 테이프 배선기판(150)은 상기 게이트 인쇄회로기판(121)과 상기 디스플레이 패널(110)을 전기적으로 연결시켜 주기 위한 다수의 게이트 테이프 배선기판 (130)과, 상기 소오스 인쇄회로기판(125)과 상기 디스플레이 패널(110)을 전기적으로 연결시켜 주기 위한 다수의 소오스 테이프 배선기판(160)을 구비한다. 상기 게이트 테이프 배선기판(130) 각각에는 게이트 구동을 위한 반도체 칩(140)이 실장되어, 상기 게이트 인쇄회로기판(121)으로부터 게이트 구동신호가 제공된다. 상기 반도체 칩(140)은 상기 게이트 구동신호를 입력하여 게이트 라인을 통해 상기 디스플레이 패널(110)의 박막 트랜지스터로 제공한다.

상기 소오스 테이프 배선기판(160)은 도 5를 참조하면, 칩실장부(200a)를 구비하며, 상기 칩실장부(200a)에는 반도체 칩(170)이 실장된다. 상기 칩실장부(200a)에는 다수의 콘택패드(260, 270, 280)가 배열되어 상기 반도체칩(170)의 범퍼와 전기적으로 연결되어진다. 상기 콘택패드(260)는 입력 콘택패드로서 상기 소오스 인쇄회로기판(125)로부터 데이터 구동신호가 제공된다. 상기 콘택패드(270)는 입력 콘택패드로서, 상기 소오스 인쇄회로기판(125)으로부터 전원신호, 예를 들어 전원전압(Vdd) 또는 접지전압(Vss)이 제공된다. 상기 콘택패드(280)는 출력 콘택패드로서, 상기 반도체 칩(170)으로부터 상기 디스플레이 패널(110)을 구동시켜 주는 각종 신호를 상기 디스플레이 패널(110)로 제공한다.

상기 소오스 테이프 배선기판(160)은 상기 소오스 인쇄회로기판(125)과 상기 칩실장부(200a)의 입력 콘택패드(260, 270)를 전기적으로 연결시켜 주는 다수의 입력 배선라인(210), (220)과 상기 디스플레이 패널(100)과 상기 칩실장부(200a)의 출력 콘택패드(280)를 전기적으로 연결시켜 주는 다수의 출력 배선라인(290)을 구비한다. 상기 입력 배선라인(210), (220)과 출력 배선라인(290)은 보호막, 예를 들 어 솔더 레지스트(250)에 의해 덮혀져 보호되는데, 상기 입력 배선라인(210, 220)중 상기 소오스 인쇄회로기판(125)에 인접한 부분은 상기 소오스 인쇄회로기판(125)의 패드(도면상에 도시되지 않음)와의 전기적인 접속을 위하여 노출되고, 상기 출력 배선라인(290)중 상기 디스플레이 패널(210)과 인접한 부분은 상기 디스플레이 패널(110)의 패드(도면상에는 도시되지 않음)와의 전기적인 접속을 위하여 노출되어진다.

상기 게이트 테이프 배선기판(130)과 상기 소오스 테이프 배선기판(160)은 테이프 캐리어 패키지(TCP, tape carrier package) 또는 칩온필름(COF, chip on film) 등과 같이 베이스 필름상에 배선라인이 형성된 플렉서블 회로기판(FPC, flexible printed circuit board) 등이 사용될 수 있다. 상기 게이트 테이프 배선기판(130)과 상기 소오스 테이프 배선기판(160)은 베이스 필름에 형성된 배선라인들을 반도체 칩상에 미리 형성된 범프와 일괄적으로 접합시키는 탭(TAB, tape automated bonding) 기술이 적용되는 배선기판을 포함한다. 상기 테이프 배선기판은 예시적인 것으로서, 반드시 여기에 한정되는 것은 아니다.

도 6은 본 발명의 소오스 테이프 배선기판의 일부분을 확대 도시한 평면도이다. 도 6에는 소오스 테이프 배선기판에 배열되는 입력 배선라인중 데이터신호를 전달하는 데이터 배선라인을 한정하여 도시한 것이다. 도 6을 참조하면, 소오스 테이프 배선기판(160)은 베이스 필름(200)상에 배열되는 입력 배선라인(210)을 구비한다. 상기 베이스 필름(200)은 폴리이미드 등과 같은 절연성 필름을 포함한다. 베이스 필름(200)은 상기 반도체칩(170)이 실장되는 칩실장부(200a)를 구비하며, 상기 칩실장부(200a)를 제외한 베이스 필름상에 상기 입력배선라인(210)을 보호하기 위한 보호막(250)이 형성된다. 상기 보호막(250)으로 솔더 레지스트가 도포된다.

상기 입력 배선라인(210)은 다수의 데이터 배선라인 쌍(211, 212, 213)을 구비하는데, 상기 다수의 데이터 배선라인 쌍(211, 212, 213) 각각은 하나의 데이터신호(D1), (D2), (D3)를 서로 반대의 위상을 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))으로 분리시켜 전송하기 위하여 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)을 구비한다. 상기 각 데이터 배선라인 쌍(211, 212, 213)의 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)은 연결셀(211c, 212c, 213c)에 의해 연결되어 통합된 데이터신호(D1, D2, D3)를 각각 상기 칩 실장부(200a)에 실장된 반도체 칩(170)으로 제공하게 된다.

상기 각 데이터 배선라인 쌍(211, 212, 213)의 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)은 서로 제1간격(P21)을 두고 나란하게 배열되는 제1부분(210a)과, 서로 제2간격(P22)을 두고 나란하게 배열되는 제2부분(210b)과, 제1부분(210a)과 제2부분(210b)을 연결시켜 주는 제3부분(210c)과, 상기 소오스 인쇄회로기판(125)의 패드와 전기적으로 접속되는 제4부분(210d)을 구비한다. 또한, 상기 각 데이터 배선라인 쌍(211), (212), (213)은 상기 연결셀(211c, 212c, 213c)과 상기 입력패드(261, 262, 263)를 연결하는 제5부분(210e)을 더 포함한다. 본 발명에서는 상기 각 데이터 배선라인 쌍(211, 212, 213)이 서로 일정간격을 두고 배열되는 것을 예시하였으나, 제1부분간의 간격(P21) 및 제2부분간의 간격(P22)은 일정한 반면에 제3부분간의 간격과 제4부분간의 간격은 점진적으로 증가 또는 감소하는 등 다양하게 배열될 수 있다. 또한, 각 배선라인의 폭이 모두 동일하게 예시되었으나, 상기 소오스 인쇄회로기판(125)에 인접할수록 그의 폭이 증가할 수도 있다.

상기 데이터 배선라인 쌍(211, 212, 213)의 제1부분(210a)은 상기 서로 반대의 위상을 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))을 통합된 단일의 각 데이터신호(D1, D2, D3)로 제공하기 위해 각각의 연결셀(211c, 212c, 213c)에 의해 연결되어진다. 상기 제5부분(210e)은 상기 연결셀(211c, 212c, 213c)에 연결되어, 각 데이터신호(D1, D2, D3)는 상기 입력패드(261, 262, 263)를 통해 상기 반도체 칩(170)으로 제공된다. 상기 연결셀(211c, 212c, 213c)은 콘트롤셀로서, 상기 서로 반대의 위상을 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))을 단일의 데이터신호(D1, D2, D3)로 통합시켜주는 역할을 한다.

상기 각 데이터 배선라인 쌍(211, 212, 213)의 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)의 상기 제2부분(210b)과 제3부분(210c)은 상기 보호막(250)에 의해 덮혀지고, 상기 제4부분(210d)은 상기 보호막(250)이 형성되지 않고 노출되어 있다. 상기 제1부분(210a)은 부분적으로 상기 보호막(250)에 의해 덮혀지는데, 상기 보호막(250) 하부에 배열되는 상기 각 데이터 배선라인 쌍(211, 212, 213)의 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)의 제1부분(210a)은 제1간격(P21)을 두고 떨어져 배열된다. 이는 각 데이터 배선라인 쌍(211, 212, 213)의 제1 및 제2배선라인사이에 연결셀(211c, 212c, 213c)이 배열되므로, 이를 고려하여 상기 제1간격(P21)만큼 유지시켜 주는 것이 바람직하다. 각 배선라인 쌍(211, 212, 213)의 상기 제2부분(210b)은 상기 제1간격(P21)보다 작은 제2간격(P22)을 두고 배열되는데, 이는 이웃하는 배선라인쌍간의 EMI 현상을 감소시켜 주기 위함이다.

이에 대하여 좀더 구체적으로 설명하면, 다수의 데이타 배선라인 쌍(211, 212, 213)중 서로 인접하게 배열되는 제1데이타 배선라인 쌍(211)과 제2데이타 배선라인 쌍(212)을 예를 들어 설명한다. 제1데이타 배선라인 쌍(211)은 정극성의 제1데이터신호(D1(+))를 전달하기 위한 제1배선라인(211a)과 부극성의 제1데이타신호(D1(-))를 전달하기 위한 제2배선라인(211b)으로 구성된다. 상기 제2데이타 배선라인 쌍(212)은 정극성의 제2데이타신호(D2(+))를 전달하기 위한 제1배선라인(212a)과 부극성의 제2데이타신호(D(-))를 전달하기 위한 제2배선라인(212b)으로 구성된다. 상기 제1 및 제2배선라인(211a, 211b) 및 (212a, 212b)의 제1부분(210a)간의 제1간격(P21)은 상기 제2부분(210b)간의 제2간격(P22)보다 크다. 상기 제3부분(210c)간의 간격은 상기 연결셀(211c, 212c, 213c)가 배열되는 칩 실장부(200a)에서 멀어질수록, 즉 제1부분(210a)에서 제2부분(210b)으로 갈수록 점차적으로 감소하게 된다.

또한, 서로 인접하게 배열되는 상기 제1데이타 배선라인 쌍(211)의 제2배선라인(211b)과 상기 제2데이타 배선라인 쌍(212)의 제1배선라인(212a)의 제1부분(210a)의 제3간격(P23)은 제2부분(210b)의 제4간격(P24)보다 작다. 상기 제3부분(210c)간의 간격은 상기 연결셀(211c, 212c, 213c)가 배열되는 칩 실장부(200a)에 서 멀어질수록, 즉 제1부분(210a)에서 제2부분(210b)으로 갈수록 점차적으로 증가하게 된다. 상기 제1데이타 배선라인 쌍(211)과 제2데이타 배선라인 쌍(212)에서 제1간격(P21)은 제3간격(P23)보다 크며, 상기 제2간격(P22)은 제4간격(P24)보다 작은 것이 바람직하다.

상기 제1부분(210a)의 길이는 테이프 배선기판의 디자인룰 등에 따라 결정되는데, 상기 서로 이웃하는 배선라인쌍의 EMI를 감소시켜 주기 위해서는 가능한 짧은 것이 바람직하다. 이때, 상기 보호막(250) 하부에 배치되는 상기 제1부분(210a)의 길이 즉, 제3부분(210c)과 칩실장부(200a)사이의 간격(d21)은 적어도 솔더 레지스트의 도포시 발생할 수 있는 공정오차이상이어야 한다. 상기 각 배선라인쌍(211, 212, 213)이 제3부분(210c)이 시작되는 부분에서 각진 형태를 갖게 되는데, 상기 각진부분은 외부환경에 취약한 부분으로 외부에 노출되는 경우 쇼트 등을 유발하게 된다. 그러므로, 상기 각진 부분이 노출되지 않도록 제1부분(210a)이 상기 칩실장부(200a)로부터 일정거리를 갖는 것이 바람직한다. 이때, 상기 길이(d21)는 적어도 상기 솔더 레지스트(250)의 도포시 발생할 수 있는 솔더 레지스트의 도포공차 이상어야 한다. 상기 길이(d21)는 적어도 200㎛ 이상인 것이 바람직하다. 또한, 상기 제1부분(210a)과 제2부분(210b)간의 간격(d22)은 제3부분(210c)이 급하게 감소하는 것보다는 완만하게 감소하는 것이 각진 부분에서의 쇼트 등과 같은 불량을 방지할 수 있으므로, 1000㎛ 이상인 것이 바람직하다.

따라서, 상기 데이터 배선라인(210)을 구비한 소오스 테이프 배선기판(160)에서는, 상기 소오스 인쇄회로기판(125)로부터 서로 반대 위상차를 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))는 각 배선라인쌍(211, 212, 213)의 제1 및 제2배선라인(211a, 211b), (212a, 212b), (213a, 213b)을 통해 전달된다. 상기 서로 반대 위상차를 갖는 데이터신호 쌍(D1(+), D1(-)), (D2(+), D2(-)), (D3(+), (D3(-))은 상기 연결셀(211c, 212c, 213c)를 통해 단일의 데이터신호(D1, D2, D3)으로 통합되어 칩실장부(200a)내의 입력패드(261, 262, 263)을 통해 반도체 칩(170)으로 제공된다. 이때, 각 배선라인쌍(211, 212, 213)은 EMI에 대한 영향을 감소시킬 있도록 배열되므로, 각 데이터신호의 EMI 에 대한 영향은 감소된다.

도 6에 도시된 배선라인 구조는 데이터 배선라인에만 적용되는 것이 아니라, 동일한 신호를 서로 다른 위상을 갖는 신호쌍으로 분리시켜 전송하는 배선라인에는 모두 적용가능하다.

도 7은 본 발명의 실시예에 따른 소오스 테이프 배선기판의 확대 평면도를 도시한 것이다. 도 7은 소오스 테이프 배선기판(160)의 입력 배선라인(210, 220)중 전원신호를 전달하는 전원 배선라인(220)에 대한 평면도이다. 도 7을 참조하면, 베이스 필름(200)상에 전원 배선라인(220)이 배열되며, 보호막(250)으로 덮혀져 보호되어진다. 상기 전원 배선라인(220)은 상기 소오스 인쇄회로기판(125)과 전기적으로 콘택되는 제1부분(221)과, 바디부인 제2부분(222) 및 동일한 전원신호를 칩실장부(200a)내에 배열된 다수의 입력패드(271, 272, 273)로 제공하기 위한 다수의 제3부분(223, 224, 225)을 포함한다. 상기 제1부분(221)은 솔더 레지스트(250)에 의해 덮혀지지 않고, 상기 소오스 인쇄회로기판(125)과 전기적으로 콘택되어 상기 전원신호, 예를 들어 전원전압(vdd) 또는 접지전압(Vss)이 제공된다. 상기 제3부분(223, 224, 225)는 서브 전원라인으로 작용한다.

상기 제2부분(222)은 전원 배선라인(220)의 바디부로서, 전원배선라인(220)이 종래의 다수의 서브 전원라인으로 구성되는 대신 사각형의 디멘죤을 가지므로, 라인저항을 감소시키고 EMI를 감소시키게 된다. 상기 제3부분(223, 224, 225)은 제2부분(222)으로부터 연장형성되는 라인형태를 갖는다. 상기 제2부분(222)으로부터 라인형태로 연장된 다수의 제3부분(223), (224), (225)은 다수의 입력패드(271, 272, 273)에 각각 연결되어, 전원전압(Vdd) 또는 접지전압(Vss)을 상기 칩실장부(200a)에 실장된 반도체칩(170)으로 제공한다.

전원 배선라인에서의 라인저항을 감소시키기 위하여, 상기 제2부분(222)의 면적은 가능한 크게 형성되고, 상기 제2부분으로부터 연장되는 상기 제3부분(223, 224, 225)의 길이는 가능한 짧게 형성되는 것이 바람직하다. 따라서, 상기 보호막(250) 하부에 배치되는 상기 제2부분(222)의 길이 즉, 상기 칩실장부(200a)로부터 상기 제2부분(222)까지의 거리(d23)는 가능한 짧게 형성됨이 바람직하다.

이때, 상기 거리(d23)는 보호막(250)으로 사용되는 솔더 레지스트의 도포시 발생되는 공정오차만큼은 적어도 유지되어야 한다. 바람직하게 상기 거리(d23)는 적어도 200㎛ 이상되는 것이 바람직하다. 이는 상기 제2부분(222)으로부터 제3부분(223, 224, 225)이 연장되는 부분이 취약하기 때문에, 보호막(250)에 의해 덮혀져 보호되어야 하기 때문이다.

또한, 전원 배선라인(220)에서 EMI가 발생되는 것을 방지하기 위하여 상기 전원 배선라인(200)의 제2부분(222)에 적어도 하나이상의 홀(226)을 구비한다. 상기 홀(226)의 크기 및 수는 전원 배선라인의 제2부분(222)의 크기에 따라 변하며, 상기 홀(226)은 규칙적으로 또는 불규칙적으로 배열되어도 관계없다. 상기 홀(226)은 EMI 차단효과를 갖기 위해서는 메쉬형태를 갖는 것이 바람직하므로, 상기 전원배선라인(220)의 제2부분(222)을 매쉬형태로 패터닝한다.

상기 소오스 테이프 배선기판(160)에서는, 상기 소오스 인쇄회로기판(125)으로부터 소정의 전원신호, 예를 들어 전원전압(Vdd) 또는 접지전압(Vss)이 제공되면, 전원 배선라인(220)의 제3부분(223, 224, 225)을 통해 상기 입력패드(271, 272, 273)을 통해 칩실장부(200a)의 반도체 칩(170)으로 동일한 레벨을 갖는 전원신호를 각각 제공하게 된다.

본 발명의 실시예에서는 상기 전원 배선라인(220)의 제2부분(222)이 사각형의 구조를 갖는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 다양한 형태를 가질 수 있다. 또한, 도 7에 도시된 전원 배선라인(220)의 구조는 하나의 신호를 입력하여 다수 개의 동일한 신호를 제공하는 입력배선라인에는 모두 적용가능하다.

도 8은 본 발명의 실시예에 따른 소오스 테이프 배선기판의 확대 평면도를 도시한 것이다. 도 8에는 소오스 테이프 배선기판중 더미 배선패턴과 더미패턴에 인접하게 배열되는 입력배선라인들에 한정하여 개략적으로 도시한 것이다. 도 8을 참조하면, 소오스 테이프 배선기판(160)은 다수의 배선라인(230)이 배열되어 높은 패턴밀도를 갖는 부분과 패턴밀도가 낮은 부분이 존재하게 되는데, 패턴밀도가 낮은 부분에는 더미 배선패턴(240)이 배열된다. 상기 더미배선패턴(240)은 인접하게 배열되는 상기 입력배선라인(230)과의 EMI 가 발생되는 것을 방지하기 위하여 홀(241)을 구비한다.

상기 홀(241)은 적어도 하나이상 배열되며, 상기 홀(241)의 크기 및 수는 더미 배선패턴(240)의 크기에 따라 변하며, 상기 홀(241)은 규칙적으로 또는 불규칙적으로 배열되어도 관계없다. 상기 홀(241)이 메쉬형태를 갖도록 상기 더미 배선패턴(240)이 패터닝되는 것이 바람직하다. 따라서, 종래의 더미 배선패턴(20)은 스트라이프형태의 홀(21)을 구비하게 되면 홀(21)사이의 부분이 상기 더미 배선패턴(20)에 인접한 배선라인(15)의 길이방향과 동일한 방향으로 연장되는 라인형태를 갖게 되어 EMI 가 발생되는데, 본 발명에서는 메쉬형태로 홀을 형성하여 주므로, 더미배선패턴(240)이 인접한 입력신호배선(230)의 길이방향으로 동일한 방향으로 연장되는 라인형태가 아닌 메쉬형태를 갖게 되어 인접한 입력신호배선(230)과의 EMI 발생을 방지하게 된다.

도 9a 는 종래의 도 1, 도 2 및 도 3에 도시된 배선라인을 구비하는 테이프 배선기판에서 측정된 EMI 데이터를 도시한 것이고, 도 9b는 본 발명의 도 6, 도 7 및 도 8에 도시된 배선라인을 구비하는 테이프 배선기판에서 측정된 EMI 데이터를 도시한 것이다. 도 9a 및 도 9b를 참조하면, 종래의 테이프 배선기판은 "A"로 표시된 바와 같이 특정 주파수대에서 노이즈가 검출되는 반면, 본 발명의 개선된 EMI 패턴을 갖는 테이프 배선기판에서는 특정 주파수대에서 노이주가 검출되지 않음을 알 수 있다. 도 9a 및 도 9b에서, "1"은 디스플레이 패널 어셈블리에서 요구되는 EMI 허용치를 나타내고, "2"는 디스플레이 패널 어셈블리에서 정해진 EMI 규격을 나타낸다.

본 발명의 실시예에서는 소오스 테이프 배선기판에서 소오스 인쇄회로기판과 칩실장부에 실장되는 반도체 칩간의 신호전달을 위한 입력배선라인에 한정하여 설명하였으나, 소오스 테이프 배선기판에서 상기 반도체 칩과 디스플레이 패널간에 신호전달을 위한 출력배선라인이나 게이트 테이프 배선기판의 배선라인 등에 적용가능하나, 반드시 이에 한정되는 것은 아니다. 또한, 본 발명에서는 전원 배선라인의 바디부와 더미배선패턴에 홀을 형성하는 것을 예시하였으나, 일정이상의 크기를 갖는 다른 배선라인에도 홀을 형성하여 EMI를 차단하는 것이 가능하다.

이상에서 자세히 설명한 바와 같이, 본 발명의 EMI 가 개선된 배선을 갖는 테이프 배선기판에 따르면, 동일신호가 쌍으로 제공되는 배선라인쌍을 칩실장부에 인접한 부분보다 떨어진 부분에서 좁은 간격으로 배열되도록하므로, 이웃하는 배선라인쌍과의 EMI를 방지할 수 있다. 또한, 동일신호가 제공되는 배선라인, 예를 들어 전원전압 배선라인 또는 접지전압 배선라인의 경우에는 칩실장부에 인접하는 부분에서 서브 전원라인으로 분리시켜 줌으로써, EMI 현상을 방지할 수 있다.

또한, 큰 면적을 차지하는 더미배선라인의 경우에는 상기 인접한 배선라인의 길이방향으로 홀을 형성하는 대신에 메쉬형태로 형성하여 인접한배선라인과의 EMI 현상을 개선할 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims

반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 및

상기 베이스 필름상에 배열되어, 상기 칩실장부의 상기 반도체 칩으로 서로 반대의 위상을 갖는 신호쌍을 각각 제공하는 제1배선라인과 제2배선라인을 구비하는 다수의 배선라인쌍을 포함하며,

상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 상기 칩실장부에 접하는 제1부분, 상기 칩실장부와 이격된 제2부분 및 상기 제1부분과 상기 제2부분사이의 제3부분으로 구분되되,

상기 각 배선라인쌍의 상기 제1배선라인과 상기 제2배선라인은 상기 제1부분사이의 제1간격이 상기 제2부분사이의 제2간격보다 크게 되도록 배열되는 것을 특징으로 하는 테이프 배선기판.
제1항에 있어서, 서로 이웃하는 배선라인 쌍의 상기 제1배선라인들과 상기 제2배선라인들중 서로 인접하는 배열되는 배선라인들은 상기 제1부분에서의 제3간격이 상기 제2부분에서의 제4간격보다 작게 되도록 배열되는 것을 특징으로 하는 테이프 배선기판.
제2항에 있어서, 상기 서로 이웃하는 배선라인 쌍의 서로 인접하게 배열되는 상기 배선라인들의 상기 제1부분에서의 상기 제3간격은 상기 각 배선라인쌍의 상기 제1부분에서의 상기 제1간격보다 작으며, 상기 제2부분에서의 상기 제4간격은 상기 제2간격보다 크게 되도록 배열되는 것을 특징으로 하는 테이프 배선기판.
제3항에 있어서, 상기 각 배선라인 쌍의 상기 제3부분에서의 간격은 상기 칩실장부에서 멀어질수록 점진적으로 감소하고, 상기 서로 이웃하는 배선라인 쌍의 서로 인접하게 배열되는 상기 배선라인들의 상기 제3부분에서의 간격은 상기 칩실장부에서 멀어질수록 점진적으로 증가하도록 배열되는 것을 특징으로 하는 테이프 배선기판.
제1항에 있어서, 상기 다수의 배선라인 쌍을 보호하기 위하여 상기 베이스 필름상에 형성된 보호막을 더 포함하는 것을 특징으로 하는 테이프 배선기판.
제5항에 있어서, 상기 보호막은 상기 각 배선라인 쌍의 상기 제1부분이 상기 칩실장부로부터 일정길이만큼 덮혀지도록 형성되는 것을 특징으로 하는 테이프 배선기판.
제6항에 있어서, 상기 보호막에 의해 덮혀지는 상기 제1부분의 길이는 적어도 상기 보호막의 도포공차이상인 것을 특징으로 하는 테이프 배선기판.
제7항에 있어서, 상기 보호막에 의해 덮혀지는 상기 제1부분의 상기 길이는 적어도 200㎛ 이상인 것을 특징으로 하는 테이프 배선기판.
제5항에 있어서, 상기 보호막은 솔더 레지스트인 것을 특징으로 하는 테이프 배선기판.
제1항에 있어서, 상기 배선라인 쌍은 데이터 신호라인 쌍인 것을 특징으로 하는 테이프 배선기판.
반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름; 및

상기 베이스 필름상에 배열되고, 외부로부터 하나의 신호를 입력하고, 상기 신호와 동일한 복수의 신호를 상기 칩실장부의 상기 반도체 칩으로 제공하는 다수의 배선라인을 포함하되,

상기 각 배선라인은 상기 하나의 신호가 제공되는 바디부와, 상기 바디부로부터 상기 칩실장부로 연장되어 상기 복수개의 신호를 각각 상기 반도체 칩으로 제공하는 복수의 서브 배선라인을 구비하는 것을 특징으로 하는 테이프 배선기판.
제11항에 있어서, 상기 다수의 배선라인을 보호하기 위하여 상기 베이스 필름상에 형성된 보호막을 더 포함하는 것을 특징으로 하는 테이프 배선기판.
제12항에 있어서, 상기 보호막은 상기 복수의 서브 배선라인이 상기 칩실장 부로부터 일정길이만큼 덮혀지도록 형성되는 것을 특징으로 하는 테이프 배선기판.
제13항에 있어서, 상기 보호막에 의해 덮혀지는 상기 서브 배선라인의 길이는 적어도 상기 보호막의 도포공차이상인 것을 특징으로 하는 테이프 배선기판.
제14항에 있어서, 상기 보호막에 의해 덮혀지는 상기 서브 배선라인의 상기 길이는 적어도 200㎛ 이상인 것을 특징으로 하는 테이프 배선기판.
제12항에 있어서, 상기 보호막은 솔더 레지스트인 것을 특징으로 하는 테이프 배선기판.
제11항에 있어서, 상기 각 배선라인은 상기 바디부에 적어도 하나이상의 홀을 구비하는 것을 특징으로 하는 테이프 배선기판.
제17항에 있어서, 상기 홀은 메쉬형태를 갖는 것을 특징으로 하는 테이프 배선기판.
제11항에 있어서, 상기 배선라인은 접지전압 또는 전원전압을 전달하기 위한 전원 신호라인인 것을 특징으로 하는 테이프 배선기판.
반도체 칩이 실장되는 칩실장부를 구비하는 베이스 필름;

상기 베이스 필름상에 배열되어, 상기 칩실장부의 상기 반도체 칩으로 소정의 신호를 제공하는 다수의 배선라인; 및

상기 다수의 배선라인에 인접하게 배열되는 더미 배선패턴을 포함하며,

상기 더미 배선패턴은 메쉬형태로 배열되는 다수의 홀을 구비하는 것을 특징으로 하는 테이프 배선기판.