JP5119981B2 - モールドパッケージ - Google Patents
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Description
図1は、本発明の第1実施形態に係るモールドパッケージS1の概略断面構成を示す図である。
図7は、本発明の第2実施形態に係るモールドパッケージの要部を示す概略平面図である。この平面は、ヒートシンク10の一面上から見たものである。
図8は、上記図1に示したモールドパッケージS1における隣り合うアイランド部21の間およびその周辺部を拡大して示す概略断面図である。図8では、隣り合う左右のアイランド部21、21の下に位置する絶縁層30の外周端部が、ヒートシンク10の一面に接している。
図10は、本発明の第4実施形態に係るモールドパッケージの要部の概略断面構成を示す図である。本実施形態は、上記第4実施形態と同様の技術思想に基づくものであるが、一部変形したものである。この変形部分を中心に述べる。
図11は、本発明の第5実施形態に係るモールドパッケージの要部の概略断面構成を示す図である。
なお、リードフレームは、ヒートシンクの一面上に、分離した複数個のものが平面的に配置されていればよく、その形状、数、配置形態などは、上記実施形態に限定されるものではない。
10 ヒートシンク
20 リードフレーム素材
21 リードフレームのアイランド部
22 リードフレームのリード部
30 絶縁層
40 樹脂
Claims (2)
- ヒートシンク(10)の一面上に、分離した複数個のリードフレーム(21、22)を平面的に配置して搭載するとともに、前記ヒートシンク(10)と個々の前記リードフレーム(21、22)との間に電気的に絶縁性を有する絶縁層(30)を介在させ、前記ヒートシンク(10)の一面上に位置する個々の前記リードフレーム(21、22)を樹脂(40)で封止してなるモールドパッケージにおいて、
前記ヒートシンク(10)の一面上にて個々の前記リードフレーム(21、22)の間では、前記絶縁層(30)が除去されることにより、前記樹脂(40)が前記ヒートシンク(10)の一面に直接接触した状態となっており、
前記ヒートシンク(10)の一面上にて隣り合う前記リードフレーム(21、22)の下に位置する前記絶縁層(30)同士は、分離されており、
個々の前記リードフレーム(21、22)における前記ヒートシンク(10)の一面に対向する面の外周端部は、前記ヒートシンク(10)の一面から離れており、
このリードフレーム(21、22)における前記面の離れた部位の形状に倣って、個々の前記リードフレーム(21、22)の下に位置する前記絶縁層(30)の外周端部も、前記ヒートシンク(10)の一面から離れていることを特徴とするモールドパッケージ。 - ヒートシンク(10)の一面上に、分離した複数個のリードフレーム(21、22)を平面的に配置して搭載するとともに、前記ヒートシンク(10)と個々の前記リードフレーム(21、22)との間に電気的に絶縁性を有する絶縁層(30)を介在させ、前記ヒートシンク(10)の一面上に位置する個々の前記リードフレーム(21、22)を樹脂(40)で封止してなるモールドパッケージにおいて、
前記ヒートシンク(10)の一面上にて個々の前記リードフレーム(21、22)の間では、前記絶縁層(30)が除去されることにより、前記樹脂(40)が前記ヒートシンク(10)の一面に直接接触した状態となっており、
前記ヒートシンク(10)の一面上にて隣り合う前記リードフレーム(21、22)の下に位置する前記絶縁層(30)同士は、分離されており、
前記ヒートシンク(10)の一面のうち個々の前記リードフレーム(21、22)の下に位置する前記絶縁層(30)の外周端部に対向する部位は、当該絶縁層(30)の外周端部から離れる方向に凹んでいることを特徴とするモールドパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008053035A JP5119981B2 (ja) | 2008-03-04 | 2008-03-04 | モールドパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008053035A JP5119981B2 (ja) | 2008-03-04 | 2008-03-04 | モールドパッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009212269A JP2009212269A (ja) | 2009-09-17 |
JP5119981B2 true JP5119981B2 (ja) | 2013-01-16 |
Family
ID=41185139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008053035A Expired - Fee Related JP5119981B2 (ja) | 2008-03-04 | 2008-03-04 | モールドパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5119981B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5565175B2 (ja) * | 2010-08-02 | 2014-08-06 | 株式会社デンソー | 半導体装置および半導体装置の製造方法 |
JP2012209469A (ja) * | 2011-03-30 | 2012-10-25 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2014207430A (ja) | 2013-03-21 | 2014-10-30 | ローム株式会社 | 半導体装置 |
JP6339085B2 (ja) | 2013-09-11 | 2018-06-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP6660412B2 (ja) * | 2018-03-01 | 2020-03-11 | ローム株式会社 | 半導体装置 |
CN114008771A (zh) * | 2019-07-02 | 2022-02-01 | 三菱电机株式会社 | 功率模块及其制造方法 |
WO2023053874A1 (ja) * | 2021-09-30 | 2023-04-06 | ローム株式会社 | 半導体装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5216976A (en) * | 1975-07-30 | 1977-02-08 | Hitachi Ltd | Method of manufacturing semiconductor unit |
JPS60110145A (ja) * | 1983-11-18 | 1985-06-15 | Matsushita Electronics Corp | 樹脂封止型半導体装置 |
JPH0195751U (ja) * | 1987-12-17 | 1989-06-26 | ||
JPH04133459A (ja) * | 1990-09-26 | 1992-05-07 | Nec Corp | リードフレーム |
JPH07263487A (ja) * | 1994-03-17 | 1995-10-13 | Toshiba Corp | 半導体装置の製造方法 |
JPH0837276A (ja) * | 1994-07-25 | 1996-02-06 | Mitsui High Tec Inc | 半導体装置用複合リ−ドフレームの製造方法 |
JP2820645B2 (ja) * | 1994-08-30 | 1998-11-05 | アナム インダストリアル カンパニー インコーポレーティド | 半導体リードフレーム |
JP3089384B2 (ja) * | 1994-11-01 | 2000-09-18 | 株式会社三井ハイテック | 集積回路素子搭載用基板 |
JPH08236679A (ja) * | 1995-02-28 | 1996-09-13 | Hitachi Cable Ltd | 半導体装置用リードフレーム |
JPH08236677A (ja) * | 1995-03-01 | 1996-09-13 | Matsushita Electric Ind Co Ltd | Icパッケージ |
JP3173328B2 (ja) * | 1995-06-16 | 2001-06-04 | 日立電線株式会社 | 半導体装置用リードフレーム |
JP2735532B2 (ja) * | 1995-09-28 | 1998-04-02 | 九州日本電気株式会社 | 半導体装置およびその製造方法 |
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-
2008
- 2008-03-04 JP JP2008053035A patent/JP5119981B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009212269A (ja) | 2009-09-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100524 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111116 |
|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 3 |
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