JP5556007B2 - 電子装置 - Google Patents
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Description
電子部品(20、50)は、基板(10)の一面のうち応力緩和層(60)の内周側にて応力緩和層(60)と離れて配置されており、
基板(10)の一面は矩形をなし、この一面における少なくとも四隅部に、応力緩和層(60)が設けられており、
基板(10)の一面のうち応力緩和層(60)の内周側では、モールド樹脂(30)と基板(10)の一面との密着性を確保するプライマーよりなる被膜が設けられ、この被膜を介してモールド樹脂(30)との密着がなされており、
応力緩和層(60)は、被膜よりも厚いものであって被膜よりも基板(10)の一面上に高く突出しており、
さらに、応力緩和層(60)の外周端部を含む全体が、モールド樹脂(30)により封止されており、
基板(10)の外側に金属製のリード(40)が配置されており、
基板(10)の一面の周辺部とリード(40)とは電子部品としてのボンディングワイヤ(50)により接続されており、
ボンディングワイヤ(50)とともにボンディングワイヤ(50)とリード(40)との接続部が、モールド樹脂(30)により封止されており、
基板(10)の一面の周辺部において、基板(10)とボンディングワイヤ(50)との接続部は、応力緩和層(60)の内周側に位置しており、ボンディングワイヤ(50)は応力緩和層(60)を跨ぐことにより応力緩和層(60)と離れており、
基板(10)は、回路基板(11)とヒートシンク(12)とが接着剤(13)を介して接着されてなる積層体として構成されたものであり、
基板(10)の一面は、回路基板(11)における電子部品(20、50)が搭載されている部品搭載面としての一面であり、
基板(10)の他面は、ヒートシンク(12)の放熱面であり、
応力緩和層(60)は、回路基板(11)の一面に連続する回路基板の側面に付着しないように、回路基板(11)の一面の周辺部にて回路基板(11)一面のみに配置されていることを特徴としている。
図1は、本発明の第1実施形態に係る電子装置を示す図であり、(a)は一部を切り欠きした概略平面図、(b)は概略断面図である。
図2は、本発明の第2実施形態に係る電子装置の要部の概略平面構成を示す図である。ここでは、上記第1実施形態との相違点を中心に述べる。
図3は、本発明の第3実施形態に係る電子装置の要部を示す図であり、(a)は本実施形態の第1の例を示す概略斜視図、(b)は本実施形態の第2の例を示す概略斜視図であり、(a)、(b)では回路基板11と応力緩和層60との組み付け前の状態を示している。ここでは、上記第1実施形態との相違点を中心に述べる。
図4は、本発明の第4実施形態に係る電子装置を示す図であり、(a)は概略平面図、(b)は(a)中の応力緩和層60の単体斜視図である。なお、図4(a)では、回路基板11の部品搭載面上に設けられている応力緩和層60の全数ではなく、一部を省略してあり、また、モールド樹脂は省略してある。
なお、上記第1実施形態では、基板10の一面である回路基板11の部品搭載面のうち応力緩和層60の内周側の部位には、モールド樹脂30と回路基板11との密着性を確保するプライマーよりなる被膜が設けられていたが、当該被膜は省略してもよい。
11 回路基板
12 ヒートシンク
20 電子部品
30 モールド樹脂
50 ボンディングワイヤ
60 応力緩和層
Claims (1)
- 板状の基板(10)と、
前記基板(10)の一面に搭載された電子部品(20、50)と、
前記基板(10)の一面に設けられ、前記基板(10)の一面および前記電子部品(20、50)を被覆して封止するモールド樹脂(30)と、を備え、
前記基板(10)の他面は前記モールド樹脂(30)より露出する電子装置において、
前記基板(10)の一面の周辺部には、前記基板(10)よりも低弾性であり且つ前記基板(10)の一面よりも前記モールド樹脂(30)との密着性が大きい応力緩和層(60)が、前記基板(10)の一面より突出して設けられており、
前記基板(10)の一面の周辺部と前記モールド樹脂(30)とは、前記応力緩和層(60)を介して密着しており、
前記基板(10)の一面の周辺部に発生する熱応力が、前記応力緩和層(60)により緩和されるようになっており、
前記電子部品(20、50)は、前記基板(10)の一面のうち前記応力緩和層(60)の内周側にて前記応力緩和層(60)と離れて配置されており、
前記基板(10)の一面は矩形をなし、この一面における少なくとも四隅部に、前記応力緩和層(60)が設けられており、
前記基板(10)の一面のうち前記応力緩和層(60)の内周側では、前記モールド樹脂(30)と前記基板(10)の一面との密着性を確保するプライマーよりなる被膜が設けられ、この被膜を介して前記モールド樹脂(30)との密着がなされており、
前記応力緩和層(60)は、前記被膜よりも厚いものであって前記被膜よりも前記基板(10)の一面上に高く突出しており、
さらに、前記応力緩和層(60)の外周端部を含む全体が、前記モールド樹脂(30)により封止されており、
前記基板(10)の外側に金属製のリード(40)が配置されており、
前記基板(10)の一面の周辺部と前記リード(40)とは前記電子部品としてのボンディングワイヤ(50)により接続されており、
前記ボンディングワイヤ(50)とともに前記ボンディングワイヤ(50)と前記リード(40)との接続部が、前記モールド樹脂(30)により封止されており、
前記基板(10)の一面の周辺部において、前記基板(10)と前記ボンディングワイヤ(50)との接続部は、前記応力緩和層(60)の内周側に位置しており、前記ボンディングワイヤ(50)は前記応力緩和層(60)を跨ぐことにより前記応力緩和層(60)と離れており、
前記基板(10)は、回路基板(11)とヒートシンク(12)とが接着剤(13)を介して接着されてなる積層体として構成されたものであり、
前記基板(10)の一面は、前記回路基板(11)における前記電子部品(20、50)が搭載されている部品搭載面としての一面であり、
前記基板(10)の他面は、前記ヒートシンク(12)の放熱面であり、
前記応力緩和層(60)は、前記回路基板(11)の一面に連続する前記回路基板(11)の側面に付着しないように、前記回路基板(11)の一面の周辺部にて前記回路基板(11)一面のみに配置されていることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008316514A JP5556007B2 (ja) | 2008-12-12 | 2008-12-12 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008316514A JP5556007B2 (ja) | 2008-12-12 | 2008-12-12 | 電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010141158A JP2010141158A (ja) | 2010-06-24 |
JP5556007B2 true JP5556007B2 (ja) | 2014-07-23 |
Family
ID=42351022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008316514A Expired - Fee Related JP5556007B2 (ja) | 2008-12-12 | 2008-12-12 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5556007B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103250242B (zh) | 2010-11-25 | 2016-03-30 | 三菱电机株式会社 | 半导体装置以及半导体装置的制造方法 |
JP2015012160A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社デンソー | モールドパッケージおよびその製造方法 |
JP2015029055A (ja) * | 2013-06-28 | 2015-02-12 | 株式会社デンソー | 電子装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS606558B2 (ja) * | 1977-11-17 | 1985-02-19 | 三菱電機株式会社 | 電子部品の樹脂パツケ−ジ法 |
JPS6167246A (ja) * | 1984-09-10 | 1986-04-07 | Nec Corp | 混成集積回路装置 |
JP2579222Y2 (ja) * | 1993-10-15 | 1998-08-20 | サンケン電気株式会社 | 樹脂封止型回路装置 |
JPH09116050A (ja) * | 1995-10-24 | 1997-05-02 | Oki Electric Ind Co Ltd | 樹脂封止半導体装置 |
JP2002016193A (ja) * | 2000-06-30 | 2002-01-18 | Mitsumi Electric Co Ltd | パッケージ型半導体装置及びその製造方法 |
JP2002299523A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体パッケージ |
JP3811160B2 (ja) * | 2004-03-09 | 2006-08-16 | 株式会社東芝 | 半導体装置 |
JP4319591B2 (ja) * | 2004-07-15 | 2009-08-26 | 株式会社日立製作所 | 半導体パワーモジュール |
JP2009140966A (ja) * | 2007-12-03 | 2009-06-25 | Ars Denshi Kk | 半導体パッケージ及びその製造方法 |
-
2008
- 2008-12-12 JP JP2008316514A patent/JP5556007B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2010141158A (ja) | 2010-06-24 |
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