JP5111196B2 - 半導体装置 - Google Patents

Description

半導体装置に関し、特に、絶縁表面を有する基板上に形成された有機発光素子（ＯＬＥＤ：Organic Light Emitting Device）を有する発光装置に関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、発光装置、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、基板上にＴＦＴ（薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。
そのため、ポリシリコン膜を用いたＴＦＴからなる駆動回路を画素と同一の基板上に設け、各画素の制御を行うための開発が盛んに行われている。同一基板上に画素と駆動回路とを組み込んだアクティブマトリクス型表示装置は、製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られると予想される。

また、自発光型素子としてＯＬＥＤを有したアクティブマトリクス型発光装置（以下、単に発光装置と呼ぶ）の研究が活発化している。発光装置は有機発光装置（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。

ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。

ＯＬＥＤを用いた発光装置の一つの形態として、各画素毎に複数のＴＦＴを設け、ビデオ信号を順次書き込むことにより画像を表示するアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で、必須の素子となっている。

加えて、アクティブマトリクス駆動方式を実現する上で、ＯＬＥＤを用いた発光装置においては、ＴＦＴでＯＬＥＤに流す電流を制御するため、電界効果移動度の低い非晶質シリコンを用いたＴＦＴでは実現が困難であり、結晶構造を有する半導体膜、代表的にはポリシリコンを用いたＴＦＴをＯＬＥＤに接続するＴＦＴとして採用することが望ましい。

結晶構造を有する半導体膜、代表的にはポリシリコン膜でＴＦＴを形成し、同一基板上に画素と駆動回路とを組み込むことで、接続端子の数は激減し、額縁領域（画素部の周辺部分の領域）の面積も縮小させることもできる。

しかし、ポリシリコンを用いてＴＦＴを形成しても、その電気的特性は所詮、単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、従来のＴＦＴの電界効果移動度は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。

一般的に発光装置は、少なくとも、スイッチング素子として機能するＴＦＴと、ＯＬＥＤに電流を供給するＴＦＴとが、各画素に設けられている。スイッチング素子として機能するＴＦＴには低いオフ電流（Ｉ_off）が求められている一方、ＯＬＥＤに電流を供給するＴＦＴには、高い駆動能力（オン電流、Ｉ_on）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。
また、データ線側駆動回路のＴＦＴも、高い駆動能力（オン電流、Ｉ_on）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。

また、画面表示の駆動方法、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などの駆動方法によらず、ＯＬＥＤと電気的に接続され、且つ、ＯＬＥＤに電流を供給するＴＦＴのオン電流（Ｉ_on）で画素の輝度が決定されるため、全面白表示とした場合、オン電流が一定でなければ輝度にバラツキが生じてしまうという問題がある。例えば、発光時間によって輝度を調節する場合、６４階調の表示を行った場合、ＯＬＥＤと電気的に接続され、且つ、ＯＬＥＤに電流を供給するＴＦＴのオン電流がある基準値から１．５６％（＝１／６４）ばらつくと１階調ずれることになってしまう。

また、ＯＬＥＤを形成した場合において、ＥＬ層のパターニングのずれやＥＬ層の膜厚の不均一によって基板内バラツキが生じる場合があり、僅かながらも輝度のバラツキが生じている。

本発明は、上記問題点を鑑みてなされたものであり、各ＴＦＴの特性バラツキを低減し、輝度のバラツキを低減することを課題としている。また、ＴＦＴの特性バラツキに関係しないＯＬＥＤのバラツキをも低減し、輝度のバラツキを低減することも課題としている。

また、従来のアクティブマトリクス型の発光装置において、解像度を向上させようとすると画素部における保持容量のための電極及び保持容量用の配線、ＴＦＴ、及び各種配線等の配置により開口率が制限されるという問題が生じていた。
本発明は、画素部における開口率を向上させる画素構成を提供することも課題としている。

ＴＦＴの特性において、代表的な指標としてＶ−Ｉ特性グラフが知られている。このＶ−Ｉ特性グラフにおける立ちあがりが急峻なところ（立ちあがり点とも言う）でもっとも電流値が変化する。従って、ＯＬＥＤに供給する電流をＴＦＴで制御する場合、立ちあがり点がばらついてしまうと、ＯＬＥＤに電流を供給するＴＦＴの電流値が大きく変化してしまっていた。

なお、立ちあがり点での電圧値は、しきい値（Ｖｔｈ）と呼ばれ、ＴＦＴがオン状態に切り替わる電圧値である。また、一般的にはＶｔｈはゼロに近ければ近いほどよいとされており、Ｖｔｈの値が大きいと駆動電圧の増加、消費電力の増加を招くとされている。

ＴＦＴの電流値におけるバラツキには２種類あり、具体的には、電流値の単純なバラツキ３σと、ある個数のＴＦＴの集合における電流値の中央値（平均値）
に対するバラツキ（本明細書中ではこのバラツキを規格化したバラツキとも呼ぶ）とがある。

本発明者は、後者のバラツキが、ゲート電圧値（Ｖｇ）に強く依存する傾向があることを見出した。図３に様々なチャネル長（５μｍ、１０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、４００μｍ）のｐチャネル型ＴＦＴ（チャネル幅Ｗ＝８μｍ）におけるＶｇと規格化したバラツキとの関係を示す。また、図４に様々なチャネル長のｎチャネル型ＴＦＴ（チャネル幅Ｗ＝８μｍ）におけるＶｇと規格化したバラツキとの関係を示す。

以下に、ＴＦＴの実測値データを用いて本発明を詳細に説明する。

ＯＬＥＤに電流を供給するＴＦＴのチャネル長が長くなると、電流値が小さくなり単純なバラツキ３σは減少する。図１１は、Ｖｄを−７Ｖ、Ｖｇを−３．２５Ｖとし、チャネル幅を８μｍに固定して、チャネル長をそれぞれ５０μｍ、１００μｍ、２００μｍ、４００μｍとしたＴＦＴを作製し、それぞれのＴＦＴについて、オン電流のバラツキと、規格化したバラツキを測定したグラフである。
しかし、図１１に示すように、チャネル長を長くするだけでは電流値が減少するだけで、ある個数のＴＦＴの集合における電流値の中央値に対するバラツキ（規格化したバラツキ）は変化しない。

そこで、本発明は、従来よりもチャネル長を十倍以上もしくは数百倍とし、格段に高いゲート電圧値でオン状態となるようにＴＦＴを設計し、さらに外部から入力するゲート電圧を設定し、駆動させることでバラツキを低下させるものである。

ここで、Ｖｄを−７Ｖとし、チャネル幅を８μｍに固定して、チャネル長を５０μｍとしたＴＦＴは、Ｖｇを−３Ｖとしてオン電流のバラツキと、規格化したバラツキをそれぞれ測定した。以降、同様にして、チャネル長を１００μｍとしたＴＦＴは、Ｖｇを−３．７５Ｖとして測定し、チャネル長を２００μｍとしたＴＦＴは、Ｖｇを−３．７５Ｖとして測定し、チャネル長を４００μｍとしたＴＦＴは、Ｖｇを−５．７５Ｖとして測定した。これらの測定結果を示したのが図２である。

図２に示したように、格段にチャネル長の長いＴＦＴとしてゲート電圧値（Ｖｇ）を大きくすればするほど、単純なオン電流のバラツキだけでなく、規格化したバラツキをも減少させることができる。ここでは、Ｖｇを大きくするためにチャネル長の長いＴＦＴとしたが、特に限定されず、例えば、Ｖｇを大きくするために設計の許容範囲内でチャネル幅Ｗを短くしてもよいし、ＴＦＴのソース領域またはドレイン領域を高抵抗化させてもよいし、コンタクト抵抗を高抵抗化させてもよい。

また、本発明は、従来のものに比べて格段にチャネル長の長いＴＦＴ、具体的には従来よりも数十倍〜数百倍長いチャネル長とし、従来よりも格段に高いゲート電圧値でオン状態として駆動させ、チャネルコンダクタンスｇｄの低いＴＦＴを提供する。図１は、図２と対応するデータであり、図２のデータと同じ条件（Ｖｇ、チャネル幅、チャネル長など）における各ＴＦＴのチャネルコンダクタンスｇｄを示すグラフである。

本発明は、ＯＬＥＤに電流を供給するＴＦＴをソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲、即ちＶｇ＜（Ｖｄ＋Ｖｔｈ）の範囲におけるチャネルコンダクタンスｇｄが０〜１×１０^-8Ｓ、好ましくは５×１０^-9Ｓ以下、さらに好ましくは２×１０^-9Ｓ以下であるＴＦＴとすることによって、該ＴＦＴに流れる電流値のバラツキを低減し、ＯＬＥＤにある一定の電流値を流すことを特徴とするものである。

加えて、チャネルコンダクタンスｇｄを小さくすることによって、パターニングや熱処理によるＥＬ層の面積収縮などが原因となっているＯＬＥＤ自体のバラツキも低減することができる。また、チャネルコンダクタンスｇｄを小さくすることによって、何らかの原因でＯＬＥＤが劣化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を保持することができる。図１２にＩｄ−Ｖｄ曲線とＯＬＥＤの負荷曲線とを示した。チャネルコンダクタンスｇｄは、Ｉｄ−Ｖｄ曲線の傾きを示しており、チャネルコンダクタンスｇｄを小さくすればするほど、Ｉｄ−Ｖｄ曲線の傾きが小さくなって電流値がほぼ一定となる。図１２において、ＯＬＥＤの負荷曲線は、Ｖｇ＝−３．３Ｖとし、ＯＬＥＤと接続するｐチャネル型ＴＦＴを飽和領域で駆動させた時、ＯＬＥＤに印加される電流値とＶｄとの関係を示す曲線である。例えば、−Ｖｄが−１７Ｖであった時、カソード側の電圧が−１７ＶであるのでＯＬＥＤに印加される電圧は、０Ｖである。従って、ＯＬＥＤに印加される電流値もゼロとなる。また、Ｉｄ−Ｖｄ曲線とＯＬＥＤの負荷曲線との交点での電流値が輝度に相当する。図１２において、ｇｄが小さい場合、−Ｖｄが−７Ｖであった時に交点があり、その時にＯＬＥＤに印加される電流値は１×１０^-6[Ａ]であり、この電流値に応じた輝度の発光が得られる。ｇｄが小さい場合、ＯＬＥＤの負荷曲線が左側または右側にシフトしても、電流値はほとんど変化しないため、均一な輝度が得られる。また、個々のＯＬＥＤ自体がばらついていれば、ＯＬＥＤの負荷曲線は右側または左側にシフトする。
また、ＯＬＥＤが劣化すると、ＯＬＥＤの負荷曲線は左側にシフトする。ｇｄが大きい場合、劣化によりＯＬＥＤの負荷曲線が左側にシフトして点線で示した曲線となると、ＯＬＥＤの負荷曲線との交点が変化して劣化前後で電流値が異なってしまう。一方、ｇｄが小さい場合、劣化によりＯＬＥＤの負荷曲線が左側にシフトしても、電流値はほとんど変化しないため、輝度のバラツキが低減され、均一な輝度が得られる。

ここでは、チャネルコンダクタンスｇｄを低下させるために、チャネル長を長くし、従来よりも格段に高いゲート電圧値でオン状態として駆動させているが、他の手段によってさらにチャネルコンダクタンスｇｄを低下させてもよい。例えば、チャネルコンダクタンスｇｄを低下させる他の手段は、ＴＦＴをＬＤＤ構造としてもよいし、チャネル形成領域を分割して複数に分けてもよい。

従来、液晶パネルに使用されている画素のｎチャネル型ＴＦＴサイズは、チャネル長Ｌ×チャネル幅Ｗ＝１２μｍ×４μｍや、Ｌ×Ｗ＝１２μｍ×６μｍなどが使用されていた。一般的に開口率を向上させるために画素のＴＦＴが占める面積、即ち占有面積は小さければ小さいほどよいとされていた。従って、チャネル長を１００μｍ以上にすることは想到しえないものであった。また、図４に示すようにチャネル長が５μｍや１０μｍである場合、Ｖｇが８Ｖ〜１０Ｖにおいて最もバラツキが少なくなっており、１０Ｖ以上になるとバラツキが増加する傾向が見られる。従って、チャネル長を１００μｍ以上とした場合、Ｖｇが大きくなればなるほどバラツキが低減することは想到しえないものであった。

また、チャネル長を１００μｍ以上とする場合、半導体層の形状としては様々な形状が考えられるが、その代表例として、図６に示したように半導体層１０２をＸ方向に蛇行させた形状（本明細書ではＡタイフ゜と呼ぶ）や、図１３（Ａ）に示したように半導体層１１０２をＹ方向に蛇行させた形状（本明細書ではＢタイフ゜と呼ぶ）や、図１３（Ｂ）に示したような矩形形状（半導体層１２０２）を示した。

また、チャネル長を長くすることにより、ＴＦＴを形成する工程の一つとしてレーザー光の照射処理を行う場合、そのレーザー光のバラツキも低減することができる。それぞれＴＦＴサイズ及び半導体層形状をＬ×Ｗ＝８７μｍ×７μｍ（矩形形状）、Ｌ×Ｗ＝１６５μｍ×７μｍ（矩形形状）、Ｌ×Ｗ＝８８μｍ×４μｍ（矩形形状）、Ｌ×Ｗ＝１６５μｍ×４μｍ（矩形形状）、Ｌ×Ｗ＝５００μｍ×４μｍ（Ａタイフ゜）、Ｌ×Ｗ＝５００μｍ×４μｍ（Ｂタイフ゜）とし、さらにレーザー光の走査速度を１ｍｍ／sec、０．５ｍｍ／secとした条件でそれぞれＴＦＴを作製し、ＴＦＴサイズ及び半導体層形状と、ＴＦＴのオン電流のバラツキ（３σ）との関係を求める実験を行った。ここでは、レーザー光を照射してポリシリコンの結晶性を高めている。図１８にゲート電圧Ｖｇ＝−５Ｖ、Ｖｄ＝−６Ｖとした時の実験結果を示し、図１９にゲート電圧Ｖｇ＝−１０Ｖ、Ｖｄ＝−６Ｖとした時の実験結果を示す。なお、図１８および図１９中にオン電流値の中央値（μＡ）も示した。さらに、ＴＦＴサイズ及び半導体層形状と、ＴＦＴのしきい値（Ｖｔｈ）のバラツキ（３σ）との関係を求め、図２０に示した。

図１８及び図１９から、チャネル長Ｌが長ければ長いほど、オン電流のバラツキが低減する傾向にあることが読み取れる。レーザーの走査速度は、１ｍｍ／secよりも０．５ｍｍ／secとしたほうが、レーザー光のバラツキが低減しており、チャネル長Ｌを長くすればするほど、異なるレーザーの走査速度でのバラツキの差が低減されている。即ち、チャネル長Ｌを長くすればするほど、レーザー光のバラツキが低減されると言える。また、最もバラツキが低減しているものがＬ×Ｗ＝５００μｍ×４μｍであり、さらに、Ｂタイフ゜よりもＡタイフ゜のほうがオン電流のバラツキが少ないことが読み取れる。

以上のことから、図１８及び図１９より、ＯＬＥＤに電流を供給するＴＦＴを飽和領域に達するまでの電圧範囲で動作させる駆動方法とした発光装置の輝度のバラツキを低減することができると言える。

また、ＴＦＴに流れる電流値を一定として比較した場合、チャネル幅Ｗは小さいほうが好ましい。図２１に電流値を一定（Ｉｄ＝０．５μＡ）とした場合のバラツキを示すグラフを示す。図２１より、ＯＬＥＤに電流を供給するＴＦＴを飽和領域で動作させる駆動方法とした発光装置の輝度のバラツキを低減することができると言える。また、同様に、最もバラツキが低減しているものがＬ×Ｗ＝５００μｍ×４μｍであり、さらに、Ｂタイフ゜よりもＡタイフ゜のほうがオン電流のバラツキが少ないことが読み取れる。

また、図２０においても、チャネル長Ｌが長ければ長いほど、ＴＦＴのしきい値（Ｖｔｈ）のバラツキが低減する傾向にあることが読み取れる。

また、チャネル長Ｌが長ければ長いほど、しきい値及びオン電流の両方のバラツキ、即ちＴＦＴの電気特性が低減していることから、レーザー光のバラツキ低減だけでなくそれ以外のプロセス上のバラツキをも低減していると言える。

また、ＯＬＥＤを有する発光装置においても、画素に配置するＴＦＴの占有面積が小さければ小さいほどよいとされていた。従来のＴＦＴサイズは小さいため、個々のＴＦＴ特性におけるバラツキが大きく、表示装置において表示ムラの主な原因となっていた。

ＯＬＥＤに流れる電流をＴＦＴで制御する場合、大きく分けて２通りの方法がある。具体的には、飽和領域と呼ばれる電圧範囲で電流を制御する方法と、飽和領域に達するまでの電圧範囲で電流を制御する方法とがある。ＴＦＴは、図９に示すように、ある一定のゲート電圧Ｖｇを印加し、ソースドレイン間の電圧Ｖｄを除々に上げて流れる電流値を測定し、Ｖｄ−Ｉｄ曲線を求めると、Ｖｄがある値以上で電流値がほぼ一定となるグラフが得られる。本明細書では、Ｖｄ−Ｉｄ曲線において、電流値がほぼ一定となるＶｄの範囲を飽和領域と呼んでいる。

本発明は、ＯＬＥＤに電流を供給するＴＦＴを飽和領域に達するまでの電圧範囲で動作させる場合においても有効であるが、特にＯＬＥＤに電流を供給するＴＦＴを飽和領域で動作させ、ＯＬＥＤに流れる電流を一定に保つ駆動方法であればバラツキを低減する効果が顕著に見られる。

また、図３、図４に示したようにｎチャネル型ＴＦＴよりもバラツキが低減されているｐチャネル型ＴＦＴにＯＬＥＤに電流を供給するＴＦＴ用いることが好ましいが、本発明は、ＯＬＥＤに電流を供給するＴＦＴがｎチャネル型ＴＦＴであってもｐチャネル型ＴＦＴであってもよい。例えば、ＯＬＥＤに電流を供給するＴＦＴをｐチャネル型ＴＦＴとする場合、図１０（Ａ）に示すような接続を行えばよい。また、例えば、ＯＬＥＤに電流を供給するＴＦＴをｎチャネル型ＴＦＴとする場合、図１０（Ｂ）に示すような接続を行えばよい。なお、図１０（Ａ）及び図１０（Ｂ）では、ＯＬＥＤに電流を供給するＴＦＴのみを示したが、該ＴＦＴのゲート電極の先には複数のＴＦＴなどからなる様々な回路を設けてもよく、特に限定されないことは言うまでもない。

本明細書で開示する発明の構成は、陰極と、該陰極に接する有機化合物層と、該有機化合物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光素子に接続されるＴＦＴのチャネル長Ｌが１００μｍ以上、好ましくは１００μｍ〜５００μｍであることを特徴とする発光装置である。

上記構成において、前記ＴＦＴのチャネル長Ｌに対するチャネル幅Ｗの比が０．１〜０．０１であることを特徴としている。

また、本明細書で開示する他の発明の構成は、陰極と、該陰極に接する有機化合物層と、該有機化合物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光素子に接続されるＴＦＴのチャネル長Ｌに対するチャネル幅Ｗの比が０．１〜０．０１であることを特徴とする発光装置である。

また、上記各構成において、前記発光素子に接続されるＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０〜１×１０^-8Ｓ、好ましくは０〜５×１０^-9Ｓ、さらに好ましくは０〜２×１０^-9Ｓであることを特徴としている。

また、本明細書で開示する他の発明の構成は、陰極と、該陰極に接する有機化合物層と、該有機化合物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光素子に接続されるＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０〜２×１０^-9Ｓであることを特徴とする発光装置である。

また、上記各構成において、前記発光素子に接続されるＴＦＴは、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴであることを特徴としている。

なお、本明細書中でチャネル形成領域と呼んでいる領域は、キャリア（電子・ホール）が流れる部分（チャネルとも呼ばれる）を含む領域を指しており、キャリアが流れる方向におけるチャネル形成領域の長さをチャネル長と呼び、幅をチャネル幅と呼んでいる。

また、本明細書では、チャネルコンダクタンスｇｄは、チャネルの導電性を指しており、以下に示す式で表すことができる。

ここで、Ｌはチャネル長、Ｗはチャネル幅、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧、μｎは移動度、Ｃ_OXは酸化膜容量を指している。ＴＦＴにおいて、ＶｇがＶｔｈ以上になるとチャネルのコンダクタンスが生じ始める。

加えて、チャネル長Ｌを長くした場合、酸化膜容量Ｃ_OXが大きくなるため、その容量の一部をＯＬＥＤの保持容量として利用することができる。従来、１画素毎に保持容量を形成するために保持容量を形成するスペースが必要となり、容量線や容量電極などを設けていたが、本発明の画素構成とすることで容量線や容量電極を省略することができる。また、酸化膜容量Ｃ_OXで保持容量を形成する場合、保持容量は、ゲート絶縁膜を誘電体としてゲート電極と、ゲート絶縁膜を介してゲート電極と重なる半導体（チャネル形成領域）とで形成される。従って、ＴＦＴのチャネル長を長くしても、図５に示すようにＴＦＴの半導体層１０２をゲート電極の上層に配置される電源供給線１０６やソース配線の下方に配置すれば、開口率を下げることなく画素設計することができる。即ち、本発明の画素構成とすることで、容量電極や容量配線を形成するスペースを省略しても十分な保持容量を備えることができ、さらに開口率を上げることができる。

なお、図１８〜図１９のＴＦＴサイズおよび半導体層形状において、酸化膜容量Ｃ_OXは、それぞれＬ×Ｗ＝８７μｍ×７μｍ（矩形形状）の場合において１９２（ｆＦ）、Ｌ×Ｗ＝１６５μｍ×７μｍ（矩形形状）の場合において３６４．５（ｆＦ）、Ｌ×Ｗ＝８８μｍ×４μｍ（矩形形状）の場合において１１１．１（ｆＦ）、Ｌ×Ｗ＝１６５μｍ×４μｍ（矩形形状）において２０８．３（ｆＦ）、Ｌ×Ｗ＝５００μｍ×４μｍ（Ａタイフ゜）の場合において６３１．３（ｆＦ）
、Ｌ×Ｗ＝５００μｍ×４μｍ（Ｂタイフ゜）の場合において６３１．３（ｆＦ）である。また、酸化膜容量Ｃ_OXを求める際の他の値としては、ゲート絶縁膜（酸化膜）の膜厚Ｔox＝１１５ｎｍ、ε₀＝８．８５４２×１０^-12（Ｆ／ｍ²）、ε_OX＝４．１とした。

また、上記各構成において、前記発光素子に接続されるＴＦＴの容量Ｃ_OXは、１００ｆＦ以上、好ましくは、１００ｆＦ〜７００ｆＦであることを特徴としている。

また、上記各構成において、前記発光素子に接続されるＴＦＴのゲート電極と、その上の配線とで保持容量を形成することを特徴としている。具体的には、図５に示すように、ゲート電極１００上に設けられた層間絶縁膜（有機絶縁膜または無機絶縁膜）を誘電体として、ゲート電極１００と、該ゲート電極と重なる電源供給線１０６とで容量を形成する。図５において、ゲート電極１００と、該ゲート電極と重なる電源供給線１０６と重なる面積（１２μｍ×１２７μｍ＝約１５２４μｍ²）は大きく、層間絶縁膜の膜厚及び誘電率にもよるが保持容量が形成される。このゲート電極１００と電源供給線１０６との間で形成される容量は、全てＥＬ素子の保持容量として機能させることができる。従って、望ましくは、前記発光素子に接続されるＴＦＴの容量Ｃ_OXと、該ＴＦＴのゲート電極と電流供給線との間で形成される容量との合計が数百ｆＦとなるように適宜設計すればよい。

なお、本明細書では、ＯＬＥＤの陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。

ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。

また、本発明の発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。
代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。

本発明により、複数のＴＦＴが配置される画素部において、ＯＬＥＤに電流を供給するＴＦＴにおいて、単純なオン電流のバラツキだけでなく、規格化したバラツキをも減少させることができ、ＯＬＥＤを有する表示装置において輝度のバラツキを格段に低減することができる。

また、本発明により、レーザー光の照射条件などのＴＦＴ製造プロセスのバラツキが生じても、各ＴＦＴ間の電気特性のバラツキを低減することができる。

また、本発明により、各ＴＦＴ間のバラツキ低減以外にも、パターニングや熱処理によるＥＬ層の面積収縮などが原因となっているＯＬＥＤ自体のバラツキも低減することができる。

また、本発明により、各ＴＦＴ間のバラツキ低減以外にも、何らかの原因でＯＬＥＤが劣化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を保持することができる。

また、本発明により、ＴＦＴの容量Ｃoxの一部を保持容量として意図的に利用することができ、画素構造の簡略化および開口率の向上を図ることができる。

本発明の実施形態について、以下に説明する。

図５は、ＯＬＥＤを有する発光装置の画素部の一部を拡大した上面図である。
なお、図５では、簡略化のため、ＥＬ層は図示しておらず、ＯＬＥＤの一方の電極（画素電極１０７）しか図示していない。

図５において、半導体層１０１は、スイッチング用ＴＦＴの活性層となる層であり、ゲート配線１０５と重なる領域がチャネル形成領域、ソース配線１０４と接続する領域がソース領域（またはドレイン領域）、接続電極１０３と接続する領域がドレイン領域（またはソース領域）である。なお、スイッチング用ＴＦＴは、２つのチャネル形成領域を有するダブルゲート構造である。

また、半導体層１０２は、ＯＬＥＤに電流を供給するＴＦＴの活性層となる層であり、ゲート電極１００と重なる領域がチャネル形成領域である。ＯＬＥＤに電流を供給するＴＦＴのゲート電極１００は、接続電極１０３と接続している。
また、ＯＬＥＤに電流を供給するＴＦＴのソース領域（またはドレイン領域）と電源供給線１０６とが接続され、ＯＬＥＤに電流を供給するＴＦＴのドレイン領域（またはソース領域）と接続電極１０８とが接続され、該接続電極１０８と接して画素電極１０７が形成されている。また、ゲート電極１００の上方には、電源供給線１０６と、隣合う画素のソース配線とが一部重なるように配置されている。なお、半導体層１０２のうち、ゲート電極１００とゲート絶縁膜を介して重なるチャネル形成領域の上方には、電源供給線１０６と、隣合う画素のソース配線とが一部重なるように配置されている。このゲート電極１００と電源供給線１０６との間で形成される容量は、全てＥＬ素子の保持容量として利用することができる。従って、このゲート電極１００と電源供給線１０６との間で形成される容量で必要とされる保持容量をある程度確保することができる。

また、図６は、図５に対応する上面図であり、半導体層１０１、１０２とゲート配線１０５、ゲート電極１００を形成した段階での図である。半導体層１０２がゲート電極１００とゲート絶縁膜（図示しない）を介して重なる領域、即ちチャネル形成領域を図６中の点線で示している。

本発明は、ＯＬＥＤに電流を供給するＴＦＴのチャネル形成領域の長さ（チャネル長Ｌ）が格段に長いＴＦＴ（Ｌ＝１００μｍ〜５００μｍ、ここでは５００μｍ）とし、従来よりも格段に高いゲート電圧値でオン状態として駆動させ、チャネルコンダクタンスｇｄの低いＴＦＴ（ｇｄ＝０〜１×１０^-8Ｓ、好ましくは５×１０^-9Ｓ以下、ここでは２×１０^-9Ｓ以下）を提供することを特徴としている。

上記構成とすることによって、図２に示すように、複数のＴＦＴが配置される画素部において、ＯＬＥＤに電流を供給するＴＦＴにおいて、単純なオン電流のバラツキだけでなく、規格化したバラツキをも減少させることができ、ＯＬＥＤを有する表示装置において輝度のバラツキを格段に低減することができる。

また、本発明は、ＯＬＥＤを駆動する方法として、飽和領域と呼ばれる電圧範囲でＯＬＥＤに流れる電流を制御する方法を採用した場合、極めて顕著な効果を有する。上記構成とすることによって、図１２に示すように、各ＴＦＴ間のバラツキ低減以外にも、ＯＬＥＤ作製の際に生じるバラツキ（パターニングや熱処理によるＥＬ層の面積収縮などが原因となっているＯＬＥＤ自体のバラツキ）も低減することができる。また、上記構成とすることによって、図１２に示すように、各ＴＦＴ間のバラツキ低減以外にも、何らかの原因でＯＬＥＤが劣化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を保持することができる。

また、本発明は、ＯＬＥＤを駆動する方法として、飽和領域に達するまでの電圧範囲でＯＬＥＤに流れる電流を制御する方法でも有用である。

なお、図５及び図６の上面図に限定されないことは言うまでもない。図５及び図６では、ＴＦＴが形成されている基板を通過させて発光する発光装置（代表的には図１４に示した発光装置）の一例を示したため、開口部は、画素電極１０７のうち、接続電極１０８が形成されていない領域となっており、開口部を広くするため、チャネル長Ｌの長いＴＦＴは、電源供給線１０６やソース配線の下方に配置している。このチャネル長Ｌの長いＴＦＴのゲート電極１００と電源供給線１０６との間で形成される容量は、全てＥＬ素子の保持容量として利用することもできる。また、図５及び図６とは逆方向に発光する発光装置（代表的には図１５に示した発光装置）とする場合、開口部は、画素電極と同一領域となり、チャネル長Ｌの長いＴＦＴを画素電極の下方に配置してもよく、５００μｍ以上のさらに長いチャネル長Ｌを有するＴＦＴを形成することができる。

また、図５及び図６に示した画素構造とすれば、保持容量を形成するための容量部を形成しなくとも酸化膜容量Ｃoxの一部を保持容量とすることができるが、１つの画素に保持容量やメモリ（ＳＲＡＭ、ＤＲＡＭなど）を形成してもよい。
さらに１つの画素に複数（２個、または３個以上）のＴＦＴや様々な回路（カレントミラー回路など）を組み込んだ構造としてもよい。

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。

以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。

ここでは、同一基板上に画素部（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製し、ＯＬＥＤを有する発光装置を作製する作製方法について詳細に説明する。

まず、厚さ０．７ｍｍの耐熱性ガラス基板（第１の基板３００）上にプラズマＣＶＤ法により下地絶縁膜の下層３０１として、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を５０nm（好ましくは１０〜２００nm）形成する。次いで、表面をオゾン水で洗浄した後、表面の酸化膜を希フッ酸（１／１００希釈）で除去する。次いで、下地絶縁膜の上層３０２として、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍ（好ましくは５０〜２００nm）の厚さに積層形成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ₄で非晶質構造を有する半導体膜（ここではアモルファスシリコン膜）を５４ｎｍの厚さ（好ましくは２５〜８０ｎｍ）で形成した。

本実施例では下地絶縁膜１０４を２層構造として示したが、珪素を主成分とする絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、プラズマＣＶＤ装置は、枚葉式の装置でもよいし、バッチ式の装置でもよい。また、同一の成膜室で大気に触れることなく下地絶縁膜と半導体膜とを連続成膜してもよい。

次いで、非晶質構造を有する半導体膜の表面を洗浄した後、オゾン水で表面に約２ｎｍの極薄い酸化膜を形成する。次いで、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法を用い、ドーピング条件を加速電圧１５ｋＶ、ジボランを水素で１％に希釈したガスを流量３０ｓｃｃｍとし、ドーズ量２×１０¹²／ｃｍ²で非晶質シリコン膜にボロンを添加した。

次いで、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布した。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。

次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜を形成する。
この加熱処理は、電気炉の熱処理または強光の照射を用いればよい。電気炉の熱処理で行う場合は、５００℃〜６５０℃で４〜２４時間で行えばよい。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得た。なお、ここでは炉を用いた熱処理を用いて結晶化を行ったが、短時間での結晶化が可能なランプアニール装置で結晶化を行ってもよい。なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いたが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。

次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm²に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７０mJ/cm²でレーザー光の照射を大気中で行なった。なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。

なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた熱結晶化を行った後にレーザー光を照射する技術を用いたが、ニッケルを添加することなく、連続発振のレーザー（ＹＶＯ₄レーザーの第２高調波）でアモルファスシリコン膜を結晶化させてもよい。

次いで、レーザー光の照射により形成された酸化膜を希フッ酸で除去した後、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。本明細書中、バリア層とは、ゲッタリング工程において金属元素が通過可能な膜質または膜厚を有し、且つ、ゲッタリングサイトとなる層の除去工程においてエッチングストッパーとなる層を指している。

次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を５０ｎｍ〜４００ｎｍ、ここでは膜厚１５０ｎｍで形成する。ここでの成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）とし、成膜パワーを３ｋＷとし、基板温度を１５０℃とした。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０²⁰／ｃｍ³〜６×１０²⁰／ｃｍ³、酸素の原子濃度は１×１０¹⁹／ｃｍ³〜３×１０¹⁹／ｃｍ³である。その後、電気炉を用いて５５０℃、４時間の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減した。
電気炉に代えてランプアニール装置を用いてもよい。

次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。

次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジストからなるマスクを除去する。

次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜３０３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。

次いで、ゲート絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施例では、ゲート絶縁膜３０３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、以下に示す手順でパターニングを行って各ゲート電極及び各配線を形成する。

第１の導電膜及び第２の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。

上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。ここでは、レジストからなるマスクを形成した後、第１のエッチング条件として１Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入し、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によりＷ膜をエッチングして端部をテーパー形状とする。この後、レジストからなるマスクを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ここでは、第１のエッチング条件及び第２のエッチング条件を第１のエッチング処理と呼ぶこととする。

次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを６０秒行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）
電力を投入し、実質的に負の自己バイアス電圧を印加する。この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、ここでは、第３のエッチング条件及び第４のエッチング条件を第２のエッチング処理と呼ぶこととする。この段階で第１の導電層３０４ａを下層とし、第２の導電層３０４ｂを上層とするゲート電極３０４および各電極３０５〜３０７が形成される。この段階で、画素の上面構造を、例えば、図６に示したものとすればよい。

次いで、レジストからなるマスクを除去した後、ゲート電極３０４〜３０７をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。自己整合的に第１の不純物領域（ｎ^--領域）３２２〜３２５が形成される。

次いで、新たにレジストからなるマスクを形成するが、この際、スイッチングＴＦＴ４０３のオフ電流値を下げるため、マスクは、画素部４０１のスイッチングＴＦＴ４０３を形成する半導体層のチャネル形成領域及びその一部を覆って形成する。また、マスクは駆動回路のｐチャネル型ＴＦＴ４０６を形成する半導体層のチャネル形成領域及びその周辺の領域を保護するためにも設けられる。加えて、マスクは、画素部４０１の電流制御用ＴＦＴ４０４を形成する半導体層のチャネル形成領域及びその周辺の領域を覆って形成される。

次いで、上記レジストからなるマスクを用い、選択的に第２のドーピング処理を行って、ゲート電極の一部と重なる不純物領域（ｎ^-領域）を形成する。第２のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。ここでは、イオンドープ法を用い、フォスフィン（ＰＨ₃）を水素で５％に希釈したガスを流量３０ｓｃｃｍとし、ドーズ量を１．５×１０¹⁴atoms/cm²とし、加速電圧を９０ｋｅＶとして行う。この場合、レジストからなるマスクと第２の導電層とがｎ型を付与する不純物元素に対するマスクとなり、第２の不純物領域３１１、３１２が形成される。第２の不純物領域には１×１０¹⁶〜１×１０¹⁷/cm³の濃度範囲でｎ型を付与する不純物元素を添加される。ここでは、第２の不純物領域と同じ濃度範囲の領域をｎ^-領域とも呼ぶ。

次いで、レジストからなるマスクを除去せずに第３のドーピング処理を行う。
第３のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。
ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。ここでは、イオンドープ法を用い、フォスフィン（ＰＨ₃）を水素で５％に希釈したガスを流量４０ｓｃｃｍとし、ドーズ量を２×１０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行う。この場合、レジストからなるマスクと第１の導電層及び第２の導電層がｎ型を付与する不純物元素に対するマスクとなり、第３の不純物領域３１３、３１４、３２６〜３２８が形成される。第３の不純物領域には１×１０²⁰〜１×１０²¹/cm³の濃度範囲でｎ型を付与する不純物元素を添加される。ここでは、第３の不純物領域と同じ濃度範囲の領域をｎ⁺領域とも呼ぶ。

次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスクを形成して第４のドーピング処理を行う。第４のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層を形成する半導体層にｐ型の導電型を付与する不純物元素が添加された第４の不純物領域３１８、３１９、３３２、３３３及び第５の不純物領域３１６、３１７、３３０、３３１を形成する。

また、第４の不純物領域３１８、３１９、３３２、３３３には１×１０²⁰〜１×１０²¹/cm³の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領域３１８、３１９、３３２、３３３には先の工程でリン（Ｐ）
が添加された領域（ｎ^--領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はｐ型となっている。ここでは、第４の不純物領域と同じ濃度範囲の領域をｐ⁺領域とも呼ぶ。

また、第５の不純物領域３１６、３１７、３３０、３３１は第２の導電層のテーパー部と重なる領域に形成されるものであり、１×１０¹⁸〜１×１０²⁰/cm³の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。ここでは、第５の不純物領域と同じ濃度範囲の領域をｐ^-領域とも呼ぶ。

以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。導電層３０４〜３０７はＴＦＴのゲート電極となる。

次いで、ほぼ全面を覆う絶縁膜（図示しない）を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。

また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を行った後、絶縁膜を形成する工程としてもよい。

次いで、窒化シリコン膜からなる第１の層間絶縁膜３０８を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。この工程は第１の層間絶縁膜３０８に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜（図示しない）の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜３０８上に有機絶縁物材料から成る第２の層間絶縁膜３０９を形成する。本実施例では塗布法により膜厚１．６μｍのアクリル樹脂膜３０９ａを形成し、さらに、スパッタ法により２００ｎｍの窒化シリコン膜３０９ｂを積層する。なお、ここでは、１．６μｍのアクリル樹脂に窒化シリコン膜を積層した例を示したが、層間絶縁膜の材料または膜厚は、特に限定されず、ゲート電極とその上に形成する電源供給線との間で容量を形成する場合には、適宜、有機絶縁膜または無機絶縁膜の膜厚を０．５μｍ〜２．０μｍとすればよい。

次いで、ｐチャネル型ＴＦＴからなる電流制御用ＴＦＴ４０４のドレイン領域に接して後で形成される接続電極に接して重なるよう画素電極３３４を形成する。本実施例では、画素電極はＯＬＥＤの陽極として機能させ、ＯＬＥＤの発光を画素電極に通過させるため、透明導電膜とする。

次いで、ゲート電極またはゲート配線となる導電層に達するコンタクトホールと、各不純物領域に達するコンタクトホールを形成する。本実施例では複数のエッチング処理を順次行う。本実施例では第２の層間絶縁膜をエッチングストッパーとして第３の層間絶縁膜をエッチングした後、第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングしてから第１の層間絶縁膜をエッチングした。

その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて電極３３５〜３４１、具体的にはソース配線、電源供給線、引き出し電極及び接続電極などを形成する。ここでは、これらの電極及び配線の材料は、Ｔｉ膜（膜厚１００ｎｍ）とシリコンを含むＡｌ膜（膜厚３５０ｎｍ）とＴｉ膜（膜厚５０ｎｍ）との積層膜を用い、パターニングを行った。こうして、ソース電極及びソース配線、接続電極、引き出し電極、電源供給線などが適宜、形成される。なお、層間絶縁膜に覆われたゲート配線とコンタクトを取るための引き出し電極は、ゲート配線の端部に設けられ、他の各配線の端部にも、外部回路や外部電源と接続するための電極が複数設けられた入出力端子部を形成する。また、先に形成された画素電極３３４と接して重なるよう設けられた接続電極３４１は、電流制御用ＴＦＴ４０４のドレイン領域に接している。

以上の様にして、ｎチャネル型ＴＦＴ４０５、ｐチャネル型ＴＦＴ４０６、およびこれらを相補的に組み合わせたＣＭＯＳ回路を有する駆動回路４０２と、１つの画素内にｎチャネル型ＴＦＴ４０３またはｐチャネル型ＴＦＴ４０４を複数備えた画素部４０１を形成することができる。

本実施例では、ＯＬＥＤ４００に接続するｐチャネル型ＴＦＴ４０４のチャネル形成領域３２９の長さを格段に長いものとする。例えば、上面構造を図５に示したものとすればよい。図５ではチャネル長Ｌの長さを５００μｍとした。なお、チャネル幅Ｗは４μｍとした。

各電極のパターニングが終了したら、レジストを除去して熱処理を行い、次いで、画素電極３３４の端部を覆うように両端にバンクとよばれる絶縁物３４２ａ、３４２ｂを形成する。バンク３４２ａ、３４２ｂは珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。ここでは、有機樹脂膜からなる絶縁膜をパターニングしてバンク３４２ａを形成した後、スパッタ法で窒化シリコン膜を成膜し、パターニングしてバンク３４２ｂを形成する。

次いで、両端がバンクで覆われている画素電極３３４上にＥＬ層３４３およびＯＬＥＤの陰極３４４を形成する。

ＥＬ層３４３としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。

また、陰極３４４に用いる材料としては仕事関数の小さい金属（代表的には周期表の１族もしくは２族に属する金属元素）や、これらを含む合金を用いることが好ましいとされている。仕事関数が小さければ小さいほど発光効率が向上するため、中でも、陰極に用いる材料としては、アルカリ金属の一つであるＬｉ（リチウム）を含む合金材料が望ましい。なお、陰極は全画素に共通の配線としても機能し、接続配線を経由して入力端子部に端子電極を有している。

ここまでの工程が終了した段階が図７である。

次いで、陰極と、有機化合物層と、陽極とを少なくとも有するＯＬＥＤを有機樹脂、保護膜、封止基板、或いは封止缶で封入することにより、ＯＬＥＤを外部から完全に遮断し、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことが好ましい。ただし、後でＦＰＣと接続する必要のある入出力端子部には保護膜などは設けなくともよい。

次いで、異方性導電材で入出力端子部の各電極にＦＰＣ（フレキシブルプリントサーキット）を貼りつける。異方性導電材は、樹脂と、表面にＡｕなどがメッキされた数十〜数百μm径の導電性粒子とから成り、導電性粒子により入出力端子部の各電極とＦＰＣに形成された配線とが電気的に接続する。

また、必要があれば、偏光板と位相差板とで構成される円偏光板等の光学フィルムを設けてもよいし、ＩＣチップなどを実装させてもよい。

以上の工程でＦＰＣが接続されたモジュール型の発光装置が完成する。

また、フルカラー表示する場合、本実施例の画素部における等価回路図を図８に示す。図８中の７０１が図７のスイッチングＴＦＴ４０３に対応しており、７０２が電流制御用ＴＦＴ４０４に対応している。赤色を表示する画素は、電流制御用ＴＦＴ４０４のドレイン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７００が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。本実施例では、チャネルコンダクタンスｇｄを低下させるために、チャネル長を長くし、従来よりも格段に高いゲート電圧値でオン状態として駆動させる。

また、ここでは、表示の駆動方法として、線順次駆動方法の１種である時分割階調駆動方法を用いる。また、ソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。

本実施例では、実施例１の画素部の一部を拡大した上面図（図５、図６）と一部異なる上面図を図１３（Ａ）及び図１３（Ｂ）に示す。

図１３（Ａ）は、図６と対応する上面図であり、同一の箇所は同一の符号を用いている。図１３（Ａ）は、図６における半導体層１０２に代えて、パターニング形状の異なる半導体層１１０２とした例である。ここでは、半導体層１１０２を蛇行させている。なお、図１３（Ａ）においてチャネル長Ｌ×チャネル幅Ｗは、図６と同一であり、５００μｍ×４μｍとする。図１３（Ａ）は、パターニング形状の異なる半導体層１１０２以外は実施例１と同一であるので、他の部分の説明は実施例１を参照すればよい。

また、図１３（Ｂ）は、他の異なる上面図を示す。図６と対応する同一の箇所は同一の符号を用いている。図１３（Ｂ）は、図６における半導体層１０２に代えてパターニング形状の異なる半導体層１２０２とし、電極１００に代えてパターニング形状の異なる電極１２００とした例である。図１３（Ｂ）においてチャネル長は、１６５μｍとする。図１３（Ｂ）は、パターニング形状の異なる半導体層１２０２、電極１２００以外は実施例１と同一であるので、他の部分の説明は実施例１を参照すればよい。

また、本実施例は、実施の形態または実施例１と自由に組み合わせることができる。

実施例１または実施例２により得られるモジュール型の発光装置（ＥＬモジュールとも呼ぶ）の上面図及び断面図を示す。

図６（Ａ）は、ＥＬモジュールを示す上面図、図１４（Ｂ）は図１４（Ａ）をＡ−Ａ’で切断した断面図である。図１４（Ａ）において、基板５００（例えば、耐熱性ガラス等）に、下地絶縁膜５０１が設けられ、その上に画素部５０２、ソース側駆動回路５０４、及びゲート側駆動回路５０３を形成されている。これらの画素部や駆動回路は、上記実施例１や実施例２に従えば得ることができる。

また、５１８は有機樹脂、５１９は保護膜であり、画素部および駆動回路部は有機樹脂５１８で覆われ、その有機樹脂は保護膜５１９で覆われている。さらに、接着剤を用いてカバー材で封止してもよい。カバー材は、支持体として剥離前に接着してもよい。

なお、５０８はソース側駆動回路５０４及びゲート側駆動回路５０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）５０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。

次に、断面構造について図１４（Ｂ）を用いて説明する。基板５００上に接して下地絶縁膜５０１が設けられ、絶縁膜５０１の上方には画素部５０２、ゲート側駆動回路５０３が形成されており、画素部５０２は電流制御用ＴＦＴ５１１とそのドレインに電気的に接続された画素電極５１２を含む複数の画素により形成される。また、ゲート側駆動回路５０３はｎチャネル型ＴＦＴ５１３とｐチャネル型ＴＦＴ５１４とを組み合わせたＣＭＯＳ回路を用いて形成される。

これらのＴＦＴ（５１１、５１３、５１４を含む）は、上記実施例１のｎチャネル型ＴＦＴ、上記実施例１のｐチャネル型ＴＦＴに従って作製すればよい。

なお、実施例１に従って同一基板上に画素部５０２、ソース側駆動回路５０４、及びゲート側駆動回路５０３形成している。

画素電極５１２は発光素子（ＯＬＥＤ）の陰極として機能する。また、画素電極５１２の両端にはバンク５１５が形成され、画素電極５１２上には有機化合物層５１６および発光素子の陽極５１７が形成される。

有機化合物層５１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機化合物層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機化合物材料や高分子系有機化合物材料を用いればよい。また、有機化合物層５１６として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機材料や無機材料は公知の材料を用いることができる。

陽極５１７は全画素に共通の配線としても機能し、接続配線５０８を経由してＦＰＣ５０９に電気的に接続されている。さらに、画素部５０２及びゲート側駆動回路５０３に含まれる素子は全て陽極５１７、有機樹脂５１８、及び保護膜５１９で覆われている。

なお、有機樹脂５１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、有機樹脂５１８はできるだけ水分や酸素を透過しない材料であることが望ましい。

また、有機樹脂５１８を用いて発光素子を完全に覆った後、すくなくとも図１４に示すように保護膜５１９を有機樹脂５１８の表面（露呈面）に設けることが好ましい。また、基板５００の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。保護膜５１９として、窒化珪素膜、ＤＬＣ膜、またはＡｌＮ_XＯ_Y膜を用いればよい。

以上のような構造で発光素子を保護膜５１９で封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機化合物層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。

また、画素電極を陰極とし、有機化合物層と、透光性を有する陽極とを積層して図１４とは逆方向に発光する構成としてもよい。また、画素電極を陽極とし、有機化合物層と陰極を積層して図１４とは逆方向に発光する構成としてもよい。
図１５にその一例を示す。なお、上面図は同一であるので省略する。

図１５に示した断面構造について以下に説明する。基板６００上に絶縁膜６１０が設けられ、絶縁膜６１０の上方には画素部６０２、ゲート側駆動回路６０３が形成されており、画素部６０２は電流制御用ＴＦＴ６１１とそのドレインに電気的に接続された画素電極６１２を含む複数の画素により形成される。また、ゲート側駆動回路６０３はｎチャネル型ＴＦＴ６１３とｐチャネル型ＴＦＴ６１４とを組み合わせたＣＭＯＳ回路を用いて形成される。

これらのＴＦＴ（６１１、６１３、６１４を含む）は、上記実施例１のｎチャネル型ＴＦＴ、上記実施例１のｐチャネル型ＴＦＴに従って作製すればよい。

画素電極６１２は発光素子（ＯＬＥＤ）の陽極として機能する。また、画素電極６１２の両端にはバンク６１５が形成され、画素電極６１２上には有機化合物層６１６および発光素子の陰極６１７が形成される。

陰極６１７は全画素に共通の配線としても機能し、接続配線６０８を経由してＦＰＣ６０９に電気的に接続されている。さらに、画素部６０２及びゲート側駆動回路６０３に含まれる素子は全て陰極６１７、有機樹脂６１８、及び保護膜６１９で覆われている。さらに、カバー材６２０と接着剤で貼り合わせてもよい。
また、カバー材６２０には凹部を設け、乾燥剤６２１を設置してもよい。

また、図１５では、画素電極を陽極とし、有機化合物層と陰極を積層したため、発光方向は図１５に示す矢印の方向となっている。

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。

本発明を実施することによってＯＬＥＤを有するモジュール（アクティブマトリクス型ＥＬモジュール）を組み込んだ全ての電子機器が完成される。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６、図１７に示す。

図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。

図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。

図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。

図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。

図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。

図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。

図１７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。

図１７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。

図１７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。

ちなみに図１７（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施の形態、及び実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。

ＴＦＴのチャネル長とチャネルコンダクタンスｇｄの関係を示す図である。 電流のバラツキをしめす３σと規格化した電流のバラツキを示す３σを示す図である。 あるチャネル長におけるｎチャネル型ＴＦＴの電流のバラツキとＶｇとの関係を示すグラフである。 あるチャネル長におけるｎチャネル型ＴＦＴの電流のバラツキとＶｇとの関係を示すグラフである。 画素上面図を示す図である。 画素上面図を示す図である。 アクティブマトリクス型発光表示装置の断面構造を示す図である。 アクティブマトリクス型発光表示装置の等価回路を示す図である。 Ｉｄ−Ｖｄ曲線を示すグラフを示す図である。 ＯＬＥＤと該ＯＬＥＤと接続されるＴＦＴの接続関係を示す図である。 電流のバラツキをしめす３σと規格化した電流のバラツキを示す３σを示す図である。 ＯＬＥＤの負荷曲線とＩｄ−Ｖｄ曲線とを示す図である。 画素上面図を示す図である。（実施例２） モジュールを示す図である。（実施例３） モジュールを示す図である。（実施例３） 電子機器を示す図である。（実施例４） 電子機器を示す図である。（実施例４） 本発明のＴＦＴサイズとオン電流のバラツキとの関係を示すグラフ（Ｖｇ＝−５Ｖ）である。 本発明のＴＦＴサイズとオン電流のバラツキとの関係を示すグラフ（Ｖｇ＝−１０Ｖ）である。 本発明のＴＦＴサイズとしきい値のバラツキとの関係を示すグラフである。 電流値を一定（Ｉｄ＝０．５μＡ）とし、本発明のＴＦＴサイズとオン電流のバラツキとの関係を示すグラフである。

Claims (10)

1. 画素電極に電気的に接続されるＴＦＴと、
   ソース配線と、前記ソース配線に直交するゲート配線と、前記ソース配線と平行で、前記ＴＦＴと電気的に接続される電源供給線とを有する半導体装置であって、
   前記ＴＦＴは、チャネル形成領域を有する半導体層を有し、
   前記ソース配線と隣合うソース配線との間には、前記画素電極と前記電源供給線とを有し、
   前記チャネル形成領域は、前記電源供給線と、前記隣合うソース配線とに重なり、かつ前記電源供給線と、前記隣合うソース配線とは重ならないように配置され、
   前記ＴＦＴのチャネル長Ｌに対するチャネル幅Ｗの比が０．１〜０．０１であることを特徴とする半導体装置。
2. 画素電極に電気的に接続されるＴＦＴと、
   ソース配線と、前記ソース配線に直交するゲート配線と、前記ソース配線と平行で、前記ＴＦＴと電気的に接続される電源供給線とを有する半導体装置であって、
   前記ＴＦＴは、チャネル形成領域を有する半導体層を有し、
   前記ソース配線と隣合うソース配線との間には、前記画素電極と前記電源供給線とを有し、
   前記チャネル形成領域は、前記電源供給線と、前記隣合うソース配線とに重なり、かつ前記電源供給線と、前記隣合うソース配線とは重ならないように配置され、
   前記ＴＦＴのチャネル長Ｌが１００μｍ以上であることを特徴とする半導体装置。
3. 画素電極に電気的に接続されるＴＦＴと、
   ソース配線と、前記ソース配線に直交するゲート配線と、前記ソース配線と平行で、前記ＴＦＴと電気的に接続される電源供給線とを有する半導体装置であって、
   前記ＴＦＴは、チャネル形成領域を有する半導体層を有し、
   前記ソース配線と隣合うソース配線との間には、前記画素電極と前記電源供給線とを有し、
   前記チャネル形成領域は、前記電源供給線と、前記隣合うソース配線とに重なり、かつ前記電源供給線と、前記隣合うソース配線とは重ならないように配置され、
   前記ＴＦＴは飽和領域で動作することができることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、前記ＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０〜１×１０^−８Ｓであることを特徴とする半導体装置。
5. 請求項１乃至３のいずれか一において、前記ＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０〜５×１０^−９Ｓであることを特徴とする半導体装置。
6. 請求項１乃至３のいずれか一において、前記ＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０〜２×１０^−９Ｓであることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、前記ＴＦＴは、ｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴであることを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一において、前記ＴＦＴのチャネル形成領域は、前記ゲート配線方向に蛇行させた形状であることを特徴とする半導体装置。
9. 請求項１乃至７のいずれか一において、前記ＴＦＴのチャネル形成領域は、前記ソース配線方向に蛇行させた形状であることを特徴とする半導体装置。
10. 請求項１乃至７のいずれか一において、前記ＴＦＴのチャネル形成領域は、矩形形状であることを特徴とする半導体装置。

Images