JP5008681B2 - リソグラフィシミュレーションのための装置 - Google Patents

リソグラフィシミュレーションのための装置 Download PDF

Info

Publication number
JP5008681B2
JP5008681B2 JP2009000846A JP2009000846A JP5008681B2 JP 5008681 B2 JP5008681 B2 JP 5008681B2 JP 2009000846 A JP2009000846 A JP 2009000846A JP 2009000846 A JP2009000846 A JP 2009000846A JP 5008681 B2 JP5008681 B2 JP 5008681B2
Authority
JP
Japan
Prior art keywords
wafer
accelerator
lithographic
design
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009000846A
Other languages
English (en)
Other versions
JP2009105430A (ja
Inventor
ジュン イエ
イエン−ウェン ルー
ユー ツァオ
ルオチー チェン
シュン チェン
Original Assignee
エーエスエムエル ネザーランズ ビー．ブイ．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーエスエムエル ネザーランズ ビー．ブイ． filed Critical エーエスエムエル ネザーランズ ビー．ブイ．
Publication of JP2009105430A publication Critical patent/JP2009105430A/ja
Application granted granted Critical
Publication of JP5008681B2 publication Critical patent/JP5008681B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70653—Metrology techniques
    • G03F7/70666—Aerial image, i.e. measuring the image of the patterned exposure light at the image plane of the projection system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer
    • G—PHYSICS
    • G16—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS
    • G16Z—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR SPECIFIC APPLICATION FIELDS, NOT OTHERWISE PROVIDED FOR
    • G16Z99/00—Subject matter not provided for in other main groups of this subclass
    • G—PHYSICS
    • G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
    • G21K—TECHNIQUES FOR HANDLING PARTICLES OR IONISING RADIATION NOT OTHERWISE PROVIDED FOR; IRRADIATION DEVICES; GAMMA RAY OR X-RAY MICROSCOPES
    • G21K5/00—Irradiation devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Quality & Reliability (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Description

本発明は、リソグラフィック装置と方式の性能を、測定する、検査する、描写する、シミュレートするおよび／または評価するために使用される装置と方式に関する。より詳細には、ひとつの特徴として、リソグラフィック装置と処理方式（例えば、半導体製造／処理環境の中で提供される装置および方式）の光学特性と影響を測定する、検査する、描写する、シミュレートするおよび／または評価するために使用される装置と方式に関する。
簡潔にいえば、半導体産業の中でマイクロリソグラフィ（または簡単にリソグラフィ）は、半導体ウェーハ（例えば、シリコンまたはガリウム砒素ウェーハ）上に回路パターンを印刷する処理である。現在、光学リソグラフィは、大規模な半導体製造において、主流を成す技術である。そのようなリソグラフィは、ウェーハ上のレジストを露出するため可視光から遠紫外線スペクトルの光を利用する。将来、極端紫外線（ＥＵＶ）と軟Ｘ線が利用される可能性がある。露出に続いて、レジストはレリーフイメージを発生させるために現像される。
光学リソグラフィの中で、フォトマスク（しばしばマスクまたはレティクルと呼ばれる）は、電子ビームまたはレーザビームのような直接作画のツールを使用して最初に書かれる。光学リソグラフィのための典型的なフォトマスクは、一辺が６から８インチ（約１５から約２０ｃｍ）で、約１００ｎｍの薄さの金属層（例えばクロム）で表面がコーティングされたガラス（または石英）板からなる。チップパターンは金属層中にエッチングされる。そのため、光を通す必要がある。金属層がエッチングされていない領域は光の通過を阻止する。このようにパターンは半導体ウェーハ上に投影される。
フォトマスクは、ウェーハ上に望ましい回路パターンを作成するために使用され、決まったパターンと特徴を含む。ウェーハ上にマスクイメージを投影するために使用されるツールは、ステッパまたはスキャナ（以下共通に、“光学リソグラフィック機器”、“スキャナ”または“ステッパ”と呼ばれる）と呼ばれる。図１を参照して、従来のステッパである光学投影リソグラフィック装置１０のブロック図の図解であり、照射源１２、照射瞳フィルタ１４、レンズサブシステム１６ａ〜ｃ、マスク１８、投影瞳フィルタ２０およびマスク１８の空間イメージが投影されるウェーハ２２を含んでいる。
図１を参照して、後方から、照射源１２は、例えばＵＶ（紫外線）またはＤＵＶ（遠紫外線）の波長で動作するレーザ源である。光線は、照射瞳１４に入射する前に拡散され、かき乱される。照射瞳１４は、簡単な丸い開口であるか、または軸はずし照射に対して最適に設計された形状を持っている。軸はずし照射は、例えば環状照射（つまり、瞳は望ましい内半径と外半径を有しているリングである）、四重照射（つまり、瞳は、瞳平面の４つの四分円の中に４つの開口部を持っている）もしくは双極照射のような他の形状を含んでいる。図２Ａと図２Ｂはそれぞれ環状照射と四重照射を例として表している。
続けて図１を参照して、照射瞳１４の後、光は照射光学機器（例えばレンズサブシステム１６ａ）通過し、フォトマスク（またはマスク）１８上に入射する。マスク１８は、投影光学機器によってウェーハ２２上に描かれる回路パターンを含んでいる。ウェーハ２２上の望ましいパターンサイズは、ますます小さくなってきて、そのパターンは互いにますます近づくようになり、リソグラフィック処理はますます大変になってきている。イメージングの品質を向上させる努力の中で、現在の処理技術は、超解像度技術（RET：Resolution Enhancement Technology）を利用しており、例として、近接効果補正（OPC：Optical Proximity Correction）、位相シフト法(PSM：Phase Shift Mask)、軸外照明（OAI：Off Axis Illumination）、集光器と出口瞳フィルタ、および多重照射（例えばＦＬＥＸ）を適用した技術を利用している。
ＲＥＴ技術の多くはマスク１８上に直接適用される。例えば、ＯＰＣとＰＳＭは、光の波を修正し（１）投影光学機器のイメージング特性の欠陥を補償する。例えばＯＰＣ技術は光の干渉による光学近接効果を補償するために使用される。および／また、ＯＰＣとＰＳＭは、（２）イメージング品質を増加させるため望ましい光の干渉を利用する。例えば、位相シフト法技術は、解像度を増加する近接パターン間の位相シフトを生成するために使用される。
注目すべきことに、マスク１８は、それ自身の製造過程のせいで“完全”でない可能性がある。例えば、マスク１８の角はシャープでなく丸いかもしれないし、および／また線幅は、設計値から歪を持っているかもしれないし、その歪は望ましい線幅と近接パターンに依存しているかもしれない。これらのマスク１８の欠陥は最終のイメージング品質に影響を及ぼす。
投影光学機器（例えばレンズサブシステム１６ｂと１６ｃ、および投影瞳フィルタ２０）はウェーハ２２上にマスク１８を映す。ここで、投影光学機器は投影瞳フィルタ２０を含む。瞳２０は、投影光学装置を通過することができるマスクパターンの最大空間周波数を制限する。開口率またはＮＡとよばれる数値はしばしば瞳２０を特徴づける。瞳２０の形を変えるＲＥＴ技術も提案されており、それは一般的に瞳フィルタリングと呼ばれている。瞳フィルタリングは、光線通過時の振幅と位相の両方の調整を含む。
光の波長が一定で、現在の技術はウェーハ２２上に印刷された最小の線幅よりも大きい波長を利用しているため、イメージング処理中に典型的で重大な光学干渉と回折が起こる。イメージング処理はマスク１８のパターンの完全な複製ではない。現在の技術は、このイメージング処理をモデル化するため物理理論を利用している。さらに、現在のリソグラフィツールの高いＮＡ値により、光の異なった偏光は異なったイメージング品質を提供する。より正確にこの処理をモデル化するため、ベクトルベースモデルが使用される。
投影光学機器は回折制限される。しかしながら投影光学機器の中でレンズサブシステム１６ｃはしばしば完全に“完璧”ではない。それらの欠陥は、収差としてモデル化される。それは、しばしば瞳平面でのある望まれない位相変調として分離され、ゼルニケ係数の集合によって表される。光が最終的にウェーハ２２の表面に到達した後、それらはさらにウェーハ２２上のコーティング（例えば、フォトレジスト）と干渉する。ここで、違ったレジストの薄さ、レジストの違った光学特性（例えば、その屈折率）およびレジストの下の違った物質的スタック（例えば、下層反射防止膜(BARC：Bottom Anti-Reflection Coating)）はさらにイメージング特性それ自身に影響を与える。それらの影響のいくつかは瞳平面での変調によって分離される。
レジストがイメージによって露出され、その後焼結され、現像されたとき、レジストは複雑な化学的物理的変化を受ける傾向にある。第一原理と経験モデルは、これらの処理をシミュレートするため発展してきた。
マスク、ＲＥＴを実装するマスクを含む、の特別な実装を設計、評価するため、およびステッパの設定と特性を組み合わせたＲＥＴデザインによるウェーハ上の印刷パターンの品質に対する影響を決定するため、コンピュータシミュレーションが、予想されるおよび／または期待される結果を模倣するために利用されている。注目すべきことに、物理モデルはリソグラフィ処理のほとんど全てのステップで発展しており、それはマスク作成、照射からウェーハ上のイメージまでのステッパのイメージング経路、およびレジストの露出と現像を含んでいる。
現在、リソグラフィシミュレーションの要求に取り組む多くのコンピュータソフトウェア方式がある。例えば、物理的化学的処理の詳細なシミュレーションを処理する第一原理モデルを基にしたシミュレーションソフトウェアがある。しかし、極端に遅いため、チップデザインの極端に小さい範囲（数ミクロン平方のオーダ）に制限させる。例えば、Sigma-C社(キャンベル(Campbell)，カリフォルニア(California)，米国(USA))から“SOLID-C”が、KLA-Tencor社(サンノゼ(San Jose)，カリフォルニア(California)，米国(USA))から“Prolith”が提供されている。より速く計算しシミュレーション結果を提供するコンピュータソフトウェアがあるが、そのようなソフトウェア（例えば、Mentor-Graphics社(ウィルソンビル(Wilsonville)，オレゴン(Oregon)，米国(USA))からCalibre）は経験によるモデルを使用しており、実験データに較正されている。経験によるモデルを使用した“速い”シミュレーションでさえフルチップレベルのシミュレーションに、多くの日と日に１０時間を要求する。
さらに、より十分にリソグラフィ処理を理解し、設計し、解析し、および／または予測するため、完全なプロセス、照射からマスクまで、イメージングまで、レジストまでがシミュレートおよび／また解析されるべきであり、またされなければならない。複雑なモデルおよび大きな量の設計データ（今日のＶＬＳＩの設計データはレイヤ当たり１０ＧＢに達する）のため、一般用途のマイクロプロセッサでの力ずくの計算は、不恰好で、多くの時間を必要としがちである。さらに非常に専門化されたメインフレームを利用することは、大きな投資を必要とし、それによって処理を不経済にする。
従来の装置と取り組みのひとつ、いくつかまたはすべての欠点を打ち負かすリソグラフィック装置と処理方式の効果および／または相互作用と同様に、光学特性および／または性質のリソグラフィシミュレーション、検査、描写、および／または評価の速度を速める装置と方式に対する要求がある。ＲＥＴデザインの実証、描写および／または検査を容易にする装置と方式に対する要求があり、その要求には、ＲＥＴデザインが最終的なウェーハパターン上に望ましい結果を提供および／または達成することを実証するため、完全なリソグラフィ処理の詳細なシミュレーションを含んでいる。
さらに、迅速にＲＥＴデザインとフォトリソグラフィック機器の最適化と処理のシミュレート、描写、検査、実証および／または実行する装置と方式に対する要求も存在する（例えば、その最適化と処理には、クリティカルディメンション（ＣＤ、つまり集積回路設計のクリティカルラインの線幅）、ラインエンドプルバック、ひとつ、いくつかまたはすべての場所でのひとつ、いくつかまたはすべてのパターンの輪郭配置エラーおよび／または印刷感度のような処理の変動（マスクエラー、フォーカス、線量、開口数、照射開口および／または収差）がある）。
上述したごとき従来のリソグラフィシミュレーションのための装置および方法によると、多くの時間が必要とされるため、リソグラフィ処理の完全なプロセス、照射からマスクまで、イメージングまで、レジストまでがシミュレートおよび／また解析ができないという課題があった。
従って本発明の目的は、迅速にリソグラフィ処理をシミュレートする装置および方法を提供することにある。
ここに記載され図示された多くの発明がある。1つの特徴として、本発明は、リソグラフィック装置と処理方式の効果および／または相互作用と同様に、光学特性および／または性質のリソグラフィシミュレーション、検査、描写、および／または評価の速度を速める装置と方法である。最初の主要な特徴として、本発明は、所定の構成の中に配置された多数のポリゴン（超解像度技術を含んでも含まなくてもよい）を含むリソグラフィックデザインをシミュレートするための装置と方法である。発明のこの特徴としての装置は、多数のポリゴンをピクセルベースのビットマップ（たとえば、２、４、８、．．．６４、１２８、２５６またはグレイレベルのようなマルチレベルイメージ）に変換するマイクロプロセッササブシステムを含む。ピクセルベースのビットマップは、ピクセルデータを含み、それぞれのピクセルデータは、所定のピクセルサイズを有するピクセルを表現している。
装置はさらにアクセラレータサブシステムを含んでおり、マイクロプロセッササブシステムと対になって、リソグラフィックデザインのピクセルベースのビットマップ表現を使用して、リソグラフィックデザインの空間イメージの少なくとも一部分を計算する。アクセラレータサブシステムは、並列にピクセルデータを処理するように構成された多数のプログラマブルゲートアレイを含んでいる。
１つの実施態様で、ピクセルサイズは、リソグラフィックデザインの空間イメージのナイキスト周波数よりも大きい可能性があり、および／またはリソグラフィクツールの投影光学機器の波長と開口率を使用して決められる可能性もある。
他の実施態様で、装置は多数のアクセラレータサブシステムを含んでおり、それぞれのアクセラレータサブシステムは、マイクロプロセッササブシステムと対になっており、ピクセルベースのビットマップの部分に提供される。それぞれのアクセラレータサブシステムは、ピクセルベースのビットマップの部分に対応するリソグラフィックデザインの空間イメージを、それに関連しているピクセルデータを使用して計算する。多数のアクセラレータサブシステムは、１つの実施態様で、ピクセルデータを使用しながら、空間イメージの対応する場所を生成するため、それぞれが高速フーリエ変換を行う。注目すべきことに、これらの態様でマイクロプロセッササブシステムは、多数のマイクロプロセッサを含んでおり、それぞれのマイクロプロセッサは少なくともひとつのアクセラレータサブシステムと対になる。
アクセラレータサブシステムもまた、リソグラフィックデザインのピクセルベースのビットマップ表現と、リソグラフィックツールの投影と照射の光学特性を表している行列の係数とを使用しながら、ウェーハ上に形成されたレジストの中の空間イメージを計算する可能性もある。
アクセラレータサブシステムは、リソグラフィックデザインのピクセルベースのビットマップ表現と、リソグラフィックツールの投影と照射の光学特性を表している行列の係数とを使用しながら、リソグラフィックデザインによってウェーハ上に形成されたパターンを計算する可能性もある。
本発明の装置は、ウェーハ上の計算されたパターンと、望ましい所定のパターンとを比較するため、マイクロプロセッササブシステム、アクセラレータサブシステムと対になった処理システムも含む可能性がある。処理システムは、付け加えてまたはその代わりに（１）リソグラフィックデザインのＣＤを決める、（２）ウェーハ上の計算されたパターンと、望ましい／所定のパターンとの間の比較に対する応答で、リソグラフィックデザインの中からエラーを発見する、および／また（３）ウェーハ上の計算されたパターンを使用しながら、リソグラフィックデザインの輪郭配置を決定する可能性がある。注目すべきことに、エラーを発見するための応答で、処理システムは、リソグラフィックデザインのエラーを訂正するためリソグラフィックデザインに対する修正を決定する可能性がある。
さらに、処理システムは、リソグラフィックツールの投影と照射の光学特性を表現している行列の係数の変化に対する応答で計算されたウェーハ上のパターンを使用して、印刷感度を設定する。リソグラフィックツールの投影と照射の光学特性を表現している行列の係数は、焦点、線量、開口数、照射開口および収差の一つまたは複数を表している。実際、処理システムは、印刷感度を使用し、リソグラフィックツールの投影と照射の光学特性の機器の変数の集合を決定する可能性がある。
もうひとつの主要な態様で、本発明は、リソグラフィックデザイン（所定の構成に配置された多数のポリゴン（超解像度技術を含んでも含まなくてもよい）を含んでいる）をシミュレートする装置と方法である。装置はマイクロプロセッササブシステムを有しており、それは多数のマイクロプロセッサを含み、リソグラフィックデザインをピクセルベースのビットマップ（例えば、２、４、８、．．．６４、１２８、２５６またはグレイレベルのようなマルチレベルイメージ）に変換する。ピクセルベースのビットマップは、ピクセルデータを含み、それぞれのピクセルデータは、所定のピクセルサイズ（例えば、リソグラフィクツールの投影光学機器の波長と開口率を使用して決められたおよび／またはリソグラフィ設計の空間イメージのナイキスト周波数よりも大きい）を有するピクセルを表している。
装置はさらに多数のアクセラレータサブシステムを有しており、それぞれのアクセラレータサブシステムは、並列にピクセルデータを処理するように構成された多数のプログラマブル集積回路を有している。さらに、それぞれのアクセラレータサブシステムは、リソグラフィックデザインのビットマップ表現に対応する部分を使用して、リソグラフィックデザインの空間イメージを計算するため、関連したマイクロプロセッサに接続されている。ある態様では、アクセラレータサブシステムのそれぞれは、ピクセルデータを使用し、空間イメージの対応する部分を生成するため、高速フーリエ変換を行う。
多数のアクセラレータサブシステムは、ひとつの実施態様で、リソグラフィックデザインのピクセルベースのビットマップ表現と、リソグラフィックツールの投影と照射の光学特性を表している行列の係数とを使用しながら、ウェーハ上に形成されたレジスト中の空間イメージを計算する。他の態様では、アクセラレータサブシステムは、リソグラフィックデザインのピクセルベースのビットマップ表現と、リソグラフィックツールの投影と照射の光学特性を表している行列の係数とを使用しながら、リソグラフィックデザインによってウェーハ上に形成されたパターンを計算する。
装置はさらに、マイクロプロセッササブシステム、アクセラレータサブシステムと対になった処理システムも含む可能性があり、（１）ウェーハ上の計算されたパターンと望ましい／所定のパターンとの間を比較する、および／または（２）ウェーハ上の計算されたパターンを使用しながら、リソグラフィックデザインのＣＤを決める、および／または（３）ウェーハ上の計算されたパターンを使用しながら、リソグラフィックデザインの輪郭配置を決定する、および／または（４）リソグラフィックツールの投影と照射の光学特性（投影と照射の光学機器の焦点、線量、開口数、照射開口、および収差の一つまたは複数）を表現している行列の係数の変化に対する応答で計算されたウェーハ上のパターンを使用して、印刷感度を設定する。実際、処理システムは、印刷感度を使用しながら、リソグラフィックツールの投影と照射の光学機器の変数の集合を決定する可能性がある。
さらに処理システムは、（付け加えてまたはその代わりに）計算されたウェーハ上のパターンと望ましい／所定のパターンとの間の比較に対する応答で、リソグラフィックデザインの中からエラーを発見する。エラーを発見する応答で、処理システムは、リソグラフィックデザインのエラーを訂正するためリソグラフィックデザインに対する修正を決定する可能性がある。
もう一度、ここに記載され図示された多くの発明がある。本発明の課題を解決するための手段は、本発明の範囲を網羅していない。さらに課題を解決するための手段は、発明を制限することを意図していなく、このように解釈されるべきでない。本発明のある態様、特徴、属性および効果は、課題を解決するための手段に記載されている一方、本発明の異なったおよび／または同じ態様、特徴、属性および／または効果は、記載、図示および請求項から明らかであると解釈されるべきである。
以下の詳細な記載の中に参照として、添付の図面が作られている。それらの図面は本発明の異なった特徴を表している。その中で、同じ構成、成分、材料および／または要素を表している参照数字が割り当てられており、違った図の中でも同じにラベル付けされている。図の中に示された以外のさまざまな構造、成分、材料および／または要素の組み合わせは、予想されるものであり、本発明の範囲内にあると理解される。
屈折光学機器（ステッパとして言及される）を有するステップアンドリピートまたはステップアンドスキャン光学リソグラフィ装置の中の光学経路の図式の表現である。マスクは、縮小レンズシステムによってウェーハ上にイメージされる回路パターンを含んでいる。 ２Ａと２Ｂはそれぞれ、代表的な従来技術の環状と四重の照射瞳を図示している。 本発明のある特徴のある態様によるリソグラフィックシミュレーション装置の図式のブロックダイアグラムである。 本発明のある特徴のある態様によるシミュレーション処理のフローチャートである。 本発明のある特徴のある態様によるリソグラフィックシミュレーション装置の図式のブロックダイアグラムである。 本発明のある特徴のある態様による図５のアクセラレータサブシステム構造の図式のブロックダイアグラムである。 本発明のある特徴のある態様によるＤ：Ｔ検査処理のフローチャートである。
ここに記載され図示された多くの発明がある。ひとつの特徴として本発明は、リソグラフィックデザイン、方式および／または装置をシミュレートする、実証する、検査する、描写する、決定するおよび／または評価する方式と装置、および／またはそれらの中で使用される構成部分またはそれらによって実行される個々の機能に向けられている。ひとつの態様で、本発明は、リソグラフィック装置と処理方式の効果および／または影響と同様に、光学特性および／また性質のリソグラフィシミュレーション、検査、描写、および／また評価を加速する装置と方法である。ここで、ひとつの態様で、本発明は、アプリケーションに特化したハードウェアアクセラレータを含んでいるリソグラフィシミュレーション装置構造を利用しており、および、マスクデザイン、例えば、ＲＥＴデザイン、の実証、描写および／または検査を容易にし加速する処理手法を利用している。この処理装置は、デザインが最終ウェーハパターン上の望ましい結果を提供しおよび／または達成することを実証するため詳細なシミュレーションと完全なリソグラフィ過程の描写を含んでいる。装置は、（１）データを取り扱う際に、分岐と内部従属を持っている事例に基づくロジックを実行する一般目的のコンピュータデバイスと（２）計算が集中しているタスクの多くを実行するアクセラレータ装置を含んでいる。
特に図３を参照して、ひとつの実施態様では、一般目的タイプのコンピュータ装置１１２は、装置１１０の全ての操作のジョブを管理し取り扱うように、プログラムされおよび／また構成される。例えば、アクセラレータ装置１１６による解析と変換のためのデザインデータベースを分割する操作がある。さらに、一般目的のタイプのコンピュータデバイス１１２は、例えばクライアントコンピュータ（図示されていない）を通して、ユーザまたはオペレータ（つまり、外部の世界）と相互作用の手助けをする。クライアントコンピュータは、ジョブのセットアップおよび／または結果のレビュー／解析のため、オペレータまたはユーザに装置１１０にアクセスすることを提供する。
続けて図３を参照して、アクセラレータ装置１１６は、データを取り扱う際に分岐と内部従属を持っている事例に基づくロジックを実行するようにプログラムされている。ここで、従来のリソグラフィックシミュレーションとデザインの装置／技術の特徴を表すポリゴン（または類似のもの）パターンを処理し、操作するため、アクセラレータ装置１１６はマイクロプロセッササブシステムを含んでいる。典型的なデザインの中に多くのポリゴンがあり、ポリゴンの異なった型とケースがあるため、装置１１０は、事例に基づくロジック（例えば、“if this case, then；else if, then 等”）を操作するプログラムまたはルーチンが実装されたアクセラレータ装置１１６のマイクロプロセッササブシステムを利用する。
アクセラレータ装置１１６はさらに、適切にプログラムされ構成されたアクセラレータサブシステム（アプリケーションに特化したハードウェアアクセラレータを含んでいる）を含んで、ピクセルベースのイメージを処理（例えば、ピクセルベースのグレイレベルイメージシミュレーション）を実行するマイクロプロセッササブシステムと対になっている。ピクセルベースのイメージ処理は、ピクセルベースの計算、例えばフィルタリング、再マッピング、フーリエ変換または他のタイプの変換、を含んでいる。これらのピクセルベースの計算の中で、データの相互依存は最小限化され、パラレルおよびパイプライン計算の実装を容易にしている。
図４を参照して、本発明のひとつの態様で、リソグラフィシミュレーション、検査、描写および／または評価の処理は、ピクセルベースのリソグラフィシミュレーションを含んでいる。デザインデータベースがポリゴンまたは類似のものに基づいているそれらの例では、装置１１０はポリゴンベースのデータベース（特定のデザインを含んでいる）をピクセルベース（ボックス１２０と１２２参照）のイメージに変換する。ポリゴン（または類似のもの）をマルチレベルイメージ（例えば、２、４、８、．．．６４、１２８、２５６またはグレイレベルイメージ）に変換するための技術に多くのものがある。そのような技術は、現在知られているまたは、後で開発されたものであろうと、本発明の範囲に含まれる。例えば変換のひとつの方法は２つの主な処理を含んでいる。
（１）スキャンライン処理または技術を使用しながらサブピクセルバイナリビットマップを満たす。サブピクセルサイズは、最終的なピクセルサイズの部分、例えばピクセルの１／８、であるように選択できる。それぞれのサブピクセルに対して、もしサブピクセルがポリゴンの中にあればサブピクセルは１で満たされ、さもなければ０で満たされる。さらに洗練された技術はディザリングを含み、それは、サブピクセルサイズを減少させることなしに、塗りつぶし解像度を増加させることができる。しかし、サブピクセルの近傍がポリゴンのエッジ（それゆえ、ポリゴンの完全に内部または完全に外部のどちらでもない）であった場合、あるサブピクセルは１として、他は０として満たされる。ディザリングは標準的なコンピュータグラフィック技術である。および／また、
（２）アンチエイリアスフィルタをサブピクセルバイナリビットマップに適用し、さらに同時にビットマップイメージをピクセルサイズマルチレベルイメージ（例えば、グレイレベルイメージ）にするダウンサンプルを適用する。アンチエイリアスフィルタは、イメージ処理の標準的な技術であり、エイリアスを避けるため、ダウンサンプリング前にイメージの空間周波数帯を制限するために使用される。アンチエイリアスフィルタの設計は、ダウンサンプリング後周波数帯のなかに折り返される周波数成分を最小化することが必要である。
ポリゴンをグレイイメージに変換する二つの技術を使用することによる重要な効果は、ポリゴンのオーバラップは自動的に処理されることである。つまり、ポリゴン構造のオーバラップがあるとき、サブピクセルは、オーバラップしたエリアにあるとき２回１で満たされ（またはオーバラップが２つ以上のポリゴンを含むとき複数回１で満たされ）、最終的に満たされる値は１のままである。任意のオーバラップは、変換処理の間で自動的に解決される。
このイメージ変換ステップの中で重要な判断は、ピクセルサイズの選択である。ここで、より大きなピクセルサイズを実施するほど、下流または後の処理でより少ない計算量という結果になり、またより大きなイメージ処理エラーを引き起こす。ひとつの態様では、ピクセルサイズは、それが空間イメージの中のナイキスト周波数より上のイメージをサンプルできるように選ばれる。次のことが、光学リソグラフィ科学の中でよく知られている。照射、部分コヒーレントおよび／またはマスク上のＲＥＴ（例えば、ＯＰＣとＰＳＭ）に関わらず、ウェーハ平面上での光の強度分布の最大の空間周波数は、２×ＮＡ／λで特徴付けられる。ここでＮＡはステッパ投影光学機器の開口数であり、λはイメージングに使用されている波長である。イメージ処理において、サンプリング周波数がオリジナルイメージに存在する最大空間周波数の２倍以上のとき、サンプルされたイメージからオリジナルが再構成可能であることもよく知られている。これはナイキスト定理として知られ、オリジナルイメージの中に存在する最大空間周波数の２×は、ナイキスト周波数と呼ばれる。さらにこの関係を使用して、ステッパの中の空間イメージに対するナイキストサンプリング率は４×ＮＡ／λとなる。このようにピクセルサイズはｐ＝λ／（４×ＮＡ）かより小さくなる。例えば、１９３ｎｍの波長とＮＡ＝０．６５に対して、ピクセルサイズｐは７４ｎｍかそれより小さくなる。２４８ｎｍの波長とＮＡ＝０．６５に対して、ピクセルサイズｐは９５ｎｍかそれより小さくなる。
上記に記載されたピクセルサイズの選択はウェーハでの空間イメージレベルであることに注意すべきである。あるステッパの実施では、マスクからウェーハにイメージされるとき、イメージサイズを縮小し、マスク上のピクセルサイズは調整される。例えば、ステッパの縮小比が４×ならば、マスク上のナイキストサンプリングピクセルサイズはウェーハ上で４×に大きくなる。したがって、これらの環境の下で、サンプリングピクセルサイズは調整される。
変換されたピクセルベースのグレイイメージはマスクを表している。マスクＲＥＴ（例えば、ＯＰＣとＰＳＭ）はこのイメージの中に組み入れられる。ＲＥＴの特徴はポリゴンデータベースの典型的な部分であるからである。例えば、ＯＰＣに関しては、装飾は典型的な追加のポリゴンであり、それらは自動的にグレイレベルイメージの部分になる。ＰＳＭに関しては、０と１８０度の２つのタイプの位相のみが存在した場合、サブピクセルビットマップは、ポリゴンからビットマップの変換の間１８０度位相の範囲内は−１で満たされ、最終のグレイレベルイメージは正と負の両方の値を含む。実際、ＰＳＭがちょうど０と１８０度以外の位相差を含む場所では、ビットマップの値は対応する位相因子を含み、グレイレベルイメージは複素数からなり、複素数は実部と虚部を含んでいる。
上で言及したようにデザインデータベース（ポリゴンまたは類似のものからなる）をピクセルデータベースのイメージ（ボックス１２０と１２２参照）への変換は、アクセラレータ装置１１６のマイクロプロセッササブシステムによって実行および／または達成される。
ひとつの態様で、アンチエイリアスフィルタ技術は組み込むことができる（ボックス１２２参照）。つまり、アンチエイリアスフィルタは線形操作として組み込まれるため、異なった位相層は、バイナリビットマップに変換され、その後独立にマルチレベルイメージ（例えば、グレイレベルイメージ）に変換され、独立した位相因子を掛けられて、最終的なマルチレベルイメージ（例えば、グレイレベルイメージ）を得るため複素ピクセル値と共に加算される。ひとつの態様でアンチエイリアスフィルタ技術（ボックス１２２）は、ポリゴンデザインデータベースのバイナリビットマップイメージ（ボックス１２０の出力）を使用してアクセラレータ装置１１６によって実行および／または達成される。
図４の参照を続けて、デザインデータベースがグレイレベルイメージに変換された後、ひとつの態様では、そのイメージがイメージの中の体系的なマスクエラーをモデル化するための処理に適用される（ボックス１２４参照）。例えば、共通のマスクエラーは歪とコーナのまるめを含んでおり、これはマスク製作の過程、例えば、電子線(ebeam)の近接効果とレジスト現像、での欠陥から引き起こされる。コーナまるめは、マスク上のコーナはシャープでなく丸まっている（例えば、書き込みビームスポットの有限のサイズ、およびレジスト現像のローパス効果によって引き起こされる）という事実として言及され、すべてのコーナに対して例えば、まっすぐなエッジの９０度の交点を置き換えるため１／４円を使用し、エッジの丸め効果を導入することによってモデル化することができる。
歪は、実際の線幅とデザイン値との差として言及することができる（例えば、レジストの過現像または不十分な現像によって引き起こされる）。注目すべきことに、その差はデザインされた線幅と近傍のパターンに依存する（例えば、電子線の近接効果によって引き起こされる）。歪はしばしば、近接効果に対する主な原因となるパターンのサイズとパターンの近傍とに依存する膨張値または侵食値と共に、イメージ上のグレイレベル形態素操作によってモデル化されることができる。これらの手法はイメージ処理のスキルのある人にはよく知られている。
注目すべきことに、マスクエラーのモデリング関数（ボックス１２４）は、オプションでもよい、そのため、点線で表されている。例えば、マスクが高い品質の技術で作成されている例では、マスクエラーによる最終的な影響は無視できる。さらにこのマスクエラーのモデリングは実装される必要はない。
さらにこのマスクエラーのモデリング関数（ボックス１２４）は、ひとつの実施態様で、例えば、上で記載したポリゴンデザインデータベースのビットマップイメージを使用して、アクセラレータシステム１１６のアクセラレータサブシステムによって実行および／または達成される。
図４の参照を続けて、次の処理は、投影光学装置を通過し、設計された照射体系の基で空間イメージをモデル化することである（ボックス１２６参照）。物理的イメージングモデルは光学科学でよく確定されており、スカラまたはベクトルイメージングモデルが使用される。光学リソグラフィが高ＮＡ装置（高ＮＡは一般に０．６より大きいＮＡを表す）に移行するため、ベクトルモデルはもっと重要になる。過去１０年間を通して、計算をスピードアップさせるための様々な手段が発展してきた。
ひとつの例は、全イメージングング系を、重要性を減少させて、一連のコヒーレントイメージング系に分解することである。つまり、投影と照射光学装置によって定まるが、マスクパターンそれ自身とは独立している伝送クロス係数（TCC：Transmission Cross Coefficient）と呼ばれる行列の固有値をより小さくしていくことである。分解されたコヒーレント系はしばしば固有系と呼ばれる。要求の正確さに依存して、様々な数の固有系が含まれる。空間イメージ計算の主流は、空間イメージを生成するため、前と後ろの両方で、高速フーリエ変換（ＦＦＴ）を使用することである。回折限界光学イメージング系はすぐにフーリエ変換の列として描写されるため、デザインの空間イメージを作成するためＦＦＴを使用することは有利になる。ピクセルベースのイメージに適用されたとき、それらの全ての変換は通常のピクセルベースの計算になる。
さらに、ひとつの態様で、例えば、もし追加の処理（例えば、アンチエイリアスフィルタ技術１２２および／またはエラーマスクモデル１２４）があれば追加の処理によって修正されたポリゴンデザインデータベースのビットマップイメージを使用して、空間イメージの生成（ボックス１２６）は、アクセラレータサブシステム１１６によって実行されおよび／また達成される。
空間イメージの生成／計算１２６の間、ウェーハの表面のレジストスタック係数（例えば、薄さ、ＢＡＲＣおよび／または屈折率）は、ＴＣＣ方程式の中に組み入れられる。さまざまなノンマスクＲＥＴ技術、例えば軸はずし照射と瞳フィルタリング、はＴＣＣ方程式計算の一部として組み入れられる。さらに、光学特性、例えば収差および／または光散乱、の欠点も、理想的な場合から瞳フィルタリングをそれ相当に修正することによって、空間イメージ方程式の中に組み入れられる。
図４の参照を続けて、レジスト中の空間イメージはレジストそれ自身を露出することに対して責任を負っている。厳格な第一原理モデリング（つまり、レジストシミュレーション１２８）に対して、レジスト内部の空間イメージの３Ｄ濃度分布が利用される。レジストモデリングのある態様に対して、ひとつの平面状の２Ｄ空間イメージ分布、例えばウェーハ表面より上のある距離の空間イメージ、が利用される。計算された空間イメージで多くの異なったレジストモデルが適用される。レジストモデルは物理的化学的処理でシミュレートおよび／またはモデル化され、最終的な現像されたレジストエッジ場所および／またはレジスト外形を予想する。注目すべきことに、それらの全てのモデルとモデリング技術は、現在知られていようと後で開発されようと、本発明の範囲内に含まれる。
ひとつの態様で、レジストモデルパラメータを実証し正しく調整するため、エッジ場所および／またはエッジ外形は、実験的結果、例えば、計量ツール（例えば、ＣＤ−ＳＥＭ，光学ＣＤツール）によって測定されたＳＥＭイメージ、ＣＤ値と比較される。
注目すべきことに、レジストモデリングは通常のピクセルベースの計算、例えば、フィルタリング、再マッピングに変形される。そしてそれゆえハードウェアアクセラレーションに適切である。そのように、ある実施態様でのレジストモデリングまたはシミュレーション（ボックス１２８）は、例えば直接ポリゴンデザインデータベース（ボックス１２０参照）のバイナリビットマップイメージを使用すること、または、追加の処理（例えば、アンチエイリアスフィルタリング技術１２２、マスクエラーモデリング１２４）によって修正されたポリゴンデザインデータベースのビットマップイメージ、またはそれらによって作成された空間イメージ（ボックス１２６参照）を直接、使用することで、アクセラレータサブシステム１１６によって実行されおよび／または達成される。
次の操作は、図４中の点線のボックスにも図示されている、基盤エッチング処理のモデル化である（ボックス１３０参照）。エッチング処理は、リソグラフィから分離しおよび独立した処理のため、この操作はしばしば、本リソグラフィシミュレーションおよび／または解析に不必要である。しかしながら、エッチング処理は本発明の中に組み込むことができる。
基盤エッチング処理のシミュレーションはピクセルベースの処理に変形することもできる（ボックス１３０）。そのようにひとつの実施態様で、エッチングシミュレーションは、例えば直接ポリゴンデザインデータベース（ボックス１２０参照）のバイナリビットマップイメージを使用すること、または、追加の処理（例えば、アンチエイリアスフィルタリング技術１２２、マスクエラーモデリング１２４および／またはレジストシミュレーション１２８）によって修正されたポリゴンデザインデータベースのビットマップイメージ、またはそれらによって作成された空間イメージ（ボックス１２６参照）を直接、使用することで、アクセラレータサブシステム１１６によって実行されおよび／または達成される。
図４の参照を続けて、デザインのエッジ位置の決定および／または識別の後、ウェーハ上の印刷パターンは決定され、検査され、描写され、および／または評価される（ボックス１３２参照）。識別されたエッジポイントを接続することによって、シミュレートされたウェーハパターンは構築される。それらの予想されたウェーハパターンは様々なアプリケーション、例えば、ＲＥＴデザインが実際にそのゴールに達していて、生成されたエラーを有していないことを確かめるためデザインターゲット（つまりウェーハ上の望ましいパターン）と比較するアプリケーション、で使用される。様々なおよび／または適切なアプリケーション（ボックス１３４）の議論は以下で詳細に与えられる。
本発明のひとつの実施態様でハードウェアアクセラレーションは、ハードウェア（例えば、計算エンジン、通信チップおよび／またはメモリを含んでいるエレクトリックボード）を使用する技術して言及され、ハードウェアは、一般目的のマイクロプロセッサをベースとした計算デバイスよりもピクセルベースタイプの計算に対してより効果的である。アクセラレータハードウェアは、高度に構成され、特別にプログラムされた一般目的のコンピュータデバイス（例えば、一般目的のマイクロプロセッサおよび／またはプログラマブルロジックデバイス）で実装され、そして、マイクロプロセッサから重要な計算処理を肩代わりする。このように、装置はより並列にパイプラインの形式でデータをシミュレートする計算を行う。
例えば、図３を参照して、ひとつの実施形態の中で、アクセラレータシステム１１６のマイクロプロセッササブシステムは、経験に基づいた論理、例えば、ビットマップ表現をポリゴンに変換、に依存するそれらの計算を取り扱い、一方、アクセラレータシステム１１６のアクセラレータサブシステムは、少ない（つまり、ほとんどないからまったくない）内部依存のデータの計算を取り扱う。このようにこの構成の中で、アクセラレーションサブシステムによって行われる計算に集中した仕事は、並列化されパイプラインの形式で行われる。例として、イメージフィルタリング（図４のボックス１２２）、フーリエ変換のようなイメージ変換（図４のボックス１２６）および／またはレジストモデリング／シミュレーション（図４のボックス１２８）がある。
図５を参照して、ひとつの実施形態の中で、装置１１０はひとつまたは複数の一般タイプの計算装置１１２、例えば、アプリケーション処理装置１１４ａとフロントエンド処理装置１１４ｂを含んでいる。アプリケーション処理装置１１４ａは、装置１１０のすべての処理のジョブの管理を取り扱うため適切に構成されている。特にひとつの実施形態の中で、アプリケーション処理装置１１４ａはアプリケーション処理デバイス１３６とアプリケーションＳＣＳＩ ＲＡＩＤ１３８ａを含んでいる。アプリケーション処理デバイス１３６は、システム１１０のさまざまなコンポーネントの操作の管理を提供するため、適切にプログラムされている。ここで、例えば、アプリケーション処理デバイス１３６はアクセラレータ装置１１６のさまざまのコンポーネントのためにデザインデータベースを分割するようにプログラミングされている。それによって、アクセラレータ装置１１６のコンポーネントによって実行される独立したジョブ、関数またはプロセスが特定化される。ＳＣＳＩ ＲＡＩＤハードディスクアレイ１３８ａは、アプリケーション処理デバイス１３６によって使用されるプログラムとデータ（例えば、デザインデータベース）のためのストレージを供給する。
フロントエンド処理装置１１４ｂは、フロントエンド処理デバイス１４０を含み、それは例えばジョブセットアップおよび／または結果をレビュー／解析するため装置１１０に対してアクセスするオペレータまたはユーザに提供されるクライアントコンピュータ（図示されていない）を通して、ユーザまたはオペレータ（つまり外部の世界）との直接相互作用を扱い、実行するように適切にプログラミングされている。フロントエンド処理デバイスと関連づけられたＳＣＳＩ ＲＡＩＤディスクアレイ１３８ｂは、大きな容量のストレージデバイスであるべきである。ハードディスクアレイ１３８ｂは多くのシミュレーションジョブのイメージと結果を格納するために用いられるからである。フロントエンド処理装置１１４ｂも、アプリケーションＳＣＳＩ ＲＡＩＤ１３８ａ（例えば、デザインデータベース）からまたはそこへデータを提供または引き出すため、アプリケーション処理装置１１４ａと通信し、さらにユーザまたはオペレータによって指示されたようにジョブを開始するため、アプリケーション処理装置１１４ａに指示をする。
図５の参照を続けて、アプリケーション処理装置１１４ａとフロントエンド処理装置１１４ｂはアクセラレータ装置１１６と例えば、高速スイッチ（例えば、ギガビットイーサネットスイッチ１４２ａと１４２ｂ）を通して接続されている。スイッチ１４２ａと１４２ｂはDell 5224 Power Connectであってもよい、Dell Computer社(オースチン(Austin)，テキサス(Texas)，米国(USA))で製造され提供されている。Dell 5224 Power Connectの組み込みと操作は、アプリケーションノート、テクニカル／ジャーナル記事とデータシートの中で詳細に述べられている。ここでの参照によってそれらのすべては組み込まれる。
ひとつの実施態様で、すべてまたはほとんどすべての実際の計算に集中しているタスクはアクセラレータ装置１１６、特にひとつまたは複数のアクセラレータコンポーネント１１６ａ〜ｎによって実行される。本発明のこの構造は、アクセラレータハードウェアコンポーネント１１６ａ〜ｎの数を変化させることによって、スケーラブルな計算能力を可能とする。さらにこの構成はシステム全体のフォルトトレランスを可能にしまたは強化もする。例えば、一定のアクセラレータハードウェアコンポーネント１１６ａ〜ｎが落ちた場合、そのジョブは他のアクセラレータハードウェアコンポーネント１１６ａ〜ｎに再割り当てされる。このようにシステム１１０は操作状況／状態を維持する。
特に、アクセラレータ装置１１６はひとつまたは複数のアクセラレータコンポーネント１１６ａ〜ｎを含んでおり、それぞれは、ひとつのマイクロプロセッササブシステム１４４ａ〜ｎ（ひとつまたは複数のマイクロプロセッサを含んでいる）、ひとつまたは複数のアクセラレータサブシステム１４６ａ〜ｎ、および関連したマイクロプロセッササブシステム１４４ａ〜ｎと対になったローカルまたは常駐のメモリストレージ１４８ａ〜ｎを有している。ハードウェアアクセラレーション能力の大きさまたは量は、実行する計算の大きさまたは量に依存し、マイクロプロセッササブシステム１４４ａ〜ｎと等しい。
ひとつの実施態様でマイクロプロセッササブシステム１４４ａ〜ｎはそれぞれ、Intel社(サンタクララ(Santa Clara)，カリフォルニア(California)，米国(USA))によって製造された２つのＸｅｏｎ（商標）マイクロプロセッサを含む。アクセラレータサブシステム１４６ａ〜ｎは、それぞれ多数の特定用途向けＩＣ（ＡＳＩＣ）、特別目的のＤＳＰ集積回路および／またはプログラマブルゲートアレイ（例えば、利用者書き込み可能ゲートアレイ（ＦＰＧＡ））を含む。事実、アクセラレータサブシステム１４６ａ〜ｎのそれぞれは、多重のアクセラレータサブシステムを含む。例えば、図５に表示されているようにアクセラレータサブシステム１４６ａは、アクセラレータサブシステム１４６ａ１〜１４６ａｘのすべてを含む。このように最大に利用するとき、アクセラレータサブシステム１４６ａ〜ｎのそれぞれは、およそ２５個のＸｅｏｎマイクロプロセッサの計算能力を有している。
バス１５０ａ〜ｎは、マイクロプロセッササブシステム１４４ａ〜ｎと関連したアクセラレータサブシステム１４６ａ〜ｎ間の高速通信を容易にする。バス１５０ａ〜ｎでの通信プロトコルと技術は、ＰＣＩ，ＰＣＩＸまたは他の高速通信プロトコルと技術である。実際、任意の高速技術は、現在知られているまたは、後で開発されたものであろうと、バス１５０ａ〜ｎに実装可能である。注目すべきことに、ひとつの実施態様で、バスインターフェイスは、ＩＢＭ社（アーモンク(Armonk)，ニューヨーク(New York)，米国(USA)）の21P100BGC PCI-X bridge(64ビット/133MHz)を使用することで実装可能である。21P100BGCの実装と操作はアプリケーションノート、テクニカル／ジャーナル記事とデータシートの中で詳細に述べられている。ここでの参照によってそれらのすべては組み込まれる。
図６を参照して、ひとつの実施態様で、それぞれのアクセラレータサブシステム１４６ａ〜ｎは、多数のプログラマブルロジックＩＣ１５２ａ〜ｘ例えば、ハイエンドＦＰＧＡ、を含む。それは、バス（例えば、64ビット／266MHz）を通して、関連した高速メモリ１５４ａ〜ｘ（例えば、Micron社(ボイジ(Boise)，アイダホ(Idaho)，米国(USA))のDDR SDRAM，MT46V2M32V1）と対になっている。ひとつの実施態様で、４つのＦＰＧＡが実装され、それぞれは３００万個のゲートを含んでいる。ＦＰＧＡは、Xilinx社(サンノゼ(San Jose)，カリフォルニア(California)，米国(USA))で製造されたXC2V3000である。XC2V3000の実装と操作はアプリケーションノート、テクニカル／ジャーナル記事とデータシートの中で詳細に述べられている。ここでの参照によってそれらのすべては組み込まれる。
プログラマブルロジック１５２ａ〜ｘは、データの内部依存が少ない（つまり、ほとんどからまったくない）計算のすべてまたはほとんどすべてを実行するように適切にプログラムされ構成されている。計算の例として、アンチエイリアスフィルタ技術（図４のボックス１２２）、マスクエラーモデリング（図４のボックス１２４）、空間イメージ生成（図４のボックス１２６）、レジストシミュレーション（図４のボックス１２８）および／またはウェーハパターン生成プロセス（図４のボックス１３２）がある。このように、プログラマブルロジック１５２ａ〜ｘは経験に基づくロジック、例えば、ポリゴンのバイナリビットマップへの変換（図４のボックス１２０）、に強く依存する仕事に適用されない。
図６の参照を続けて、それぞれのアクセラレータサブシステム１４６ａ〜ｎは、関連した不揮発性メモリ１５８（例えば、Intel社(サンタクララ(Santa Clara)，カリフォルニア(California)，米国(USA))のフラッシュメモリTE28F128J3A-150）と対になったプログラマブルロジック１５６、例えば、多機能プログラマブル論理素子（ＣＰＬＤ）、をさらに含む。ひとつの実施態様でＣＰＬＤはXilinx社(サンノゼ(San Jose)，カリフォルニア(California)，米国(USA))で製造されたXCR3384XL-10TQ144である。要するにＣＰＬＤはフラッシュメモリからＦＰＧＡコードに変換することによってＦＰＧＡをプログラムするために使用される。XCR3384XL-10TQ144の実装と操作はアプリケーションノート、テクニカル／ジャーナル記事とデータシートの中で詳細に述べられている。ここでの参照によってそれらのすべては組み込まれる。
ひとつの実施態様でアクセラレータサブシステム１４６ａ〜ｎにより実行されるまたは可能性のある計算は、例えば、アンチエイリアスフィルタリングとダウンサンプリング、空間イメージ計算のためのＦＦＴ、イメージフィルタリングおよび／またはレジストモデリングの中のしきい値操作を含んでいる。マイクロプロセッササブシステム１４４ａ〜ｎによって扱われる計算は、ポリゴンのバイナリビットマップへの変換、アプリケーションプログラムまたはプロセス（例えば、比較によるＲＥＴ検証、欠陥の吸収）を含んでいる。マイクロプロセッササブシステム１４４ａ〜ｎとアクセラレーションサブシステム１４６ａ〜ｎ間の計算タスクの分配はアプリケーションに依存して、アプリケーションからアプリケーションでジョブからジョブで変化する。最適な分配はアクセラレータサブシステム１４６ａ〜ｎとマイクロプロセッササブシステム１４４ａ〜ｎで計算時間がつりあっていることである。結果として、どちらのサブシステムも他のサブシステムからの結果を待っている待ち時間を費やさない。
ひとつの実施形態で、アプリケーション処理装置１１４ａ、フロントエンド処理装置１１４ｂおよびアクセラレータ装置１１６を含む装置１１０のコンポーネントはラックマウントシステムとして一緒にマウントされる。
装置１１０は、リソグラフィック装置と処理方式の影響および／または相互作用と同様に、光学特性および／または性質のリソグラフィシミュレーション、検査、描写、および／または評価を高速に行う能力を有する。装置１１０は、多くのアプリケーション、例えばリソグラフィックデザイン、技術および／または装置の実証、検査、描写および／または評価、それらによって実行される個々の関数、それらの中で使用されるコンポーネント、で使用される。アプリケーションのいくつかは下記にリストされ記載されている。このアプリケーションのリストは網羅的なものでないことに注意すべきである。実際、装置１１０は、リソグラフィシミュレーション、半導体デザインおよび／また製造の検査、描写、および／または評価に依存するすべてのアプリケーションの中で使用される。そしてそのようなアプリケーションは、現在知られているまたは、後で開発されたものであろうと、本発明の範囲に含まれると意図される。
ひとつのアプリケーションの中で装置１１０は高速ＲＥＴ実証、検査および／または描写のために実装される。ＲＥＴ実証は、ＲＥＴデザインが最終のウェーハパターンの中で望ましい、予期されるおよび／または受け入れられる結果に達成しているかを実証するため、完全なリソグラフィ処理の詳細なシミュレーションを使用する手続きとして言及される。ウェーハ２２上の望ましい、予期されるおよび／または受け入れられる結果は通常、デザインデータベースの部分であり、時々、レファレンス層またはデザインターゲット層として言及される。後段ＲＥＴデザインデータベースもデザインデータベースの部分である。後段ＲＥＴデザインデータベースを使用しシミュレートされたウェーハパターンを得た後、ウェーハパターンはレファレンス層と比較され、偏差は強調され、描写されおよび／または解析される。
さらに、層間の描写および／または解析は重ね合わせマージンを決定するために利用される。例えば、コンタクトとポリ層間の重ね合わせはＩＣ製造にとって危険である。非常に小さいまたは少ない重ねあわせは、より低いチップ生産を引き起こす。本発明は二つの関連しているまたは関連していない層間の重ねあわせマージンの量を解析するためにも使用される。例えば、それらが一致するようにシミュレートされたウェーハとレジストパターンを比較することによって行う。注目すべきことに、マージンが非常に小さい位置または場所は、例えば、より詳細な解析のため強調される。
本発明を使用したＲＥＴデザインのシミュレーションおよび／または描写の速さは、ＲＥＴ実証をプロセスウィンドウ（つまり、焦点と照射線量の中で受け入れ可能なリソグラフィ処理変動）の中でひとつ、いくつかまたは全ての異なった点で実施されることを可能とする。ＲＥＴデザインがプロセスウィンドウ（線量と焦点の組み合わせ）のある点または与えられた点で受け入れられる一方、プロセスウィンドウの他の点で非常に大きな偏差を生ずるかもしれない。そのように、より完璧で徹底的なＲＥＴデザイン実証は、リソグラフィプロセスウィンドウ内の全ての点での解析および／またはシミュレーションを含む。
注目すべきことに、本発明は、焦点と線量以上の多くの他のプロセスパラメータ、例えば照射、マスクエラー、ステッパ収差および／またはレジストの薄さ、を含むため、プロセスウィンドウを一般化できる。この状況の中でプロセスウィンドウは高次元空間中の量になる。
エッジ配置、ラインエンド配置、ライン切断／橋絡、ＣＤエラーおよび／またはウェーハ上のエッジ配置によって決定される任意の他のエラーにもかかわらず、本発明は、プロセス変動、例えば、マスクエラー、焦点、線量、開口率、照射開口、収差または他のプロセスパラメータ、に対するウェーハパターンの印刷感度を解析するためにも利用される。印刷感度は、プロセスパラメータ変化に対するウェーハパターンエラーからの微分係数として言及される。解析はプロセスパラメータの中にちいさな変化を導入することによって達成され、結果のウェーハパターンの描写を解析する。感度が高くなればなるほど、デザインの堅牢さは悪くなる。
例えば、ＣＤ感度に関して、本発明は、対応するプロセスパラメータに対するＣＤ感度として、次の微分係数を解析するために利用される。
・dCD_on_wafer/dCD_error_on_mask、ここでdは微分係数を表す。この特別な感度は、マスク上のＣＤエラー（CD_error_on_mask）に対するウェーハ上のＣＤ（CD_on_wafer）の微分係数である。つまり、CD_error_on_mask内の単位変化量に対するCD_on_waferの変化量である。この感度はしばしばＭＥＥＦと呼ばれる。つまり、マスクエラー強調係数(Mask Error Enhancement Factor)である。二つのサブケースが使用される。
−大域マスクエラーＭＥＥＦ。このケースの中でマスク上の全てのパターンは同時にバイアスされる。この感度は、マスク全体にわたってマスクバイアス変動に関係する。
−局所マスクエラーＭＥＥＦ。このケースの中でマスク上のひとつの局所的パターンのみがＣＤエラーを持っていると仮定される。このエラーはマスク欠陥に関係する。
・dCD/dFocus_of_stepper、つまり、ステッパ焦点に対するウェーハ上のＣＤ感度。
・dCD/dDose_of_stepper、つまり、ステッパの照射線量に対するウェーハ上のＣＤ感度。
・dCD/dAberration_of_stepper、つまり、ステッパの収差に対するウェーハ上のＣＤ感度。
・dCD/dIllumination_pupil_of_stepper、ステッパ上の照射瞳（例えば、そのサイズと形状、瞳の中の照射分布）に対するウェーハ上のＣＤ感度。
・dCD/dNA_of_stepper、つまり、ステッパの開口数に対するウェーハ上のＣＤ感度。
・dCD/dThickness_of_resist、つまり、ウェーハのレジスト薄さに対するウェーハ上のＣＤ感度。
・dCD/Refractive_index_of_resist、つまり、ウェーハ上のレジスト屈折率に対するウェーハ上のＣＤ感度。
・dCD/dResist_stack、つまり、レジストスタックパラメータ（例えばＢＡＲＣの薄さ）に対するウェーハ上のＣＤ感度。
・dCD/dFlare_of_stepper、つまり、ステッパのフレア量に対するウェーハ上のＣＤ感度。
・dCD/dResist_processing_parameters、つまり、レジスト処理パラメータ（例えば、レジスト焼結時間、レジスト現像時間）に対するウェーハ上のＣＤ感度。
上記感度値は、製造可能性設計つまりＤＦＭ計量として言及される。本発明では、ＤＦＭ測量はプロセス感度検査を実行するため、およびデザイン中のプロセスの弱点を決定するために利用される。つまり、本発明は、あるしきい値を超えた感度を持っているデザインの位置を確認するために使用される。このＤＦＭ計量の追加関数は、以下を含んでいる。
・因子間の相互作用と因子を乱すキー感度を確認するＡＮＯＶＡ解析（実験結果の統計的解析をする標準の技術である）。
・線量と焦点のウィンドウをこえた完全なプロセスウィンドウ決定。
・プロセスウィンドウを制限しているデザイン位置を確認。
・プロセスウィンドウを強調するデザイン修正推奨の提供。
上記全ての解析と実証／検査は、特別なまたは一部のステッパまたはスキャナのただひとつまたは一般的な特性に対して実施されることに注目すべきである。例えば、ウェーハ製造施設は、多くの同じまたは異なったステッパを持っており、それぞれのステッパは、自身の収差または特性の“署名”を含んでいる。そのような収差または特性の集合は、個々のステッパに対してデザインの適切さを解析するため、シミュレーションプロセス（例えば、空間イメージ（図４のボックス１２６参照）生成の間）の中に組み入れられる。複数のステッパに対するシミュレーションは特別なデザインのための最もよいステッパを選択するために使用される。
ＲＥＴ実証、マルチプロセスポイント解析、プロセス感度解析、および上で述べた全ての他の解析は、ユーザの必要に応じて、フルチップデザインまたは局所的範囲内のどちらにでも適用できることにも注目すべきである。局所化された範囲は、相互作用の解析とレビューに対して特に有効である。例えば、回路デザイン者は、局所化された領域の解析を、小さな領域のライブラリのデザイン微調整に、またはフルチップデザインが完成する前に小さな領域のデザイン微調整に使用する。
速いシミュレーションはリソグラフィ設定の最適化の中で使用されることが可能である。それは、例えば、高められたおよび／または最適な(i)照射とＮＡ設定(ii)レジスト処理パラメータ（例えば、焼結時間、現像時間）および(iii)レジストスタックデザイン（例えば、レジストの薄さ、ＢＡＲＣ層の構造）を探すことがある。
事実、速いシミュレーションは、それ自身ＲＥＴデザインの中または間で使用されることが可能である。つまり、例えばエッジ転置に関して、ウェーハ上の望ましいパターンと比較することにより、ウェーハ上のパターンに高められた結果を提供および作成する高められたおよび／または最適なＲＥＴ装飾を探すことである。ＲＥＴデザインは同時にプロセスウィンドウサイズとＤＦＭ計量も最適化する。ＲＥＴ実証および／または検査の間、このデザイン能力は、欠陥のあるデザイン位置でＲＥＴデザインを推奨された修正を作り出すためにも使用されることが可能である。
さらに、本発明はＲＥＴ装飾とリソグラフィ設定の協同の最適化、協同の向上にも利用されることができる。例えば、ＯＰＣデザインは、照射手順で協同の最適化が行われる。ＯＰＣデザインと一緒に適切な照射を選択すること（つまり、同時に照射とＯＰＣデザインを最適化する）により、本発明は最終パターン品質と堅牢性を犠牲にすることなく、ＯＰＣ装飾を単純化する。注目すべきことに、このアプローチはマスク作成の複雑さを減少させ、それゆえマスクコストを減少させる。
本発明は他のＲＥＴ技術、例えば多重露出、の実装を高めるおよび／または最適化することにも使用されることもできる。多重露出は、多重の露出通過のなかでパターンを焼く技術として言及される。その結果それぞれの露出は、パターン間の相互作用（例えば、パターン間の増加した距離に依存する）を減少させ、パターンの部分のみを印刷する。“二重露出”と呼ばれるすでに存在するひとつの技術は、ｘとｙ方向にパターンを分割し、それらに対して、個々に、ｘとｙの双極照射を利用する。２回の露出または決まった数の露出と仮定すると、最適な分割はｘおよびｙ方向の分割のように単純ではなく、回路パターンそれ自身に依存する。本発明は、多重露出のためのチップパターンの最適な分割を探すためまたは解析するために使用されることができる。例えば、全ての露出は同じ照射を利用するかもしれないし、または処理を高めるまたは／および最適化するため、照射はそれぞれの露出に対して異なるかもしれない。
照射分割協同最適化は、さらにリソグラフィの品質と堅牢さを向上させる。さらに最適化は、他のリソグラフィパラメータ、例えば、ＯＰＣデザイン、ＮＡ、瞳フィルタリング、と一緒に協同最適化も含む。注目すべきことに、それらの最適化と協同最適化は本発明のシステムと技術を使用することによって高められる。
さらに、本発明の装置は、半導体工場の中で使用されているプロセスパラメータを備え付けたとき、工場からチップデザイン顧客への“大使”として役立つことができる。つまり、装置は、決定的な処理とツール情報を大切に保護し、工場固有の処理の詳細に直接アクセスすることなしに、特別な工場パートナに対してデザインを評価する、測定するおよび最適化するため、工場のチップデザイン顧客によって使用される。
さらに本発明の装置と技術は、計量ツールにそのシミュレーション結果をフィードフォワードすることができる。つまり、装置の結果は、マスクショップとウェーハ製造施設の異なった計量および検査ツールに提供される。例として、それは、“状況に敏感な”マスクデザインと製造を定めることに有効であり、例えば無反応の領域は検査の許容誤差が緩められる。ウェーハ製造施設のなかで存在する計量および検査資源に関心を集めることを助け、その結果彼らは“限界の領域”に集中する。限界の領域には、例えば、多重プロセスウィンドウ検査とプロセス感度検査で確認されたそれらのＲＥＴ弱点に対して、計量ツールを使用した物理的ＲＥＴデザイン検査がある。
本発明の装置と技術は、リアルタイムのウェーハパターン検査を行うため、従来のマスク検査装置（例えば、KLA-TencorCorporation社(サンノゼ(San Jose)，カリフォルニア(California)，米国(USA))からのTeraScan DUV Reticle Inspection System）と組み合わせることが可能である。例えば従来のリソグラフィおよび／またはマスク検査装置は高解像度のマスクのイメージを獲得する。獲得された高解像度イメージは、ウェーハ上に印刷されたマスクパターンの空間イメージより高い、マスクパターンの解像度を持っている。従来のリソグラフィおよび／またはマスク検査装置は、マスク上に配列されたパターンに関して、より多くのデータ、明細および／または情報を提供する。これらの高解像度のイメージは、レジスト中および／または基盤エッチング後のどちらかの予期されるウェーハパターンをシミュレートする、解析するおよび描写するため、本発明の装置に提供される。そして、それはウェーハ上の望ましい回路パターンと順番に比較される。偏差があるとき、欠陥は確認される。マスクが望ましい後段ＲＥＴデザインに沿って作られている事を確かめることだけでなく、マスク上のＲＥＴデザインの実現がウェーハ上の望ましい結果を生成するかを確かめる。この検査モードは、Ｄ：ＤまたはＤ：ＤＢ検査である現在のマスク検査の産業慣習と異なっている。この検査モードは、デザインターゲットとレジスト中またはパターンエッチング後のシミュレートされたウェーハと比較されるため、それゆえ、Ｄ：Ｔ（Die-To-Target）検査モードを実現する。図７は典型的なＤ：Ｔ検査のプロセスフローを図示している。
Ｄ：Ｔ検査モードは、後段ＲＥＴデザインデータベースを使うことを必要としない。かわりにＤ：Ｔ検査モードは、ウェーハ上のレジスト中またはエッチング後のパターンまたはイメージをシミュレートするため、後段ＲＥＴデータとしてマスク検査ツールによって獲得された高解像度イメージを使用する。Ｄ：Ｔ検査技術は、ウェーハ上のデザインターゲットパターンと比較するため、シミュレートされたレジスト中またはエッチング後のパターンを利用する。
Ｄ：Ｔ検査モードは、マスクに対するピクセルの印刷可能性について非常に力強い検査方法である。それは、印刷されたウェーハ回路パターンに影響する欠陥を獲得するのみであり、厄介な欠陥（つまり、チップ生産に影響を与えない欠陥）として知られているウェーハ回路パターンを変化させないそれらの欠陥を報告しないからである。厄介な欠陥を除去することによって、Ｄ：Ｔ検査は、不必要なマスクの“スクラップ”を縮小し、マスク生産を向上しおよび／またはマスクコストを減ずる。Ｄ：Ｔは、Ｄ：ＤまたはＤ：ＤＢ検査の発見しきい値より“した”であるが、リソグラフィ光学機器（例えば、ステッパまたはスキャナ）とウェーハレジスト処理とを組み合わせるときウェーハ回路パターンに影響を及ぼすマスク欠陥の獲得、発見および／または確認もする。それゆえウェーハ生産の損失の可能性を減少させる。
注目すべきことに、Ｄ：Ｔ検査技術は、ＲＥＴデザインの追加的、不正確および／または未発見の欠陥を発見するため、Ｄ：ＤＢ検査技術と統合および／または結合することができる。例えば、Ｄ：Ｔ検査技術が重要な欠陥を発見および／または確認したところで、Ｄ：ＤＢ検査技術はマスク上の欠陥または欠陥のある領域を発見および／または確認しない（つまり、マスクは後段ＲＥＴデータベースにしたがってデザインされているように見える）。それは、欠陥のある領域で、ＲＥＴデザインが、エラーを含むまたはエラーの中にあるように見える（つまり、マスクがこのデザインにしたがって生産されたとしても、このデザインは望ましいウェーハパターンを生産しない）。
別の点で、Ｄ：Ｔ検査はマスクの検査性を向上させることができる。小さく、複雑なＯＰＣ特性は、従来のＤ：ＤまたはＤ：ＤＢ検査を非常に困難なことにしている。多くの小さなＯＰＣ特性は、“欠陥”（つまり、誤った欠陥）として目印がつけられ、検査性を減少させ、それゆえＯＰＣデザインの中に制約を生じさせる。Ｄ：Ｔ検査で、高解像度イメージが、ウェーハ上のレジスト中またはエッチング後のパターンをシミュレートするため直接使用されており、そこでは、すべてのちいさなＯＰＣ特性は取り除かれている。デザインターゲットとの比較では、ちいさなＯＰＣ特性は含まず、それゆえ、誤った欠陥は減少される。
注目すべきことに、KLA-Tencor Corporation社のTeraScan DUV Reticle Inspection System製品文献、アプリケーションノート、テクニカル／ジャーナル記事およびオペレータマニュアルは、ここで参照によって組み込まれる。
本発明によるマスク検査技術の他の実施態様で、米国特許出願 第１０／３９０，８０６号（リソグラフィプロセスのモニタリングとコントロールのための装置および方法（以下、特許文献１））で記載されおよび図示されている装置、デバイスおよび／または技術は、本発明のなかの発明と組み合わせて、光学リソグラフィック装置、方法および／または関連したサブシステム（例えば、光学サブシステムおよびフォトマスクと一緒に用いられている機器のコントロールサブシステム）を測定するため、検査するため、描写するためおよび／または評価するために利用することができる。この点で特許文献１の装置と技術を使用して集められおよび／またはサンプルとして抽出された空間イメージは、シミュレートおよび／または予想されたウェーハパターンと比較するため、本発明の装置に提供される。この方式で本発明の装置は、後段ＲＥＴデータベースとリソグラフィ機器の光学設定を使用して、シミュレートされた空間イメージを提供する（注目すべきことに、もし空間イメージのみが必要とされる場合、レジスト現像と基盤エッチングシミュレートは省略される）。そして、特許文献１の装置と技術は、リソグラフィ機器の内部から獲得された実際の空間イメージを提供する。これは、それらの間の偏差／欠陥を確認にするため、ピクセル基底ごとに行われる。
特にマスク検査技術は、シミュレートされたリソグラフィックデザインとリソグラフィックデザインの計測された空間イメージを使用して、リソグラフィックデザインの中の欠陥を発見または確認する。この方法はリソグラフィックデザインのピクセルベースビットマップ表現を生成することを含んでいる。その中で、ピクセルベースビットマップはピクセルデータを含み、およびそれぞれのピクセルデータは、すでに決定されたピクセルサイズ（上で記載した）を持っているピクセルを表現している。この方法は、リソグラフィックデザインのピクセルベースビットマップ表現を使用して、リソグラフィックデザインのシミュレートされた空間イメージを生成する。
この方法はさらに、リソグラフィックデザインの測定された空間イメージを生成するため、イメージデータを測定することも含み、その中で、測定された空間イメージは、ウェーハ平面状でリソグラフィックツールによって作成されたリソグラフィックデザインのピクセルベースのビットマップ表現である。その後、この方法は、リソグラフィックデザインの中の潜在的なエラーを発見するため、リソグラフィックデザインの測定された空間イメージとリソグラフィックデザインのシミュレートされた空間イメージとを比較する。さらにこの方法は、データベースの中に含まれる望ましい、すでに決定されたパターンとリソグラフィックデザインのシミュレートされた空間イメージとの比較をも行う。
上記で記載したように、リソグラフィックデザインのピクセルベースのビットマップ表現は、所定の形状の中に配置された多数のポリゴンをピクセルベースのビットマップ表現に変換することを含んでいる。ピクセルベースのビットマップは、多数のポリゴンを表現しているグレイレベルイメージであってもよい。
さらに、ピクセルサイズは、上で記載したように決定される。ひとつの実施態様でピクセルサイズは、リソグラフィックデザインの空間イメージ中のナイキスト周波数よりも大きく、および／または開口数とリソグラフィックツールの投影光学機器の波長を使用して決定される。
もちろん、この方法は、本発明の装置の実施態様のひとつまたは複数に提供することができる。実際、他の検査技術との関連で上に記載した全ての実施態様、発明、特徴および／または技術は、リソグラフィックデザインの測定された空間イメージとシミュレートされたリソグラフィックデザインを使用して、リソグラフィックデザインの中の欠陥を発見または明確にするマスク検査技術の中に組み込むことがことができる。簡潔さのために、それらの議論は繰り返さない。
注目すべきことに、上で言及したように、特許文献１の中で記載されおよび図示された発明は、マスク検査のために実際のウェーハパターンを集めるために利用される。簡潔さのために、これらの議論はここで繰り返さない。しかしながら、むしろ、特許文献１の完全な内容、例えば、発明の全ての特徴、属性、選択、材料および効果は、この中で参照によって組み込まれることは特に記載される。
この中で記載されおよび図示された発明は多くある。この発明のある態様、特徴、材料、構成、属性および効果は記載されおよび図示されている一方、本発明の異なったおよび／または同じ態様、特徴、材料、構成、属性および効果は、記載、図示および請求項から明らかであると解釈されるべきである。このように、ここで記載されおよび図示された態様、特徴、材料、構成、属性および効果は網羅的ではなく、異なっているまたは同じ態様、特徴、材料、構成、属性および効果は、本発明の範囲に含まれると解釈されるべきである。
特にひとつの適用の中で、この装置は、ＲＥＴデザインの速い実証と確認を容易にし、可能にする。これは、最終のウェーハパターン上の望ましい／予想される結果との関連を含んでいるＲＥＴデザインを実証し、描写しおよび／または解析するため、完全なリソグラフィ処理の詳細なシミュレーションを使用する手順に関係する。
１０ 光学投影リソグラフィック装置
１２ 照射源
１４ 照射瞳フィルタ
１６ａ〜ｃ レンズサブシステム
１８ マスク
２０ 投影瞳フィルタ
２２ ウェーハ
１１０ 装置
１１２ 一般目的タイプのコンピュータ装置
１１４ａ アプリケーション処理装置
１１４ｂ フロントエンド処理装置
１１６ アクセラレータ装置
１１６ａ〜ｎ アクセラレータコンポーネント
１１８ スイッチ
１３６ アプリケーション処理デバイス
１３８ａ アプリケーションＳＣＳＩ ＲＡＩＤ
１３８ｂ フロントエンドＳＣＳＩ ＲＡＩＤ
１４０ フロントエンド処理デバイス
１４２ａ ダウンストリームデータスイッチ（ギガビットイーサネット）
１４２ｂ アップストリームデータスイッチ（ギガビットイーサネット）
１４４ａ〜ｎ マイクロプロセッササブシステム
１４６ａ１〜ｎｘ アクセラレータサブシステム
１４８ａ〜ｎ メモリストレージ
１５０ａ〜ｎ バス
１５２ａ〜ｘ プログラマブルロジック
１５４ａ〜ｘ 高速メモリ
１５６ プログラマブルロジック
１５８ 不揮発性メモリ

Claims (19)

  1. 集積回路デザインのリソグラフィック処理をシミュレートするための装置であって、
    前記シミュレートの第一の部分を実行するマイクロプロセッササブシステムと、
    前記マイクロプロセッササブシステムと対になって、前記シミュレートの第二の部分を実行するコプロセッシングアクセラレータであって、前記第二の部分が前記集積回路デザインの空間イメージの少なくとも一部分を計算することを含む、コプロセッシングアクセラレータとを含み、
    前記コプロセッシングアクセラレータが、前記第二の部分を並列で実行する複数のプロセッサを含む、装置。
  2. 前記第二の部分が、前記第一の部分より計算集中的である、請求項１に記載の装置。
  3. 前記第一の部分が、前記集積回路デザインの少なくとも一部分をピクセルベースのビットマップへ処理することを含む、請求項１に記載の装置。
  4. 前記ピクセルベースのビットマップが、前記集積回路デザインにおける複数のポリゴンを表しているグレイレベルのイメージを含む、請求項３に記載の装置。
  5. 前記集積回路デザインが超解像度技術を含み、前記マイクロプロセッササブシステムが、超解像度技術を含んでいる前記デザインの少なくとも一部分における複数のポリゴンを、それについてのピクセルベースのビットマップ表現に変換する、請求項１に記載の装置。
  6. 前記コプロセッシングアクセラレータが、前記空間イメージの対応する部分を生成するため、ピクセルデータを使用して、高速フーリエ変換を実行する、請求項３に記載の装置。
  7. 前記コプロセッシングアクセラレータが、前記集積回路デザインによってウェーハ上に形成された前記空間イメージの前記一部分に対応するレジストイメージを計算する、請求項１に記載の装置。
  8. 前記コプロッセシングアクセラレータが、前記集積回路デザインのピクセルベースのビットマップ表現と、リソグラフィックツールの投影と照射の光学特性を表している行列の係数とを使用して、前記集積回路デザインによってウェーハ上に形成された前記空間イメージの前記一部分に対応するレジストイメージを計算する、請求項３に記載の装置。
  9. 前記マイクロプロセッササブシステムと前記コプロセッシングアクセラレータと対になって、前記ウェーハ上の計算されたパターンと、望ましい、所定のパターンとを比較する処理システムをさらに含む、請求項８に記載の装置。
  10. 前記マイクロプロセッササブシステムと前記コプロセッシングアクセラレータと対になって、前記ウェーハ上の計算されたパターンを使用して、前記集積回路デザインのＣＤを決定する処理システムをさらに含む、請求項８に記載の装置。
  11. 前記マイクロプロセッササブシステムと前記コプロセッシングアクセラレータと対になって、前記ウェーハ上の計算されたパターンを使用して、前記集積回路デザインのエッジ配置を決定する処理システムをさらに含む、請求項８に記載の装置。
  12. 前記マイクロプロセッササブシステムと前記コプロセッシングアクセラレータと対になって、リソグラフィックツールの投影と照射の光学特性を表している前記行列の前記係数の変化に応答して計算された前記ウェーハ上のパターンを使用して、印刷感度を決定する処理システムをさらに含む、請求項８に記載の装置。
  13. リソグラフィックツールの投影と照射の光学特性を表している前記行列の前記係数が、ひとつまたは複数の焦点、線量、開口数、照射開口および収差を表している、請求項１２に記載の装置。
  14. 前記処理システムが、前記印刷感度を使用して、前記リソグラフィックツールの前記投影と照射の光学特性の変数の集合を決定する、請求項１３に記載の装置。
  15. 前記マイクロプロセッササブシステムと前記コプロセッシングアクセラレータと対になって、前記計算されたウェーハ上のパターンと、望ましい、所定のパターンとの間の比較に応答して前記集積回路デザイン内のエラーを発見する処理システムをさらに含む、請求項８に記載の装置。
  16. 前記処理システムは、エラーの発見に応答して、前記集積回路デザインにおける前記エラーを訂正するため前記集積回路デザインに対する修正を決定する、請求項１５に記載の装置。
  17. 前記空間イメージを計算することは、与えられた照射体系に基づいて前記リソグラフィック処理のために使われるイメージング系の投影光学装置を通過する前記空間イメージをモデル化することを含む、請求項１に記載の装置。
  18. 前記空間イメージを計算することは、前記リソグラフィック処理のために使われるイメージング系を複数のコヒーレントイメージング系に分解することを含む、請求項１に記載の装置。
  19. 前記コヒーレントイメージング系が、伝送クロス係数を含む、請求項１８に記載の装置。
JP2009000846A 2003-10-07 2009-01-06 リソグラフィシミュレーションのための装置 Expired - Fee Related JP5008681B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US50960003P 2003-10-07 2003-10-07
US60/509,600 2003-10-07
US10/815,573 US7003758B2 (en) 2003-10-07 2004-04-01 System and method for lithography simulation
US10/815,573 2004-04-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006533885A Division JP2007507891A (ja) 2003-10-07 2004-09-07 リソグラフィシミュレーションのための装置および方法

Publications (2)

Publication Number Publication Date
JP2009105430A JP2009105430A (ja) 2009-05-14
JP5008681B2 true JP5008681B2 (ja) 2012-08-22

Family

ID=34396590

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2006533885A Pending JP2007507891A (ja) 2003-10-07 2004-09-07 リソグラフィシミュレーションのための装置および方法
JP2009000846A Expired - Fee Related JP5008681B2 (ja) 2003-10-07 2009-01-06 リソグラフィシミュレーションのための装置
JP2010188292A Pending JP2010266900A (ja) 2003-10-07 2010-08-25 リソグラフィシミュレーションのための装置および方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006533885A Pending JP2007507891A (ja) 2003-10-07 2004-09-07 リソグラフィシミュレーションのための装置および方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2010188292A Pending JP2010266900A (ja) 2003-10-07 2010-08-25 リソグラフィシミュレーションのための装置および方法

Country Status (3)

Country Link
US (10) US7003758B2 (ja)
JP (3) JP2007507891A (ja)
WO (1) WO2005040917A2 (ja)

Families Citing this family (264)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7480889B2 (en) * 2003-04-06 2009-01-20 Luminescent Technologies, Inc. Optimized photomasks for photolithography
US7698665B2 (en) * 2003-04-06 2010-04-13 Luminescent Technologies, Inc. Systems, masks, and methods for manufacturable masks using a functional representation of polygon pattern
US7124394B1 (en) * 2003-04-06 2006-10-17 Luminescent Technologies, Inc. Method for time-evolving rectilinear contours representing photo masks
US20050234684A1 (en) * 2004-04-19 2005-10-20 Mentor Graphics Corp. Design for manufacturability
US7558419B1 (en) * 2003-08-14 2009-07-07 Brion Technologies, Inc. System and method for detecting integrated circuit pattern defects
US7003758B2 (en) 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
EP1530083A3 (en) * 2003-11-05 2006-03-01 ASML MaskTools B.V. OPC based on decomposition into eigen-functions
US7646906B2 (en) 2004-01-29 2010-01-12 Kla-Tencor Technologies Corp. Computer-implemented methods for detecting defects in reticle design data
KR100824031B1 (ko) * 2004-01-30 2008-04-21 에이에스엠엘 마스크툴즈 비.브이. 캘리브레이션된 고유 분해 모델을 이용하여 노광 툴들의믹스/매치로 인한 모델 ｏｐｃ 편차를 예측하고최소화하는 방법
US9188974B1 (en) 2004-02-13 2015-11-17 Kla-Tencor Technologies Corp. Methods for improved monitor and control of lithography processes
JP2005258080A (ja) * 2004-03-11 2005-09-22 Matsushita Electric Ind Co Ltd レイアウトデータ検証方法、マスクパターン検証方法および回路動作検証方法
US7409670B1 (en) * 2004-04-01 2008-08-05 Altera Corporation Scheduling logic on a programmable device implemented using a high-level language
US7370311B1 (en) 2004-04-01 2008-05-06 Altera Corporation Generating components on a programmable device using a high-level language
WO2005098686A2 (en) * 2004-04-02 2005-10-20 Clear Shape Technologies, Inc. Modeling resolution enhancement processes in integrated circuit fabrication
JP2007535135A (ja) * 2004-04-20 2007-11-29 ライテル・インストルメンツ リソグラフ投影ツールのエミュレーション法
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
JP2005309140A (ja) * 2004-04-22 2005-11-04 Toshiba Corp フォトマスク製造方法、フォトマスク欠陥修正箇所判定方法、及びフォトマスク欠陥修正箇所判定装置
US20060069958A1 (en) * 2004-05-09 2006-03-30 Sawicki Joseph D Defect location identification for microdevice manufacturing and test
US7137085B1 (en) * 2004-06-01 2006-11-14 Advanced Micro Devices, Inc. Wafer level global bitmap characterization in integrated circuit technology development
US7418693B1 (en) 2004-08-18 2008-08-26 Cadence Design Systems, Inc. System and method for analysis and transformation of layouts using situations
JP4904034B2 (ja) * 2004-09-14 2012-03-28 ケーエルエー−テンカー コーポレイション レチクル・レイアウト・データを評価するための方法、システム及び搬送媒体
CN1800971A (zh) * 2004-09-14 2006-07-12 Asml蒙片工具有限公司 一种用于实施全芯片制造可靠性检查和校正的方法
US7739651B2 (en) * 2004-09-29 2010-06-15 Synopsys, Inc. Method and apparatus to determine if a pattern is robustly manufacturable
US7350183B2 (en) * 2004-11-05 2008-03-25 International Business Machines Corporation Method for improving optical proximity correction
US7805701B1 (en) * 2004-12-07 2010-09-28 National Semiconductor Corporation Universal two-input logic gate that is configurable and connectable in an integrated circuit by a single mask layer adjustment
US20060190915A1 (en) * 2005-01-19 2006-08-24 Smith Adlai H Machine specific and machine group correction of masks based on machine subsystem performance parameters
JP4483612B2 (ja) * 2005-02-09 2010-06-16 ソニー株式会社 フォトマスクの製造方法、および、半導体デバイスの製造方法
US20060242618A1 (en) * 2005-02-14 2006-10-26 Yao-Ting Wang Lithographic simulations using graphical processing units
US7475382B2 (en) * 2005-02-24 2009-01-06 Synopsys, Inc. Method and apparatus for determining an improved assist feature configuration in a mask layout
KR100674964B1 (ko) * 2005-03-14 2007-01-26 삼성전자주식회사 포토마스크 교정 방법 및 시스템 장치
US7519940B2 (en) * 2005-05-02 2009-04-14 Cadence Design Systems, Inc. Apparatus and method for compensating a lithography projection tool
US7853920B2 (en) * 2005-06-03 2010-12-14 Asml Netherlands B.V. Method for detecting, sampling, analyzing, and correcting marginal patterns in integrated circuit manufacturing
US8219940B2 (en) * 2005-07-06 2012-07-10 Semiconductor Insights Inc. Method and apparatus for removing dummy features from a data structure
US7769225B2 (en) * 2005-08-02 2010-08-03 Kla-Tencor Technologies Corp. Methods and systems for detecting defects in a reticle design pattern
US7488933B2 (en) * 2005-08-05 2009-02-10 Brion Technologies, Inc. Method for lithography model calibration
WO2007019269A2 (en) * 2005-08-08 2007-02-15 Brion Technologies, Inc. System and method for creating a focus-exposure model of a lithography process
US7695876B2 (en) * 2005-08-31 2010-04-13 Brion Technologies, Inc. Method for identifying and using process window signature patterns for lithography process control
KR100982135B1 (ko) * 2005-09-09 2010-09-14 에이에스엠엘 네델란즈 비.브이. 개별 마스크 오차 모델을 사용하는 마스크 검증 방법 및시스템
JP5405109B2 (ja) * 2005-09-13 2014-02-05 ルミネセント テクノロジーズ インコーポレイテッド フォトリソグラフィのためのシステム、マスク、及び方法
JP4195029B2 (ja) * 2005-09-22 2008-12-10 アドバンスド・マスク・インスペクション・テクノロジー株式会社 画像補正装置、パターン検査装置、画像補正方法、及び、パターン欠陥検査方法
US7346863B1 (en) 2005-09-28 2008-03-18 Altera Corporation Hardware acceleration of high-level language code sequences on programmable devices
WO2007041602A2 (en) * 2005-10-03 2007-04-12 Luminescent Technologies, Inc. Lithography verification using guard bands
WO2007041600A2 (en) * 2005-10-03 2007-04-12 Luminescent Technologies, Inc. Mask-pattern determination using topology types
WO2007041701A2 (en) * 2005-10-04 2007-04-12 Luminescent Technologies, Inc. Mask-patterns including intentional breaks
US7325225B2 (en) * 2005-10-05 2008-01-29 Yasushi Tanaka Method and apparatus for reducing OPC model errors
WO2007044557A2 (en) 2005-10-06 2007-04-19 Luminescent Technologies, Inc. System, masks, and methods for photomasks optimized with approximate and accurate merit functions
KR100725170B1 (ko) * 2005-11-15 2007-06-04 삼성전자주식회사 포토마스크의 제작을 위한 시스템 및 방법
US7676077B2 (en) 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US8041103B2 (en) * 2005-11-18 2011-10-18 Kla-Tencor Technologies Corp. Methods and systems for determining a position of inspection data in design data space
US7570796B2 (en) 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US7546574B2 (en) 2005-12-02 2009-06-09 Gauda, Inc. Optical proximity correction on hardware or software platforms with graphical processing units
US7631286B2 (en) * 2005-12-30 2009-12-08 Wafertech Llc Automated metrology recipe generation
US7921383B1 (en) * 2006-01-11 2011-04-05 Olambda, Inc Photolithographic process simulation including efficient result computation for multiple process variation values
US7694267B1 (en) * 2006-02-03 2010-04-06 Brion Technologies, Inc. Method for process window optimized optical proximity correction
US7584450B2 (en) * 2006-02-17 2009-09-01 Synopsys, Inc. Method and apparatus for using a database to quickly identify and correct a manufacturing problem area in a layout
US7954072B2 (en) * 2006-05-15 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Model import for electronic design automation
JP2007324342A (ja) * 2006-05-31 2007-12-13 Nikon Corp 露光方法、露光システムの管理方法、露光システム、及びデバイス製造方法
US7849423B1 (en) 2006-07-21 2010-12-07 Cadence Design Systems, Inc. Method of verifying photomask data based on models of etch and lithography processes
KR100807229B1 (ko) * 2006-07-31 2008-02-28 삼성전자주식회사 마스크의 설계 패턴 보정 방법
US7966579B2 (en) * 2006-08-04 2011-06-21 Infineon Technologies Ag Methods of optical proximity correction
US8331645B2 (en) * 2006-09-20 2012-12-11 Luminescent Technologies, Inc. Photo-mask and wafer image reconstruction
US8644588B2 (en) * 2006-09-20 2014-02-04 Luminescent Technologies, Inc. Photo-mask and wafer image reconstruction
US8120753B2 (en) * 2006-11-08 2012-02-21 Asml Masktools B.V. Method, program product and apparatus for generating a calibrated pupil kernel and method of using the same in a lithography simulation process
US7877722B2 (en) * 2006-12-19 2011-01-25 Kla-Tencor Corp. Systems and methods for creating inspection recipes
EP2097788A1 (en) * 2006-12-21 2009-09-09 Nxp B.V. A method and system for identifying weak points in an integrated circuit design
US8194968B2 (en) * 2007-01-05 2012-06-05 Kla-Tencor Corp. Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions
US8611637B2 (en) * 2007-01-11 2013-12-17 Kla-Tencor Corporation Wafer plane detection of lithographically significant contamination photomask defects
US7995832B2 (en) * 2007-01-11 2011-08-09 Kla-Tencor Corporation Photomask inspection and verification by lithography image reconstruction using imaging pupil filters
KR101769258B1 (ko) 2007-01-18 2017-08-17 가부시키가이샤 니콘 스캐너 기반의 광 근접 보정 시스템 및 이용 방법
US8089666B2 (en) * 2007-01-25 2012-01-03 Ricoh Company, Ltd. Image forming apparatus
US8154770B2 (en) * 2007-01-31 2012-04-10 Ricoh Company, Ltd. Image forming apparatus
US7765515B2 (en) * 2007-02-03 2010-07-27 Anchor Semiconductor, Inc. Pattern match based optical proximity correction and verification of integrated circuit layout
US7974728B2 (en) * 2007-05-04 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. System for extraction of key process parameters from fault detection classification to enable wafer prediction
US7962863B2 (en) * 2007-05-07 2011-06-14 Kla-Tencor Corp. Computer-implemented methods, systems, and computer-readable media for determining a model for predicting printability of reticle features on a wafer
US7738093B2 (en) 2007-05-07 2010-06-15 Kla-Tencor Corp. Methods for detecting and classifying defects on a reticle
US8213704B2 (en) * 2007-05-09 2012-07-03 Kla-Tencor Corp. Methods and systems for detecting defects in a reticle design pattern
US7707538B2 (en) * 2007-06-15 2010-04-27 Brion Technologies, Inc. Multivariable solver for optical proximity correction
US8191018B1 (en) * 2007-07-17 2012-05-29 Kovio, Inc. Methods and software for printing materials onto a substrate
US7796804B2 (en) 2007-07-20 2010-09-14 Kla-Tencor Corp. Methods for generating a standard reference die for use in a die to standard reference die inspection and methods for inspecting a wafer
US7711514B2 (en) * 2007-08-10 2010-05-04 Kla-Tencor Technologies Corp. Computer-implemented methods, carrier media, and systems for generating a metrology sampling plan
US7703069B1 (en) 2007-08-14 2010-04-20 Brion Technologies, Inc. Three-dimensional mask model for photolithography simulation
TWI469235B (zh) * 2007-08-20 2015-01-11 Kla Tencor Corp 決定實際缺陷是潛在系統性缺陷或潛在隨機缺陷之由電腦實施之方法
US9779186B2 (en) 2007-08-28 2017-10-03 Asml Netherlands B.V. Methods for performing model-based lithography guided layout design
US8194255B2 (en) * 2007-09-14 2012-06-05 Ricoh Company, Ltd. Image forming apparatus
US20090089031A1 (en) * 2007-09-28 2009-04-02 Rockwell Automation Technologies, Inc. Integrated simulation of controllers and devices
US8069021B2 (en) * 2007-09-28 2011-11-29 Rockwell Automation Technologies, Inc. Distributed simulation and synchronization
US20090089029A1 (en) * 2007-09-28 2009-04-02 Rockwell Automation Technologies, Inc. Enhanced execution speed to improve simulation performance
US7801710B2 (en) * 2007-09-28 2010-09-21 Rockwell Automation Technologies, Inc. Simulation controls for model variability and randomness
US8548777B2 (en) * 2007-09-28 2013-10-01 Rockwell Automation Technologies, Inc. Automated recommendations from simulation
US7707539B2 (en) * 2007-09-28 2010-04-27 Synopsys, Inc. Facilitating process model accuracy by modeling mask corner rounding effects
US20090089234A1 (en) * 2007-09-28 2009-04-02 Rockwell Automation Technologies, Inc. Automated code generation for simulators
NL1036189A1 (nl) 2007-12-05 2009-06-08 Brion Tech Inc Methods and System for Lithography Process Window Simulation.
US8073288B2 (en) * 2008-01-16 2011-12-06 International Business Machines Corporation Rendering a mask using coarse mask representation
US7975244B2 (en) * 2008-01-24 2011-07-05 International Business Machines Corporation Methodology and system for determining numerical errors in pixel-based imaging simulation in designing lithographic masks
US7861196B2 (en) * 2008-01-31 2010-12-28 Cadence Design Systems, Inc. System and method for multi-exposure pattern decomposition
US8139844B2 (en) * 2008-04-14 2012-03-20 Kla-Tencor Corp. Methods and systems for determining a defect criticality index for defects on wafers
US8082524B2 (en) 2008-04-15 2011-12-20 Luminescent Technologies, Inc. Mask patterns for use in multiple-exposure lithography
JP5225463B2 (ja) 2008-06-03 2013-07-03 エーエスエムエル ネザーランズ ビー．ブイ． レンズ加熱補償方法
CN102057330B (zh) 2008-06-03 2013-07-17 Asml荷兰有限公司 基于模型的扫描器调节方法
US8381152B2 (en) 2008-06-05 2013-02-19 Cadence Design Systems, Inc. Method and system for model-based design and layout of an integrated circuit
US8542340B2 (en) * 2008-07-07 2013-09-24 Asml Netherlands B.V. Illumination optimization
US10025198B2 (en) * 2008-07-07 2018-07-17 Asml Netherlands B.V. Smart selection and/or weighting of parameters for lithographic process simulation
US20100098323A1 (en) * 2008-07-18 2010-04-22 Agrawal Amit K Method and Apparatus for Determining 3D Shapes of Objects
WO2010014609A2 (en) 2008-07-28 2010-02-04 Kla-Tencor Corporation Computer-implemented methods, computer-readable media, and systems for classifying defects detected in a memory device area on a wafer
US8069423B2 (en) * 2008-08-11 2011-11-29 Cadence Design Systems, Inc. System and method for model based multi-patterning optimization
US9341936B2 (en) 2008-09-01 2016-05-17 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US20120219886A1 (en) 2011-02-28 2012-08-30 D2S, Inc. Method and system for forming patterns using charged particle beam lithography with variable pattern dosage
NL2003654A (en) 2008-11-06 2010-05-10 Brion Tech Inc Methods and system for lithography calibration.
NL2003696A (en) * 2008-11-10 2010-05-11 Brion Tech Inc Scanner model representation with transmission cross coefficients.
NL2003702A (en) * 2008-11-10 2010-05-11 Brion Tech Inc Pattern selection for lithographic model calibration.
CN102224459B (zh) 2008-11-21 2013-06-19 Asml荷兰有限公司 用于优化光刻过程的方法及设备
NL2003699A (en) 2008-12-18 2010-06-21 Brion Tech Inc Method and system for lithography process-window-maximixing optical proximity correction.
IT1392495B1 (it) * 2008-12-29 2012-03-09 St Microelectronics Srl Metodo per progettare un acceleratore ad elevate prestazioni di tipo asic (circuito integrato ad applicazione specifica - application-specific integrated circuit)
US8239786B2 (en) * 2008-12-30 2012-08-07 Asml Netherlands B.V. Local multivariable solver for optical proximity correction in lithographic processing method, and device manufactured thereby
US8250495B2 (en) * 2009-01-16 2012-08-21 Mentor Graphics Corporation Mask decomposition for double dipole lithography
US8775101B2 (en) 2009-02-13 2014-07-08 Kla-Tencor Corp. Detecting defects on a wafer
US8204297B1 (en) 2009-02-27 2012-06-19 Kla-Tencor Corp. Methods and systems for classifying defects detected on a reticle
US8112241B2 (en) * 2009-03-13 2012-02-07 Kla-Tencor Corp. Methods and systems for generating an inspection process for a wafer
US8479125B2 (en) 2009-03-31 2013-07-02 Christophe Pierrat Lithography modeling and applications
JP4942800B2 (ja) 2009-08-18 2012-05-30 株式会社ニューフレアテクノロジー 検査装置
JP5403744B2 (ja) * 2009-08-19 2014-01-29 株式会社ニューフレアテクノロジー 荷電粒子ビーム描画装置、荷電粒子ビーム描画方法、および、荷電粒子ビーム描画用データの処理装置
US9448473B2 (en) 2009-08-26 2016-09-20 D2S, Inc. Method for fracturing and forming a pattern using shaped beam charged particle beam lithography
NL2005522A (en) * 2009-10-28 2011-05-02 Asml Netherlands Bv Pattern selection for full-chip source and mask optimization.
WO2011051791A2 (en) * 2009-10-30 2011-05-05 Synopsys, Inc. Method and system for lithography hotspot correction of a post-route layout
US8141027B2 (en) * 2010-01-05 2012-03-20 International Business Machines Corporation Automated sensitivity definition and calibration for design for manufacturing tools
JP4918598B2 (ja) 2010-01-18 2012-04-18 株式会社ニューフレアテクノロジー 検査装置および検査方法
US8355807B2 (en) * 2010-01-22 2013-01-15 Synopsys, Inc. Method and apparatus for using aerial image sensitivity to model mask errors
US8312413B2 (en) * 2010-01-22 2012-11-13 International Business Machines Corporation Navigating analytical tools using layout software
US8812145B2 (en) 2010-01-22 2014-08-19 Synopsys, Inc. Modeling mask errors using aerial image sensitivity
JP5695924B2 (ja) 2010-02-01 2015-04-08 株式会社ニューフレアテクノロジー 欠陥推定装置および欠陥推定方法並びに検査装置および検査方法
US8797721B2 (en) 2010-02-02 2014-08-05 Apple Inc. Portable electronic device housing with outer glass surfaces
US8463016B2 (en) * 2010-02-05 2013-06-11 Luminescent Technologies, Inc. Extending the field of view of a mask-inspection image
US8402399B2 (en) 2010-04-30 2013-03-19 International Business Machines Corporation Method and system for computing fourier series coefficients for mask layouts using FFT
KR101930913B1 (ko) * 2010-06-17 2018-12-19 노바 메주어링 인스트루먼츠 엘티디. 패턴 구조들의 광학적 정밀 검사를 최적화하는 방법 및 시스템
DE102011078927B4 (de) * 2010-07-12 2019-01-31 Carl Zeiss Sms Ltd. Verfahren zum Korrigieren von Fehlern einer photolithographischen Maske
US8781781B2 (en) 2010-07-30 2014-07-15 Kla-Tencor Corp. Dynamic care areas
US8612903B2 (en) 2010-09-14 2013-12-17 Luminescent Technologies, Inc. Technique for repairing a reflective photo-mask
US8555214B2 (en) 2010-09-14 2013-10-08 Luminescent Technologies, Inc. Technique for analyzing a reflective photo-mask
DE102011083774B4 (de) 2010-10-04 2019-06-13 Carl Zeiss Sms Ltd. Verfahren zum Bestimmen von Laser korrigierenden Tool-Parametern
NL2007579A (en) 2010-11-10 2012-05-14 Asml Netherlands Bv Pattern-dependent proximity matching/tuning including light manipulation by projection optics.
NL2007642A (en) 2010-11-10 2012-05-14 Asml Netherlands Bv Optimization flows of source, mask and projection optics.
NL2007577A (en) * 2010-11-10 2012-05-14 Asml Netherlands Bv Optimization of source, mask and projection optics.
NL2007578A (en) 2010-11-17 2012-05-22 Asml Netherlands Bv Pattern-independent and hybrid matching/tuning including light manipulation by projection optics.
US8619236B2 (en) 2010-11-24 2013-12-31 International Business Machines Corporation Determining lithographic set point using optical proximity correction verification simulation
US8458622B2 (en) 2010-11-29 2013-06-04 Luminescent Technologies, Inc. Photo-mask acceptance technique
US8386968B2 (en) 2010-11-29 2013-02-26 Luminescent Technologies, Inc. Virtual photo-mask critical-dimension measurement
JP5591675B2 (ja) 2010-12-06 2014-09-17 株式会社ニューフレアテクノロジー 検査装置および検査方法
US9588439B1 (en) * 2010-12-21 2017-03-07 Asml Netherlands B.V. Information matrix creation and calibration test pattern selection based on computational lithography model parameters
US8365108B2 (en) * 2011-01-06 2013-01-29 International Business Machines Corporation Generating cut mask for double-patterning process
US8499260B2 (en) 2011-01-26 2013-07-30 International Business Machines Corporation Optical proximity correction verification accounting for mask deviations
US8577489B2 (en) 2011-01-26 2013-11-05 International Business Machines Corporation Diagnosing in-line critical dimension control adjustments using optical proximity correction verification
US9005852B2 (en) 2012-09-10 2015-04-14 Dino Technology Acquisition Llc Technique for repairing a reflective photo-mask
US8656323B2 (en) * 2011-02-22 2014-02-18 Kla-Tencor Corporation Based device risk assessment
US9612530B2 (en) 2011-02-28 2017-04-04 D2S, Inc. Method and system for design of enhanced edge slope patterns for charged particle beam lithography
NL2008285A (en) * 2011-03-11 2012-09-12 Asml Netherlands Bv Method of controlling a lithographic apparatus, device manufacturing method, lithographic apparatus, computer program product and method of improving a mathematical model of a lithographic process.
US8618518B2 (en) * 2011-03-15 2013-12-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Apparatus and method for forming a solid immersion lens using a binary bitmap milling pattern
US9170211B2 (en) 2011-03-25 2015-10-27 Kla-Tencor Corp. Design-based inspection using repeating structures
US10102619B1 (en) 2011-03-28 2018-10-16 Hermes Microvision, Inc. Inspection method and system
NL2008311A (en) * 2011-04-04 2012-10-08 Asml Netherlands Bv Integration of lithography apparatus and mask optimization process with multiple patterning process.
NL2008310A (en) * 2011-04-05 2012-10-08 Asml Netherlands Bv Lithographic method and assembly.
NL2008924A (en) * 2011-06-22 2013-01-02 Asml Netherlands Bv System and method to ensure source and image stability.
US8572518B2 (en) * 2011-06-23 2013-10-29 Nikon Precision Inc. Predicting pattern critical dimensions in a lithographic exposure process
US9034542B2 (en) 2011-06-25 2015-05-19 D2S, Inc. Method and system for forming patterns with charged particle beam lithography
US8653454B2 (en) 2011-07-13 2014-02-18 Luminescent Technologies, Inc. Electron-beam image reconstruction
CN102540773B (zh) * 2011-08-29 2014-06-04 上海华力微电子有限公司 一种新型的利用曝光后烘烤的opc模型检验光刻工艺的方法
US9087367B2 (en) 2011-09-13 2015-07-21 Kla-Tencor Corp. Determining design coordinates for wafer defects
US8719739B2 (en) * 2011-09-19 2014-05-06 D2S, Inc. Method and system for forming patterns using charged particle beam lithography
US8832621B1 (en) 2011-11-28 2014-09-09 Cadence Design Systems, Inc. Topology design using squish patterns
JP6324318B2 (ja) * 2011-12-19 2018-05-16 キャノン・ナノテクノロジーズ・インコーポレーテッド インプリントリソグラフィー用のシームレスな大面積マスターテンプレートの製造方法
NL2009982A (en) 2012-01-10 2013-07-15 Asml Netherlands Bv Source mask optimization to reduce stochastic effects.
US8831334B2 (en) 2012-01-20 2014-09-09 Kla-Tencor Corp. Segmentation for wafer inspection
NL2010162A (en) 2012-02-03 2013-08-06 Asml Netherlands Bv A lithography model for 3d resist profile simulations.
NL2010163A (en) * 2012-02-07 2013-08-08 Asml Netherlands Bv Substrate-topography-aware lithography modeling.
US9940427B2 (en) 2012-02-09 2018-04-10 Asml Netherlands B.V. Lens heating aware source mask optimization for advanced lithography
US9224183B2 (en) * 2012-03-28 2015-12-29 Intel Corporation Projection of a plurality of structured light patterns
US8631360B2 (en) * 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US9343267B2 (en) 2012-04-18 2016-05-17 D2S, Inc. Method and system for dimensional uniformity using charged particle beam lithography
US8464193B1 (en) 2012-05-18 2013-06-11 International Business Machines Corporation Optical proximity correction (OPC) methodology employing multiple OPC programs
US8826200B2 (en) 2012-05-25 2014-09-02 Kla-Tencor Corp. Alteration for wafer inspection
CN104395828B (zh) 2012-05-31 2018-02-02 Asml荷兰有限公司 基于梯度的图案和评价点选择
US8948495B2 (en) * 2012-08-01 2015-02-03 Kla-Tencor Corp. Inspecting a wafer and/or predicting one or more characteristics of a device being formed on a wafer
JP5917337B2 (ja) 2012-08-24 2016-05-11 株式会社東芝 パターンデータ作成方法
US9330223B2 (en) 2012-09-28 2016-05-03 International Business Machines Corporation Optical rule checking for detecting at risk structures for overlay issues
US9189844B2 (en) 2012-10-15 2015-11-17 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific information
US9053527B2 (en) 2013-01-02 2015-06-09 Kla-Tencor Corp. Detecting defects on a wafer
US9134254B2 (en) 2013-01-07 2015-09-15 Kla-Tencor Corp. Determining a position of inspection system output in design data space
US9311698B2 (en) 2013-01-09 2016-04-12 Kla-Tencor Corp. Detecting defects on a wafer using template image matching
WO2014149197A1 (en) 2013-02-01 2014-09-25 Kla-Tencor Corporation Detecting defects on a wafer using defect-specific and multi-channel information
US10359704B2 (en) 2013-02-22 2019-07-23 Asml Netherlands B.V. Lithography model for three-dimensional patterning device
US10191384B2 (en) 2013-02-25 2019-01-29 Asml Netherlands B.V. Discrete source mask optimization
US9091935B2 (en) 2013-03-11 2015-07-28 Kla-Tencor Corporation Multistage extreme ultra-violet mask qualification
US9494854B2 (en) 2013-03-14 2016-11-15 Kla-Tencor Corporation Technique for repairing an EUV photo-mask
US9865512B2 (en) 2013-04-08 2018-01-09 Kla-Tencor Corp. Dynamic design attributes for wafer inspection
US9310320B2 (en) 2013-04-15 2016-04-12 Kla-Tencor Corp. Based sampling and binning for yield critical defects
WO2015032588A1 (en) 2013-09-06 2015-03-12 Asml Netherlands B.V. Methodology to generate guiding templates for directed self-assembly
KR102137072B1 (ko) 2013-10-01 2020-07-24 에이에스엠엘 네델란즈 비.브이. 프로파일 인식 소스-마스크 최적화
CN105849643B (zh) 2013-12-17 2019-07-19 Asml荷兰有限公司 良品率估计和控制
WO2015112979A1 (en) * 2014-01-26 2015-07-30 Coventor, Inc. Modeling pattern dependent effects for a 3-d virtual semiconductor fabrication environment
WO2015121127A1 (en) 2014-02-11 2015-08-20 Asml Netherlands B.V. Model for calculating a stochastic variation in an arbitrary pattern
CN105980934B (zh) * 2014-02-12 2018-10-09 Asml荷兰有限公司 过程窗口的优化方法
WO2015139951A1 (en) 2014-03-18 2015-09-24 Asml Netherlands B.V. Pattern placement error aware optimization
TWI624765B (zh) 2014-04-14 2018-05-21 Ａｓｍｌ荷蘭公司 用以改良微影程序之電腦實施方法及電腦程式產品
JP6482190B2 (ja) * 2014-06-10 2019-03-13 キヤノン株式会社 リソグラフィに関するシミュレーションを行う演算方法、装置及びプログラム
WO2015197313A1 (en) 2014-06-25 2015-12-30 Asml Netherlands B.V. Etch variation tolerant optimization
CN106575630B (zh) * 2014-07-13 2021-05-25 科磊股份有限公司 使用叠加及成品率关键图案的度量
WO2016008711A1 (en) 2014-07-14 2016-01-21 Asml Netherlands B.V. Optimization of assist features and source
US10133191B2 (en) * 2014-07-21 2018-11-20 Asml Netherlands B.V. Method for determining a process window for a lithographic process, associated apparatuses and a computer program
US9964850B2 (en) 2014-07-31 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method to mitigate defect printability for ID pattern
US10345715B2 (en) 2014-09-02 2019-07-09 Nikon Corporation Pattern-edge placement predictor and monitor for lithographic exposure tool
US10018922B2 (en) 2014-09-02 2018-07-10 Nikon Corporation Tuning of optical projection system to optimize image-edge placement
JP6352133B2 (ja) * 2014-09-26 2018-07-04 株式会社Ｓｃｒｅｅｎホールディングス 位置検出装置、基板処理装置、位置検出方法および基板処理方法
CN107111237B (zh) 2014-10-02 2020-02-28 Asml荷兰有限公司 辅助特征的基于规则的部署
RU2604985C2 (ru) * 2014-11-11 2016-12-20 Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" (ФГБОУ ВО "ВГТУ", ВГТУ) Способ организации вычислений на графических процессорах для моделирования помехоустойчивости низкоплотностных кодеков
WO2016096309A1 (en) 2014-12-15 2016-06-23 Asml Netherlands B.V. Optimization based on machine learning
CN107111243A (zh) 2014-12-17 2017-08-29 Asml荷兰有限公司 使用图案形成装置形貌引入的相位的方法和设备
KR20170095358A (ko) 2014-12-17 2017-08-22 에이에스엠엘 네델란즈 비.브이. 패터닝 디바이스 토포그래피 유도 위상을 이용하는 장치 및 방법
CN107111244A (zh) 2014-12-17 2017-08-29 Asml荷兰有限公司 使用图案形成装置形貌引入的相位的方法和设备
WO2016096668A1 (en) 2014-12-17 2016-06-23 Asml Netherlands B.V. Hotspot aware dose correction
WO2016096333A1 (en) 2014-12-18 2016-06-23 Asml Netherlands B.V. A lithography model for 3d features
TWI620980B (zh) 2015-02-13 2018-04-11 Ａｓｍｌ荷蘭公司 影像對數斜率（ｉｌｓ）最佳化
US9471743B1 (en) 2015-03-31 2016-10-18 Globalfoundries Inc. Predicting process fail limits
US20160329312A1 (en) * 2015-05-05 2016-11-10 Sean M. O'Mullan Semiconductor chip with offloaded logic
US10670973B2 (en) 2015-05-20 2020-06-02 Asml Netherlands B.V. Coloring aware optimization
US10866523B2 (en) * 2015-06-16 2020-12-15 Asml Netherlands B.V. Process window tracker
JPWO2016208178A1 (ja) * 2015-06-25 2018-04-19 日本電気株式会社 アクセラレータ制御装置、アクセラレータ制御方法およびプログラム
US9910348B2 (en) * 2015-06-30 2018-03-06 Globalfoundries Inc. Method of simultaneous lithography and etch correction flow
KR102420726B1 (ko) * 2015-08-06 2022-07-15 케이엘에이 코포레이션 타겟의 에어리얼 이미지에 기초한 변환을 이용하는 초점 계측 및 타겟
US10699971B2 (en) * 2015-08-17 2020-06-30 Qoniac Gmbh Method for processing of a further layer on a semiconductor wafer
US10008422B2 (en) * 2015-08-17 2018-06-26 Qoniac Gmbh Method for assessing the usability of an exposed and developed semiconductor wafer
JP6527808B2 (ja) 2015-10-27 2019-06-05 株式会社ニューフレアテクノロジー 検査方法および検査装置
US11016397B2 (en) 2015-12-17 2021-05-25 Asml Netherlands B.V. Source separation from metrology data
KR102444706B1 (ko) * 2015-12-22 2022-09-19 에이에스엠엘 네델란즈 비.브이. 프로세스-윈도우 특성화를 위한 장치 및 방법
US10437158B2 (en) 2015-12-31 2019-10-08 Asml Netherlands B.V. Metrology by reconstruction
US20170199511A1 (en) * 2016-01-12 2017-07-13 Globalfoundries Inc. Signal detection metholodogy for fabrication control
US10796063B2 (en) 2016-04-14 2020-10-06 Asml Netherlands B.V. Mapping of patterns between design layout and patterning device
KR102370347B1 (ko) * 2017-02-02 2022-03-04 에이에스엠엘 네델란즈 비.브이. 메트롤로지 방법 및 장치 및 연계된 컴퓨터 제품
US10915031B1 (en) * 2017-02-07 2021-02-09 Synopsys, Inc. Optical source compensation
WO2018206275A1 (en) * 2017-05-12 2018-11-15 Asml Netherlands B.V. Methods for evaluating resist development
EP3688529B1 (en) 2017-09-27 2023-12-13 ASML Netherlands B.V. Method of determining control parameters of a device manufacturing process
EP3462240A1 (en) 2017-09-27 2019-04-03 ASML Netherlands B.V. Method of determining control parameters of a device manufacturing process
KR102516045B1 (ko) 2017-10-11 2023-03-30 에이에스엠엘 네델란즈 비.브이. 패터닝 공정을 위한 최적화의 흐름
CN108009352A (zh) * 2017-11-30 2018-05-08 上海华力微电子有限公司 一种光刻版图的填充流程及光刻掩膜的设计方法
US11625520B2 (en) 2017-12-04 2023-04-11 Asml Netherlands B.V. Systems and methods for predicting layer deformation
CN116125756A (zh) * 2017-12-22 2023-05-16 Asml荷兰有限公司 用于减少抗蚀剂模型预测误差的系统和方法
WO2019121486A1 (en) 2017-12-22 2019-06-27 Asml Netherlands B.V. Process window based on defect probability
CN111512236B (zh) 2017-12-22 2023-01-24 Asml荷兰有限公司 涉及光学像差的图案化过程改进
US10529534B2 (en) * 2018-01-05 2020-01-07 Kla-Tencor Corporation Compensating for scanning electron microscope beam distortion-induced metrology error using design
US10796065B2 (en) * 2018-06-21 2020-10-06 Kla-Tencor Corporation Hybrid design layout to identify optical proximity correction-related systematic defects
IL281060B2 (en) * 2018-08-28 2023-11-01 Asml Netherlands Bv Methods and systems of optimal meteorological guidance
US20210357566A1 (en) 2018-10-17 2021-11-18 Asml Netherland B.V. Methods for generating characteristic pattern and training machine learning model
WO2020094389A1 (en) 2018-11-08 2020-05-14 Asml Netherlands B.V. Failure model for predicting failure due to resist layer
EP3650940A1 (en) 2018-11-09 2020-05-13 ASML Netherlands B.V. A method in the manufacturing process of a device, a non-transitory computer-readable medium and a system configured to perform the method
WO2020141051A1 (en) 2018-12-31 2020-07-09 Asml Netherlands B.V. Determining subset of components of an optical characteristic of patterning apparatus
JP7128756B2 (ja) * 2019-02-08 2022-08-31 株式会社Ｓｃｒｅｅｎホールディングス モデルデータ生成方法、パターン測定方法、補正パターンデータ生成方法およびモデルデータ生成装置
KR102641682B1 (ko) 2019-02-20 2024-02-27 에이에스엠엘 네델란즈 비.브이. 반도체 디바이스의 제조 프로세스를 특성화하기 위한 방법
KR20210117332A (ko) 2019-02-25 2021-09-28 에이에스엠엘 네델란즈 비.브이. 프린트된 패턴들의 확률적 변동을 결정하는 방법
WO2020212107A1 (en) 2019-04-15 2020-10-22 Asml Netherlands B.V. Method for determining corrections to features of a mask
US20220335333A1 (en) 2019-09-16 2022-10-20 Asml Netherlands B.V. Methods for generating characteristic pattern and training machine learning model
EP3822703A1 (en) 2019-11-18 2021-05-19 ASML Netherlands B.V. Method for determining a field-of-view setting
CN114514476A (zh) 2019-10-08 2022-05-17 Asml荷兰有限公司 用于确定视场设定的方法
US11126159B2 (en) * 2020-01-09 2021-09-21 Siemens Industry Software Inc. Multi-objective calibrations of lithography models
CN115104068A (zh) 2020-02-21 2022-09-23 Asml荷兰有限公司 用于以基于缺陷的过程窗口为基础的校准模拟过程的方法
KR20220026101A (ko) * 2020-08-25 2022-03-04 삼성전자주식회사 반도체 장치 제조 시스템
IL311255A (en) 2021-09-15 2024-05-01 Asml Netherlands Bv Separation of sources from metrology data

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926489A (en) * 1983-03-11 1990-05-15 Kla Instruments Corporation Reticle inspection system
US6749864B2 (en) * 1986-02-13 2004-06-15 Takeda Chemical Industries, Ltd. Stabilized pharmaceutical composition
JP2638613B2 (ja) * 1987-06-25 1997-08-06 エイ・ティ・アンド・ティ・コーポレーション プログラマブル アクセラレータ及びその方法
JPS6426969U (ja) 1987-08-11 1989-02-15
US5182718A (en) * 1989-04-04 1993-01-26 Matsushita Electric Industrial Co., Ltd. Method and apparatus for writing a pattern on a semiconductor sample based on a resist pattern corrected for proximity effects resulting from direct exposure of the sample by a charged-particle beam or light
EP0430501B1 (en) * 1989-11-17 1999-02-03 Digital Equipment Corporation System and method for drawing antialiased polygons
US5491495A (en) * 1990-11-13 1996-02-13 Wang Laboratories, Inc. User interface having simulated devices
US5563702A (en) * 1991-08-22 1996-10-08 Kla Instruments Corporation Automated photomask inspection apparatus and method
JPH07503522A (ja) * 1992-02-08 1995-04-13 オットー　ツーヒェンハーゲン　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツンク　ウント　ツェーオー．カーゲー ダブルシートバルブ
US5308991A (en) * 1992-06-02 1994-05-03 National Semiconductor Corporation Method and apparatus for making a predistorted reticle to compensate for lens distortions
US6272238B1 (en) * 1992-12-28 2001-08-07 Canon Kabushiki Kaisha Character recognizing method and apparatus
JPH06231275A (ja) * 1993-01-29 1994-08-19 Hitachi Ltd 画像シミュレーション方法
DE59409837D1 (de) * 1993-11-23 2001-09-27 Ciba Sc Holding Ag o-Hydroxyphenyl-s-triazine enthaltende stabilisierte Polymere
US6090555A (en) * 1997-12-11 2000-07-18 Affymetrix, Inc. Scanned image alignment systems and methods
US5774222A (en) * 1994-10-07 1998-06-30 Hitachi, Ltd. Manufacturing method of semiconductor substrative and method and apparatus for inspecting defects of patterns on an object to be inspected
JP3409493B2 (ja) * 1995-03-13 2003-05-26 ソニー株式会社 マスクパターンの補正方法および補正装置
US5663893A (en) * 1995-05-03 1997-09-02 Microunity Systems Engineering, Inc. Method for generating proximity correction features for a lithographic mask pattern
US5680588A (en) * 1995-06-06 1997-10-21 International Business Machines Corporation Method and system for optimizing illumination in an optical photolithography projection imaging system
US5864342A (en) * 1995-08-04 1999-01-26 Microsoft Corporation Method and system for rendering graphical objects to image chunks
JP3934719B2 (ja) * 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
US5723233A (en) * 1996-02-27 1998-03-03 Lsi Logic Corporation Optical proximity correction method and apparatus
JP3368287B2 (ja) * 1996-05-23 2003-01-20 学校法人金沢工業大学 磁気測定装置
US5888675A (en) * 1996-12-04 1999-03-30 Advanced Micro Devices, Inc. Reticle that compensates for radiation-induced lens error in a photolithographic system
IL123473A (en) * 1997-02-28 2001-08-08 Fiekowsky Peter J High accuracy particle dimension measurement system
US6078738A (en) * 1997-05-08 2000-06-20 Lsi Logic Corporation Comparing aerial image to SEM of photoresist or substrate pattern for masking process characterization
JPH10340128A (ja) * 1997-06-10 1998-12-22 Hitachi Ltd データ処理装置及び移動体通信端末装置
US6453452B1 (en) * 1997-12-12 2002-09-17 Numerical Technologies, Inc. Method and apparatus for data hierarchy maintenance in a system for mask description
US7107571B2 (en) * 1997-09-17 2006-09-12 Synopsys, Inc. Visual analysis and verification system using advanced tools
US6757645B2 (en) * 1997-09-17 2004-06-29 Numerical Technologies, Inc. Visual inspection and verification system
US6370679B1 (en) * 1997-09-17 2002-04-09 Numerical Technologies, Inc. Data hierarchy layout correction and verification method and apparatus
US7093229B2 (en) * 1997-09-17 2006-08-15 Synopsys, Inc. System and method for providing defect printability analysis of photolithographic masks with job-based automation
US6470489B1 (en) * 1997-09-17 2002-10-22 Numerical Technologies, Inc. Design rule checking system and method
US7617474B2 (en) * 1997-09-17 2009-11-10 Synopsys, Inc. System and method for providing defect printability analysis of photolithographic masks with job-based automation
US6243855B1 (en) * 1997-09-30 2001-06-05 Kabushiki Kaisha Toshiba Mask data design method
US6723233B1 (en) * 1999-09-10 2004-04-20 Ronald L. Barnes Ozone generator retrofit apparatus for jetted tubs and spas
US6178360B1 (en) * 1998-02-05 2001-01-23 Micron Technology, Inc. Methods and apparatus for determining optimum exposure threshold for a given photolithographic model
US6091845A (en) * 1998-02-24 2000-07-18 Micron Technology, Inc. Inspection technique of photomask
SE9800665D0 (sv) * 1998-03-02 1998-03-02 Micronic Laser Systems Ab Improved method for projection printing using a micromirror SLM
US6816302B2 (en) * 1998-03-02 2004-11-09 Micronic Laser Systems Ab Pattern generator
US6175953B1 (en) * 1998-03-03 2001-01-16 Lsi Logic Corporation Method and apparatus for general systematic application of proximity correction
JPH11329932A (ja) * 1998-05-14 1999-11-30 Toppan Printing Co Ltd 光強度シミュレーション装置および光強度シミュレーション方法並びに光強度シミュレーションプログラムを記録した記録媒体
US6226781B1 (en) * 1998-08-12 2001-05-01 Advanced Micro Devices, Inc. Modifying a design layer of an integrated circuit using overlying and underlying design layers
JP2000066365A (ja) * 1998-08-18 2000-03-03 Toppan Printing Co Ltd フォトマスクパターン設計支援装置、フォトマスクパターン設計支援方法、および、フォトマスクパターン設計支援プログラムを記録した記録媒体
US9195784B2 (en) * 1998-08-31 2015-11-24 Cadence Design Systems, Inc. Common shared memory in a verification system
US6223139B1 (en) * 1998-09-15 2001-04-24 International Business Machines Corporation Kernel-based fast aerial image computation for a large scale design of integrated circuit patterns
JP2000105452A (ja) * 1998-09-29 2000-04-11 Toppan Printing Co Ltd データ変換装置及びデータ変換方法
US6120952A (en) * 1998-10-01 2000-09-19 Micron Technology, Inc. Methods of reducing proximity effects in lithographic processes
US6263299B1 (en) * 1999-01-19 2001-07-17 Lsi Logic Corporation Geometric aerial image simulation
US6171731B1 (en) * 1999-01-20 2001-01-09 Lsi Logic Corporation Hybrid aerial image simulation
JP4158266B2 (ja) * 1999-03-11 2008-10-01 凸版印刷株式会社 フォトマスク外観検査装置
WO2000068782A1 (fr) 1999-05-06 2000-11-16 Hitachi, Ltd. Procede de mise au point d'un circuit integre a semiconducteur
AU5261200A (en) 1999-05-20 2000-12-12 Micronic Laser Systems Ab A method for error reduction in lithography
US6407736B1 (en) * 1999-06-18 2002-06-18 Interval Research Corporation Deferred scanline conversion architecture
US6335151B1 (en) * 1999-06-18 2002-01-01 International Business Machines Corporation Micro-surface fabrication process
JP2001084369A (ja) * 1999-09-17 2001-03-30 Hitachi Ltd 画像処理装置
US6449749B1 (en) * 1999-11-18 2002-09-10 Pdf Solutions, Inc. System and method for product yield prediction
US6826542B1 (en) * 1999-11-23 2004-11-30 Ipayables, Inc. System and method for collecting, enhancing and distributing invoices electronically via the internet
US6562638B1 (en) * 1999-12-30 2003-05-13 Cypress Semiconductor Corp. Integrated scheme for predicting yield of semiconductor (MOS) devices from designed layout
US6760473B1 (en) * 2000-07-12 2004-07-06 Kla-Tencor Technologies Corporation Optical proximity correction serif measurement technique
US6539331B1 (en) * 2000-09-08 2003-03-25 Peter J. Fiekowsky Microscopic feature dimension measurement system
US6785651B1 (en) * 2000-09-14 2004-08-31 Microsoft Corporation Method and apparatus for performing plan-based dialog
US6372391B1 (en) * 2000-09-25 2002-04-16 The University Of Houston Template mask lithography utilizing structured beam
US6453457B1 (en) * 2000-09-29 2002-09-17 Numerical Technologies, Inc. Selection of evaluation point locations based on proximity effects model amplitudes for correcting proximity effects in a fabrication layout
JP3910359B2 (ja) * 2000-11-24 2007-04-25 株式会社小糸製作所 車輌用灯具
GB0031646D0 (en) * 2000-12-22 2001-02-07 European Community Method and apparatus for crack and fracture detection utilizing bragg gratings
US20030037321A1 (en) * 2001-01-29 2003-02-20 Matt Bowen System, method and article of manufacture for extensions in a programming lanauage capable of programming hardware architectures
US7072502B2 (en) * 2001-06-07 2006-07-04 Applied Materials, Inc. Alternating phase-shift mask inspection method and apparatus
JP3600849B2 (ja) * 2001-06-11 2004-12-15 理学電機工業株式会社 ホウ素蛍光ｘ線分析用多層膜分光素子
US7034963B2 (en) * 2001-07-11 2006-04-25 Applied Materials, Inc. Method for adjusting edges of grayscale pixel-map images
US7302111B2 (en) * 2001-09-12 2007-11-27 Micronic Laser Systems A.B. Graphics engine for high precision lithography
JP4092631B2 (ja) * 2001-09-20 2008-05-28 トヨタ自動車株式会社 非水電解質二次電池
US20030233630A1 (en) * 2001-12-14 2003-12-18 Torbjorn Sandstrom Methods and systems for process control of corner feature embellishment
US7106490B2 (en) * 2001-12-14 2006-09-12 Micronic Laser Systems Ab Methods and systems for improved boundary contrast
US6691052B1 (en) * 2002-01-30 2004-02-10 Kla-Tencor Corporation Apparatus and methods for generating an inspection reference pattern
US7293249B2 (en) * 2002-01-31 2007-11-06 Juan Andres Torres Robles Contrast based resolution enhancement for photolithographic processing
JP2003280964A (ja) * 2002-03-22 2003-10-03 Hitachi Ltd スナップショット取得方法、ストレージシステム及びディスク装置
CN1653488A (zh) * 2002-05-10 2005-08-10 比特波伊斯有限责任公司 显示驱动器ic、显示模块以及合并有图形引擎的电子装置
US6828542B2 (en) * 2002-06-07 2004-12-07 Brion Technologies, Inc. System and method for lithography process monitoring and control
US7302672B2 (en) * 2002-07-12 2007-11-27 Cadence Design Systems, Inc. Method and system for context-specific mask writing
US6893800B2 (en) * 2002-09-24 2005-05-17 Agere Systems, Inc. Substrate topography compensation at mask design: 3D OPC topography anchored
US20040083475A1 (en) * 2002-10-25 2004-04-29 Mentor Graphics Corp. Distribution of operations to remote computers
US6854104B2 (en) * 2002-11-27 2005-02-08 Lsi Logic Corporation First approximation for OPC significant speed-up
US7171047B2 (en) * 2002-12-20 2007-01-30 Lsi Logic Corporation Adaptive Sem edge recognition algorithm
US6736370B1 (en) 2002-12-20 2004-05-18 Applied Materials, Inc. Diaphragm valve with dynamic metal seat and coned disk springs
US6828068B2 (en) * 2003-01-23 2004-12-07 Photronics, Inc. Binary half tone photomasks and microscopic three-dimensional devices and method of fabricating the same
US6996790B2 (en) * 2003-01-30 2006-02-07 Synopsys, Inc. System and method for generating a two-dimensional yield map for a full layout
US6765651B1 (en) * 2003-03-11 2004-07-20 Peter J. Fiekowsky Fast image simulation for photolithography
US7187811B2 (en) * 2003-03-18 2007-03-06 Advanced & Wise Technology Corp. Method for image resolution enhancement
US7053355B2 (en) * 2003-03-18 2006-05-30 Brion Technologies, Inc. System and method for lithography process monitoring and control
US20040225488A1 (en) * 2003-05-05 2004-11-11 Wen-Chuan Wang System and method for examining mask pattern fidelity
US7003758B2 (en) * 2003-10-07 2006-02-21 Brion Technologies, Inc. System and method for lithography simulation
EP1719018A1 (en) * 2004-02-25 2006-11-08 Micronic Laser Systems Ab Methods for exposing patterns and emulating masks in optical maskless lithography
US20070233805A1 (en) * 2006-04-02 2007-10-04 Mentor Graphics Corp. Distribution of parallel operations
JP2010500692A (ja) 2006-08-13 2010-01-07 メンター・グラフィクス・コーポレーション 階層的プロセッサ構成によるマルチプロセッサアーキテクチャ

Also Published As

Publication number Publication date
US7120895B2 (en) 2006-10-10
US20050076322A1 (en) 2005-04-07
US20050122500A1 (en) 2005-06-09
US20050166174A1 (en) 2005-07-28
US8209640B2 (en) 2012-06-26
JP2009105430A (ja) 2009-05-14
JP2010266900A (ja) 2010-11-25
US20130332894A1 (en) 2013-12-12
JP2007507891A (ja) 2007-03-29
US8516405B2 (en) 2013-08-20
US8893067B2 (en) 2014-11-18
US7873937B2 (en) 2011-01-18
US7117478B2 (en) 2006-10-03
US7003758B2 (en) 2006-02-21
US20050097500A1 (en) 2005-05-05
WO2005040917A2 (en) 2005-05-06
US20110083113A1 (en) 2011-04-07
US7114145B2 (en) 2006-09-26
US20120269421A1 (en) 2012-10-25
US7111277B2 (en) 2006-09-19
US7117477B2 (en) 2006-10-03
US20070022402A1 (en) 2007-01-25
US20050091633A1 (en) 2005-04-28
US20050120327A1 (en) 2005-06-02
WO2005040917A3 (en) 2006-02-23

Similar Documents

Publication Publication Date Title
JP5008681B2 (ja) リソグラフィシミュレーションのための装置
US8245160B2 (en) System and method for creating a focus-exposure model of a lithography process
US7523027B2 (en) Visual inspection and verification system
US7107571B2 (en) Visual analysis and verification system using advanced tools
US7472372B1 (en) Fast image simulation for photolithography
CN101419411B (zh) 用于平板印刷仿真的系统和方法
US11966156B2 (en) Lithography mask repair by simulation of photoresist thickness evolution
Morikawa et al. Defect printability analysis on alternating phase-shifting masks for 193-nm lithography
Pang et al. Defect printability analysis on alternating phase-shifting masks

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20100430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120502

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120529

R150 Certificate of patent or registration of utility model

Ref document number: 5008681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150608

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees