JP4594878B2 - 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 - Google Patents

可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP4594878B2
JP4594878B2 JP2006046234A JP2006046234A JP4594878B2 JP 4594878 B2 JP4594878 B2 JP 4594878B2 JP 2006046234 A JP2006046234 A JP 2006046234A JP 2006046234 A JP2006046234 A JP 2006046234A JP 4594878 B2 JP4594878 B2 JP 4594878B2
Authority
JP
Japan
Prior art keywords
resistance
variable resistance
resistance element
variable
voltage pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006046234A
Other languages
English (en)
Other versions
JP2007226883A (ja
Inventor
英徳 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2006046234A priority Critical patent/JP4594878B2/ja
Priority to US11/702,109 priority patent/US7558099B2/en
Publication of JP2007226883A publication Critical patent/JP2007226883A/ja
Application granted granted Critical
Publication of JP4594878B2 publication Critical patent/JP4594878B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、２端子構造の可変抵抗素子を備えた不揮発性半導体記憶装置に関し、特に、可変抵抗素子の両端に電圧パルスを印加して可変抵抗素子の抵抗特性を変化させる抵抗制御方法に関する。
近年、情報を何時でも、何処でも入手して、自由に携帯する時代になりつつある。携帯電話やＰＤＡ（個人向け携帯型情報通信機器）に代表されるモバイル機器の普及により、場所や時間を気にせず様々な情報にアクセスすることが可能になっている。しかしながら、モバイル機器の電池寿命、情報へのアクセススピード等、モバイル機器の性能はまだ充分とは言えず、その性能向上への要求は際限がない。特に、電池寿命はモバイル機器の使い勝手を決める主要な性能の一つであり、そのためにモバイル機器の構成要素に対する低消費電力化が強く求められている。
そのキーデバイスの一つとして、不揮発性半導体メモリが益々重要になっている。モバイル機器は、アクティブな動作状態では論理機能を実行する論理回路の消費電力が支配的であるが、スタンバイ状態ではメモリデバイスの消費電力が支配的となる。このスタンバイ状態での消費電力がモバイル機器の電池駆動時間の長時間化において重要になってきている。不揮発性半導体メモリを用いることで、スタンバイ状態においてメモリデバイスへ電力を供給する必要がなくなるため、スタンバイ状態での消費電力を極限まで小さくすることが可能である。
不揮発性半導体メモリには、フラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等、既に実用化されているものが多いが、これらは高速性、書き換え耐性、消費電力等の点に関して、各特性がトレードオフの関係を有しており、全ての要求仕様を満たす理想的な不揮発性半導体メモリに対する研究開発が行われている。
既に新しい材料を用いた不揮発性半導体メモリが幾つか提案されており、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することで下部電極と上部電極間の電気抵抗特性が可逆的に変化する可変抵抗型の不揮発性記憶素子（可変抵抗素子）を備えてなるＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、シャープ株式会社の登録商標）はその有望な候補の一つである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
下記の非特許文献１に、ＲＲＡＭに用いられる可変抵抗素子として、Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１、 以下「ＰＣＭＯ」と略称する）等のマンガンを含有する酸化物からなるペロブスカイト型結晶構造を有する超巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）を示す材料に電圧パルスを印加することで抵抗値の変化することが詳述されている。
上記可変抵抗素子の具体的な抵抗変化特性として、縦軸に抵抗値、横軸にパルス印加回数をとり、膜厚１００ｎｍのＰＣＭＯに±５Ｖの電圧を１００ナノ秒のパルスを印加したときの抵抗値の変化を図２１に示す。パルス印加により、抵抗値が１ｋΩと１ＭΩの間で変化し、３桁に及ぶ大きな抵抗値の変化が１００回以上可逆的に起こる。更に、上記可変抵抗素子は、縦軸に抵抗値、横軸に４Ｖ、５ナノ秒のパルス印加回数を取ると、パルス印加回数に応じて抵抗値が段階的に変化することが図２２に示されおり、低抵抗状態（例えば１ｋΩ以下）と高抵抗状態（例えば１００ｋΩ以上）の２つの状態だけでなく、その間で任意の抵抗状態にすることが可能である。そのため、例えば１０ｋΩから１ＭΩの間で、例えば、図２３に示すような範囲で抵抗値を４つの状態に分けることで多値化が可能であり、ビットコストの低減が可能となる。このような可変抵抗素子をメモリセルとして用いてメモリセルアレイを構成することで、理想的な高速で大容量の不揮発性半導体メモリが実現できると期待されている。
上記特性のＲＲＡＭを更に大容量化する場合、下記の非特許文献２に開示されているように、メモリセルアレイを基板表面に対して垂直方向に積層することにより単位面積当たりの記憶容量を増大させ、１ビット当たりの製造コストの低減を図ることが可能になる。非特許文献２に開示されている３次元半導体記憶装置は、メモリセルアレイを縦方向に基板表面に対して垂直方向に積層し３次元構造とした１回のみ書き込み可能なＯＴＰ型の不揮発性記憶装置である。ワード線とビット線の交差点上に記憶素子を配置したクロスポイント型のメモリセルアレイを垂直方向に積み重ねて４層構造としたものである。
非特許文献２では、記憶素子を構成する膜の材料に多結晶シリコンを使う。１ビット当たりのメモリセル面積は４Ｆ２である。ここで、“Ｆ”は使用する製造プロセスで規定される最小設計寸法を示す。このメモリセル面積は、同じ設計ルールのフラッシュメモリと等しい。ところが、上記３次元半導体記憶装置は、メモリセルアレイが４層構造をとるため、実効的なセル面積は４Ｆ２の４分の１の１Ｆ２となる。このため、製造コストをフラッシュメモリに比べて低減できる。メモリセルアレイを構成する各メモリセルは、「アンチヒューズ」と呼ばれる状態変化部とダイオードからなる選択部を直列に接続して形成され、このメモリセルの各端部をワード線とビット線に夫々接続した構造を有する。アンチヒューズはシリコン酸化膜からなり、ダイオードはＰ型シリコンとＮ型シリコンを積層させて形成する。データの記憶には、メモリセルに電圧を印加したときのアンチヒューズの抵抗変化を利用する。アンチヒューズは、初期状態で高い絶縁状態にあり、閾値電圧以上の電圧が印加されると導通状態に変化する。一旦導通状態になったアンチヒューズは絶縁状態に戻らないため、書き込みは１回しか行えない。ダイオードの役割は、選択メモリセルを流れる電流が回り込むのを防ぐことにある。
このような３次元メモリセルアレイ構成でＲＲＡＭを実現する場合、書き換え回数が増加し使用用途が広がるが、ダイオードが整流特性を持つため、正負両極性の電圧を使用してデータの書き換え（書き込みと消去）を行うことができない。そのため、非特許文献３に示すような、メモリセルの可変抵抗素子（ＲＲＡＭ素子）にデータの書き込みまたは消去のために印加する各電圧パルスのパルス幅を変化させることによって書き込みと消去を区別して書き換えを行うモノポーラスイッチング動作を用いることで、整流特性を備えたメモリセルとクロスポイント型メモリセルアレイ構造を用いた大容量の電気的に書き換え可能な不揮発性半導体記憶装置が実現可能になる。
Ｚｈｕａｎｇ，Ｈ．Ｈ．他、"Ｎｏｖｅｌ Ｃｏｌｏｓｓａｌ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"，ＩＥＤＭ，論文番号７．５，２００２年１２月 Ｆｅｎｇ Ｌｉ他、"Ｅｖａｌｕａｔｉｏｎ ｏｆ ＳｉＯ２ Ａｎｔｉｆｕｓｅ ｉｎ ａ ３Ｄ−ＯＴＰ Ｍｅｍｏｒｙ" 、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｖｏｌ．４ Ｎｏ．３ （２００４） ｐｐ．４１６−４２１ Ｉ．Ｇ．Ｂａｅｋ他、"Ｈｉｇｈｌｙ ｓｃａｌａｂｌｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｕｓｉｎｇ ｓｉｍｐｌｅ ｂｉｎａｒｙ ｏｘｉｄｅ ｄｒｉｖｅｎ ｂｙ ａｓｙｍｍｅｔｒｉｃ ｕｎｉｐｏｌａｒ ｖｏｌｔａｇｅ ｐｕｌｓｅｓ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．５８７−５９０、２００４年１２月
しかし、可変抵抗素子に対して上述のモノポーラスイッチング動作を可能とするには、製造後の初期状態にある可変抵抗素子にフォーミング電圧パルスを印加して、モノポーラスイッチング動作可能な可変抵抗状態を形成する必要がある。例えば、上記非特許文献３では、製造後の初期状態において絶縁状態にある可変抵抗素子内にフィラメントのような電流パスを形成するため、書き込み及び消去動作より高電圧のフォーミング電圧パルスを用いている。
しかしながら、初期状態からモノポーラスイッチング動作可能な可変抵抗状態に遷移させる場合のフォーミング電圧パルスの印加条件と、その後の可変抵抗状態の抵抗特性との関係等に関する詳細な検討が未だ十分になされていないのが実情であり、フォーミング電圧パルスの印加後のモノポーラスイッチング動作における書き込み及び消去に係るパルス印加条件は、サンプル毎の特性に応じて適切な条件を設定しなければならない。
本発明は、上記問題点に鑑みてなされたものであり、その第１の目的は、２端子構造の可変抵抗素子をモノポーラスイッチング動作可能な可変抵抗状態にするためのフォーミング電圧パルスの印加条件に基づいて適正なモノポーラスイッチング動作を可能とする可変抵抗素子の抵抗制御方法を提供する点にあり、第２の目的は、安定且つ適正な抵抗変化特性でのモノポーラスイッチング動作可能な可変抵抗素子を備えた不揮発性半導体記憶装置を提供する点にある。
上記第１の目的を達成するための本発明に係る可変抵抗素子の抵抗制御方法は、前記可変抵抗素子は、製造後の初期状態において、同一極性の電圧パルスの印加時間の経過とともに、抵抗値が初期抵抗値から大きく変化せず略一定の第１抵抗変化状態と、抵抗値が所定のピーク値に向かって変化する第２抵抗変化状態と、抵抗値が前記ピーク値から前記初期抵抗値に向かって逆方向に変化する第３抵抗変化状態を順番に呈する可変抵抗特性を有し、前記可変抵抗素子に対して第１パルス印加時間の書き込み電圧パルスを印加して前記可変抵抗素子の抵抗特性を書き込み抵抗特性とし、前記第１パルス印加時間より長い第２パルス印加時間の前記書き込み電圧パルスと同極性の消去電圧パルスを印加して前記可変抵抗素子の抵抗特性を消去抵抗特性とするモノポーラスイッチング動作が可能な可変抵抗状態に、前記可変抵抗素子を形成するためのフォーミング工程を有し、前記フォーミング工程において、前記第２のパルス印加時間より長い第３のパルス印加時間で前記書き込み電圧パルスと同極性の単一または複数のフォーミング電圧パルスを前記初期状態にある前記可変抵抗素子に前記第１抵抗変化状態、前記第２抵抗変化状態、及び、前記第３抵抗変化状態を順番に呈するように印加して、前記可変抵抗素子を前記初期状態から前記可変抵抗状態へ変化させることを第１の特徴とする。
尚、本発明において、可変抵抗素子に印加される電圧パルスのパルス印加時間は、電圧パルスが複数回に分散して印加される場合には、累積的なパルス印加時間を意味する。従って、特に断らない限り、パルス印加時間は累積パルス印加時間を意味する。
上記第１の特徴の可変抵抗素子の抵抗制御方法は、更に、前記第３のパルス印加時間を調整して前記フォーミング工程後の前記可変抵抗素子の抵抗値を制御することを第２の特徴とする。
上記第１又は第２の特徴の可変抵抗素子の抵抗制御方法は、更に、前記フォーミング工程において、前記フォーミング電圧パルスを少なくとも前記可変抵抗素子が前記第２抵抗変化状態から前記第３抵抗変化状態に変化するまで印加することを第３の特徴とする。
上記第３の特徴の可変抵抗素子の抵抗制御方法は、更に、前記フォーミング工程において、前記フォーミング電圧パルスの印加を、前記第３抵抗変化状態において前記可変抵抗素子の抵抗値が前記初期抵抗値に戻る手前で終了することを第４の特徴とする。
上記何れかの特徴の可変抵抗素子の抵抗制御方法は、更に、前記初期抵抗値が低抵抗状態であり、前記ピーク値が前記初期抵抗値より高抵抗状態であり、前記書き込み抵抗特性が高抵抗特性を示し、前記消去抵抗特性が低抵抗特性を示すことを第５の特徴とする。
上記何れかの特徴の可変抵抗素子の抵抗制御方法は、更に、前記書き込み電圧パルスの印加電圧の絶対値が、前記消去電圧パルスの印加電圧の絶対値より高いことを第６の特徴とする。
上記何れかの特徴の可変抵抗素子の抵抗制御方法は、更に、前記可変抵抗素子は、Ｐｒ １−ｘ Ｃａ ｘ ＭｎＯ ３ （０＜ｘ＜１）を２つの電極間に挟持した２端子構造であることを第７の特徴とする。
上記第２の目的を達成するための本発明に係る不揮発性半導体記憶装置は、２端子構造の可変抵抗素子を有するメモリセルを備えてなる不揮発性半導体記憶装置であって、上記何れかの特徴の可変抵抗素子の抵抗制御方法の前記モノポーラスイッチング動作と前記フォーミング工程における前記書き込み電圧パルスと前記消去電圧パルスと前記フォーミング電圧パルスを前記メモリセルの前記可変抵抗素子の両端に印加可能な電圧パルス印加回路を備えていることを第１の特徴とする。
上記第１の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルの前記可変抵抗素子に対し前記フォーミング工程が実行され、前記モノポーラスイッチング動作が可能であることを第２の特徴とする。
上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子と非線形素子の直列回路により構成されていることを第３の特徴とする。
上記第１または第２の特徴の不揮発性半導体記憶装置は、更に、前記メモリセルが、前記可変抵抗素子とダイオードの直列回路により構成された２端子構造であることを第４の特徴とする。
ところで、モノポーラスイッチング動作による可変抵抗素子の抵抗制御では、異なるパルス幅の２種類の同極性の電圧パルスを用いて、一方の電圧パルス印加で可変抵抗素子の抵抗値或いは抵抗特性を高抵抗状態に遷移させ、他方の電圧パルス印加で可変抵抗素子の抵抗値或いは抵抗特性を低抵抗状態へ遷移させる。かかるモノポーラスイッチング動作が可能であるためには、現象的には、一方の電圧パルスの印加時間と他方の電圧パルスの印加時間の中間に、抵抗変化が反転する印加時間の臨界点があると考えられる。つまり、臨界点を超えないパルス幅での電圧パルス印加で、抵抗値が低抵抗状態または高抵抗状態から、逆の高抵抗状態または低抵抗状態に変化し、更に、臨界点を超えるパルス幅での電圧パルス印加で、元の低抵抗状態または高抵抗状態に戻るという現象が生じる。結局、可変抵抗素子の抵抗値を縦軸に、電圧パルスのパルス印加時間（対数表示）を横軸に取ると、モノポーラスイッチング特性（モノポーラスイッチング動作が可能な可変抵抗状態）は、図２４に模式的に示すような可変抵抗特性となる。
本願の発明者の鋭意研究により、一部の可変抵抗体において、当該可変抵抗体を２つの電極間に挟持してなる２端子構造の可変抵抗素子の可変抵抗特性が、製造後の初期状態では、図２４に模式的に示すモノポーラスイッチング特性とは異なる初期状態の可変抵抗特性を示し、モノポーラスイッチング特性において電圧パルス印加直後から臨界点までの単調な抵抗変化時間帯において、殆ど抵抗変化を示さないことが判明している。
図１０〜図１２に、初期状態の可変抵抗特性とモノポーラスイッチング特性を重ねて表示する。図１０〜図１２では、初期状態の可変抵抗特性からモノポーラスイッチング特性へと可変抵抗素子の可変抵抗特性を変化させるためのフォーミング電圧パルスの印加時間が異なる。図１０〜図１２に示すように、初期状態の可変抵抗特性もフォーミング電圧パルスの印加時間が初期状態の臨界点までは、抵抗値が単調に変化し（図１０〜図１２の例では、単調に増加し）、初期状態の臨界点を超えてフォーミング電圧パルスを印加すると、抵抗値は逆に変化して初期の抵抗状態に戻る（図１０参照）。ここで、フォーミング電圧パルスの印加を初期の抵抗状態に戻る手前の臨界点との中間時点で止めると、その後のモノポーラスイッチング特性が異なることが分かる。図１０〜図１２に示す例では、フォーミング電圧パルスの印加時間が初期状態の臨界点を超えて早い段階で停止すると、モノポーラスイッチング特性の抵抗変化の変化幅が大きく、また、モノポーラスイッチング特性の基準抵抗値が初期状態の可変抵抗特性のフォーミング電圧パルスの印加停止時の抵抗値で規定されることが分かる。
以上の図１０〜図１２に示す実験結果より、同様のモノポーラスイッチング特性を呈する可変抵抗素子においては、モノポーラスイッチング動作における書き込み電圧パルスと消去電圧パルスの各印加時間は、フォーミング電圧パルスの印加停止までの印加時間より短くなることが分かる。尚、図１０〜図１２に示す例では、書き込み動作は可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる動作であり、消去動作は高抵抗状態から低抵抗状態へと遷移させる動作である。これは、消去電圧パルスの印加時間が、フォーミング電圧パルス印加前の初期状態の可変抵抗特性における臨界点の近傍にあることと、フォーミング電圧パルスの印加が初期状態の臨界点前で停止した場合は、その後の電圧パルスの印加で初期状態の可変抵抗特性に沿った抵抗変化が継続して生じるため、可変抵抗素子がモノポーラスイッチング特性に変化しきれていないことに基づく判断である。
従って、上記第１の特徴の可変抵抗素子の抵抗制御方法によれば、フォーミング工程において、可変抵抗素子の製造後の初期状態からモノポーラスイッチング動作が可能な可変抵抗状態へ可変抵抗素子を形成でき、その後のモノポーラスイッチング動作を安定して実行できるようになる。
また、上記第２の特徴の可変抵抗素子の抵抗制御方法によれば、モノポーラスイッチング動作における可変抵抗素子の低抵抗状態と高抵抗状態の各抵抗値がフォーミング電圧パルスのパルス印加時間で調整できるため、書き込みまたは消去動作において要求されるメモリセル電流の設計自由度が大きくなり、結果として高性能な可変抵抗素子の書き込みまたは消去動作が可能となる。
上記第３の特徴の可変抵抗素子の抵抗制御方法によれば、フォーミング工程において、可変抵抗素子を確実にモノポーラスイッチング動作可能な可変抵抗特性に変化させることができる。
上記第４の特徴の可変抵抗素子の抵抗制御方法によれば、フォーミング工程後のモノポーラスイッチング動作における可変抵抗素子の低抵抗状態と高抵抗状態の抵抗値の差を十分に確保でき、安定したモノポーラスイッチング動作とデータ読み出し動作時の動作マージンを大きく確保できる。
上記第５の特徴の可変抵抗素子の抵抗制御方法によれば、例えば、図１０〜図１２に例示すような製造後の初期状態の可変抵抗素子において、フォーミング工程後においてモノポーラスイッチング動作が可能となる。
上記第６の特徴の可変抵抗素子の抵抗制御方法によれば、書き込み電圧パルスの印加時間を短くでき、書き込み動作の高速化が図れる。
上記第１または第２の特徴の不揮発性半導体記憶装置によれば、電圧パルス印加回路によって上記第１の特徴の可変抵抗素子の抵抗制御方法におけるフォーミング工程を適正に実行できるため、フォーミング工程後においてモノポーラスイッチング動作可能な可変抵抗素子が得られ、更に、電圧パルス印加回路によって適正なモノポーラスイッチング動作が確実に実行されるため、モノポーラスイッチング動作可能な不揮発性半導体記憶装置が提供可能となる。
上記第３の特徴の不揮発性半導体記憶装置によれば、非線形素子をメモリセルの選択や、或いは、メモリセルを流れる電流を制限したりする目的に利用でき、メモリセルをマトリクス状に配列してメモリセルアレイを構成した場合の、メモリセルに対する書き込み、消去、読み出し等のメモリ動作を特定のメモリセルに対して安定的に実現可能となる。
上記第４の特徴の不揮発性半導体記憶装置によれば、ダイオードがメモリセル電流の整流作用を有することから、メモリセルをクロスポイント型メモリセルアレイ構造とした場合に、クロスポイント型メモリセルアレイに特有の回り込み電流を低減して安定したメモリ動作が可能となる。特に、メモリセルが一方向にのみメモリセル電流を流す構造であっても、可変抵抗素子がモノポーラスイッチング動作可能であるため、書き込み及び消去動作が可能である。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）、及び、本発明装置に使用される可変抵抗素子の抵抗制御方法（以下、適宜「本発明方法」と略称する。）の実施形態を図面に基づいて説明する。
図１に、本発明装置１０の一実施形態におけるブロック構成を示す。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ１２、ビット線デコーダ１３、読み出し回路１４、制御回路１５、及び、電圧スイッチ回路１６を備えて構成される。
メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１７から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１８を通り、外部装置に出力される。
更に詳細には、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。尚、本実施形態におけるメモリセルとしては、可変抵抗素子の両端に電気的ストレス（書き込み電圧パルスと消去電圧パルス）が印加されることで、可変抵抗素子の電気抵抗が変化することにより、記憶データの書き換え（書き込み及び消去）が可能に構成されているものを想定する。
ワード線デコーダ１２は、アドレス線１７に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。
また、ワード線デコーダ１２は、メモリセルアレイ１１の各メモリセル中の可変抵抗素子を製造後の初期状態からモノポーラスイッチング動作が可能な可変抵抗状態に形成するためのフォーミング工程におけるフォーミング電圧パルスの印加（フォーミング動作）時におけるワード線の選択にも使用される。
ビット線デコーダ１３は、アドレス線１７に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。
また、ビット線デコーダ１３は、メモリセルアレイ１１の各メモリセル中の可変抵抗素子を製造後の初期状態からモノポーラスイッチング動作が可能な可変抵抗状態に形成するためのフォーミング動作時におけるビット線の選択にも使用される。
制御回路１５は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作、及び、フォーミング動作の制御を行う。制御回路１５は、アドレス線１７から入力されたアドレス信号、データ線１８から入力されたデータ入力（書き込み動作或いは書き換え動作時）、制御信号線１９から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３を制御して、メモリセルアレイ１１の読み出し、書き込み、消去動作、及び、フォーミング動作を制御する。図１に示す例では、制御回路１５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。尚、フォーミング動作は、後述するように、所定のテストモードにおいて実行される。
電圧スイッチ回路１６は、メモリセルアレイ１１の読み出し、書き込み、消去動作、及び、フォーミング動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｅｅは消去用の電圧、Ｖｐｐは書き込み用の電圧、Ｖｒは読み出し用の電圧である。
データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１８を通って行われる。読み出し回路１８は、データの状態を判定し、その結果を制御回路１５に送り、データ線１８へ出力する。
図２に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜３と４本のワード線ＷＬ０〜３の交点にメモリセルＭが挟持されている。図３に、ビット線ＢＬの延伸方向に平行な垂直断面でのメモリセルの断面図を示す。メモリセルＭとして、例えば、非特許文献１及び非特許文献３に示す電気的ストレスによって抵抗変化するＰＣＭＯ、ＮｉＯ、ＴｉＯ等の遷移金属酸化物の可変抵抗体２０からなる２端子構造の可変抵抗素子からなるメモリセル等が想定される。図３に示す断面構造では、ビット線ＢＬとワード線ＷＬが、可変抵抗体２０を挟持するメモリセル電極となっており、可変抵抗素子は可変抵抗体２０が２つの電極間に挟持された３層構造となっている。また、メモリセルＭは、図４に示すように、上述の遷移金属酸化物の可変抵抗体２０が２つの電極２１，２２の間に挟持された可変抵抗素子２３とダイオード等の非線形な電流・電圧特性を有する非線形素子２４の直列回路からなる２端子構造のメモリセルであってもよい。特に、非線形素子２４が整流特性を有するダイオードの場合には、本実施形態の書き換え動作に使用するモノポーラスイッチング動作との整合性が高く、クロスポイント型のメモリセルアレイ構造に起因する回り込み電流の影響を抑制できる。
次に、本実施形態において使用する可変抵抗素子のスイッチング特性について説明する。尚、スイッチング特性とは、２端子構造の可変抵抗素子の両端子間に電圧パルスを印加して可変抵抗素子の電気抵抗特性を、高抵抗状態と低抵抗状態の間に設定された２以上の抵抗状態間で遷移させる場合の電圧パルスの印加条件と可変抵抗素子の抵抗状態の間の関係をいう。ここで、可変抵抗素子の抵抗状態を、高抵抗状態から低抵抗状態に遷移させるために印加する電圧パルスの極性と、低抵抗状態から高抵抗状態に遷移させるために印加する電圧パルスの極性が異なる場合の抵抗変化動作を、バイポーラスイッチング動作と称し、両電圧パルスの極性が同じ場合の抵抗変化動作を、モノポーラスイッチング動作と称する。以下の説明では、白金（Ｐｔ）からなる２つの電極間にＰＣＭＯで形成される可変抵抗体を挟持した３層構造の可変抵抗素子の場合について説明する。
図５に、上記３層構造の可変抵抗素子に対してバイポーラスイッチング動作を行った場合のスイッチング特性を示す。可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる書き込み電圧パルスの印加条件は、電圧が＋３．５Ｖ、パルス幅（パルス印加時間）が２μｓで、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる消去電圧パルスの印加条件は、電圧が−３．５Ｖ、パルス幅（パルス印加時間）が１μｓであり、安定したスイッチング特性が得られている。
次に、上記３層構造の可変抵抗素子に対してモノポーラスイッチング動作を行う場合のスイッチング特性について説明する。モノポーラスイッチング動作では、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる書き込み電圧パルスと、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる消去電圧パルスとして、電圧極性が同極性でパルス幅の異なる２種類の電圧パルスを使用する。本実施形態では、可変抵抗素子の製造後の初期状態での抵抗特性が低抵抗状態であるため、可変抵抗素子の抵抗特性が、所定のパルス幅の書き込み電圧パルスの印加で高抵抗状態となり、書き込み電圧パルスより長いパルス幅で同極性の消去電圧パルスの印加で元の低抵抗状態に戻るモノポーラスイッチング特性である。
以下、安定したモノポーラスイッチング特性を得るために製造後の初期状態の可変抵抗素子に対してフォーミング動作を行う必要性について説明する。
図６に、製造後の初期状態の可変抵抗素子に対して、同一極性の電圧値＋３．５Ｖの電圧パルスを累積的に印加した場合のパルス印加時間と可変抵抗素子の抵抗値を測定した結果を示す。図６に示すように、初期状態の可変抵抗特性では、パルス印加時間が１０μｓ付近で抵抗値がピーク値（極大値）を示し、その後、パルス印加時間の増加に伴い、抵抗値が低下することが分かる。従って、図６に示す初期状態の可変抵抗特性をモノポーラスイッチング動作に使用するとすれば、書き込み電圧パルスのパルス幅を可変抵抗素子の抵抗値がピーク値付近となるパルス印加時間（抵抗変化が反転するパルス印加時間の臨界点）付近に設定し、消去電圧パルスのパルス幅を可変抵抗素子の抵抗値が初期の抵抗値に戻るパルス印加時間付近に設定する必要がある。そして、上記設定の書き込み電圧パルスと消去電圧パルスを同じ可変抵抗素子に交互に印加することでモノポーラスイッチング動作が可能であると推定される。
次に、図７に、図６に示す初期状態の可変抵抗特性を示した可変抵抗素子に対して、２回繰り返して、同一極性の電圧値＋４Ｖの電圧パルスを累積的に印加した場合のパルス印加時間と可変抵抗素子の抵抗値を測定した結果を示す。図７より、一旦初期状態の可変抵抗素子に対して図６に示す電圧パルスの印加を行った後では、同様の可変抵抗特性を示さないことが分かる。つまり、抵抗値がピーク値を示す臨界点が早くなり（１０μｓ付近から３μｓ付近に移動）、当該ピーク値も低抵抗となっている。また、図７に示す１回目と２回目の電圧パルスを累積的印加では、臨界点及びピーク値に大きな変化はない。更に、図７において、電圧パルス印加前の低抵抗状態に戻るのに要するパルス印加時間は、図６に示す初期状態の可変抵抗特性における臨界点付近である。つまり、図６に示す初期状態の可変抵抗特性と、図７に示す一旦電圧パルスを印加されて初期の抵抗状態に戻った抵抗素子の可変抵抗特性が大きく異なるため、初期状態の可変抵抗特性は、そのままでは、モノポーラスイッチング動作に使用できないことが分かる。また、図７に示す可変抵抗特性では、図６に示す初期状態の可変抵抗特性と異なり、短いパルス幅の電圧パルス印加でも抵抗値の変化が開始するため、書き込み電圧パルスのパルス幅の短縮が可能となる。
従って、図７に示す可変抵抗特性をモノポーラスイッチング動作に使用するとすれば、書き込み電圧パルスのパルス幅を可変抵抗素子の抵抗値がピーク値付近となる臨界点の３μｓ付近に設定し、消去電圧パルスのパルス幅を可変抵抗素子の抵抗値が低抵抗状態に戻るパルス印加時間付近の１０μｓ付近に設定すればよいことが分かる。つまり、図６に示す可変抵抗素子の初期状態の可変抵抗特性を、図７に示す安定したモノポーラスイッチング特性に形成するためのフォーミング動作として、製造後の初期状態において、書き込み電圧パルス及び消去電圧パルスと同極性のフォーミング電圧パルスを、図６に示す初期状態の可変抵抗特性における臨界点を超えて印加する必要がある。
次に、フォーミング動作で使用するフォーミング電圧パルスのパルス幅（パルス印加時間）と、フォーミング動作後のモノポーラスイッチング特性の関係について調べた結果を、図８と図９に示す。図８は、横軸にフォーミング電圧パルスのパルス幅を取り、縦軸に、初期状態、フォーミング動作後、１回目の書き込み動作後、１回目の消去動作後、２回目の書き込み動作後の夫々における可変抵抗素子の抵抗値を示す。図９に、図８に示す測定結果を、横軸に、初期状態、フォーミング動作後、１回目の書き込み動作後、１回目の消去動作後、２回目の書き込み動作後の各状態を設定し、縦軸を抵抗値とし、フォーミング電圧パルスのパルス幅をパラメータとして可変抵抗素子の抵抗値を示す。図８及び図９に示す測定では、２μｓ、２０μｓ、４０μｓ、５０μｓ、６０μｓ、１００μｓ、２００μｓの７種類の異なるパルス幅で電圧値が３．５Ｖのフォーミング電圧パルス、パルス幅が３００ｎｓで電圧値が４Ｖの書き込み電圧パルス、及び、パルス幅が３μｓで電圧値が３．５Ｖの消去電圧パルスを用いた。
図８と図９より、フォーミング動作後の抵抗値と、１回目の消去動作後の抵抗値が、フォーミング電圧パルスのパルス幅が２μｓの場合を除いて一致していることが分かる。また、フォーミング動作後の抵抗値は、フォーミング電圧パルスのパルス幅が、２μｓの場合を除いて、短い方が高くなっていることが分かる。つまり、フォーミング動作によって安定したモノポーラスイッチング特性が得られ、しかも、モノポーラスイッチング特性の低抵抗状態での可変抵抗素子の抵抗値は、フォーミング動作後の抵抗値によって決定でき、その抵抗値をフォーミング電圧パルスのパルス幅によって制御可能であることが分かる。図８と図９において、フォーミング電圧パルスのパルス幅が２μｓの場合において、フォーミング動作後の抵抗値と１回目の消去動作後の抵抗値が一致していない理由は、パルス幅２μｓのフォーミング電圧パルスでは、フォーミング動作が十分に完了していないためである。つまり、２回目の書き込み動作において、抵抗値がまだ増加傾向にあるため、フォーミング動作の未だ完了していないと考えられる。このことは、図６に示す初期状態の可変抵抗特性の臨界点が１０μｓ付近にあることから説明できる。
更に、フォーミング電圧パルスのパルス幅と、フォーミング動作後のモノポーラスイッチング特性の関係について調べた結果を、図１０〜図１２に示す。図１０〜図１２では、フォーミング動作時の可変抵抗特性と、フォーミング動作後に繰り返して電圧パルスを累積的に印加した場合の可変抵抗特性（モノポーラスイッチング特性）を、夫々示している。図１０は、フォーミング電圧パルスのパルス印加時間が５０μｓの時点でフォーミング動作を終了した場合、図１１は、フォーミング電圧パルスのパルス印加時間が１５μｓの時点でフォーミング動作を終了した場合、図１２は、フォーミング電圧パルスのパルス印加時間が８μｓの時点でフォーミング動作を終了した場合を、夫々示している。尚、図８と図９では、フォーミング電圧パルスと消去電圧パルスの電圧値が３．５Ｖと、書き込み電圧パルスの電圧値の４Ｖより０．５Ｖ低電圧であったが、図１０〜図１２では、印加する全ての電圧パルスの電圧値は同じ４Ｖに設定することで、印加する電圧値の差の影響を排除して、純粋にフォーミング電圧パルスのパルス幅の影響を調べることができる。
図１０〜図１２に示す測定結果より、図８と図９に示す結果と同様に、フォーミング動作後の抵抗値と１回目の消去動作後の抵抗値が一致していること、また、フォーミング動作後の抵抗値が、フォーミング電圧パルスのパルス幅の短い方が高くなることが分かる。この結果、フォーミング動作によって安定したモノポーラスイッチング特性が得られ、しかも、モノポーラスイッチング特性の低抵抗状態での可変抵抗素子の抵抗値は、フォーミング動作後の抵抗値によって決定でき、その抵抗値をフォーミング電圧パルスのパルス幅によって制御可能であることが分かる。
ところで、図８〜図１２に示す測定結果より、フォーミング電圧パルスのパルス幅が長過ぎると、低抵抗状態と高抵抗状態の抵抗比を大きく取れないため、フォーミング電圧パルスのパルス幅は、フォーミング動作後の抵抗値が製造後の初期状態の抵抗値にまで戻らない程度の短いパルス幅に抑えておく必要がある。
次に、図１３に、５０μｓのパルス幅で電圧値が３．５Ｖのフォーミング電圧パルスによるフォーミング動作後のモノポーラスイッチング動作を、３００ｎｓのパルス幅で電圧値が４Ｖの書き込み電圧パルス、及び、３μｓのパルス幅で電圧値が３．５Ｖの消去電圧パルスを用いて繰り返し実行した場合のモノポーラスイッチング特性を示す。図１３より、適正なフォーミング電圧パルスによるフォーミング動作後は、安定したモノポーラスイチング動作が継続して可能なことが分かる。
更に、図１４に、５０μｓのパルス幅で電圧値が−３．５Ｖのフォーミング電圧パルスによるフォーミング動作後のモノポーラスイッチング動作を、３００ｎｓのパルス幅で電圧値が−４Ｖの書き込み電圧パルス、及び、３μｓのパルス幅で電圧値が−３．５Ｖの消去電圧パルスを用いて繰り返し実行した場合のモノポーラスイッチング特性を示す。図１４より、各電圧パルスの電圧値が負極性の場合でも、各電圧パルスが同一極性であれば、適正なフォーミング電圧パルスによるフォーミング動作後は、安定したモノポーラスイチング動作が継続して可能なことが分かる。
次に、図６に示すような初期状態の可変抵抗特性を呈する可変抵抗素子に対する本発明方法によるフォーミング動作の処理手順の一例について、図１５に示すフローチャートを参照して説明する。尚、フォーミング動作の対象となる可変抵抗素子は、図１に示すメモリセルアレイ１１内のメモリセル中の可変抵抗素子である。以下の説明では、メモリセルアレイ１１内の或る１本乃至複数本のワード線に接続する全てのメモリセルがフォーミング動作の対象として選択される場合を想定し、所定のテストモードにおいて、本発明装置１０の制御回路１５に対して、フォーミング動作の制御を外部のメモリテスタから行うものとする。フォーミング動作をメモリセル単位で行わずに、所定本数のワード線単位で行うのは、フォーミング動作中に、フォーミング動作の対象外の他のメモリセルに対して不用意且つ不適正なフォーミング動作が行われるのを排除するためである。フォーミング電圧パルスの印加は、メモリセルアレイ１１内の全てのビット線を接地電圧Ｖｓｓとし、選択ワード線にフォーミング電圧パルスを印加し、非選択のワード線は接地電圧Ｖｓｓとする。これにより、選択されたメモリセルにのみフォーミング電圧パルスが印加され、その他のメモリセルには電圧が印加されずに中途半端なフォーミング動作が禁止される。
先ず、初回のフォーミング動作の対象となる１本乃至複数本のワード線を選択して（ステップ＃１０）、フォーミング電圧パルスを所定のパルス幅（例えば、１００ｎｓ）で印加し（ステップ＃１１）、フォーミング電圧パルスの印加毎に各可変抵抗素子の抵抗値を測定して、テスタ側で記憶する（ステップ＃１２）。テスタ側では、各可変抵抗素子の抵抗値が１回前の印加時の抵抗値より低下したか否かを判定するとともに、モノポーラスイッチング特性における低抵抗状態の抵抗値を設定するための所定の基準抵抗値に到達したかを判定する（ステップ＃１３）。ここで、ステップ＃１２で測定した可変抵抗素子の抵抗値が１回前の印加時に測定した抵抗値より低下していないか、或いは、基準抵抗値より高いフォーミング未完了のメモリセルが存在する場合は、ステップ＃１２で測定した可変抵抗素子の抵抗値が、１回前の印加時に測定した抵抗値より低下しており、且つ、基準抵抗値以下のフォーミング完了のメモリセルについてはフォーミング電圧パルスを中止し、その余のフォーミング未完了のメモリセルに対し、引き続いてステップ＃１１のフォーミング電圧パルスの印加を続ける。ステップ＃１３の判定で、選択ワード線に接続する全てのメモリセルについて、ステップ＃１２で測定した可変抵抗素子の抵抗値が１回前の印加時に測定した抵抗値より低下している場合には、フォーミング電圧パルスのパルス幅を初期のパルス幅より増加させ、例えば、１μｓとする。選択ワード線に接続する全てのメモリセルの可変抵抗素子について、ステップ＃１２で測定した抵抗値が、１回前の印加時に測定した抵抗値より低下しており、且つ、基準抵抗値以下となると、つまり、フォーミング完了となると、選択ワード線がフォーミング動作の最後のワード線か否かを判定し（ステップ＃１４）、最後のワード線でない場合は、選択ワード線を非選択とし、次のワード線を選択して（ステップ＃１５）、ステップ＃１１に戻る。ステップ＃１４において、選択ワード線がフォーミング動作の最後のワード線と判定されると、メモリセルアレイ１１全体のフォーミング動作が完了したと判断して、フォーミング動作を終了する。
引き続き、例えば、フォーミング動作中に抵抗変化の最も早かったメモリセルと最も遅かったメモリセルに対して、書き込み電圧パルスを所定のパルス幅（例えば、１００ｎｓ）で印加し（ステップ＃１６）、書き込み電圧パルスの印加毎に各可変抵抗素子の抵抗値を測定して、テスタ側で記憶する（ステップ＃１７）。テスタ側では、各可変抵抗素子の抵抗値が１回前の印加時の抵抗値より低下したか否かを判定するとともに、モノポーラスイッチング特性における低抵抗状態の抵抗値を設定するための所定の基準抵抗値に到達したかを判定し（ステップ＃１８）、ステップ＃１６の処理に選択されたメモリセルが所定の基準抵抗値に到達するまで、ステップ＃１６とステップ＃１７の処理を繰り返し、フォーミング動作後のモノポーラスイッチング特性における臨界点と、基準抵抗値に到達するまでのパルス印加時間を求める（ステップ＃１９）。更に、消去電圧パルスを所定のパルス幅（例えば、１００ｎｓ）で印加し（ステップ＃２０）、消去電圧パルスの印加毎に各可変抵抗素子の抵抗値を測定して、テスタ側で記憶する（ステップ＃２１）。テスタ側では、各可変抵抗素子の抵抗値が１回前の印加時の抵抗値より低下したか否かを判定するとともに、モノポーラスイッチング特性における低抵抗状態の抵抗値を設定するための所定の基準抵抗値に到達したかを判定し（ステップ＃２２）、ステップ＃２０の処理に選択されたメモリセルが所定の基準抵抗値に到達するまで、ステップ＃２０とステップ＃２１の処理を繰り返し、フォーミング動作後のモノポーラスイッチング特性における臨界点と、基準抵抗値に到達するまでのパルス印加時間を求める（ステップ＃２３）。臨界点と基準抵抗値に到達するまでのパルス印加時間の結果より、書き込み電圧パルスのパルス幅をステップ＃１７で測定した臨界点（例えば、最小値または平均値）付近に、また、消去電圧パルスのパルス幅をステップ＃２１で測定した基準抵抗値に到達するまでのパルス印加時間（例えば、最大値または平均値）付近に設定する。尚、当該設定値は、制御回路１５内に記憶され、テストモードを終了する（ステップ＃２４）。
以上のフォーミング動作により、メモリセルアレイ１１内の全てのメモリセルに対するフォーミング動作が完了して、同じ低抵抗状態に統一されたモノポーラスイッチング動作可能なメモリセルが形成される。
尚、メモリセルアレイ１１内のメモリセルの可変抵抗特性がある程度均一である場合には、上記処理手順を例えば一本の選択ワード線についてのみ実行して、基準抵抗値に到達するのに必要なフォーミング電圧パルスのパルス幅を調べて、残りのワード線については、当該パルス幅での１回のフォーミング電圧パルスの印加でフォーミング動作を終了するようにしてもよい。或いは、テスト用のメモリセルで基準抵抗値に到達するのに必要なフォーミング電圧パルスのパルス幅を調べて、全てのワード線について、当該パルス幅での１回のフォーミング電圧パルスの印加でフォーミング動作を終了するようにしてもよい。更に、書き込み電圧パルス及び消去電圧パルスの各パルス幅の設定に用いるためのフォーミング動作後のモノポーラスイッチング特性における臨界点と、基準抵抗値に到達するまでのパルス印加時間の測定も、テスト用のメモリセルで行うようにしてもよい。
次に、上記要領でフォーミング動作を終了したクロスポイント型メモリセルアレイの各メモリ動作時の電圧印加条件を４行×４列のメモリセルアレイを例に説明する。以下の説明では、メモリ動作対象の選択メモリセルをメモリセルＭ２２とする。
書き込み動作時の電圧印加条件は、図１６に示すように、選択ビット線ＢＬ２に書き込み電圧Ｖｐｐ、非選択ビット線ＢＬ０、ＢＬ１、ＢＬ３に書き込み電圧Ｖｐｐの２分の１の書き込み抑止電圧Ｖｐｐ／２、選択ワード線ＷＬ２に接地電圧Ｖｓｓ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に上記書き込み抑止電圧Ｖｐｐ／２を、夫々印加する。その結果、選択メモリセルＭ２２の両端には書き込み電圧Ｖｐｐが、選択ビット線ＢＬ２及び選択ワード線ＷＬ２に接続する非選択メモリセル（以下、適宜「半非選択メモリセル」と称す）には、書き込み抑止電圧Ｖｐｐ／２が夫々印加され、その他の非選択メモリセル（以下、適宜「完全非選択メモリセル」と称す）には、電圧が印加されない。ここで、メモリセルの書き込みに必要な書き込み電圧（絶対値）の下限値を書き込み抑止電圧Ｖｐｐ／２（絶対値）より高くなるように設定することで、半非選択メモリセルの書き込みを抑止できる。ここで、選択メモリセルＭ２２への書き込み電圧Ｖｐｐの印加時間は、上記フォーミング動作後に設定された書き込み電圧パルスのパルス幅で制御される。
消去動作時の電圧印加条件は、図１７に示すように、印加電圧が書き込み電圧Ｖｐｐから消去電圧Ｖｅｅに、また、書き込み抑止電圧Ｖｐｐ／２から消去抑止電圧Ｖｅｅ／２に変更になり、選択メモリセルＭ２２への消去電圧Ｖｐｐの印加時間が、書き込み電圧Ｖｐｐの印加時間より長い上記フォーミング動作後に設定された消去電圧パルスのパルス幅で制御される点が異なるだけで、その他は書き込み動作時の電圧印加条件と同じである。
読み出し動作時の電圧印加条件は、図１８に示すように、全てのビット線ＢＬ０〜３に読み出し電圧Ｖｒ、選択ワード線ＷＬ２に接地電圧Ｖｓｓ、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３に読み出し電圧Ｖｒを夫々印加する。各ビット線ＢＬ０〜３には、選択ワード線ＷＬ２上の各メモリセルに対応する読み出し電流が、ワード線単位で夫々流れるので、選択ビット線ＢＬ２の読み出し電流を選択的に検出することで、選択メモリセルＭ２２のデータが読み出せる。尚、選択ワード線ＷＬ２上の各メモリセルには読み出し電圧Ｖｒが印加されるが、当該電圧で不要な書き込み動作や消去動作が生じないように、読み出し電圧Ｖｒ（絶対値）は書き込み抑止電圧Ｖｐｐ／２及び消去抑止電圧Ｖｅｅ／２以下に設定する。
次に、本発明装置の別実施形態について説明する。
〈１〉上記実施形態では、メモリセルを構成する可変抵抗素子として、白金（Ｐｔ）からなる２つの電極間にＰＣＭＯで形成される可変抵抗体を挟持した３層構造の可変抵抗素子を例に、詳細な説明を行ったが、可変抵抗素子は、同一極性の電圧パルスを累積的に印加した場合に、抵抗変化が一方向に進行してピーク値（極大値または極小値）に到達した後に、電圧パルス印加前の抵抗値に戻るというモノポーラスイッチング動作可能な可変抵抗特性を有し、当該可変抵抗特性がフォーミング動作の前後で変化する特性を有する可変抵抗素子に適用できる。従って、可変抵抗体の材料は、ＰＣＭＯに限定されるものではない。また、電極材料も白金に限定されるものではない。更に、可変抵抗素子の初期状態での抵抗状態は、必ずしも低抵抗状態に限定されるものではなく、高抵抗状態であってもよい。
〈２〉上記実施形態では、可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合を書き込み動作、その逆に、可変抵抗素子の抵抗特性が高抵抗状態から低抵抗状態に遷移する場合を消去動作と規定したが、書き込み動作及び消去動作の定義は交替しても構わない。
〈３〉上記実施形態では、書き込み電圧パルスＶｐｐと消去電圧パルスＶｅｅの電圧値が異なる場合を想定して、フォーミング動作の処理手順の一例について説明したが（図１５参照）、書き込み電圧パルスＶｐｐと消去電圧パルスＶｅｅの電圧値が同じ設定の場合には、当該処理手順におけるステップ＃２０〜＃２３は省略することができる。
〈４〉上記実施形態では、２端子構造のメモリセルを想定し、クロスポイント型のメモリセルアレイ１１について説明したが、本発明方法は、図１９に例示する可変抵抗素子２３と選択トランジスタ２５（非線形素子の他の一例）が直列に接続した３端子構造のメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイにも適用可能である。この場合、同一行のメモリセルの夫々が、選択トランジスタのゲートを共通のワード線ＷＬに接続し、同一列のメモリセルの夫々が、可変抵抗素子と選択トランジスタの直列回路の一端を共通のビット線ＢＬに接続し、各メモリセルの当該直列回路の他端側が共通のソース線ＳＬに接続したメモリセルアレイ構成となる。
〈５〉上記実施形態では、メモリセルアレイ１１は、メモリセルを行方向及び列方向に夫々複数配列した２次元的構造であったが、図２０に示すように、２次元的なメモリセルアレイを基板に垂直方向に積層してなる３次元構造であってもよい。
〈６〉上記実施形態では、フォーミング動作において、フォーミング動作の対象となるメモリセルをワード線単位に選択して、選択されたワード線にフォーミング電圧パルスを印加する場合を説明したが、フォーミング動作の対象となるメモリセルをビット線単位に選択して、ワード線を接地電圧Ｖｓｓとして選択されたビット線にフォーミング電圧パルスを印加するようにしてもよい。
〈７〉上記実施形態で例示した、フォーミング動作及び各メモリ動作における電圧印加条件は一例であり、本発明の内容を限定するものではなく、適宜変更可能である。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、モノポーラスイッチング動作可能な可変抵抗素子を備えたメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを有する不揮発性半導体記憶装置に利用可能であり、メモリセルの安定したモノポーラスイッチング動作の実現に有用である。
本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構成例を示すブロック図 クロスポイント型のメモリセルアレイの部分的な構成を模式的に示す斜視図 図２に示すクロスポイント型メモリセルアレイにおける２端子構造のメモリセルの一例を示す垂直断面図 図２に示すクロスポイント型メモリセルアレイにおける２端子構造のメモリセルの他の一例を示す垂直断面図と等価回路図 ２つの電極間にＰＣＭＯを挟持した３層構造の可変抵抗素子に対してバイポーラスイッチング動作を行った場合のスイッチング特性を示す図 製造後の初期状態の可変抵抗素子に対して同一極性の電圧パルスを累積的に印加した場合のパルス印加時間と可変抵抗素子の抵抗値を測定した結果を示す図 図６に示す初期状態の可変抵抗特性を示した可変抵抗素子に対して追加的に同一極性の電圧パルスを累積的に印加した場合のパルス印加時間と可変抵抗素子の抵抗値を測定した結果を示す図 フォーミング電圧パルスのパルス印加時間とモノポーラスイッチング特性の関係を示す特性図 フォーミング電圧パルスのパルス印加時間とモノポーラスイッチング特性の関係を示す特性図 フォーミング電圧パルスのパルス印加時間とモノポーラスイッチング特性の関係を示す特性図 フォーミング電圧パルスのパルス印加時間とモノポーラスイッチング特性の関係を示す特性図 フォーミング電圧パルスのパルス印加時間とモノポーラスイッチング特性の関係を示す特性図 本発明に係る可変抵抗素子の抵抗制御方法によるフォーミング動作に後の安定したモノポーラスイッチング動作を示す図 本発明に係る可変抵抗素子の抵抗制御方法によるフォーミング動作に後の安定したモノポーラスイッチング動作を示す図 本発明に係る可変抵抗素子の抵抗制御方法によるフォーミング動作の処理手順の一例を示すフローチャート ４行×４列のクロスポイント型メモリセルアレイにおける書き込み動作時の電圧印加条件の一例を示す等価回路図 ４行×４列のクロスポイント型メモリセルアレイにおける消去動作時の電圧印加条件の一例を示す等価回路図 ４行×４列のクロスポイント型メモリセルアレイにおける読み出し動作時の電圧印加条件の一例を示す等価回路図 ３端子構造のメモリセルの一例を示す垂直断面図と等価回路図 ３次元構造のクロスポイント型のメモリセルアレイの部分的な構成を模式的に示す等価回路図 従来の可変抵抗素子のスイッチング特性を示す特性図 従来の可変抵抗素子のスイッチング特性を示す特性図 従来の可変抵抗素子を多値メモリに応用した場合の多値レベルの範囲を示す説明図 可変抵抗素子のモノポーラスイッチング特性を模式的に示す特性図
１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルアレイ
１２： ワード線デコーダ
１３： ビット線デコーダ
１４： 読み出し回路
１５： 制御回路
１６： 電圧スイッチ回路
１７： アドレス線
１８： データ線
１９： 制御信号線
２０： 可変抵抗体
２１，２２： 電極
２３： 可変抵抗素子
２４： 非線形素子、ダイオード
２５： 非線形素子、選択トランジスタ
ＢＬ、ＢＬ０〜ＢＬ３： ビット線
Ｍ、Ｍ００〜Ｍ３３： メモリセル
ＳＬ： ソース線
Ｖｃｃ： 供給電圧（電源電圧）
Ｖｅｅ： 消去電圧
Ｖｅｅ／２： 消去抑止電圧
Ｖｐｐ： 書き込み電圧
Ｖｐｐ／２： 書き込み抑止電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
ＷＬ、ＷＬ０〜ＷＬ３： ワード線

Claims (11)

  1. ２端子構造の可変抵抗素子の両端に電圧パルスを印加して前記可変抵抗素子の抵抗特性を変化させる可変抵抗素子の抵抗制御方法であって、
    前記可変抵抗素子は、製造後の初期状態において、同一極性の電圧パルスの印加時間の経過とともに、抵抗値が初期抵抗値から大きく変化せず略一定の第１抵抗変化状態と、抵抗値が所定のピーク値に向かって変化する第２抵抗変化状態と、抵抗値が前記ピーク値から前記初期抵抗値に向かって逆方向に変化する第３抵抗変化状態を順番に呈する可変抵抗特性を有し、
    前記可変抵抗素子に対して第１パルス印加時間の書き込み電圧パルスを印加して前記可変抵抗素子の抵抗特性を書き込み抵抗特性とし、前記第１パルス印加時間より長い第２パルス印加時間の前記書き込み電圧パルスと同極性の消去電圧パルスを印加して前記可変抵抗素子の抵抗特性を消去抵抗特性とするモノポーラスイッチング動作が可能な可変抵抗状態に、前記可変抵抗素子を形成するためのフォーミング工程を有し、
    前記フォーミング工程において、前記第２のパルス印加時間より長い第３のパルス印加時間で前記書き込み電圧パルスと同極性の単一または複数のフォーミング電圧パルスを前記初期状態にある前記可変抵抗素子に前記第１抵抗変化状態、前記第２抵抗変化状態、及び、前記第３抵抗変化状態を順番に呈するように印加して、前記可変抵抗素子を前記初期状態から前記可変抵抗状態へ変化させることを特徴とする可変抵抗素子の抵抗制御方法。
  2. 前記第３のパルス印加時間を調整して前記フォーミング工程後の前記可変抵抗素子の抵抗値を制御することを特徴とする請求項１に記載の可変抵抗素子の抵抗制御方法。
  3. 前記フォーミング工程において、前記フォーミング電圧パルスを少なくとも前記可変抵抗素子が前記第２抵抗変化状態から前記第３抵抗変化状態に変化するまで印加することを特徴とする請求項１又は２に記載の可変抵抗素子の抵抗制御方法。
  4. 前記フォーミング工程において、前記フォーミング電圧パルスの印加を、前記第３抵抗変化状態において前記可変抵抗素子の抵抗値が前記初期抵抗値に戻る手前で終了することを特徴とする請求項３に記載の可変抵抗素子の抵抗制御方法。
  5. 前記初期抵抗値が低抵抗状態であり、
    前記ピーク値が前記初期抵抗値より高抵抗状態であり、
    前記書き込み抵抗特性が高抵抗特性を示し、
    前記消去抵抗特性が低抵抗特性を示すことを特徴とする請求項１〜４の何れか１項に記載の可変抵抗素子の抵抗制御方法。
  6. 前記書き込み電圧パルスの印加電圧の絶対値が、前記消去電圧パルスの印加電圧の絶対値より高いことを特徴とする請求項１〜５の何れか１項に記載の可変抵抗素子の抵抗制御方法。
  7. 前記可変抵抗素子は、Ｐｒ １−ｘ Ｃａ ｘ ＭｎＯ ３ （０＜ｘ＜１）を２つの電極間に挟持した２端子構造であることを特徴とする請求項１〜６の何れか１項に記載の可変抵抗素子の抵抗制御方法。
  8. ２端子構造の可変抵抗素子を有するメモリセルを備えてなる不揮発性半導体記憶装置であって、
    請求項１〜７の何れかに記載の可変抵抗素子の抵抗制御方法の前記モノポーラスイッチング動作と前記フォーミング工程における前記書き込み電圧パルスと前記消去電圧パルスと前記フォーミング電圧パルスを前記メモリセルの前記可変抵抗素子の両端に印加可能な電圧パルス印加回路を備えていることを特徴とする不揮発性半導体記憶装置。
  9. 前記メモリセルの前記可変抵抗素子に対し前記フォーミング工程が実行され、前記モノポーラスイッチング動作が可能であることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
  10. 前記メモリセルが、前記可変抵抗素子と非線形素子の直列回路により構成されていることを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。
  11. 前記メモリセルが、前記可変抵抗素子とダイオードの直列回路により構成された２端子構造であることを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。
JP2006046234A 2006-02-23 2006-02-23 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 Expired - Fee Related JP4594878B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006046234A JP4594878B2 (ja) 2006-02-23 2006-02-23 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
US11/702,109 US7558099B2 (en) 2006-02-23 2007-02-05 Method of controlling the resistance in a variable resistive element and non-volatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006046234A JP4594878B2 (ja) 2006-02-23 2006-02-23 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2007226883A JP2007226883A (ja) 2007-09-06
JP4594878B2 true JP4594878B2 (ja) 2010-12-08

Family

ID=38428008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006046234A Expired - Fee Related JP4594878B2 (ja) 2006-02-23 2006-02-23 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US7558099B2 (ja)
JP (1) JP4594878B2 (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7884349B2 (en) * 2002-08-02 2011-02-08 Unity Semiconductor Corporation Selection device for re-writable memory
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US8031509B2 (en) * 2008-12-19 2011-10-04 Unity Semiconductor Corporation Conductive metal oxide structures in non-volatile re-writable memory devices
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
JP4054347B2 (ja) * 2005-12-16 2008-02-27 シャープ株式会社 不揮発性半導体記憶装置
JP4221031B2 (ja) * 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP2008251059A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US20080263415A1 (en) * 2007-04-17 2008-10-23 Bernhard Ruf Integrated Circuit, Memory Module, Method of Operating an Integrated Circuit, Method of Fabricating an Integrated Circuit, Computer Program Product, and Computing System
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR100914267B1 (ko) * 2007-06-20 2009-08-27 삼성전자주식회사 가변저항 메모리 장치 및 그것의 형성방법
US7995371B2 (en) * 2007-07-26 2011-08-09 Unity Semiconductor Corporation Threshold device for a memory array
JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
US20090103350A1 (en) * 2007-10-18 2009-04-23 Michael Kund Method of Testing an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Integrated Circuit
JP5212378B2 (ja) 2007-11-21 2013-06-19 日本電気株式会社 半導体装置のコンフィギュレーション方法
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
KR101246833B1 (ko) 2007-12-20 2013-03-28 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
KR101365683B1 (ko) 2007-12-27 2014-02-20 삼성전자주식회사 가변 저항 메모리 장치, 그것의 플렉서블 프로그램 방법,그리고 그것을 포함하는 메모리 시스템
JP4607252B2 (ja) * 2008-02-25 2011-01-05 パナソニック株式会社 抵抗変化素子の駆動方法およびそれを用いた抵抗変化型記憶装置
US8208284B2 (en) * 2008-03-07 2012-06-26 Unity Semiconductor Corporation Data retention structure for non-volatile memory
US7974117B2 (en) * 2008-10-30 2011-07-05 Seagate Technology Llc Non-volatile memory cell with programmable unipolar switching element
US8027215B2 (en) 2008-12-19 2011-09-27 Unity Semiconductor Corporation Array operation using a schottky diode as a non-ohmic isolation device
JP4774109B2 (ja) * 2009-03-13 2011-09-14 シャープ株式会社 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法
JP4861444B2 (ja) 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法
JP2010225750A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
US8279658B2 (en) 2009-03-25 2012-10-02 Panasonic Corporation Method of programming variable resistance element and nonvolatile storage device
KR20120016044A (ko) * 2009-03-27 2012-02-22 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 진성 다이오드를 갖는 스위칭 가능한 접합부
US8391051B2 (en) 2009-04-10 2013-03-05 Panasonic Corporation Method of programming nonvolatile memory element
WO2010119671A1 (ja) 2009-04-15 2010-10-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8305795B2 (en) 2009-04-27 2012-11-06 Panasonic Corporation Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
JP4705202B2 (ja) * 2009-06-08 2011-06-22 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
JP2011009344A (ja) * 2009-06-24 2011-01-13 Sharp Corp 不揮発性可変抵抗素子のフォーミング方法
US8072795B1 (en) 2009-10-28 2011-12-06 Intermolecular, Inc. Biploar resistive-switching memory with a single diode per memory cell
US8045364B2 (en) * 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
KR101652826B1 (ko) * 2010-01-08 2016-08-31 삼성전자주식회사 반도체 소자 및 그 구동 방법
US9184213B2 (en) * 2010-01-29 2015-11-10 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP2011187144A (ja) * 2010-03-11 2011-09-22 Toshiba Corp 半導体記憶装置
JP2011198445A (ja) 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
WO2011118185A1 (ja) 2010-03-25 2011-09-29 パナソニック株式会社 不揮発性記憶素子の駆動方法および不揮発性記憶装置
CN102804278B (zh) * 2010-03-30 2014-10-01 松下电器产业株式会社 电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置
US8385102B2 (en) 2010-05-11 2013-02-26 Sandisk 3D Llc Alternating bipolar forming voltage for resistivity-switching elements
JP5069339B2 (ja) 2010-06-10 2012-11-07 シャープ株式会社 不揮発性可変抵抗素子の抵抗制御方法
JP2012069216A (ja) 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8902629B2 (en) 2010-09-28 2014-12-02 Panasonic Corporation Forming method of performing forming on variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
US8264868B2 (en) 2010-10-25 2012-09-11 Hewlett-Packard Development Company, L.P. Memory array with metal-insulator transition switching devices
JP2013054800A (ja) * 2011-09-05 2013-03-21 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US9025396B1 (en) * 2012-02-08 2015-05-05 Adesto Technologies Corporation Pre-conditioning circuits and methods for programmable impedance elements in memory devices
US8953362B2 (en) 2012-05-11 2015-02-10 Adesto Technologies Corporation Resistive devices and methods of operation thereof
US9165644B2 (en) 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
US8995167B1 (en) * 2013-02-01 2015-03-31 Adesto Technologies Corporation Reverse program and erase cycling algorithms
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9007810B2 (en) 2013-02-28 2015-04-14 Sandisk 3D Llc ReRAM forming with reset and iload compensation
JP5902113B2 (ja) * 2013-03-13 2016-04-13 株式会社東芝 半導体記憶装置
CN104733611B (zh) * 2013-12-24 2017-09-05 华邦电子股份有限公司 电阻式存储器装置及其存储单元
US10783981B1 (en) * 2017-04-07 2020-09-22 SK Hynix Inc. Semiconductor memory capable of reducing an initial turn-on voltage of a memory cell using a stress pulse in a test mode, and method for driving the same
TWI643194B (zh) * 2017-10-11 2018-12-01 華邦電子股份有限公司 電阻式記憶體儲存裝置的操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3749851B2 (ja) * 2001-10-25 2006-03-01 株式会社東芝 強誘電体半導体メモリ
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法

Also Published As

Publication number Publication date
JP2007226883A (ja) 2007-09-06
US20070195581A1 (en) 2007-08-23
US7558099B2 (en) 2009-07-07

Similar Documents

Publication Publication Date Title
JP4594878B2 (ja) 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
CN100479057C (zh) 非易失性半导体存储装置及其控制方法
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JP5250726B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP5133471B2 (ja) 抵抗変化型不揮発性素子の書き込み方法および記憶装置
JP4344372B2 (ja) 半導体記憶装置及びその駆動方法
KR100692262B1 (ko) 비휘발성 반도체 메모리장치
JP5028011B2 (ja) 二種の抵抗体を含む不揮発性メモリ素子
CN102804278B (zh) 电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置
JP4221031B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JP4195715B2 (ja) 半導体記憶装置
JP4460552B2 (ja) 半導体記憶装置
JP4157582B1 (ja) 半導体記憶装置
TW201729199A (zh) 包括記憶體及其操作之裝置及方法
CN101111899B (zh) 非易失性半导体存储装置及其动作方法
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
JP4189269B2 (ja) 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法
JP4546842B2 (ja) 不揮発性半導体記憶装置及びその制御方法
JP2014063549A (ja) 半導体記憶装置
JP2012064277A (ja) 不揮発性半導体記憶装置
JP2006323924A (ja) 不揮発性半導体記憶装置のデータ書き込み方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100608

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100824

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100917

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130924

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees