JP4399837B2 - 多出力電流共振型ｄｃ−ｄｃコンバータ - Google Patents

多出力電流共振型ｄｃ−ｄｃコンバータ Download PDF

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Description

本発明は、複数の直流出力を発生する多出力電流共振型ＤＣ−ＤＣコンバータ、特に２次側の出力制御用スイッチング素子でのスイッチング損失を低減することにより、総合的な電力変換効率の向上を図る多出力電流共振型ＤＣ−ＤＣコンバータに関するものである。
直流電源からの直流入力をスイッチング素子のオン・オフ動作により高周波電力に変換してトランスの１次巻線に入力し、トランスの複数の２次巻線に各々接続された整流平滑回路により直流電力に再変換して各整流平滑回路から複数の直流出力を取り出す多出力型ＤＣ−ＤＣコンバータは、パーソナルコンピュータ等の情報機器や、エアコン或いはオーディオ・ビジュアル機器等の家庭電化製品等に従来から多用されている。例えば、図３５に示す従来の多出力型ＤＣ−ＤＣコンバータは、直流電源(3)に対して直列に接続された第１及び第２のスイッチング素子としての第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)と、第２の主ＭＯＳ-ＦＥＴ(2)に対して並列に接続された電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)及び１次巻線(5a)の直列回路と、第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に接続された電圧擬似共振用コンデンサ(6)と、トランス(5)の第１の２次巻線(5b)の一端にアノードが接続された第１の出力整流ダイオード(7)と、第１の出力整流ダイオード(7)のカソードと第１の２次巻線(5b)の他端との間に接続された第１の出力平滑コンデンサ(8)と、トランス(5)の第２の２次巻線(5c)の一端にアノードが接続された第２の出力整流ダイオード(15)と、第２の出力整流ダイオード(15)のカソードと第２の２次巻線(5c)の他端との間に接続された第２の出力平滑コンデンサ(16)と、第２の出力平滑コンデンサ(16)に接続された降圧チョッパ回路(30)とを備えている。第１の出力整流ダイオード(7)及び第１の出力平滑コンデンサ(8)は、第１の整流平滑回路(9)を構成し、第１の直流出力端子(10,11)を介して第１の直流出力電圧ＶO1を発生する。第２の出力整流ダイオード(15)及び第２の出力平滑コンデンサ(16)は、第２の整流平滑回路(17)を構成し、降圧チョッパ回路(30)を介して第２の直流出力端子(18,19)から第２の直流出力電圧ＶO2を発生する。
トランス(5)は、１次巻線(5a)と電磁的に結合する補助巻線(5f)を有し、更に１次巻線(5a)は漏洩インダクタンス(5d)及び励磁インダクタンス(5e)を有する。漏洩インダクタンス(5d)は、１次巻線(5a)と等価的に直列に接続され、励磁インダクタンス(5e)は１次巻線(5a)と等価的に並列に接続される。漏洩インダクタンス(5d)は、電流共振用リアクトルとして作用する。補助巻線(5f)には、補助整流ダイオード(20)及び補助平滑コンデンサ(21)から成る補助整流平滑回路(22)が接続され、１次側制御回路としての主制御回路(14)の駆動電源端子(VCC)に駆動用の直流電力が供給される。直流電源(3)の正極端子と補助平滑コンデンサ(21)との間には起動抵抗(23)が接続され、装置起動時に直流電源(3)から起動抵抗(23)を介して補助平滑コンデンサ(21)を充電し、主制御回路(14)を起動させる。起動抵抗(23)と第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の接続点との間には、ブートストラップ回路を構成する整流ダイオード(24)及び平滑コンデンサ(25)が接続され、主制御回路(14)のハイサイド側の電源端子(VB,VS)間に直流電力が供給される。第１の整流平滑回路(9)を構成する第１の出力平滑コンデンサ(8)の両端には、第１の出力電圧検出回路(12)が接続され、第１の出力電圧検出回路(12)は、第１の整流平滑回路(9)から出力される第１の直流出力電圧ＶO1を検出して、第１の出力電圧値を規定する基準電圧と第１の直流出力電圧ＶO1の検出電圧とを比較してその誤差信号ＶE1をフォトカプラ(13)の発光部(13a)に出力する。フォトカプラ(13)の発光部(13a)は、誤差信号ＶE1の大きさに対応する強さの光をフォトカプラ(13)の受光部(13b)に送信し、受光部(13b)は、主制御回路(14)の帰還信号入力端子(FB)に誤差信号ＶE1を伝達する。
図３６に示すように、主制御回路(14)は、フォトカプラ(13)の発光部(13a)及び受光部(13b)を介して帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに応じて変化する周波数を有するパルス信号ＶPLを出力する発振器(32)と、発振器(32)から出力されるパルス信号ＶPLの反転信号−ＶPLを出力する反転器(33)と、発振器(32)から出力されるパルス信号ＶPLに一定時間のデッドタイムを付加して第１の駆動信号ＶG1を形成する第１のデッドタイム付加回路(34)と、デッドタイムが付加された第１の駆動信号ＶG1を第１の主ＭＯＳ-ＦＥＴ(1)のゲートに付与するローサイド側バッファ増幅器(35)と、発振器(32)から反転器(33)を介して出力されるパルス信号−ＶPLに一定時間のデッドタイムを付加して第２の駆動信号ＶG2を形成する第２のデッドタイム付加回路(36)と、デッドタイムが付加された第２の駆動信号ＶG2の電圧レベルを変換するレベル変換回路(37)と、レベル変換回路(37)から出力される第２の駆動信号ＶG2を第２の主ＭＯＳ-ＦＥＴ(2)のゲートに付与するハイサイド側バッファ増幅器(38)とから構成される。周波数が変化するパルス信号ＶPLのパルス幅は、一定であるから、オン期間が固定され且つ出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに基づいてオフ期間が変化する第１の駆動信号ＶG1及びオフ期間が固定され且つ出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに基づいてオン期間が変化する第２の駆動信号ＶG2が主制御回路(14)からそれぞれ第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートに付与され、第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに対応して第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)が交互にオン・オフ動作される。
図３５に示すように、降圧チョッパ回路(30)は、第２の整流平滑回路(17)を構成する第２の出力整流ダイオード(15)及び第２の出力平滑コンデンサ(16)の接続点にドレインが接続されたチョッパ用ＭＯＳ-ＦＥＴ(26)と、チョッパ用ＭＯＳ-ＦＥＴ(26)のソースと２次側接地端子との間に接続されたフライホイールダイオード(27)と、チョッパ用ＭＯＳ-ＦＥＴ(26)のソース及びフライホイールダイオード(27)のカソードの接続点に一端が接続されたフィルタリアクトル(28)と、フィルタリアクトル(28)の他端と２次側接地端子との間に接続されたフィルタコンデンサ(29)とから構成される。チョッパ制御回路(31)は、第２の出力電圧値を規定する基準電圧（図示せず）を内蔵し、フィルタコンデンサ(29)の両端に発生する電圧ＶO2と第２の出力電圧値を規定する基準電圧との誤差信号に基づいてパルス幅変調（ＰＷＭ）信号ＶS2を出力する。降圧チョッパ回路(30)は、チョッパ制御回路(31)から出力されるパルス幅変調（ＰＷＭ）信号ＶS2により、チョッパ用ＭＯＳ-ＦＥＴ(26)のオン・オフを制御して第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)から入力される直流電圧よりも低い一定レベルの第２の直流出力電圧ＶO2を第２の直流出力端子(18,19)から出力する。
図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータを作動させる際に、図示しない電源スイッチをオンすると、直流電源(3)の電圧Ｅが起動抵抗(23)を介して補助整流平滑回路(22)の補助平滑コンデンサ(21)に印加され、補助平滑コンデンサ(21)が充電される。補助平滑コンデンサ(21)の充電電圧が主制御回路(14)の起動電圧に達すると、主制御回路(14)が動作を開始する。このとき、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートに主制御回路(14)から第１及び第２の駆動信号ＶG1,ＶG2がそれぞれ付与され、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)がオン・オフ動作を開始する。第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、直流電源(3)、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)、第１の主ＭＯＳ-ＦＥＴ(1)及び直流電源(3)の経路で電流ＩQ1が流れる。このとき、トランス(5)の第１の２次巻線(5b)、第１の整流平滑回路(9)の第１の出力整流ダイオード(7)及び第１の出力平滑コンデンサ(8)の経路で流れる第１の２次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で第１の負荷電流が流れる。また、トランス(5)の第２の２次巻線(5c)、第２の整流平滑回路(17)の第２の出力整流ダイオード(15)及び第２の出力平滑コンデンサ(16)の経路で流れる第２の２次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で第２の負荷電流が流れる。更に、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、励磁インダクタンス(5e)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で励磁電流が流れる。したがって、第１の主ＭＯＳ-ＦＥＴ(1)を流れる電流ＩQ1は、第１の負荷電流と、第２の負荷電流と、励磁電流との合成電流となる。第１及び第２の負荷電流は、電流共振用コンデンサ(4)の静電容量及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数を有する正弦波状の共振電流である。励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数を有する共振電流であるが、その共振周波数は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に比較して低いため、正弦波状の負荷電流と、正弦波の一部を斜辺とする三角波状の電流として観測される。
第１の主ＭＯＳ-ＦＥＴ(1)がオフになると、励磁電流によりトランス(5)に蓄積されたエネルギにより、電圧擬似共振が発生し、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のドレイン−ソース間の電圧ＶQ1,ＶQ2は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)及び電圧擬似共振用コンデンサ(6)の合成静電容量で決まる共振周波数の擬似共振電圧となる。即ち、第１の主ＭＯＳ-ＦＥＴ(1)がオフすると、第１の主ＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1は、電圧擬似共振用コンデンサ(6)に転流し、この転流電流により電圧擬似共振用コンデンサ(6)が直流電源(3)の電圧Ｅまで充電されると共に、第１の主ＭＯＳ-ＦＥＴ(1)を流れる電流ＩQ1は、更に第２の主ＭＯＳ-ＦＥＴ(2)の図示しない内蔵ダイオードに転流する。つまり、トランス(5)に蓄積された励磁電流によるエネルギが第２の主ＭＯＳ-ＦＥＴ(2)の図示しない内蔵ダイオードを介して電流共振用コンデンサ(4)に充電される。したがって、この期間中に、オンに切り換えられる第２の主ＭＯＳ-ＦＥＴ(2)のゼロボルトスイッチング（ＺＶＳ）を達成できる。
トランス(5)に蓄積された励磁電流によるエネルギの放出が終了すると、電流共振用コンデンサ(4)に蓄積されたエネルギにより、電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(2)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で循環電流が流れて、エネルギが放出される。即ち、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中とは逆方向にトランス(5)の励磁電流が流れる。この励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数を有する共振電流であるが、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に比較して低い共振周波数となるため、正弦波の一部を斜辺とする三角波状の電流として観測される。
直流電源(3)から供給される入力電圧Ｅが高いとき及び低いときに、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間を固定し且つ第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を変化させて制御したときの第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1及びドレイン−ソース間電流ＩQ1及び電流共振用コンデンサ(4)の両端の電圧ＶC2の波形を図３７(Ａ)及び(Ｂ)にそれぞれ示す。即ち、図３７(Ａ)及び(Ｂ)は、入力電圧Ｅの変化に対して、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を可変にして、第１の主ＭＯＳ-ＦＥＴ(1)のオン・デューティを制御し、電流共振用コンデンサ(4)の両端の電圧ＶC2を変化させる状態を示す。これにより、トランス(5)の１次巻線(5a)の電圧が変化するので、第１の直流出力電圧ＶO1を制御することができる。図３７(Ｃ)及び(Ｄ)は、負荷が軽いとき及び重いときの電圧ＶQ1、ＶC2及び電流ＩQ1の波形をそれぞれ示す。即ち、軽負荷状態の図３７(Ｃ)では、第１の主ＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が略三角波形状となり、負荷電流としての共振電流は、殆ど流れないが、重負荷状態の図３７(Ｄ)では、第１の主ＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1は、正弦波状に変化する部分を含み、負荷電流に相当する共振電流が流れる。また、トランス(5)の１次側から２次側に電力を供給する期間は、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数により決定される。したがって、負荷が変動しても第１の主ＭＯＳ-ＦＥＴ(1)のオン期間、即ちトランス(5)の１次側から２次側に電力を供給する期間は、殆ど変化しない。これは、第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が０Ｖとなる期間、即ち第１の主ＭＯＳ-ＦＥＴ(1)のオン期間が図３７(Ｃ)及び(Ｄ)で略同一なことからも首肯できよう。
第１の主ＭＯＳ-ＦＥＴ(1)と第２の主ＭＯＳ-ＦＥＴ(2)のオン期間比（Duty Ratio）の変化に対する第１の直流出力電圧ＶO1の変化を図３８に示す。図３８に示すように、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータでは、第１の主ＭＯＳ-ＦＥＴ(1)と第２の主ＭＯＳ-ＦＥＴ(2)のオン期間の比率を０.３から１.０の範囲で変化させて、第１の直流出力端子(10,11)から出力される第１の直流出力電圧ＶO1を調整することができる。即ち、第１の主ＭＯＳ-ＦＥＴ(1)と第２の主ＭＯＳ-ＦＥＴ(2)のオン期間の比率を変化させて、電流共振用コンデンサ(4)の充電電圧ＶC2を調整し、トランス(5)の１次巻線(5a)に印加される電圧を制御することにより、トランス(5)の第１の２次巻線(5b)及び第１の整流平滑回路(9)を介して第１の直流出力端子(10,11)から出力される第１の直流出力電圧ＶO1を制御することができる。
第１の直流出力端子(10,11)に発生する第１の直流出力電圧ＶO1は、第１の出力電圧検出回路(12)により検出され、第１の出力電圧値を規定する基準電圧と第１の出力電圧検出回路(12)の検出電圧との誤差信号ＶE1がフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して主制御回路(14)の帰還信号入力端子(FB)に伝達される。主制御回路(14)は、帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに基づいてパルス周波数が変調（ＰＦＭ）された第１及び第２の駆動信号ＶG1,ＶG2を第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートにそれぞれ付与し、第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに対応する周波数で第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)を交互にオン・オフ動作させる。これにより、第１の直流出力端子(10,11)から出力される第１の直流出力電圧ＶO1が略一定値に制御される。
第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフ動作により、トランス(5)の第２の２次巻線(5c)に誘起される電圧は、第２の整流平滑回路(17)に印加される。このとき、トランス(5)の第１の２次巻線(5b)と第２の２次巻線(5c)の巻数比に応じた直流電圧が第２の出力平滑コンデンサ(16)の両端に発生する。第２の出力平滑コンデンサ(16)の両端に発生する直流電圧は、降圧チョッパ回路(30)に印加される。チョッパ制御回路(31)は、フィルタコンデンサ(29)の両端に発生する電圧ＶO2と第２の出力電圧値を規定する基準電圧とを比較して、それらの誤差に対応する誤差信号に基づくパルス幅変調（ＰＷＭ）信号ＶS2を発生する。チョッパ制御回路(31)から出力されるパルス幅変調（ＰＷＭ）信号ＶS2により、降圧チョッパ回路(30)は、チョッパ用ＭＯＳ-ＦＥＴ(26)のオン・オフを制御し、これにより、第２の出力平滑コンデンサ(16)に印加される直流電圧より低い一定レベルの第２の直流出力電圧ＶO2を第２の直流出力端子(18,19)から出力する。
一般的なフライバック方式又はフォワード方式の多出力ＤＣ−ＤＣコンバータでは、１次側に設けられる主スイッチング素子のオン・オフのデューティ比を変化させて、２次側から取り出す直流出力を制御するため、トランス(5)の１次側から２次側に電力を供給する期間が変動する。このため、一方の２次巻線側から出力される直流電圧で決定される前記のデューティ比により、他方の２次巻線から取り出す電力が制限され、他方の２次巻線側の出力電圧が低下する。これに対して、多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の１次側から２次側に電力を供給する期間は、１次側に設けられる電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数により決定されるため、第１の直流出力端子(10,11)に接続される負荷が変動しても、トランス(5)の１次側から２次側に電力を供給する期間が殆ど変化しない。このため、負荷の大小に拘わらずトランス(5)の第２の２次巻線(5c)から必要な電力を取り出すことができるので、第２の整流平滑回路(17)の出力電圧が低下しない。しかしながら、実際には、トランス(5)が理想的な電磁結合を構成せず、また直流電源(3)からの入力電圧Ｅの変動又は第１の整流平滑回路(9)での電圧降下による影響を受けて、第２の整流平滑回路(17)の出力電圧が変動する。このため、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータでは、第２の整流平滑回路(17)から出力される直流電圧を降圧チョッパ回路(30)により安定化して、第２の直流出力端子(18,19)から安定な第２の直流出力電圧ＶO2が得られる。即ち、第２の整流平滑回路(17)の後段に降圧チョッパ回路(30)を設けると、理想的なクロスレギュレーションを行える多出力電流共振型ＤＣ−ＤＣコンバータを実現することができる。クロスレギュレーションとは、多出力電源において、他の出力の負荷を規定の範囲で変化したときの出力電圧変動をいう。
また、下記の特許文献１に開示される共振型スイッチング電源は、周波数変調器により基準パルス信号を周波数変調してパルス列信号に変換し、パルス列信号により１次側のパワートランジスタをオン・オフさせてトランスの１次側巻線への印加電圧を制御し、複数の２次側巻線に発生する出力を各整流平滑回路により整流平滑して取り出すものである。この共振形スイッチング電源では、１次側制御手段を構成する比較器により、２次側に設けられる整流平滑回路の所定の出力信号に応じて周波数変調器から出力されるパルス列信号の周波数が制御される。また、２次側巻線に対する整流平滑回路の所定の出力信号に応じて２次側の制御回路によりスイッチングトランジスタをオン・オフさせ、スイッチングトランジスタの出力側に生ずるパルス列電圧のデューティサイクルが制御される。これにより、スイッチングトランジスタの出力側に生ずるパルス列電圧が、適当量間引かれて、２次側巻線に対する整流平滑回路の直流出力電圧を所定のレベルに調整することができる。
また、下記の特許文献２には、１次巻線及び電力変換を行う２つの２次巻線を有するトランスと、トランスの１次巻線に接続され且つスイッチ動作を行う電界効果トランジスタと、トランスの第１の２次巻線出力を安定化した後の出力電圧を検出する第１の電圧検出回路と、第１の電圧検出回路の検出出力を基準電圧と比較して電界効果トランジスタに出力するパルス制御信号のパルス幅を制御する第１のパルス幅制御回路と、トランスの第２の２次巻線の一端に接続されたスイッチ回路と、トランスの第２の２次巻線出力の整流平滑後の出力電圧を検出する第２の電圧検出回路と、第２の電圧検出回路の検出出力を基準電圧と比較してスイッチ回路に出力するパルス信号のパルス幅を制御する第２のパルス幅制御回路と、第２のパルス幅制御回路の出力を第１のパルス幅制御回路の出力に同期させる同期回路とで構成された多出力ＤＣ／ＤＣコンバータが開示されている。この多出力ＤＣ／ＤＣコンバータでは、メインのフィードバックを行わない出力系のトランスの第２の２次巻線出力にスイッチ回路を設け、メインのフィードバックを行わない出力系の出力電圧に合わせてスイッチ回路のオン時間を制御することにより、出力電圧を安定化させるためにメインのフィードバックを行う出力系の負荷変動が大きくても損失を少なくすることができる。
特開平３−７０６２号公報（第５頁、第１図） 特開２０００−２１７３５６公報（第４頁の図２及び第５頁の図１）
しかしながら、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の第２の２次巻線(5c)に誘起される交流電圧を第２の整流平滑回路(17)により整流及び平滑して直流電圧に変換した後、降圧チョッパ回路(30)により第２の整流平滑回路(17)から入力される直流電圧より低い一定レベルの第２の直流出力電圧ＶO2に再度変換するため、降圧チョッパ回路(30)に電力損失が発生して、電力変換効率が低下する欠点があった。また、チョッパ用ＭＯＳ-ＦＥＴ(26)、フライホイールダイオード(27)、フィルタリアクトル(28)及びフィルタコンデンサ(29)で構成される降圧チョッパ回路(30)は、部品点数が増加して製造コストが高騰する欠点があった。更に、特許文献１に開示される共振型スイッチング電源では、２次側巻線に対する整流平滑回路の所定の出力に応じて２次側の制御回路によりスイッチングトランジスタをオン・オフ動作させ、スイッチングトランジスタの出力側に生ずるパルス列電圧を適当量間引いて、整流平滑回路の直流出力電圧を調整するため、直流出力電圧の脈動分が増大し、高精度の直流出力を得られない欠点があった。
そこで、本発明では、電力変換効率が高く且つ高精度の直流出力が得られる安価な多出力電流共振型ＤＣ−ＤＣコンバータを提供することを目的とする。また、本発明では、２次側の出力制御用スイッチング素子でのスイッチング損失を低減して電力変換効率を向上できる多出力電流共振型ＤＣ−ＤＣコンバータを提供することを目的とする。更に、本発明では、２次側に発生する電流集中を吸収し又は緩和できる多出力電流共振型ＤＣ−ＤＣコンバータを提供することを目的とする。
本発明による多出力電流共振型ＤＣ−ＤＣコンバータは、直流電源(3)に対して直列に接続された第１のスイッチング素子(1)及び第２のスイッチング素子(2)と、直流電源(3)に対して直列に接続され且つ第１又は第２のスイッチング素子(1,2)に対して並列に接続された電流共振用コンデンサ(4)及びインダクタンス(5d)及びトランス(5)の１次巻線(5a)の直列回路と、トランス(5)の第１の２次巻線(5b)に接続された第１の整流平滑回路(9)と、トランス(5)の第２の２次巻線(5c)に接続された第２の整流平滑回路(17)とを有する。第１及び第２のスイッチング素子(1,2)のオン・オフ動作により、トランス(5)の第１の２次巻線(5b)から第１の整流平滑回路(9)を介して第１の直流出力ＶO1が取り出されると共に、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)を介して第２の直流出力ＶO2が取り出される。この多出力電流共振型ＤＣ−ＤＣコンバータは、トランス(5)の第２の２次巻線(5c)と第２の整流平滑回路(17)を構成する平滑コンデンサ(16)との間に接続された出力制御用スイッチング素子(40)と、第２の整流平滑回路(17)の平滑コンデンサ(16)の電圧ＶO2に基づいて出力制御用スイッチング素子(40)のオン・オフのパルス幅を制御する出力制御回路(41)とを備えている。
トランス(5)の１次側から２次側に電力を供給する期間は、電流共振用コンデンサ(4)及びインダクタンス(5d)で決まる共振周波数により決定されるので、２次側の負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間が変化しない。このため、トランス(5)の第１の２次巻線(5b)側の負荷の変動に拘わらず、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)を介して必要な直流電力を取り出すことができる。また、出力制御回路(41)は、第１又は第２のスイッチング素子(1,2)のスイッチング周波数に同期して且つ第２の平滑コンデンサ(16)の電圧ＶO2レベルに基づいて出力制御用スイッチング素子(40)をオン・オフさせて、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)の平滑コンデンサ(16)に電流が流れる期間を制御するので、第２の整流平滑回路(17)から出力される第２の直流出力ＶO2レベルを高精度で制御することができる。このように、出力制御用スイッチング素子(40)のオン・オフ動作により第２の整流平滑回路(17)から出力される第２の直流出力ＶO2を直接制御するので、電力変換損失が少なく、また第２の整流平滑回路(17)にスイッチング素子(40)を追加する程度の簡易な回路変更で高度に安定する第２の直流出力ＶO2が得られるので、電力変換効率が高く且つ高精度の直流出力を発生する安価な多出力電流共振型ＤＣ−ＤＣコンバータを実現できる。
また、本発明による多出力電流共振型ＤＣ−ＤＣコンバータでは、出力制御回路(41)は、トランス(5)の何れかの２次巻線に発生する電圧の立上りパルス及び立下りパルスを検出して、それぞれ第１の検出信号及び第２の検出信号を発生する電圧変動検出回路(42)と、電圧変動検出回路(42)が第１の検出信号及び第２の検出信号を発生した後に、出力制御用スイッチング素子(40)をそれぞれオン及びオフに切り換える駆動制御回路(44)とを備えるので、出力制御用スイッチング素子(40)のスイッチング動作を独立して行わずに、第１又は第２のスイッチング素子(1,2)のスイッチング動作に実質的に同期させて、ゼロ電流スイッチング（ＺＣＳ）を達成して、出力制御用スイッチング素子(40)でのスイッチング損失を低減することができる。
更に、本発明による多出力電流共振型ＤＣ−ＤＣコンバータでは、第２の２次巻線(5c)と第２の整流平滑回路(17)と出力制御用スイッチング素子(40)とで形成される閉回路中にリアクトル(100)を接続するので、特定の出力に発生する電流集中又は突入電流を吸収し又は緩和することができる。
本発明によれば、トランスの第２の２次巻線側に設けたスイッチング素子を１次側のスイッチング素子のスイッチング周波数に同期してオン・オフ制御することにより、何れかの整流平滑回路から出力される直流出力の大小に拘わらず、第２の整流平滑回路から出力される直流出力を直接的に且つ高精度で制御でき、各直流出力で理想的なクロスレギュレーションが得られる。また、特定の出力に発生する電流集中又は突入電流を吸収し又は緩和して、素子寿命の延長及び電力変換効率を向上することができる。
本発明による多出力電流共振型ＤＣ−ＤＣコンバータの第１の実施の形態を示す電気回路図 図１の出力制御回路の内部構成を示すブロック回路図 図１の回路の各部の電圧及び電流を示す波形図 本発明の第２の実施の形態を示す電気回路図 本発明の第３の実施の形態を示す電気回路図 本発明の第４の実施の形態を示す電気回路図 本発明の第５の実施の形態を示す電気回路図 図７の主制御回路の内部構成を示すブロック回路図 図７の回路の入力電圧の変動及び負荷の変動に対する各部の電圧及び電流を示す波形図 図７の回路の各部の電圧及び電流を示す波形図 本発明の第６の実施の形態を示す電気回路図 本発明の第７の実施の形態を示す電気回路図 本発明の第８の実施の形態を示す電気回路図 本発明の第９の実施の形態を示す電気回路図 本発明の第１０の実施の形態を示す電気回路図 本発明の第１１の実施の形態を示す電気回路図 図１の変更実施の形態を示す電気回路図 図７の変更実施の形態を示す電気回路図 本発明による多出力電流共振型ＤＣ−ＤＣコンバータの第１２の実施の形態を示す電気回路図 図１９の出力制御回路の詳細を示す電気回路図 図１９及び図２０の各部の電圧及び電流を示す波形図 本発明による第１３の実施の形態を示す電気回路図 本発明による第１４の実施の形態を示す電気回路図 本発明による第１５の実施の形態を示す電気回路図 本発明による第１６の実施の形態を示す電気回路図 本発明による第１７の実施の形態を示す電気回路図 図２６に示す回路の各部の電圧及び電流を示す波形図 従来の回路と本発明の回路の出力電力に対する電力変換効率の特性を示すグラフ 従来の回路と本発明の回路の出力電流に対する出力電圧の特性を示すグラフ 本発明による第１８の実施の形態を示す電気回路図 図２６の第１の変更実施の形態を示す電気回路図 図２６の第２の変更実施の形態を示す電気回路図 図２６の第３の変更実施の形態を示す電気回路図 図２６の第４の変更実施の形態を示す電気回路図 従来の多出力電流共振型ＤＣ−ＤＣコンバータを示す電気回路図 図３５の主制御回路の内部構成を示すブロック回路図 図３５の回路の入力電圧の変動及び負荷の変動に対する各部の電圧及び電流を示す波形図 図３５の主ＭＯＳ-ＦＥＴのオン期間比と第１の直流出力電圧との関係を示すグラフ
符号の説明
(1)・・第１の主ＭＯＳ-ＦＥＴ（第１のスイッチング素子）、 (2)・・第２の主ＭＯＳ-ＦＥＴ（第２のスイッチング素子）、 (3)・・直流電源、 (4)・・電流共振用コンデンサ、 (5)・・トランス、 (5a)・・１次巻線、 (5b)・・第１の２次巻線、 (5c)・・第２の２次巻線、 (5d)・・漏洩インダクタンス（電流共振用インダクタンス）、 (5e)・・励磁インダクタンス、 (5f)・・補助巻線、 (5g)・・第３の２次巻線（付加的２次巻線）、 (5h,5i)・・中間タップ、 (6)・・電圧擬似共振用コンデンサ、 (7,7a〜7d)・・第１の出力整流ダイオード、 (8)・・第１の出力平滑コンデンサ、 (9)・・第１の整流平滑回路、 (10,11)・・第１の直流出力端子、 (12)・・第１の出力電圧検出回路、 (13)・・フォトカプラ、 (13a)・・発光部、 (13b)・・受光部、 (14)・・主制御回路、 (15,15a,15b)・・第２の出力整流ダイオード、 (16)・・第２の出力平滑コンデンサ、 (17)・・第２の整流平滑回路、 (18,19)・・第２の直流出力端子、 (20)・・補助整流ダイオード、 (21)・・補助平滑コンデンサ、 (22)・・補助整流平滑回路、 (23)・・起動抵抗、 (24)・・整流ダイオード、 (25)・・平滑コンデンサ、 (26)・・チョッパ用ＭＯＳ-ＦＥＴ、 (27)・・フライホイールダイオード、 (28)・・フィルタリアクトル、 (29)・・フィルタコンデンサ、 (30)・・降圧チョッパ回路、 (31)・・チョッパ制御回路、 (32)・・発振回路、 (33)・・反転器、 (34)・・第１のデッドタイム付加回路、 (35)・・ローサイド側バッファ増幅器、 (36)・・第２のデッドタイム付加回路、 (37)・・レベル変換回路、 (38)・・ハイサイド側バッファ増幅器、 (40)・・出力制御用ＭＯＳ-ＦＥＴ（出力制御用スイッチング素子）、 (41)・・出力制御回路、 (42)・・電圧変動検出回路、 (43)・・第２の出力電圧検出回路、 (44)・・ＰＷＭ制御回路（駆動制御回路）、 (45)・・ＲＳフリップフロップ、 (46)・・駆動回路、 (47)・・第３の出力整流ダイオード、 (48)・・第３の出力平滑コンデンサ、 (49)・・第３の整流平滑回路（付加的整流平滑回路）、 (50)・・付加的出力制御用ＭＯＳ-ＦＥＴ（付加的スイッチング素子）、 (51,52)・・第３の直流出力端子、 (53)・・付加的制御回路、 (54)・・第２の出力制御用ＭＯＳ-ＦＥＴ、 (55)・・第２の出力制御回路、 (56a,56b)・・電圧検出用ダイオード、 (57)・・Ｄフリップフロップ、 (58a,58b)・・第２の電圧検出用ダイオード、 (59,60)・・抵抗、 (61)・・ツェナダイオード、 (62,63)・・分圧抵抗、 (64)・・シャントレギュレータ、 (65,66)・・抵抗、 (67)・・位相補正用コンデンサ、 (68)・・フォトカプラ、 (68a)・・発光部、 (68b)・・受光部、 (69)・・整流ダイオード、 (70)・・平滑コンデンサ、 (71,72)・・分圧抵抗、 (73)・・ダイオード、 (74)・・検出用トランジスタ（検出用スイッチング素子）、 (75)・・放電用抵抗、 (76)・・コンパレータ、 (77)・・積算コンデンサ、 (78)・・充電用抵抗、 (79)・・放電用ダイオード、 (80)・・電流制限用抵抗、 (81)・・ＮＰＮトランジスタ、 (82)・・ＰＮＰトランジスタ、 (83)・・バイアス抵抗、 (84)・・出力抵抗、 (85)・・第２の電圧変動検出回路、 (86)・・第３の出力電圧検出回路、 (87)・・第２のＰＷＭ制御回路、 (88)・・第２の駆動回路、 (89)・・フォトカプラ、 (89a)・・発光部、 (89b)・・受光部、 (90)・・第２の電流共振用コンデンサ、 (91)・・第２の電圧擬似共振用コンデンサ、 (92)・・ベース抵抗、 (100)・・リアクトル、 (101)・・回生用ダイオード、 (102)・・保持回路、 (103)・・整流ダイオード、 (104)・・平滑コンデンサ、 (105,106)・・分圧抵抗、 (107)・・レベル変換用トランジスタ、 (108)・・充電用抵抗、 (109)・・放電用抵抗、 (110)・・保持用コンデンサ、 (111)・・遅延駆動用トランジスタ、
以下、本発明による多出力電流共振型ＤＣ−ＤＣコンバータの第１〜第１７の実施の形態を図１〜図３４に基づいて説明する。図１〜図３４では、図３５に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
図１に示す本発明の第１の実施の形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、図３５に示す降圧チョッパ回路(30)及びチョッパ制御回路(31)を省略し、第２の整流平滑回路(17)を構成する第２の出力整流ダイオード(15)のカソードと第２の出力平滑コンデンサ(16)との間に出力制御用スイッチング素子としての出力制御用ＭＯＳ-ＦＥＴ(40)を接続し、第２の直流出力端子(18,19)と出力制御用ＭＯＳ-ＦＥＴ(40)のゲートとの間に第２の出力平滑コンデンサ(16)の電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフを制御する出力制御回路(41)を設けたものである。出力制御用ＭＯＳ-ＦＥＴ(40)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に同期して且つ同一のスイッチング周波数でオン・オフ動作される。また、主制御回路(14)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間を固定すると共に、第１の整流平滑回路(9)の出力電圧ＶO1に基づいて第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を変化させることにより、第１の主ＭＯＳ-ＦＥＴ(1)のオン・デューティを制御する。
図２に示すように、出力制御回路(41)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン時にトランス(5)の第２の２次巻線(5c)に発生する電圧ＶT22を検出する電圧変動検出回路(42)と、第２の出力平滑コンデンサ(16)の電圧ＶO2を検出してその検出電圧と第２の出力電圧値を規定する基準電圧との誤差信号ＶE2を出力する第２の出力電圧検出回路(43)と、電圧変動検出回路(42)の検出信号ＶTDにより駆動され且つ第２の出力電圧検出回路(43)の誤差信号ＶE2に基づいて制御されるデューティ比を有するパルス列信号ＶPTを出力するＰＷＭ制御回路(44)と、電圧変動検出回路(42)の検出信号ＶTDによりセットされ且つＰＷＭ制御回路(44)のパルス列信号ＶPTによりリセットされるＲＳフリップフロップ(45)と、ＲＳフリップフロップ(45)の出力信号により出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに作動信号ＶS2を付与する駆動回路(46)とから構成される。その他の構成は、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
第１の主ＭＯＳ-ＦＥＴ(1)がオンに切り換えられると、トランス(5)の１次巻線(5a)に電圧が発生すると共に、第２の２次巻線(5c)に電圧ＶT22が誘起される。トランス(5)の第２の２次巻線(5c)に誘起される電圧ＶT22は、第２の整流平滑回路(17)に入力されると共に、出力制御回路(41)内の電圧変動検出回路(42)に入力される。このとき、電圧変動検出回路(42)からＲＳフリップフロップ(45)のセット端子(S)及びＰＷＭ制御回路(44)に高電圧(Ｈ)レベルの検出信号ＶTDが付与され、ＲＳフリップフロップ(45)がセットされると共に、ＰＷＭ制御回路(44)が駆動される。このため、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2が付与され、出力制御用ＭＯＳ-ＦＥＴ(40)がオンする。これにより、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)の第２の出力整流ダイオード(15)を介して第２の出力平滑コンデンサ(16)に電流が流れ、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。
出力制御用ＭＯＳ-ＦＥＴ(40)がオンになると、トランス(5)の第２の２次巻線(5c)の電圧ＶT22が第２の出力平滑コンデンサ(16)の電圧ＶO2にクランプされるので、トランス(5)の漏洩インダクタンス(5d)と励磁インダクタンス(5e)に印加される電圧から１次巻線(5a)と第２の２次巻線(5c)の巻数比分の電圧を差し引いた電圧が漏洩インダクタンス(5d)に印加される。漏洩インダクタンス(5d)を有するトランス(5)を使用する図１の回路では、トランス(5)の漏洩インダクタンス(5d)によりスイッチング又は他の原因で発生するノイズを吸収することができる。その後、出力制御用ＭＯＳ-ＦＥＴ(40)がオフになると、トランス(5)の第２の２次巻線(5c)の電圧クランプが開放されるため、第１の出力平滑コンデンサ(8)の電圧ＶO1にクランプされた通常の電圧がトランス(5)の第１の２次巻線(5b)に発生する。
したがって、図１の多出力電流共振型ＤＣ−ＤＣコンバータでは、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中に第２の出力整流ダイオード(15)に電流ＩD2が流れ、出力制御用ＭＯＳ-ＦＥＴ(40)のオフ後に第１の出力整流ダイオード(7)に電流ＩD1が流れる。また、第１及び第２の直流出力電圧ＶO1,ＶO2の差が小さいとき、第１の出力平滑コンデンサ(8)及び第１の出力平滑コンデンサ(16)のリプル電圧により、第１及び第２の出力整流ダイオード(7,15)の各々に同時に電流ＩD1,ＩD2が流れることがある。このときの第２の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間の電圧ＶQ2、ドレイン−ソース電流ＩQ2、第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間の電圧ＶQ1、ドレイン−ソース電流ＩQ1、第１の出力整流ダイオード(7)に流れる電流ＩD1、第２の出力整流ダイオード(15)に流れる電流ＩD2及び電流共振用コンデンサ(4)の両端に発生する電圧ＶC2の各波形をそれぞれ図３(Ａ)〜(Ｇ)に示す。
一方、第２の出力平滑コンデンサ(16)の電圧ＶO2は、出力制御回路(41)内の第２の出力電圧検出回路(43)により検出され、その検出信号と第２の出力電圧値を規定する基準電圧との誤差信号ＶE2がＰＷＭ制御回路(44)に入力される。ＰＷＭ制御回路(44)は、電圧変動検出回路(42)から付与される高電圧(Ｈ)レベルの検出信号ＶTDにより駆動され、第２の出力電圧検出回路(43)の誤差信号ＶE2の電圧レベルに基づいてパルス列信号ＶPTのデューティ比が制御される。即ち、第２の出力平滑コンデンサ(16)の電圧ＶO2が基準電圧よりも高いとき、デューティ比の小さいパルス列信号ＶPTがＰＷＭ制御回路(44)から出力される。逆に、第２の出力平滑コンデンサ(16)の電圧ＶO2が基準電圧よりも低いとき、デューティ比の大きいパルス列信号ＶPTがＰＷＭ制御回路(44)から出力される。ＲＳフリップフロップ(45)のリセット端子(R)に付与されるＰＷＭ制御回路(44)のパルス列信号ＶPTにより、ＲＳフリップフロップ(45)がリセットされる。したがって、第２の整流平滑回路(17)の第２の直流出力電圧ＶO2が設定値より高いとき、デューティ比の小さいパルス列信号ＶPTがＰＷＭ制御回路(44)からＲＳフリップフロップ(45)のリセット端子(R)に付与され、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに狭いパルス幅の作動信号ＶS2が付与される。
これにより、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が短くなり、第２の出力平滑コンデンサ(16)に電流が流れる期間が短縮されるので、第２の出力平滑コンデンサ(16)の電圧ＶO2が低下する。逆に、第２の整流平滑回路(17)の第２の直流出力電圧ＶO2が設定値より低いとき、デューティ比の大きいパルス列信号ＶPTがＰＷＭ制御回路(44)からＲＳフリップフロップ(45)のリセット端子(R)に付与され、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して広いパルス幅の作動信号ＶS2が出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに付与される。これにより、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が長くなり、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が延長されるので、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。このように、第２の整流平滑回路(17)の出力電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間を第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に同期して制御して、第２の直流出力端子(18,19)から略一定の第２の直流出力電圧ＶO2を取り出すことができる。なお、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様であるから、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータの基本的な他の動作の説明は省略する。
トランス(5)の１次側から２次側に電力を供給する期間は、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数により決定され、第１の直流出力端子(10,11)に接続される負荷が変動しても、トランス(5)の１次側から２次側に電力を供給する期間は、殆ど変化しない。このため、トランス(5)の第１の２次巻線(5b)側の第１の直流出力端子(10,11)に接続される負荷の変動に拘わらず、第２の直流出力端子(18,19)から必要な直流電力を取り出すことができる。また、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に同期して出力制御用ＭＯＳ-ＦＥＴ(40)をオン・オフ動作させて、第２の出力平滑コンデンサ(16)に電流が流れる期間が制御されるため、第２の平滑コンデンサ(16)の電圧ＶO2に基づいて出力制御回路(41)により出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフを制御して、第２の整流平滑回路(17)から出力される第２の直流出力ＶO2を高い精度で制御することができる。したがって、出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフ動作により第２の整流平滑回路(17)から出力される第２の直流出力電圧ＶO2を直接制御できるので、電力変換損失が少なく、また第２の整流平滑回路(17)に出力制御用ＭＯＳ-ＦＥＴ(40)を追加する程度の簡易な回路変更で安定度の高い第２の直流出力電圧ＶO2が得られるので、安価で電力変換効率が高く且つ高精度の直流出力が得られる多出力電流共振型ＤＣ−ＤＣコンバータを実現することができる。
図１に示す多出力電流共振型ＤＣ−ＤＣコンバータは変更が可能である。例えば、図４に示す本発明の第２の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図１に示すトランス(5)に設けられた付加的２次巻線としての第３の２次巻線(5g)と、第３の２次巻線(5g)に接続され且つ第３の出力整流ダイオード(47)及び第３の出力平滑コンデンサ(48)から構成される付加的整流平滑回路としての第３の整流平滑回路(49)と、第３の出力整流ダイオード(47)のカソードと第３の出力平滑コンデンサ(48)との間に接続された付加的スイッチング素子としての付加的出力制御用ＭＯＳ-ＦＥＴ(50)と、第３の直流出力端子(51,52)と付加的出力制御用ＭＯＳ-ＦＥＴ(50)との間に接続された第３の出力平滑コンデンサ(48)の電圧ＶO3に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)のオン・オフを制御する付加的制御回路(53)を備えている。トランス(5)の第３の２次巻線(5g)は、第１及び第２の２次巻線(5b,5c)とは逆極性で接続され、付加的出力制御用ＭＯＳ-ＦＥＴ(50)は、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作される。その他の構成及び動作は、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
本発明の第２の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータでは、図１と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、第１の直流出力端子(10,11)に接続される負荷の変動に拘わらず、安定な第２及び第３の直流出力電圧ＶO2,ＶO3を第２及び第３の直流出力端子(18,19;51,52)からそれぞれ個別に取り出すことができる。したがって、トランス(5)の第１〜第３の２次巻線(5b,5c,5g)及び第１〜第３の整流平滑回路(9,17,49)を構成する第１〜第３の出力整流ダイオード(7,15,47)の何れか一方又は双方の極性を変更し又は出力制御回路(41)若しくは付加的制御回路(53)の制御基準値等を変更することにより、極性及び電圧値が互いに異なる３つの直流出力電圧ＶO1,ＶO2,ＶO3を発生する多出力電流共振型ＤＣ−ＤＣコンバータを実現することができる。また、トランス(5)の第３の２次巻線(5g)の極性が第１及び第２の２次巻線(5b,5c)とは逆のため、第２の主ＭＯＳ-ＦＥＴ(2)のオン時にトランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)に印加される電圧の巻数比分の安定した電圧が第３の２次巻線(5g)から得られる。
図５に示す本発明の第３の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、主制御回路(14)の制御方式を直流電源(3)からの入力電圧Ｅの変動に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフを制御する方式に変更して図４に示す第１の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図４に示す第１の出力整流ダイオード(7)のカソードと第１の出力平滑コンデンサ(8)との間に第２の出力制御用ＭＯＳ-ＦＥＴ(54)を接続し、第１の直流出力端子(10,11)と第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートとの間に第１の出力平滑コンデンサ(8)の電圧ＶO1に基づいて第２の出力制御用ＭＯＳ-ＦＥＴ(54)のオン・オフを制御する第２の出力制御回路(55)を設け、図４に示す出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置をトランス(5)の第２の２次巻線(5c)と第２の出力整流ダイオード(15)のアノードとの間に変更したものである。図５に示す主制御回路(14)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間を固定し、直流電源(3)からの入力電圧Ｅの変動に基づいて第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を変化させることにより、第１の主ＭＯＳ-ＦＥＴ(1)のオン・デューティを制御する。その他の構成は、図４に示す多出力電流共振型ＤＣ−ＤＣコンバータと同様である。また、第１の出力平滑コンデンサ(8)の電圧ＶO1に基づいて第２の出力制御用ＭＯＳ-ＦＥＴ(54)のオン・オフを制御して第１の直流出力端子(10,11)間の第１の直流出力電圧ＶO1を一定に制御する点を除き、図５に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作は、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図５では、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、主制御回路(14)により直流電源(3)からの入力電圧Ｅの変動に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフを制御することにより、トランス(5)の１次巻線(5a)に印加される電圧を一定に制御できる。したがって、２次側の第１〜第３の整流平滑回路(9,17,49)の全てに出力制御用ＭＯＳ-ＦＥＴ(54,40,50)を設け、第１〜第３の整流平滑回路(9,17,49)の出力電圧ＶO1,ＶO2,ＶO3に基づいて各出力制御用ＭＯＳ-ＦＥＴ(54,40,50)のオン・オフを個別に制御することにより、第１〜第３の直流出力端子(10,11;18,19;51,52)から互いに電圧値の異なる第１〜第３の直流出力電圧ＶO1,ＶO2,ＶO3を得ることができる。また、２次側の直流出力回路を全て同一に構成できるので、部品の種類を削減して製造コストを更に低減できると共に、保守上の互換性が向上する利点がある。
図６に示す本発明の第４の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図４の出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置をトランス(5)の第２の２次巻線(5c)と第２の出力平滑コンデンサ(16)との間の接地ライン上に変更し、図４に示すトランス(5)の第３の２次巻線(5g)の極性を逆にすると共に、第３の出力整流ダイオード(47)の接続位置をトランス(5)の第３の２次巻線(5g)と第３の出力平滑コンデンサ(48)との間の接地ライン上に変更したものである。その他の構成は、図４の多出力電流共振型ＤＣ−ＤＣコンバータと同様であり、図６の多出力電流共振型ＤＣ−ＤＣコンバータの動作は、図１の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図６でも、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、トランス(5)の第３の２次巻線(5g)の極性又は第３の出力整流ダイオード(47)及び出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置を変更しても、図４と同様の作用及び効果が得られる。
第１〜第４の実施の形態では、各整流平滑回路(9,17,49)を１つの出力整流ダイオード(7,15,47)と出力平滑コンデンサ(8,16,48)から成る半波整流型で構成したが、両波整流型又は全波整流ブリッジ型等で構成してもよい。例えば、図７に示す本発明の第５の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図１に示すトランス(5)の各２次巻線(5b,5c)に中間タップ(5h,5i)を設け、各２次巻線(5b,5c)の両端に一対の出力整流ダイオード(7a,7b:15a,15b)を接続し、各一対の出力整流ダイオード(7a,7b:15a,15b)の接続点と各２次巻線(5b,5c)の中間タップ(5h,5i)との間に出力平滑コンデンサ(8,16)を接続して図４の各整流平滑回路(9,17)を両波整流型の構成に変更し、第２の整流平滑回路(17)を構成する第２の出力整流ダイオード(15a,15b)のアノードと出力制御回路(41)との間にトランス(5)の第２の２次巻線(5c)の電圧ＶT22を検出する一対の電圧検出用ダイオード(56a,56b)を接続したものである。また、図７に示す主制御回路(14)では、図８に示すように、Ｄフリップフロップ(57)を設け、Ｄフリップフロップ(57)の信号入力端子(D)を発振器(32)の出力端子に接続し、反転出力端子(-Q)を第２のデッドタイム付加回路(36)の入力端子に接続し、非反転出力端子(Q)を第１のデッドタイム付加回路(34)の入力端子に接続する。これにより、第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに応じて周波数が変化するパルス信号ＶPLが発振器(32)からＤフリップフロップ(57)の信号入力端子(D)に入力される毎に、反転出力端子(-Q)及び非反転出力端子(Q)から各々出力される信号の電圧レベルが切り換えられるため、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)を５０％のデューティ比で交互にオン・オフすることができる。その他の構成は、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
図７では、図示しない電源スイッチをオンすると、直流電源(3)の電圧Ｅが起動抵抗(23)を介して補助整流平滑回路(22)の補助平滑コンデンサ(21)に印加され、補助平滑コンデンサ(21)が充電される。補助平滑コンデンサ(21)の充電電圧が主制御回路(14)の起動電圧に達すると、主制御回路(14)が動作を開始する。このとき、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートに主制御回路(14)から第１及び第２の駆動信号ＶG1,ＶG2がそれぞれ付与され、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)がオン・オフ動作を開始する。第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、直流電源(3)、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)、第１の主ＭＯＳ-ＦＥＴ(1)及び直流電源(3)の経路で電流ＩQ1が流れる。
このとき、トランス(5)の第１の２次巻線(5b)、一方の第１の出力整流ダイオード(7a)及び第１の出力平滑コンデンサ(8)の経路で流れる第１の２次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で第１の負荷電流が流れる。また、トランス(5)の第２の２次巻線(5c)、一方の第２の出力整流ダイオード(15a)及び第２の出力平滑コンデンサ(16)の経路で流れる第２の２次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、１次巻線(5a)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で第２の負荷電流が流れる。更に、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、励磁インダクタンス(5e)及び第１の主ＭＯＳ-ＦＥＴ(1)の経路で励磁電流が流れる。第１の主ＭＯＳ-ＦＥＴ(1)を流れる電流ＩQ1は、第１の負荷電流と、第２の負荷電流と、励磁電流との合成電流となる。第１及び第２の負荷電流は、電流共振用コンデンサ(4)の静電容量及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数を有する正弦波状の共振電流となる。励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数を有する共振電流となるが、その共振周波数が第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に比較して低いため、正弦波の一部を斜辺とする三角波状の電流として観測される。
次に、第１の主ＭＯＳ-ＦＥＴ(1)がオフになると、前記励磁電流によりトランス(5)に蓄積されたエネルギにより、図３５の回路と同様に、電圧擬似共振が発生する。したがって、この期間中に、オンに切り換えられる第２の主ＭＯＳ-ＦＥＴ(2)のゼロボルトスイッチング（ＺＶＳ）が可能となる。
トランス(5)に蓄積された励磁電流によるエネルギの放出が終了すると、電流共振用コンデンサ(4)に蓄積されたエネルギにより、電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(2)、１次巻線(5a)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で電流が流れる。したがって、トランス(5)の第１の２次巻線(5b)を介して、他方の第１の出力整流ダイオード(7b)、第１の出力平滑コンデンサ(8)の経路で第１の負荷電流が流れ、トランス(5)の第２の２次巻線(5c)を介して、他方の第２の出力整流ダイオード(15b)、第２の出力平滑コンデンサ(16)の経路で第２の負荷電流が流れ、更に、電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(2)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中とは逆方向にトランス(5)に循環する励磁電流が流れて、電流共振用コンデンサ(4)に蓄積されたエネルギが放出される。励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数の共振電流であるが、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に比較して共振周波数が低いため、正弦波の一部を斜辺とする三角波状の電流として観測される。
第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のドレイン−ソース間電圧ＶQ1,ＶQ2と、各主ＭＯＳ-ＦＥＴ(1,2)に流れる電流ＩQ1,ＩQ2と、第１の整流平滑回路(9)に流れる電流ＩD1の波形を図９(Ａ)及び(Ｂ)にそれぞれ示す。図９(Ａ)及び(Ｂ)の波形は、直流電源(3)から供給される入力電圧Ｅが低いとき及び高いときに、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のデッドタイムを固定し且つ第１及び第２の駆動信号ＶG1,ＶG2を周波数制御して第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)を５０％のデューティ比で交互にオン・オフしたときに得られる。即ち、図９(Ａ)及び(Ｂ)は、入力電圧Ｅの変化に応じて第１及び第２の駆動信号ＶG1,ＶG2を周波数制御して第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン期間を変化させることにより、電流共振用コンデンサ(4)、第２の主ＭＯＳ-ＦＥＴ(2)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で流れるトランス(5)の励磁電流を変化させる状態を示す。これにより、電流共振用コンデンサ(4)の両端の電圧ＶC2を調整して第１の直流出力電圧ＶO1を制御することができる。図９(Ｃ)及び(Ｄ)は、それぞれ負荷が軽いとき及び重いときの電圧ＶQ1,ＶQ2及び電流ＩQ1,ＩQ2，ＩD1の波形を示す。即ち、軽負荷状態の図９(Ｃ)では、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)に流れる電流ＩQ1,ＩQ2が略三角波形状となり、負荷電流としての共振電流は、殆ど流れないが、重負荷状態の図９(Ｄ)では、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)に流れる電流ＩQ1,ＩQ2は、正弦波状に変化する部分を含み、負荷電流に相当する共振電流が流れる。また、図９(Ｃ)及び(Ｄ)に示す第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のドレイン−ソース間電圧ＶQ1,ＶQ2を比較すると、負荷の変動に対して第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数が殆ど変化しないことが理解できよう。
第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、トランス(5)の１次巻線(5a)に電圧が発生すると共に、第２の２次巻線(5c)を介して一方の電圧検出用ダイオード(56a)のカソードに電圧ＶT22が発生する。また、第２の主ＭＯＳ-ＦＥＴ(2)のオン時に、トランス(5)の１次巻線(5a)に電圧が発生すると共に、第２の２次巻線(5c)を介して他方の電圧検出用ダイオード(56b)のカソードに電圧ＶT22が発生する。一対の電圧検出用ダイオード(56a,56b)のカソードに発生する電圧ＶT22は、出力制御回路(41)内の電圧変動検出回路(42)に入力され、電圧変動検出回路(42)からＲＳフリップフロップ(45)のセット端子(S)及びＰＷＭ制御回路(44)に高電圧(Ｈ)レベルの検出信号ＶTDが付与され、ＲＳフリップフロップ(45)がセットされると共に、ＰＷＭ制御回路(44)が駆動される。
このため、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2が付与され、出力制御用ＭＯＳ-ＦＥＴ(40)がオンする。これにより、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)が交互にオンする度に、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)の第２の出力整流ダイオードの一方(15a)又は他方(15b)を介して第２の出力平滑コンデンサ(16)に電流が流れ、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。
出力制御用ＭＯＳ-ＦＥＴ(40)がオンに切り換えられると、トランス(5)の第２の２次巻線(5c)の上側又は下側の電圧が半周期毎に第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2にクランプされる。したがって、トランス(5)の漏洩インダクタンス(5d)と励磁インダクタンス(5e)に印加される電圧から１次巻線(5a)と第２の２次巻線(5c)の上側又は下側の巻数比分の電圧を差し引いた電圧が漏洩インダクタンス(5d)に印加される。図７の回路では、漏洩インダクタンス(5d)を有するトランス(5)を使用するため、出力電圧の不要な電圧成分をトランス(5)の漏洩インダクタンス(5d)により吸収することができる。
その後、出力制御用ＭＯＳ-ＦＥＴ(40)がオフに切り換えられると、トランス(5)の第２の２次巻線(5c)の上側又は下側の電圧クランプが半周期毎に開放されるため、第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)の電圧ＶO1にクランプされる通常の電圧がトランス(5)の第１の２次巻線(5b)の上側又は下側に半周期毎に発生する。したがって、図７に示す回路では、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中に第２の整流平滑回路(17)の第２の出力整流ダイオードの一方(15a)に電流ＩD2が流れ、出力制御用ＭＯＳ-ＦＥＴ(40)がオフした後に第１の整流平滑回路(9)の第１の出力整流ダイオードの一方(7a)に電流ＩD1が流れる。また、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間中に第２の整流平滑回路(17)の第２の出力整流ダイオードの他方(15b)に電流ＩD2が流れ、出力制御用ＭＯＳ-ＦＥＴ(40)がオフした後に第１の整流平滑回路(9)の第１の出力整流ダイオードの他方(7b)に電流ＩD1が流れる。
更に、第１及び第２の直流出力電圧ＶO1,ＶO2の差が小さいとき、第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)及び第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)のリプル電圧により、半周期毎に第１及び第２の出力整流ダイオードの一方(7a,15a)又は第１及び第２の出力整流ダイオードの他方(7b,15b)に同時に電流ＩD1,ＩD2が流れることがある。このときの第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間の電圧ＶQ1、第２の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間の電圧ＶQ2、第１の主ＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1、第２の主ＭＯＳ-ＦＥＴ(2)に流れる電流ＩQ2、第１の出力整流ダイオード(7a,7b)に流れる電流ＩD1及び第２の出力整流ダイオード(15a,15b)に流れる電流ＩD2の各波形をそれぞれ図１０(Ａ)〜(Ｆ)に示す。
一方、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2は、出力制御回路(41)内の第２の出力電圧検出回路(43)により検出され、その検出信号と第２の出力電圧値を規定する基準電圧との誤差信号ＶE2がＰＷＭ制御回路(44)に入力される。ＰＷＭ制御回路(44)は、電圧変動検出回路(42)から付与される高電圧(Ｈ)レベルの検出信号ＶTDにより駆動され、第２の出力電圧検出回路(43)の誤差信号ＶE2の電圧レベルに基づいて出力するパルス列信号ＶPTのデューティ比を制御する。即ち、第２の出力平滑コンデンサ(16)の電圧ＶO2が基準電圧よりも高いときはＰＷＭ制御回路(44)からデューティ比の小さいパルス列信号ＶPTが出力され、第２の出力平滑コンデンサ(16)の電圧ＶO2が基準電圧よりも低いときはＰＷＭ制御回路(44)からデューティ比の大きいパルス列信号ＶPTが出力される。ＰＷＭ制御回路(44)から出力されるパルス列信号ＶPTは、ＲＳフリップフロップ(45)のリセット端子(R)に付与され、ＲＳフリップフロップ(45)がリセットされる。したがって、第２の整流平滑回路(17)の第２の直流出力電圧ＶO2が設定値より高いとき、ＰＷＭ制御回路(44)からデューティ比の小さいパルス列信号ＶPTがＲＳフリップフロップ(45)のリセット端子(R)に付与され、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに狭いパルス幅の作動信号ＶS2が付与される。これにより、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が短くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第２の出力平滑コンデンサ(16)の電圧ＶO2が低下する。
また、第２の整流平滑回路(17)の第２の直流出力電圧ＶO2が設定値より低いとき、ＰＷＭ制御回路(44)からデューティ比の大きいパルス列信号ＶPTがＲＳフリップフロップ(45)のリセット端子(R)に付与され、ＲＳフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに広いパルス幅の作動信号ＶS2が付与される。これにより、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が長くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。このように、第２の整流平滑回路(17)の出力電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間を１次側の第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数に同期して制御して、略一定値の第２の直流出力電圧ＶO2を第２の直流出力端子(18,19)から出力することができる。
図７では、負荷の変動に対して第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数が殆ど変化しないので、トランス(5)の１次側から２次側に電力を供給する期間が殆ど変化しない。このため、トランス(5)の第１の２次巻線(5b)側の第１の直流出力端子(10,11)に接続された負荷の変動に拘わらず、トランス(5)の第２の２次巻線(5c)に接続された第２の整流平滑回路(17)を介して第２の直流出力端子(18,19)から必要な直流電力を取り出すことができる。また、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数に同期して出力制御用ＭＯＳ-ＦＥＴ(40)をオン・オフすることにより、第２の出力平滑コンデンサ(16)に電流が流れる期間が制御される。このため、出力制御回路(41)にて第２の平滑コンデンサ(16)の電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフを制御することにより、第２の直流出力ＶO2を高い精度で制御することができる。したがって、出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフ動作により第２の直流出力電圧ＶO2を直接的に制御できるので、電力変換損失が少なく、また第２の整流平滑回路(17)に出力制御用ＭＯＳ-ＦＥＴ(40)を追加する程度の簡易な回路変更で安定度の高い第２の直流出力電圧ＶO2が得られるので、安価で電力変換効率が高く且つ高精度の直流出力が得られる多出力電流共振型ＤＣ−ＤＣコンバータを実現することができる。
図１１に示す本発明の第６の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図７に示すトランス(5)に設けられる付加的２次巻線としての第３の２次巻線(5g)と、第３の２次巻線(5g)に接続されて第３の出力整流ダイオード(47)及び第３の出力平滑コンデンサ(48)から構成される付加的整流平滑回路としての第３の整流平滑回路(49)と、第３の出力整流ダイオード(47)のカソードと第３の出力平滑コンデンサ(48)との間に接続される付加的スイッチング素子としての付加的出力制御用ＭＯＳ-ＦＥＴ(50)と、第３の直流出力端子(51,52)と付加的出力制御用ＭＯＳ-ＦＥＴ(50)のゲートとの間に設けられて第３の出力平滑コンデンサ(48)の電圧ＶO3に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)のオン・オフを制御する付加的制御回路(53)とを備える。付加的制御回路(53)の内部構成は、図２に示す出力制御回路(41)の内部構成と同様であり、その他の構成は、図７に示す多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
図１１の多出力電流共振型ＤＣ−ＤＣコンバータでは、第３の整流平滑回路(49)を１つの出力整流ダイオード(47)及び１つの出力平滑コンデンサ(48)から成る半波整流型で構成するため、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に同期して付加的出力制御用ＭＯＳ-ＦＥＴ(50)がオン・オフ動作され、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して第３の直流出力電圧ＶO3が出力される。第３の整流平滑回路(49)の第３の出力平滑コンデンサ(48)の電圧ＶO3は付加的制御回路(53)により検出され、この検出電圧と第３の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第１の主ＭＯＳ-ＦＥＴ(1)のスイッチング周波数に同期してパルス幅変調（ＰＷＭ）される。これにより、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して出力される第３の直流出力電圧ＶO3が安定化される。前記以外の基本的な動作は、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１１では、図７と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、第１の直流出力端子(10,11)に接続される負荷の変動に拘わらず、第２及び第３の直流出力端子(18,19;51,52)からそれぞれ安定な第２及び第３の直流出力電圧ＶO2,ＶO3を個別に取り出すことができる。したがって、トランス(5)の第１〜第３の２次巻線(5b,5c,5g)及び第１〜第３の整流平滑回路(9,17,49)を構成する第１〜第３の出力整流ダイオード(7a,7b;15a,15b;47)の何れか一方又は双方の極性を変更し又は出力制御回路(41)又は付加的制御回路(53)の制御基準値等を変更することにより、極性や電圧値が互いに異なる３つの直流出力電圧ＶO1,ＶO2,ＶO3を発生する多出力電流共振型ＤＣ−ＤＣコンバータを実現できる。
図１２に示す本発明の第７の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図１１に示す２つの第２の出力整流ダイオード(15a,15b)と１つの第２の出力平滑コンデンサ(16)から成る両波整流型の第２の整流平滑回路(17)を橋絡（ブリッジ）接続された４つの第２の出力整流ダイオード(15a〜15d)と１つの第２の出力平滑コンデンサ(16)から成る全波整流ブリッジ型の第２の整流平滑回路(17)に置き換え、トランス(5)の第２の２次巻線(5c)の上端及び下端と出力制御回路(41)との間に一対の電圧検出用ダイオード(56a,56b)を接続し、トランス(5)の第３の２次巻線(5g)の極性を図１１に示す極性とは逆にしたものである。図１２に示す例では、トランス(5)の第３の２次巻線(5g)の極性が第１及び第２の２次巻線(5b,5c)とは逆であるため、付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作される。その他の構成は、図１１に示す多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
図１２の多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の第２の２次巻線(5c)の両端に発生した交流電圧が橋絡接続された４つの第２の出力整流ダイオード(15a〜15d)により全波整流され、出力制御用ＭＯＳ-ＦＥＴ(40)及び第２の出力平滑コンデンサ(16)を介して第２の直流出力端子(18,19)から平滑化された第２の直流出力電圧ＶO2が出力される。第２の整流平滑回路(17)内の第２の出力平滑コンデンサ(16)の電圧ＶO2は出力制御回路(41)により検出され、この検出電圧と第２の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)が第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数に同期してＰＷＭ（パルス幅変調）制御される。これにより、第２の整流平滑回路(17)から第２の直流出力端子(18,19)を介して出力される第２の直流出力電圧ＶO2が安定化される。
また、付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作され、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して第３の直流出力電圧ＶO3が出力される。第３の整流平滑回路(49)内の第３の出力平滑コンデンサ(48)の電圧ＶO3は付加的制御回路(53)により検出され、この検出電圧と第３の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第１の主ＭＯＳ-ＦＥＴ(1)のスイッチング周波数に同期してパルス幅変調（ＰＷＭ）される。これにより、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して出力される第３の直流出力電圧ＶO3が安定化される。前記以外の基本的な動作は、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１２では、図１１と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、図１２に示すように、両波整流型の第２の整流平滑回路(17)を全波整流ブリッジ型に変更し又はトランス(5)の第３の２次巻線(5g)の極性を第１及び第２の２次巻線(5b,5c)と逆極性にしても、図１１と略同様の作用及び効果が得られる。
図１３に示す本発明の第８の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図１２に示すトランス(5)の１次巻線(5a)と漏洩インダクタンス(5d)と電流共振用コンデンサ(4)との直列回路を第１の主ＭＯＳ-ＦＥＴ(1)に対して並列に接続し、橋絡接続された４つの第２の出力整流ダイオード(15a〜15d)と１つの第２の出力平滑コンデンサ(16)から成る全波整流ブリッジ型の第２の整流平滑回路(17)を１つの第２の出力整流ダイオード(15)と１つの第２の出力平滑コンデンサ(16)から成る半波整流型の第２の整流平滑回路(17)に変更し、トランス(5)の第２の２次巻線(5c)と第２の出力平滑コンデンサ(16)との間の接地ライン上に出力制御用ＭＯＳ-ＦＥＴ(40)を接続し、図１２に示す第３の整流平滑回路(49)を構成する第３の出力整流ダイオード(47)の接続位置をトランス(5)の第３の２次巻線(5g)と第３の出力平滑コンデンサ(48)との間の接地ライン上に変更したものである。その他の構成は、図１２の多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
図１３の多出力電流共振型ＤＣ−ＤＣコンバータでは、出力制御用ＭＯＳ-ＦＥＴ(40)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作され、第２の整流平滑回路(17)から第２の直流出力端子(18,19)を介して第２の直流出力電圧ＶO2が出力される。第２の整流平滑回路(17)内の第２の出力平滑コンデンサ(16)の電圧ＶO2は出力制御回路(41)により検出され、この検出電圧と第２の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)が第２の主ＭＯＳ-ＦＥＴ(2)のスイッチング周波数に同期してパルス幅変調（ＰＷＭ）制御される。これにより、第２の整流平滑回路(17)から第２の直流出力端子(18,19)を介して出力される第２の直流出力電圧ＶO2が安定化される。一方、付加的出力制御用ＭＯＳ-ＦＥＴ(50)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間に同期してオン・オフ動作され、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して第３の直流出力電圧ＶO3が出力される。第３の整流平滑回路(49)内の第３の出力平滑コンデンサ(48)の電圧ＶO3は付加的制御回路(53)により検出され、この検出電圧と第３の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第１の主ＭＯＳ-ＦＥＴ(1)のスイッチング周波数に同期してパルス幅変調（ＰＷＭ）される。これにより、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して出力される第３の直流出力電圧ＶO3が安定化される。前記以外の基本的な動作については、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１３では、図１２と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、図１３に示すように、全波整流ブリッジ型の第２の整流平滑回路(17)を半波整流型に変更して出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置を変更し又は第３の整流平滑回路(49)を構成する第３の出力整流ダイオード(47)の接続位置を変更しても、図１２と略同様の作用及び効果が得られる。
図１４に示す本発明の第９の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図７に示す中間タップ(5i)を有するトランス(5)の第２の２次巻線(5c)を省略し、トランス(5)の第１の２次巻線(5b)の中間タップ(5h)と下端との間に第２の出力整流ダイオード(15)及び第２の出力平滑コンデンサ(16)から成る半波整流型の第２の整流平滑回路(17)を接続し、第２の出力整流ダイオード(15)のカソードと第２の出力平滑コンデンサ(16)との間に出力制御用ＭＯＳ-ＦＥＴ(40)を接続し、第２の直流出力端子(18,19)と出力制御用ＭＯＳ-ＦＥＴ(40)との間に第２の出力平滑コンデンサ(16)の電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフを制御する出力制御回路(41)を設けたものである。その他の構成は、図７の多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
図１４の多出力電流共振型ＤＣ−ＤＣコンバータでは、第２の主ＭＯＳ-ＦＥＴ(2)がオンしたとき、トランス(5)の第１の２次巻線(5b)の下端と中間タップ(5h)との間に下端を正とする電圧ＶT22が発生し、出力制御用ＭＯＳ-ＦＥＴ(40)がオンする。したがって、出力制御用ＭＯＳ-ＦＥＴ(40)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作され、第２の整流平滑回路(17)から第２の直流出力端子(18,19)を介して第２の直流出力電圧ＶO2が出力される。第２の整流平滑回路(17)内の第２の出力平滑コンデンサ(16)の電圧ＶO2は、出力制御回路(41)により検出され、この検出電圧と第２の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)が第２の主ＭＯＳ-ＦＥＴ(2)のスイッチング周波数に同期してパルス幅が変調（ＰＷＭ）される。これにより、第２の整流平滑回路(17)から第２の直流出力端子(18,19)を介して出力される第２の直流出力電圧ＶO2が安定化される。前記以外の基本的な動作については、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１４では、図７と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、トランス(5)の第１の２次巻線(5b)側の第１の直流出力端子(10,11)に接続された負荷の変動に拘わらず、トランス(5)の第２の２次巻線(5c)に接続された第２の整流平滑回路(17)を介して第２の直流出力端子(18,19)から必要な直流電力を取り出すことができる。したがって、図１４でも図７と略同様の作用及び効果が得られる。特に、図１４では図７に比較してトランス(5)の２次巻線の数が少ないので、トランス(5)の小型化及び軽量化を図ることができる利点がある。
また、図１５に示す本発明の第１０の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、図１１に示す２つの第１の出力整流ダイオード(7a,7b)と１つの第１の出力平滑コンデンサ(8)から成る両波整流型の第１の整流平滑回路(9)を橋絡接続された４つの第１の出力整流ダイオード(7a〜7d)と１つの第１の出力平滑コンデンサ(8)から成る全波整流ブリッジ型の第１の整流平滑回路(9)に置き換え、トランス(5)の第３の２次巻線(5g)の極性を図１１に示す極性とは逆にしたものである。図１５に示す例では、トランス(5)の第３の２次巻線(5g)の極性が第１及び第２の２次巻線(5b,5c)とは逆であるため、付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作される。その他の構成は、図１１の多出力電流共振型ＤＣ−ＤＣコンバータと同様である。
図１５の多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の第１の２次巻線(5b)の両端に発生した交流電圧が橋絡接続された４つの第１の出力整流ダイオード(7a〜7d)により全波整流され、第１の出力平滑コンデンサ(8)を介して第１の直流出力端子(10,11)から平滑化された第１の直流出力電圧ＶO1が出力される。第１の整流平滑回路(9)内の第１の出力平滑コンデンサ(8)の電圧ＶO1は第１の出力電圧検出回路(12)により検出され、この検出電圧と第１の出力電圧値を規定する基準電圧との誤差信号ＶE1がフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して主制御回路(14)の帰還信号入力端子(FB)に伝達される。主制御回路(14)は、帰還信号入力端子(FB)に入力される第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに基づいてパルス周波数が変調（ＰＦＭ）された第１及び第２の駆動信号ＶG1,ＶG2をそれぞれ第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートに付与し、第１の出力電圧検出回路(12)の誤差信号ＶE1の電圧レベルに対応した周波数で第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)を交互にオン・オフ動作させる。これにより、第１の直流出力端子(10,11)から出力される第１の直流出力電圧ＶO1が略一定値に制御される。また、付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第２の主ＭＯＳ-ＦＥＴ(2)のオン期間に同期してオン・オフ動作され、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して第３の直流出力電圧ＶO3が出力される。第３の整流平滑回路(49)内の第３の出力平滑コンデンサ(48)の電圧ＶO3は付加的制御回路(53)により検出され、この検出電圧と第３の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用ＭＯＳ-ＦＥＴ(50)が第２の主ＭＯＳ-ＦＥＴ(2)のスイッチング周波数に同期してパルス幅が変調（ＰＷＭ）される。これにより、第３の整流平滑回路(49)から第３の直流出力端子(51,52)を介して出力される第３の直流出力電圧ＶO3が安定化される。前記以外の基本的な動作は、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１５では、図１１と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、図１５に示すように、両波整流型の第１の整流平滑回路(9)を全波整流ブリッジ型に変更し又はトランス(5)の第３の２次巻線(5g)の極性を第１及び第２の２次巻線(5b,5c)と逆極性にしても、図１１と略同様の作用及び効果が得られる。
図１６に示す本発明の第１１の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータは、主制御回路(14)の制御方式を直流電源(3)からの入力電圧Ｅの変動に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフを制御する方式に変更して図７に示す第１の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図７に示す第１の出力整流ダイオード(7a,7b)のカソードと第１の出力平滑コンデンサ(8)との間に第２の出力制御用ＭＯＳ-ＦＥＴ(54)を接続し、第１の直流出力端子(10,11)と第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートとの間に第１の出力平滑コンデンサ(8)の電圧ＶO1に基づいて第２の出力制御用ＭＯＳ-ＦＥＴ(54)のオン・オフを制御する第２の出力制御回路(55)を設け、第１の出力整流ダイオード(7a,7b)の各アノードと第２の出力制御回路(55)との間にトランス(5)の第１の２次巻線(5b)の電圧ＶT21を検出する一対の第２の電圧検出用ダイオード(58a,58b)を接続したものである。その他の構成は、図７の多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
図１６の多出力電流共振型ＤＣ−ＤＣコンバータでは、直流電源(3)からの入力電圧Ｅの変動に基づいてパルス周波数変調（ＰＦＭ）された第１及び第２の駆動信号ＶG1,ＶG2が主制御回路(14)からそれぞれ第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各ゲートに付与され、直流電源(3)からの入力電圧Ｅに対応した周波数で第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)が交互にオン・オフ動作される。これにより、トランス(5)の１次巻線(5a)に交流電圧が発生し、１次巻線(5a)と第１の２次巻線(5b)との巻線比に応じた交流電圧が第１の２次巻線(5b)に誘起される。トランス(5)の第１の２次巻線(5b)に誘起された交流電圧は、第１の整流平滑回路(9)を構成する２つの第１の出力整流ダイオード(7a,7b)により両波整流され、第１の出力平滑コンデンサ(8)により平滑化されて第１の直流出力端子(10,11)間に第１の直流出力電圧ＶO1が発生する。また、第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)の電圧ＶO1は、第２の出力制御回路(55)により検出され、その検出電圧と第１の出力電圧値を規定する基準電圧との誤差信号に基づいて、第２の出力制御用ＭＯＳ-ＦＥＴ(54)が第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング周波数に同期してパルス幅変調（ＰＷＭ）される。これにより、第１の整流平滑回路(9)から第１の直流出力端子(10,11)を介して出力される第１の直流出力電圧ＶO1が安定化される。前記以外の基本的な動作は、図７の多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１６では、図７と同様に、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、主制御回路(14)により直流電源(3)からの入力電圧Ｅの変動に基づいて、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフを制御することにより、トランス(5)の１次巻線(5a)に印加される電圧を一定に制御できる。したがって、第１及び第２の整流平滑回路(9,17)に出力制御用ＭＯＳ-ＦＥＴ(54,40)を設け、第１及び第２の整流平滑回路(9,17)の出力電圧ＶO1,ＶO2に基づいて各出力制御用ＭＯＳ-ＦＥＴ(54,40)のオン・オフを個別に制御することにより、第１及び第２の直流出力端子(10,11;18,19)から互いに電圧値の異なる第１及び第２の直流出力電圧ＶO1,ＶO2を得ることができる。また、２次側の直流出力回路の構成部品を全て同一にして、部品の種類を削減し、製造コストを更に低減できると共に、保守互換性が向上する利点がある。
ところで、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータでは、１次側の第１の主ＭＯＳ-ＦＥＴ(1)がオンすると同時に２次側の出力制御用ＭＯＳ-ＦＥＴ(40)がオンし、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中に第２の整流平滑回路(17)の出力電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(40)をオフする。このため、出力制御用ＭＯＳ-ＦＥＴ(40)がオンからオフに切り換わるとき、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間中に流れる正弦波状の電流ＩD2が急激にゼロまで減少すると同時に、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧が０[Ｖ]から急激に上昇する。したがって、出力制御用ＭＯＳ-ＦＥＴ(40)のオンからオフへの切り換え時に、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる電流ＩD2が十分にゼロまで減少しないうちに、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧が急激に上昇するため、出力制御用ＭＯＳ-ＦＥＴ(40)にて大きなスイッチング損失が発生し、総合的に多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率が低下する欠点があった。同様に、前記の特許文献２に開示される多出力ＤＣ／ＤＣコンバータでも、１次側の電界効果トランジスタのオンに同期して２次側のスイッチ回路がオンとなり、主フィードバックを行わない出力系の出力電圧に合わせてスイッチ回路のオン時間を制御するため、スイッチ回路のオンからオフへの切り換え時に、スイッチ回路に流れる電流が十分にゼロまで減少しないうちに、スイッチ回路の端子電圧が急激に上昇する。このため、スイッチ回路にて大きな電力損失が発生して、総合的に多出力ＤＣ／ＤＣコンバータの電力変換効率が低下する欠点があった。
本発明による第１２の実施の形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、出力制御用ＭＯＳ-ＦＥＴ(40)のオンからオフへの切り換え時に発生するスイッチング損失を低減させるもので、図１９に示すように、図１に示す出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置をトランス(5)の第２の２次巻線(5c)と第２の出力平滑コンデンサ(16)との間の接地ライン上に変更したものである。第１の出力電圧検出回路(12)は、第１の直流出力端子(10,11)間に直列に接続された２つの抵抗(59,60)とツェナダイオード(61)で構成され、第１の出力平滑コンデンサ(8)の検出電圧と第１の出力電圧値を規定するツェナダイオード(61)のツェナ電圧ＶR1との第１の誤差信号ＶE1が２つの抵抗(59,60)の接続点から出力され、フォトカプラ(13)の発光部(13a)に流れる電流が制御される。これにより、フォトカプラ(13)の受光部(13b)に第１の誤差信号ＶE1により制御された電流が流れるので、第１の出力電圧検出回路(12)からフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して主制御回路(14)の帰還信号入力端子(FB)に第１の誤差信号ＶE1が伝達される。
出力制御回路(41)は、第２の２次巻線(5c)に発生する電圧ＶT22の立上りパルス及び立下りパルスを検出して、それぞれ第１及び第２の検出信号ＶTDを発生する電圧変動検出回路(42)と、第２の出力平滑コンデンサ(16)の電圧ＶO2を検出してその検出電圧と第２の出力電圧値を規定する基準電圧ＶR2との第２の誤差信号ＶE2を出力する第２の出力電圧検出回路(43)と、電圧変動検出回路(42)が第１の検出信号ＶTDを発生した後に出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換えると共に、電圧変動検出回路(42)が第２の検出信号ＶTDを発生した後に出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換える出力信号ＶPTを発生する駆動制御回路としてのＰＷＭ制御回路(44)と、ＰＷＭ制御回路(44)の出力信号ＶPTにより出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに付与する作動信号ＶS2を出力する駆動回路(46)とから構成される。
第２の出力電圧検出回路(43)は、第２の直流出力端子(18,19)間に直列に接続された分圧抵抗(62,63)と、第２の出力平滑コンデンサ(16)に並列に接続されたシャントレギュレータ(64)及び２つの抵抗(65,66)を有する直列回路と、シャントレギュレータ(64)と一方の抵抗(65)との接続点と分圧抵抗(62,63)の分圧点との間に接続された位相補正用コンデンサ(67)とから構成される。シャントレギュレータ(64)のＲＥＦ端子は分圧抵抗(62,63)の分圧点に接続され、一方の第２の直流出力端子(18)と２つの抵抗(65,66)の接続点との間にフォトカプラ(68)の発光部(68a)が接続される。
図２０に示すように、第２の２次巻線(5c)の両端には整流ダイオード(69)と平滑コンデンサ(70)から成る補助電源回路が接続され、整流ダイオード(69)のカソードから平滑コンデンサ(70)を介して出力制御回路(41)を構成する電圧変動検出回路(42)及びＰＷＭ制御回路(44)及び駆動回路(46)に駆動用電力が供給される。
電圧変動検出回路(42)は、第２の２次巻線(5c)の両端に直列に接続された分圧抵抗(71,72)と、他方の分圧抵抗(72)と並列に接続されたダイオード(73)と、ベース（制御端子）が分圧抵抗(71,72)の分圧点に接続された検出用スイッチング素子としての検出用トランジスタ(74)とから構成される。検出用トランジスタ(74)は、ＰＷＭ制御回路(44)に接続されたコレクタ（一方の主端子）と、平滑コンデンサ(70)に接続されたエミッタ（他方の主端子）とを備える。検出用トランジスタ(74)のオン及びオフ時に、コレクタからそれぞれ第１及び第２の検出信号ＶTDが発生する。即ち、第２の２次巻線(5c)に電圧ＶT22の立ち上がりパルスが発生すると、分圧抵抗(71,72)の分圧点に正極性の電圧が発生し、これにより、ダイオード(73)が逆バイアスされると同時に、ベースからエミッタに電流が流れる検出用トランジスタ(74)がオンとなり、検出用トランジスタ(74)は、コレクタから第１の検出信号ＶTDを発生する。第２の２次巻線(5c)に電圧ＶT22の立ち下がりパルスが発生すると、分圧抵抗(71,72)の分圧点に負極性の電圧が発生してダイオード(73)が順バイアスされる。これにより、ベース−エミッタ間には電流が流れない検出用トランジスタ(74)はオフとなり、検出用トランジスタ(74)は、コレクタから第２の検出信号ＶTDを発生する。
ＰＷＭ制御回路(44)は、整流ダイオード(69)と平滑コンデンサ(70)との接続点と検出用トランジスタ(74)のコレクタとの間に接続された放電用抵抗(75)と、コンパレータ(76)と、整流ダイオード(69)と平滑コンデンサ(70)との接続点とコンパレータ(76)の反転入力端子(-)との間に接続された積算コンデンサ(77)と、放電用抵抗(75)と検出用トランジスタ(74)との接続点と積算コンデンサ(77)とコンパレータ(76) の反転入力端子(-)との接続点との間に接続された充電用抵抗(78)と、充電用抵抗(78)に並列に接続された放電用ダイオード(79)と、平滑コンデンサ(70)に並列に接続された電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との直列回路とを備えている。コンパレータ(76)の非反転入力端子(+)は、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点に接続され、出力端子は、駆動回路(46)に接続される。放電用抵抗(75)、積算コンデンサ(77)、充電用抵抗(78)及び放電用ダイオード(79)は、積算回路を構成し、検出用トランジスタ(74)がオンになると、コレクタから第１の検出信号ＶTDが発生するので、平滑コンデンサ(70)、積算コンデンサ(77)、充電用抵抗(78)及び検出用トランジスタ(74)を通じて充電電流が流れて、積算コンデンサ(77)が充電される。積算コンデンサ(77)と充電用抵抗(78)とを流れる充電電流により、積算コンデンサ(77)と充電用抵抗(78)との接続点の電圧は、第２の２次巻線(5c)に発生する電圧ＶT22の積算値に対応する第１の積算出力信号ＶCW1（図２１(Ｂ)）を表す。
検出用トランジスタ(74)がオフになると、検出用トランジスタ(74)のコレクタから第２の検出信号ＶTDが発生するので、積算コンデンサ(77)に蓄積された電荷は、放電用抵抗(75)及び放電用ダイオード(79)を通じて流れる放電電流により放電される。放電用抵抗(75)及び放電用ダイオード(79)を通じて流れる放電電流により、積算コンデンサ(77)と放電用ダイオード(79)との接続点の電圧は、第２の２次巻線(5c)に発生する電圧ＶT22の積算値に対応する第２の積算出力信号ＶCW2（図２１(Ｂ)）を表す。電流制限用抵抗(80)及びフォトカプラ(68)の受光部(68b)は、誤差電圧発生回路を構成し、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点から第２の出力電圧検出回路(43)の第２の誤差信号ＶE2に対応するレベルの誤差電圧ＶPC（図２１(Ｂ)）を発生する。コンパレータ(76)は、非反転入力端子(+)に入力される誤差電圧ＶPCと反転入力端子(-)に入力される第１及び第２の積算出力信号ＶCW1,ＶCW2から成る積算コンデンサ(77)の充放電電圧ＶCWとを比較して、積算コンデンサ(77)の充放電電圧ＶCWが誤差電圧ＶPCよりも低いと、高電圧(Ｈ)レベルの出力信号ＶPTを発生し、積算コンデンサ(77)の充放電電圧ＶCWが誤差電圧ＶPCよりも高いと、低電圧(Ｌ)レベルの出力信号ＶPTを発生する。
駆動回路(46)は、平滑コンデンサ(70)に並列に接続された高電圧出力用のＮＰＮトランジスタ(81)及び低電圧出力用のＰＮＰトランジスタ(82)と、整流ダイオード(69)と平滑コンデンサ(70)との接続点とＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)（切換素子）の両ベース（制御端子）との間に接続されたバイアス抵抗(83)と、ＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)の両エミッタ（一方の主端子）に接続された出力抵抗(84)とから構成される。ＮＰＮトランジスタ(81)のコレクタ（他方の主端子）は、整流ダイオード(69)と平滑コンデンサ(70)との接続点に接続され、ＰＮＰトランジスタ(82)のコレクタ（他方の主端子）は、平滑コンデンサ(70)の接地端（下端）に接続される。
動作の際に、コンパレータ(76)から高電圧(Ｈ)レベルの出力信号ＶPTが出力されると、ＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)がそれぞれオン及びオフとなり、ＮＰＮトランジスタ(81)のエミッタから出力抵抗(84)を介して電流が流れ、ゲートに高電圧(Ｈ)レベルの作動信号ＶS2が付与される出力制御用ＭＯＳ-ＦＥＴ(40)は、オンに切り換えられる。逆に、コンパレータ(76)から低電圧(Ｌ)レベルの出力信号ＶPTが出力されると、ＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)がそれぞれオフ及びオンとなり、出力抵抗(84)からＰＮＰトランジスタ(82)のエミッタを通じて電流が流れ、ゲートに低電圧(Ｌ)レベルの作動信号ＶS2が付与される出力制御用ＭＯＳ-ＦＥＴ(40)は、オフに切り換えられる。その他の構成は、図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
第１の主ＭＯＳ-ＦＥＴ(1)がオンに切り換えられると、直流電源(3)から電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、トランス(5)の１次巻線(5a)及び第１の主ＭＯＳ-ＦＥＴ(1)を通じて電流ＩQ1が流れる。これにより、トランス(5)の１次巻線(5a)に電圧が発生すると共に、図２１(Ａ)に示すように第２の２次巻線(5c)に正極性の電圧ＶT22が誘起される。第２の２次巻線(5c)に誘起される電圧ＶT22は、第２の整流平滑回路(17)に入力されると共に、出力制御回路(41)内の電圧変動検出回路(42)に入力されて電圧ＶT22の立上りパルスが検出される。このとき、分圧抵抗(71,72)の分圧点に正極性の電圧が発生してダイオード(73)が逆バイアスされ、検出用トランジスタ(74)のベースからエミッタに電流が流れてオンとなるため、検出用トランジスタ(74)のコレクタから第１の検出信号ＶTDが発生する。これにより、積算コンデンサ(77)が充電用抵抗(78)及び検出用トランジスタ(74)を通して平滑コンデンサ(70)の電圧で充電され、図２１(Ｂ)に示す第１の積算出力信号ＶCW1が積算コンデンサ(77)と充電用抵抗(78)との接続点に発生する。このとき、図２１(Ｂ)の実線で示すように、時間の経過と共に指数関数的に減少する積算コンデンサ(77)の充電電圧ＶCWは、コンパレータ(76)の反転入力端子(-)に印加される。また、第２の出力電圧検出回路(43)は、第２の出力平滑コンデンサ(16)の電圧ＶO2を検出し、シャントレギュレータ(64)は、分圧抵抗(62,63)の分圧点に発生する検出電圧と第２の出力電圧値を規定するので、シャントレギュレータ(64)の基準電圧ＶR2と検出電圧ＶO2との第２の誤差信号ＶE2が２つの抵抗(65,66)の接続点から出力され、フォトカプラ(68)の発光部(68a)に流れる電流が制御される。これにより、フォトカプラ(68)の受光部(68b)に第２の誤差信号ＶE2により制御された電流が流れ、図２１(Ｂ)の破線に示すように、第２の出力平滑コンデンサ(16)の電圧ＶO2に対応してレベルが変化する誤差電圧ＶPCが、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
コンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧ＶCWが、図２１(Ｂ)に示す時刻ｔONに非反転入力端子(+)に印加される誤差電圧ＶPCに達すると、コンパレータ(76)は、出力電圧レベルを反転して、高電圧(Ｈ)レベルの出力信号ＶPTを発生する。これにより、駆動回路(46)のＮＰＮトランジスタ(81)がオン、ＰＮＰトランジスタ(82)がオフとなるので、出力抵抗(84)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに図２１(Ｃ)に示す高電圧(Ｈ)レベルの作動信号ＶS2が付与され、出力制御用ＭＯＳ-ＦＥＴ(40)は、オフからオンに切り換えられる。このとき、図２１(Ｄ)及び(Ｅ)に示すように、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧ＶQ3が略０[Ｖ]となり、出力制御用ＭＯＳ-ＦＥＴ(40)に正弦波状の電流ＩQ3が流れ始める。
その後、第１の主ＭＯＳ-ＦＥＴ(1)がオフに切り換わると、図２１(Ａ)に示すように、負極性の電圧ＶT22が第２の２次巻線(5c)に誘起されて第２の整流平滑回路(17)及び電圧変動検出回路(42)に入力される。電圧変動検出回路(42)は、電圧ＶT22の立下りパルスを検出するとき、分圧抵抗(71,72)の分圧点に負極性の電圧が発生してダイオード(73)が順バイアスされるので、検出用トランジスタ(74)のベース−エミッタ間の電流がカットオフされ、検出用トランジスタ(74)がオフに切り換えられて、コレクタから第２の検出信号ＶTDが発生する。これにより、放電用抵抗(75)及び放電用ダイオード(79)を通して流れる放電電流により、積算コンデンサ(77)が放電され、積算コンデンサ(77)と放電用ダイオード(79)との接続点に図２１(Ｂ)に示す第２の積算出力信号ＶCW2が発生する。第２の積算出力信号ＶCW2は、図２１(Ｂ)の実線に示すように、時間の経過と共に指数関数的に増加する電圧であり、コンパレータ(76)の反転入力端子(-)に印加される。他面、第２の２次巻線(5c)に誘起される負極性の電圧ＶT22により、第２の出力整流ダイオード(15)が逆バイアスされて、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる正弦波状の電流ＩQ3は、図２１(Ｅ)に示すように略ゼロにカットオフされる。
その後、コンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧ＶCWが、図２１(Ｂ)に示す時刻ｔOFFに、非反転入力端子(+)に印加される誤差電圧ＶPCに等しくなると、コンパレータ(76)は、低電圧(Ｌ)レベルの出力信号ＶPTに出力電圧レベルを反転する。これにより、ＮＰＮトランジスタ(81)がオフ、ＰＮＰトランジスタ(82)がオンとなるので、図２１(Ｃ)に示す低電圧(Ｌ)レベルの作動信号ＶS2が、出力抵抗(84)を介してゲートに付与される出力制御用ＭＯＳ-ＦＥＴ(40)は、オンからオフに切り換えられる。このとき、図２１(Ｄ)に示すように、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧ＶQ3が０[Ｖ]から高電圧(Ｈ)レベルまで上昇する。このように、出力制御回路(41)内の電圧変動検出回路(42)がトランス(5)の第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを検出した後に、一定時間が経過すると、第２の出力整流ダイオード(15)が逆バイアスされて、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる正弦波状の電流ＩQ3は、略ゼロにカットオフされ、その後、低電圧(Ｌ)レベルの作動信号ＶS2により出力制御用ＭＯＳ-ＦＥＴ(40)がオフに切換えられるので、完全なゼロ電流スイッチングを達成することができる。
上記のように、ＰＷＭ制御回路(44)は、時刻ｔONに出力制御用ＭＯＳ-ＦＥＴ(40)をオフからオンに切り換え、時刻ｔOFFに出力制御用ＭＯＳ-ＦＥＴ(40)をオンからオフに切り換える。時刻ｔONは、第１の主ＭＯＳ-ＦＥＴ(1)がオンしてから積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時間である。また、時刻ｔOFFは、第１の主ＭＯＳ-ＦＥＴ(1)がオフした後に積算コンデンサ(77)の放電電圧ＶCWとフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCとが等しくなる時間である。第２の出力平滑コンデンサ(16)の電圧ＶO2がシャントレギュレータ(64)の基準電圧ＶR2よりも高いとき、フォトカプラ(68)の受光部(68b)の誤差電圧ＶPCのレベルが低くなる。したがって、積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONが遅くなり、積算コンデンサ(77)の放電電圧ＶCWとフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCとが等しくなる時刻ｔOFFが早くなる。これにより、出力制御回路(41)から出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに付与される作動信号ＶS2のパルス幅が狭くなり、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が短くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第２の出力平滑コンデンサ(16)の電圧ＶO2が低下する。
逆に、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2が第２の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧ＶR2よりも低いとき、フォトカプラ(68)の受光部(68b)の誤差電圧ＶPCのレベルが高くなる。したがって、積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONが早くなり、積算コンデンサ(77)の放電電圧ＶCWとフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCとが等しくなる時刻ｔOFFが遅くなる。これにより、出力制御回路(41)から出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに付与される作動信号ＶS2のパルス幅が広くなり、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が長くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。このように、出力制御用ＭＯＳ-ＦＥＴ(40)のオン期間が第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2に応じて制御されるので、第２の直流出力端子(18,19)から略一定の第２の直流出力電圧ＶO2を取り出すことができる。図１９に示す第１２の実施の形態での多出力電流共振型ＤＣ−ＤＣコンバータの基本的な前記以外の動作は、図１に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図１９に示す第１２の実施の形態では、第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、第２の２次巻線(5c)に発生する励磁電圧ＶT22の立上りパルスを電圧変動検出回路(42)にて検出して、電圧変動検出回路(42)が第１の検出信号ＶTDを発生する。その後、ＰＷＭ制御回路(44)により、積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONに出力制御用ＭＯＳ-ＦＥＴ(40)がオンに切り換えられ、これにより、トランス(5)の第２の２次巻線(5c)に負荷電流としての共振電流が流れる。
また、第１の主ＭＯＳ-ＦＥＴ(1)のオフ時に、第１の主ＭＯＳ-ＦＥＴ(1)を通じて励磁電流が遮断されるため、電圧変動検出回路(42)がトランス(5)の第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを検出して第２の検出信号ＶTDを発生する。第２の２次巻線(5c)に誘起される負極性の電圧ＶT22により、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる正弦波状の電流ＩQ3は、略ゼロにカットオフされ、第２の２次巻線(5c)に流れる電流ＩQ3が十分にゼロまで減少してから、積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換えるので、出力制御用ＭＯＳ-ＦＥＴ(40)はゼロ電流スイッチング（ＺＣＳ）となる。このように、２次側の出力制御用ＭＯＳ-ＦＥＴ(40)のスイッチング動作を独立して行わずに、第１の主ＭＯＳ-ＦＥＴ(1)のスイッチング動作に実質的に同期させるので、出力制御用ＭＯＳ-ＦＥＴ(40)でのスイッチング損失を低減することができる。尤も、第１の主ＭＯＳ-ＦＥＴ(1)をオフに切り換える際にスイッチング電流が増加するが、共振電流を切断する損失は、従来に比べて略同一レベルであり、第１の主ＭＯＳ-ＦＥＴ(1)でのスイッチング損失の増加は僅かであるから、多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を総合的に大幅に向上することができる。
第１の主ＭＯＳ-ＦＥＴ(1)がオンになると、直流電源(3)からトランス(5)の１次巻線(5a)及び第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)を通じて励磁電流が流れて、トランス(5)の第１の２次巻線(5b)及び第２の２次巻線(5c)に励磁電圧が発生する。この励磁電圧は、トランス(5)の各巻線(5a,5b,5c)に同時に発生するため、どの巻線で発生する励磁電圧を測定してもよいが、例えば、第２の２次巻線(5c)に接続した電圧変動検出回路(42)は、第２の２次巻線(5c)に発生する電圧ＶT22の立上りパルスを検出して第１の検出信号ＶTDを発生すると、その後、ＰＷＭ制御回路(44)は、出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換える。これにより、第２の２次巻線(5c)に負荷電流としての共振電流が流れる。また、第１の主ＭＯＳ-ＦＥＴ(1)がオフに切り換わると、第１の主ＭＯＳ-ＦＥＴ(1)を通じて流れる励磁電流が遮断されるため、電圧変動検出回路(42)がトランス(5)の第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを検出して第２の検出信号ＶTDを発生し、その後、ＰＷＭ制御回路(44)は、出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換える。
これにより、第２の２次巻線(5c)に流れる電流ＩQ3が十分に減少してから、出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換えられるので、出力制御用ＭＯＳ-ＦＥＴ(40)は、ゼロ電流スイッチング（ＺＣＳ）となる。このように、出力制御用ＭＯＳ-ＦＥＴ(40)のスイッチング動作を独立して行わずに、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)のスイッチング動作に実質的に同期させるので、出力制御用ＭＯＳ-ＦＥＴ(40)のスイッチング損失を低減することができる。この場合に、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)をオフに切り換える際のスイッチング電流が増加するが、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)は共振電流をスイッチングするため、それによる損失は従来と比べて殆ど同じレベルであって、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)でのスイッチング損失の増加は僅かである。このため、総合的に多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を大幅に向上することができる。
本発明によれば、１次側のスイッチング素子のスイッチング動作に実質的に同期させて２次側の出力制御用スイッチング素子のスイッチング動作を行うので、出力制御用スイッチング素子のスイッチング損失を低減することができる。また、１次側のスイッチング素子をオンからオフに切り換える際に発生するスイッチング損失の増加は僅かであるため、総合的に多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を大幅に向上することが可能となる。
図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータは変更が可能である。例えば、本発明による第１３の実施の形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、図２２に示すように、図１９に示す２次側の出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置を第２の整流平滑回路(17)を構成する第２の出力整流ダイオード(15)と第２の出力平滑コンデンサ(16)との間に変更したものである。その他の構成は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。また、図２２に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図２２では、図１９と同様に、第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、トランス(5)の第２の２次巻線(5c)に発生する励磁電圧ＶT22の立上りパルスを電圧変動検出回路(42)により検出した後、積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONに出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換えるので、トランス(5)の第２の２次巻線(5c)に負荷電流としての共振電流が流れる。また、第１の主ＭＯＳ-ＦＥＴ(1)がオフに切り換わるときに、第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを電圧変動検出回路(42)にて検出し、第２の２次巻線(5c)に負極性の電圧ＶT22が誘起された後、積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに出力制御用ＭＯＳ-ＦＥＴ(40)がオフに切り換えられるため、第２の２次巻線(5c)に流れる電流ＩQ3が十分にゼロまで減少してから、出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換えられるので、出力制御用ＭＯＳ-ＦＥＴ(40)はゼロ電流スイッチングとなる。したがって、第１３の実施の形態でも第１２の実施の形態と同様に、出力制御用ＭＯＳ-ＦＥＴ(40)によるスイッチング損失を低減し、多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を総合的に大幅に向上することができる。
本発明の第１４の実施形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、図２３に示すように、図１９に示す第２の２次巻線(5c)の極性を逆にしたものである。このため、第１４の実施の形態では、第２の主ＭＯＳ-ＦＥＴ(2)のオン時に、第２の２次巻線(5c)に発生する励磁電圧ＶT22の立上りパルスを電圧変動検出回路(42)にて検出して第１の検出信号ＶTDを発生した後、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONで出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換える。また、第２の主ＭＯＳ-ＦＥＴ(2)がオフに切り換わるときに、第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを電圧変動検出回路(42)にて検出して第２の検出信号ＶTDを発生した後、積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換える。その他の構成は、図１に示す実施例１の多出力電流共振型ＤＣ−ＤＣコンバータと同様である。また、図２３に示す多出力電流共振型ＤＣ−ＤＣコンバータの前記以外の動作は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
第１４の実施の形態では、第２の主ＭＯＳ-ＦＥＴ(2)のオン時に、第２の２次巻線(5c)に発生する励磁電圧ＶT22の立上りパルスを電圧変動検出回路(42)にて検出した後、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに達する時刻ｔONに出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換えるので、トランス(5)の第２の２次巻線(5c)に負荷電流としての共振電流が流れる。また、第２の主ＭＯＳ-ＦＥＴ(2)のオフ時に、第２の２次巻線(5c)に発生する電圧ＶT22の立下りパルスを電圧変動検出回路(42)にて検出した後、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換える。このため、トランス(5)の第２の２次巻線(5c)に流れる電流ＩQ3が十分にゼロに減少した後に、出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換えて、出力制御用ＭＯＳ-ＦＥＴ(40)をゼロ電流スイッチングを達成できる。このように、出力制御用ＭＯＳ-ＦＥＴ(40)でのスイッチング損失を低減できるので、第１４の実施の形態でも第１２の実施の形態と同様に、多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を総合的に大幅に向上することができる。
更に、第１４の実施の形態では、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中に、第１の２次巻線(5b)から第１の整流平滑回路(9)を介して安定な第１の直流出力電圧ＶO1を取り出し、第２の主ＭＯＳ-ＦＥＴ(2)のオン期間中に第２の２次巻線(5c)から第２の整流平滑回路(17)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフ動作により出力値が制御された第２の直流出力電圧ＶO2を取り出すので、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間中に第１及び第２の直流出力電圧ＶO1,ＶO2を同時に取り出す第１２及び第１３の実施の形態に比較して、多出力電流共振型ＤＣ−ＤＣコンバータを効率よく動作できる利点がある。
本発明による第１５の実施の形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、図２４に示すように、図１９に示す主制御回路(14)の制御方式を直流電源(3)からの入力電圧Ｅの変動に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のオン・オフを制御する方式に変更して図１９に示す第１の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図１９に示す第１の出力整流ダイオード(7)のカソードと第１の出力平滑コンデンサ(8)との間に第２の出力制御用ＭＯＳ-ＦＥＴ(54)を接続し、第１の直流出力端子(10,11)と第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートとの間に第１の出力平滑コンデンサ(8)の電圧ＶO1に基づいて第２の出力制御用ＭＯＳ-ＦＥＴ(54)のオン・オフを制御する第２の出力制御回路(55)を設けたものである。
図２４に示す主制御回路(14)は、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間を固定し、直流電源(3)からの入力電圧Ｅの変動に基づいて第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を変化させて、第１の主ＭＯＳ-ＦＥＴ(1)のオン・デューティを制御することができる。第２の出力制御回路(55)は、トランス(5)の第１の２次巻線(5b)に発生する電圧ＶT21の立上りパルス及び立下りパルスを検出して第１及び第２の検出信号ＶTD1をそれぞれ発生する第２の電圧変動検出回路(85)と、第１の整流平滑回路(9)の第１の出力平滑コンデンサ(8)の電圧ＶO1を検出してその検出電圧と第１の出力電圧値を規定する基準電圧ＶR1との第１の誤差信号ＶE1を出力する第３の出力電圧検出回路(86)と、第２の電圧変動検出回路(85)が第１の検出信号ＶTD1を発生した後に第２の出力制御用ＭＯＳ-ＦＥＴ(54)をオンに切り換えると共に、第２の電圧変動検出回路(85)が第２の検出信号ＶTD1を発生した後に第２の出力制御用ＭＯＳ-ＦＥＴ(54)をオフに切り換える出力信号ＶPT1を発生する第２のＰＷＭ制御回路(87)と、第２のＰＷＭ制御回路(87)の出力信号ＶPT1により第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートに付与する第２の作動信号ＶS1を出力する第２の駆動回路(88)と、第３の出力電圧検出回路(86)の第１の誤差信号ＶE1を発光部(89a)及び受光部(89b)を介して第２のＰＷＭ制御回路(87)に伝達するフォトカプラ(89)とから構成される。第２の出力制御回路(55)を構成する各回路(85〜89)の詳細な構成は、図２０に示す出力制御回路(41)を構成する各回路(42〜44,46,68)の詳細な構成と同様である。その他の構成は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
図２４に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作は、第１の出力平滑コンデンサ(8)の電圧ＶO1に基づいて第２の出力制御用ＭＯＳ-ＦＥＴ(54)のオン・オフを第２の出力制御回路(55)で制御することにより、第１の直流出力端子(10,11)間の第１の直流出力電圧ＶO1を一定に制御する点を除き、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図２４では、第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、トランス(5)の第１及び第２の２次巻線(5b,5c)に発生する励磁電圧ＶT21,ＶT22の立上りパルスを各電圧変動検出回路(85,42)にて検出して第１の検出信号ＶTD1,ＶTD2を発生した後、各ＰＷＭ制御回路(87,44)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(89,68)の受光部(89b,68b)の誤差電圧ＶPCに達する時刻ｔONに各出力制御用ＭＯＳ-ＦＥＴ(40,54)がオンに切り換えられる。これにより、トランス(5)の第１及び第２の２次巻線(5b,5c)に負荷電流としての共振電流が流れる。また、第１の主ＭＯＳ-ＦＥＴ(1)のオフ時に、トランス(5)の第１及び第２の２次巻線(5b,5c)に発生する電圧ＶT21,ＶT22の立下りパルスを各電圧変動検出回路(85,42)にて検出して第２の検出信号ＶTD1,ＶTD2を発生した後、各ＰＷＭ制御回路(87,44)内の積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(89,68)の受光部(89b,68b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに各出力制御用ＭＯＳ-ＦＥＴ(40,54)がオフに切り換えられる。このため、トランス(5)の第１及び第２の２次巻線(5b,5c)に流れる電流ＩQ31,ＩQ32が十分にゼロまで減少した後、各出力制御用ＭＯＳ-ＦＥＴ(40,54)がオフに切り換えられるので、各出力制御用ＭＯＳ-ＦＥＴ(40,54)のゼロ電流スイッチングを達成できる。したがって、各出力制御用ＭＯＳ-ＦＥＴ(40,54)でのスイッチング損失を低減して、多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を総合的に大幅に向上することが可能となる。
また、図２４では、第１及び第２の直流出力端子(10,11;18,19)に接続される負荷が変動しても、トランス(5)の１次側から２次側に電力を供給する期間は殆ど変化せず、主制御回路(14)により直流電源(3)からの入力電圧Ｅの変動に基づいて第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)をオン・オフ制御して、トランス(5)の１次巻線(5a)に印加される電圧を一定に制御できる。したがって、第１及び第２の整流平滑回路(9,17)に各々出力制御用ＭＯＳ-ＦＥＴ(40,54)を設け、各出力電圧ＶO1,ＶO2に基づいて各々の出力制御用ＭＯＳ-ＦＥＴ(40,54)のオン・オフを個別に制御することにより、第１及び第２の直流出力端子(10,11;18,19)から互いに電圧値の異なる第１及び第２の直流出力電圧ＶO1,ＶO2を得ることができる。また、２次側の直流出力回路を全て同種部品により構成して、異なる種類の部品を削減して製造コストを低減できると共に、保守互換性を向上できる利点がある。
第１２〜第１５の実施の形態では、２次側の各整流平滑回路(9,17)を１つの出力整流ダイオード(7,15)と１つの出力平滑コンデンサ(8,16)から成る半波整流型で構成したが、両波整流型又は全波整流ブリッジ型等で構成することも可能である。例えば、本発明の第１６の実施の形態を示す多出力電流共振型ＤＣ−ＤＣコンバータは、図２５に示すように、図１９に示すトランス(5)の第１の２次巻線(5b)と第１の出力平滑コンデンサ(8)との間に４つの第１の出力整流ダイオード(7a〜7d)を橋絡（ブリッジ）接続して実施例１の第１の整流平滑回路(9)を全波整流ブリッジ型の構成に変更し、図１９に示すトランス(5)の第２の２次巻線(5c)に中間タップ(5i)を設け、第２の２次巻線(5c)の両端に一対の第２の出力整流ダイオード(15a,15b)を接続し、各第２の出力整流ダイオード(15a,15b)のカソードの接続点と第２の２次巻線(5c)の中間タップ(5i)との間に第２の出力平滑コンデンサ(16)を接続して図１９の第２の整流平滑回路(17)を両波整流型の構成に変更し、第２の整流平滑回路(17)を構成する一方の第２の出力整流ダイオード(15a)と第２の出力平滑コンデンサ(16)との間に出力制御用ＭＯＳ-ＦＥＴ(40)を接続し、他方の第２の出力整流ダイオード(15b)と第２の出力平滑コンデンサ(16)との間に第２の出力制御用ＭＯＳ-ＦＥＴ(54)を接続したものである。
主制御回路(14)は、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)を５０％のデューティ比で交互にオン・オフする。また、図２５では、トランス(5)の第２の２次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧ＶT22bの立上りパルス又は立下りパルスを検出してそれぞれ第１又は第２の検出信号ＶTDbを発生する第２の電圧変動検出回路(85)と、第２の電圧変動検出回路(85)が第１又は第２の検出信号ＶTDbを発生した後に、それぞれ第２の出力制御用ＭＯＳ-ＦＥＴ(54)をオン又はオフに切り換える出力信号ＶPTbを発生する第２のＰＷＭ制御回路(87)と、第２のＰＷＭ制御回路(87)の出力信号ＶPTbにより第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートに付与する第２の作動信号ＶS2bを出力する第２の駆動回路(88)と、第２の出力電圧検出回路(43)の誤差信号ＶE2を発光部(89a)及び受光部(89b)を介して第２のＰＷＭ制御回路(87)に伝達するフォトカプラ(89)とを図１９に示す出力制御回路(41)内に追加している。第２の電圧変動検出回路(85)、第２のＰＷＭ制御回路(87)及び第２の駆動回路(88)の詳細な構成は、図２０に示す出力制御回路(41)の対応する回路(42,44,46)と略同様であり、それ以外の回路構成は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータと略同様である。
第１６の実施の形態による多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の第１の２次巻線(5b)の両端に発生する交流電圧は、橋絡接続された４つの第１の出力整流ダイオード(7a〜7d)により全波整流され、第１の出力平滑コンデンサ(8)を介して第１の直流出力端子(10,11)から平滑化された第１の直流出力電圧ＶO1が出力される。
第１の主ＭＯＳ-ＦＥＴ(1)のオン時に、トランス(5)の１次巻線(5a)の上端を正とする電圧が発生すると共に、トランス(5)の第２の２次巻線(5c)の上端と中間タップ(5i)との間に正極性の電圧ＶT22aが発生する。正極性の電圧ＶT22aの立上りパルスは、電圧変動検出回路(42)により検出され、第１の検出信号ＶTDaが発生する。これにより、ＰＷＭ制御回路(44)内の積算コンデンサ(77)が充電され、積算コンデンサ(77)の充電電圧ＶCWが時間の経過と共に指数関数的に減少し且つコンパレータ(76)の反転入力端子(-)に印加される。一方、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2は、出力制御回路(41)内の第２の出力電圧検出回路(43)により検出され、この検出電圧と第２の出力電圧値を規定する第２の基準電圧ＶR2との第２の誤差信号ＶE2によりフォトカプラ(68)の発光部(68a)及び受光部(68b)に流れる電流が制御される。このとき、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2に対応してレベルが変化する誤差電圧ＶPCがＰＷＭ制御回路(44)内の電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
ＰＷＭ制御回路(44)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧ＶCWが、非反転入力端子(+)に印加される誤差電圧ＶPCに達すると、コンパレータ(76)の出力端子の電圧レベルが反転し、高電圧(Ｈ)レベルの出力信号ＶPTaが発生する。これにより、駆動回路(46)から出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2aが付与され、出力制御用ＭＯＳ-ＦＥＴ(40)がオフからオンに切り換えられる。このとき、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧ＶQ3aが略０[Ｖ]になり、出力制御用ＭＯＳ-ＦＥＴ(40)に正弦波状の電流ＩQ3が流れ始める。
次に、第１の主ＭＯＳ-ＦＥＴ(1)がオンからオフに切り換わると、トランス(5)の第２の２次巻線(5c)の上端と中間タップ(5i)との間に発生する電圧ＶT22aが負極性となる。この負極性の電圧ＶT22aは、出力制御回路(41)内の電圧変動検出回路(42)に入力され、電圧ＶT22aの立下りパルスが検出され、第２の検出信号ＶTDaが発生する。これにより、ＰＷＭ制御回路(44)内の積算コンデンサ(77)が放電され、積算コンデンサ(77)の放電電圧ＶCWが時間の経過と共に指数関数的に増加し、コンパレータ(76)の反転入力端子(-)に印加される。一方、トランス(5)の第２の２次巻線(5c)の上端と中間タップ(5i)との間に発生する負極性の電圧ＶT22aにより、第２の整流平滑回路(17)内の第２の出力整流ダイオードの一方(15a)が逆バイアスされるため、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる正弦波状の電流ＩQ3が遮断される。
その後、ＰＷＭ制御回路(44)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧ＶCWが、非反転入力端子(+)に印加される誤差電圧ＶPCに等しくなると、コンパレータ(76)の出力端子の電圧レベルが反転し、低電圧(Ｌ)レベルの出力信号ＶPTaが発生する。これにより、駆動回路(46)から出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに低電圧(Ｌ)レベルの作動信号ＶS2aが付与され、出力制御用ＭＯＳ-ＦＥＴ(40)がオンからオフに切り換わる。このとき、出力制御用ＭＯＳ-ＦＥＴ(40)のドレイン−ソース間の電圧ＶQ3aが０[Ｖ]から高電圧(Ｈ)レベルまで上昇する。このように、出力制御回路(41)内の電圧変動検出回路(42)がトランス(5)の第２の２次巻線(5c)の上端と中間タップ(5i)との間に発生する電圧ＶT22aの立下りパルスを検出してから一定の時間が経過したとき、出力制御用ＭＯＳ-ＦＥＴ(40)に流れる電流ＩQ3が完全にゼロとなり、完全なゼロ電流スイッチングを達成できる。
第２の主ＭＯＳ-ＦＥＴ(2)のオン時に、トランス(5)の１次巻線(5a)の下端を正とする電圧が発生すると共に、トランス(5)の第２の２次巻線(5c)の下端と中間タップ(5i)との間に正極性の電圧ＶT22bが発生する。第２の電圧変動検出回路(85)では、正極性の電圧ＶT22bの立上りパルスが検出され、第１の検出信号ＶTDbが発生する。これにより、第２のＰＷＭ制御回路(87)内の積算コンデンサ(77)が充電され、積算コンデンサ(77)の充電電圧ＶCWが時間の経過と共に指数関数的に減少し且つコンパレータ(76)の反転入力端子(-)に印加される。一方、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2は、出力制御回路(41)内の第２の出力電圧検出回路(43)により検出され、この検出電圧と第２の出力電圧値を規定する第２の基準電圧ＶR2との第２の誤差信号ＶE2によりフォトカプラ(89)の発光部(89a)及び受光部(89b)に流れる電流が制御され、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2に対応してレベルが変化する誤差電圧ＶPCが第２のＰＷＭ制御回路(87)内の電流制限用抵抗(80)とフォトカプラ(89)の受光部(89b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
第２のＰＷＭ制御回路(87)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧ＶCWが非反転入力端子(+)に印加される誤差電圧ＶPCに達すると、コンパレータ(76)の出力端子の電圧レベルが反転し、高電圧(Ｈ)レベルの出力信号ＶPTbが発生する。これにより、第２の駆動回路(88)から第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2bが付与され、第２の出力制御用ＭＯＳ-ＦＥＴ(54)がオフからオンに切り換わる。このとき、第２の出力制御用ＭＯＳ-ＦＥＴ(54)のドレイン−ソース間の電圧ＶQ3bが略０[Ｖ]になると共に、第２の出力制御用ＭＯＳ-ＦＥＴ(54)に正弦波状の電流ＩQ3が流れ始める。
第２の主ＭＯＳ-ＦＥＴ(2)がオンからオフに切り換わると、トランス(5)の第２の２次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧ＶT22bが負極性となる。第２の電圧変動検出回路(85)では、負極性の電圧ＶT22bの立下りパルスが検出され、第２の検出信号ＶTDbが発生する。これにより、第２のＰＷＭ制御回路(87)内の積算コンデンサ(77)が放電され、積算コンデンサ(77)の放電電圧ＶCWが時間の経過と共に指数関数的に増加し、コンパレータ(76)の反転入力端子(-)に印加される。一方、トランス(5)の第２の２次巻線(5c)の下端と中間タップ(5i)との間に発生した負極性の電圧ＶT22bにより、他方の第２の出力整流ダイオード(15b)が逆バイアスされるため、第２の出力制御用ＭＯＳ-ＦＥＴ(54)に流れる正弦波状の電流ＩQ3が遮断される。
その後、第２のＰＷＭ制御回路(87)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧ＶCWが非反転入力端子(+)に印加される誤差電圧ＶPCに等しくなると、コンパレータ(76)の出力端子の電圧レベルが反転し、低電圧(Ｌ)レベルの出力信号ＶPTbが発生する。これにより、第２の駆動回路(88)から第２の出力制御用ＭＯＳ-ＦＥＴ(54)のゲートに低電圧(Ｌ)レベルの作動信号ＶS2bが付与され、第２の出力制御用ＭＯＳ-ＦＥＴ(54)がオンからオフに切り換わる。このとき、第２の出力制御用ＭＯＳ-ＦＥＴ(54)のドレイン−ソース間の電圧ＶQ3bが０[Ｖ]から高電圧(Ｈ)レベルまで上昇する。このように、第２の電圧変動検出回路(85)がトランス(5)の第２の２次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧ＶT22bの立下りパルスを検出した後一定の時間経過時に、第２の出力制御用ＭＯＳ-ＦＥＴ(54)に流れる電流ＩQ3が完全にゼロとなり、完全なゼロ電流スイッチングを達成できる。
上記のように、各ＰＷＭ制御回路(44,87)は、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)のオン後で積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCに達する時刻ｔONに各出力制御用ＭＯＳ-ＦＥＴ(40,54)をオフからオンに切り換え、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)のオフ後に積算コンデンサ(77)の放電電圧ＶCWとフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCとが等しくなる時刻ｔOFFに各出力制御用ＭＯＳ-ＦＥＴ(40,54)をオンからオフに切り換える。即ち、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2が第２の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧ＶR2よりも高いとき、フォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCのレベルが低くなる。したがって、各ＰＷＭ制御回路(44,87)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCに達する時刻ｔONが遅くなり、出力制御回路(41)から各出力制御用ＭＯＳ-ＦＥＴ(40,54)のゲートに付与される作動信号ＶS2a,ＶS2bのパルス幅が狭くなる。このため、各出力制御用ＭＯＳ-ＦＥＴ(40,54)のオン期間が短くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第２の出力平滑コンデンサ(16)の電圧ＶO2が低下する。
逆に、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2が第２の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧ＶR2よりも低いとき、フォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCのレベルが高くなる。したがって、各ＰＷＭ制御回路(44,87)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCに達する時刻ｔONが早くなり、出力制御回路(41)から各出力制御用ＭＯＳ-ＦＥＴ(40,54)のゲートに付与される作動信号ＶS2a,ＶS2bのパルス幅が広くなる。したがって、各出力制御用ＭＯＳ-ＦＥＴ(40,54)のオン期間が長くなるので、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。このように、第２の整流平滑回路(17)の第２の出力平滑コンデンサ(16)の電圧ＶO2に応じて各出力制御用ＭＯＳ-ＦＥＴ(40,54)のオン期間が制御されるので、第２の直流出力端子(18,19)から略一定の第２の直流出力電圧ＶO2を取り出すことができる。図２５に示す多出力電流共振型ＤＣ−ＤＣコンバータの基本的な動作は、図１９に示す多出力電流共振型ＤＣ−ＤＣコンバータの動作と略同様である。
図２５では、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)のオン時に、第２の２次巻線(5c)に発生する励磁電圧ＶT22a,ＶT22bの立上りパルスを各電圧変動検出回路(42,85)にて検出して第１の検出信号ＶTDa,ＶTDbを発生した後、各ＰＷＭ制御回路(44,87)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCに達する時刻ｔONで各出力制御用ＭＯＳ-ＦＥＴ(40,54)をオンに切り換える。これにより、第２の２次巻線(5c)に負荷電流としての共振電流が流れる。
また、第１又は第２の主ＭＯＳ-ＦＥＴ(1,2)がオンからオフに切り換わるとき、第２の２次巻線(5c)に発生する電圧ＶT22a,ＶT22bの立下りパルスを各電圧変動検出回路(42,85)にて検出して第２の検出信号ＶTDa,ＶTDbを発生した後、各ＰＷＭ制御回路(44,87)内の積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧ＶPCに等しくなる時刻ｔOFFに各出力制御用ＭＯＳ-ＦＥＴ(40,54)をオフに切り換える。このため、第２の２次巻線(5c)に流れる電流ＩQ3が十分にゼロまで減少した後に、各出力制御用ＭＯＳ-ＦＥＴ(40,54)をオフに切り換えるので、各出力制御用ＭＯＳ-ＦＥＴ(40,54)はゼロ電流スイッチングとなる。このように、各出力制御用ＭＯＳ-ＦＥＴ(40,54)でのスイッチング損失を低減することができ、図２５でも図１９と同様に、多出力電流共振型ＤＣ−ＤＣコンバータの電力変換効率を総合的に大幅に向上することができる。更に、図２５では、負荷が変動してもトランス(5)の１次側から２次側に電力を供給する期間は殆ど変化しないため、例えば図２５に示すように第１の整流平滑回路(9)を全波整流ブリッジ型で構成し、第２の整流平滑回路(17)を両波整流型で構成する場合、図１９と略同様の作用及び効果と、リプル成分の少ない第１及び第２の直流出力電圧ＶO1,ＶO2が得られる利点がある。
前記の各実施の形態では、２次側に設けた出力制御用ＭＯＳ-ＦＥＴ(40)によりオン・オフ制御するため、出力制御用ＭＯＳ-ＦＥＴ(40)のオン時に特定の出力に電流が集中し、他の出力には電流が流れない期間を生じる。特に、出力電圧の高い昇圧型のＤＣ−ＤＣコンバータでは、トランス(5)の２次巻線(5b,5c)に高電圧が誘起されて、平滑コンデンサ(16)が急激に充電されるため、充電期間が短く且つ充電電流が大きくなる。大きな充電電流により、出力制御用スイッチング素子(40)のオン時に電流集中が発生し、電力変換損失が増大して電力変換効率が悪化する難点がある。この問題を解決するため、各出力にインピーダンス素子を挿入して特定の出力に電流が集中することを避ける方法が考えられるが、挿入するインピーダンス素子により電力変換損失が発生して、電力変換効率が悪化する。図２６は、第２の２次巻線(5c)と直列にインピーダンス素子としてのリアクトル(100)を挿入することにより、出力制御用ＭＯＳ-ＦＥＴ(40)のオン時に負荷に流れるピーク電流を抑制して、負荷への電流集中を回避する本発明による第１７の実施の形態を示す電気回路図である。
図２６に示す第１７の実施の形態では、第２の２次巻線(5c)と出力端子(19)との間に直列に接続されたリアクトル(100)と、第２の２次巻線(5c)とリアクトル(100)との接続点と、第２の出力平滑コンデンサ(16)と出力端子(18)との接続点との間に接続された回生用ダイオード(101)とを備えている。ＲＳフリップフロップ(45)（図２）の出力端子(Q)から駆動回路(46)を介して出力制御用ＭＯＳ-ＦＥＴ(40)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2が付与され、出力制御用ＭＯＳ-ＦＥＴ(40)がオンすると、第２の２次巻線(5c)から第２の整流平滑回路(17)の第２の出力整流ダイオード(15)を介して第２の出力平滑コンデンサ(16)及び負荷に電流が流れ、第２の出力平滑コンデンサ(16)の電圧ＶO2が上昇する。このとき、リアクトル(100)にエネルギが蓄積されると同時に、リアクトル(100)は、電流の急激な増加を吸収し緩和する作用がある。
出力制御用ＭＯＳ-ＦＥＴ(40)のオフ時に、リアクトル(100)により発生する逆起電力は、回生用ダイオード(101)を通じて負荷に供給されるので、リアクトル(100)の接続によるエネルギ損失を低減することができる。図２７(Ｆ)に示す第２の出力整流ダイオード(15)に流れる電流ＩD2は、リアクトル(100)の無い回路（図示せず）での第２の出力整流ダイオード(15)に流れる電流ＩD2に比較して、突入電流が発生せずにピーク電流が低く抑えられ、電流が流れる期間が延長される。第２の出力整流ダイオード(15)に流れる電流ＩD2の平均値は、本実施の形態でも従来の回路も同一であるが、ピーク電流の有無により、電力変換損失が大きく変動する。図２８及び図２９は、従来の回路と本発明の回路の出力電力に対する電力変換効率及び出力電流に対する出力電圧の特性を示すグラフであり、実線は本実施の形態による特性、一点鎖線はチョッパ用スイッチング素子を設けない従来の回路にリアクトルを追加した回路の特性、破線はチョッパ用スイッチング素子及びリアクトルも無い従来の回路の特性、二点鎖線は本発明の第１〜第１６の実施の形態による特性を示す。二点鎖線で示す本発明の第１〜第１６の実施の形態の回路では、出力電圧は安定するが、ピーク電流が大きくなり電力損失が増大するので、全体に電力変換効率が低く、特に出力電力の増大に伴って、電力変換効率が大きく低下する。電圧制御手段の無い一点鎖線で示す従来の回路は、出力電力を整流平滑するに過ぎず、破線で示すリアクトルの無い従来の回路の場合よりも出力電圧の精度が悪く、出力電流の増加に伴って出力電圧が低下する。本発明の多出力電流共振型ＤＣ−ＤＣコンバータでは、若干の効率低下は付随するが、本発明の第１〜第１６の実施の形態の回路に比べ大幅に電力変換効率が改善され、特に大きい出力電力時に、チョッパ回路が無い場合に比べて遜色が無い程度に改善される。
本発明では、トランス(5)の一次側の漏洩インダクタンス(5d)による電流共振リアクトルにより出力制御用ＭＯＳ-ＦＥＴ(40)のオン・オフチョッパ動作用のインダクタンスを賄うので、ピーク電流を抑制して出力電流が発生すれば、トランス(5)の一次巻線(5a)に直列に挿入する漏洩インダクタンス(5d)によるチョッパ動作で十分であるから、追加するリアクトル(100)は、特定の出力にピーク電流を抑制して電流集中を阻止する程度の小さいインダクタンスで良い。その上、チョッパ回路の平滑リアクトルと同一の作用を行うリアクトル(100)は、出力制御用ＭＯＳ-ＦＥＴ(40)によるチョッパ動作のインダクタンスを等価的に増大するので、従来のチョッパ動作に必要なインダクタンスより遥かに小さくできる。
一般的にチョッパ回路を使用して、３０ボルト程度の入力電圧を２４ボルトに降圧して出力電圧を発生するとき、１００μH（マイクロヘンリー）前後のインダクタンスが必要であるが、図２６に示す本発明の多出力電流共振型ＤＣ−ＤＣコンバータでは、出力制御用ＭＯＳ-ＦＥＴ(40)を介して１μHのインダクタンスを持つリアクトル(100)を用いればよい。要求される特性に応じて、リアクトルのインダクタンスを適切に選択することが必要であるが、本発明では、１／１００のインダクタンスのリアクトルで十分に満足できる特性を実現でき、実装上も制約が少なく、巻線による電力損失も少ない。したがって、図２６に示す本発明の多出力電流共振型ＤＣ−ＤＣコンバータでは、２次側の電流集中が無くなり、ピーク電流を抑制できるので、電力変換効率があまり低下しない。
また、図２６に示す出力制御回路(41)を図３０に示すように構成してもよい。即ち、図３０に示す第１８の実施の形態では、電圧変動検出回路(42)が第２の検出信号を発生した後に、リアクトル(100)からの回生電流が流れなくなるまで出力制御用ＭＯＳ-ＦＥＴ(40)のオンを保持する保持回路(102)を図２０に示す出力制御回路(41)内のＰＷＭ制御回路(44)と駆動回路(46)との間に接続し、図２６に示す回生用ダイオード(101)を省略している。第２の２次巻線(5c)の上端と第２の出力平滑コンデンサ(16)の上端との間には、整流ダイオード(103)と平滑コンデンサ(104)から成るハイサイド側補助電源回路が接続され、第２の出力平滑コンデンサ(16)の端子間電圧分だけ高い方へレベルシフトされた直流電圧が平滑コンデンサ(104)の両端から保持回路(102)及び駆動回路(46)に供給される。駆動回路(46)は、図２０に示す構成と略同様であるが、ＰＮＰトランジスタ(82)のベース−コレクタ間にベース抵抗(92)が接続され、ＮＰＮトランジスタ(81)のコレクタが整流ダイオード(103)のカソードと平滑コンデンサ(104)との接続点に接続され、ＰＮＰトランジスタ(82)のコレクタが第２の出力平滑コンデンサ(16)の上端に接続される点が異なる。電圧変動検出回路(42)及びＰＷＭ制御回路(44)は、図２０に示す構成と同様である。
保持回路(102)は、平滑コンデンサ(70)に対して並列に接続された分圧抵抗(105,106)と、ベースが分圧抵抗(105,106)の分圧点に接続され且つエミッタが２次側接地端子に接続されたレベル変換用トランジスタ(107)と、レベル変換用トランジスタ(107)のコレクタと整流ダイオード(103)のカソード及び平滑コンデンサ(104)の接続点との間に直列に接続された充電用抵抗(108)及び放電用抵抗(109)と、放電用抵抗(109)に対して並列に接続された保持用コンデンサ(110)と、ベースが充電用抵抗(108)と放電用抵抗(109)との接続点に接続され且つエミッタが整流ダイオード(103)のカソードと平滑コンデンサ(104)との接続点に接続された遅延駆動用トランジスタ(111)とを備えている。遅延駆動用トランジスタ(111)のコレクタは、駆動回路(46)内のバイアス抵抗(83)の上端に接続される。保持用コンデンサ(110)の静電容量値は、放電用抵抗(109)を介して放電するときの放電時間がリアクトル(100)の励磁エネルギの放出が完了して回生電流が流れなくなるまでの時間に等しくなるように設定される。
電圧変動検出回路(42)が第１の検出信号ＶTDを発生した後、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の充電電圧ＶCWが誤差電圧ＶPCと等しくなると、コンパレータ(76)から高電圧(Ｈ)レベルの出力信号ＶPTが出力される。高電圧(Ｈ)レベルの出力信号ＶPTは、保持回路(102)内の分圧抵抗(105,106)を介してレベル変換用トランジスタ(107)のベースに付与され、レベル変換用トランジスタ(107)がオンするため、平滑コンデンサ(104)の電圧により充電用抵抗(108)を介して保持用コンデンサ(110)が充電されると共に、ベース−エミッタ間に電流が流れる遅延駆動用トランジスタ(111)がオンに切り換わる。これにより、駆動回路(46)内のＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)がそれぞれオン及びオフとなるため、出力制御用ＭＯＳ-ＦＥＴ(40)がオンに切り換わる。このとき、トランス(5)の第２の２次巻線(5c)、第２の出力整流ダイオード(15)、出力制御用ＭＯＳ-ＦＥＴ(40)、第２の出力平滑コンデンサ(16)及びリアクトル(100)の経路で電流ＩD2が流れ、リアクトル(100)に励磁エネルギが蓄積される。
トランス(5)の第２の２次巻線(5c)に発生する電圧の極性が反転し、電圧変動検出回路(42)が第２の検出信号ＶTDを発生すると、第２の出力整流ダイオード(15)が逆方向にバイアスされるため、トランス(5)の第２の２次巻線(5c)から第２の直流出力端子(18,19)へ電力が供給されなくなる。このとき、トランス(5)の第２の２次巻線(5c)からリアクトル(100)に電圧が印加されなくなるため、リアクトル(100)から逆起電力が発生して励磁エネルギが放出され、リアクトル(100)、トランス(5)の第２の２次巻線(5c)、第２の出力整流ダイオード(15)、出力制御用ＭＯＳ-ＦＥＴ(40)及び第２の出力平滑コンデンサ(16)で形成される閉回路に回生電流が流れる。その後、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の放電電圧ＶCWが誤差電圧ＶPCと等しくなると、コンパレータ(76)から低電圧(Ｌ)レベルの出力信号ＶPTが出力される。低電圧(Ｌ)レベルの出力信号ＶPTは、保持回路(102)内の分圧抵抗(105,106)を介してレベル変換用トランジスタ(107)のベースに付与され、レベル変換用トランジスタ(107)がオフするため、保持用コンデンサ(110)が放電用抵抗(109)を介して放電される。リアクトル(100)の励磁エネルギの放出完了により回生電流が流れなくなった後に、保持用コンデンサ(110)の放電が完了すると、遅延駆動用トランジスタ(111)のベース−エミッタ間に電流が流れなくなり、遅延駆動用トランジスタ(111)がオフに切り換わる。これにより、駆動回路(46)内のＮＰＮトランジスタ(81)及びＰＮＰトランジスタ(82)がそれぞれオフ及びオンとなるため、出力制御用ＭＯＳ-ＦＥＴ(40)がオフに切り換わる。
図３０では、電圧変動検出回路(42)が第２の検出信号を発生した後に、リアクトル(100)からの回生電流が流れなくなるまで出力制御用ＭＯＳ-ＦＥＴ(40)のオンを保持回路(102)により保持するので、リアクトル(100)の励磁エネルギの放出による回生電流がトランス(5)の第２の２次巻線(5c)、第２の出力整流ダイオード(15)、出力制御用ＭＯＳ-ＦＥＴ(40)を介して第２の出力平滑コンデンサ(16)に流れ、第２の出力平滑コンデンサ(16)を充電する。即ち、リアクトル(100)からの回生電流は、リアクトル(100)と、トランス(5)の第２の２次巻線(5c)と、第２の出力整流ダイオード(15)と、出力制御用ＭＯＳ-ＦＥＴ(40)と、第２の出力平滑コンデンサ(16)とで形成される閉回路中を流れるので、図２６に示す回生用ダイオード(101)が不要となり、第１７の実施の形態に比較して安価に多出力電源を構成することができる利点がある。なお、図３０では、保持用コンデンサ(110)の放電時間により出力制御用ＭＯＳ-ＦＥＴ(40)がオフするタイミングを遅延させているが、ＰＷＭ制御回路(44)内の放電用抵抗(75)の抵抗値を大きくすることにより、積算コンデンサ(77)の放電時間を延長して出力制御用ＭＯＳ-ＦＥＴ(40)がオフするタイミングを遅延させてもよい。この場合の放電用抵抗(75)の抵抗値は、積算コンデンサ(77)の放電電圧ＶCWとフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCとが等しくなる時間がリアクトル(100)の励磁エネルギの放出が完了して回生電流が流れなくなるまでの時間に等しくなるように設定すればよい。
図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータでは、トランス(5)の第２の２次巻線(5c)に誘起される交流電圧を第２の整流平滑回路(17)により整流及び平滑して直流電圧に変換した後、降圧チョッパ回路(30)により第２の整流平滑回路(17)から入力される直流電圧より低い一定レベルの第２の直流出力電圧ＶO2に再度変換するため、降圧チョッパ回路(30)内のフィルタリアクトル(28)に大きな電流が流れ、そのために大きな電力損失が発生する。これに対して、本発明の第１７の実施の形態（図２６）及び第１８の実施の形態（図３０）では、出力制御用ＭＯＳ-ＦＥＴ(40)のオン時に、電流共振用コンデンサ(4)、トランス(5)の１次巻線(5a)、漏洩インダクタンス(5d)及び第２の主ＭＯＳ-ＦＥＴ(2)を流れる電流が、トランス(5)を介して第２の２次巻線(5c)、第２の出力整流ダイオード(15)、出力制御用ＭＯＳ-ＦＥＴ(40)、第２の出力平滑コンデンサ(16)及びリアクトル(100)で形成される閉回路に流れる。この閉回路に流れる電流は、トランス(5)の漏洩インダクタンス(5d)により制限されるので、リアクトル(100)は図３５のフィルタリアクトル(28)のように大きな電流を制限する必要はない。したがって、リアクトル(100)のインダクタンスは図３５のフィルタリアクトル(28)に比較して遙かに小さくなるので、小形のリアクトルを使用でき、発生する電力損失も僅かとなる。また、出力制御用ＭＯＳ-ＦＥＴ(40)のオフ時に、リアクトル(100)に発生する逆起電力は、回生用ダイオード(101)（図２６）、又はトランス(5)の第２の２次巻線(5c)、第２の出力整流用ダイオード(15)及び出力制御用ＭＯＳ-ＦＥＴ(40)（図３０）を通じて第２の出力平滑コンデンサ(16)に回生されるので、電力変換効率が図３５に示す従来の多出力電流共振型ＤＣ−ＤＣコンバータに比較して極めて高い利点がある。
本発明は、第１〜第１１の実施の態様に限定されず、更に種々の変更が可能である。例えば、図１７に示すように、図１に示す電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と１次側接地端子との間に第２の電流共振用コンデンサ(90)を接続し、第２の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間に第２の電圧擬似共振用コンデンサ(91)を接続しても、図１の場合と略同様の作用及び効果が得られる。図４〜図６に示す第２〜第４の実施の形態にも、図１７に示す回路と同様な変更を適用することができる。また、図１８に示すように、図７に示す電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と１次側接地端子との間に第２の電流共振用コンデンサ(90)を接続し、第２の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間に第２の電圧擬似共振用コンデンサ(91)を接続しても、図７の場合と略同様の作用及び効果が得られる。図１１〜図１６に示す第６〜第１１の実施の形態にも、図１８に示す回路と同様な変更を適用できる。また、第１〜第１１の実施の形態では、電流共振用インダクタンスとしてトランス(5)の漏洩インダクタンス(5d)を使用したが、外付けのインダクタンスを使用してもよい。また、第１〜第１１の実施の形態では、第１の主ＭＯＳ-ＦＥＴ(1)のオン期間を固定し且つ第２の主ＭＯＳ-ＦＥＴ(2)のオン期間を変化させる可変周波数のパルス信号のパルス幅を変調（ＰＷＭ）するが、スイッチング周波数を固定し且つ第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の各オン期間を変化させる固定周波数のＰＷＭ制御を行ってもよい。
第１〜第１１の実施の形態では、トランス(5)の１つの２次巻線(5b,5c,5g)に対して単一極性の直流出力ＶO1,ＶO2,ＶO3を取り出すが、トランス(5)の１つの２次巻線(5b,5c,5g)に対して正負の直流出力を取り出すことも可能である。更に、第１、第５及び第１１の実施の形態では２出力型、第２〜第４、第６〜第８及び第１０の実施の形態では３出力型のＤＣ−ＤＣコンバータに本発明を適用したが、これに限定されずに、４出力型以上のＤＣ−ＤＣコンバータにも本発明を適用することができる。
また、図１９に示す第１２の実施の形態において、電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と１次側接地端子との間に第２の電流共振用コンデンサを接続し、第２の主ＭＯＳ-ＦＥＴ(2)のドレイン−ソース間に第２の電圧擬似共振用コンデンサを接続してもよい。この場合に得られる作用及び効果は、図１９と略同様である。前記と同様の変更は、図２２〜図２５に示す第１３〜１６の実施の形態にも適用することができる。また、第１２〜第１５の実施の形態では、各整流平滑回路(9,17)を１つの出力整流ダイオード(7,15)と１つの出力平滑コンデンサ(8,16)から成る半波整流型の構成としたが、何れか一方又は双方の整流平滑回路(9,17)を両波整流型又は全波ブリッジ整流型で構成してもよく、更に接続される負荷に応じて半波整流型、両波整流型及び全波ブリッジ整流型の各構成を混在させてもよい。
また、第１２〜第１６の実施の形態では、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)及び１次巻線(5a)の直列接続回路を第２の主ＭＯＳ-ＦＥＴ(2)に対して並列に接続したが、直列接続回路を第１の主ＭＯＳ-ＦＥＴ(1)に対して並列に接続してもよい。また、第１２〜第１６の実施の形態では、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCより低いときに出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換え、積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCより高いときに出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換えるが、ＰＷＭ制御回路(44)内の積算コンデンサ(77)の充電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCより高いときに出力制御用ＭＯＳ-ＦＥＴ(40)をオンに切り換え、積算コンデンサ(77)の放電電圧ＶCWがフォトカプラ(68)の受光部(68b)の誤差電圧ＶPCより低いときに出力制御用ＭＯＳ-ＦＥＴ(40)をオフに切り換える構成としてもよい。第１２〜第１６の実施の形態では、第１の主ＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に電圧擬似共振用コンデンサ(6)を接続したが、第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)の双方又は何れか一方のドレイン−ソース間に電圧擬似共振用コンデンサ(6)を接続してもよい。
第１７の実施の形態は様々な変更が可能である。例えば、図３１に示すように、図２６に示すトランス(5)の第２の２次巻線(5c)の極性を逆にしてもよい。また、図３２に示すように、図２６に示す出力制御用ＭＯＳ-ＦＥＴ(40)とリアクトル(100)の接続位置を互いに入れ換え、第２の出力整流ダイオード(15)のカソードとリアクトル(100)との接続点と出力制御用ＭＯＳ-ＦＥＴ(40)のドレインとの間に回生用ダイオード(101)を接続してもよい。また、図３３に示すように、図３２に示すトランス(5)の第２の２次巻線(5c)の極性を逆にしてもよい。更に、図３４に示すように、図３２に示す出力制御用ＭＯＳ-ＦＥＴ(40)の接続位置を回生用ダイオード(101)とリアクトル(100)との接続点と第２の出力整流ダイオード(15)のカソードとの間に変更してもよい。図３１〜図３４に示す回路の何れの場合も、得られる作用及び効果は第１７の実施の形態と略同様である。特に、図３１及び図３３に示す回路の場合は、トランス(5)の第１の２次巻線(5b)から第１の整流平滑回路(9)へのエネルギ伝達と、トランス(5)の第２の２次巻線(5c)から第２の整流平滑回路(17)へのエネルギ伝達とが交互に行われるので、トランス(5)の利用効率が高くなり、より大きな電力を高効率で得ることが可能となる。また、第１８の実施の形態と同様の変更を図３１〜図３４に示す各回路に適用することも可能である。即ち、図３１〜図３４に示す出力制御回路(41)を図３０に示すように構成すれば、各々の回生用ダイオード(101)を省略して安価に多出力電源を構成することができる。
第１及び第２の主ＭＯＳ-ＦＥＴ(1,2)のドレイン−ソース間の寄生容量を電圧擬似共振用コンデンサとして使用してもよい。第１２〜第１４の実施の形態では、第２の２次巻線(5c)に発生する励磁電圧ＶT22の立上りパルス及び立下りパルスを出力制御回路(41)内の電圧変動検出回路(42)で検出する代わりに、トランス(5)の第１の２次巻線(5b)に発生する励磁電圧ＶT21の立上りパルス及び立下りパルスを出力制御回路(41)内の電圧変動検出回路(42)で検出してもよい。更に、第１２〜第１７の実施の形態では、２つの直流出力ＶO1,ＶO2を発生する多出力電流共振型ＤＣ−ＤＣコンバータに本発明を適用する例を示すが、これに限定されずに、３つ以上の直流出力を発生する多出力電流共振型ＤＣ−ＤＣコンバータにも本発明を適用することができる。２次側へ電力を供給する期間は、スイッチング素子のオン時、オフ時を問わない。また、２次側整流方式は、単波整流、全波整流及び両波整流の方式を問わない。
本発明は、複数の直流出力を発生する共振型ＤＣ−ＤＣコンバータ、例えば、２次側に出力制御用のスイッチング素子を備え且つ複数の直流出力を発生する多出力電流共振型ＤＣ−ＤＣコンバータに良好に適用することができる。

Claims (17)

  1. 直流電源に対して直列に接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１のスイッチング素子又は第２のスイッチング素子に対して並列に接続された電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の直列回路と、前記トランスの第１の２次巻線に接続された第１の整流平滑回路と、前記トランスの第２の２次巻線に接続された第２の整流平滑回路とを有し、
    前記第１及び第２のスイッチング素子のオン・オフ動作により、前記電流共振用コンデンサ、インダクタンス、トランスの１次巻線及び前記第１のスイッチング素子又は第２のスイッチング素子を通じて共振電流が流れ、前記トランスの第１の２次巻線から前記第１の整流平滑回路を介して第１の直流出力を取り出すと共に、前記トランスの第２の２次巻線から前記第２の整流平滑回路を介して第２の直流出力を取り出す多出力電流共振型ＤＣ−ＤＣコンバータにおいて、
    前記トランスの第２の２次巻線と前記第２の整流平滑回路を構成する平滑コンデンサとの間に接続された出力制御用スイッチング素子と、前記平滑コンデンサの電圧に基づいて前記出力制御用スイッチング素子のオン・オフのパルス幅を制御する出力制御回路とを備え、
    前記出力制御回路は、前記第１又は第２のスイッチング素子のスイッチング周波数に同期して前記出力制御用スイッチング素子をオン・オフし、
    前記電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の前記直列回路は、前記直流電源に対して直列に接続され、
    直列に接続された前記電流共振用コンデンサ及びインダクタンスで決まる共振周波数により、前記トランスの１次側から２次側に電力を供給する期間を決定することを特徴とする多出力電流共振型ＤＣ−ＤＣコンバータ。
  2. 前記トランスに設けられた少なくとも１つの付加的２次巻線と、該付加的２次巻線に接続された付加的整流平滑回路と、前記付加的２次巻線と前記付加的整流平滑回路を構成する平滑コンデンサとの間に接続された付加的スイッチング素子と、前記付加的整流平滑回路の平滑コンデンサの電圧に基づいて前記付加的スイッチング素子のオン・オフを制御する付加的制御回路とを備え、
    前記第１又は第２のスイッチング素子のスイッチング周波数に同期して前記付加的スイッチング素子をオン・オフすることにより、前記付加的２次巻線から前記付加的整流平滑回路を介して付加的直流出力を取り出す請求項１に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  3. 前記トランスの各２次巻線の極性がそれぞれ異なる請求項１又は２に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  4. 前記第１の整流平滑回路から出力される電圧に基づいて前記第１及び第２のスイッチング素子のオン・オフを制御する主制御回路を備えた請求項１〜３の何れか１項に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  5. 前記直流電源の電圧の変動に基づいて前記第１及び第２のスイッチング素子のオン・オフを制御する主制御回路を備えた請求項１〜３の何れか１項に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  6. 直流電源に対して直列に接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１のスイッチング素子又は第２のスイッチング素子に対して並列に接続された電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の直列回路と、前記トランスの第１の２次巻線に接続された第１の整流平滑回路と、前記トランスの第２の２次巻線に接続された第２の整流平滑回路とを有し、
    前記第１及び第２のスイッチング素子のオン・オフ動作により、前記電流共振用コンデンサ、インダクタンス、トランスの１次巻線及び前記第１のスイッチング素子又は第２のスイッチング素子を通じて共振電流が流れ、前記トランスの第１の２次巻線から前記第１の整流平滑回路を介して第１の直流出力を取り出すと共に、前記トランスの第２の２次巻線から前記第２の整流平滑回路を介して第２の直流出力を取り出す多出力電流共振型ＤＣ−ＤＣコンバータにおいて、
    前記トランスの第２の２次巻線と前記第２の整流平滑回路を構成する平滑コンデンサとの間に接続された出力制御用スイッチング素子と、前記平滑コンデンサの電圧に基づいて前記出力制御用スイッチング素子のオン・オフのパルス幅を制御する出力制御回路とを備え、
    前記出力制御回路は、前記トランスの第１又は第２の２次巻線に発生する電圧の立上りパルス又は立下りパルスを検出して、第１又は第２の検出信号を発生する電圧変動検出回路と、
    前記電圧変動検出回路が第１の検出信号又は第２の検出信号を発生した後に、前記出力制御用スイッチング素子をそれぞれオン又はオフに切り換える駆動制御回路とを備え、
    前記電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の前記直列回路は、前記直流電源に対して直列に接続され、
    直列に接続された前記電流共振用コンデンサ及びインダクタンスで決まる共振周波数により、前記トランスの１次側から２次側に電力を供給する期間を決定することを特徴とする多出力電流共振型ＤＣ−ＤＣコンバータ。
  7. 前記出力制御回路は、前記第１又は第２のスイッチング素子のスイッチング周波数に同期して前記出力制御用スイッチング素子をオン・オフする請求項６に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  8. 前記駆動制御回路は、前記第２の直流出力を基準電圧と比較してそれらの誤差に対応するレベルの誤差電圧を発生する誤差電圧発生回路と、
    前記電圧変動検出回路が第１又は第２の検出信号を発生した後に前記トランスの何れかの２次巻線に発生する電圧の積算値に対応する第１又は第２の積算出力を発生する積算回路と、
    前記誤差電圧と前記第１又は第２の積算出力とを比較して、前記第１の積算出力が前記誤差電圧より低いときに前記出力制御用スイッチング素子をオンに切り換え、前記第２の積算出力が前記誤差電圧より高いときに前記出力制御用スイッチング素子をオフに切り換えるコンパレータとを備える請求項６又は７に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  9. 前記電圧変動検出回路は、前記トランスの何れかの２次巻線に発生する電圧の立上りパルス又は立下りパルスを検出して、それぞれオン又はオフとなり、第１の検出信号又は第２の検出信号を発生する検出用スイッチング素子を備え、
    前記積算回路は、前記検出用スイッチング素子が前記第１の検出信号を発生した後に、前記トランスの何れかの２次巻線に発生する電圧により充電されて前記第１の積算出力を発生すると共に、前記検出用スイッチング素子が前記第２の検出信号を発生した後に、前記トランスの何れかの２次巻線に発生する電圧により放電されて前記第２の積算出力を発生する積算コンデンサを備え、
    前記コンパレータは、前記誤差電圧と前記積算コンデンサの充放電電圧とを比較して、該充放電電圧が前記誤差電圧より低いとき又は高いときに、それぞれ前記出力制御用スイッチング素子をオン又はオフに切り換える請求項８に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  10. 前記駆動制御回路は、前記第２の直流出力を基準電圧と比較してそれらの誤差に対応するレベルの誤差電圧を発生する誤差電圧発生回路と、
    前記電圧変動検出回路が第１又は第２の検出信号を発生した後に前記トランスの何れかの２次巻線に発生する電圧の積算値に対応する第１又は第２の積算出力を発生する積算回路と、
    前記誤差電圧と前記第１又は第２の積算出力とを比較して、前記第１の積算出力が前記誤差電圧より高いときに前記出力制御用スイッチング素子をオンに切り換え、前記第２の積算出力が前記誤差電圧より低いときに前記出力制御用スイッチング素子をオフに切り換えるコンパレータとを備える請求項６又は７に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  11. 前記電圧変動検出回路は、前記トランスの何れかの２次巻線に発生する電圧の立上りパルス又は立下りパルスを検出して、それぞれオン又はオフとなり、第１の検出信号又は第２の検出信号を発生する検出用スイッチング素子を備え、
    前記積算回路は、前記検出用スイッチング素子が前記第１の検出信号を発生した後に、前記トランスの何れかの２次巻線に発生する電圧により充電されて前記第１の積算出力を発生すると共に、前記検出用スイッチング素子が前記第２の検出信号を発生した後に、前記トランスの何れかの２次巻線に発生する電圧により放電されて前記第２の積算出力を発生する積算コンデンサを備え、
    前記コンパレータは、前記誤差電圧と前記積算コンデンサの充放電電圧とを比較して、該充放電電圧が前記誤差電圧より高いとき又は低いときに、それぞれ前記出力制御用スイッチング素子をオン又はオフに切り換える請求項１０に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  12. 前記第１及び第２のスイッチング素子の双方又は何れか一方と並列に電圧擬似共振用コンデンサを接続した請求項１〜１１の何れか１項に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  13. 直流電源に対して直列に接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１のスイッチング素子又は第２のスイッチング素子に対して並列に接続された電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の直列回路と、前記トランスの第１の２次巻線に接続された第１の整流平滑回路と、前記トランスの第２の２次巻線に接続された第２の整流平滑回路とを有し、
    前記第１及び第２のスイッチング素子のオン・オフ動作により、前記電流共振用コンデンサ、インダクタンス、トランスの１次巻線及び前記第１のスイッチング素子又は第２のスイッチング素子を通じて共振電流が流れ、前記トランスの第１の２次巻線から前記第１の整流平滑回路を介して第１の直流出力を取り出すと共に、前記トランスの第２の２次巻線から前記第２の整流平滑回路を介して第２の直流出力を取り出す多出力電流共振型ＤＣ−ＤＣコンバータにおいて、
    前記トランスの第２の２次巻線と前記第２の整流平滑回路を構成する平滑コンデンサとの間に接続された出力制御用スイッチング素子と、前記平滑コンデンサの電圧に基づいて前記出力制御用スイッチング素子のオン・オフのパルス幅を制御する出力制御回路とを備え、
    前記第２の２次巻線と前記第２の整流平滑回路と前記出力制御用スイッチング素子とで形成される閉回路中にリアクトルを接続し、
    前記電流共振用コンデンサ、インダクタンス及びトランスの１次巻線の前記直列回路は、前記直流電源に対して直列に接続され、
    直列に接続された前記電流共振用コンデンサ及びインダクタンスで決まる共振周波数により、前記トランスの１次側から２次側に電力を供給する期間を決定することを特徴とする多出力電流共振型ＤＣ−ＤＣコンバータ。
  14. 前記出力制御回路は、前記第１又は第２のスイッチング素子のスイッチング周波数に同期して前記出力制御用スイッチング素子をオン・オフする請求項１３に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  15. 前記リアクトルの一端は、前記第２の整流平滑回路の平滑コンデンサの一端に接続され、
    前記リアクトルの他端と前記平滑コンデンサの他端との間に回生用ダイオードを接続した請求項１３又は１４に記載の多出力共振型ＤＣ−ＤＣコンバータ。
  16. 前記出力制御回路は、前記トランスの何れかの２次巻線に発生する電圧の立上りパルス又は立下りパルスを検出して、それぞれ第１の検出信号又は第２の検出信号を発生する電圧変動検出回路と、
    前記電圧変動検出回路が第１の検出信号又は第２の検出信号を発生した後に、前記出力制御用スイッチング素子をそれぞれオン又はオフに切り換える駆動制御回路とを備えた請求項１３又は１４に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
  17. 前記電圧変動検出回路が第２の検出信号を発生した後に、前記リアクトルからの回生電流が流れなくなるまで前記出力制御用スイッチング素子のオンを保持する保持回路を前記駆動制御回路の後段に接続した請求項１６に記載の多出力電流共振型ＤＣ−ＤＣコンバータ。
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