(1)・・第1の主MOS-FET(第1のスイッチング素子)、 (2)・・第2の主MOS-FET(第2のスイッチング素子)、 (3)・・直流電源、 (4)・・電流共振用コンデンサ、 (5)・・トランス、 (5a)・・1次巻線、 (5b)・・第1の2次巻線、 (5c)・・第2の2次巻線、 (5d)・・漏洩インダクタンス(電流共振用インダクタンス)、 (5e)・・励磁インダクタンス、 (5f)・・補助巻線、 (5g)・・第3の2次巻線(付加的2次巻線)、 (5h,5i)・・中間タップ、 (6)・・電圧擬似共振用コンデンサ、 (7,7a〜7d)・・第1の出力整流ダイオード、 (8)・・第1の出力平滑コンデンサ、 (9)・・第1の整流平滑回路、 (10,11)・・第1の直流出力端子、 (12)・・第1の出力電圧検出回路、 (13)・・フォトカプラ、 (13a)・・発光部、 (13b)・・受光部、 (14)・・主制御回路、 (15,15a,15b)・・第2の出力整流ダイオード、 (16)・・第2の出力平滑コンデンサ、 (17)・・第2の整流平滑回路、 (18,19)・・第2の直流出力端子、 (20)・・補助整流ダイオード、 (21)・・補助平滑コンデンサ、 (22)・・補助整流平滑回路、 (23)・・起動抵抗、 (24)・・整流ダイオード、 (25)・・平滑コンデンサ、 (26)・・チョッパ用MOS-FET、 (27)・・フライホイールダイオード、 (28)・・フィルタリアクトル、 (29)・・フィルタコンデンサ、 (30)・・降圧チョッパ回路、 (31)・・チョッパ制御回路、 (32)・・発振回路、 (33)・・反転器、 (34)・・第1のデッドタイム付加回路、 (35)・・ローサイド側バッファ増幅器、 (36)・・第2のデッドタイム付加回路、 (37)・・レベル変換回路、 (38)・・ハイサイド側バッファ増幅器、 (40)・・出力制御用MOS-FET(出力制御用スイッチング素子)、 (41)・・出力制御回路、 (42)・・電圧変動検出回路、 (43)・・第2の出力電圧検出回路、 (44)・・PWM制御回路(駆動制御回路)、 (45)・・RSフリップフロップ、 (46)・・駆動回路、 (47)・・第3の出力整流ダイオード、 (48)・・第3の出力平滑コンデンサ、 (49)・・第3の整流平滑回路(付加的整流平滑回路)、 (50)・・付加的出力制御用MOS-FET(付加的スイッチング素子)、 (51,52)・・第3の直流出力端子、 (53)・・付加的制御回路、 (54)・・第2の出力制御用MOS-FET、 (55)・・第2の出力制御回路、 (56a,56b)・・電圧検出用ダイオード、 (57)・・Dフリップフロップ、 (58a,58b)・・第2の電圧検出用ダイオード、 (59,60)・・抵抗、 (61)・・ツェナダイオード、 (62,63)・・分圧抵抗、 (64)・・シャントレギュレータ、 (65,66)・・抵抗、 (67)・・位相補正用コンデンサ、 (68)・・フォトカプラ、 (68a)・・発光部、 (68b)・・受光部、 (69)・・整流ダイオード、 (70)・・平滑コンデンサ、 (71,72)・・分圧抵抗、 (73)・・ダイオード、 (74)・・検出用トランジスタ(検出用スイッチング素子)、 (75)・・放電用抵抗、 (76)・・コンパレータ、 (77)・・積算コンデンサ、 (78)・・充電用抵抗、 (79)・・放電用ダイオード、 (80)・・電流制限用抵抗、 (81)・・NPNトランジスタ、 (82)・・PNPトランジスタ、 (83)・・バイアス抵抗、 (84)・・出力抵抗、 (85)・・第2の電圧変動検出回路、 (86)・・第3の出力電圧検出回路、 (87)・・第2のPWM制御回路、 (88)・・第2の駆動回路、 (89)・・フォトカプラ、 (89a)・・発光部、 (89b)・・受光部、 (90)・・第2の電流共振用コンデンサ、 (91)・・第2の電圧擬似共振用コンデンサ、 (92)・・ベース抵抗、 (100)・・リアクトル、 (101)・・回生用ダイオード、 (102)・・保持回路、 (103)・・整流ダイオード、 (104)・・平滑コンデンサ、 (105,106)・・分圧抵抗、 (107)・・レベル変換用トランジスタ、 (108)・・充電用抵抗、 (109)・・放電用抵抗、 (110)・・保持用コンデンサ、 (111)・・遅延駆動用トランジスタ、
以下、本発明による多出力電流共振型DC−DCコンバータの第1〜第17の実施の形態を図1〜図34に基づいて説明する。図1〜図34では、図35に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
図1に示す本発明の第1の実施の形態を示す多出力電流共振型DC−DCコンバータは、図35に示す降圧チョッパ回路(30)及びチョッパ制御回路(31)を省略し、第2の整流平滑回路(17)を構成する第2の出力整流ダイオード(15)のカソードと第2の出力平滑コンデンサ(16)との間に出力制御用スイッチング素子としての出力制御用MOS-FET(40)を接続し、第2の直流出力端子(18,19)と出力制御用MOS-FET(40)のゲートとの間に第2の出力平滑コンデンサ(16)の電圧VO2に基づいて出力制御用MOS-FET(40)のオン・オフを制御する出力制御回路(41)を設けたものである。出力制御用MOS-FET(40)は、第1の主MOS-FET(1)のオン期間に同期して且つ同一のスイッチング周波数でオン・オフ動作される。また、主制御回路(14)は、第1の主MOS-FET(1)のオン期間を固定すると共に、第1の整流平滑回路(9)の出力電圧VO1に基づいて第2の主MOS-FET(2)のオン期間を変化させることにより、第1の主MOS-FET(1)のオン・デューティを制御する。
図2に示すように、出力制御回路(41)は、第1の主MOS-FET(1)のオン時にトランス(5)の第2の2次巻線(5c)に発生する電圧VT22を検出する電圧変動検出回路(42)と、第2の出力平滑コンデンサ(16)の電圧VO2を検出してその検出電圧と第2の出力電圧値を規定する基準電圧との誤差信号VE2を出力する第2の出力電圧検出回路(43)と、電圧変動検出回路(42)の検出信号VTDにより駆動され且つ第2の出力電圧検出回路(43)の誤差信号VE2に基づいて制御されるデューティ比を有するパルス列信号VPTを出力するPWM制御回路(44)と、電圧変動検出回路(42)の検出信号VTDによりセットされ且つPWM制御回路(44)のパルス列信号VPTによりリセットされるRSフリップフロップ(45)と、RSフリップフロップ(45)の出力信号により出力制御用MOS-FET(40)のゲートに作動信号VS2を付与する駆動回路(46)とから構成される。その他の構成は、図35に示す従来の多出力電流共振型DC−DCコンバータと同様である。
第1の主MOS-FET(1)がオンに切り換えられると、トランス(5)の1次巻線(5a)に電圧が発生すると共に、第2の2次巻線(5c)に電圧VT22が誘起される。トランス(5)の第2の2次巻線(5c)に誘起される電圧VT22は、第2の整流平滑回路(17)に入力されると共に、出力制御回路(41)内の電圧変動検出回路(42)に入力される。このとき、電圧変動検出回路(42)からRSフリップフロップ(45)のセット端子(S)及びPWM制御回路(44)に高電圧(H)レベルの検出信号VTDが付与され、RSフリップフロップ(45)がセットされると共に、PWM制御回路(44)が駆動される。このため、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに高電圧(H)レベルの作動信号VS2が付与され、出力制御用MOS-FET(40)がオンする。これにより、トランス(5)の第2の2次巻線(5c)から第2の整流平滑回路(17)の第2の出力整流ダイオード(15)を介して第2の出力平滑コンデンサ(16)に電流が流れ、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。
出力制御用MOS-FET(40)がオンになると、トランス(5)の第2の2次巻線(5c)の電圧VT22が第2の出力平滑コンデンサ(16)の電圧VO2にクランプされるので、トランス(5)の漏洩インダクタンス(5d)と励磁インダクタンス(5e)に印加される電圧から1次巻線(5a)と第2の2次巻線(5c)の巻数比分の電圧を差し引いた電圧が漏洩インダクタンス(5d)に印加される。漏洩インダクタンス(5d)を有するトランス(5)を使用する図1の回路では、トランス(5)の漏洩インダクタンス(5d)によりスイッチング又は他の原因で発生するノイズを吸収することができる。その後、出力制御用MOS-FET(40)がオフになると、トランス(5)の第2の2次巻線(5c)の電圧クランプが開放されるため、第1の出力平滑コンデンサ(8)の電圧VO1にクランプされた通常の電圧がトランス(5)の第1の2次巻線(5b)に発生する。
したがって、図1の多出力電流共振型DC−DCコンバータでは、第1の主MOS-FET(1)のオン期間中に第2の出力整流ダイオード(15)に電流ID2が流れ、出力制御用MOS-FET(40)のオフ後に第1の出力整流ダイオード(7)に電流ID1が流れる。また、第1及び第2の直流出力電圧VO1,VO2の差が小さいとき、第1の出力平滑コンデンサ(8)及び第1の出力平滑コンデンサ(16)のリプル電圧により、第1及び第2の出力整流ダイオード(7,15)の各々に同時に電流ID1,ID2が流れることがある。このときの第2の主MOS-FET(2)のドレイン−ソース間の電圧VQ2、ドレイン−ソース電流IQ2、第1の主MOS-FET(1)のドレイン−ソース間の電圧VQ1、ドレイン−ソース電流IQ1、第1の出力整流ダイオード(7)に流れる電流ID1、第2の出力整流ダイオード(15)に流れる電流ID2及び電流共振用コンデンサ(4)の両端に発生する電圧VC2の各波形をそれぞれ図3(A)〜(G)に示す。
一方、第2の出力平滑コンデンサ(16)の電圧VO2は、出力制御回路(41)内の第2の出力電圧検出回路(43)により検出され、その検出信号と第2の出力電圧値を規定する基準電圧との誤差信号VE2がPWM制御回路(44)に入力される。PWM制御回路(44)は、電圧変動検出回路(42)から付与される高電圧(H)レベルの検出信号VTDにより駆動され、第2の出力電圧検出回路(43)の誤差信号VE2の電圧レベルに基づいてパルス列信号VPTのデューティ比が制御される。即ち、第2の出力平滑コンデンサ(16)の電圧VO2が基準電圧よりも高いとき、デューティ比の小さいパルス列信号VPTがPWM制御回路(44)から出力される。逆に、第2の出力平滑コンデンサ(16)の電圧VO2が基準電圧よりも低いとき、デューティ比の大きいパルス列信号VPTがPWM制御回路(44)から出力される。RSフリップフロップ(45)のリセット端子(R)に付与されるPWM制御回路(44)のパルス列信号VPTにより、RSフリップフロップ(45)がリセットされる。したがって、第2の整流平滑回路(17)の第2の直流出力電圧VO2が設定値より高いとき、デューティ比の小さいパルス列信号VPTがPWM制御回路(44)からRSフリップフロップ(45)のリセット端子(R)に付与され、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに狭いパルス幅の作動信号VS2が付与される。
これにより、出力制御用MOS-FET(40)のオン期間が短くなり、第2の出力平滑コンデンサ(16)に電流が流れる期間が短縮されるので、第2の出力平滑コンデンサ(16)の電圧VO2が低下する。逆に、第2の整流平滑回路(17)の第2の直流出力電圧VO2が設定値より低いとき、デューティ比の大きいパルス列信号VPTがPWM制御回路(44)からRSフリップフロップ(45)のリセット端子(R)に付与され、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して広いパルス幅の作動信号VS2が出力制御用MOS-FET(40)のゲートに付与される。これにより、出力制御用MOS-FET(40)のオン期間が長くなり、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が延長されるので、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。このように、第2の整流平滑回路(17)の出力電圧VO2に基づいて出力制御用MOS-FET(40)のオン期間を第1の主MOS-FET(1)のオン期間に同期して制御して、第2の直流出力端子(18,19)から略一定の第2の直流出力電圧VO2を取り出すことができる。なお、図35に示す従来の多出力電流共振型DC−DCコンバータの動作と略同様であるから、図1に示す多出力電流共振型DC−DCコンバータの基本的な他の動作の説明は省略する。
トランス(5)の1次側から2次側に電力を供給する期間は、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数により決定され、第1の直流出力端子(10,11)に接続される負荷が変動しても、トランス(5)の1次側から2次側に電力を供給する期間は、殆ど変化しない。このため、トランス(5)の第1の2次巻線(5b)側の第1の直流出力端子(10,11)に接続される負荷の変動に拘わらず、第2の直流出力端子(18,19)から必要な直流電力を取り出すことができる。また、第1の主MOS-FET(1)のオン期間に同期して出力制御用MOS-FET(40)をオン・オフ動作させて、第2の出力平滑コンデンサ(16)に電流が流れる期間が制御されるため、第2の平滑コンデンサ(16)の電圧VO2に基づいて出力制御回路(41)により出力制御用MOS-FET(40)のオン・オフを制御して、第2の整流平滑回路(17)から出力される第2の直流出力VO2を高い精度で制御することができる。したがって、出力制御用MOS-FET(40)のオン・オフ動作により第2の整流平滑回路(17)から出力される第2の直流出力電圧VO2を直接制御できるので、電力変換損失が少なく、また第2の整流平滑回路(17)に出力制御用MOS-FET(40)を追加する程度の簡易な回路変更で安定度の高い第2の直流出力電圧VO2が得られるので、安価で電力変換効率が高く且つ高精度の直流出力が得られる多出力電流共振型DC−DCコンバータを実現することができる。
図1に示す多出力電流共振型DC−DCコンバータは変更が可能である。例えば、図4に示す本発明の第2の実施の形態による多出力電流共振型DC−DCコンバータは、図1に示すトランス(5)に設けられた付加的2次巻線としての第3の2次巻線(5g)と、第3の2次巻線(5g)に接続され且つ第3の出力整流ダイオード(47)及び第3の出力平滑コンデンサ(48)から構成される付加的整流平滑回路としての第3の整流平滑回路(49)と、第3の出力整流ダイオード(47)のカソードと第3の出力平滑コンデンサ(48)との間に接続された付加的スイッチング素子としての付加的出力制御用MOS-FET(50)と、第3の直流出力端子(51,52)と付加的出力制御用MOS-FET(50)との間に接続された第3の出力平滑コンデンサ(48)の電圧VO3に基づいて付加的出力制御用MOS-FET(50)のオン・オフを制御する付加的制御回路(53)を備えている。トランス(5)の第3の2次巻線(5g)は、第1及び第2の2次巻線(5b,5c)とは逆極性で接続され、付加的出力制御用MOS-FET(50)は、第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作される。その他の構成及び動作は、図1に示す多出力電流共振型DC−DCコンバータと同様である。
本発明の第2の実施の形態による多出力電流共振型DC−DCコンバータでは、図1と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、第1の直流出力端子(10,11)に接続される負荷の変動に拘わらず、安定な第2及び第3の直流出力電圧VO2,VO3を第2及び第3の直流出力端子(18,19;51,52)からそれぞれ個別に取り出すことができる。したがって、トランス(5)の第1〜第3の2次巻線(5b,5c,5g)及び第1〜第3の整流平滑回路(9,17,49)を構成する第1〜第3の出力整流ダイオード(7,15,47)の何れか一方又は双方の極性を変更し又は出力制御回路(41)若しくは付加的制御回路(53)の制御基準値等を変更することにより、極性及び電圧値が互いに異なる3つの直流出力電圧VO1,VO2,VO3を発生する多出力電流共振型DC−DCコンバータを実現することができる。また、トランス(5)の第3の2次巻線(5g)の極性が第1及び第2の2次巻線(5b,5c)とは逆のため、第2の主MOS-FET(2)のオン時にトランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)に印加される電圧の巻数比分の安定した電圧が第3の2次巻線(5g)から得られる。
図5に示す本発明の第3の実施の形態による多出力電流共振型DC−DCコンバータは、主制御回路(14)の制御方式を直流電源(3)からの入力電圧Eの変動に基づいて第1及び第2の主MOS-FET(1,2)のオン・オフを制御する方式に変更して図4に示す第1の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図4に示す第1の出力整流ダイオード(7)のカソードと第1の出力平滑コンデンサ(8)との間に第2の出力制御用MOS-FET(54)を接続し、第1の直流出力端子(10,11)と第2の出力制御用MOS-FET(54)のゲートとの間に第1の出力平滑コンデンサ(8)の電圧VO1に基づいて第2の出力制御用MOS-FET(54)のオン・オフを制御する第2の出力制御回路(55)を設け、図4に示す出力制御用MOS-FET(40)の接続位置をトランス(5)の第2の2次巻線(5c)と第2の出力整流ダイオード(15)のアノードとの間に変更したものである。図5に示す主制御回路(14)は、第1の主MOS-FET(1)のオン期間を固定し、直流電源(3)からの入力電圧Eの変動に基づいて第2の主MOS-FET(2)のオン期間を変化させることにより、第1の主MOS-FET(1)のオン・デューティを制御する。その他の構成は、図4に示す多出力電流共振型DC−DCコンバータと同様である。また、第1の出力平滑コンデンサ(8)の電圧VO1に基づいて第2の出力制御用MOS-FET(54)のオン・オフを制御して第1の直流出力端子(10,11)間の第1の直流出力電圧VO1を一定に制御する点を除き、図5に示す多出力電流共振型DC−DCコンバータの動作は、図1に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
図5では、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、主制御回路(14)により直流電源(3)からの入力電圧Eの変動に基づいて第1及び第2の主MOS-FET(1,2)のオン・オフを制御することにより、トランス(5)の1次巻線(5a)に印加される電圧を一定に制御できる。したがって、2次側の第1〜第3の整流平滑回路(9,17,49)の全てに出力制御用MOS-FET(54,40,50)を設け、第1〜第3の整流平滑回路(9,17,49)の出力電圧VO1,VO2,VO3に基づいて各出力制御用MOS-FET(54,40,50)のオン・オフを個別に制御することにより、第1〜第3の直流出力端子(10,11;18,19;51,52)から互いに電圧値の異なる第1〜第3の直流出力電圧VO1,VO2,VO3を得ることができる。また、2次側の直流出力回路を全て同一に構成できるので、部品の種類を削減して製造コストを更に低減できると共に、保守上の互換性が向上する利点がある。
図6に示す本発明の第4の実施の形態による多出力電流共振型DC−DCコンバータは、図4の出力制御用MOS-FET(40)の接続位置をトランス(5)の第2の2次巻線(5c)と第2の出力平滑コンデンサ(16)との間の接地ライン上に変更し、図4に示すトランス(5)の第3の2次巻線(5g)の極性を逆にすると共に、第3の出力整流ダイオード(47)の接続位置をトランス(5)の第3の2次巻線(5g)と第3の出力平滑コンデンサ(48)との間の接地ライン上に変更したものである。その他の構成は、図4の多出力電流共振型DC−DCコンバータと同様であり、図6の多出力電流共振型DC−DCコンバータの動作は、図1の多出力電流共振型DC−DCコンバータの動作と略同様である。
図6でも、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、トランス(5)の第3の2次巻線(5g)の極性又は第3の出力整流ダイオード(47)及び出力制御用MOS-FET(40)の接続位置を変更しても、図4と同様の作用及び効果が得られる。
第1〜第4の実施の形態では、各整流平滑回路(9,17,49)を1つの出力整流ダイオード(7,15,47)と出力平滑コンデンサ(8,16,48)から成る半波整流型で構成したが、両波整流型又は全波整流ブリッジ型等で構成してもよい。例えば、図7に示す本発明の第5の実施の形態による多出力電流共振型DC−DCコンバータは、図1に示すトランス(5)の各2次巻線(5b,5c)に中間タップ(5h,5i)を設け、各2次巻線(5b,5c)の両端に一対の出力整流ダイオード(7a,7b:15a,15b)を接続し、各一対の出力整流ダイオード(7a,7b:15a,15b)の接続点と各2次巻線(5b,5c)の中間タップ(5h,5i)との間に出力平滑コンデンサ(8,16)を接続して図4の各整流平滑回路(9,17)を両波整流型の構成に変更し、第2の整流平滑回路(17)を構成する第2の出力整流ダイオード(15a,15b)のアノードと出力制御回路(41)との間にトランス(5)の第2の2次巻線(5c)の電圧VT22を検出する一対の電圧検出用ダイオード(56a,56b)を接続したものである。また、図7に示す主制御回路(14)では、図8に示すように、Dフリップフロップ(57)を設け、Dフリップフロップ(57)の信号入力端子(D)を発振器(32)の出力端子に接続し、反転出力端子(-Q)を第2のデッドタイム付加回路(36)の入力端子に接続し、非反転出力端子(Q)を第1のデッドタイム付加回路(34)の入力端子に接続する。これにより、第1の出力電圧検出回路(12)の誤差信号VE1の電圧レベルに応じて周波数が変化するパルス信号VPLが発振器(32)からDフリップフロップ(57)の信号入力端子(D)に入力される毎に、反転出力端子(-Q)及び非反転出力端子(Q)から各々出力される信号の電圧レベルが切り換えられるため、第1及び第2の主MOS-FET(1,2)を50%のデューティ比で交互にオン・オフすることができる。その他の構成は、図1に示す多出力電流共振型DC−DCコンバータと同様である。
図7では、図示しない電源スイッチをオンすると、直流電源(3)の電圧Eが起動抵抗(23)を介して補助整流平滑回路(22)の補助平滑コンデンサ(21)に印加され、補助平滑コンデンサ(21)が充電される。補助平滑コンデンサ(21)の充電電圧が主制御回路(14)の起動電圧に達すると、主制御回路(14)が動作を開始する。このとき、第1及び第2の主MOS-FET(1,2)の各ゲートに主制御回路(14)から第1及び第2の駆動信号VG1,VG2がそれぞれ付与され、第1及び第2の主MOS-FET(1,2)がオン・オフ動作を開始する。第1の主MOS-FET(1)のオン時に、直流電源(3)、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、1次巻線(5a)、第1の主MOS-FET(1)及び直流電源(3)の経路で電流IQ1が流れる。
このとき、トランス(5)の第1の2次巻線(5b)、一方の第1の出力整流ダイオード(7a)及び第1の出力平滑コンデンサ(8)の経路で流れる第1の2次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、1次巻線(5a)及び第1の主MOS-FET(1)の経路で第1の負荷電流が流れる。また、トランス(5)の第2の2次巻線(5c)、一方の第2の出力整流ダイオード(15a)及び第2の出力平滑コンデンサ(16)の経路で流れる第2の2次電流の影響を受けて、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、1次巻線(5a)及び第1の主MOS-FET(1)の経路で第2の負荷電流が流れる。更に、電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、励磁インダクタンス(5e)及び第1の主MOS-FET(1)の経路で励磁電流が流れる。第1の主MOS-FET(1)を流れる電流IQ1は、第1の負荷電流と、第2の負荷電流と、励磁電流との合成電流となる。第1及び第2の負荷電流は、電流共振用コンデンサ(4)の静電容量及びトランス(5)の漏洩インダクタンス(5d)で決まる共振周波数を有する正弦波状の共振電流となる。励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数を有する共振電流となるが、その共振周波数が第1の主MOS-FET(1)のオン期間に比較して低いため、正弦波の一部を斜辺とする三角波状の電流として観測される。
次に、第1の主MOS-FET(1)がオフになると、前記励磁電流によりトランス(5)に蓄積されたエネルギにより、図35の回路と同様に、電圧擬似共振が発生する。したがって、この期間中に、オンに切り換えられる第2の主MOS-FET(2)のゼロボルトスイッチング(ZVS)が可能となる。
トランス(5)に蓄積された励磁電流によるエネルギの放出が終了すると、電流共振用コンデンサ(4)に蓄積されたエネルギにより、電流共振用コンデンサ(4)、第2の主MOS-FET(2)、1次巻線(5a)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で電流が流れる。したがって、トランス(5)の第1の2次巻線(5b)を介して、他方の第1の出力整流ダイオード(7b)、第1の出力平滑コンデンサ(8)の経路で第1の負荷電流が流れ、トランス(5)の第2の2次巻線(5c)を介して、他方の第2の出力整流ダイオード(15b)、第2の出力平滑コンデンサ(16)の経路で第2の負荷電流が流れ、更に、電流共振用コンデンサ(4)、第2の主MOS-FET(2)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で、第1の主MOS-FET(1)のオン期間中とは逆方向にトランス(5)に循環する励磁電流が流れて、電流共振用コンデンサ(4)に蓄積されたエネルギが放出される。励磁電流は、トランス(5)の漏洩インダクタンス(5d)及び励磁インダクタンス(5e)の合成インダクタンスと電流共振用コンデンサ(4)の静電容量で決まる共振周波数の共振電流であるが、第2の主MOS-FET(2)のオン期間に比較して共振周波数が低いため、正弦波の一部を斜辺とする三角波状の電流として観測される。
第1及び第2の主MOS-FET(1,2)のドレイン−ソース間電圧VQ1,VQ2と、各主MOS-FET(1,2)に流れる電流IQ1,IQ2と、第1の整流平滑回路(9)に流れる電流ID1の波形を図9(A)及び(B)にそれぞれ示す。図9(A)及び(B)の波形は、直流電源(3)から供給される入力電圧Eが低いとき及び高いときに、第1及び第2の主MOS-FET(1,2)のデッドタイムを固定し且つ第1及び第2の駆動信号VG1,VG2を周波数制御して第1及び第2の主MOS-FET(1,2)を50%のデューティ比で交互にオン・オフしたときに得られる。即ち、図9(A)及び(B)は、入力電圧Eの変化に応じて第1及び第2の駆動信号VG1,VG2を周波数制御して第1及び第2の主MOS-FET(1,2)のオン期間を変化させることにより、電流共振用コンデンサ(4)、第2の主MOS-FET(2)、トランス(5)の励磁インダクタンス(5e)、漏洩インダクタンス(5d)及び電流共振用コンデンサ(4)の経路で流れるトランス(5)の励磁電流を変化させる状態を示す。これにより、電流共振用コンデンサ(4)の両端の電圧VC2を調整して第1の直流出力電圧VO1を制御することができる。図9(C)及び(D)は、それぞれ負荷が軽いとき及び重いときの電圧VQ1,VQ2及び電流IQ1,IQ2,ID1の波形を示す。即ち、軽負荷状態の図9(C)では、第1及び第2の主MOS-FET(1,2)に流れる電流IQ1,IQ2が略三角波形状となり、負荷電流としての共振電流は、殆ど流れないが、重負荷状態の図9(D)では、第1及び第2の主MOS-FET(1,2)に流れる電流IQ1,IQ2は、正弦波状に変化する部分を含み、負荷電流に相当する共振電流が流れる。また、図9(C)及び(D)に示す第1及び第2の主MOS-FET(1,2)のドレイン−ソース間電圧VQ1,VQ2を比較すると、負荷の変動に対して第1及び第2の主MOS-FET(1,2)のスイッチング周波数が殆ど変化しないことが理解できよう。
第1の主MOS-FET(1)のオン時に、トランス(5)の1次巻線(5a)に電圧が発生すると共に、第2の2次巻線(5c)を介して一方の電圧検出用ダイオード(56a)のカソードに電圧VT22が発生する。また、第2の主MOS-FET(2)のオン時に、トランス(5)の1次巻線(5a)に電圧が発生すると共に、第2の2次巻線(5c)を介して他方の電圧検出用ダイオード(56b)のカソードに電圧VT22が発生する。一対の電圧検出用ダイオード(56a,56b)のカソードに発生する電圧VT22は、出力制御回路(41)内の電圧変動検出回路(42)に入力され、電圧変動検出回路(42)からRSフリップフロップ(45)のセット端子(S)及びPWM制御回路(44)に高電圧(H)レベルの検出信号VTDが付与され、RSフリップフロップ(45)がセットされると共に、PWM制御回路(44)が駆動される。
このため、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに高電圧(H)レベルの作動信号VS2が付与され、出力制御用MOS-FET(40)がオンする。これにより、第1及び第2の主MOS-FET(1,2)が交互にオンする度に、トランス(5)の第2の2次巻線(5c)から第2の整流平滑回路(17)の第2の出力整流ダイオードの一方(15a)又は他方(15b)を介して第2の出力平滑コンデンサ(16)に電流が流れ、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。
出力制御用MOS-FET(40)がオンに切り換えられると、トランス(5)の第2の2次巻線(5c)の上側又は下側の電圧が半周期毎に第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2にクランプされる。したがって、トランス(5)の漏洩インダクタンス(5d)と励磁インダクタンス(5e)に印加される電圧から1次巻線(5a)と第2の2次巻線(5c)の上側又は下側の巻数比分の電圧を差し引いた電圧が漏洩インダクタンス(5d)に印加される。図7の回路では、漏洩インダクタンス(5d)を有するトランス(5)を使用するため、出力電圧の不要な電圧成分をトランス(5)の漏洩インダクタンス(5d)により吸収することができる。
その後、出力制御用MOS-FET(40)がオフに切り換えられると、トランス(5)の第2の2次巻線(5c)の上側又は下側の電圧クランプが半周期毎に開放されるため、第1の整流平滑回路(9)の第1の出力平滑コンデンサ(8)の電圧VO1にクランプされる通常の電圧がトランス(5)の第1の2次巻線(5b)の上側又は下側に半周期毎に発生する。したがって、図7に示す回路では、第1の主MOS-FET(1)のオン期間中に第2の整流平滑回路(17)の第2の出力整流ダイオードの一方(15a)に電流ID2が流れ、出力制御用MOS-FET(40)がオフした後に第1の整流平滑回路(9)の第1の出力整流ダイオードの一方(7a)に電流ID1が流れる。また、第2の主MOS-FET(2)のオン期間中に第2の整流平滑回路(17)の第2の出力整流ダイオードの他方(15b)に電流ID2が流れ、出力制御用MOS-FET(40)がオフした後に第1の整流平滑回路(9)の第1の出力整流ダイオードの他方(7b)に電流ID1が流れる。
更に、第1及び第2の直流出力電圧VO1,VO2の差が小さいとき、第1の整流平滑回路(9)の第1の出力平滑コンデンサ(8)及び第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)のリプル電圧により、半周期毎に第1及び第2の出力整流ダイオードの一方(7a,15a)又は第1及び第2の出力整流ダイオードの他方(7b,15b)に同時に電流ID1,ID2が流れることがある。このときの第1の主MOS-FET(1)のドレイン−ソース間の電圧VQ1、第2の主MOS-FET(2)のドレイン−ソース間の電圧VQ2、第1の主MOS-FET(1)に流れる電流IQ1、第2の主MOS-FET(2)に流れる電流IQ2、第1の出力整流ダイオード(7a,7b)に流れる電流ID1及び第2の出力整流ダイオード(15a,15b)に流れる電流ID2の各波形をそれぞれ図10(A)〜(F)に示す。
一方、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2は、出力制御回路(41)内の第2の出力電圧検出回路(43)により検出され、その検出信号と第2の出力電圧値を規定する基準電圧との誤差信号VE2がPWM制御回路(44)に入力される。PWM制御回路(44)は、電圧変動検出回路(42)から付与される高電圧(H)レベルの検出信号VTDにより駆動され、第2の出力電圧検出回路(43)の誤差信号VE2の電圧レベルに基づいて出力するパルス列信号VPTのデューティ比を制御する。即ち、第2の出力平滑コンデンサ(16)の電圧VO2が基準電圧よりも高いときはPWM制御回路(44)からデューティ比の小さいパルス列信号VPTが出力され、第2の出力平滑コンデンサ(16)の電圧VO2が基準電圧よりも低いときはPWM制御回路(44)からデューティ比の大きいパルス列信号VPTが出力される。PWM制御回路(44)から出力されるパルス列信号VPTは、RSフリップフロップ(45)のリセット端子(R)に付与され、RSフリップフロップ(45)がリセットされる。したがって、第2の整流平滑回路(17)の第2の直流出力電圧VO2が設定値より高いとき、PWM制御回路(44)からデューティ比の小さいパルス列信号VPTがRSフリップフロップ(45)のリセット端子(R)に付与され、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに狭いパルス幅の作動信号VS2が付与される。これにより、出力制御用MOS-FET(40)のオン期間が短くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第2の出力平滑コンデンサ(16)の電圧VO2が低下する。
また、第2の整流平滑回路(17)の第2の直流出力電圧VO2が設定値より低いとき、PWM制御回路(44)からデューティ比の大きいパルス列信号VPTがRSフリップフロップ(45)のリセット端子(R)に付与され、RSフリップフロップ(45)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに広いパルス幅の作動信号VS2が付与される。これにより、出力制御用MOS-FET(40)のオン期間が長くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。このように、第2の整流平滑回路(17)の出力電圧VO2に基づいて出力制御用MOS-FET(40)のオン期間を1次側の第1及び第2の主MOS-FET(1,2)のスイッチング周波数に同期して制御して、略一定値の第2の直流出力電圧VO2を第2の直流出力端子(18,19)から出力することができる。
図7では、負荷の変動に対して第1及び第2の主MOS-FET(1,2)のスイッチング周波数が殆ど変化しないので、トランス(5)の1次側から2次側に電力を供給する期間が殆ど変化しない。このため、トランス(5)の第1の2次巻線(5b)側の第1の直流出力端子(10,11)に接続された負荷の変動に拘わらず、トランス(5)の第2の2次巻線(5c)に接続された第2の整流平滑回路(17)を介して第2の直流出力端子(18,19)から必要な直流電力を取り出すことができる。また、第1及び第2の主MOS-FET(1,2)のスイッチング周波数に同期して出力制御用MOS-FET(40)をオン・オフすることにより、第2の出力平滑コンデンサ(16)に電流が流れる期間が制御される。このため、出力制御回路(41)にて第2の平滑コンデンサ(16)の電圧VO2に基づいて出力制御用MOS-FET(40)のオン・オフを制御することにより、第2の直流出力VO2を高い精度で制御することができる。したがって、出力制御用MOS-FET(40)のオン・オフ動作により第2の直流出力電圧VO2を直接的に制御できるので、電力変換損失が少なく、また第2の整流平滑回路(17)に出力制御用MOS-FET(40)を追加する程度の簡易な回路変更で安定度の高い第2の直流出力電圧VO2が得られるので、安価で電力変換効率が高く且つ高精度の直流出力が得られる多出力電流共振型DC−DCコンバータを実現することができる。
図11に示す本発明の第6の実施の形態による多出力電流共振型DC−DCコンバータは、図7に示すトランス(5)に設けられる付加的2次巻線としての第3の2次巻線(5g)と、第3の2次巻線(5g)に接続されて第3の出力整流ダイオード(47)及び第3の出力平滑コンデンサ(48)から構成される付加的整流平滑回路としての第3の整流平滑回路(49)と、第3の出力整流ダイオード(47)のカソードと第3の出力平滑コンデンサ(48)との間に接続される付加的スイッチング素子としての付加的出力制御用MOS-FET(50)と、第3の直流出力端子(51,52)と付加的出力制御用MOS-FET(50)のゲートとの間に設けられて第3の出力平滑コンデンサ(48)の電圧VO3に基づいて付加的出力制御用MOS-FET(50)のオン・オフを制御する付加的制御回路(53)とを備える。付加的制御回路(53)の内部構成は、図2に示す出力制御回路(41)の内部構成と同様であり、その他の構成は、図7に示す多出力電流共振型DC−DCコンバータと同様である。
図11の多出力電流共振型DC−DCコンバータでは、第3の整流平滑回路(49)を1つの出力整流ダイオード(47)及び1つの出力平滑コンデンサ(48)から成る半波整流型で構成するため、第1の主MOS-FET(1)のオン期間に同期して付加的出力制御用MOS-FET(50)がオン・オフ動作され、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して第3の直流出力電圧VO3が出力される。第3の整流平滑回路(49)の第3の出力平滑コンデンサ(48)の電圧VO3は付加的制御回路(53)により検出され、この検出電圧と第3の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用MOS-FET(50)が第1の主MOS-FET(1)のスイッチング周波数に同期してパルス幅変調(PWM)される。これにより、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して出力される第3の直流出力電圧VO3が安定化される。前記以外の基本的な動作は、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図11では、図7と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、第1の直流出力端子(10,11)に接続される負荷の変動に拘わらず、第2及び第3の直流出力端子(18,19;51,52)からそれぞれ安定な第2及び第3の直流出力電圧VO2,VO3を個別に取り出すことができる。したがって、トランス(5)の第1〜第3の2次巻線(5b,5c,5g)及び第1〜第3の整流平滑回路(9,17,49)を構成する第1〜第3の出力整流ダイオード(7a,7b;15a,15b;47)の何れか一方又は双方の極性を変更し又は出力制御回路(41)又は付加的制御回路(53)の制御基準値等を変更することにより、極性や電圧値が互いに異なる3つの直流出力電圧VO1,VO2,VO3を発生する多出力電流共振型DC−DCコンバータを実現できる。
図12に示す本発明の第7の実施の形態による多出力電流共振型DC−DCコンバータは、図11に示す2つの第2の出力整流ダイオード(15a,15b)と1つの第2の出力平滑コンデンサ(16)から成る両波整流型の第2の整流平滑回路(17)を橋絡(ブリッジ)接続された4つの第2の出力整流ダイオード(15a〜15d)と1つの第2の出力平滑コンデンサ(16)から成る全波整流ブリッジ型の第2の整流平滑回路(17)に置き換え、トランス(5)の第2の2次巻線(5c)の上端及び下端と出力制御回路(41)との間に一対の電圧検出用ダイオード(56a,56b)を接続し、トランス(5)の第3の2次巻線(5g)の極性を図11に示す極性とは逆にしたものである。図12に示す例では、トランス(5)の第3の2次巻線(5g)の極性が第1及び第2の2次巻線(5b,5c)とは逆であるため、付加的出力制御用MOS-FET(50)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作される。その他の構成は、図11に示す多出力電流共振型DC−DCコンバータと同様である。
図12の多出力電流共振型DC−DCコンバータでは、トランス(5)の第2の2次巻線(5c)の両端に発生した交流電圧が橋絡接続された4つの第2の出力整流ダイオード(15a〜15d)により全波整流され、出力制御用MOS-FET(40)及び第2の出力平滑コンデンサ(16)を介して第2の直流出力端子(18,19)から平滑化された第2の直流出力電圧VO2が出力される。第2の整流平滑回路(17)内の第2の出力平滑コンデンサ(16)の電圧VO2は出力制御回路(41)により検出され、この検出電圧と第2の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用MOS-FET(40)が第1及び第2の主MOS-FET(1,2)のスイッチング周波数に同期してPWM(パルス幅変調)制御される。これにより、第2の整流平滑回路(17)から第2の直流出力端子(18,19)を介して出力される第2の直流出力電圧VO2が安定化される。
また、付加的出力制御用MOS-FET(50)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作され、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して第3の直流出力電圧VO3が出力される。第3の整流平滑回路(49)内の第3の出力平滑コンデンサ(48)の電圧VO3は付加的制御回路(53)により検出され、この検出電圧と第3の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用MOS-FET(50)が第1の主MOS-FET(1)のスイッチング周波数に同期してパルス幅変調(PWM)される。これにより、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して出力される第3の直流出力電圧VO3が安定化される。前記以外の基本的な動作は、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図12では、図11と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、図12に示すように、両波整流型の第2の整流平滑回路(17)を全波整流ブリッジ型に変更し又はトランス(5)の第3の2次巻線(5g)の極性を第1及び第2の2次巻線(5b,5c)と逆極性にしても、図11と略同様の作用及び効果が得られる。
図13に示す本発明の第8の実施の形態による多出力電流共振型DC−DCコンバータは、図12に示すトランス(5)の1次巻線(5a)と漏洩インダクタンス(5d)と電流共振用コンデンサ(4)との直列回路を第1の主MOS-FET(1)に対して並列に接続し、橋絡接続された4つの第2の出力整流ダイオード(15a〜15d)と1つの第2の出力平滑コンデンサ(16)から成る全波整流ブリッジ型の第2の整流平滑回路(17)を1つの第2の出力整流ダイオード(15)と1つの第2の出力平滑コンデンサ(16)から成る半波整流型の第2の整流平滑回路(17)に変更し、トランス(5)の第2の2次巻線(5c)と第2の出力平滑コンデンサ(16)との間の接地ライン上に出力制御用MOS-FET(40)を接続し、図12に示す第3の整流平滑回路(49)を構成する第3の出力整流ダイオード(47)の接続位置をトランス(5)の第3の2次巻線(5g)と第3の出力平滑コンデンサ(48)との間の接地ライン上に変更したものである。その他の構成は、図12の多出力電流共振型DC−DCコンバータと略同様である。
図13の多出力電流共振型DC−DCコンバータでは、出力制御用MOS-FET(40)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作され、第2の整流平滑回路(17)から第2の直流出力端子(18,19)を介して第2の直流出力電圧VO2が出力される。第2の整流平滑回路(17)内の第2の出力平滑コンデンサ(16)の電圧VO2は出力制御回路(41)により検出され、この検出電圧と第2の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用MOS-FET(40)が第2の主MOS-FET(2)のスイッチング周波数に同期してパルス幅変調(PWM)制御される。これにより、第2の整流平滑回路(17)から第2の直流出力端子(18,19)を介して出力される第2の直流出力電圧VO2が安定化される。一方、付加的出力制御用MOS-FET(50)は、第1の主MOS-FET(1)のオン期間に同期してオン・オフ動作され、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して第3の直流出力電圧VO3が出力される。第3の整流平滑回路(49)内の第3の出力平滑コンデンサ(48)の電圧VO3は付加的制御回路(53)により検出され、この検出電圧と第3の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用MOS-FET(50)が第1の主MOS-FET(1)のスイッチング周波数に同期してパルス幅変調(PWM)される。これにより、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して出力される第3の直流出力電圧VO3が安定化される。前記以外の基本的な動作については、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図13では、図12と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、図13に示すように、全波整流ブリッジ型の第2の整流平滑回路(17)を半波整流型に変更して出力制御用MOS-FET(40)の接続位置を変更し又は第3の整流平滑回路(49)を構成する第3の出力整流ダイオード(47)の接続位置を変更しても、図12と略同様の作用及び効果が得られる。
図14に示す本発明の第9の実施の形態による多出力電流共振型DC−DCコンバータは、図7に示す中間タップ(5i)を有するトランス(5)の第2の2次巻線(5c)を省略し、トランス(5)の第1の2次巻線(5b)の中間タップ(5h)と下端との間に第2の出力整流ダイオード(15)及び第2の出力平滑コンデンサ(16)から成る半波整流型の第2の整流平滑回路(17)を接続し、第2の出力整流ダイオード(15)のカソードと第2の出力平滑コンデンサ(16)との間に出力制御用MOS-FET(40)を接続し、第2の直流出力端子(18,19)と出力制御用MOS-FET(40)との間に第2の出力平滑コンデンサ(16)の電圧VO2に基づいて出力制御用MOS-FET(40)のオン・オフを制御する出力制御回路(41)を設けたものである。その他の構成は、図7の多出力電流共振型DC−DCコンバータと略同様である。
図14の多出力電流共振型DC−DCコンバータでは、第2の主MOS-FET(2)がオンしたとき、トランス(5)の第1の2次巻線(5b)の下端と中間タップ(5h)との間に下端を正とする電圧VT22が発生し、出力制御用MOS-FET(40)がオンする。したがって、出力制御用MOS-FET(40)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作され、第2の整流平滑回路(17)から第2の直流出力端子(18,19)を介して第2の直流出力電圧VO2が出力される。第2の整流平滑回路(17)内の第2の出力平滑コンデンサ(16)の電圧VO2は、出力制御回路(41)により検出され、この検出電圧と第2の出力電圧値を規定する基準電圧との誤差信号に基づいて出力制御用MOS-FET(40)が第2の主MOS-FET(2)のスイッチング周波数に同期してパルス幅が変調(PWM)される。これにより、第2の整流平滑回路(17)から第2の直流出力端子(18,19)を介して出力される第2の直流出力電圧VO2が安定化される。前記以外の基本的な動作については、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図14では、図7と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、トランス(5)の第1の2次巻線(5b)側の第1の直流出力端子(10,11)に接続された負荷の変動に拘わらず、トランス(5)の第2の2次巻線(5c)に接続された第2の整流平滑回路(17)を介して第2の直流出力端子(18,19)から必要な直流電力を取り出すことができる。したがって、図14でも図7と略同様の作用及び効果が得られる。特に、図14では図7に比較してトランス(5)の2次巻線の数が少ないので、トランス(5)の小型化及び軽量化を図ることができる利点がある。
また、図15に示す本発明の第10の実施の形態による多出力電流共振型DC−DCコンバータは、図11に示す2つの第1の出力整流ダイオード(7a,7b)と1つの第1の出力平滑コンデンサ(8)から成る両波整流型の第1の整流平滑回路(9)を橋絡接続された4つの第1の出力整流ダイオード(7a〜7d)と1つの第1の出力平滑コンデンサ(8)から成る全波整流ブリッジ型の第1の整流平滑回路(9)に置き換え、トランス(5)の第3の2次巻線(5g)の極性を図11に示す極性とは逆にしたものである。図15に示す例では、トランス(5)の第3の2次巻線(5g)の極性が第1及び第2の2次巻線(5b,5c)とは逆であるため、付加的出力制御用MOS-FET(50)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作される。その他の構成は、図11の多出力電流共振型DC−DCコンバータと同様である。
図15の多出力電流共振型DC−DCコンバータでは、トランス(5)の第1の2次巻線(5b)の両端に発生した交流電圧が橋絡接続された4つの第1の出力整流ダイオード(7a〜7d)により全波整流され、第1の出力平滑コンデンサ(8)を介して第1の直流出力端子(10,11)から平滑化された第1の直流出力電圧VO1が出力される。第1の整流平滑回路(9)内の第1の出力平滑コンデンサ(8)の電圧VO1は第1の出力電圧検出回路(12)により検出され、この検出電圧と第1の出力電圧値を規定する基準電圧との誤差信号VE1がフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して主制御回路(14)の帰還信号入力端子(FB)に伝達される。主制御回路(14)は、帰還信号入力端子(FB)に入力される第1の出力電圧検出回路(12)の誤差信号VE1の電圧レベルに基づいてパルス周波数が変調(PFM)された第1及び第2の駆動信号VG1,VG2をそれぞれ第1及び第2の主MOS-FET(1,2)の各ゲートに付与し、第1の出力電圧検出回路(12)の誤差信号VE1の電圧レベルに対応した周波数で第1及び第2の主MOS-FET(1,2)を交互にオン・オフ動作させる。これにより、第1の直流出力端子(10,11)から出力される第1の直流出力電圧VO1が略一定値に制御される。また、付加的出力制御用MOS-FET(50)が第2の主MOS-FET(2)のオン期間に同期してオン・オフ動作され、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して第3の直流出力電圧VO3が出力される。第3の整流平滑回路(49)内の第3の出力平滑コンデンサ(48)の電圧VO3は付加的制御回路(53)により検出され、この検出電圧と第3の出力電圧値を規定する基準電圧との誤差信号に基づいて付加的出力制御用MOS-FET(50)が第2の主MOS-FET(2)のスイッチング周波数に同期してパルス幅が変調(PWM)される。これにより、第3の整流平滑回路(49)から第3の直流出力端子(51,52)を介して出力される第3の直流出力電圧VO3が安定化される。前記以外の基本的な動作は、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図15では、図11と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、図15に示すように、両波整流型の第1の整流平滑回路(9)を全波整流ブリッジ型に変更し又はトランス(5)の第3の2次巻線(5g)の極性を第1及び第2の2次巻線(5b,5c)と逆極性にしても、図11と略同様の作用及び効果が得られる。
図16に示す本発明の第11の実施の形態による多出力電流共振型DC−DCコンバータは、主制御回路(14)の制御方式を直流電源(3)からの入力電圧Eの変動に基づいて第1及び第2の主MOS-FET(1,2)のオン・オフを制御する方式に変更して図7に示す第1の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図7に示す第1の出力整流ダイオード(7a,7b)のカソードと第1の出力平滑コンデンサ(8)との間に第2の出力制御用MOS-FET(54)を接続し、第1の直流出力端子(10,11)と第2の出力制御用MOS-FET(54)のゲートとの間に第1の出力平滑コンデンサ(8)の電圧VO1に基づいて第2の出力制御用MOS-FET(54)のオン・オフを制御する第2の出力制御回路(55)を設け、第1の出力整流ダイオード(7a,7b)の各アノードと第2の出力制御回路(55)との間にトランス(5)の第1の2次巻線(5b)の電圧VT21を検出する一対の第2の電圧検出用ダイオード(58a,58b)を接続したものである。その他の構成は、図7の多出力電流共振型DC−DCコンバータと略同様である。
図16の多出力電流共振型DC−DCコンバータでは、直流電源(3)からの入力電圧Eの変動に基づいてパルス周波数変調(PFM)された第1及び第2の駆動信号VG1,VG2が主制御回路(14)からそれぞれ第1及び第2の主MOS-FET(1,2)の各ゲートに付与され、直流電源(3)からの入力電圧Eに対応した周波数で第1及び第2の主MOS-FET(1,2)が交互にオン・オフ動作される。これにより、トランス(5)の1次巻線(5a)に交流電圧が発生し、1次巻線(5a)と第1の2次巻線(5b)との巻線比に応じた交流電圧が第1の2次巻線(5b)に誘起される。トランス(5)の第1の2次巻線(5b)に誘起された交流電圧は、第1の整流平滑回路(9)を構成する2つの第1の出力整流ダイオード(7a,7b)により両波整流され、第1の出力平滑コンデンサ(8)により平滑化されて第1の直流出力端子(10,11)間に第1の直流出力電圧VO1が発生する。また、第1の整流平滑回路(9)の第1の出力平滑コンデンサ(8)の電圧VO1は、第2の出力制御回路(55)により検出され、その検出電圧と第1の出力電圧値を規定する基準電圧との誤差信号に基づいて、第2の出力制御用MOS-FET(54)が第1及び第2の主MOS-FET(1,2)のスイッチング周波数に同期してパルス幅変調(PWM)される。これにより、第1の整流平滑回路(9)から第1の直流出力端子(10,11)を介して出力される第1の直流出力電圧VO1が安定化される。前記以外の基本的な動作は、図7の多出力電流共振型DC−DCコンバータの動作と略同様である。
図16では、図7と同様に、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、主制御回路(14)により直流電源(3)からの入力電圧Eの変動に基づいて、第1及び第2の主MOS-FET(1,2)のオン・オフを制御することにより、トランス(5)の1次巻線(5a)に印加される電圧を一定に制御できる。したがって、第1及び第2の整流平滑回路(9,17)に出力制御用MOS-FET(54,40)を設け、第1及び第2の整流平滑回路(9,17)の出力電圧VO1,VO2に基づいて各出力制御用MOS-FET(54,40)のオン・オフを個別に制御することにより、第1及び第2の直流出力端子(10,11;18,19)から互いに電圧値の異なる第1及び第2の直流出力電圧VO1,VO2を得ることができる。また、2次側の直流出力回路の構成部品を全て同一にして、部品の種類を削減し、製造コストを更に低減できると共に、保守互換性が向上する利点がある。
ところで、図1に示す多出力電流共振型DC−DCコンバータでは、1次側の第1の主MOS-FET(1)がオンすると同時に2次側の出力制御用MOS-FET(40)がオンし、第1の主MOS-FET(1)のオン期間中に第2の整流平滑回路(17)の出力電圧VO2に基づいて出力制御用MOS-FET(40)をオフする。このため、出力制御用MOS-FET(40)がオンからオフに切り換わるとき、出力制御用MOS-FET(40)のオン期間中に流れる正弦波状の電流ID2が急激にゼロまで減少すると同時に、出力制御用MOS-FET(40)のドレイン−ソース間の電圧が0[V]から急激に上昇する。したがって、出力制御用MOS-FET(40)のオンからオフへの切り換え時に、出力制御用MOS-FET(40)に流れる電流ID2が十分にゼロまで減少しないうちに、出力制御用MOS-FET(40)のドレイン−ソース間の電圧が急激に上昇するため、出力制御用MOS-FET(40)にて大きなスイッチング損失が発生し、総合的に多出力電流共振型DC−DCコンバータの電力変換効率が低下する欠点があった。同様に、前記の特許文献2に開示される多出力DC/DCコンバータでも、1次側の電界効果トランジスタのオンに同期して2次側のスイッチ回路がオンとなり、主フィードバックを行わない出力系の出力電圧に合わせてスイッチ回路のオン時間を制御するため、スイッチ回路のオンからオフへの切り換え時に、スイッチ回路に流れる電流が十分にゼロまで減少しないうちに、スイッチ回路の端子電圧が急激に上昇する。このため、スイッチ回路にて大きな電力損失が発生して、総合的に多出力DC/DCコンバータの電力変換効率が低下する欠点があった。
本発明による第12の実施の形態を示す多出力電流共振型DC−DCコンバータは、出力制御用MOS-FET(40)のオンからオフへの切り換え時に発生するスイッチング損失を低減させるもので、図19に示すように、図1に示す出力制御用MOS-FET(40)の接続位置をトランス(5)の第2の2次巻線(5c)と第2の出力平滑コンデンサ(16)との間の接地ライン上に変更したものである。第1の出力電圧検出回路(12)は、第1の直流出力端子(10,11)間に直列に接続された2つの抵抗(59,60)とツェナダイオード(61)で構成され、第1の出力平滑コンデンサ(8)の検出電圧と第1の出力電圧値を規定するツェナダイオード(61)のツェナ電圧VR1との第1の誤差信号VE1が2つの抵抗(59,60)の接続点から出力され、フォトカプラ(13)の発光部(13a)に流れる電流が制御される。これにより、フォトカプラ(13)の受光部(13b)に第1の誤差信号VE1により制御された電流が流れるので、第1の出力電圧検出回路(12)からフォトカプラ(13)の発光部(13a)及び受光部(13b)を介して主制御回路(14)の帰還信号入力端子(FB)に第1の誤差信号VE1が伝達される。
出力制御回路(41)は、第2の2次巻線(5c)に発生する電圧VT22の立上りパルス及び立下りパルスを検出して、それぞれ第1及び第2の検出信号VTDを発生する電圧変動検出回路(42)と、第2の出力平滑コンデンサ(16)の電圧VO2を検出してその検出電圧と第2の出力電圧値を規定する基準電圧VR2との第2の誤差信号VE2を出力する第2の出力電圧検出回路(43)と、電圧変動検出回路(42)が第1の検出信号VTDを発生した後に出力制御用MOS-FET(40)をオンに切り換えると共に、電圧変動検出回路(42)が第2の検出信号VTDを発生した後に出力制御用MOS-FET(40)をオフに切り換える出力信号VPTを発生する駆動制御回路としてのPWM制御回路(44)と、PWM制御回路(44)の出力信号VPTにより出力制御用MOS-FET(40)のゲートに付与する作動信号VS2を出力する駆動回路(46)とから構成される。
第2の出力電圧検出回路(43)は、第2の直流出力端子(18,19)間に直列に接続された分圧抵抗(62,63)と、第2の出力平滑コンデンサ(16)に並列に接続されたシャントレギュレータ(64)及び2つの抵抗(65,66)を有する直列回路と、シャントレギュレータ(64)と一方の抵抗(65)との接続点と分圧抵抗(62,63)の分圧点との間に接続された位相補正用コンデンサ(67)とから構成される。シャントレギュレータ(64)のREF端子は分圧抵抗(62,63)の分圧点に接続され、一方の第2の直流出力端子(18)と2つの抵抗(65,66)の接続点との間にフォトカプラ(68)の発光部(68a)が接続される。
図20に示すように、第2の2次巻線(5c)の両端には整流ダイオード(69)と平滑コンデンサ(70)から成る補助電源回路が接続され、整流ダイオード(69)のカソードから平滑コンデンサ(70)を介して出力制御回路(41)を構成する電圧変動検出回路(42)及びPWM制御回路(44)及び駆動回路(46)に駆動用電力が供給される。
電圧変動検出回路(42)は、第2の2次巻線(5c)の両端に直列に接続された分圧抵抗(71,72)と、他方の分圧抵抗(72)と並列に接続されたダイオード(73)と、ベース(制御端子)が分圧抵抗(71,72)の分圧点に接続された検出用スイッチング素子としての検出用トランジスタ(74)とから構成される。検出用トランジスタ(74)は、PWM制御回路(44)に接続されたコレクタ(一方の主端子)と、平滑コンデンサ(70)に接続されたエミッタ(他方の主端子)とを備える。検出用トランジスタ(74)のオン及びオフ時に、コレクタからそれぞれ第1及び第2の検出信号VTDが発生する。即ち、第2の2次巻線(5c)に電圧VT22の立ち上がりパルスが発生すると、分圧抵抗(71,72)の分圧点に正極性の電圧が発生し、これにより、ダイオード(73)が逆バイアスされると同時に、ベースからエミッタに電流が流れる検出用トランジスタ(74)がオンとなり、検出用トランジスタ(74)は、コレクタから第1の検出信号VTDを発生する。第2の2次巻線(5c)に電圧VT22の立ち下がりパルスが発生すると、分圧抵抗(71,72)の分圧点に負極性の電圧が発生してダイオード(73)が順バイアスされる。これにより、ベース−エミッタ間には電流が流れない検出用トランジスタ(74)はオフとなり、検出用トランジスタ(74)は、コレクタから第2の検出信号VTDを発生する。
PWM制御回路(44)は、整流ダイオード(69)と平滑コンデンサ(70)との接続点と検出用トランジスタ(74)のコレクタとの間に接続された放電用抵抗(75)と、コンパレータ(76)と、整流ダイオード(69)と平滑コンデンサ(70)との接続点とコンパレータ(76)の反転入力端子(-)との間に接続された積算コンデンサ(77)と、放電用抵抗(75)と検出用トランジスタ(74)との接続点と積算コンデンサ(77)とコンパレータ(76) の反転入力端子(-)との接続点との間に接続された充電用抵抗(78)と、充電用抵抗(78)に並列に接続された放電用ダイオード(79)と、平滑コンデンサ(70)に並列に接続された電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との直列回路とを備えている。コンパレータ(76)の非反転入力端子(+)は、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点に接続され、出力端子は、駆動回路(46)に接続される。放電用抵抗(75)、積算コンデンサ(77)、充電用抵抗(78)及び放電用ダイオード(79)は、積算回路を構成し、検出用トランジスタ(74)がオンになると、コレクタから第1の検出信号VTDが発生するので、平滑コンデンサ(70)、積算コンデンサ(77)、充電用抵抗(78)及び検出用トランジスタ(74)を通じて充電電流が流れて、積算コンデンサ(77)が充電される。積算コンデンサ(77)と充電用抵抗(78)とを流れる充電電流により、積算コンデンサ(77)と充電用抵抗(78)との接続点の電圧は、第2の2次巻線(5c)に発生する電圧VT22の積算値に対応する第1の積算出力信号VCW1(図21(B))を表す。
検出用トランジスタ(74)がオフになると、検出用トランジスタ(74)のコレクタから第2の検出信号VTDが発生するので、積算コンデンサ(77)に蓄積された電荷は、放電用抵抗(75)及び放電用ダイオード(79)を通じて流れる放電電流により放電される。放電用抵抗(75)及び放電用ダイオード(79)を通じて流れる放電電流により、積算コンデンサ(77)と放電用ダイオード(79)との接続点の電圧は、第2の2次巻線(5c)に発生する電圧VT22の積算値に対応する第2の積算出力信号VCW2(図21(B))を表す。電流制限用抵抗(80)及びフォトカプラ(68)の受光部(68b)は、誤差電圧発生回路を構成し、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点から第2の出力電圧検出回路(43)の第2の誤差信号VE2に対応するレベルの誤差電圧VPC(図21(B))を発生する。コンパレータ(76)は、非反転入力端子(+)に入力される誤差電圧VPCと反転入力端子(-)に入力される第1及び第2の積算出力信号VCW1,VCW2から成る積算コンデンサ(77)の充放電電圧VCWとを比較して、積算コンデンサ(77)の充放電電圧VCWが誤差電圧VPCよりも低いと、高電圧(H)レベルの出力信号VPTを発生し、積算コンデンサ(77)の充放電電圧VCWが誤差電圧VPCよりも高いと、低電圧(L)レベルの出力信号VPTを発生する。
駆動回路(46)は、平滑コンデンサ(70)に並列に接続された高電圧出力用のNPNトランジスタ(81)及び低電圧出力用のPNPトランジスタ(82)と、整流ダイオード(69)と平滑コンデンサ(70)との接続点とNPNトランジスタ(81)及びPNPトランジスタ(82)(切換素子)の両ベース(制御端子)との間に接続されたバイアス抵抗(83)と、NPNトランジスタ(81)及びPNPトランジスタ(82)の両エミッタ(一方の主端子)に接続された出力抵抗(84)とから構成される。NPNトランジスタ(81)のコレクタ(他方の主端子)は、整流ダイオード(69)と平滑コンデンサ(70)との接続点に接続され、PNPトランジスタ(82)のコレクタ(他方の主端子)は、平滑コンデンサ(70)の接地端(下端)に接続される。
動作の際に、コンパレータ(76)から高電圧(H)レベルの出力信号VPTが出力されると、NPNトランジスタ(81)及びPNPトランジスタ(82)がそれぞれオン及びオフとなり、NPNトランジスタ(81)のエミッタから出力抵抗(84)を介して電流が流れ、ゲートに高電圧(H)レベルの作動信号VS2が付与される出力制御用MOS-FET(40)は、オンに切り換えられる。逆に、コンパレータ(76)から低電圧(L)レベルの出力信号VPTが出力されると、NPNトランジスタ(81)及びPNPトランジスタ(82)がそれぞれオフ及びオンとなり、出力抵抗(84)からPNPトランジスタ(82)のエミッタを通じて電流が流れ、ゲートに低電圧(L)レベルの作動信号VS2が付与される出力制御用MOS-FET(40)は、オフに切り換えられる。その他の構成は、図35に示す従来の多出力電流共振型DC−DCコンバータと略同様である。
第1の主MOS-FET(1)がオンに切り換えられると、直流電源(3)から電流共振用コンデンサ(4)、トランス(5)の漏洩インダクタンス(5d)、トランス(5)の1次巻線(5a)及び第1の主MOS-FET(1)を通じて電流IQ1が流れる。これにより、トランス(5)の1次巻線(5a)に電圧が発生すると共に、図21(A)に示すように第2の2次巻線(5c)に正極性の電圧VT22が誘起される。第2の2次巻線(5c)に誘起される電圧VT22は、第2の整流平滑回路(17)に入力されると共に、出力制御回路(41)内の電圧変動検出回路(42)に入力されて電圧VT22の立上りパルスが検出される。このとき、分圧抵抗(71,72)の分圧点に正極性の電圧が発生してダイオード(73)が逆バイアスされ、検出用トランジスタ(74)のベースからエミッタに電流が流れてオンとなるため、検出用トランジスタ(74)のコレクタから第1の検出信号VTDが発生する。これにより、積算コンデンサ(77)が充電用抵抗(78)及び検出用トランジスタ(74)を通して平滑コンデンサ(70)の電圧で充電され、図21(B)に示す第1の積算出力信号VCW1が積算コンデンサ(77)と充電用抵抗(78)との接続点に発生する。このとき、図21(B)の実線で示すように、時間の経過と共に指数関数的に減少する積算コンデンサ(77)の充電電圧VCWは、コンパレータ(76)の反転入力端子(-)に印加される。また、第2の出力電圧検出回路(43)は、第2の出力平滑コンデンサ(16)の電圧VO2を検出し、シャントレギュレータ(64)は、分圧抵抗(62,63)の分圧点に発生する検出電圧と第2の出力電圧値を規定するので、シャントレギュレータ(64)の基準電圧VR2と検出電圧VO2との第2の誤差信号VE2が2つの抵抗(65,66)の接続点から出力され、フォトカプラ(68)の発光部(68a)に流れる電流が制御される。これにより、フォトカプラ(68)の受光部(68b)に第2の誤差信号VE2により制御された電流が流れ、図21(B)の破線に示すように、第2の出力平滑コンデンサ(16)の電圧VO2に対応してレベルが変化する誤差電圧VPCが、電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
コンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧VCWが、図21(B)に示す時刻tONに非反転入力端子(+)に印加される誤差電圧VPCに達すると、コンパレータ(76)は、出力電圧レベルを反転して、高電圧(H)レベルの出力信号VPTを発生する。これにより、駆動回路(46)のNPNトランジスタ(81)がオン、PNPトランジスタ(82)がオフとなるので、出力抵抗(84)を介して出力制御用MOS-FET(40)のゲートに図21(C)に示す高電圧(H)レベルの作動信号VS2が付与され、出力制御用MOS-FET(40)は、オフからオンに切り換えられる。このとき、図21(D)及び(E)に示すように、出力制御用MOS-FET(40)のドレイン−ソース間の電圧VQ3が略0[V]となり、出力制御用MOS-FET(40)に正弦波状の電流IQ3が流れ始める。
その後、第1の主MOS-FET(1)がオフに切り換わると、図21(A)に示すように、負極性の電圧VT22が第2の2次巻線(5c)に誘起されて第2の整流平滑回路(17)及び電圧変動検出回路(42)に入力される。電圧変動検出回路(42)は、電圧VT22の立下りパルスを検出するとき、分圧抵抗(71,72)の分圧点に負極性の電圧が発生してダイオード(73)が順バイアスされるので、検出用トランジスタ(74)のベース−エミッタ間の電流がカットオフされ、検出用トランジスタ(74)がオフに切り換えられて、コレクタから第2の検出信号VTDが発生する。これにより、放電用抵抗(75)及び放電用ダイオード(79)を通して流れる放電電流により、積算コンデンサ(77)が放電され、積算コンデンサ(77)と放電用ダイオード(79)との接続点に図21(B)に示す第2の積算出力信号VCW2が発生する。第2の積算出力信号VCW2は、図21(B)の実線に示すように、時間の経過と共に指数関数的に増加する電圧であり、コンパレータ(76)の反転入力端子(-)に印加される。他面、第2の2次巻線(5c)に誘起される負極性の電圧VT22により、第2の出力整流ダイオード(15)が逆バイアスされて、出力制御用MOS-FET(40)に流れる正弦波状の電流IQ3は、図21(E)に示すように略ゼロにカットオフされる。
その後、コンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧VCWが、図21(B)に示す時刻tOFFに、非反転入力端子(+)に印加される誤差電圧VPCに等しくなると、コンパレータ(76)は、低電圧(L)レベルの出力信号VPTに出力電圧レベルを反転する。これにより、NPNトランジスタ(81)がオフ、PNPトランジスタ(82)がオンとなるので、図21(C)に示す低電圧(L)レベルの作動信号VS2が、出力抵抗(84)を介してゲートに付与される出力制御用MOS-FET(40)は、オンからオフに切り換えられる。このとき、図21(D)に示すように、出力制御用MOS-FET(40)のドレイン−ソース間の電圧VQ3が0[V]から高電圧(H)レベルまで上昇する。このように、出力制御回路(41)内の電圧変動検出回路(42)がトランス(5)の第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを検出した後に、一定時間が経過すると、第2の出力整流ダイオード(15)が逆バイアスされて、出力制御用MOS-FET(40)に流れる正弦波状の電流IQ3は、略ゼロにカットオフされ、その後、低電圧(L)レベルの作動信号VS2により出力制御用MOS-FET(40)がオフに切換えられるので、完全なゼロ電流スイッチングを達成することができる。
上記のように、PWM制御回路(44)は、時刻tONに出力制御用MOS-FET(40)をオフからオンに切り換え、時刻tOFFに出力制御用MOS-FET(40)をオンからオフに切り換える。時刻tONは、第1の主MOS-FET(1)がオンしてから積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時間である。また、時刻tOFFは、第1の主MOS-FET(1)がオフした後に積算コンデンサ(77)の放電電圧VCWとフォトカプラ(68)の受光部(68b)の誤差電圧VPCとが等しくなる時間である。第2の出力平滑コンデンサ(16)の電圧VO2がシャントレギュレータ(64)の基準電圧VR2よりも高いとき、フォトカプラ(68)の受光部(68b)の誤差電圧VPCのレベルが低くなる。したがって、積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONが遅くなり、積算コンデンサ(77)の放電電圧VCWとフォトカプラ(68)の受光部(68b)の誤差電圧VPCとが等しくなる時刻tOFFが早くなる。これにより、出力制御回路(41)から出力制御用MOS-FET(40)のゲートに付与される作動信号VS2のパルス幅が狭くなり、出力制御用MOS-FET(40)のオン期間が短くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第2の出力平滑コンデンサ(16)の電圧VO2が低下する。
逆に、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2が第2の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧VR2よりも低いとき、フォトカプラ(68)の受光部(68b)の誤差電圧VPCのレベルが高くなる。したがって、積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONが早くなり、積算コンデンサ(77)の放電電圧VCWとフォトカプラ(68)の受光部(68b)の誤差電圧VPCとが等しくなる時刻tOFFが遅くなる。これにより、出力制御回路(41)から出力制御用MOS-FET(40)のゲートに付与される作動信号VS2のパルス幅が広くなり、出力制御用MOS-FET(40)のオン期間が長くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。このように、出力制御用MOS-FET(40)のオン期間が第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2に応じて制御されるので、第2の直流出力端子(18,19)から略一定の第2の直流出力電圧VO2を取り出すことができる。図19に示す第12の実施の形態での多出力電流共振型DC−DCコンバータの基本的な前記以外の動作は、図1に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
図19に示す第12の実施の形態では、第1の主MOS-FET(1)のオン時に、第2の2次巻線(5c)に発生する励磁電圧VT22の立上りパルスを電圧変動検出回路(42)にて検出して、電圧変動検出回路(42)が第1の検出信号VTDを発生する。その後、PWM制御回路(44)により、積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONに出力制御用MOS-FET(40)がオンに切り換えられ、これにより、トランス(5)の第2の2次巻線(5c)に負荷電流としての共振電流が流れる。
また、第1の主MOS-FET(1)のオフ時に、第1の主MOS-FET(1)を通じて励磁電流が遮断されるため、電圧変動検出回路(42)がトランス(5)の第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを検出して第2の検出信号VTDを発生する。第2の2次巻線(5c)に誘起される負極性の電圧VT22により、出力制御用MOS-FET(40)に流れる正弦波状の電流IQ3は、略ゼロにカットオフされ、第2の2次巻線(5c)に流れる電流IQ3が十分にゼロまで減少してから、積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに等しくなる時刻tOFFに出力制御用MOS-FET(40)をオフに切り換えるので、出力制御用MOS-FET(40)はゼロ電流スイッチング(ZCS)となる。このように、2次側の出力制御用MOS-FET(40)のスイッチング動作を独立して行わずに、第1の主MOS-FET(1)のスイッチング動作に実質的に同期させるので、出力制御用MOS-FET(40)でのスイッチング損失を低減することができる。尤も、第1の主MOS-FET(1)をオフに切り換える際にスイッチング電流が増加するが、共振電流を切断する損失は、従来に比べて略同一レベルであり、第1の主MOS-FET(1)でのスイッチング損失の増加は僅かであるから、多出力電流共振型DC−DCコンバータの電力変換効率を総合的に大幅に向上することができる。
第1の主MOS-FET(1)がオンになると、直流電源(3)からトランス(5)の1次巻線(5a)及び第1又は第2の主MOS-FET(1,2)を通じて励磁電流が流れて、トランス(5)の第1の2次巻線(5b)及び第2の2次巻線(5c)に励磁電圧が発生する。この励磁電圧は、トランス(5)の各巻線(5a,5b,5c)に同時に発生するため、どの巻線で発生する励磁電圧を測定してもよいが、例えば、第2の2次巻線(5c)に接続した電圧変動検出回路(42)は、第2の2次巻線(5c)に発生する電圧VT22の立上りパルスを検出して第1の検出信号VTDを発生すると、その後、PWM制御回路(44)は、出力制御用MOS-FET(40)をオンに切り換える。これにより、第2の2次巻線(5c)に負荷電流としての共振電流が流れる。また、第1の主MOS-FET(1)がオフに切り換わると、第1の主MOS-FET(1)を通じて流れる励磁電流が遮断されるため、電圧変動検出回路(42)がトランス(5)の第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを検出して第2の検出信号VTDを発生し、その後、PWM制御回路(44)は、出力制御用MOS-FET(40)をオフに切り換える。
これにより、第2の2次巻線(5c)に流れる電流IQ3が十分に減少してから、出力制御用MOS-FET(40)をオフに切り換えられるので、出力制御用MOS-FET(40)は、ゼロ電流スイッチング(ZCS)となる。このように、出力制御用MOS-FET(40)のスイッチング動作を独立して行わずに、第1又は第2の主MOS-FET(1,2)のスイッチング動作に実質的に同期させるので、出力制御用MOS-FET(40)のスイッチング損失を低減することができる。この場合に、第1又は第2の主MOS-FET(1,2)をオフに切り換える際のスイッチング電流が増加するが、第1又は第2の主MOS-FET(1,2)は共振電流をスイッチングするため、それによる損失は従来と比べて殆ど同じレベルであって、第1又は第2の主MOS-FET(1,2)でのスイッチング損失の増加は僅かである。このため、総合的に多出力電流共振型DC−DCコンバータの電力変換効率を大幅に向上することができる。
本発明によれば、1次側のスイッチング素子のスイッチング動作に実質的に同期させて2次側の出力制御用スイッチング素子のスイッチング動作を行うので、出力制御用スイッチング素子のスイッチング損失を低減することができる。また、1次側のスイッチング素子をオンからオフに切り換える際に発生するスイッチング損失の増加は僅かであるため、総合的に多出力電流共振型DC−DCコンバータの電力変換効率を大幅に向上することが可能となる。
図19に示す多出力電流共振型DC−DCコンバータは変更が可能である。例えば、本発明による第13の実施の形態を示す多出力電流共振型DC−DCコンバータは、図22に示すように、図19に示す2次側の出力制御用MOS-FET(40)の接続位置を第2の整流平滑回路(17)を構成する第2の出力整流ダイオード(15)と第2の出力平滑コンデンサ(16)との間に変更したものである。その他の構成は、図19に示す多出力電流共振型DC−DCコンバータと略同様である。また、図22に示す多出力電流共振型DC−DCコンバータの動作は、図19に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
図22では、図19と同様に、第1の主MOS-FET(1)のオン時に、トランス(5)の第2の2次巻線(5c)に発生する励磁電圧VT22の立上りパルスを電圧変動検出回路(42)により検出した後、積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONに出力制御用MOS-FET(40)をオンに切り換えるので、トランス(5)の第2の2次巻線(5c)に負荷電流としての共振電流が流れる。また、第1の主MOS-FET(1)がオフに切り換わるときに、第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを電圧変動検出回路(42)にて検出し、第2の2次巻線(5c)に負極性の電圧VT22が誘起された後、積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに等しくなる時刻tOFFに出力制御用MOS-FET(40)がオフに切り換えられるため、第2の2次巻線(5c)に流れる電流IQ3が十分にゼロまで減少してから、出力制御用MOS-FET(40)をオフに切り換えられるので、出力制御用MOS-FET(40)はゼロ電流スイッチングとなる。したがって、第13の実施の形態でも第12の実施の形態と同様に、出力制御用MOS-FET(40)によるスイッチング損失を低減し、多出力電流共振型DC−DCコンバータの電力変換効率を総合的に大幅に向上することができる。
本発明の第14の実施形態を示す多出力電流共振型DC−DCコンバータは、図23に示すように、図19に示す第2の2次巻線(5c)の極性を逆にしたものである。このため、第14の実施の形態では、第2の主MOS-FET(2)のオン時に、第2の2次巻線(5c)に発生する励磁電圧VT22の立上りパルスを電圧変動検出回路(42)にて検出して第1の検出信号VTDを発生した後、PWM制御回路(44)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONで出力制御用MOS-FET(40)をオンに切り換える。また、第2の主MOS-FET(2)がオフに切り換わるときに、第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを電圧変動検出回路(42)にて検出して第2の検出信号VTDを発生した後、積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに等しくなる時刻tOFFに出力制御用MOS-FET(40)をオフに切り換える。その他の構成は、図1に示す実施例1の多出力電流共振型DC−DCコンバータと同様である。また、図23に示す多出力電流共振型DC−DCコンバータの前記以外の動作は、図19に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
第14の実施の形態では、第2の主MOS-FET(2)のオン時に、第2の2次巻線(5c)に発生する励磁電圧VT22の立上りパルスを電圧変動検出回路(42)にて検出した後、PWM制御回路(44)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに達する時刻tONに出力制御用MOS-FET(40)をオンに切り換えるので、トランス(5)の第2の2次巻線(5c)に負荷電流としての共振電流が流れる。また、第2の主MOS-FET(2)のオフ時に、第2の2次巻線(5c)に発生する電圧VT22の立下りパルスを電圧変動検出回路(42)にて検出した後、PWM制御回路(44)内の積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCに等しくなる時刻tOFFに出力制御用MOS-FET(40)をオフに切り換える。このため、トランス(5)の第2の2次巻線(5c)に流れる電流IQ3が十分にゼロに減少した後に、出力制御用MOS-FET(40)をオフに切り換えて、出力制御用MOS-FET(40)をゼロ電流スイッチングを達成できる。このように、出力制御用MOS-FET(40)でのスイッチング損失を低減できるので、第14の実施の形態でも第12の実施の形態と同様に、多出力電流共振型DC−DCコンバータの電力変換効率を総合的に大幅に向上することができる。
更に、第14の実施の形態では、第1の主MOS-FET(1)のオン期間中に、第1の2次巻線(5b)から第1の整流平滑回路(9)を介して安定な第1の直流出力電圧VO1を取り出し、第2の主MOS-FET(2)のオン期間中に第2の2次巻線(5c)から第2の整流平滑回路(17)を介して出力制御用MOS-FET(40)のオン・オフ動作により出力値が制御された第2の直流出力電圧VO2を取り出すので、第1の主MOS-FET(1)のオン期間中に第1及び第2の直流出力電圧VO1,VO2を同時に取り出す第12及び第13の実施の形態に比較して、多出力電流共振型DC−DCコンバータを効率よく動作できる利点がある。
本発明による第15の実施の形態を示す多出力電流共振型DC−DCコンバータは、図24に示すように、図19に示す主制御回路(14)の制御方式を直流電源(3)からの入力電圧Eの変動に基づいて第1及び第2の主MOS-FET(1,2)のオン・オフを制御する方式に変更して図19に示す第1の出力電圧検出回路(12)及びフォトカプラ(13)を省略し、図19に示す第1の出力整流ダイオード(7)のカソードと第1の出力平滑コンデンサ(8)との間に第2の出力制御用MOS-FET(54)を接続し、第1の直流出力端子(10,11)と第2の出力制御用MOS-FET(54)のゲートとの間に第1の出力平滑コンデンサ(8)の電圧VO1に基づいて第2の出力制御用MOS-FET(54)のオン・オフを制御する第2の出力制御回路(55)を設けたものである。
図24に示す主制御回路(14)は、第1の主MOS-FET(1)のオン期間を固定し、直流電源(3)からの入力電圧Eの変動に基づいて第2の主MOS-FET(2)のオン期間を変化させて、第1の主MOS-FET(1)のオン・デューティを制御することができる。第2の出力制御回路(55)は、トランス(5)の第1の2次巻線(5b)に発生する電圧VT21の立上りパルス及び立下りパルスを検出して第1及び第2の検出信号VTD1をそれぞれ発生する第2の電圧変動検出回路(85)と、第1の整流平滑回路(9)の第1の出力平滑コンデンサ(8)の電圧VO1を検出してその検出電圧と第1の出力電圧値を規定する基準電圧VR1との第1の誤差信号VE1を出力する第3の出力電圧検出回路(86)と、第2の電圧変動検出回路(85)が第1の検出信号VTD1を発生した後に第2の出力制御用MOS-FET(54)をオンに切り換えると共に、第2の電圧変動検出回路(85)が第2の検出信号VTD1を発生した後に第2の出力制御用MOS-FET(54)をオフに切り換える出力信号VPT1を発生する第2のPWM制御回路(87)と、第2のPWM制御回路(87)の出力信号VPT1により第2の出力制御用MOS-FET(54)のゲートに付与する第2の作動信号VS1を出力する第2の駆動回路(88)と、第3の出力電圧検出回路(86)の第1の誤差信号VE1を発光部(89a)及び受光部(89b)を介して第2のPWM制御回路(87)に伝達するフォトカプラ(89)とから構成される。第2の出力制御回路(55)を構成する各回路(85〜89)の詳細な構成は、図20に示す出力制御回路(41)を構成する各回路(42〜44,46,68)の詳細な構成と同様である。その他の構成は、図19に示す多出力電流共振型DC−DCコンバータと略同様である。
図24に示す多出力電流共振型DC−DCコンバータの動作は、第1の出力平滑コンデンサ(8)の電圧VO1に基づいて第2の出力制御用MOS-FET(54)のオン・オフを第2の出力制御回路(55)で制御することにより、第1の直流出力端子(10,11)間の第1の直流出力電圧VO1を一定に制御する点を除き、図19に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
図24では、第1の主MOS-FET(1)のオン時に、トランス(5)の第1及び第2の2次巻線(5b,5c)に発生する励磁電圧VT21,VT22の立上りパルスを各電圧変動検出回路(85,42)にて検出して第1の検出信号VTD1,VTD2を発生した後、各PWM制御回路(87,44)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(89,68)の受光部(89b,68b)の誤差電圧VPCに達する時刻tONに各出力制御用MOS-FET(40,54)がオンに切り換えられる。これにより、トランス(5)の第1及び第2の2次巻線(5b,5c)に負荷電流としての共振電流が流れる。また、第1の主MOS-FET(1)のオフ時に、トランス(5)の第1及び第2の2次巻線(5b,5c)に発生する電圧VT21,VT22の立下りパルスを各電圧変動検出回路(85,42)にて検出して第2の検出信号VTD1,VTD2を発生した後、各PWM制御回路(87,44)内の積算コンデンサ(77)の放電電圧VCWがフォトカプラ(89,68)の受光部(89b,68b)の誤差電圧VPCに等しくなる時刻tOFFに各出力制御用MOS-FET(40,54)がオフに切り換えられる。このため、トランス(5)の第1及び第2の2次巻線(5b,5c)に流れる電流IQ31,IQ32が十分にゼロまで減少した後、各出力制御用MOS-FET(40,54)がオフに切り換えられるので、各出力制御用MOS-FET(40,54)のゼロ電流スイッチングを達成できる。したがって、各出力制御用MOS-FET(40,54)でのスイッチング損失を低減して、多出力電流共振型DC−DCコンバータの電力変換効率を総合的に大幅に向上することが可能となる。
また、図24では、第1及び第2の直流出力端子(10,11;18,19)に接続される負荷が変動しても、トランス(5)の1次側から2次側に電力を供給する期間は殆ど変化せず、主制御回路(14)により直流電源(3)からの入力電圧Eの変動に基づいて第1及び第2の主MOS-FET(1,2)をオン・オフ制御して、トランス(5)の1次巻線(5a)に印加される電圧を一定に制御できる。したがって、第1及び第2の整流平滑回路(9,17)に各々出力制御用MOS-FET(40,54)を設け、各出力電圧VO1,VO2に基づいて各々の出力制御用MOS-FET(40,54)のオン・オフを個別に制御することにより、第1及び第2の直流出力端子(10,11;18,19)から互いに電圧値の異なる第1及び第2の直流出力電圧VO1,VO2を得ることができる。また、2次側の直流出力回路を全て同種部品により構成して、異なる種類の部品を削減して製造コストを低減できると共に、保守互換性を向上できる利点がある。
第12〜第15の実施の形態では、2次側の各整流平滑回路(9,17)を1つの出力整流ダイオード(7,15)と1つの出力平滑コンデンサ(8,16)から成る半波整流型で構成したが、両波整流型又は全波整流ブリッジ型等で構成することも可能である。例えば、本発明の第16の実施の形態を示す多出力電流共振型DC−DCコンバータは、図25に示すように、図19に示すトランス(5)の第1の2次巻線(5b)と第1の出力平滑コンデンサ(8)との間に4つの第1の出力整流ダイオード(7a〜7d)を橋絡(ブリッジ)接続して実施例1の第1の整流平滑回路(9)を全波整流ブリッジ型の構成に変更し、図19に示すトランス(5)の第2の2次巻線(5c)に中間タップ(5i)を設け、第2の2次巻線(5c)の両端に一対の第2の出力整流ダイオード(15a,15b)を接続し、各第2の出力整流ダイオード(15a,15b)のカソードの接続点と第2の2次巻線(5c)の中間タップ(5i)との間に第2の出力平滑コンデンサ(16)を接続して図19の第2の整流平滑回路(17)を両波整流型の構成に変更し、第2の整流平滑回路(17)を構成する一方の第2の出力整流ダイオード(15a)と第2の出力平滑コンデンサ(16)との間に出力制御用MOS-FET(40)を接続し、他方の第2の出力整流ダイオード(15b)と第2の出力平滑コンデンサ(16)との間に第2の出力制御用MOS-FET(54)を接続したものである。
主制御回路(14)は、第1及び第2の主MOS-FET(1,2)を50%のデューティ比で交互にオン・オフする。また、図25では、トランス(5)の第2の2次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧VT22bの立上りパルス又は立下りパルスを検出してそれぞれ第1又は第2の検出信号VTDbを発生する第2の電圧変動検出回路(85)と、第2の電圧変動検出回路(85)が第1又は第2の検出信号VTDbを発生した後に、それぞれ第2の出力制御用MOS-FET(54)をオン又はオフに切り換える出力信号VPTbを発生する第2のPWM制御回路(87)と、第2のPWM制御回路(87)の出力信号VPTbにより第2の出力制御用MOS-FET(54)のゲートに付与する第2の作動信号VS2bを出力する第2の駆動回路(88)と、第2の出力電圧検出回路(43)の誤差信号VE2を発光部(89a)及び受光部(89b)を介して第2のPWM制御回路(87)に伝達するフォトカプラ(89)とを図19に示す出力制御回路(41)内に追加している。第2の電圧変動検出回路(85)、第2のPWM制御回路(87)及び第2の駆動回路(88)の詳細な構成は、図20に示す出力制御回路(41)の対応する回路(42,44,46)と略同様であり、それ以外の回路構成は、図19に示す多出力電流共振型DC−DCコンバータと略同様である。
第16の実施の形態による多出力電流共振型DC−DCコンバータでは、トランス(5)の第1の2次巻線(5b)の両端に発生する交流電圧は、橋絡接続された4つの第1の出力整流ダイオード(7a〜7d)により全波整流され、第1の出力平滑コンデンサ(8)を介して第1の直流出力端子(10,11)から平滑化された第1の直流出力電圧VO1が出力される。
第1の主MOS-FET(1)のオン時に、トランス(5)の1次巻線(5a)の上端を正とする電圧が発生すると共に、トランス(5)の第2の2次巻線(5c)の上端と中間タップ(5i)との間に正極性の電圧VT22aが発生する。正極性の電圧VT22aの立上りパルスは、電圧変動検出回路(42)により検出され、第1の検出信号VTDaが発生する。これにより、PWM制御回路(44)内の積算コンデンサ(77)が充電され、積算コンデンサ(77)の充電電圧VCWが時間の経過と共に指数関数的に減少し且つコンパレータ(76)の反転入力端子(-)に印加される。一方、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2は、出力制御回路(41)内の第2の出力電圧検出回路(43)により検出され、この検出電圧と第2の出力電圧値を規定する第2の基準電圧VR2との第2の誤差信号VE2によりフォトカプラ(68)の発光部(68a)及び受光部(68b)に流れる電流が制御される。このとき、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2に対応してレベルが変化する誤差電圧VPCがPWM制御回路(44)内の電流制限用抵抗(80)とフォトカプラ(68)の受光部(68b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
PWM制御回路(44)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧VCWが、非反転入力端子(+)に印加される誤差電圧VPCに達すると、コンパレータ(76)の出力端子の電圧レベルが反転し、高電圧(H)レベルの出力信号VPTaが発生する。これにより、駆動回路(46)から出力制御用MOS-FET(40)のゲートに高電圧(H)レベルの作動信号VS2aが付与され、出力制御用MOS-FET(40)がオフからオンに切り換えられる。このとき、出力制御用MOS-FET(40)のドレイン−ソース間の電圧VQ3aが略0[V]になり、出力制御用MOS-FET(40)に正弦波状の電流IQ3が流れ始める。
次に、第1の主MOS-FET(1)がオンからオフに切り換わると、トランス(5)の第2の2次巻線(5c)の上端と中間タップ(5i)との間に発生する電圧VT22aが負極性となる。この負極性の電圧VT22aは、出力制御回路(41)内の電圧変動検出回路(42)に入力され、電圧VT22aの立下りパルスが検出され、第2の検出信号VTDaが発生する。これにより、PWM制御回路(44)内の積算コンデンサ(77)が放電され、積算コンデンサ(77)の放電電圧VCWが時間の経過と共に指数関数的に増加し、コンパレータ(76)の反転入力端子(-)に印加される。一方、トランス(5)の第2の2次巻線(5c)の上端と中間タップ(5i)との間に発生する負極性の電圧VT22aにより、第2の整流平滑回路(17)内の第2の出力整流ダイオードの一方(15a)が逆バイアスされるため、出力制御用MOS-FET(40)に流れる正弦波状の電流IQ3が遮断される。
その後、PWM制御回路(44)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧VCWが、非反転入力端子(+)に印加される誤差電圧VPCに等しくなると、コンパレータ(76)の出力端子の電圧レベルが反転し、低電圧(L)レベルの出力信号VPTaが発生する。これにより、駆動回路(46)から出力制御用MOS-FET(40)のゲートに低電圧(L)レベルの作動信号VS2aが付与され、出力制御用MOS-FET(40)がオンからオフに切り換わる。このとき、出力制御用MOS-FET(40)のドレイン−ソース間の電圧VQ3aが0[V]から高電圧(H)レベルまで上昇する。このように、出力制御回路(41)内の電圧変動検出回路(42)がトランス(5)の第2の2次巻線(5c)の上端と中間タップ(5i)との間に発生する電圧VT22aの立下りパルスを検出してから一定の時間が経過したとき、出力制御用MOS-FET(40)に流れる電流IQ3が完全にゼロとなり、完全なゼロ電流スイッチングを達成できる。
第2の主MOS-FET(2)のオン時に、トランス(5)の1次巻線(5a)の下端を正とする電圧が発生すると共に、トランス(5)の第2の2次巻線(5c)の下端と中間タップ(5i)との間に正極性の電圧VT22bが発生する。第2の電圧変動検出回路(85)では、正極性の電圧VT22bの立上りパルスが検出され、第1の検出信号VTDbが発生する。これにより、第2のPWM制御回路(87)内の積算コンデンサ(77)が充電され、積算コンデンサ(77)の充電電圧VCWが時間の経過と共に指数関数的に減少し且つコンパレータ(76)の反転入力端子(-)に印加される。一方、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2は、出力制御回路(41)内の第2の出力電圧検出回路(43)により検出され、この検出電圧と第2の出力電圧値を規定する第2の基準電圧VR2との第2の誤差信号VE2によりフォトカプラ(89)の発光部(89a)及び受光部(89b)に流れる電流が制御され、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2に対応してレベルが変化する誤差電圧VPCが第2のPWM制御回路(87)内の電流制限用抵抗(80)とフォトカプラ(89)の受光部(89b)との接続点からコンパレータ(76)の非反転入力端子(+)に印加される。
第2のPWM制御回路(87)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の充電電圧VCWが非反転入力端子(+)に印加される誤差電圧VPCに達すると、コンパレータ(76)の出力端子の電圧レベルが反転し、高電圧(H)レベルの出力信号VPTbが発生する。これにより、第2の駆動回路(88)から第2の出力制御用MOS-FET(54)のゲートに高電圧(H)レベルの作動信号VS2bが付与され、第2の出力制御用MOS-FET(54)がオフからオンに切り換わる。このとき、第2の出力制御用MOS-FET(54)のドレイン−ソース間の電圧VQ3bが略0[V]になると共に、第2の出力制御用MOS-FET(54)に正弦波状の電流IQ3が流れ始める。
第2の主MOS-FET(2)がオンからオフに切り換わると、トランス(5)の第2の2次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧VT22bが負極性となる。第2の電圧変動検出回路(85)では、負極性の電圧VT22bの立下りパルスが検出され、第2の検出信号VTDbが発生する。これにより、第2のPWM制御回路(87)内の積算コンデンサ(77)が放電され、積算コンデンサ(77)の放電電圧VCWが時間の経過と共に指数関数的に増加し、コンパレータ(76)の反転入力端子(-)に印加される。一方、トランス(5)の第2の2次巻線(5c)の下端と中間タップ(5i)との間に発生した負極性の電圧VT22bにより、他方の第2の出力整流ダイオード(15b)が逆バイアスされるため、第2の出力制御用MOS-FET(54)に流れる正弦波状の電流IQ3が遮断される。
その後、第2のPWM制御回路(87)内のコンパレータ(76)の反転入力端子(-)に印加される積算コンデンサ(77)の放電電圧VCWが非反転入力端子(+)に印加される誤差電圧VPCに等しくなると、コンパレータ(76)の出力端子の電圧レベルが反転し、低電圧(L)レベルの出力信号VPTbが発生する。これにより、第2の駆動回路(88)から第2の出力制御用MOS-FET(54)のゲートに低電圧(L)レベルの作動信号VS2bが付与され、第2の出力制御用MOS-FET(54)がオンからオフに切り換わる。このとき、第2の出力制御用MOS-FET(54)のドレイン−ソース間の電圧VQ3bが0[V]から高電圧(H)レベルまで上昇する。このように、第2の電圧変動検出回路(85)がトランス(5)の第2の2次巻線(5c)の下端と中間タップ(5i)との間に発生する電圧VT22bの立下りパルスを検出した後一定の時間経過時に、第2の出力制御用MOS-FET(54)に流れる電流IQ3が完全にゼロとなり、完全なゼロ電流スイッチングを達成できる。
上記のように、各PWM制御回路(44,87)は、第1又は第2の主MOS-FET(1,2)のオン後で積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCに達する時刻tONに各出力制御用MOS-FET(40,54)をオフからオンに切り換え、第1又は第2の主MOS-FET(1,2)のオフ後に積算コンデンサ(77)の放電電圧VCWとフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCとが等しくなる時刻tOFFに各出力制御用MOS-FET(40,54)をオンからオフに切り換える。即ち、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2が第2の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧VR2よりも高いとき、フォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCのレベルが低くなる。したがって、各PWM制御回路(44,87)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCに達する時刻tONが遅くなり、出力制御回路(41)から各出力制御用MOS-FET(40,54)のゲートに付与される作動信号VS2a,VS2bのパルス幅が狭くなる。このため、各出力制御用MOS-FET(40,54)のオン期間が短くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が短縮され、第2の出力平滑コンデンサ(16)の電圧VO2が低下する。
逆に、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2が第2の出力電圧検出回路(43)内のシャントレギュレータ(64)の基準電圧VR2よりも低いとき、フォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCのレベルが高くなる。したがって、各PWM制御回路(44,87)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCに達する時刻tONが早くなり、出力制御回路(41)から各出力制御用MOS-FET(40,54)のゲートに付与される作動信号VS2a,VS2bのパルス幅が広くなる。したがって、各出力制御用MOS-FET(40,54)のオン期間が長くなるので、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)に電流が流れる期間が延長され、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。このように、第2の整流平滑回路(17)の第2の出力平滑コンデンサ(16)の電圧VO2に応じて各出力制御用MOS-FET(40,54)のオン期間が制御されるので、第2の直流出力端子(18,19)から略一定の第2の直流出力電圧VO2を取り出すことができる。図25に示す多出力電流共振型DC−DCコンバータの基本的な動作は、図19に示す多出力電流共振型DC−DCコンバータの動作と略同様である。
図25では、第1又は第2の主MOS-FET(1,2)のオン時に、第2の2次巻線(5c)に発生する励磁電圧VT22a,VT22bの立上りパルスを各電圧変動検出回路(42,85)にて検出して第1の検出信号VTDa,VTDbを発生した後、各PWM制御回路(44,87)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCに達する時刻tONで各出力制御用MOS-FET(40,54)をオンに切り換える。これにより、第2の2次巻線(5c)に負荷電流としての共振電流が流れる。
また、第1又は第2の主MOS-FET(1,2)がオンからオフに切り換わるとき、第2の2次巻線(5c)に発生する電圧VT22a,VT22bの立下りパルスを各電圧変動検出回路(42,85)にて検出して第2の検出信号VTDa,VTDbを発生した後、各PWM制御回路(44,87)内の積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68,89)の受光部(68b,89b)の誤差電圧VPCに等しくなる時刻tOFFに各出力制御用MOS-FET(40,54)をオフに切り換える。このため、第2の2次巻線(5c)に流れる電流IQ3が十分にゼロまで減少した後に、各出力制御用MOS-FET(40,54)をオフに切り換えるので、各出力制御用MOS-FET(40,54)はゼロ電流スイッチングとなる。このように、各出力制御用MOS-FET(40,54)でのスイッチング損失を低減することができ、図25でも図19と同様に、多出力電流共振型DC−DCコンバータの電力変換効率を総合的に大幅に向上することができる。更に、図25では、負荷が変動してもトランス(5)の1次側から2次側に電力を供給する期間は殆ど変化しないため、例えば図25に示すように第1の整流平滑回路(9)を全波整流ブリッジ型で構成し、第2の整流平滑回路(17)を両波整流型で構成する場合、図19と略同様の作用及び効果と、リプル成分の少ない第1及び第2の直流出力電圧VO1,VO2が得られる利点がある。
前記の各実施の形態では、2次側に設けた出力制御用MOS-FET(40)によりオン・オフ制御するため、出力制御用MOS-FET(40)のオン時に特定の出力に電流が集中し、他の出力には電流が流れない期間を生じる。特に、出力電圧の高い昇圧型のDC−DCコンバータでは、トランス(5)の2次巻線(5b,5c)に高電圧が誘起されて、平滑コンデンサ(16)が急激に充電されるため、充電期間が短く且つ充電電流が大きくなる。大きな充電電流により、出力制御用スイッチング素子(40)のオン時に電流集中が発生し、電力変換損失が増大して電力変換効率が悪化する難点がある。この問題を解決するため、各出力にインピーダンス素子を挿入して特定の出力に電流が集中することを避ける方法が考えられるが、挿入するインピーダンス素子により電力変換損失が発生して、電力変換効率が悪化する。図26は、第2の2次巻線(5c)と直列にインピーダンス素子としてのリアクトル(100)を挿入することにより、出力制御用MOS-FET(40)のオン時に負荷に流れるピーク電流を抑制して、負荷への電流集中を回避する本発明による第17の実施の形態を示す電気回路図である。
図26に示す第17の実施の形態では、第2の2次巻線(5c)と出力端子(19)との間に直列に接続されたリアクトル(100)と、第2の2次巻線(5c)とリアクトル(100)との接続点と、第2の出力平滑コンデンサ(16)と出力端子(18)との接続点との間に接続された回生用ダイオード(101)とを備えている。RSフリップフロップ(45)(図2)の出力端子(Q)から駆動回路(46)を介して出力制御用MOS-FET(40)のゲートに高電圧(H)レベルの作動信号VS2が付与され、出力制御用MOS-FET(40)がオンすると、第2の2次巻線(5c)から第2の整流平滑回路(17)の第2の出力整流ダイオード(15)を介して第2の出力平滑コンデンサ(16)及び負荷に電流が流れ、第2の出力平滑コンデンサ(16)の電圧VO2が上昇する。このとき、リアクトル(100)にエネルギが蓄積されると同時に、リアクトル(100)は、電流の急激な増加を吸収し緩和する作用がある。
出力制御用MOS-FET(40)のオフ時に、リアクトル(100)により発生する逆起電力は、回生用ダイオード(101)を通じて負荷に供給されるので、リアクトル(100)の接続によるエネルギ損失を低減することができる。図27(F)に示す第2の出力整流ダイオード(15)に流れる電流ID2は、リアクトル(100)の無い回路(図示せず)での第2の出力整流ダイオード(15)に流れる電流ID2に比較して、突入電流が発生せずにピーク電流が低く抑えられ、電流が流れる期間が延長される。第2の出力整流ダイオード(15)に流れる電流ID2の平均値は、本実施の形態でも従来の回路も同一であるが、ピーク電流の有無により、電力変換損失が大きく変動する。図28及び図29は、従来の回路と本発明の回路の出力電力に対する電力変換効率及び出力電流に対する出力電圧の特性を示すグラフであり、実線は本実施の形態による特性、一点鎖線はチョッパ用スイッチング素子を設けない従来の回路にリアクトルを追加した回路の特性、破線はチョッパ用スイッチング素子及びリアクトルも無い従来の回路の特性、二点鎖線は本発明の第1〜第16の実施の形態による特性を示す。二点鎖線で示す本発明の第1〜第16の実施の形態の回路では、出力電圧は安定するが、ピーク電流が大きくなり電力損失が増大するので、全体に電力変換効率が低く、特に出力電力の増大に伴って、電力変換効率が大きく低下する。電圧制御手段の無い一点鎖線で示す従来の回路は、出力電力を整流平滑するに過ぎず、破線で示すリアクトルの無い従来の回路の場合よりも出力電圧の精度が悪く、出力電流の増加に伴って出力電圧が低下する。本発明の多出力電流共振型DC−DCコンバータでは、若干の効率低下は付随するが、本発明の第1〜第16の実施の形態の回路に比べ大幅に電力変換効率が改善され、特に大きい出力電力時に、チョッパ回路が無い場合に比べて遜色が無い程度に改善される。
本発明では、トランス(5)の一次側の漏洩インダクタンス(5d)による電流共振リアクトルにより出力制御用MOS-FET(40)のオン・オフチョッパ動作用のインダクタンスを賄うので、ピーク電流を抑制して出力電流が発生すれば、トランス(5)の一次巻線(5a)に直列に挿入する漏洩インダクタンス(5d)によるチョッパ動作で十分であるから、追加するリアクトル(100)は、特定の出力にピーク電流を抑制して電流集中を阻止する程度の小さいインダクタンスで良い。その上、チョッパ回路の平滑リアクトルと同一の作用を行うリアクトル(100)は、出力制御用MOS-FET(40)によるチョッパ動作のインダクタンスを等価的に増大するので、従来のチョッパ動作に必要なインダクタンスより遥かに小さくできる。
一般的にチョッパ回路を使用して、30ボルト程度の入力電圧を24ボルトに降圧して出力電圧を発生するとき、100μH(マイクロヘンリー)前後のインダクタンスが必要であるが、図26に示す本発明の多出力電流共振型DC−DCコンバータでは、出力制御用MOS-FET(40)を介して1μHのインダクタンスを持つリアクトル(100)を用いればよい。要求される特性に応じて、リアクトルのインダクタンスを適切に選択することが必要であるが、本発明では、1/100のインダクタンスのリアクトルで十分に満足できる特性を実現でき、実装上も制約が少なく、巻線による電力損失も少ない。したがって、図26に示す本発明の多出力電流共振型DC−DCコンバータでは、2次側の電流集中が無くなり、ピーク電流を抑制できるので、電力変換効率があまり低下しない。
また、図26に示す出力制御回路(41)を図30に示すように構成してもよい。即ち、図30に示す第18の実施の形態では、電圧変動検出回路(42)が第2の検出信号を発生した後に、リアクトル(100)からの回生電流が流れなくなるまで出力制御用MOS-FET(40)のオンを保持する保持回路(102)を図20に示す出力制御回路(41)内のPWM制御回路(44)と駆動回路(46)との間に接続し、図26に示す回生用ダイオード(101)を省略している。第2の2次巻線(5c)の上端と第2の出力平滑コンデンサ(16)の上端との間には、整流ダイオード(103)と平滑コンデンサ(104)から成るハイサイド側補助電源回路が接続され、第2の出力平滑コンデンサ(16)の端子間電圧分だけ高い方へレベルシフトされた直流電圧が平滑コンデンサ(104)の両端から保持回路(102)及び駆動回路(46)に供給される。駆動回路(46)は、図20に示す構成と略同様であるが、PNPトランジスタ(82)のベース−コレクタ間にベース抵抗(92)が接続され、NPNトランジスタ(81)のコレクタが整流ダイオード(103)のカソードと平滑コンデンサ(104)との接続点に接続され、PNPトランジスタ(82)のコレクタが第2の出力平滑コンデンサ(16)の上端に接続される点が異なる。電圧変動検出回路(42)及びPWM制御回路(44)は、図20に示す構成と同様である。
保持回路(102)は、平滑コンデンサ(70)に対して並列に接続された分圧抵抗(105,106)と、ベースが分圧抵抗(105,106)の分圧点に接続され且つエミッタが2次側接地端子に接続されたレベル変換用トランジスタ(107)と、レベル変換用トランジスタ(107)のコレクタと整流ダイオード(103)のカソード及び平滑コンデンサ(104)の接続点との間に直列に接続された充電用抵抗(108)及び放電用抵抗(109)と、放電用抵抗(109)に対して並列に接続された保持用コンデンサ(110)と、ベースが充電用抵抗(108)と放電用抵抗(109)との接続点に接続され且つエミッタが整流ダイオード(103)のカソードと平滑コンデンサ(104)との接続点に接続された遅延駆動用トランジスタ(111)とを備えている。遅延駆動用トランジスタ(111)のコレクタは、駆動回路(46)内のバイアス抵抗(83)の上端に接続される。保持用コンデンサ(110)の静電容量値は、放電用抵抗(109)を介して放電するときの放電時間がリアクトル(100)の励磁エネルギの放出が完了して回生電流が流れなくなるまでの時間に等しくなるように設定される。
電圧変動検出回路(42)が第1の検出信号VTDを発生した後、PWM制御回路(44)内の積算コンデンサ(77)の充電電圧VCWが誤差電圧VPCと等しくなると、コンパレータ(76)から高電圧(H)レベルの出力信号VPTが出力される。高電圧(H)レベルの出力信号VPTは、保持回路(102)内の分圧抵抗(105,106)を介してレベル変換用トランジスタ(107)のベースに付与され、レベル変換用トランジスタ(107)がオンするため、平滑コンデンサ(104)の電圧により充電用抵抗(108)を介して保持用コンデンサ(110)が充電されると共に、ベース−エミッタ間に電流が流れる遅延駆動用トランジスタ(111)がオンに切り換わる。これにより、駆動回路(46)内のNPNトランジスタ(81)及びPNPトランジスタ(82)がそれぞれオン及びオフとなるため、出力制御用MOS-FET(40)がオンに切り換わる。このとき、トランス(5)の第2の2次巻線(5c)、第2の出力整流ダイオード(15)、出力制御用MOS-FET(40)、第2の出力平滑コンデンサ(16)及びリアクトル(100)の経路で電流ID2が流れ、リアクトル(100)に励磁エネルギが蓄積される。
トランス(5)の第2の2次巻線(5c)に発生する電圧の極性が反転し、電圧変動検出回路(42)が第2の検出信号VTDを発生すると、第2の出力整流ダイオード(15)が逆方向にバイアスされるため、トランス(5)の第2の2次巻線(5c)から第2の直流出力端子(18,19)へ電力が供給されなくなる。このとき、トランス(5)の第2の2次巻線(5c)からリアクトル(100)に電圧が印加されなくなるため、リアクトル(100)から逆起電力が発生して励磁エネルギが放出され、リアクトル(100)、トランス(5)の第2の2次巻線(5c)、第2の出力整流ダイオード(15)、出力制御用MOS-FET(40)及び第2の出力平滑コンデンサ(16)で形成される閉回路に回生電流が流れる。その後、PWM制御回路(44)内の積算コンデンサ(77)の放電電圧VCWが誤差電圧VPCと等しくなると、コンパレータ(76)から低電圧(L)レベルの出力信号VPTが出力される。低電圧(L)レベルの出力信号VPTは、保持回路(102)内の分圧抵抗(105,106)を介してレベル変換用トランジスタ(107)のベースに付与され、レベル変換用トランジスタ(107)がオフするため、保持用コンデンサ(110)が放電用抵抗(109)を介して放電される。リアクトル(100)の励磁エネルギの放出完了により回生電流が流れなくなった後に、保持用コンデンサ(110)の放電が完了すると、遅延駆動用トランジスタ(111)のベース−エミッタ間に電流が流れなくなり、遅延駆動用トランジスタ(111)がオフに切り換わる。これにより、駆動回路(46)内のNPNトランジスタ(81)及びPNPトランジスタ(82)がそれぞれオフ及びオンとなるため、出力制御用MOS-FET(40)がオフに切り換わる。
図30では、電圧変動検出回路(42)が第2の検出信号を発生した後に、リアクトル(100)からの回生電流が流れなくなるまで出力制御用MOS-FET(40)のオンを保持回路(102)により保持するので、リアクトル(100)の励磁エネルギの放出による回生電流がトランス(5)の第2の2次巻線(5c)、第2の出力整流ダイオード(15)、出力制御用MOS-FET(40)を介して第2の出力平滑コンデンサ(16)に流れ、第2の出力平滑コンデンサ(16)を充電する。即ち、リアクトル(100)からの回生電流は、リアクトル(100)と、トランス(5)の第2の2次巻線(5c)と、第2の出力整流ダイオード(15)と、出力制御用MOS-FET(40)と、第2の出力平滑コンデンサ(16)とで形成される閉回路中を流れるので、図26に示す回生用ダイオード(101)が不要となり、第17の実施の形態に比較して安価に多出力電源を構成することができる利点がある。なお、図30では、保持用コンデンサ(110)の放電時間により出力制御用MOS-FET(40)がオフするタイミングを遅延させているが、PWM制御回路(44)内の放電用抵抗(75)の抵抗値を大きくすることにより、積算コンデンサ(77)の放電時間を延長して出力制御用MOS-FET(40)がオフするタイミングを遅延させてもよい。この場合の放電用抵抗(75)の抵抗値は、積算コンデンサ(77)の放電電圧VCWとフォトカプラ(68)の受光部(68b)の誤差電圧VPCとが等しくなる時間がリアクトル(100)の励磁エネルギの放出が完了して回生電流が流れなくなるまでの時間に等しくなるように設定すればよい。
図35に示す従来の多出力電流共振型DC−DCコンバータでは、トランス(5)の第2の2次巻線(5c)に誘起される交流電圧を第2の整流平滑回路(17)により整流及び平滑して直流電圧に変換した後、降圧チョッパ回路(30)により第2の整流平滑回路(17)から入力される直流電圧より低い一定レベルの第2の直流出力電圧VO2に再度変換するため、降圧チョッパ回路(30)内のフィルタリアクトル(28)に大きな電流が流れ、そのために大きな電力損失が発生する。これに対して、本発明の第17の実施の形態(図26)及び第18の実施の形態(図30)では、出力制御用MOS-FET(40)のオン時に、電流共振用コンデンサ(4)、トランス(5)の1次巻線(5a)、漏洩インダクタンス(5d)及び第2の主MOS-FET(2)を流れる電流が、トランス(5)を介して第2の2次巻線(5c)、第2の出力整流ダイオード(15)、出力制御用MOS-FET(40)、第2の出力平滑コンデンサ(16)及びリアクトル(100)で形成される閉回路に流れる。この閉回路に流れる電流は、トランス(5)の漏洩インダクタンス(5d)により制限されるので、リアクトル(100)は図35のフィルタリアクトル(28)のように大きな電流を制限する必要はない。したがって、リアクトル(100)のインダクタンスは図35のフィルタリアクトル(28)に比較して遙かに小さくなるので、小形のリアクトルを使用でき、発生する電力損失も僅かとなる。また、出力制御用MOS-FET(40)のオフ時に、リアクトル(100)に発生する逆起電力は、回生用ダイオード(101)(図26)、又はトランス(5)の第2の2次巻線(5c)、第2の出力整流用ダイオード(15)及び出力制御用MOS-FET(40)(図30)を通じて第2の出力平滑コンデンサ(16)に回生されるので、電力変換効率が図35に示す従来の多出力電流共振型DC−DCコンバータに比較して極めて高い利点がある。
本発明は、第1〜第11の実施の態様に限定されず、更に種々の変更が可能である。例えば、図17に示すように、図1に示す電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と1次側接地端子との間に第2の電流共振用コンデンサ(90)を接続し、第2の主MOS-FET(2)のドレイン−ソース間に第2の電圧擬似共振用コンデンサ(91)を接続しても、図1の場合と略同様の作用及び効果が得られる。図4〜図6に示す第2〜第4の実施の形態にも、図17に示す回路と同様な変更を適用することができる。また、図18に示すように、図7に示す電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と1次側接地端子との間に第2の電流共振用コンデンサ(90)を接続し、第2の主MOS-FET(2)のドレイン−ソース間に第2の電圧擬似共振用コンデンサ(91)を接続しても、図7の場合と略同様の作用及び効果が得られる。図11〜図16に示す第6〜第11の実施の形態にも、図18に示す回路と同様な変更を適用できる。また、第1〜第11の実施の形態では、電流共振用インダクタンスとしてトランス(5)の漏洩インダクタンス(5d)を使用したが、外付けのインダクタンスを使用してもよい。また、第1〜第11の実施の形態では、第1の主MOS-FET(1)のオン期間を固定し且つ第2の主MOS-FET(2)のオン期間を変化させる可変周波数のパルス信号のパルス幅を変調(PWM)するが、スイッチング周波数を固定し且つ第1及び第2の主MOS-FET(1,2)の各オン期間を変化させる固定周波数のPWM制御を行ってもよい。
第1〜第11の実施の形態では、トランス(5)の1つの2次巻線(5b,5c,5g)に対して単一極性の直流出力VO1,VO2,VO3を取り出すが、トランス(5)の1つの2次巻線(5b,5c,5g)に対して正負の直流出力を取り出すことも可能である。更に、第1、第5及び第11の実施の形態では2出力型、第2〜第4、第6〜第8及び第10の実施の形態では3出力型のDC−DCコンバータに本発明を適用したが、これに限定されずに、4出力型以上のDC−DCコンバータにも本発明を適用することができる。
また、図19に示す第12の実施の形態において、電流共振用コンデンサ(4)とトランス(5)の漏洩インダクタンス(5d)との接続点と1次側接地端子との間に第2の電流共振用コンデンサを接続し、第2の主MOS-FET(2)のドレイン−ソース間に第2の電圧擬似共振用コンデンサを接続してもよい。この場合に得られる作用及び効果は、図19と略同様である。前記と同様の変更は、図22〜図25に示す第13〜16の実施の形態にも適用することができる。また、第12〜第15の実施の形態では、各整流平滑回路(9,17)を1つの出力整流ダイオード(7,15)と1つの出力平滑コンデンサ(8,16)から成る半波整流型の構成としたが、何れか一方又は双方の整流平滑回路(9,17)を両波整流型又は全波ブリッジ整流型で構成してもよく、更に接続される負荷に応じて半波整流型、両波整流型及び全波ブリッジ整流型の各構成を混在させてもよい。
また、第12〜第16の実施の形態では、電流共振用コンデンサ(4)及びトランス(5)の漏洩インダクタンス(5d)及び1次巻線(5a)の直列接続回路を第2の主MOS-FET(2)に対して並列に接続したが、直列接続回路を第1の主MOS-FET(1)に対して並列に接続してもよい。また、第12〜第16の実施の形態では、PWM制御回路(44)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCより低いときに出力制御用MOS-FET(40)をオンに切り換え、積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCより高いときに出力制御用MOS-FET(40)をオフに切り換えるが、PWM制御回路(44)内の積算コンデンサ(77)の充電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCより高いときに出力制御用MOS-FET(40)をオンに切り換え、積算コンデンサ(77)の放電電圧VCWがフォトカプラ(68)の受光部(68b)の誤差電圧VPCより低いときに出力制御用MOS-FET(40)をオフに切り換える構成としてもよい。第12〜第16の実施の形態では、第1の主MOS-FET(1)のドレイン−ソース間に電圧擬似共振用コンデンサ(6)を接続したが、第1及び第2の主MOS-FET(1,2)の双方又は何れか一方のドレイン−ソース間に電圧擬似共振用コンデンサ(6)を接続してもよい。
第17の実施の形態は様々な変更が可能である。例えば、図31に示すように、図26に示すトランス(5)の第2の2次巻線(5c)の極性を逆にしてもよい。また、図32に示すように、図26に示す出力制御用MOS-FET(40)とリアクトル(100)の接続位置を互いに入れ換え、第2の出力整流ダイオード(15)のカソードとリアクトル(100)との接続点と出力制御用MOS-FET(40)のドレインとの間に回生用ダイオード(101)を接続してもよい。また、図33に示すように、図32に示すトランス(5)の第2の2次巻線(5c)の極性を逆にしてもよい。更に、図34に示すように、図32に示す出力制御用MOS-FET(40)の接続位置を回生用ダイオード(101)とリアクトル(100)との接続点と第2の出力整流ダイオード(15)のカソードとの間に変更してもよい。図31〜図34に示す回路の何れの場合も、得られる作用及び効果は第17の実施の形態と略同様である。特に、図31及び図33に示す回路の場合は、トランス(5)の第1の2次巻線(5b)から第1の整流平滑回路(9)へのエネルギ伝達と、トランス(5)の第2の2次巻線(5c)から第2の整流平滑回路(17)へのエネルギ伝達とが交互に行われるので、トランス(5)の利用効率が高くなり、より大きな電力を高効率で得ることが可能となる。また、第18の実施の形態と同様の変更を図31〜図34に示す各回路に適用することも可能である。即ち、図31〜図34に示す出力制御回路(41)を図30に示すように構成すれば、各々の回生用ダイオード(101)を省略して安価に多出力電源を構成することができる。
第1及び第2の主MOS-FET(1,2)のドレイン−ソース間の寄生容量を電圧擬似共振用コンデンサとして使用してもよい。第12〜第14の実施の形態では、第2の2次巻線(5c)に発生する励磁電圧VT22の立上りパルス及び立下りパルスを出力制御回路(41)内の電圧変動検出回路(42)で検出する代わりに、トランス(5)の第1の2次巻線(5b)に発生する励磁電圧VT21の立上りパルス及び立下りパルスを出力制御回路(41)内の電圧変動検出回路(42)で検出してもよい。更に、第12〜第17の実施の形態では、2つの直流出力VO1,VO2を発生する多出力電流共振型DC−DCコンバータに本発明を適用する例を示すが、これに限定されずに、3つ以上の直流出力を発生する多出力電流共振型DC−DCコンバータにも本発明を適用することができる。2次側へ電力を供給する期間は、スイッチング素子のオン時、オフ時を問わない。また、2次側整流方式は、単波整流、全波整流及び両波整流の方式を問わない。