JP2000014145A - 共振型ｄｃ−ｄｃコンバータ - Google Patents
共振型ｄｃ−ｄｃコンバータInfo
- Publication number
- JP2000014145A JP2000014145A JP10170393A JP17039398A JP2000014145A JP 2000014145 A JP2000014145 A JP 2000014145A JP 10170393 A JP10170393 A JP 10170393A JP 17039398 A JP17039398 A JP 17039398A JP 2000014145 A JP2000014145 A JP 2000014145A
- Authority
- JP
- Japan
- Prior art keywords
- detection
- circuit
- converter
- voltage
- transformers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Abstract
(57)【要約】
【課題】 共振型ＤＣ−ＤＣコンバータに簡素な検出回
路を追加することにより各トランスの異常状態を検出す
る。 【解決手段】 複数のトランス３１、３２、３３の各々
の２次巻線３１ａ、３２ａ、３３ａ側に密結合された３
次巻線３１ｃ、３２ｃ、３３ｃと、検出用整流素子５
１、５２とを有する検出回路５０を備え、３次巻線３１
ｃ、３２ｃ、３３ｃ及び検出用整流素子５１、５２は共
振型ＤＣ−ＤＣコンバータの正常動作時に３次巻線３１
ｃ、３２ｃ、３３ｃの電圧の和がゼロとなるように直列
又は並列に接続され、トランス３１、３２、３３の少な
くとも１つ又は整流平滑回路１８の整流素子１１ａ〜１
３ｂの少なくとも１つが不良となった時、検出回路５０
は検出信号を発生する。
路を追加することにより各トランスの異常状態を検出す
る。 【解決手段】 複数のトランス３１、３２、３３の各々
の２次巻線３１ａ、３２ａ、３３ａ側に密結合された３
次巻線３１ｃ、３２ｃ、３３ｃと、検出用整流素子５
１、５２とを有する検出回路５０を備え、３次巻線３１
ｃ、３２ｃ、３３ｃ及び検出用整流素子５１、５２は共
振型ＤＣ−ＤＣコンバータの正常動作時に３次巻線３１
ｃ、３２ｃ、３３ｃの電圧の和がゼロとなるように直列
又は並列に接続され、トランス３１、３２、３３の少な
くとも１つ又は整流平滑回路１８の整流素子１１ａ〜１
３ｂの少なくとも１つが不良となった時、検出回路５０
は検出信号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、共振型ＤＣ−ＤＣ
コンバータ、特に、複数個のトランスを使用して大容量
の出力を発生する共振型ＤＣ−ＤＣコンバータに関す
る。
コンバータ、特に、複数個のトランスを使用して大容量
の出力を発生する共振型ＤＣ−ＤＣコンバータに関す
る。
【０００２】
【従来の技術】従来の共振型ＤＣ−ＤＣコンバータは１
個のトランスを用いるのが一般的であったが、１個のト
ランスで出力電力を増大させるには容量に比例した大き
なコアを備えた大型のトランスを使用する必要があり、
所望の出力電力を得るために複数種類の大型トランスを
要するためコスト的に不利である。これに対し、トラン
スを複数個用いた共振型ＤＣ−ＤＣコンバータは、スイ
ッチング素子により並列接続された各トランスを同時に
駆動して電力を供給するため、最大出力電力は各トラン
スの出力電力の和となる。従って、汎用のトランスを複
数個並列に接続することによりコンバータの大容量化が
可能となるため、複数種類の大型トランスを用意する必
要がなく経済的である。
個のトランスを用いるのが一般的であったが、１個のト
ランスで出力電力を増大させるには容量に比例した大き
なコアを備えた大型のトランスを使用する必要があり、
所望の出力電力を得るために複数種類の大型トランスを
要するためコスト的に不利である。これに対し、トラン
スを複数個用いた共振型ＤＣ−ＤＣコンバータは、スイ
ッチング素子により並列接続された各トランスを同時に
駆動して電力を供給するため、最大出力電力は各トラン
スの出力電力の和となる。従って、汎用のトランスを複
数個並列に接続することによりコンバータの大容量化が
可能となるため、複数種類の大型トランスを用意する必
要がなく経済的である。
【０００３】複数個のトランスを用いた従来の共振型Ｄ
Ｃ−ＤＣコンバータは、例えば、図６に示すように、直
流電源１と、互いに並列に接続された１次巻線３１ａ、
３２ａ、３３ａ及び互いに並列に接続された２次巻線３
１ｂ、３２ｂ、３３ｂを有する第１、第２及び第３のト
ランス３１、３２、３３と、直流電源１の両端間に各１
次巻線３１ａ、３２ａ、３３ａに直列に接続された第１
のスイッチング素子としての第１のＭＯＳ−ＦＥＴ２
と、各１次巻線３１ａ、３２ａ、３３ａと並列に接続さ
れた第２のスイッチング素子としての第２のＭＯＳ−Ｆ
ＥＴ３と、第１のＭＯＳ−ＦＥＴ２と各１次巻線３１
ａ、３２ａ、３３ａとの間に接続された電流共振用コン
デンサ５と、第２のＭＯＳ−ＦＥＴ３に並列に接続され
た電圧共振用コンデンサ６と、各２次巻線３１ｂ、３２
ｂ、３３ｂに並列に接続された整流平滑回路１８とを備
えている。直流電源１は、商用交流電源とコンデンサ入
力型整流平滑回路又は乾電池若しくは蓄電池から構成さ
れる。トランス３１〜３３は漏洩インダクタンスを有す
るリーケージトランスであり、漏洩インダクタンスによ
り各１次巻線３１ａ〜３３ａと直列に図示しない電流共
振用リアクトルが形成される。整流平滑回路１８は、各
２次巻線３１ｂ、３２ｂ、３３ｂの両端と一方の直流出
力端子１５との間に接続された整流素子としての整流ダ
イオード１１ａ及び１１ｂ、１２ａ及び１２ｂ、１３ａ
及び１３ｂ（以下１１ａ〜１３ｂと略す）と、各２次巻
線３１ｂ、３２ｂ、３３ｂの中間に設けられ他方の直流
出力端子１６に接続されたタップと一方の出力端子１５
との間に接続された平滑コンデンサ１４とを備えてい
る。直流出力端子１５、１６間の電圧は制御回路１７に
よって監視され、制御回路１７は直流出力端子１５、１
６間の電圧が一定になるように第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３の各ゲート端子に付与する
各オン・オフ制御信号ＶG1、ＶG2のオン期間又はオフ期
間を制御する。
Ｃ−ＤＣコンバータは、例えば、図６に示すように、直
流電源１と、互いに並列に接続された１次巻線３１ａ、
３２ａ、３３ａ及び互いに並列に接続された２次巻線３
１ｂ、３２ｂ、３３ｂを有する第１、第２及び第３のト
ランス３１、３２、３３と、直流電源１の両端間に各１
次巻線３１ａ、３２ａ、３３ａに直列に接続された第１
のスイッチング素子としての第１のＭＯＳ−ＦＥＴ２
と、各１次巻線３１ａ、３２ａ、３３ａと並列に接続さ
れた第２のスイッチング素子としての第２のＭＯＳ−Ｆ
ＥＴ３と、第１のＭＯＳ−ＦＥＴ２と各１次巻線３１
ａ、３２ａ、３３ａとの間に接続された電流共振用コン
デンサ５と、第２のＭＯＳ−ＦＥＴ３に並列に接続され
た電圧共振用コンデンサ６と、各２次巻線３１ｂ、３２
ｂ、３３ｂに並列に接続された整流平滑回路１８とを備
えている。直流電源１は、商用交流電源とコンデンサ入
力型整流平滑回路又は乾電池若しくは蓄電池から構成さ
れる。トランス３１〜３３は漏洩インダクタンスを有す
るリーケージトランスであり、漏洩インダクタンスによ
り各１次巻線３１ａ〜３３ａと直列に図示しない電流共
振用リアクトルが形成される。整流平滑回路１８は、各
２次巻線３１ｂ、３２ｂ、３３ｂの両端と一方の直流出
力端子１５との間に接続された整流素子としての整流ダ
イオード１１ａ及び１１ｂ、１２ａ及び１２ｂ、１３ａ
及び１３ｂ（以下１１ａ〜１３ｂと略す）と、各２次巻
線３１ｂ、３２ｂ、３３ｂの中間に設けられ他方の直流
出力端子１６に接続されたタップと一方の出力端子１５
との間に接続された平滑コンデンサ１４とを備えてい
る。直流出力端子１５、１６間の電圧は制御回路１７に
よって監視され、制御回路１７は直流出力端子１５、１
６間の電圧が一定になるように第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３の各ゲート端子に付与する
各オン・オフ制御信号ＶG1、ＶG2のオン期間又はオフ期
間を制御する。
【０００４】次に、図６の共振型コンバータの動作を説
明する。所定のデッドタイムを有する制御信号ＶG1、Ｖ
G2を制御回路１７から送出して第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３を交互にオン・オフ動作さ
せると、直流電源１からの直流入力電圧が断続的に電流
共振用コンデンサ５を介して各トランス３１〜３３の１
次巻線３１ａ〜３３ａに印加され、各トランス３１〜３
３内に形成された電流共振用リアクトル（図示せず）と
電流共振用コンデンサ５との共振作用により正弦波状の
共振電流が流れる。まず、第１のＭＯＳ−ＦＥＴ２がオ
ン状態かつ第２のＭＯＳ−ＦＥＴ３がオフ状態の時、直
流電源１、第１のＭＯＳ−ＦＥＴ２、電流共振用コンデ
ンサ５、各トランス３１〜３３の１次巻線３１ａ〜３３
ａ及び直流電源１の経路で電流が流れる。このとき、各
トランス３１〜３３の電流共振用リアクトル（図示せ
ず）と電流共振用コンデンサ５との共振作用により各ト
ランス３１〜３３の１次巻線３１ａ〜３３ａに正弦波状
の共振電流が流れ、各１次巻線３１ａ〜３３ａにエネル
ギが蓄積される。次に、第１のＭＯＳ−ＦＥＴ２がオン
状態からオフ状態になると、電流共振用コンデンサ５、
各１次巻線３１ａ〜３３ａ及び第２のＭＯＳ−ＦＥＴ３
に内蔵の寄生ダイオード（図示せず）の経路で電流が流
れ、各トランス３１〜３３の１次巻線３１ａ〜３３ａに
蓄積されたエネルギが放出される。各１次巻線３１ａ〜
３３ａに蓄積されたエネルギが全て放出され、第２のＭ
ＯＳ−ＦＥＴ３がオフ状態からオン状態になると、各１
次巻線３１ａ〜３３ａ、電流共振用コンデンサ５及び第
２のＭＯＳ−ＦＥＴ３の経路で電流が流れる。このと
き、各トランス３１〜３３の電流共振用リアクトル（図
示せず）と電流共振用コンデンサ５との共振作用により
各１次巻線３１ａ〜３３ａに共振電流が流れ、各１次巻
線３１ａ〜３３ａに先程とは逆極性のエネルギが蓄積さ
れる。第２のＭＯＳ−ＦＥＴ３がオン状態からオフ状態
になると、各１次巻線３１ａ〜３３ａ、電流共振用コン
デンサ５、第１のＭＯＳ−ＦＥＴ２に内蔵の寄生ダイオ
ード（図示せず）及び直流電源１の経路で電流が流れ、
各トランス３１〜３３の１次巻線３１ａ〜３３ａに蓄積
されたエネルギが放出される。第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３のターンオン時は、各ＭＯ
Ｓ−ＦＥＴ２、３に共振電流が流れ、各ＭＯＳ−ＦＥＴ
２、３に流れる立上り時のドレイン電流は正弦波状とな
る。第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ
３のターンオフ時は、各トランス３１〜３３の１次巻線
３１ａ〜３３ａと電圧共振用コンデンサ６とが電圧共振
して、各第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−Ｆ
ＥＴ３のドレイン−ソース端子間の電圧がそれぞれ０Ｖ
から緩やかに上昇する。
明する。所定のデッドタイムを有する制御信号ＶG1、Ｖ
G2を制御回路１７から送出して第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３を交互にオン・オフ動作さ
せると、直流電源１からの直流入力電圧が断続的に電流
共振用コンデンサ５を介して各トランス３１〜３３の１
次巻線３１ａ〜３３ａに印加され、各トランス３１〜３
３内に形成された電流共振用リアクトル（図示せず）と
電流共振用コンデンサ５との共振作用により正弦波状の
共振電流が流れる。まず、第１のＭＯＳ−ＦＥＴ２がオ
ン状態かつ第２のＭＯＳ−ＦＥＴ３がオフ状態の時、直
流電源１、第１のＭＯＳ−ＦＥＴ２、電流共振用コンデ
ンサ５、各トランス３１〜３３の１次巻線３１ａ〜３３
ａ及び直流電源１の経路で電流が流れる。このとき、各
トランス３１〜３３の電流共振用リアクトル（図示せ
ず）と電流共振用コンデンサ５との共振作用により各ト
ランス３１〜３３の１次巻線３１ａ〜３３ａに正弦波状
の共振電流が流れ、各１次巻線３１ａ〜３３ａにエネル
ギが蓄積される。次に、第１のＭＯＳ−ＦＥＴ２がオン
状態からオフ状態になると、電流共振用コンデンサ５、
各１次巻線３１ａ〜３３ａ及び第２のＭＯＳ−ＦＥＴ３
に内蔵の寄生ダイオード（図示せず）の経路で電流が流
れ、各トランス３１〜３３の１次巻線３１ａ〜３３ａに
蓄積されたエネルギが放出される。各１次巻線３１ａ〜
３３ａに蓄積されたエネルギが全て放出され、第２のＭ
ＯＳ−ＦＥＴ３がオフ状態からオン状態になると、各１
次巻線３１ａ〜３３ａ、電流共振用コンデンサ５及び第
２のＭＯＳ−ＦＥＴ３の経路で電流が流れる。このと
き、各トランス３１〜３３の電流共振用リアクトル（図
示せず）と電流共振用コンデンサ５との共振作用により
各１次巻線３１ａ〜３３ａに共振電流が流れ、各１次巻
線３１ａ〜３３ａに先程とは逆極性のエネルギが蓄積さ
れる。第２のＭＯＳ−ＦＥＴ３がオン状態からオフ状態
になると、各１次巻線３１ａ〜３３ａ、電流共振用コン
デンサ５、第１のＭＯＳ−ＦＥＴ２に内蔵の寄生ダイオ
ード（図示せず）及び直流電源１の経路で電流が流れ、
各トランス３１〜３３の１次巻線３１ａ〜３３ａに蓄積
されたエネルギが放出される。第１のＭＯＳ−ＦＥＴ２
及び第２のＭＯＳ−ＦＥＴ３のターンオン時は、各ＭＯ
Ｓ−ＦＥＴ２、３に共振電流が流れ、各ＭＯＳ−ＦＥＴ
２、３に流れる立上り時のドレイン電流は正弦波状とな
る。第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ
３のターンオフ時は、各トランス３１〜３３の１次巻線
３１ａ〜３３ａと電圧共振用コンデンサ６とが電圧共振
して、各第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−Ｆ
ＥＴ３のドレイン−ソース端子間の電圧がそれぞれ０Ｖ
から緩やかに上昇する。
【０００５】各トランス３１〜３３の１次巻線３１ａ〜
３３ａに流れる電流により２次巻線３１ｂ〜３３ｂに交
流電圧が発生し、これらの交流電圧は整流ダイオード１
１ａ〜１３ｂ及び平滑コンデンサ１４により整流平滑さ
れ、直流出力端子１５、１６から直流出力電圧が出力さ
れる。直流出力端子１５、１６間の電圧が高いと、制御
回路１７は第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−
ＦＥＴ３がオンとなるパルス幅を狭めて直流出力端子１
５、１６間の電圧を低下させる。逆に、直流出力端子１
５、１６間の電圧が低いと、制御回路１７は第１のＭＯ
Ｓ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ３がオンとなる
パルス幅を大きくして直流出力端子１５、１６間の電圧
を上昇させる。このように、直流出力電圧に応じ、制御
回路１７が第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−
ＦＥＴ３に付与する各制御信号Ｖ G1、ＶG2のオン期間又
はオフ期間を制御するので、直流出力端子１５、１６か
ら安定化された直流出力電圧を得ることができる。
３３ａに流れる電流により２次巻線３１ｂ〜３３ｂに交
流電圧が発生し、これらの交流電圧は整流ダイオード１
１ａ〜１３ｂ及び平滑コンデンサ１４により整流平滑さ
れ、直流出力端子１５、１６から直流出力電圧が出力さ
れる。直流出力端子１５、１６間の電圧が高いと、制御
回路１７は第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−
ＦＥＴ３がオンとなるパルス幅を狭めて直流出力端子１
５、１６間の電圧を低下させる。逆に、直流出力端子１
５、１６間の電圧が低いと、制御回路１７は第１のＭＯ
Ｓ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ３がオンとなる
パルス幅を大きくして直流出力端子１５、１６間の電圧
を上昇させる。このように、直流出力電圧に応じ、制御
回路１７が第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−
ＦＥＴ３に付与する各制御信号Ｖ G1、ＶG2のオン期間又
はオフ期間を制御するので、直流出力端子１５、１６か
ら安定化された直流出力電圧を得ることができる。
【０００６】
【発明が解決しようとする課題】図６の共振型コンバー
タでは、動作中にいずれかのトランス３１〜３３の２次
巻線３１ｂ、３２ｂ、３３ｂに短絡事故が発生した場
合、各トランス３１〜３３の漏洩インダクタンスのため
に短絡事故の発生したトランス３１〜３３の電流は制限
を受けながらも電流値が増大する状態が持続する。その
一方で、電力は短絡事故の発生していない他のトランス
より正常に供給されるため、直流出力電圧の異常が検出
されず、制御回路１７は通常の動作を継続する。その結
果、短絡したトランスの温度が著しく上昇してトランス
の破壊、焼けを起こす危険がある。
タでは、動作中にいずれかのトランス３１〜３３の２次
巻線３１ｂ、３２ｂ、３３ｂに短絡事故が発生した場
合、各トランス３１〜３３の漏洩インダクタンスのため
に短絡事故の発生したトランス３１〜３３の電流は制限
を受けながらも電流値が増大する状態が持続する。その
一方で、電力は短絡事故の発生していない他のトランス
より正常に供給されるため、直流出力電圧の異常が検出
されず、制御回路１７は通常の動作を継続する。その結
果、短絡したトランスの温度が著しく上昇してトランス
の破壊、焼けを起こす危険がある。
【０００７】この様な事態を防止するため、複数個のト
ランスを並列接続する場合は、ＤＣ−ＤＣコンバータに
各トランスの出力電圧を監視する検出回路が設けられ
る。図７に示すように、検出回路１９は、第１〜第３の
トランス３１〜３３の各２次巻線３１ｂ、３２ｂ、３３
ｂに接続された短絡検出回路３６、３７、３８を備え
る。短絡検出回路３６、３７、３８はいずれも同一の回
路構成であり、それぞれ各トランス３１〜３３の２次巻
線３１ｂ、３２ｂ、３３ｂの他端に直列に接続されたダ
イオード６１、定電圧ダイオード６４及び抵抗６５と、
抵抗６５に接続されたベースを有するトランジスタ６６
と、ダイオード６１と定電圧ダイオード６４との間とト
ランジスタ６６のエミッタとの間に並列に接続されたコ
ンデンサ６２及び抵抗６３と、トランジスタ６６のコレ
クタと例えば５Ｖの基準電圧が印加される端子６８との
間に接続された抵抗６７とを備えている。短絡検出回路
３６、３７、３８の各々のトランジスタ６６のコレクタ
は、それぞれインバータ４６、４７、４８を介してＮＡ
ＮＤ回路４９の入力側に接続される。ＮＡＮＤ回路４９
の出力側は制御回路１７に接続される。
ランスを並列接続する場合は、ＤＣ−ＤＣコンバータに
各トランスの出力電圧を監視する検出回路が設けられ
る。図７に示すように、検出回路１９は、第１〜第３の
トランス３１〜３３の各２次巻線３１ｂ、３２ｂ、３３
ｂに接続された短絡検出回路３６、３７、３８を備え
る。短絡検出回路３６、３７、３８はいずれも同一の回
路構成であり、それぞれ各トランス３１〜３３の２次巻
線３１ｂ、３２ｂ、３３ｂの他端に直列に接続されたダ
イオード６１、定電圧ダイオード６４及び抵抗６５と、
抵抗６５に接続されたベースを有するトランジスタ６６
と、ダイオード６１と定電圧ダイオード６４との間とト
ランジスタ６６のエミッタとの間に並列に接続されたコ
ンデンサ６２及び抵抗６３と、トランジスタ６６のコレ
クタと例えば５Ｖの基準電圧が印加される端子６８との
間に接続された抵抗６７とを備えている。短絡検出回路
３６、３７、３８の各々のトランジスタ６６のコレクタ
は、それぞれインバータ４６、４７、４８を介してＮＡ
ＮＤ回路４９の入力側に接続される。ＮＡＮＤ回路４９
の出力側は制御回路１７に接続される。
【０００８】図７の共振型コンバータでは、正常動作中
は２次巻線３１ｂ〜３３ｂから短絡検出回路３６、３
７、３８にそれぞれ電流が流れ、定電圧ダイオード６４
を介してトランジスタ６６がオン状態となる。このた
め、トランジスタ６６のコレクタ−エミッタ間の電圧は
０Ｖとなってインバータ４６には低レベル信号が入力さ
れ、更にインバータ４６から出力された高レベル信号が
ＮＡＮＤ回路４９に入力される。短絡検出回路３６、３
７、３８がいずれもＮＡＮＤ回路４９に対して高レベル
信号を送出するので、ＮＡＮＤ回路４９の出力は低レベ
ルとなる。
は２次巻線３１ｂ〜３３ｂから短絡検出回路３６、３
７、３８にそれぞれ電流が流れ、定電圧ダイオード６４
を介してトランジスタ６６がオン状態となる。このた
め、トランジスタ６６のコレクタ−エミッタ間の電圧は
０Ｖとなってインバータ４６には低レベル信号が入力さ
れ、更にインバータ４６から出力された高レベル信号が
ＮＡＮＤ回路４９に入力される。短絡検出回路３６、３
７、３８がいずれもＮＡＮＤ回路４９に対して高レベル
信号を送出するので、ＮＡＮＤ回路４９の出力は低レベ
ルとなる。
【０００９】一方、例えばトランス３１の２次巻線３１
ｂに短絡事故が発生した場合、２次巻線３１ｂから短絡
検出回路３６に電流が流れなくなり、トランジスタ６６
がオフ状態となる。このため、インバータ４６には高レ
ベル信号として端子６８に印加された５Ｖの基準電圧が
印加され、更にインバータ４６から出力された低レベル
信号がＮＡＮＤ回路４９に入力される。短絡検出回路３
６、３７、３８の少なくとも１つがＮＡＮＤ回路４９に
低レベル信号を送出するので、ＮＡＮＤ回路４９の出力
は高レベルとなる。以上の動作は、トランス３２、３３
の２次巻線３２ｂ、３３ｂに短絡事故が発生した場合も
同様である。即ち、トランス３１〜３３の２次巻線３１
ｂ、３２ｂ、３３ｂの少なくとも１つに短絡事故が発生
した場合、ＮＡＮＤ回路４９は制御回路１７に高レベル
信号を出力する。高レベル信号を受けた制御回路１７
は、第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ
３のオン期間のパルス幅を狭めることによって電流値の
増大を抑制すると共に、例えば発光ダイオード及びブザ
ーからなる警報装置（図示せず）を作動させて使用者に
異常状態を通報する。
ｂに短絡事故が発生した場合、２次巻線３１ｂから短絡
検出回路３６に電流が流れなくなり、トランジスタ６６
がオフ状態となる。このため、インバータ４６には高レ
ベル信号として端子６８に印加された５Ｖの基準電圧が
印加され、更にインバータ４６から出力された低レベル
信号がＮＡＮＤ回路４９に入力される。短絡検出回路３
６、３７、３８の少なくとも１つがＮＡＮＤ回路４９に
低レベル信号を送出するので、ＮＡＮＤ回路４９の出力
は高レベルとなる。以上の動作は、トランス３２、３３
の２次巻線３２ｂ、３３ｂに短絡事故が発生した場合も
同様である。即ち、トランス３１〜３３の２次巻線３１
ｂ、３２ｂ、３３ｂの少なくとも１つに短絡事故が発生
した場合、ＮＡＮＤ回路４９は制御回路１７に高レベル
信号を出力する。高レベル信号を受けた制御回路１７
は、第１のＭＯＳ−ＦＥＴ２及び第２のＭＯＳ−ＦＥＴ
３のオン期間のパルス幅を狭めることによって電流値の
増大を抑制すると共に、例えば発光ダイオード及びブザ
ーからなる警報装置（図示せず）を作動させて使用者に
異常状態を通報する。
【００１０】しかしながら、図７の共振型コンバータの
ように複数のトランスの各々に短絡検出回路を設ける
と、多数の素子が必要となる上に全体の回路が複雑化
し、コスト面及び機器の保守の面から問題がある。そこ
で、本発明は、複数個のトランスを用いた共振型ＤＣ−
ＤＣコンバータに簡素な検出回路を追加することによっ
て各トランスの異常状態を検出できる共振型ＤＣ−ＤＣ
コンバータを提供することを目的とする。
ように複数のトランスの各々に短絡検出回路を設ける
と、多数の素子が必要となる上に全体の回路が複雑化
し、コスト面及び機器の保守の面から問題がある。そこ
で、本発明は、複数個のトランスを用いた共振型ＤＣ−
ＤＣコンバータに簡素な検出回路を追加することによっ
て各トランスの異常状態を検出できる共振型ＤＣ−ＤＣ
コンバータを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明による共振型ＤＣ
−ＤＣコンバータは、複数のトランスの各々の１次巻線
を互いに並列に接続すると共に、前記トランスの各々の
２次巻線を互いに並列に接続し、前記２次巻線に整流平
滑回路を設けて、前記１次巻線に接続されたスイッチン
グ素子をオン・オフ動作させて前記１次巻線の直流入力
電圧を断続して、前記整流平滑回路により整流平滑した
後、前記２次巻線から直流出力電圧を取り出す。更に、
前記トランスの各々の２次巻線側に密結合された３次巻
線と、検出用整流素子とを有する検出回路を備え、前記
３次巻線及び前記検出用整流素子はコンバータの正常動
作時に前記３次巻線の電圧の和がゼロとなるように直列
又は並列に接続される。前記トランスの少なくとも１つ
又は前記整流平滑回路の整流素子の少なくとも１つが不
良となった時、前記検出回路は検出信号を発生する。各
トランスの３次巻線と、検出用整流素子とを備えた簡便
な検出回路を設けて３次巻線の出力を監視することによ
り、共振型ＤＣ−ＤＣコンバータの異常状態を検出して
適切に回路を保護できると同時に、検出回路の素子数を
減少し且つ複数個の汎用のトランスの並列接続によるコ
ンバータの大容量化が可能となる。
−ＤＣコンバータは、複数のトランスの各々の１次巻線
を互いに並列に接続すると共に、前記トランスの各々の
２次巻線を互いに並列に接続し、前記２次巻線に整流平
滑回路を設けて、前記１次巻線に接続されたスイッチン
グ素子をオン・オフ動作させて前記１次巻線の直流入力
電圧を断続して、前記整流平滑回路により整流平滑した
後、前記２次巻線から直流出力電圧を取り出す。更に、
前記トランスの各々の２次巻線側に密結合された３次巻
線と、検出用整流素子とを有する検出回路を備え、前記
３次巻線及び前記検出用整流素子はコンバータの正常動
作時に前記３次巻線の電圧の和がゼロとなるように直列
又は並列に接続される。前記トランスの少なくとも１つ
又は前記整流平滑回路の整流素子の少なくとも１つが不
良となった時、前記検出回路は検出信号を発生する。各
トランスの３次巻線と、検出用整流素子とを備えた簡便
な検出回路を設けて３次巻線の出力を監視することによ
り、共振型ＤＣ−ＤＣコンバータの異常状態を検出して
適切に回路を保護できると同時に、検出回路の素子数を
減少し且つ複数個の汎用のトランスの並列接続によるコ
ンバータの大容量化が可能となる。
【００１２】本発明の実施の形態では、前記トランスの
１次巻線及び２次巻線の漏洩インダクタンスを共振回路
の一部として使用する。前記検出回路は前記３次巻線又
は前記検出用整流素子に接続された制御端子を有する検
出用スイッチング素子を備え、該検出用スイッチング素
子は前記検出回路に所定のレベルを超える電圧が発生し
た時に検出信号を発生する。コンバータの正常動作時に
複数の前記３次巻線の各々に発生する電圧は異なる極性
でかつ電圧レベルの絶対値が等しく総合的に相殺され
る。トランスの漏洩インダクタンスを共振回路の一部と
して使用することにより、別個の素子として共振用イン
ダクタンスを実装する必要がなくなるため、回路の簡素
化が可能となる。また、検出回路に３次巻線又は検出用
整流素子に接続された制御端子を有する検出用スイッチ
ング素子を設け、検出用スイッチング素子が検出回路に
所定のレベルを超える電圧が発生した時に検出信号を発
生することにより、危険な状態には至らない所定レベル
以下の電圧が発生した場合には検出信号を発生せず、真
に危険な状態に至った場合にのみ検出信号を発生させる
ことができる。更に、コンバータの正常動作時に複数の
３次巻線の各々に発生する電圧が異なる極性でかつ電圧
レベルの絶対値が等しく総合的に相殺されるように３次
巻線及び検出用整流素子を接続することにより、異常の
発生を確実に検出することができると同時に回路の簡素
化が可能となる。
１次巻線及び２次巻線の漏洩インダクタンスを共振回路
の一部として使用する。前記検出回路は前記３次巻線又
は前記検出用整流素子に接続された制御端子を有する検
出用スイッチング素子を備え、該検出用スイッチング素
子は前記検出回路に所定のレベルを超える電圧が発生し
た時に検出信号を発生する。コンバータの正常動作時に
複数の前記３次巻線の各々に発生する電圧は異なる極性
でかつ電圧レベルの絶対値が等しく総合的に相殺され
る。トランスの漏洩インダクタンスを共振回路の一部と
して使用することにより、別個の素子として共振用イン
ダクタンスを実装する必要がなくなるため、回路の簡素
化が可能となる。また、検出回路に３次巻線又は検出用
整流素子に接続された制御端子を有する検出用スイッチ
ング素子を設け、検出用スイッチング素子が検出回路に
所定のレベルを超える電圧が発生した時に検出信号を発
生することにより、危険な状態には至らない所定レベル
以下の電圧が発生した場合には検出信号を発生せず、真
に危険な状態に至った場合にのみ検出信号を発生させる
ことができる。更に、コンバータの正常動作時に複数の
３次巻線の各々に発生する電圧が異なる極性でかつ電圧
レベルの絶対値が等しく総合的に相殺されるように３次
巻線及び検出用整流素子を接続することにより、異常の
発生を確実に検出することができると同時に回路の簡素
化が可能となる。
【００１３】
【発明の実施の形態】以下、本発明による共振型ＤＣ−
ＤＣコンバータの実施の形態を図１〜図５について説明
する。但し、図１では図６及び図７に示す箇所と実質的
に同一の部分には同一の符号を付し、その説明を省略す
る。
ＤＣコンバータの実施の形態を図１〜図５について説明
する。但し、図１では図６及び図７に示す箇所と実質的
に同一の部分には同一の符号を付し、その説明を省略す
る。
【００１４】図１は、複数のトランスとして、図６及び
図７と同様に３個のトランスを備えた共振型ＤＣ−ＤＣ
コンバータの実施の形態を示す。図１のコンバータで
は、第１〜第３のトランス３１〜３３の各々の１次巻線
３１ａ〜３３ａを互いに並列に接続すると共に、トラン
ス３１〜３３の各々の２次巻線３１ｂ〜３３ｂを互いに
並列に接続し、２次巻線３１ｂ〜３３ｂに整流平滑回路
１８を設けて、１次巻線３１ａ〜３３ａに接続されたス
イッチング素子としての第１のＭＯＳ−ＦＥＴ２及び第
２のＭＯＳ−ＦＥＴ３をオン・オフ動作させて１次巻線
３１ａ〜３３ａの直流入力電圧を断続して、整流平滑回
路１８により整流平滑した後、２次巻線から直流出力電
圧を取り出す。更に、図１の実施形態では、トランス３
１〜３３の各々の２次巻線３１ｂ〜３３ｂ側に密結合さ
れた３次巻線３１ｃ〜３３ｃと、検出用整流素子として
の検出用ダイオード５１、５２とを有する検出回路５０
を備え、３次巻線３１ｃ、３２ｃ、３３ｃ及び検出用ダ
イオード５１、５２はコンバータの正常動作時に３次巻
線３１ｃ〜３３ｃの電圧の和がゼロとなるように直列又
は並列に接続され、トランス３１〜３３の少なくとも１
つ又は整流平滑回路１８の整流素子としての整流ダイオ
ード１１ａ〜１３ｂの少なくとも１つが不良となった
時、検出回路５０は検出信号を発生し、検出信号を受信
した制御回路１７はコンバータを保護するようＭＯＳ−
ＦＥＴ２、３を動作させる。その他の構成は図６に示す
共振型コンバータと同様である。また、検出回路５０
は、３次巻線３１ｃ〜３３ｃと、検出用ダイオード５
１、５２と、短絡検出回路５３とを備えている。短絡検
出回路５３の構成は、図７に示す短絡検出回路３６、３
７、３８と同一である。
図７と同様に３個のトランスを備えた共振型ＤＣ−ＤＣ
コンバータの実施の形態を示す。図１のコンバータで
は、第１〜第３のトランス３１〜３３の各々の１次巻線
３１ａ〜３３ａを互いに並列に接続すると共に、トラン
ス３１〜３３の各々の２次巻線３１ｂ〜３３ｂを互いに
並列に接続し、２次巻線３１ｂ〜３３ｂに整流平滑回路
１８を設けて、１次巻線３１ａ〜３３ａに接続されたス
イッチング素子としての第１のＭＯＳ−ＦＥＴ２及び第
２のＭＯＳ−ＦＥＴ３をオン・オフ動作させて１次巻線
３１ａ〜３３ａの直流入力電圧を断続して、整流平滑回
路１８により整流平滑した後、２次巻線から直流出力電
圧を取り出す。更に、図１の実施形態では、トランス３
１〜３３の各々の２次巻線３１ｂ〜３３ｂ側に密結合さ
れた３次巻線３１ｃ〜３３ｃと、検出用整流素子として
の検出用ダイオード５１、５２とを有する検出回路５０
を備え、３次巻線３１ｃ、３２ｃ、３３ｃ及び検出用ダ
イオード５１、５２はコンバータの正常動作時に３次巻
線３１ｃ〜３３ｃの電圧の和がゼロとなるように直列又
は並列に接続され、トランス３１〜３３の少なくとも１
つ又は整流平滑回路１８の整流素子としての整流ダイオ
ード１１ａ〜１３ｂの少なくとも１つが不良となった
時、検出回路５０は検出信号を発生し、検出信号を受信
した制御回路１７はコンバータを保護するようＭＯＳ−
ＦＥＴ２、３を動作させる。その他の構成は図６に示す
共振型コンバータと同様である。また、検出回路５０
は、３次巻線３１ｃ〜３３ｃと、検出用ダイオード５
１、５２と、短絡検出回路５３とを備えている。短絡検
出回路５３の構成は、図７に示す短絡検出回路３６、３
７、３８と同一である。
【００１５】図１の実施の形態では、３個の３次巻線３
１ｃ〜３３ｃの各々に発生する電圧レベルの絶対値が等
しく、第１のトランス３１の３次巻線３１ｃ及び第２の
トランス３２の３次巻線３２ｃは同一極性であるが、第
３のトランス３３の３次巻線３３ｃは逆極性である。図
２に略示するように、第１のトランス３１の３次巻線３
１ｃ及び第２のトランス３２の３次巻線３２ｃをそれぞ
れ第１の検出用ダイオード５１及び第２の検出用ダイオ
ード５２に直列に接続したものを３次巻線の極性方向及
び検出用ダイオードの方向が同一となるよう互いに並列
に接続する。このように接続した３次巻線３１ｃ、３次
巻線３２ｃ、第１の検出用ダイオード５１及び第２の検
出用ダイオード５２を備える部分を並列検出部５４とい
う。並列検出部５４の一端は端子５５として短絡検出回
路５３のコンデンサ６２の一端に接続され、並列検出部
５４の他端は第３のトランス３３の３次巻線３３ｃを介
して端子５６として短絡検出回路５３のコンデンサ６２
の他端に接続される。
１ｃ〜３３ｃの各々に発生する電圧レベルの絶対値が等
しく、第１のトランス３１の３次巻線３１ｃ及び第２の
トランス３２の３次巻線３２ｃは同一極性であるが、第
３のトランス３３の３次巻線３３ｃは逆極性である。図
２に略示するように、第１のトランス３１の３次巻線３
１ｃ及び第２のトランス３２の３次巻線３２ｃをそれぞ
れ第１の検出用ダイオード５１及び第２の検出用ダイオ
ード５２に直列に接続したものを３次巻線の極性方向及
び検出用ダイオードの方向が同一となるよう互いに並列
に接続する。このように接続した３次巻線３１ｃ、３次
巻線３２ｃ、第１の検出用ダイオード５１及び第２の検
出用ダイオード５２を備える部分を並列検出部５４とい
う。並列検出部５４の一端は端子５５として短絡検出回
路５３のコンデンサ６２の一端に接続され、並列検出部
５４の他端は第３のトランス３３の３次巻線３３ｃを介
して端子５６として短絡検出回路５３のコンデンサ６２
の他端に接続される。
【００１６】また、図１の実施の形態では、トランスの
１次巻線３１ａ〜３３ａ及び２次巻線３１ｂ〜３３ｂの
漏洩インダクタンスを共振回路の一部として使用する。
これにより、別個の素子として共振用インダクタンスを
実装する必要がなくなるため、回路が簡素化できる。検
出回路５０は３次巻線３１ｃ〜３３ｃ又は検出用ダイオ
ード５１、５２に接続された制御端子としてのベース端
子を有する検出用スイッチング素子としてのトランジス
タ６６を備え、トランジスタ６６は検出回路５０に所定
のレベルを超える電圧が発生した時に検出信号を発生す
る。これにより、危険な状態には至らない所定レベル以
下の電圧が発生した場合には検出信号を発生せず、真に
危険な状態に至った場合にのみ検出信号を発生させるこ
とができる。更に、前記のように３次巻線３１ｃ〜３３
ｃと検出用ダイオード５１、５２とを接続することによ
り、コンバータの正常動作時に複数の３次巻線３１ｃ〜
３３ｃの各々に発生する電圧は異なる極性でかつ電圧レ
ベルの絶対値が等しく総合的に相殺される。これによ
り、異常の発生を確実に検出することができると同時に
回路の簡素化が可能となる。
１次巻線３１ａ〜３３ａ及び２次巻線３１ｂ〜３３ｂの
漏洩インダクタンスを共振回路の一部として使用する。
これにより、別個の素子として共振用インダクタンスを
実装する必要がなくなるため、回路が簡素化できる。検
出回路５０は３次巻線３１ｃ〜３３ｃ又は検出用ダイオ
ード５１、５２に接続された制御端子としてのベース端
子を有する検出用スイッチング素子としてのトランジス
タ６６を備え、トランジスタ６６は検出回路５０に所定
のレベルを超える電圧が発生した時に検出信号を発生す
る。これにより、危険な状態には至らない所定レベル以
下の電圧が発生した場合には検出信号を発生せず、真に
危険な状態に至った場合にのみ検出信号を発生させるこ
とができる。更に、前記のように３次巻線３１ｃ〜３３
ｃと検出用ダイオード５１、５２とを接続することによ
り、コンバータの正常動作時に複数の３次巻線３１ｃ〜
３３ｃの各々に発生する電圧は異なる極性でかつ電圧レ
ベルの絶対値が等しく総合的に相殺される。これによ
り、異常の発生を確実に検出することができると同時に
回路の簡素化が可能となる。
【００１７】以下、検出回路５０の動作を図１及び図２
について説明する。 （１） トランス３１〜３３の各２次巻線３１ｂ〜３３
ｂがいずれも正常な場合 ３次巻線３１ｃ〜３３ｃの各々には電圧レベルの絶対値
が等しい電圧が発生するが、３次巻線３１ｃと３次巻線
３２ｃとは極性が同一であるため並列検出部５４として
一の極性の電圧が発生する一方、並列検出部５４に直列
接続された３次巻線３３ｃは逆極性の電圧が発生する。
その結果、３次巻線３１ｃ〜３３ｃの間で発生した電圧
が総合的に相殺され、端子５５、５６間に電圧が発生し
ないため、短絡検出回路３６には電流が流れず、トラン
ジスタ６６がオフ状態となる。このため、コンバータを
保護する検出信号は発生せず、高レベル信号として端子
６８に印加された５Ｖの基準電圧がそのまま制御回路１
７に出力され、制御回路１７は通常の動作を継続する。 （２） 第１のトランス３１の２次巻線３１ｂに短絡事
故が発生した場合 トランスの各巻線には巻数に比例して電圧が発生するた
め、２次巻線３１ｂが短絡した第１のトランス３１では
３次巻線３１ｃも短絡状態となり、３次巻線３１ｃの電
圧はゼロとなる。従って、第３のトランス３３の３次巻
線３３ｃに検出用ダイオード５２の逆極性方向の電圧が
発生したとき、第２のトランス３２の３次巻線３２ｃに
は３次巻線３３ｃと絶対値が等しくかつ逆極性の電圧が
発生するため、３次巻線３２ｃと３次巻線３３ｃとの間
で電圧が相殺され、端子５５、５６間に電圧が発生しな
い。一方、３次巻線３３ｃに検出用ダイオード５２の正
極性方向の電圧が発生したとき、３次巻線３２ｃには検
出用ダイオード５２の逆極性方向の電圧が発生しないた
めに３次巻線３２ｃの電圧はゼロとなり、３次巻線３３
ｃの電圧が３次巻線３１ｃ〜３３ｃの間で総合された電
圧として端子５５、５６間に現れる。その結果、短絡検
出回路３６に電流が流れ、定電圧ダイオード６４を介し
てトランジスタ６６がオン状態となるためにトランジス
タ６６のコレクタ−エミッタ間の電圧は０Ｖとなり、検
出回路５０はコンバータを保護する検出信号として低レ
ベル信号を制御回路１７に送出する。検出信号として低
レベル信号を受けた制御回路１７は、第１のＭＯＳ−Ｆ
ＥＴ２及び第２のＭＯＳ−ＦＥＴ３のオン期間のパルス
幅を狭めることによって電流値の増大を抑制する。 （３） 第２のトランス３２の２次巻線３２ｂに短絡事
故が発生した場合 前記（２）と同様、第２のトランス３２の３次巻線３２
ｃが短絡状態となり、３次巻線３３ｃに検出用ダイオー
ド５１の正極性方向の電圧が発生したときに端子５５、
５６間に電圧が発生するため、検出回路５０は検出信号
として低レベル信号を制御回路１７に送出する。他の動
作は（２）と同様である。 （４） 第３のトランス３３の２次巻線３３ｂに短絡事
故が発生した場合 第３のトランス３３の３次巻線３３ｃが短絡状態とな
り、３次巻線３３ｃの電圧はゼロとなる。従って、第１
のトランス３１の３次巻線３１ｃ及び第２のトランス３
２の３次巻線３２ｃにそれぞれ検出用ダイオード５１、
５２の正極性方向の電圧が発生したときに端子５５、５
６間に電圧が発生し、検出回路５０は検出信号として低
レベル信号を制御回路１７に送出する。他の動作は
（２）と同様である。
について説明する。 （１） トランス３１〜３３の各２次巻線３１ｂ〜３３
ｂがいずれも正常な場合 ３次巻線３１ｃ〜３３ｃの各々には電圧レベルの絶対値
が等しい電圧が発生するが、３次巻線３１ｃと３次巻線
３２ｃとは極性が同一であるため並列検出部５４として
一の極性の電圧が発生する一方、並列検出部５４に直列
接続された３次巻線３３ｃは逆極性の電圧が発生する。
その結果、３次巻線３１ｃ〜３３ｃの間で発生した電圧
が総合的に相殺され、端子５５、５６間に電圧が発生し
ないため、短絡検出回路３６には電流が流れず、トラン
ジスタ６６がオフ状態となる。このため、コンバータを
保護する検出信号は発生せず、高レベル信号として端子
６８に印加された５Ｖの基準電圧がそのまま制御回路１
７に出力され、制御回路１７は通常の動作を継続する。 （２） 第１のトランス３１の２次巻線３１ｂに短絡事
故が発生した場合 トランスの各巻線には巻数に比例して電圧が発生するた
め、２次巻線３１ｂが短絡した第１のトランス３１では
３次巻線３１ｃも短絡状態となり、３次巻線３１ｃの電
圧はゼロとなる。従って、第３のトランス３３の３次巻
線３３ｃに検出用ダイオード５２の逆極性方向の電圧が
発生したとき、第２のトランス３２の３次巻線３２ｃに
は３次巻線３３ｃと絶対値が等しくかつ逆極性の電圧が
発生するため、３次巻線３２ｃと３次巻線３３ｃとの間
で電圧が相殺され、端子５５、５６間に電圧が発生しな
い。一方、３次巻線３３ｃに検出用ダイオード５２の正
極性方向の電圧が発生したとき、３次巻線３２ｃには検
出用ダイオード５２の逆極性方向の電圧が発生しないた
めに３次巻線３２ｃの電圧はゼロとなり、３次巻線３３
ｃの電圧が３次巻線３１ｃ〜３３ｃの間で総合された電
圧として端子５５、５６間に現れる。その結果、短絡検
出回路３６に電流が流れ、定電圧ダイオード６４を介し
てトランジスタ６６がオン状態となるためにトランジス
タ６６のコレクタ−エミッタ間の電圧は０Ｖとなり、検
出回路５０はコンバータを保護する検出信号として低レ
ベル信号を制御回路１７に送出する。検出信号として低
レベル信号を受けた制御回路１７は、第１のＭＯＳ−Ｆ
ＥＴ２及び第２のＭＯＳ−ＦＥＴ３のオン期間のパルス
幅を狭めることによって電流値の増大を抑制する。 （３） 第２のトランス３２の２次巻線３２ｂに短絡事
故が発生した場合 前記（２）と同様、第２のトランス３２の３次巻線３２
ｃが短絡状態となり、３次巻線３３ｃに検出用ダイオー
ド５１の正極性方向の電圧が発生したときに端子５５、
５６間に電圧が発生するため、検出回路５０は検出信号
として低レベル信号を制御回路１７に送出する。他の動
作は（２）と同様である。 （４） 第３のトランス３３の２次巻線３３ｂに短絡事
故が発生した場合 第３のトランス３３の３次巻線３３ｃが短絡状態とな
り、３次巻線３３ｃの電圧はゼロとなる。従って、第１
のトランス３１の３次巻線３１ｃ及び第２のトランス３
２の３次巻線３２ｃにそれぞれ検出用ダイオード５１、
５２の正極性方向の電圧が発生したときに端子５５、５
６間に電圧が発生し、検出回路５０は検出信号として低
レベル信号を制御回路１７に送出する。他の動作は
（２）と同様である。
【００１８】この実施の形態によれば、各トランス３１
〜３３の３次巻線３１ｃ〜３３ｃと、検出用整流素子５
１、５２とを備えた簡便な検出回路５０を設けて３次巻
線３１ｃ〜３３ｃの出力を監視することにより、コンバ
ータの異常状態を検出して適切に回路を保護できると同
時に、検出回路５０の素子数を減少し且つ複数個の汎用
のトランスの並列接続によるコンバータの大容量化が可
能となる。
〜３３の３次巻線３１ｃ〜３３ｃと、検出用整流素子５
１、５２とを備えた簡便な検出回路５０を設けて３次巻
線３１ｃ〜３３ｃの出力を監視することにより、コンバ
ータの異常状態を検出して適切に回路を保護できると同
時に、検出回路５０の素子数を減少し且つ複数個の汎用
のトランスの並列接続によるコンバータの大容量化が可
能となる。
【００１９】本発明は前記の実施の形態に限定されず、
変更が可能である。例えば、図１及び図２の実施形態で
は３個のトランスを有するコンバータを示したが、５個
のトランスを有するコンバータに本発明を適用する場合
には、５個のトランスの各３次巻線３１ｃ〜３５ｃ（３
次巻線３１ｃ、３２ｃ、３４ｃは一方の極性、３次巻線
３３ｃ、３５ｃは他方の極性を有する）と検出用ダイオ
ード５１、５２とを図３のように接続する。即ち、図２
と同様に、３次巻線３１ｃ、３次巻線３２ｃ、第１の検
出用ダイオード５１及び第２の検出用ダイオード５２を
備える並列検出部５４を形成し、更に、残りの３次巻線
３３ｃ、３４ｃ、３５ｃを並列検出部５４と直列に接続
する。図３では３次巻線３３ｃ、３４ｃ、３５ｃを極性
が交互になるよう接続しているが、接続順序は入れ替え
が可能である。５個のトランスの各２次巻線がいずれも
正常な場合は端子５５、５６間に電圧が発生せず、各２
次巻線のいずれかに短絡事故が発生した場合は端子５
５、５６間に電圧が発生する。図２及び図３ではトラン
スがそれぞれ３個及び５個である場合を示したが、同様
にして、トランスを３以上の奇数個備える場合の接続方
法は、ｎを自然数として、トランスを（２ｎ＋１）個備
える場合として以下のように包括的に表現できる。即
ち、コンバータの正常動作時に電圧が総合的に相殺され
るために、トランスの３次巻線のうち（ｎ＋１）個は一
方の極性を有し、トランスの３次巻線のうちｎ個は他方
の極性を有し、一方の極性の３次巻線のうち２個にそれ
ぞれ検出用ダイオードを直列に接続したものを３次巻線
の極性の向き及び検出用ダイオードの方向が同一となる
よう互いに並列に接続して並列検出部を形成し、並列検
出部に残りの３次巻線を直列に接続すればよい。
変更が可能である。例えば、図１及び図２の実施形態で
は３個のトランスを有するコンバータを示したが、５個
のトランスを有するコンバータに本発明を適用する場合
には、５個のトランスの各３次巻線３１ｃ〜３５ｃ（３
次巻線３１ｃ、３２ｃ、３４ｃは一方の極性、３次巻線
３３ｃ、３５ｃは他方の極性を有する）と検出用ダイオ
ード５１、５２とを図３のように接続する。即ち、図２
と同様に、３次巻線３１ｃ、３次巻線３２ｃ、第１の検
出用ダイオード５１及び第２の検出用ダイオード５２を
備える並列検出部５４を形成し、更に、残りの３次巻線
３３ｃ、３４ｃ、３５ｃを並列検出部５４と直列に接続
する。図３では３次巻線３３ｃ、３４ｃ、３５ｃを極性
が交互になるよう接続しているが、接続順序は入れ替え
が可能である。５個のトランスの各２次巻線がいずれも
正常な場合は端子５５、５６間に電圧が発生せず、各２
次巻線のいずれかに短絡事故が発生した場合は端子５
５、５６間に電圧が発生する。図２及び図３ではトラン
スがそれぞれ３個及び５個である場合を示したが、同様
にして、トランスを３以上の奇数個備える場合の接続方
法は、ｎを自然数として、トランスを（２ｎ＋１）個備
える場合として以下のように包括的に表現できる。即
ち、コンバータの正常動作時に電圧が総合的に相殺され
るために、トランスの３次巻線のうち（ｎ＋１）個は一
方の極性を有し、トランスの３次巻線のうちｎ個は他方
の極性を有し、一方の極性の３次巻線のうち２個にそれ
ぞれ検出用ダイオードを直列に接続したものを３次巻線
の極性の向き及び検出用ダイオードの方向が同一となる
よう互いに並列に接続して並列検出部を形成し、並列検
出部に残りの３次巻線を直列に接続すればよい。
【００２０】これに対し、トランスを偶数個備える場合
として、トランスがそれぞれ２個及び４個の場合を図４
及び図５に示す。これらの場合は、トランスが奇数個の
場合と異なり、コンバータの正常動作時に偶数個の３次
巻線の間で電圧が総合的に相殺されるため、並列検出部
を形成する必要がない点に特徴がある。ｎを自然数とし
て、トランスを２ｎ個備える場合として包括的に表現す
ると、トランスの３次巻線のうちｎ個は一方の極性を有
し、トランスの３次巻線のうちｎ個は他方の極性を有
し、これらの３次巻線を検出用ダイオードと共に直列に
接続すればよい。また、前記実施形態では、電圧共振用
コンデンサ６を独立した素子としてコンバータに実装し
たが、第２のＭＯＳ−ＦＥＴ３中の寄生容量を使用する
ことにより電圧共振用コンデンサ６を省略してもよい。
更に、前記実施形態では、検出回路５０は異常時に検出
信号として低レベル信号を発生するが、検出回路５０と
制御回路１７との間にインバータを設けることにより、
検出信号として高レベル信号を発生させてもよい。
として、トランスがそれぞれ２個及び４個の場合を図４
及び図５に示す。これらの場合は、トランスが奇数個の
場合と異なり、コンバータの正常動作時に偶数個の３次
巻線の間で電圧が総合的に相殺されるため、並列検出部
を形成する必要がない点に特徴がある。ｎを自然数とし
て、トランスを２ｎ個備える場合として包括的に表現す
ると、トランスの３次巻線のうちｎ個は一方の極性を有
し、トランスの３次巻線のうちｎ個は他方の極性を有
し、これらの３次巻線を検出用ダイオードと共に直列に
接続すればよい。また、前記実施形態では、電圧共振用
コンデンサ６を独立した素子としてコンバータに実装し
たが、第２のＭＯＳ−ＦＥＴ３中の寄生容量を使用する
ことにより電圧共振用コンデンサ６を省略してもよい。
更に、前記実施形態では、検出回路５０は異常時に検出
信号として低レベル信号を発生するが、検出回路５０と
制御回路１７との間にインバータを設けることにより、
検出信号として高レベル信号を発生させてもよい。
【００２１】
【発明の効果】本発明によれば、簡便な検出回路を設け
て３次巻線の出力を監視することにより、コンバータの
異常状態を検出して適切に回路を保護できると同時に、
検出回路の素子数を減少し且つ複数個の汎用のトランス
の並列接続によるコンバータの大容量化が可能となる。
て３次巻線の出力を監視することにより、コンバータの
異常状態を検出して適切に回路を保護できると同時に、
検出回路の素子数を減少し且つ複数個の汎用のトランス
の並列接続によるコンバータの大容量化が可能となる。
【図１】 本発明による共振型ＤＣ−ＤＣコンバータの
実施の形態を示す電気回路図
実施の形態を示す電気回路図
【図２】 図１における３次巻線及び検出用整流素子の
接続を示す部分回路図
接続を示す部分回路図
【図３】 トランスが５個の場合の３次巻線及び検出用
整流素子の接続を示す部分回路図
整流素子の接続を示す部分回路図
【図４】 トランスが２個の場合の３次巻線及び検出用
整流素子の接続を示す部分回路図
整流素子の接続を示す部分回路図
【図５】 トランスが４個の場合の３次巻線及び検出用
整流素子の接続を示す部分回路図
整流素子の接続を示す部分回路図
【図６】 従来の共振型ＤＣ−ＤＣコンバータを示す電
気回路図
気回路図
【図７】 検出回路を備えた従来の共振型ＤＣ−ＤＣコ
ンバータを示す電気回路図
ンバータを示す電気回路図
１・・直流電源、 ２・・第１のＭＯＳ−ＦＥＴ（スイ
ッチング素子）、 ３・・第２のＭＯＳ−ＦＥＴ（スイ
ッチング素子）、 １１ａ〜１３ｂ・・整流ダイオード
（整流素子）、 １４・・平滑コンデンサ、 １５、１
６・・直流出力端子、 １７・・制御回路、 １８・・
整流平滑回路、 ３１、３２、３３・・トランス、 ３
１ａ、３２ａ、３３ａ・・１次巻線、 ３１ｂ、３２
ｂ、３３ｂ・・２次巻線、 ３１ｃ、３２ｃ、３３ｃ・
・３次巻線、 ５０・・検出回路、５１、５２・・検出
用ダイオード（検出用整流素子）、 ６６・・トランジ
スタ（検出用スイッチング素子）、
ッチング素子）、 ３・・第２のＭＯＳ−ＦＥＴ（スイ
ッチング素子）、 １１ａ〜１３ｂ・・整流ダイオード
（整流素子）、 １４・・平滑コンデンサ、 １５、１
６・・直流出力端子、 １７・・制御回路、 １８・・
整流平滑回路、 ３１、３２、３３・・トランス、 ３
１ａ、３２ａ、３３ａ・・１次巻線、 ３１ｂ、３２
ｂ、３３ｂ・・２次巻線、 ３１ｃ、３２ｃ、３３ｃ・
・３次巻線、 ５０・・検出回路、５１、５２・・検出
用ダイオード（検出用整流素子）、 ６６・・トランジ
スタ（検出用スイッチング素子）、
Claims (4)
- 【請求項１】 複数のトランスの各々の１次巻線を互い
に並列に接続すると共に、前記トランスの各々の２次巻
線を互いに並列に接続し、前記２次巻線に整流平滑回路
を設けて、前記１次巻線に接続されたスイッチング素子
をオン・オフ動作させて前記１次巻線の直流入力電圧を
断続して、前記整流平滑回路により整流平滑した後、前
記２次巻線から直流出力電圧を取り出す共振型ＤＣ−Ｄ
Ｃコンバータにおいて、 前記トランスの各々の２次巻線側に密結合された３次巻
線と、検出用整流素子とを有する検出回路を備え、前記
３次巻線及び前記検出用整流素子はコンバータの正常動
作時に前記３次巻線の電圧の和がゼロとなるように直列
又は並列に接続され、 前記トランスの少なくとも１つ又は前記整流平滑回路の
整流素子の少なくとも１つが不良となった時、前記検出
回路は検出信号を発生することを特徴とする共振型ＤＣ
−ＤＣコンバータ。 - 【請求項２】 前記トランスの１次巻線及び２次巻線の
漏洩インダクタンスを共振回路の一部として使用する請
求項１に記載の共振型ＤＣ−ＤＣコンバータ。 - 【請求項３】 前記検出回路は前記３次巻線又は前記検
出用整流素子に接続された制御端子を有する検出用スイ
ッチング素子を備え、該検出用スイッチング素子は前記
検出回路に所定のレベルを超える電圧が発生した時に検
出信号を発生する請求項１又は２に記載の共振型ＤＣ−
ＤＣコンバータ。 - 【請求項４】 コンバータの正常動作時に複数の前記３
次巻線の各々に発生する電圧は異なる極性でかつ電圧レ
ベルの絶対値が等しく総合的に相殺される請求項１〜３
のいずれか１項に記載の共振型ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170393A JP2000014145A (ja) | 1998-06-17 | 1998-06-17 | 共振型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170393A JP2000014145A (ja) | 1998-06-17 | 1998-06-17 | 共振型ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000014145A true JP2000014145A (ja) | 2000-01-14 |
Family
ID=15904104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10170393A Pending JP2000014145A (ja) | 1998-06-17 | 1998-06-17 | 共振型ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000014145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768801B2 (en) | 2004-12-08 | 2010-08-03 | Sanken Electric Co., Ltd. | Current resonant DC-DC converter of multi-output type |
-
1998
- 1998-06-17 JP JP10170393A patent/JP2000014145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768801B2 (en) | 2004-12-08 | 2010-08-03 | Sanken Electric Co., Ltd. | Current resonant DC-DC converter of multi-output type |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7583109B2 (en) | Apparatus and methods for monitoring parallel-connected power switching devices responsive to drive circuit parameters | |
| US7777370B2 (en) | Integrated gate drive for use in control and protection of power modules | |
| JP4845910B2 (ja) | 漏電遮断器 | |
| US8325496B2 (en) | Switching power supply circuit and surge absorbing circuit | |
| US9712044B2 (en) | Power converter | |
| JP3912096B2 (ja) | 電力変換装置のノイズ低減装置 | |
| KR20190064473A (ko) | 인버터 회로, x선 조사 장치 | |
| JP6239024B2 (ja) | 電力変換装置 | |
| JP4796133B2 (ja) | 電源装置 | |
| JP6547709B2 (ja) | 電圧変換装置 | |
| JP2000014145A (ja) | 共振型ｄｃ−ｄｃコンバータ | |
| JP2007195287A (ja) | 共振コンバータにおける電流検出方式 | |
| CN113224950A (zh) | 辅助电路和电源转换器 | |
| JP6145961B2 (ja) | 高電圧インバータ装置 | |
| JP4839704B2 (ja) | 交流交流電力変換器 | |
| JP4851183B2 (ja) | 過電流検出機能を備えたコンデンサ入力型整流回路及びそれを用いたインバータ装置 | |
| US20090027923A1 (en) | Power supply device and power supply control method | |
| JP6575462B2 (ja) | 電圧変換装置 | |
| JP2007116873A (ja) | 電源装置 | |
| JP2007151358A (ja) | 直流電圧降圧回路および電力変換装置 | |
| CN110690824A (zh) | 一种反激变换器及电子设备 | |
| JP4771125B2 (ja) | 無停電電源装置 | |
| JP4466346B2 (ja) | 半導体電力変換装置の地絡検出回路 | |
| JP2001103753A (ja) | スイッチング電源装置 | |
| JP6832894B2 (ja) | 電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20070724 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20080724 |
|
| LAPS | Cancellation because of no payment of annual fees |