JPH118974A - 並列運転スイッチング電源装置 - Google Patents
並列運転スイッチング電源装置Info
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- JPH118974A JPH118974A JP9160093A JP16009397A JPH118974A JP H118974 A JPH118974 A JP H118974A JP 9160093 A JP9160093 A JP 9160093A JP 16009397 A JP16009397 A JP 16009397A JP H118974 A JPH118974 A JP H118974A
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Abstract
(57)【要約】
【課題】並列接続の相手電源装置例が電圧上昇した時に
本電源装置側に流れ込む電流によるＦＥＴの破損あるい
は電力損失の発生に対して、より簡単な方法で防止す
る。 【解決手段】同期整流用ＦＥＴ１４、同期転流用ＦＥＴ
４５の駆動回路にそれぞれツェナーダイオード１３、４
９を挿入する。ツェナーダイオード１３、４９のツェナ
ー電圧はこのツェナー電圧とＦＥＴのゲート・ソース間
電圧との和が出力電圧Ｖｏより高くかつトランス１２の
２次巻線電圧ＶＴより低く設定する。並列接続の電源装
置５の出力電圧上昇により本電源装置４の動作が停止し
た時に電源装置５側の出力電圧が加わるが、ツェナーダ
イオード１３、４９により各ＦＥＴはオフを維持するの
で電流は流入しない。
本電源装置側に流れ込む電流によるＦＥＴの破損あるい
は電力損失の発生に対して、より簡単な方法で防止す
る。 【解決手段】同期整流用ＦＥＴ１４、同期転流用ＦＥＴ
４５の駆動回路にそれぞれツェナーダイオード１３、４
９を挿入する。ツェナーダイオード１３、４９のツェナ
ー電圧はこのツェナー電圧とＦＥＴのゲート・ソース間
電圧との和が出力電圧Ｖｏより高くかつトランス１２の
２次巻線電圧ＶＴより低く設定する。並列接続の電源装
置５の出力電圧上昇により本電源装置４の動作が停止し
た時に電源装置５側の出力電圧が加わるが、ツェナーダ
イオード１３、４９により各ＦＥＴはオフを維持するの
で電流は流入しない。
Description
【０００１】
【発明の属する技術分野】本発明は並列運転スイッチン
グ電源装置に関し、特に出力側を並列接続用のダイオー
ドを用いないで直接並列接続する並列運転スイッチング
電源装置に関する。
グ電源装置に関し、特に出力側を並列接続用のダイオー
ドを用いないで直接並列接続する並列運転スイッチング
電源装置に関する。
【０００２】
【従来の技術】従来、この種の電源装置は整流回路に順
方向損失の少ないＦＥＴによる同期整流回路を用いてお
り、この電源装置を例えば２台並列運転した場合に次の
ような問題がある。即ち、負荷バランスが均衡した状態
から負荷変動など何らかの原因で他方の電源装置の出力
電圧が上昇した場合、一方の電源装置はその内部の制御
回路がこの電圧上昇を検出して出力電圧を下げる方向に
制御する。この制御が制御限界まで行くとついにはスイ
ッチング動作を停止した状態となり、この停止状態では
電圧上昇側の他方の電源装置からその出力電流の一部が
一方の電源装置の出力回路に流れ込むようになる。この
流入電流により同期整流用ＦＥＴあるいはスイッチング
トランスの飽和によりスイッチング用ＦＥＴが破損する
ことがあり、また破損に至らないまでも出力電流の電力
損失が生ずるという問題が発生する。
方向損失の少ないＦＥＴによる同期整流回路を用いてお
り、この電源装置を例えば２台並列運転した場合に次の
ような問題がある。即ち、負荷バランスが均衡した状態
から負荷変動など何らかの原因で他方の電源装置の出力
電圧が上昇した場合、一方の電源装置はその内部の制御
回路がこの電圧上昇を検出して出力電圧を下げる方向に
制御する。この制御が制御限界まで行くとついにはスイ
ッチング動作を停止した状態となり、この停止状態では
電圧上昇側の他方の電源装置からその出力電流の一部が
一方の電源装置の出力回路に流れ込むようになる。この
流入電流により同期整流用ＦＥＴあるいはスイッチング
トランスの飽和によりスイッチング用ＦＥＴが破損する
ことがあり、また破損に至らないまでも出力電流の電力
損失が生ずるという問題が発生する。
【０００３】通常、並列運転の２台の出力電圧のある程
度の差はそれぞれの出力回路の内部抵抗により出力電流
差、即ち負荷バランスの差で吸収されるが、この吸収で
きる限界を越えた場合に上述の問題が発生することにな
る。尚並列運転には出力側にダイオードを挿入してこの
ダイオードを介し並列接続する方法があるが、この場合
は上述した問題の発生はない。しかし。接続用ダイオー
ドによる損失の発生があり一長一短がある。
度の差はそれぞれの出力回路の内部抵抗により出力電流
差、即ち負荷バランスの差で吸収されるが、この吸収で
きる限界を越えた場合に上述の問題が発生することにな
る。尚並列運転には出力側にダイオードを挿入してこの
ダイオードを介し並列接続する方法があるが、この場合
は上述した問題の発生はない。しかし。接続用ダイオー
ドによる損失の発生があり一長一短がある。
【０００４】この問題を改善するものとして特開平７−
７５３３６号公報に記載された電源装置がある。図４は
この電源装置の基本回路を示す回路図である。
７５３３６号公報に記載された電源装置がある。図４は
この電源装置の基本回路を示す回路図である。
【０００５】図４において、他の電源７９’の出力電圧
がＤＣーＤＣコンバータ７９の出力電圧を上回った時、
誤差増幅器８１はこの電圧上昇を検出し、駆動回路９３
の出力する駆動パルスのオン幅をせまくして出力電圧を
下げる方向に制御する。しかしクランプ回路８７により
誤差増幅器８１の出力電圧はクランプされ、駆動パルス
は制御限界でオン幅が一定のせまい幅を維持するように
なっている。これによりスイッチングＦＥＴ５５のスイ
ッチング動作が停止することがなく、前述した問題の発
生を防止している。
がＤＣーＤＣコンバータ７９の出力電圧を上回った時、
誤差増幅器８１はこの電圧上昇を検出し、駆動回路９３
の出力する駆動パルスのオン幅をせまくして出力電圧を
下げる方向に制御する。しかしクランプ回路８７により
誤差増幅器８１の出力電圧はクランプされ、駆動パルス
は制御限界でオン幅が一定のせまい幅を維持するように
なっている。これによりスイッチングＦＥＴ５５のスイ
ッチング動作が停止することがなく、前述した問題の発
生を防止している。
【０００６】即ち、ＤＣ−ＤＣコンバータ７９の出力電
圧設定値が他の電源７９’の出力電圧設定値より低くな
った場合を仮定する。負荷７７の電力が他の電源７９’
とＤＣ−ＤＣコンバータ７９の両電源の出力電力の和に
ほぼ等しい場合においては、双方の出力電圧差に見合っ
た電流を出力することによって、両者の出力端電圧が均
衡するように動作する。したがって、ＤＣ−ＤＣコンバ
ータ７９の中の誤差増幅器８１の出力は、クランプ８７
によりクランプされることなしに、そのままコンパレー
タ７９の入力に印加される。つまりこの場合には、制御
回路８０は通常のパルス幅制御動作を行う。
圧設定値が他の電源７９’の出力電圧設定値より低くな
った場合を仮定する。負荷７７の電力が他の電源７９’
とＤＣ−ＤＣコンバータ７９の両電源の出力電力の和に
ほぼ等しい場合においては、双方の出力電圧差に見合っ
た電流を出力することによって、両者の出力端電圧が均
衡するように動作する。したがって、ＤＣ−ＤＣコンバ
ータ７９の中の誤差増幅器８１の出力は、クランプ８７
によりクランプされることなしに、そのままコンパレー
タ７９の入力に印加される。つまりこの場合には、制御
回路８０は通常のパルス幅制御動作を行う。
【０００７】次にこのＤＣ−ＤＣコンバータ７９と他の
電源７９’の出力電力の和に対し、負荷７７が極端に軽
い場合は、このＤＣ−ＤＣコンバータ７９の出力端子７
３，７５には、自身の無負荷出力電圧より高い電圧が他
の電源７９’の出力端から印加され、他の電源７９’の
出力端からＤＣ−ＤＣコンバータ７９の出力端へ電流が
流れ込む。したがって、誤差増幅器８１はスイッチング
用のＦＥＴ５５の発振を停止させる方向の信号を出力す
る。
電源７９’の出力電力の和に対し、負荷７７が極端に軽
い場合は、このＤＣ−ＤＣコンバータ７９の出力端子７
３，７５には、自身の無負荷出力電圧より高い電圧が他
の電源７９’の出力端から印加され、他の電源７９’の
出力端からＤＣ−ＤＣコンバータ７９の出力端へ電流が
流れ込む。したがって、誤差増幅器８１はスイッチング
用のＦＥＴ５５の発振を停止させる方向の信号を出力す
る。
【０００８】しかしながら、誤差増幅器８１から出力さ
れる誤差増幅信号の値はクランプ回路８７で決まるクラ
ンプ電圧値、つまり三角波発生回路９１の三角波出力の
ピーク値より低い設定値に制限されるから、コンパレー
タ８９は各サイクルにおいて必ず最小のオンパルスを出
力し、したがって、ＦＥＴ５５はクランプ電圧で決定さ
れる最小オンパルス幅で、各サイクル必ずスイッチング
を行うことになる。
れる誤差増幅信号の値はクランプ回路８７で決まるクラ
ンプ電圧値、つまり三角波発生回路９１の三角波出力の
ピーク値より低い設定値に制限されるから、コンパレー
タ８９は各サイクルにおいて必ず最小のオンパルスを出
力し、したがって、ＦＥＴ５５はクランプ電圧で決定さ
れる最小オンパルス幅で、各サイクル必ずスイッチング
を行うことになる。
【０００９】すなわち、ＦＥＴ５５がオンのとき、変圧
器５７より負荷７７に向けて給電モードとなり、ＦＥＴ
５５がオフすると、フライホイールダイオード５８が導
通する期間において、必ず整流用のＦＥＴ６３がオフす
るモードが現れる。その後、出力チョーク６９はカット
オフし、並列接続された他の電源７９’より印加された
電圧によりＦＥＴ６３のボディダイオード６５がオン
し、他の電源７９’より流入したエネルギーは変圧器５
７を通して１次側に流れる。ここでＦＥＴ５５は１サイ
クルに１回最小オンパルス幅以上必ずオフするので、変
圧器５７の磁芯は飽和することなく、次にＦＥＴ５５が
オンしたとき、再び変圧器５７より負荷７７への給電モ
ードとなる。
器５７より負荷７７に向けて給電モードとなり、ＦＥＴ
５５がオフすると、フライホイールダイオード５８が導
通する期間において、必ず整流用のＦＥＴ６３がオフす
るモードが現れる。その後、出力チョーク６９はカット
オフし、並列接続された他の電源７９’より印加された
電圧によりＦＥＴ６３のボディダイオード６５がオン
し、他の電源７９’より流入したエネルギーは変圧器５
７を通して１次側に流れる。ここでＦＥＴ５５は１サイ
クルに１回最小オンパルス幅以上必ずオフするので、変
圧器５７の磁芯は飽和することなく、次にＦＥＴ５５が
オンしたとき、再び変圧器５７より負荷７７への給電モ
ードとなる。
【００１０】
【発明が解決しようとする課題】このように従来の技術
では並列接続時の出力電流流れ込みによるＦＥＴ損失あ
るいは電力損失の問題の改善方法として誤差増幅器の検
出電圧をクランプして制御範囲を制限してスイッチング
動作が停止しないようにしているが、このため制御回路
が複雑となり、また制御範囲を制限して制限範囲がせま
くなることにより軽負荷時の電圧安定特性あるいは過渡
応答特性が悪化するという問題がある。
では並列接続時の出力電流流れ込みによるＦＥＴ損失あ
るいは電力損失の問題の改善方法として誤差増幅器の検
出電圧をクランプして制御範囲を制限してスイッチング
動作が停止しないようにしているが、このため制御回路
が複雑となり、また制御範囲を制限して制限範囲がせま
くなることにより軽負荷時の電圧安定特性あるいは過渡
応答特性が悪化するという問題がある。
【００１１】
【課題を解決するための手段】本発明の並列運転スイッ
チング電源装置は、トランスの１次側巻線に直列に接続
されたスイッチング素子をオンオフさせ前記トランスの
２次巻線に発生する交流パルス電圧を前記２次巻線側に
接続された整流素子と転流素子と平滑用のチョークコイ
ルとコンデンサと出力電圧安定化用の制御回路とで直流
出力を得るスイッチング電源装置で、かつ他のスイッチ
ング電源装置と並列接続して用いる並列運転スイッチン
グ電源装置において、前記整流素子は同期整流用の第１
のＦＥＴと前記２次巻線のオン時電圧をレベルシフトし
て前記第１のＦＥＴのゲートに印加する第１のツェナー
ダイオードとを用いている。
チング電源装置は、トランスの１次側巻線に直列に接続
されたスイッチング素子をオンオフさせ前記トランスの
２次巻線に発生する交流パルス電圧を前記２次巻線側に
接続された整流素子と転流素子と平滑用のチョークコイ
ルとコンデンサと出力電圧安定化用の制御回路とで直流
出力を得るスイッチング電源装置で、かつ他のスイッチ
ング電源装置と並列接続して用いる並列運転スイッチン
グ電源装置において、前記整流素子は同期整流用の第１
のＦＥＴと前記２次巻線のオン時電圧をレベルシフトし
て前記第１のＦＥＴのゲートに印加する第１のツェナー
ダイオードとを用いている。
【００１２】また、前記転流素子は同期整流用の第２の
ＦＥＴと前記２次巻線のオフ時電圧をレベルシフトして
前記第２のＦＥＴのゲートに印加する第２のツェナーダ
イオードとを用いても良い。
ＦＥＴと前記２次巻線のオフ時電圧をレベルシフトして
前記第２のＦＥＴのゲートに印加する第２のツェナーダ
イオードとを用いても良い。
【００１３】また、前記第１のツェナーダイオードはツ
ェナー電圧が直流出力電圧より前記第１のＦＥＴのゲー
ト・ソース間スレッショルド電圧を差引いた電圧より高
くかつ前記２次巻線のオン時電圧より前記第１のＦＥＴ
のゲート・ソース間スレッショルド電圧を差引いた電圧
より低い範囲とする。
ェナー電圧が直流出力電圧より前記第１のＦＥＴのゲー
ト・ソース間スレッショルド電圧を差引いた電圧より高
くかつ前記２次巻線のオン時電圧より前記第１のＦＥＴ
のゲート・ソース間スレッショルド電圧を差引いた電圧
より低い範囲とする。
【００１４】また、前記第１あるいは第２のＦＥＴのゲ
ート・ソース間に抵抗器を並列接続しても良い。
ート・ソース間に抵抗器を並列接続しても良い。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は本発明の実施の形態例
の基本回路を示す回路図である。図２は図１の各部の動
作波形を示す波形図である。
図面を参照して説明する。図１は本発明の実施の形態例
の基本回路を示す回路図である。図２は図１の各部の動
作波形を示す波形図である。
【００１６】図１において、本発明の電源装置１は、ト
ランス１２の１次巻線に接続され入力直流電圧をスイッ
チングするＦＥＴ１１と、電圧変換と絶縁用のトランス
１２と同期整流用のＦＥＴ１４と、ＦＥＴ１４のゲート
に接続された駆動電圧のレベルシフト用のツェナーダイ
オード１３と、チョークコイル１６の転流用のダイオー
ド１５と、平滑用のチョークコイル１６とコンデンサ１
７と、出力電圧Ｖｏを安定化するための制御回路１８と
で構成されている。尚図１は基本回路を示すもので本発
明に関係しない細部は省略してある。本電源装置１は他
の電源装置２と並列に接続され共通の負荷３に電力を供
給している。
ランス１２の１次巻線に接続され入力直流電圧をスイッ
チングするＦＥＴ１１と、電圧変換と絶縁用のトランス
１２と同期整流用のＦＥＴ１４と、ＦＥＴ１４のゲート
に接続された駆動電圧のレベルシフト用のツェナーダイ
オード１３と、チョークコイル１６の転流用のダイオー
ド１５と、平滑用のチョークコイル１６とコンデンサ１
７と、出力電圧Ｖｏを安定化するための制御回路１８と
で構成されている。尚図１は基本回路を示すもので本発
明に関係しない細部は省略してある。本電源装置１は他
の電源装置２と並列に接続され共通の負荷３に電力を供
給している。
【００１７】次に動作について説明する。本電源装置１
はパルス幅制御のフォワード型コンバータで、入力直流
電圧をＦＥＴ１１でスイッチングしてパルス電圧に変換
する。トランス１２の２次巻線に発生する交流パルス電
圧ＶＴのオン時電圧をＦＥＴ１４で整流し電流をチョー
クコイル１６を介し負荷３へ送り込む、また交流パルス
電圧ＶＴのオフ時はＦＥＴ１１はオフとなり、チョーク
コイル１６を流れる電流は転流用のダイオード１５を通
り持続して負荷３に電流を送り続ける。コンデンサ１７
は出力電圧Ｖｏのリップルを吸収するもので、また制御
回路１８はスイッチング用のＦＥＴ１１に駆動パルスを
供給すると同時に出力電圧Ｖｏの電圧変動を検出し駆動
パルスのパルス幅を可変して出力電圧Ｖｏを安定化す
る。
はパルス幅制御のフォワード型コンバータで、入力直流
電圧をＦＥＴ１１でスイッチングしてパルス電圧に変換
する。トランス１２の２次巻線に発生する交流パルス電
圧ＶＴのオン時電圧をＦＥＴ１４で整流し電流をチョー
クコイル１６を介し負荷３へ送り込む、また交流パルス
電圧ＶＴのオフ時はＦＥＴ１１はオフとなり、チョーク
コイル１６を流れる電流は転流用のダイオード１５を通
り持続して負荷３に電流を送り続ける。コンデンサ１７
は出力電圧Ｖｏのリップルを吸収するもので、また制御
回路１８はスイッチング用のＦＥＴ１１に駆動パルスを
供給すると同時に出力電圧Ｖｏの電圧変動を検出し駆動
パルスのパルス幅を可変して出力電圧Ｖｏを安定化す
る。
【００１８】ＦＥＴ１４のゲートに加わる駆動電圧はツ
ェナーダイオード１３を介してトランス１２の２次巻線
から得ており、ＦＥＴ１４は交流パルス電圧を同期整流
する。ツェナダイオード１３のツェナー電圧Ｖｚは（Ｆ
ＥＴ１４のゲート・ソース間電圧をＶGSとする）、Ｖｏ
＜Ｖｚ＋ＶGS＜ＶT あるいはＶｏ−ＶGS＜Ｖｚ＜ＶT−
ＶGSの範囲に設定されており、本電源装置１が動作を停
止した状態でも電源装置２の出力電圧によりＦＥＴ１４
がオンしないようにしている。このため電源装置２から
の電流の流れ込みはないので、ＦＥＴ１４の破損あるい
はトランス１２の飽和によるＦＥＴ１１の破損、またＦ
ＥＴが破損しないまでも流入電流による電力損失の発生
といった問題はない。
ェナーダイオード１３を介してトランス１２の２次巻線
から得ており、ＦＥＴ１４は交流パルス電圧を同期整流
する。ツェナダイオード１３のツェナー電圧Ｖｚは（Ｆ
ＥＴ１４のゲート・ソース間電圧をＶGSとする）、Ｖｏ
＜Ｖｚ＋ＶGS＜ＶT あるいはＶｏ−ＶGS＜Ｖｚ＜ＶT−
ＶGSの範囲に設定されており、本電源装置１が動作を停
止した状態でも電源装置２の出力電圧によりＦＥＴ１４
がオンしないようにしている。このため電源装置２から
の電流の流れ込みはないので、ＦＥＴ１４の破損あるい
はトランス１２の飽和によるＦＥＴ１１の破損、またＦ
ＥＴが破損しないまでも流入電流による電力損失の発生
といった問題はない。
【００１９】次にこのツェナー電圧ＶZ の設定に関し図
２を参照して説明する。図２は図１における各部の電圧
波形を示す波形図で、ＦＥＴ１１のスイッチング動作に
対してＦＥＴ１１のドレイン・ソース間電圧ＶDS、トラ
ンス１２の２次巻線電圧ＶT、チョークコイル１６の両
端電圧ＶL の波形をそれぞれ示す。ＦＥＴ１１のスイッ
チング動作は入力電圧の変動などに対し出力電圧を安定
化するための制御幅をとるためにオン時間（Ｔｏｎ）は
オフ時間（Ｔｏｆｆ）より短く設定されている。Ｖ
T （オン時の電圧ＶＴｏｎとする）とＶｏとの関係は図
示したようにＶｏ＝Ｔｏｎ／Ｔｏｎ＋Ｔｏｆｆ・ＶTON
となるので、例えば、Ｔｏｎ／Ｔｏｎ＋Ｔｏｆｆの比を
０．４とすれば、Ｖｏ＝０．４．ＶTON となり、ツェナ
ーダイオード１３のＶｚはＶｏ＜Ｖｚ＋ＶGS＜Ｖｏ／
０．４となる。今ここで出力電圧Ｖｏを５Ｖ、ＶGSを２
ＶとすればＶｚは３Ｖ〜１０．５Ｖの間に設定すれば良
いのでここではＶｚが７Ｖのツェナーダイオードを選定
することにする。
２を参照して説明する。図２は図１における各部の電圧
波形を示す波形図で、ＦＥＴ１１のスイッチング動作に
対してＦＥＴ１１のドレイン・ソース間電圧ＶDS、トラ
ンス１２の２次巻線電圧ＶT、チョークコイル１６の両
端電圧ＶL の波形をそれぞれ示す。ＦＥＴ１１のスイッ
チング動作は入力電圧の変動などに対し出力電圧を安定
化するための制御幅をとるためにオン時間（Ｔｏｎ）は
オフ時間（Ｔｏｆｆ）より短く設定されている。Ｖ
T （オン時の電圧ＶＴｏｎとする）とＶｏとの関係は図
示したようにＶｏ＝Ｔｏｎ／Ｔｏｎ＋Ｔｏｆｆ・ＶTON
となるので、例えば、Ｔｏｎ／Ｔｏｎ＋Ｔｏｆｆの比を
０．４とすれば、Ｖｏ＝０．４．ＶTON となり、ツェナ
ーダイオード１３のＶｚはＶｏ＜Ｖｚ＋ＶGS＜Ｖｏ／
０．４となる。今ここで出力電圧Ｖｏを５Ｖ、ＶGSを２
ＶとすればＶｚは３Ｖ〜１０．５Ｖの間に設定すれば良
いのでここではＶｚが７Ｖのツェナーダイオードを選定
することにする。
【００２０】次に図３に他の実施の形態例を示す。本形
態例は図１における整流用ＦＥＴに加えて転流ダイオー
ドも同期転流用のＦＥＴに置換した例である。即ち、本
発明の電源装置４は図１の場合と同様にパルス幅制御の
フォワード型コンバータで、転流ダイオードをＦＥＴ４
５で置換し、そのゲートに加える駆動パルスはツェナー
ダイオード４９を介しトランス１２の２次巻線から供給
されている。ＦＥＴ４５はトランス１２の２次巻線電圧
ＶT のオフ時のパルスによりオンしチョークコイル１６
を流れる電流を転流させる。
態例は図１における整流用ＦＥＴに加えて転流ダイオー
ドも同期転流用のＦＥＴに置換した例である。即ち、本
発明の電源装置４は図１の場合と同様にパルス幅制御の
フォワード型コンバータで、転流ダイオードをＦＥＴ４
５で置換し、そのゲートに加える駆動パルスはツェナー
ダイオード４９を介しトランス１２の２次巻線から供給
されている。ＦＥＴ４５はトランス１２の２次巻線電圧
ＶT のオフ時のパルスによりオンしチョークコイル１６
を流れる電流を転流させる。
【００２１】このツェナーダイオード４９のツェナー電
圧は図１で説明したようにこのツェナー電圧とＦＥＴ４
５のゲート・ソース間電圧との和が出力電圧Ｖｏより高
く、かつ２次巻線電圧ＶT（この場合ＶTはオン時、オフ
時同電圧）より低い電圧に設定されている。従って並列
接続された電源装置５の電圧上昇により電源装置５の電
圧上昇により電源装置４が動作を停止した場合、電源装
置５からの出力電圧が加わってもＦＥＴ４５はオフを維
持しているので、電流が流れ込むことはなくＦＥＴ４５
の破損あるいは電力損失の発生の問題はない。尚、ＦＥ
Ｔ１４のゲート・ソース間およびＦＥＴ４５のゲート・
ドレイン間にそれぞれツェナーダイオード１３、４９に
微少バイアス電流を流すために高抵抗値の抵抗器を接続
しても良い。これにより効率は僅かに低下するが、前述
したＦＥＴの破損防止などの動作がより安定化される。
圧は図１で説明したようにこのツェナー電圧とＦＥＴ４
５のゲート・ソース間電圧との和が出力電圧Ｖｏより高
く、かつ２次巻線電圧ＶT（この場合ＶTはオン時、オフ
時同電圧）より低い電圧に設定されている。従って並列
接続された電源装置５の電圧上昇により電源装置５の電
圧上昇により電源装置４が動作を停止した場合、電源装
置５からの出力電圧が加わってもＦＥＴ４５はオフを維
持しているので、電流が流れ込むことはなくＦＥＴ４５
の破損あるいは電力損失の発生の問題はない。尚、ＦＥ
Ｔ１４のゲート・ソース間およびＦＥＴ４５のゲート・
ドレイン間にそれぞれツェナーダイオード１３、４９に
微少バイアス電流を流すために高抵抗値の抵抗器を接続
しても良い。これにより効率は僅かに低下するが、前述
したＦＥＴの破損防止などの動作がより安定化される。
【００２２】更に本発明は図１、３のフォワード型コン
バータについて示したが、トランスの励磁エネルギーを
利用したフライバック型コンバータに対しても応用する
ことができる。
バータについて示したが、トランスの励磁エネルギーを
利用したフライバック型コンバータに対しても応用する
ことができる。
【００２３】
【発明の効果】以上説明したように本発明の並列運転ス
イッチング電源装置は、並列接続した相手電源装置の出
力電圧が上昇した時に本電源装置側に流れ込む電流に対
し、整流用および転流用のＦＥＴの駆動回路にツェナー
ダイオードを挿入してＦＥＴのオフ状態を維持してこの
流入電流を阻止し、ＦＥＴの破損あるいは電力損失の発
生がないようにしているので、従来の制御範囲をクラン
プする方法より回路が簡単であり、また制御範囲がせま
くなることがなく動作が安定であるなどの効果がある。
イッチング電源装置は、並列接続した相手電源装置の出
力電圧が上昇した時に本電源装置側に流れ込む電流に対
し、整流用および転流用のＦＥＴの駆動回路にツェナー
ダイオードを挿入してＦＥＴのオフ状態を維持してこの
流入電流を阻止し、ＦＥＴの破損あるいは電力損失の発
生がないようにしているので、従来の制御範囲をクラン
プする方法より回路が簡単であり、また制御範囲がせま
くなることがなく動作が安定であるなどの効果がある。
【図１】本発明の実施の形態例を示す回路図である。
【図２】図１の各部における波形を示す波形図である。
【図３】本発明の他の実施の形態例を示す回路図であ
る。
る。
【図４】従来例を示す回路図である。
１，２，４，５ 電源装置 ３ 負荷 １１，１４，４５ ＦＥＴ １２ トランス １３，４９ ツェナーダイオード １５ ダイオード １６ チョークコイル １７ コンデンサ １８ 制御回路
Claims (6)
- 【請求項１】 トランスの１次側巻線に直列に接続され
たスイッチング素子をオンオフさせ前記トランスの２次
巻線に発生する交流パルス電圧を前記２次巻線側に接続
された整流素子と転流素子と平滑用のチョークコイルと
コンデンサと出力電圧安定化用の制御回路とで直流出力
を得るスイッチング電源装置で、かつ他のスイッチング
電源装置と並列接続して用いる並列運転スイッチング電
源装置において、前記整流素子は同期整流用の第１のＦ
ＥＴと前記２次巻線のオン時電圧をレベルシフトして前
記第１のＦＥＴのゲートに印加する第１のツェナーダイ
オードとを用いることを特徴とする並列運転スイッチン
グ電源装置。 - 【請求項２】 前記転流素子は同期整流用の第２のＦＥ
Ｔと前記２次巻線のオフ時電圧をレベルシフトして前記
第２のＦＥＴのゲートに印加する第２のツェナーダイオ
ードとを用いることを特徴とする請求項１記載の並列運
転スイッチング電源装置。 - 【請求項３】 前記第１のツェナーダイオードはツェナ
ー電圧が直流出力電圧より前記第１のＦＥＴのゲート・
ソース間スレッショルド電圧を差引いた電圧より高くか
つ前記２次巻線のオン時電圧より前記第１のＦＥＴのゲ
ート・ソース間スレッショルド電圧を差引いた電圧より
低いことを特徴とする請求項１記載の並列運転スイッチ
ング電源装置。 - 【請求項４】 前記第２のツェナーダイオードはツェナ
ー電圧が直流出力電圧より前記第２のＦＥＴのゲート・
ソース間スレッショルド電圧を差引いた電圧より高くか
つ前記２次巻線のオフ時電圧より前記第２のＦＥＴのゲ
ート・ソース間スレッショルド電圧を差引いた電圧より
低いことを特徴とする請求項２記載の並列運転スイッチ
ング電源装置。 - 【請求項５】 前記第１のＦＥＴのゲートとソース間に
抵抗器を並列接続したことを特徴とする請求項１あるい
は３記載の並列運転スイッチング電源装置。 - 【請求項６】 前記第２のＦＥＴのゲートとソース間に
抵抗器を並列接続したことを特徴とする請求項２あるい
は４記載の並列運転スイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160093A JPH118974A (ja) | 1997-06-17 | 1997-06-17 | 並列運転スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160093A JPH118974A (ja) | 1997-06-17 | 1997-06-17 | 並列運転スイッチング電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118974A true JPH118974A (ja) | 1999-01-12 |
Family
ID=15707714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160093A Pending JPH118974A (ja) | 1997-06-17 | 1997-06-17 | 並列運転スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118974A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580626B2 (en) | 2001-03-13 | 2003-06-17 | Densei-Lambda Kabushiki Kaisha | Switching power supply |
| JP2018126058A (ja) * | 2013-01-22 | 2018-08-09 | パワー・インテグレーションズ・インコーポレーテッド | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| DE112015000526B4 (de) | 2015-01-26 | 2018-12-06 | Mitsubishi Electric Corporation | Kommunikationsvorrichtung und Kommunikationsverfahren |
-
1997
- 1997-06-17 JP JP9160093A patent/JPH118974A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580626B2 (en) | 2001-03-13 | 2003-06-17 | Densei-Lambda Kabushiki Kaisha | Switching power supply |
| JP2018126058A (ja) * | 2013-01-22 | 2018-08-09 | パワー・インテグレーションズ・インコーポレーテッド | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| JP2020103037A (ja) * | 2013-01-22 | 2020-07-02 | パワー・インテグレーションズ・インコーポレーテッド | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| US11088621B2 (en) | 2013-01-22 | 2021-08-10 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| US11824453B2 (en) | 2013-01-22 | 2023-11-21 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| DE112015000526B4 (de) | 2015-01-26 | 2018-12-06 | Mitsubishi Electric Corporation | Kommunikationsvorrichtung und Kommunikationsverfahren |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |