JP4031706B2 - 解像度がプログラム可能なｃｍｏｓイメージ・センサ - Google Patents

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Description

本発明は、一般に、イメージ・センサに関し、特に、解像度をプログラム可能なイメージ・センサに関する。
種々のイメージ処理には、所望する別の特性を得るためにイメージ解像度を犠牲にすることが含まれる。例えば、イメージ解像度の処理速度がフレーム当たりの処理ピクセル数に依存する度合いが大きいので、所望の速度が大きければ大きいほど、解像度をより低くする必要がある。同様にして、高速移動する物体の追跡は、人間の目で可能であるものよりも大きな、30フレーム／秒（NTSC）若しくは25フレーム／秒（PAL）のフレーム速度が必要とされる。
より大きなフレーム速度を得る単純な一方法は、「ピクセル希釈（pixel dilution）」と呼ばれ、その方法には、一行内でピクセルをn個おきに飛越して読出し、且つm行おきに飛越して読出しすることが含まれる。これによって大きなフレーム速度が得られるが、同時に解像度も低くなってしまう。
より洗練された方法には、イメージ処理が含まれ得る。従来技術では、イメージ処理が焦点面から遠く離れた場所で行われていた。最近では、CMOSイメージ・センサに基づく能動ピクセル・センサ（APS）の復活と共に、イメージ処理機能が、イメージ・センサと同一のダイ上に焦点面にできるだけ近接して、若しくは焦点面そのものの中に組込まれる傾向にある。
ここ10年間、APSフォトゲート型のイメージ・センサに関して、イメージ・センサの解像度の変更に対する数多くの研究がなされてきた。種々の解像度のイメージを得るべく構成可能なイメージ・センサの1つには、多重解像度イメージ・センサがある。そのようなセンサは、構成可能な数の同一行隣接ピクセル及び構成可能な数の隣接列を組合わせて行／列のブロック平均を出力する、行及び列のアバレイジャ（averager）を有する。これらアバレイヂャは、イメージ・センサのビデオ出力の直前に実装され、焦点面からのデータ取込みの後に続く。この方法によって少数の「ピクセル」が出力されるので、大きなフレーム速度が可能になる。この方法によって、イメージの「平滑化（smooth）」も行われる。この方法は最適ではなく、以下のようないくつかの欠点を有している。
・平均化が、焦点面に近接して、だが焦点面上でない位置で行われる。焦点面の平均化が実行可能である場合、いくらかの信号対雑音比（SNR）の損失が含まれる。同様に、平均化回路によっても多少のSNR損失が生じる。SNR損失は望ましくなく、特に、解読可能イメージの取込みが困難である低ライティング状態では望ましくない。
・平均化回路は、イメージ・センサに複雑性を付加してしまう。
アナログ・メモリアレイ自体の外側から多重解像度機能が実行されるフレーム転送イメージ・センサも公知である。この種のセンサは、隣接アナログ・メモリの蓄積電荷の「ありのままの」足し合わせを利用している。平均化でなく電荷を足し合わすことによって、ライティング状態がよくないときに微弱な信号に対してとても重要となる向上されたSNRが得られる。この場合にもこの方法の欠点は、信号強度がいくらか損失してノイズが多少付与された後、電荷の足し合わせが焦点面から外れて実行されるという点にある。
本発明の目的は、斬新なイメージ・センサを提供することである。
本発明の好適実施例により、向上されたSNR及びより大きなフレーム速度のために解像度を引換えにしているイメージ・センサが説明されている。ユニット・セルからの電荷若しくは電流がありのままに足し合わされ、それゆえに信号の焦点面での結合が可能になる。
更に、本発明によってインタレース・モード同様、非インタレース・モードで作動し得るイメージ・センサが提供される。この方法によって、センサがインタレースモードで作動する場合に、解像度の低下がほとんど若しくは全くない、向上されたSNRが可能になる。
それゆえに、本発明の好適実施例によって、各々が上への光子入射に対応して電荷を生成するように適合された複数のユニット・セルと、イメージ・センサの焦点面における1以上のユニット・セルからの電荷の総和をとるように適合されたアレイ素子とを含むイメージ・センサが提供される。
更に、本発明の第２の好適実施例によって、各々が上への光子入射に対応して電荷を生成するように適合された複数のユニット・セルと、イメージ・センサの出力の解像度をその焦点面において変更するように適合されたアレイ素子とを含むイメージ・センサが提供される。
更に、本発明の好適実施例によれば、アレイ素子は、ユニット・セル当たり1つの電荷転送トランジスタ、行デコーダ、及び列セレクタを含んでいる。電荷転送トランジスタは、アクティブにされるとそれらの関連付けられたユニット・セルから電荷を転送するように適合されている。行デコーダは、ユニット・セルから成る1以上の行の電荷転送トランジスタをアクティブにするように適合されており、又、列セレクタは、ユニット・セルから成る1以上の列をアクティブにして、アクティブ列のアクティブ電荷転送トランジスタによって転送された電荷を組合わせるように適合されている。
更に、本発明の好適実施例によれば、アレイ素子は、少なくとも2つの隣接行をアクティブにするように行デコーダに指示を出し、且つ1列を選択して、それにより隣接行内の対応するユニット・セルからの電荷を組合わせるように列セレクタに指示を出すように適合された隣接行ユニットを含んでいる。
更に、本発明の好適実施例によれば、アレイ素子は、1つの行をアクティブにするように行デコーダに指示を出し、且つ少なくとも2列の電荷を組合わせて、それにより隣接行内の少なくとも2つのユニット・セルからの電荷を組合わせるように列セレクタに指示を出すように適合された隣接行ユニットを含んでいる。
更に、本発明の好適実施例によれば、アレイ素子は、Uの隣接行をアクティブにするように行デコーダに指示を出し、且つV列の電荷を組合わせて、それによりU×Vブロック内のU×Vユニット・セルからの電荷を組合わせるように列セレクタに指示を出すように適合されたブロック・ユニットを含んでいる。
更に、本発明の好適実施例によれば、同様にイメージ・センサが、インタレース・モードにおいて、イメージ・センサからビデオ出力を生じるように適合されたインタレース・ユニットを含んでいる。インタレース・ユニットは、偶数フィールド出力に対して偶数行で始まる隣接行内の、且つ奇数フィールド出力に対して奇数行で始まる隣接行内の対のユニット・セルの電荷を組合わせるように、隣接行ユニットをアクティブにするべく適合されたユニットを含んでいる。
更に、本発明の好適実施例によれば、同様にイメージセンサが、インタコラム・モード（intercolumn mode）において、イメージ・センサからビデオ出力を生じるように適合された列間ユニットを含んでいる。列間ユニットは、偶数フィールド出力に対して偶数列で始まる隣接列の、且つ奇数フィールド出力に対して奇数列で始まる対の隣接列の電荷を組合わせるように、隣接列ユニットをアクティブにするべく適合されたユニットを含んでいる。
更に、本発明の好適実施例によれば、イメージセンサが、ブロック・インタレース・モードにおいて、イメージ・センサからビデオ出力を生じるように適合されたブロック・インタレース・ユニットを含んでいる。ブロック・インタレース・ユニットは、ブロック・ユニットをアクティブにして、奇数フィールド出力のブロックがその上部左側のユニット・セルが第1列内、第1行内にあるブロックから始まり、偶数フィールド出力のブロックがその上部左側のユニット・セルが第2列内、第2行内にあるブロックから始まる、2×2ブロックの電荷を組合わせるように適合されたユニットを含んでいる。
最後に、本発明はこのイメージ・センサによって実行される方法を含んでいる。
本発明の2つの代替実施例が図示された図１及び図２を参照されたい。両図面によって、2つの隣接ユニット・セルが示されていて、図１での2つのユニット・セルは同一列内にあり、図２での2つのユニット・セルは同一行内にある。両ユニット・セルは、直接注入、電荷検知型のものである。
本発明では、所望に応じて隣接セルの電荷が別個に、若しくは一体的に検知されることが可能である。電荷が別個に読まれる場合には、解像度が高い（即ち、ピクセル数がより多い）。電荷が一体化場合には、解像度が低い（即ち、ピクセル数がより少ない）。しかしながら、後者の場合には信号対雑音比（SNR）が、高解像度の場合よりもずっと大きくなっている。
以下でより詳細な説明がなされる図１及び図２で見ることができるように、ユニット・セルの出力で、プログラム可能な解像度機能が検知機能と組合わされている。それゆえに、ビデオ信号に対する雑音の寄与が最小になっている。更に、本発明では、電荷若しくは電流を平均化するのではなく、隣接ユニット・セルの電荷及び電流を単に足し合わせるので、信号対雑音比が向上される。
図１及び図２には、2つの「隣接する」ユニット・セルUC1及びUC2が示されている。これらのユニット・セルは、直接入射−電荷検知型ユニット・セルである。「隣接する」とは、アレイ内で互いに近くに配置され、以下の条件に合致するように規定される。
Q1及びQ2は、それぞれ隣接ユニット・セルUC1及びUC2内で蓄積された電荷信号であるとする。このとき、
Figure 0004031706
 ここで、
Figure 0004031706
 又、
Figure 0004031706
 である。
同一列／隣接行
図１には、同一列内の2つの隣接行内に配置された2つの隣接ユニット・セルUC1及びUC2が示されている。各セルは、光検出器PDi、電荷積分型制御ユニット１０、電荷積分型コンデンサCIi及び電荷読出しトランジスタTRiを有する。トランジスタTRiは行読出し信号LnRdiによって制御され、このアレイは、列ライン１２経由でトランジスタTRiの出力に接続されているセンス・アンプSAを2ユニット・セルUC毎に含んでいる。
各光検出器PDは、光に対して敏感であり、光の強度に比例する光電流を生じる。各制御回路１０は、各積分型コンデンサCI上での光電流電荷積分周期（若しくは露光時間）を制御する。露光の際に行われるイメージ取込みの後には、各積分型コンデンサCI内には光電流及び露光の長さに比例した電荷が蓄積される。次に、各積分型コンデンサCIに蓄えられた電荷が読出される。関連LnRd信号が「0」から「1」に切換えられることよって、関連読出しトランジスタTRがONにされ、それにより蓄積電荷の読出しが行われる。換言すれば、関連積分型コンデンサCI上に蓄積された電荷は列ライン１２経由でセンス・アンプSAに送られる。
本発明には、読出しトランジスタをONにする任意の動作が組込まれてよいことを理解されたい。これは、nチャネル型トランジスタに対する「1」への変化であってもよいし、若しくはpチャネル型トランジスタに対する「0」への変化であってもよい。
センス・アンプSAは、電荷積分型アンプであり、アンプA、電荷積分型コンデンサC、及びコンデンサCをリセットする（例えば、コンデンサの電荷を0に減ずる）スイッチSを有している。最高の解像度を得るべく、電荷Q1及びQ2が別個に読出される。例えば、LnRd1信号上での切換えを提供することで、ユニット・セルUC1の読出しトランジスタTR1に対して積分型コンデンサCI1からセンス・アンプSAへの電荷Q1の移動を生じさせる。電荷転送処理後には、電荷Q1はコンデンサC上に存在する。従って、センス・アンプSAの出力電圧Vout1は、ユニット・セルUC1に対して、
Figure 0004031706
 となる。
RMS電圧雑音信号がen1である場合、センス・アンプSの出力の信号対雑音比は、ユニット・セルUC1に対して、
Figure 0004031706
 となる。
同様にして、ユニット・セルUC2の行読出し信号LnRd2上で切換わりがある場合には、出力電圧Vout2は、
Figure 0004031706
 及び
Figure 0004031706
 となる。ここで、en2は電荷Q2に対するRMS電圧雑音であり、SNR2は対応する信号対雑音比である。
隣接ピクセルの場合、
Figure 0004031706
 又、
Figure 0004031706
 である。
ピクセルを同一列内で対にして、且つ同時に2つの隣接ユニット・セル内に蓄積された電荷を読出すことによって、大きなフレーム速度を得ることが可能である。概ね同時に行読出し信号LnRd1及びLnRd2上に切換わりを提供すること、即ち、概ね同時にトランジスタTR及びTR2をONにすることにより、ユニット・セルUC1及びUC2を同時に読出すことが可能になる。蓄積された電荷Q1及びQ2は、ユニット・セルUC1及びUC2からセンス・アンプSAのコンデンサCに移動される。それゆえに、信号電圧VOUTは、
Figure 0004031706
 となる。
換言すると、各セルが別個に読出された場合と比較して、2つの隣接ユニット・セルが概ね同時に読出された場合は、出力信号が2倍大きくなる。
同時に読出された場合には、相関性のない雑音源en1及びen2に対して、同等のRMS電圧雑音源が、
Figure 0004031706
 となる。
それゆえに、2つの隣接行／同一列ピクセルが同時に読出された場合には、信号対雑音比SNR2,1は、
Figure 0004031706
 となる。
1回の露光の間に2つの隣接ユニット・セル内に蓄積された信号の総和は、信号対雑音比が√2倍に向上されていることが理解いただけるであろう。これには、垂直方向解像度が減少していることと、読出し速度が2倍に増加していることとが含まれている。
同一行／隣接列
図２には、同一行内の2つの隣接列内のユニット・セルUC3及びUC4、2つのセンス・アンプSA1及びSA2、並びにアンプ・セレクタASが示されている。各ユニット・セルUC3及びUC4は、図１のセル・ユニットと同じ要素を有しており、更なる説明は行わない。各センス・アンプSA1及びSA2は、図１のセンス・アンプと同じ要素を有しており、更なる説明は行わない。アンプ・セレクタASは、ユニット・セルUC3及びUC4からの電荷をセンス・アンプSA1及びSA2に導くように機能し、制御信号CS1、CS2、CS3、及びCS4によってそれぞれ制御がなされる4つの選択トラジスタT1、T2、T3、及びT4を有する。
選択トランジスタT1及びT4は、それぞれ列ライン1及び3をセンス・アンプSA1及びSA2にそれぞれ直接に接続させる。選択トランジスタT2及びT3は、列ライン２をセンス・アンプSA1若しくはSA2のいずれかに接続させる。
最高の解像度のために、各ユニット・セルUCiからの電荷が、別個のセンス・アンプSAiによって読出される。制御信号CS1及びCS4は、選択トランジスタT1及びT2をアクティブにして、且つ選択トランジスタT3及びT4を非アクティブにするように設定される。従って、ユニット・セルUC3内に蓄積された電荷はトランジスタTR3を通して列ライン1に、更に、アンプ・セレクタAS内の選択トランジスタT1を通してセンス・アンプSA1に読出される。同様に、ユニット・セルUC4内に蓄積された電荷はトランジスタTR4を通して列ライン2に、更に、アンプ・セレクタAS内の選択トランジスタT2を通してセンス・アンプSA2に読出される。電荷Q3及びQ4はセンス・アンプSA1及びSA2によって、概ね同時に読出される。
2つの隣接する同一行ピクセルの電荷を単一のセンス・アンプに組合わされることによって、より高速な読出しが可能になる。図２に示される場合では、電荷Q3及びQ4がセンス・アンプSA1中に読出される一方、センス・アンプSA2は用いられない。これは、選択トランジスタT1及びT3を概ね同時にONにすると共に、LnRd信号上に切換わりを提供するプリング（pulling）によって達成される。選択トランジスタT2及びT4は、OFF状態に保たれる。表1には、4つの選択トランジスタT1、T2、T3、及びT4に対しての有効な状態がリストにされている。
Figure 0004031706
 同一行の2つの隣接ユニット・セルの電荷が組合わされる場合に、結果として生じるイメージの解像度が、電荷が組合わされなかった場合の半分であることが理解できるであろう。更に、概ね半分のセンス・アンプだけが、行の情報を含む。それゆえに、行読出し時間が2倍の速さになる。これによって、フレーム全体の読出し時間も同様に半分になる。
図１の好適実施例に対して行われたのと同様のSNR解析によって、同様の結果が得られて、
Figure 0004031706
 であり、ここで、SNR3,4は、同一行の2つの隣接ユニット・セルUC3及びUC4の電荷が単一のセンサ・アンプ中に組合わされる場合の信号対雑音比であるのに対して、SNRは、1つのユニット・セルの電荷が単一のセンス・アンプ中に読出される場合の信号対雑音比である。
U行／V列のブロック
次に、本発明の好適実施例にしたがって構成及び作動される、イメージ・センサ２０の概略的な模式図である図３を参照されたい。イメージ・センサ２０は、上記で図１及び図２に関して説明されたような多数のユニット・セル２２、行デコーダ２４、列セレクタ２６、及びビデオ出力マルチプレクサ（MUX）２８を有する。
行デコーダ２４は、概ね同時に、U行の集団を選択することが可能である。ここで、Uはプログラム可能な数である。即ち、第1読出し周期中に、行読出しLnRd1乃至LnRduが、その上に切換わりを有しているのに対して、残りの行はそうなっていない。次の読出し周期中には、行読出しLnRdU+1乃至LnRd2uが、その上に切換わりを有しているのに対して、残りの行はそうなっていない。以下は同様である。
列セレクタ２６は、概ね同時に、V列の集団を選択することが可能である。ここで、Vはプログラム可能な数である。即ち、最初のV個のユニット・セルUC1乃至UCVが、概ね同時に第1センス・アンプSA1に読出され、第2のV個のUCV+1乃至UC2Vが、概ね同時にセンス・アンプSAV+1に読出され、以下は同様である。
ビデオ出力MUX２８は単一センス・アンプからビデオ出力に信号を出力する。MUX２８は、有効な情報を含むそれらのセンス・アンプ、即ちSA1、SAV+1、SA2V+1、及びSANV+1の出力を作り出すようにプログラムされる。
1度にＵ×Vブロックを、単一のセンス・アンプに読出す（即ち、ブロック内にあるユニット・セルの電荷が組合わされて、そのブロックに対するセンス・アンプによって読出される）ことによってイメージ・センサ２０が作動する。U及びVはプログラム可能な数であり、行デコーダ２４、列セレクタ２６及びビデオMUX２８の動作を制御する。
簡便さのために、MがUで割り切れて、且つNがVで割り切れるものと仮定する。又、以下のように変数を規定する。
TPclkは、読出しに対して用いられる基本的なセル・クロック周期である。即ち、単一のセンス・アンプからの読出しは、1つのセル・クロック周期内に実行される。
T0 Rdは、解像度が最高である場合（即ち、各ユニット・セルが別個のセンス・アンプ中に別個に読出される場合）の、全アレイに対する読出し時間である。この場合には、
Figure 0004031706
 である。
TU,V Rdは、U×Vブロックに対しての単一センス・アンプ中への読込み時間である。
Figure 0004031706
 若しくは、
Figure 0004031706
 である。
蓄積された情報がU×Vブロックで読出される場合、水平方向解像度がVだけ減少し、且つ垂直方向解像度がUだけ減少して、読出し時間がU*Vだけ減少する。
信号対雑音比は、可変フレーム速度及び固定フレーム速度の、2つの場合に対して決定され得る。可変フレーム速度：移動する物体のイメージ取込み等のいくつかの適用において、可変フレーム速度が重要である。物体がカメラに接近すると、角速度がより大きくなる。それゆえに、高速移動をする物体に対しては、1秒当たりで、より多くのフレームが必要である。本発明は、ユニット・セル希釈を用いずにこれを提供する。
この場合、フレーム読出しのために多重解像度が適用される。この場合には、
Figure 0004031706
 及び
Figure 0004031706
 ここで、
TI：電荷積分時間、
T：フレーム周期時間、
FR：フレーム速度である。
式（２０）は、解像度が低くなるのと引換えに、より大きなフレーム速度が得られることを示している。同様に、信号対雑音比SNRu,vも得られて、
Figure 0004031706
 である。ここで、SNRは最高解像度に対する信号対雑音比である。
見て分かるように、ユニット・セルがU×Vブロックで読出されると、信号対雑音比が√(U*V)倍向上する。
固定フレーム速度：ライティング状態がよくないスチール・ビデオの場合、若しくは（画像の記憶空間の節約のために）圧縮された画像形式が望まれる場合には、SNRの感度を高めべく本発明の多重解像度を利用し得る。TV又はコンピュータ・モニタ上に表示されるリアルタイム・ビデオの場合には、フレーム速度が固定される。この場合には、最大電荷積分時間は、フレーム速度及び読出し時間によって決定される。ここで、T0 I,maxは各ユニット・セルが個々に読出される場合の最大積分時間である。
Figure 0004031706
 ビデオをU×Vブロックで読出すことにより、読出し時間が因子U*Vだけ減少し、それゆえに電荷積分時間の増大が可能になる。
Figure 0004031706
 信号対雑音比は、電荷積分時間の平方根だけ向上し、SNRに対する固定フレーム速度SNRRFF U,Vの向上度合いは、
Figure 0004031706
 で決定される。
例えば、最高解像度での読出し時間が16ミリ秒である30フレーム／秒の固定フレーム速度で作動するイメージ・センサの場合、水平方向及び垂直方向の解像度が因子2だけ減少し、信号対雑音比は因子2.6だけ向上する。
イメージ・センサ２０は、プログラム可能な解像度が可能である。次に、異なる4つの場合に対しての動作が図示されている図４-Ａ、４-Ｂ、４-Ｃ、及び４-Ｄを参照されたい。
図４-Ａには、水平方向解像度は最高だが、垂直方向解像度が半分になっているものが図示されている。同一列内の隣接行内にある2つのユニット・セル３０及び３２からの電荷は、同一センス・アンプ中に概ね同時に送られる。これは、図１の場合に対応する。読出される行の数が最大数の半分になっているのに対して、行当たりのユニット・セルの数が最大になっている。ビデオ・ディスプレイ上に実物大の画像を表示するためには、データの各行が2回繰返される必要がある。通常これは、外部フレーム・バッファから行われ、イメージ・センサからは直接行われない。
図４-Ｂには、垂直方向解像度は最高だが、水平方向解像度が半分になっているものが図示されている。同一行内の隣接列内にある2つのユニット・セル３４及び３６からの電荷は、単一のセンス・アンプ中に概ね同時に読出される。これは、図２の場合に対応している。
図４-Ｃには、水平方向及び垂直方向の両方の2因子だけ解像度が減少しているものが示されている。即ち、2つの隣接列ラインを介して2×2ブロック３８からの電荷が1つのセンス・アンプに組合わされる。これにより、著しくSNRが向上する。
図４-Ａ、図４-Ｂ、及び図４-Cの実施例には、2行及び／又は2列のユニット・セルの組合わせが示されている。本発明は、図４-Ａ、図４-Ｂ及び図４Ｃだけでなく、複数行及び／又は複数列を組合わせている他の実施例が含まれることを理解されたい。
プログラム可能な解像度、インタレース・モードのイメージ・センサ
TVディスプレイ及び多くの場合のコンピュータ・モニタはインタレース・モードで作動する。このために、フレーム読出しが奇数及び偶数のフィールド半周期で実行される必要があり、奇数フィールド半周期の間に奇数行が読出されるのに対して、偶数フィールド半周期の間に偶数行が読出される。用語「インタレース」は、偶数行が奇数行の間に配置されることを示している。
本発明では、前の偶数フィールド・データを読出す間に、奇数フィールドに対して行1、3、5、7、...を取込み、次に偶数フィールドに対して偶数行2、4、6、8、...を取込む間にその奇数フィールド・データを読出し、以下同様にすることにより、単純な方法でインタレース信号を生成する。
各フィールド読出し時間がフレーム読出し時間の半分であるため、最大積分時間が因数2だけの減少を生じる。
それゆえに、
Figure 0004031706
 となる。ここで、SNRI2,1は、インタレース・イメージ・センサの信号対雑音比であり、SNRは、最高解像度にプログラムされた従来の順次的、フレーム型イメージ・センサに対しての信号対雑音比（SNR）である。
次に、インタレース・モードにおける本発明の動作が図示された図５-Ａを参照されたい。奇数フィールドについては、行R1及びR2内で鉛直方向に隣接する2つのユニット・セル４０及び４２からの電荷が（それらの周囲に点線のボックスが描かれているように）組合わされ、図１に関して説明されたのと同様の方法で、その列に対してのセンス・アンプSA1に同時に送られる。このことは、行R1及びR2内の全てのユニット・セルに対してあてはまる（即ち、鉛直方向に隣接する、列C2の2つのユニット・セルからの電荷が組合わされ、その列に対してのセンス・アンプSA2に同時に送られる等）。この後に、行R3及びR4による同様の動作が続き、更に行R5及びR6が続き、最後の2行まで以下同様に続く。
奇数フィールドの読出しの後に偶数フィールドの読出しが続く。この偶数フィールドのデータ取込みは、奇数フィールド読出しと概ね同時に行われる。偶数フィールド読出しには、（ユニット・セルの周囲の点線のボックスで示されるような）行R2及びR3の対形成（pairing）、続いての行R4及びR5の対形成、続いての行R6及びR7の対形成、以下同様にして続く対形成が含まれる。
このモードに関しての、信号対雑音比SNRI2,1は、
Figure 0004031706
 及び
Figure 0004031706
 である。
次に、インタコラム・モードと呼ばれる方法での水平方向フィールド・インタレーシングが図示された図５-Ｂを簡単に見ていく。これは、センス・アンプSA1中への列C1及びC2からの電荷の組合わせ、センス・アンプSA3中への列C3及びC4からの電荷の組合わせ、センス・アンプSA5中への列C5及びC6からの電荷の組合わせ、等の組合わせと、この奇数フィールド時間周期の間における取込みデータの読出しとによって達成される。この偶数フィールドのデータ読出しの後に続いて、列C2及びC3のセンス・アンプSA2への方向付け、列C4及びC5のセンスアンプSA4中への方向付け、列C6及びC7のセンスアンプSA6中への方向付けと、偶数フィールド時間周期の間における取込みデータの読出しとが行われる。行当たりのユニット・セル数が効果的に同一になっているため、このモードによって非インタレース／最高解像度モードの場合とほぼ同じ解像度が得られる。
この方法は、ディスプレイに対して適切な方法で、即ち、列j及びj+1が組合わされた奇数「ピクセル」の後に、同一行で隣接する、列j+1及びj+2が組合された偶数「ピクセル」が続くように、フレームの並べ換えを行うべく外部ビデオバッファが用いられる場合、非インタレース・ディスプレイに関して用いられてよい。この方法は、標準的な、非インタレース／最高解像度モードを上回る何らかのSNR利点を有さないが、解像度の損失がなく、且つハードウェアの複雑性がほとんどないという更なるSNR利得をもたらしてくれる。
図５-Ｃには、各出力「ピクセル」がユニット・セルの2×2ブロックから形成されている更なるインタレース方法が示されている。ブロック５０で始まる奇数フィールドは、奇数列（即ち、列1、3、5、等）で始まる隣接列と、奇数行（即ち、行1、3、5）で始まる隣接行とから成るユニット・セルを有している。即ち、ブロック５０はユニット・セル(R1,C1)、(R1,.C2)、(R2,C1)及び(R2,C2)を有する。次のブロックのブロック５２は、ユニット・セル(R1,C3)、(R1,C4)、(R2,C3)及び(R2,C4)を有する。ブロック５４で始まる偶数フィールドは、偶数列（即ち、列2、4、6、等）で始まる隣接列と、偶数行（即ち、行2、4、6）で始まる隣接行から成るユニット・セルを有している。即ち、ブロック５４は、ユニット・セル(R2,C2)、(R2,.C3)、(R3,C2)及び(R3,C3)を有する。次のブロックのブロック５６は、ユニット・セル(R2,C4)、(R2,C5)、(R3,C4)及び(R3,C5)を有する。
ディスプレイが、奇数行の間に偶数行を適切に配置するように設計されていることに留意されたい。しかしながら、奇数列の間に偶数列を配置する機構がないので、イメージ・センサはこのことを考慮する必要がある。例えば、偶数フィールド、水平方向インタレース・モードの場合、イメージ・センサによって全ての列をある付加的なユニット・セル・クロック周期Tpclkだけ遅延する必要がある。
上記での説明は、M及びNが偶数であると仮定していることにも留意されたい。それゆえに、奇数フィールドに比べ、偶数フィールドには1少ない行と、1少ない列とが存在する。N若しくはMが奇数の場合、各々の行数及び列数は、2つのフィールドに対して同じである。
図５-Ｃの方法によって、イメージ・センサが非インタレース／最高解像度モードで動作する際に、概ね同一の水平方向解像度及び垂直方向解像度を生じる。しかしながら、図５-Ｃの方法は、より向上されたSNRを有している。最大積分時間は、図５-Ａで示される場合に関して説明されたように、インタレース・モードに対して以外では差異がない。しかしながら、図５-Ｃの方法によって、2倍の大きさの信号が得られる。これにより、当然、向上されたSNR-、
Figure 0004031706
 及び
Figure 0004031706
 が得られ、ここでSNRI2,2は、4つの隣接ユニット・セルからの電荷が単一のセンス・アンプの中へと組合わされる図５-Ｃの場合の信号対雑音比である。
本発明は、電荷読出しに基づく直接注入（DI）型のユニット・セルに関して説明されている。本発明は、電流読出しに基づくユニット・セルにも適用される。
本発明は、垂直方向に隣接する2つのユニット・セル若しくは水平方向に隣接する2つのユニット・セルの出力の足し合わせに制限されるものではない。図３に関して説明がなされたように、隣接ピクセル電荷の任意の長方形ブロックが非インタレース・モード若しくはインタレース・モードで足し合わせれてよい。これによって、解像度が減少し、より大きなフレーム速度及び向上されたSNRが得られるが、ハードウェアには複雑性が付加されてしまう。
本発明は、焦点面内で直ぐに電荷を足し合わせが行われる点に独創性があることを理解されたい。これにより、後で信号チェーン内で足し合わせがなされる場合に比べて、より低雑音が得られる。更に、アレイから出力される信号がより強くなり、それによりSNRが向上される。
次に、イメージ・センサを制御するのに必要である種々の要素、及び上述された動作の種々のモードが図示された図６、図７、図８、及び図９を参照されたい。図６には、本発明の好適実施例に従って構成及び動作され、図１乃至図５に関して上述された方法を用いるイメージ・センサが図示されており、図７には、行デコーダが図示されており、図８には、列セレクタが図示されており、且つ図９には、ビデオ・マルチプレクサが図示されている。以下で説明される実装だけが、代替例というわけではなく、あらゆる実施例が本発明に組込まれてもよい。
上記で概述した原理に従うと、イメージ・センサ１００は、完全にプログラム可能であり、インタレース・モード若しくは非インタレース・モードのいずれかにおいて、完全な解像度若しくは部分的な解像度で、且つ非常に向上されたSNR及び読出しによって動作することが可能である。更に、プログラミングは、水平方向及び鉛直方向で独立的に実行することが可能である。
イメージ・センサ１００は、ユニット・セル・アレイ１０２、左右にそれぞれ行デコーダ１０４及び１０６、列セレクタ１０８、及びビデオ・マルチプレクサ１１０を有する。左右の行デコーダ１０４及び１０６は通常、同一構造で実装されており、各デコーダはM行の読出しLnRdi出力信号を有しているが、右の行デコーダ１０６は1行下にシフトされている。従って、左の行デコーダ１０４に関してはLnRd1がアレイの行1に接続されているのに対して、右の行デコーダ１０６に関してはLnRd1がアレイの行2に接続されており、以下同様になっている。右の行デコーダ１０６に関してはLnRdMがいずれの行にも接続されていない。アレイの行2乃至行Mが両行デコーダ１０４及び１０６に接続されているのに対して、行１は左の行デコーダ１０４のみに接続されている。この配置によって、非インタレース・モード及びインタレース・モードの動作がいずれも容易になる。
非インタレース・モードに関しては、行読出し動作が左の行デコーダ１０４によって完全に管理される。
インタレース・モードの奇数フィールドに関しては、この動作が左の行デコーダ１０４によって管理され、行が組合わせて読出される。即ち、行1及び2の読出しの後に続いて、行3及び4の読出しが行われ、行M−1及びMに達するまで同様に続けられる。
偶数フィールドに関しては、この動作は右の行デコーダ１０６によって管理される。右の行デコーダ１０６は、奇数フィールドの場合と同様の動作を実行するが、左の行デコーダ１０４のように行1からではなく、アレイの行2から始まる接続になっているので、出力がシフトされる。即ち、行2及び3の読出しの後に続いて、行4及び5の読出しが行われ、行M−2及びM−1に達するまで同様に続けられる。
図７には、行デコーダ１０４及び１０６の詳細が示されている。このデコーダは、個々の行を選択すること、若しくは隣接行の組を選択することが可能である。デコーダは、プリデコーダ１１１及び複数の行セレクタ（RSel）１１２を有する。プリデコーダ１１１がどの行の組合わせをアクティブにするか決定するのに対して、行セレクタは選択された行をアクティブにする。
プリデコーダ１１１は、kのアドレス入力及びM／2の出力を有しており、ここで、kは、
Figure 0004031706
 と規定され、又、出力信号は行信号Ln1,2、Ln2,3の組合わせ等になっている。プリデコーダ１１１は、行の組合わせを選択し、従来のデコーダ構造として実装される。
プリデコーダ１１１の出力の動きは、
Figure 0004031706
 のように規定され、ここで、
Figure 0004031706
 は、整数iの2進数表現であり、
Figure 0004031706
 である。
これらの条件を用いると、プリデコーダ１１０の出力は論理「0」若しくは論理「1」であり、以下の、
Figure 0004031706
 及び
Figure 0004031706
 に従う。
即ち、En=0の場合には、行デコーダ１０４又は１０６の出力は全て論理「0」となる。換言すると、Enを「0」に設定することにより行読出し動作が使用不可能にされる。これは、アクティブな読出しがない場合の、行デコーダ１０４／１０６のデフォルトの状態である。
各行セレクタ１１２の入力Iは、プリデコーダ１１１の出力Ln2p−1,2pのうちの1つに接続される。各行セレクタ１１２は、それぞれアレイ１０２の行LnRd2p−1及びLnRd2pに接続される、2つの出力O1及びO2を有している（図６）。
信号出力信号O1及びO2は、表2で規定されるように、入力制御信号RS1及びRS2と信号Ln2j-1,2jにより制御される入力Iとの関数になっている。
Figure 0004031706
 ここで、Zは、トライステート（tristate）とも呼ばれる高インピーダンス状態である。
表２から分かるように、制御信号RS1=“0”且つRS2=“0”の場合に、行セレクタ１１２の出力がトライステートになっている。このトライステートは、動作がインタレース・モードの場合に最もよく用いられる。
表２の組合わせは、以下の式によっても記述可能である。
Figure 0004031706
 それ以外の場合、
Figure 0004031706
 行デコーダの出力ラインの値は、以下の、
Figure 0004031706
 それ以外の場合には、
Figure 0004031706
 及び、
Figure 0004031706
 に従い、ここでiに対する関数は（３１）で与えられている。
RSel1及びRSel2の値に基づいて、行デコーダ１０４及び１０６は、一度に単一行若しくは2行のいずれかを選択する。
最高の垂直方向解像度に関しては、各行が個々に読出される場合、行信号LnAdr1乃至LnAdrkが順番にアクティブになり、2行の周期の間アクティブ状態が保持される。奇数行が読出される場合、RSel1=“1”且つRSel2=“0”である。偶数行が読出される場合、RSel1=“0”且つRSel2=“1”である。
図４-Ａ及び４-Ｃに関して説明されるように、垂直方向解像度が半分にプログラムされる場合、2行が同時に読出され、行信号LnAdr1乃至LnAdrkが順にアクティブになる。全読出しの間、RSel1=“1”且つRSel2=“1”である。
図８には、多数N／2のアンプ・セレクタAS2p−1,p（図２に詳述）を有するプログラム可能な列セレクタ１０８が図示されている。ここで、pは1及びN／2の間の数であり、アンプ・セレクタの入力は列ラインCol2p−1、Col2p及びCol2p+1に、アンプ・セレクタの出力はセンス・アンプSA2p−1及びSA2pの入力In2p−1及びIn2pに、それぞれ接続されている。上述の表1によって、非インタレース動作若しくはインタレース・モード動作を提供するべく作動する、列選択信号CS1乃至CS4の関数としてのアンプ・セレクタAS構成が提供される。
水平方向の非インタレース・モードには、最高解像度モードと、より高SNRが得られる半解像度モードとの2つのモードがある。最高解像度モードでは、CS1=“1”、CS2=“1”、CS3=“0”及びCS4=“0”である。これらの制御入力によって、各アンプ・セレクタAS2p−1,pが列ラインCol2p−1及びCol2pをセンス・アンプSA2p−1及びSA2pの入力In2p−1及びIn2pにそれぞれ接続し、各列が個別に読出される。
半解像度の場合には、CS1=“1”、CS2＝“0”、CS3＝“1”及びCS4＝“0”である。アンプ・セレクタが列ラインCol2p−1、Col2pを入力In2p−1に接続する。入力In2pは、利用されず、従って、センス・アンプSA2pはアクティブでない。この構成によって、図４-Ｂ及び図４-Ｃに示されるモードがサポートされる。
水平方向のインタレース・モードの場合、奇数フィールドの読出しの際に奇数列が読出され、偶数フィールドの読出しの際に偶数列が読出される。このモードでは、両フィールドに対して制御信号がCS3＝“0”及びCS4＝“0”である。奇数フィールド読出しの際には、制御信号がCS1=“1”及びCS2＝“0”となり、奇数列Col2p−1だけが奇数番号のセンス・アンプSA2p−1に読出される。読出し動作に続いて、奇数番号のセンス・アンプがビデオ・マルチプレクサ１１０に多重送信される。偶数フィールド読出しの際、制御信号はCS1=“0”及びCS2＝“1”である。結果として、偶数列Col2pが偶数番号のセンス・アンプSA2pに読出される。読出しに続いて、偶数番号のセンス・アンプSA2pがビデオ・マルチプレクサ１１０に多重送信される。従って、この動作モードでは、奇数フィールドの際に奇数列ピクセルが、偶数フィールドの際に偶数列ピクセルが、イメージ・センサ１００により読出される。
図５-Ｂ及び図５-Ｃのインタコラム・モード及びブロック・インタレース・モードに関しては、列セレクタが以下のように動作する：奇数フィールド読出しの場合に、制御信号がCS1=“1”、CS2＝“0”、CS3＝“1”及びCS4＝“0”となる。それゆえに、列ラインCol2p−1及びCol2pがセンス・アンプSA2p−1の入力In2p−1に接続される。センス・アンプSA2pは、接続が断たれる。2つの列ラインからの電荷は、単一の奇数番号センス・アンプSA2p−1への方向付け及び足し合わせがなされる。偶数フィールド読出しの場合、CS1=“0”、CS2＝“1”、CS3＝“0”及びCS4＝“1”である。即ち、列ラインCol2p及びCol2p+1がセンス・アンプSA2pの入力In2pに接続される。センス・アンプSA2p-1は、接続が断たれる。このフィールドの場合、2つの列からの電荷が、単一の偶数番号センス・アンプSA2pへの方向付け及び足し合わせがなされる。
図９には、センス・アンプ装置１２０、列マルチプレクサ１２２及び列デコーダ１２４を有するビデオ・マルチプレクサ１１０の要素が示されている。
センス・アンプ装置１２０は、列ラインColi毎に1つのセンスアンプSAiを有する。
列デコーダ１２４は、いずれのセンス・アンプSAiがビデオ出力ラインVXに接続されるかの制御を行う。列デコーダ１２４は、入力列アドレス(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2に基づいて、単一制御出力Cliを一度に出力する。このとき、log2N≦L≦log2N−1である。
即ち、
Figure 0004031706
 の場合、Cli=“1”であり、j≠iであるその他の場合には、Clj=“0”である。
列マルチプレクサ１２２は、センス・アンプSAiの出力をビデオ出力ラインVXに接続する。これは、そのゲートが列デコーダ１２４の列毎の出力Cliに接続されている、列毎のトランジスタCTiをアクティブにすることによって実行される。
列の選択は、列アドレスColAdr0乃至ColAdrL-1を介して制御され、このアドレス列は所望の水平方向解像度に依存する。
最高解像度、非インタレース・モードの場合に、このアドレスはピクセル周期毎に1だけ加算され、(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=0で始まって、且つ(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=Nで終わる。半解像度の場合には、このアドレスはピクセル周期毎に2だけ加算される。
列アドレスの配列は、全てのインタレース・モードで同一である。奇数フィールド読出しの際に、このアドレスはピクセル周期毎に2だけ加算され、(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=0で始まって、且つ(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=Nで終わる。偶数フィールド読出しの際に、このアドレスはピクセル周期毎に2だけ加算され、(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=1で始まって、且つ(ColAdrL-1, ColAdrL-2,..., ColAdr2, ColAdr1, ColAdr0)2=N-1で終わる。
本発明のイメージ・センサは、より広範囲の解像度／SNRの組合わせを得るように、1999年6月7日に提出された米国特許出願第09/629,703号に記載の発明のプログラム可能な解像度方法と併用することが可能である。
本明細書に記載されている方法及び装置は、特定のハードウェア若しくはソフトウェアだけに言及した説明ではない。むしろ、この方法及び装置は、当業者が、必要以上に実験を行わずに、且つ従来の方法を用いて実行するために、必要に応じて本発明の任意の実施例を変形し、市販のハードウェア及びソフトウェアを容易に適合させることを十分可能にする形で説明がなされてきた。
本発明は、上記で具体的に示され、説明されたことに制限されるものではないことは、当業者には容易に理解できるであろう。むしろ本発明の範囲は、付随の請求項によって規定される。
図１は、本発明のある好適実施例にしたがって構成及び作動する、イメージ・センサの一部が図示された回路図であり、2つの隣接行からの2つのユニット・セル及びそれらの電荷を検知するための要素が示されている。 図２は、本発明のある好適実施例にしたがって構成及び作動する、イメージ・センサの一部が図示された回路図であり、2つの隣接列からの2つのユニット・セル及びそれらの電荷を検知するための要素が示されている。 図３は、本発明のイメージ・センサの一実施例が図示されたブロック図である。 図４-Ａは、プログラム可能な解像度のあるモードが図示された模式図である。 図４-Ｂは、プログラム可能な解像度のあるモードが図示された模式図である。 図４-Ｃは、プログラム可能な解像度のあるモードが図示された模式図である。 図５-Ａは、本発明のイメージ・センサを用いるインタレース信号を達成するためのあるモードが図示された模式図である。 図５-Ｂは、本発明のイメージ・センサを用いるインタレース信号を達成するためのあるモードが図示された模式図である。 図５-Ｃは、本発明のイメージ・センサを用いるインタレース信号を達成するためのあるモードが図示された模式図である。 図６は、本発明のイメージ・センサの更なる実施例が図示されたブロック図である。 図７は、図６のイメージ・センサの一部を形成する行デコーダが図示されたブロック図である。 図８は、図６のイメージ・センサの一部を形成する列セレクタ・デコーダが図示されたブロック図である。 図９は、図６のイメージ・センサの一部を形成するビデオ・マルチプレクサが図示されたブロック図である。

Claims (12)

  1. イメージ・センサであって、
    その上への光子入射に応答して電荷を生成するように各々が適合された複数のユニット・セルと、
    前記イメージ・センサの焦点面で、１以上のユニット・セルからの電荷を足し合わせるように適合されたアレイ素子と、
    インタコラム・モードにおいて、前記イメージ・センサからビデオ出力を生成するように適合されたインタコラム手段とを有し、
    前記アレイ素子が、
    ユニット・セルの１以上の行をアクティブにするように適合された行デコーダと、
    ユニット・セルの１以上の列をアクティブにして、該アクティブ列によって転送された電荷を組合わせるように適合された列セレクタと、
    隣接列内の少なくとも２のユニット・セルからの電荷を組合わせるべく、１行をアクティブにするように前記行デコーダに指示を出し、且つ少なくとも２列の電荷を組合わせるように前記列セレクタに指示を出すように適合された隣接列手段とを有し、
    前記インタコラム手段が、
    奇数フィールド出力に適合された奇数列で始まる隣接列の組の電荷を組合わせるべく、且つ偶数フィールド出力に適合された偶数列で始まる隣接列の組の電荷を組合わせるべく、前記隣接列手段をアクティブにするように適合された手段を有することを特徴とするイメージ・センサ。
  2. イメージ・センサであって、
    その上への光子入射に応答して電荷を生成するように各々が適合された複数のユニット・セルと、
    前記イメージ・センサの焦点面で、１以上のユニット・セルからの電荷を足し合わせるように適合されたアレイ素子と、
    ブロック・インタレース・モードにおいて、前記イメージ・センサからビデオ出力を生成するように適合されたブロック・インタレース手段とを有し、
    前記アレイ素子が、
    ユニット・セルの１以上の行をアクティブにするように適合された行デコーダと、
    ユニット・セルの１以上の列をアクティブにして、該アクティブ列によって転送された電荷を組合わせるように適合された列セレクタと、
    Ｕ×Ｖブロック内のＵ×Ｖユニット・セルからの電荷を組合わせるべく、Ｕの隣接行をアクティブにするように前記行でコーダに指示を出し、且つＶ列の電荷を組合わせるように前記列セレクタに指示を出すように適合されたブロック手段とを有し、
    前記ブロック・インタレース手段は、
    奇数フィールド出力のブロックが上部左側のユニット・セルが第１列、第１行内にあるブロックから始まり、且つ偶数フィールド出力のブロックが上部左側のユニット・セルが第２列、第２行内にあるブロックから始まる２×２ブロックの電荷を組合わせるべく、ブロック手段をアクティブにするように適合された手段を有することを特徴とするイメージ・センサ。
  3. 前記アレイ素子が、
    アクティブのときに、自身に関連付けられたユニット・セルからの電荷を転送するように適合された、ユニット・セル毎の電荷転送トランジスタを有することを特徴とする請求項１若しくは２に記載のイメージ・センサ。
  4. イメージ・センサであって、
    その上への光子入射に応答して電荷を生成するように各々が適合された複数のユニット・セルと、
    前記イメージ・センサの焦点面で、前記イメージ・センサの出力の解像度を変更するように適合されたアレイ素子と、
    インタコラム・モードにおいて、前記イメージ・センサからビデオ出力を生成するよう に適合されたインタコラム手段とを有し、
    前記アレイ素子が、
    ユニット・セルの１以上の行をアクティブにするように適合された行デコーダと、
    ユニット・セルの１以上の列をアクティブにして、該アクティブ列によって転送された電荷を組合わせるように適合された列セレクタと、
    隣接列内の少なくとも２のユニット・セルからの電荷を組合わせるべく、１行をアクティブにするように前記行デコーダに指示を出し、且つ少なくとも２列の電荷を組合わせるように前記列セレクタに指示を出すように適合された隣接列手段とを有し、
    前記インタコラム手段が、
    奇数フィールド出力に適合された奇数列で始まる隣接列の組の電荷を組合わせるべく、且つ偶数フィールド出力に適合された偶数列で始まる隣接列の組の電荷を組合わせるべく、前記隣接列手段をアクティブにするように適合された手段を有することを特徴とするイメージ・センサ。
  5. イメージ・センサであって、
    その上への光子入射に応答して電荷を生成するように各々が適合された複数のユニット・セルと、
    前記イメージ・センサの焦点面で、前記イメージ・センサの出力の解像度を変更するように適合されたアレイ素子と、
    ブロック・インタレース・モードにおいて、前記イメージ・センサからビデオ出力を生成するように適合されたブロック・インタレース手段とを有し、
    前記アレイ素子が、
    ユニット・セルの１以上の行をアクティブにするように適合された行デコーダと、
    ユニット・セルの１以上の列をアクティブにして、該アクティブ列によって転送された電荷を組合わせるように適合された列セレクタと、
    Ｕ×Ｖブロック内のＵ×Ｖユニット・セルからの電荷を組合わせるべく、Ｕの隣接行をアクティブにするように前記行でコーダに指示を出し、且つＶ列の電荷を組合わせるように前記列セレクタに指示を出すように適合されたブロック手段とを有し、
    前記ブロック・インタレース手段が、
    奇数フィールド出力のブロックが上部左側のユニット・セルが第１列、第１行内にあるブロックから始まり、且つ偶数フィールド出力のブロックが上部左側のユニット・セルが第２列、第２行内にあるブロックから始まる２×２ブロックの電荷を組合わせるべく、ブロック手段をアクティブにするように適合された手段を有することを特徴とするイメージ・センサ。
  6. 前記アレイ素子が、
    アクティブのときに、自身に関連付けられたユニット・セルからの電荷を転送するように適合された、ユニット・セル毎の電荷転送トランジスタを有することを特徴とする請求項４若しくは５に記載のイメージ・センサ。
  7. 複数のユニット・セルを有するイメージ・センサを用いてイメージ
    を得る方法であって、
    イメージ・センサの複数のユニット・セル上への光子入射に応答して電荷を生成するステップと、
    前記イメージ・センサの焦点面で、１以上の前記ユニット・セルからの電荷を足し合わせるステップとを有し、
    前記足し合わせるステップが、
    １行をアクティブにするステップと、
    ユニット・セルの２以上の列をアクティブにするステップと、
    ２以上のアクティブ列の電荷を組合わせて、それにより隣接列内の少なくとも２のユニット・セルからの電荷を組合わせるステップとを有し、
    前記方法がさらに、
    インタコラム・モードにおいて、前記イメージ・センサからビデオ出力を生成するステ ップを有し、
    前記生成するステップが、
    奇数フィールド出力に対しては、奇数列で始まる隣接列の組の電荷を組合わせ、偶数フィールド出力に対しては、偶数列で始まる隣接列の組の電荷を組合わせるステップを有することを特徴とする方法。
  8. 複数のユニット・セルを有するイメージ・センサを用いてイメージ
    を得る方法であって、
    イメージ・センサの複数のユニット・セル上への光子入射に応答して電荷を生成するステップと、
    前記イメージ・センサの焦点面で、１以上の前記ユニット・セルからの電荷を足し合わせるステップとを有し、
    前記足し合わせるステップが、
    Ｕの隣接行をアクティブにするステップと、
    ユニット・セルのＶ列をアクティブにするステップと、
    Ｖのアクティブ列の電荷を組合わせて、それによりＵ×Ｖブロック内のＵ×Ｖユニット・セルからの電荷を組合わせるステップとを有し、
    前記方法がさらに、
    ブロック・インタレース・モードにおいて、前記イメージ・センサからビデオ出力を生成するステップを有し、
    前記生成するステップが、
    奇数フィールド出力のブロックが上部左側のユニット・セルが第１列、第１行内にあるブロックから始まり、且つ偶数フィールド出力のブロックが上部左側のユニット・セルが第２列、第２行内にあるブロックから始まる２×２ブロックの電荷を組合わせるステップを有することを特徴とする方法。
  9. 前記足し合わせるステップが、
    ユニット・セルの１以上の行の電荷転送トランジスタをアクティブにするステップを含むことを特徴とする請求項７若しくは８に記載の方法。
  10. 複数のユニット・セルを有するイメージ・センサを用いてイメージを得る方法であって、
    イメージ・センサの複数のユニット・セル上への光子入射に応答して電荷を生成するステップと、
    前記イメージ・センサの焦点面で、前記イメージ・センサの出力の解像度を変更するステップとを有し、
    前記変更するステップが、
    １行をアクティブにするステップと、
    ユニット・セルの２以上の列をアクティブにするステップと、
    ２以上のアクティブ列の電荷を組合わせて、それにより隣接列内の少なくとも２のユニット・セルからの電荷を組合わせるステップとを有し、
    前記方法がさらに、
    インタコラム・モードにおいて、前記イメージ・センサからビデオ出力を生成するステップを有し、
    前記生成するステップが、
    奇数フィールド出力に対しては、奇数列で始まる隣接列の組の電荷を組合わせ、偶数フィールド出力に対しては、偶数列で始まる隣接列の組の電荷を組合わせるステップを有することを特徴とする方法。
  11. 複数のユニット・セルを有するイメージ・センサを用いてイメージを得る方法であって、
    イメージ・センサの複数のユニット・セル上への光子入射に応答して電荷を生成するステップと、
    前記イメージ・センサの焦点面で、前記イメージ・センサの出力の解像度を変更するス テップとを有し、
    前記変更するステップが、
    Ｕの隣接行をアクティブにするステップと、
    ユニット・セルのＶ列をアクティブにするステップと、
    Ｖのアクティブ列の電荷を組合わせて、それによりＵ×Ｖブロック内のＵ×Ｖユニット・セルからの電荷を組合わせるステップとを有し、
    前記方法がさらに、
    ブロック・インタレース・モードにおいて、前記イメージ・センサからビデオ出力を生成するステップを有し、
    前記生成するステップが、
    奇数フィールド出力のブロックが上部左側のユニット・セルが第１列、第１行内にあるブロックから始まり、且つ偶数フィールド出力のブロックが上部左側のユニット・セルが第２列、第２行内にあるブロックから始まる２×２ブロックの電荷を組合わせるステップを有することを特徴とする方法。
  12. 前記変更するステップが、
    ユニット・セルの１以上の行の電荷転送トランジスタをアクティブにするステップを含むことを特徴とする請求項１０若しくは１１に記載の方法。
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