JP4450941B2 - 固体撮像素子、画像処理装置及び画像処理方法 - Google Patents
固体撮像素子、画像処理装置及び画像処理方法 Download PDFInfo
- Publication number
- JP4450941B2 JP4450941B2 JP2000111309A JP2000111309A JP4450941B2 JP 4450941 B2 JP4450941 B2 JP 4450941B2 JP 2000111309 A JP2000111309 A JP 2000111309A JP 2000111309 A JP2000111309 A JP 2000111309A JP 4450941 B2 JP4450941 B2 JP 4450941B2
- Authority
- JP
- Japan
- Prior art keywords
- image data
- ccd
- output
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Facsimile Heads (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、撮像した光画像データを入力して電気信号に変換する固体撮像素子、及び該固体撮像素子を使用した画像入力装置に関する。
【０００２】
【従来の技術】
例えば、デジタルカメラなどの画像入力装置においては、図１に示すように、撮像された光画像データがレンズを通して固体撮像素子としてのＣＣＤ（Ｃｏｕｐｌｅｄ Ｃｈａｒｇｅ Ｄｅｖｉｃｅ）に入力される。ＣＣＤにおいて、入力された光画像データは電気信号、即ちアナログ画像データに変換される。アナログ画像データは、Ａ／Ｄ変換器によりデジタル画像データに変換され、デジタル画像データはフレームメモリに格納される。フレームメモリに格納されたデジタル画像データは、例えば、ＤＣＴ変換部、量子化部、及びハフマン符号化部等で構成される画像データ符号化部に供給されて、符号化圧縮される。
【０００３】
図２に示すように、ＣＣＤ１は、水平ＣＣＤ部２と垂直ＣＣＤ部３とを有する。 垂直ＣＣＤ部３には、フレーム画面の画素数に相当する数のフォトダイオード等のフォトセンサ４が２次元的に敷きつめられている。各フォトセンサ４は一画素分の画像を受光して、光を電圧に変換し、アナログ画像データを生成する。
【０００４】
水平ＣＣＤ部２は、アナログ画像データを出力するためのラインバッファを有する。各フォトセンサに４おいて生成された一画素分のアナログ画像データは、垂直方向（ａからｂ方向）に一段ずつシフトされて、水平ＣＣＤ部２のラインバッファに入力される。一ライン分のアナログ画像データを保持したラインバッファは、水平方向（ｃからｄ方向）にアナログ画像データを一個ずつシフトさせて、ＣＣＤ１の外部に出力する。ＣＣＤ１から出力されたアナログ画像データはＡ／Ｄ変換器に入力される。アナログ画像データはＡ／Ｄ変換器によりデジタル画像データに変換されて、画像データ符号化部に供給され、符号化圧縮される。
【０００５】
画像データ符号化部においては、所定の単位（以下、ブロックという）毎に画像データを分割して処理を行う。図３（ａ）に示すように、例えば、ＪＰＥＧ画像符号化においては、画像データを８画素＊８画素のブロックで符号化処理を行う。そして、各ブロック内では、図３（ｂ）に示すように左上から右下への順序で画像データは処理されることが多い。
【０００６】
図４において、１０は一フレーム分の画像データを示し（画像データの並びは、垂直ＣＣＤ３における並びと同じである）、１１は一ブロック分の画像データを示す。一ブロックは、８画素＊８画素で構成される（図３（ａ）参照）。図４に示すように、一フレームの画像データはｎ個のブロックに分割され、１、２・・・ｎという順序で符号化処理される。
【０００７】
ＣＣＤにおいては、図２に示すように一フレームの画像データを一ライン毎に出力する。一方、ＣＣＤからのデータを受け取り符号化処理を行う画像データ符号化部においては、図４に示すように所定のブロック単位で符号化処理を行う。従って、ＣＣＤから出力された画像データを画像データ符号化部の処理に適するよう並べ替える必要がある。並べ替えには、以下の２つの方法がある。
（１）ＲＡＭを使用する方法
第１の方法は、図５に示すように、ＣＣＤから出力された画像データをＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を介して、画像データ符号化部に入力する方法である。ＣＣＤから出力された画像データをＲＡＭに書込む。そして、画像データ符号化部において符号化処理を行う場合には、アドレス変換をして処理に必要な順序で読み出す。
（２）ラインバッファを使用する方法
第２の方法は、図６（ａ）に示すように、ＣＣＤから出力された画像データを８ライン分のラインバッファ（ダブルバッファである場合には１６ライン分）を介して、画像データ符号化部に入力する方法である。図６（ｂ）に示すように、ＣＣＤの８ライン分がラインバッファに読み込まれる。そして、図６（ｃ）に示すように、ラインバッファの８画素づつ読み出す。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記に示す並び替えて読み出す方法には以下のような問題がある。
（１）ＲＡＭを使用する方法の問題点
第１にＲＡＭはコストが高く、また占有面積が大きいため、使用するＲＡＭの数を抑える必要がある。そのため、一つのＲＡＭを共有化して、複数の用途に使用する場合が多い。この場合、一の用途に使用している場合には他の用途の使用を禁止する必要がある。従って、複数の用途におけるアクセス制御が複雑になる。また、ＲＡＭが他の用途に使用されている場合には、画像データの読み出しができないため、画像データの符号化処理を迅速に行うことができない。
【０００９】
第２にアドレス変換操作が複雑となる。
（２）ラインバッファを使用する方法の問題点
画像データ読み出し専用のラインバッファを用意しなければならない。このラインバッファは専用であるため、他の機能と共有化することができない。
【００１０】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のラインバッファで構成されていることを特徴とする固体撮像素子を提供する。
【００１１】
また、一ラインにｌ個（ｌは正の整数）配置され、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のバッファで構成され、該複数のバッファは全体でｍ個のデータを保持することができることを特徴とする固体撮像素子を提供する。
【００１２】
更に、上記固体撮像素子を備えた画像処理装置も提供する。
【００１３】
本発明に係る固体撮像素子及び画像処理装置によれば、ＣＣＤから出力される画像データを並び替えることなく、画像データ符号化部に供給することができる。そのため、画像データを並べ替えるためのＲＡＭや専用のラインバッファを設ける必要がなくなり、転送処理の簡略化、回路規模の縮小及び画像データ転送の高速化を図ることができる。
【００１４】
【発明の実施の形態】
［第１実施例］
図７は、本発明の第１実施例を示す。
【００１５】
図７に示すＣＣＤ１は、図２に示すＣＣＤ１と同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図７に示す水平ＣＣＤ２は、画像データ処理に必要な水平ライン数分のラインバッファを備える。即ち、画像データ符号化部において画像データを縦＊横がｎ画素＊ｍ画素であるブロックで符号化処理を行う場合に、ｎ本のラインバッファを備える。
【００１６】
また、図７に示すＣＣＤは、第１のスイッチ回路４、第２のスイッチ回路５、第１のスイッチ制御回路６及び第２のスイッチ制御回路７を備える。第１のスイッチ回路４は、垂直ＣＣＤ３の垂直方向の各ラインに一個設けられる。第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つと垂直ＣＣＤ３とを接続する。第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つを図示しない外部回路と接続する。
【００１７】
以下に、図７に示すＣＣＤ１の画像データの出力動作を、図８を参照しながら説明する。なお、図８は、垂直ＣＣＤとラインバッファの画像データの具体的な格納状態の一例を示す。そして、図８においては、画像データ符号化部が３画素＊２画素（縦＊横）のブロック単位で符号化処理を行う場合を想定している。そのため、ラインバッファは３本となっている。
（１）垂直方向への転送
第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、第１のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第１のラインバッファへの一水平ライン分の画像データが転送される。次に、第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、第２のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第２のラインバッファへ次の一水平ライン分の画像データが転送される。このように第１のスイッチ制御回路４は第１のスイッチ回路６の接続を切り替えて、全てのラインバッファを画像データで埋める。
【００１８】
図８（ａ）に示す垂直ＣＣＤ３の画像データで全てのラインバッファを埋めた状態が、図８（ｂ）である。図８（ａ）に示す垂直ＣＣＤ３から３水平ライン分の画像データがラインバッファに供給されている。
（２）水平方向への転送
水平方向への転送は、（１）において、ｎ本のラインバッファの全てに画像データが供給された後に行われる。
【００１９】
第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第１のラインバッファとＣＣＤ外部とを接続する。第１のラインバッファからｍ画素分の画像データをＣＣＤ外部へ出力する。次に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第２のラインバッファとＣＣＤ外部とを接続する。第２のラインバッファからｍ画素分の画像データをＣＣＤ１の外部へ出力する。同様な出力動作を繰り返して第ｎのラインバッファまでの画像データをＣＣＤ外部出力する。
【００２０】
図８（ｂ）に基づいて具体的に説明する。
【００２１】
第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第１のラインバッファとＣＣＤ外部とを接続する。第１のラインバッファから画像データ（１と２）をＣＣＤ外部へ出力する。次に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第２のラインバッファとＣＣＤ外部とを接続する。第２のラインバッファから画像データ（１１と１２）をＣＣＤ外部へ出力する。更に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第３のラインバッファとＣＣＤ外部とを接続する。第３のラインバッファから画像データ（２１と２２）をＣＣＤ外部へ出力する。このようにして、ブロック１の画像データが出力される。同様な出力動作を繰り返して、ブロック１からブロック５までの画像データを順次出力する。
（３）転送の繰り返し
（１）の垂直方向への転送と（２）の水平方向への転送とを繰り返して、一フレーム分の画像データを全て出力する。図８（ａ）における垂直ＣＣＤ３の１画素から１００画素までの画像データを全て出力する。
【００２２】
図９に第１のスイッチ回路４と第１のスイッチ制御回路６の回路構成を示す。
【００２３】
第１のスイッチ回路は、垂直ＣＣＤ３の一の垂直ラインと各ラインバッファ内の一画素分の記憶領域（以下、記憶領域という）とを接続するものである。この第１のスイッチ回路４は、垂直ＣＣＤ３の垂直方向の各ラインに対応して設けられる。図９に示す第１のスイッチ回路４は垂直ＣＣＤ３の第１番目の垂直ラインに接続されているとする。スイッチＳ１１は垂直ＣＣＤ３の第１番目の垂直ラインと第１のラインバッファの１番目の記憶領域とを接続する。スイッチＳ１２は垂直ＣＣＤ３の第１番目の垂直ラインと第２のラインバッファの１番目の記憶領域とを接続する。そして、スイッチＳ１ｎは垂直ＣＣＤ３の第１番目の垂直ラインと第ｎのラインバッファの１番目の記憶領域とを接続する。
【００２４】
スイッチＳ１からスイッチＳ１ｎは、第１のスイッチ制御回路６によって制御される。第１のスイッチ制御回路６は、ｎ個のフリップフロップ（ＦＦ）を有するシフトレジスタで構成される。第１番目のフリップフロップＦ１の出力ＳＷ１１はスイッチＳ１１のオン／オフを制御する。第２番目のフリップフロップＦ１２の出力ＳＷ１２はスイッチＳ１２のオン／オフを制御する。そして、第ｎ番目のフリップフロップＦｎの出力ＳＷ１ｎはスイッチＳ１ｎのオン／オフを制御する。
【００２５】
フリップフロップＦ１１からフリップフロップＦ１ｎには、リセット信号Ｖｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ１１は”１”信号で、フリップフロップＦ１１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ１１からフリップフロップＦ１ｎには、垂直方向シフトパルスＶＣＬＫが供給される。
【００２６】
図１０は、図９に示す第１のスイッチ回路４と第１のスイッチ制御回路６との動作、即ち垂直方向への転送期間のタイミングチャートを示す。
（１）第１のシフトパルス
”１”信号に初期化されたフリップフロップＦ１１は、”１”信号である制御信号ＳＷ１１を出力する。”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号ＳＷ１２〜制御信号ＳＷ１ｎを出力する。そのため、スイッチＳ１はＯＮして、垂直ＣＣＤ３の第１番目の水平ラインの画像データが第１のラインバッファの記憶領域に転送される。
【００２７】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
（２）第２のシフトパルス
フリップフロップＦ１１の出力信号”１”取り込んだフリップフロップＦ２は、”１”信号である制御信号ＳＷ１２を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号である制御信号ＳＷ１及び制御信号ＳＷ１３〜制御信号ＳＷ１ｎを出力する。そのため、スイッチＳ２はＯＮして、垂直ＣＣＤ３の第２番目の水平ラインの画像データが第２のラインバッファの記憶領域に転送される。
【００２８】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
（３）第３のシフトパルス
第３のシフトパルスにおいては、スイッチＳ３はＯＮして、垂直ＣＣＤ３の第３番目の水平ラインの画像データが第３のラインバッファの記憶領域に転送される。
【００２９】
以上の動作が第ｎのシフトパルスまで繰り返されて、ｎ本のラインバッファには、垂直ＣＣＤ３の第１番目の水平ラインから第ｎ番目の水平ラインまでの画像データが格納される。その後は、ラインバッファからＣＣＤ外部へ画像データを出力する水平方向への転送期間となる。水平方向への転送期間においては、垂直方向のシフトパルスは動作しない。
【００３０】
図１１に第２のスイッチ回路５と第２のスイッチ制御回路７の回路構成を示す。
【００３１】
第２のスイッチ回路は、水平ＣＣＤ２の複数のラインバッファの内の一つと外部回路とを接続するものである。スイッチＳ２１は第１のラインバッファと外部回路とを接続する。スイッチＳ２２は第２のラインバッファと外部回路とを接続する。そして、スイッチＳ２ｎは第ｎのラインバッファと外部回路とを接続する。
【００３２】
スイッチＳ２１からスイッチＳ２ｎは、第２のスイッチ制御回路７によって制御される。第２のスイッチ制御回路７は、ｎ個のフリップフロップ（ＦＦ）を有するシフトレジスタとカウンタとで構成される。第１番目のフリップフロップＦ２１の出力ＳＷ２１はスイッチＳ２１のオン／オフを制御する。第２番目のフリップフロップＦ２２の出力ＳＷ２２はスイッチＳ２２のオン／オフを制御する。そして、第ｎ番目のフリップフロップＦ２ｎの出力ＳＷ２ｎはスイッチＳ２ｎのオン／オフを制御する。
【００３３】
フリップフロップＦ２１からフリップフロップＦ２ｎには、リセット信号Ｈｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ２１は”１”信号で、フリップフロップＦ２１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ２１からフリップフロップＦ２ｎには、水平方向シフトパルスＨＣＬＫが供給される。
【００３４】
カウンタには、水平方向シフトパルスＨＣＬＫが供給される。カウンタは、水平方向シフトパルスＨＣＬＫをｍ回カウントして、イネーブル信号ＥＮをフリップフロップＦ２１からフリップフロップＦ２ｎに供給する。
【００３５】
図１２は、図９に示す第２のスイッチ回路５と第２のスイッチ制御回路７との動作、即ち水平方向への転送期間のタイミングチャートを示す。
（１）カウンタからの第１のイネーブル信号
カウンタからの第１のイネーブル信号に基づいて、”１”信号に初期化されたフリップフロップＦ１は、”１”信号である制御信号ＳＷ２１を出力する。そして、”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号ＳＷ２２〜制御信号ＳＷ２ｎを出力する。そのため、スイッチＳ２１はＯＮして、第１のラインバッファの画像データが外部回路に出力される。
【００３６】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００３７】
この後、カウンタはリセットされ、水平方向のパルス信号をｍ回カウントするまで各フリップフロップに対してイネーブル信号を供給しない。
（２）カウンタからの第２のイネーブル信号
フリップフロップＦ２１の出力信号”１”取り込んだフリップフロップＦ２２は、”１”信号である制御信号ＳＷ２２を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号である制御信号ＳＷ２１及び制御信号ＳＷ２３〜制御信号ＳＷ２ｎを出力する。そのため、スイッチＳ２２はＯＮして、第２のラインバッファの画像データが外部回路に出力される。
【００３８】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００３９】
この後、カウンタはリセットされ、水平方向シフトパルスＨＣＬＫをｍ回カウントするまで各フリップフロップに対してイネーブル信号を供給しない。
（３）カウンタからの第３のイネーブル信号
第３のパルスにおいては、スイッチＳ２３がＯＮして、第３のラインバッファの画像データが外部回路に出力される。
【００４０】
以上の動作がラインバッファの画像データを全て外部回路に出力されるまで繰り返される。その後は、垂直ＣＣＤ３からラインバッファへの画像データを転送する垂直方向への転送期間となる。垂直方向への転送期間においては、水平方向の水平方向シフトパルスＨＣＬＫは動作しない。
【００４１】
図７に示す本発明の第１実施例によれば、画像データを保持したｎ本の各ラインバッファからｍ画素づつ画像データが順次出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００４２】
［第２実施例］
図１３は、本発明の第２実施例を示す。
【００４３】
図１３に示すＣＣＤは、図２に示すＣＣＤと同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図１３に示す水平ＣＣＤ２は、一ラインを複数に分割し、分割された数のバッファを備える。即ち、画像データ符号化部において画像データを縦＊横がｎ画素＊ｍ画素であるブロックで符号化処理を行う場合に、水平方向のラインの画素数をｍ個で割った数（以下、バッファ数又はｋという）のバッファを備える。なお、一個のバッファはｍ画素分の画像データを格納できる。
【００４４】
また、図１３に示すＣＣＤは、第３のスイッチ回路８、第３のスイッチ制御回路９及び転送制御回路１０を備える。第３のスイッチ制御回路９は第３のスイッチ回路８を制御して、水平ＣＣＤ２の複数のバッファの内の一つを図示しない外部回路と接続する。転送制御回路１０は、外部回路と接続されたバッファに対して画像データを供給するように垂直ＣＣＤ３を制御する。
【００４５】
以下に、図１３に示すＣＣＤの画像データの出力動作を説明する。
（１）外部へ出力するバッファの選択
第３のスイッチ制御回路９は第３のスイッチ回路８を制御して、第１のバッファと外部回路とを接続する。
（２）垂直方向転送及び水平方向転送
転送制御回路１０は垂直ＣＣＤ部３を制御して、第１のバッファに対応する画像データ、即ち、第１の水平ラインの最初のｍ画素の画像データを転送する。第１のバッファは、保持した画像データを外部回路へ出力する。次に、垂直ＣＣＤ３から第２の水平ラインの最初のｍ画素の画像データが第１のバッファに転送され、第１のバッファは転送された画像データを外部回路に出力する。この処理をｎ回繰り返す。
（３）処理の繰り返し
（１）の外部へ出力するバッファの選択と、（３）の垂直方向転送及び水平方向転送とをｍ回繰り返す。
【００４６】
第３のスイッチ回路８と第３のスイッチ制御回路９とは、図１１に示す第２のスイッチ回路５と第２のスイッチ制御回路７とほぼ同じ回路構成を有する。第３のスイッチ制御回路９のカウンタは、水平方向シフトパルスＨＣＬＫをｍ回カウントしてパルス信号をフリップフロップに供給する。
【００４７】
図１４に第１の転送制御回路１０の回路構成を示す。
【００４８】
転送制御回路１０は、外部回路と接続されたバッファに対して画像データを供給するように垂直ＣＣＤ３を制御するものである。
【００４９】
転送制御回路１０は、バッファ数（ｋ個）のフリップフロップを有するシフトレジスタと、バッファ数（ｋ個）のＡＮＤゲートと、カウンタとで構成される。
【００５０】
各フリップフロップに対応してＡＮＤゲートが設けられている。各ＡＮＤゲートの一方の入力には、各フリップフロップから出力された信号が供給される。そして、各ＡＮＤゲートの他方の入力には、垂直方向シフトパルスＶＣＬＫが供給される。
【００５１】
第１番目のフリップフロップＦ３１の出力が供給される第１のＡＮＤゲートＧ１の出力は、第１のバッファへの画像データの供給を制御する。第２番目のフリップフロップＦ３２の出力が供給される第２のＡＮＤゲートＧ２の出力は、第２のバッファへの画像データの供給を制御する。そして、第ｋ番目のフリップフロップＦ３ｋの出力が供給される第ｋのＡＮＤゲートＧｋの出力は、第ｋのバッファへの画像データの供給を制御する。
【００５２】
フリップフロップＦ３１からフリップフロップＦ３ｋには、リセット信号Ｖｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ３１は”１”信号で、フリップフロップＦ３１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ３１からフリップフロップＦ３ｋには、カウンタからのイネーブル信号ＥＮが供給される。
【００５３】
カウンタは、垂直方向シフトパルスＶＣＬＫをｎ回カウントして、イネーブル信号ＥＮをフリップフロップＦ３１からフリップフロップＦ３ｎに供給する。
【００５４】
図１５は、図１４に示す第１の転送制御回路１０の動作、即ち垂直方向及び水平方向への転送のタイミングチャートを示す。
（１）カウンタからの第１のイネーブル信号
カウンタからの第１のイネーブル信号に基づいて、”１”信号に初期化されたフリップフロップＦ３１は、”１”信号である信号を出力する。”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号を出力する。フリップフロップＦ３１から出力された”１”信号は、ＡＮＤゲートＧ１の一方の入力に供給される。他のフリップフロップから出力された”０”信号は、対応するＡＮＤゲートの一方の入力に供給される。そのため、フリップフロップＦ３１に対応するＡＮＤゲートＧ１の出力のみが、第１のバッファへの転送パルスを出力し、他のフリップフロップに対応するＡＮＤゲートの出力、即ち第２のバッファへの転送パルスから第ｋのバッファへの転送パルスは，”０”に固定される。従って、カウンタから第２のイネーブル信号が出力されるまで、第１のバッファのみが転送動作の対象となり、他のバッファは転送動作の対象とはならない。
【００５５】
第１のバッファは、垂直方向シフトパルスＶＣＬＫに基づいて転送動作を行う。垂直方向シフトパルスＶＣＬＫがＨｉｇｈ，即ち”１”のときには第１のバッファに垂直ＣＣＤ３から画像データが供給される。垂直方向シフトパルスＶＣＬＫがＬｏｗ，即ち”０”のときには第１のバッファからｍ個の画像データが外部回路に供給される。垂直ＣＣＤ３からの画像データの供給と該画像データの外部への出力とがｎ回行われる。
【００５６】
カウンタからの第１のイネーブル信号に基づいて、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００５７】
この後、カウンタはリセットされ、垂直方向シフトパルスＶＣＬＫをｎ回カウントするまで各フリップフロップに対して第１のイネーブル信号を発生しない。
（２）カウンタからの第２のイネーブル信号
フリップフロップＦ３１の出力信号”１”取り込んだフリップフロップＦ３２は、”１”信号を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号を出力する。そのため、フリップフロップＦ３２に対応するＡＮＤゲートＧ２の出力のみが、第２のバッファへの転送パルスを出力し、他のフリップフロップに対応するＡＮＤゲートの出力は，”０”に固定される。従って、カウンタから第３のイネーブル信号が出力されるまで、第２のバッファのみが転送動作の対象となり、他のバッファは転送動作の対象とはならない。
（３）カウンタからの第３のパルス
第３のバッファが転送動作の対象となる。
【００５８】
以上の処理がバッファ数（ｋ回）繰り返される。
【００５９】
図１３に示す本発明の第２実施例によれば、ｍ画素の画像データを保持したバッファから、ｎライン分の画像データが順次出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００６０】
［第３実施例］
図１６は、本発明の第３実施例を示す。
【００６１】
図１６に示すＣＣＤは、図２に示すＣＣＤと同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図１６に示す水平ＣＣＤ２は、画像データ処理に必要なライン数分のラインバッファを備える。即ち、画像データ符号化部において画像データをｎ画素＊ｍ画素のブロックで符号化処理を行う場合に、ｎ本のラインバッファを備える。
【００６２】
また、図１６に示すＣＣＤは、第４のスイッチ回路１１及び第４のスイッチ制御回路１２とを備える。第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つと垂直ＣＣＤ３とを接続する。
【００６３】
以下に、図１４に示すＣＣＤの画像データの出力動作を説明する。
（１）垂直方向への転送
第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、第１のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第１のラインバッファへの一水平ライン分の画像データが転送される。次に、第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、第２のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第２のラインバッファへ次の一水平ライン分の画像データが転送される。このように第４のスイッチ制御回路１２は第４のスイッチ回路１１の接続を切り替えて、全てのラインバッファを画像データで埋める。
（２）水平方向への転送
水平方向への転送は、（１）において、ｎ本のラインバッファ全てに画像データが供給された後に行われる。
【００６４】
ｎ本のラインバッファからｎ個の画像データをパラレルに出力する。
（３）転送の繰り返し
（１）の垂直方向への転送と、（２）の水平方向への転送とを一フレーム分の画像データを全て出力するまで繰り返す。
【００６５】
第４のスイッチ回路１１と第４のスイッチ制御回路１２とは、図９に示す第１のスイッチ回路４と第１のスイッチ制御回路６とほぼ同じ回路構成を有する。
【００６６】
図１６に示す本発明の第３実施例によれば、画像データを保持したｎ本のラインバッファからｎ個の画像データがパラレルに出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００６７】
なお、本発明の第３実施例においては、ＣＣＤから画像データがパラレルに出力されるため、画像データ符号化部においてはパラレルにデータを入力することができる。画像符号化部においては、パラレルに供給されたデータをパラレルのまま符号化処理を行うこともできるが、パラレルの画像データをシリアルの画像データに変換して通常の符号化処理を行うこともできる。前者の場合にでは、ＣＣＤから画像符号化部へのデータ転送の速度が速まるとともに、画像符号化部内部での符号化処理の速度も速まるので、高速な画像処理装置を実現することができる。
【００６８】
【発明の効果】
本発明によれば、ＣＣＤから出力される画像データを並び替えることなく、画像データ符号化部に供給することができる。そのため、画像データを並べ替えるためのＲＡＭや専用のラインバッファを設ける必要がなくなり、転送処理の簡略化、回路規模の縮小及び画像データ転送の高速化を図ることができる。
【００６９】
［付記］
以上の説明に関して更に以下の項を開示する。
（１）光画像データを電気信号に変換する複数の受光センサと前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のラインバッファで構成されていることを有することを特徴とする固体撮像素子。
（２）前記複数のラインバッファの内の一つと前記受光センサとを接続する第１のスイッチ回路を有することを特徴とする（１）の固体撮像素子。
（３）前記複数のラインバッファの内の一つを選択して電気信号を出力する第２のスイッチ回路を有することを特徴とする（１）の固体撮像素子。
（４）前記複数のラインバッファ内のデータをパラレルに出力することを特徴とする（２）の固体撮像素子。
（５）一ラインにｍ個（ｍは正の整数）配置され、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のバッファで構成され、該複数のバッファは全体でｍ個のデータを保持することができること、を特徴とする固体撮像素子。
（６）前記複数のバッファの内の一つと前記受光センサとを接続する第３のスイッチ回路と有することを特徴とする（５）の固体撮像素子。
（７）前記バッファに電気信号を供給する受光センサを選択するための第１の転送制御回路を有することを特徴とする（６）の固体撮像素子。
（８）光画像データを電気信号に変換する複数の受光センサを有する固体撮像素子と、ｎ＊ｍ（ｎとｍは正の整数）の画素単位で電気信号の符号化処理を行う符号化処理部とを有する画像処理装置において、前記固体撮像素子はｎ本のラインバッファで構成される電気信号保持部を有することを特徴とする画像処理装置。
（９）前記複数のラインバッファの内の一つと前記受光センサとを接続する第１のスイッチ回路を有することを特徴とする（８）の画像処理装置。
（１０）前記複数のラインバッファの内の一つを選択して電気信号を出力する第２のスイッチ回路を有することを特徴とする（８）の画像処理装置。
（１１）前記複数のラインバッファ内のデータをパラレルに出力することを特徴とする（９）の画像処理装置。
（１２）前記符号化処理部はＪＰＥＧであることを特徴とする（８）の画像処理装置。
（１３）光画像データを電気信号に変換する複数の受光センサを有する固体撮像素子と、ｎ＊ｍ（ｎとｍは正の整数）の画素単位で電気信号の符号化処理を行う符号化処理部とを有する画像処理装置において前記固体撮像素子はｍ個のデータを保持できる複数のバッファで構成される電気信号保持部を有することを特徴とする画像処理装置。
（１４）前記複数のバッファの内の一つと前記受光センサとを接続する第３のスイッチ回路と有することを特徴とする（１３）の画像処理装置。
（１５）前記バッファに電気信号を供給する受光センサを選択するための第１の転送制御回路を有することを特徴とする（１３）の画像処理装置。
（１６）前記符号化処理部はＪＰＥＧであることを特徴とする（１３）の画像処理装置。
（１７）複数の受光センサにおいて光画像データを電気信号に変換する工程と、前記電気信号をｎ＊ｍ（ｎとｍは正の整数）の画素単位で出力する工程と、前記出力された電気信号の符号化処理を行う工程とを有することを特徴とする画像処理方法。
【図面の簡単な説明】
【図１】画像入力装置を示す図である。
【図２】ＣＣＤを示す図である。
【図３】８画素＊８画素の画像データを示す図である。
【図４】１フレームの画像データを示す図である。
【図５】ＲＡＭを使用する方法を示す図である。
【図６】ラインバッファを使用する方法を示す図である。
【図７】本発明の第１実施例を示す図である。
【図８】垂直ＣＣＤとラインバッファを示す図である。
【図９】第１のスイッチ回路と第１のスイッチ制御回路とを示す図である。
【図１０】垂直方向転送期間のタイミングチャートを示す図である。
【図１１】第２のスイッチ回路と第２のスイッチ制御回を示す図である。
【図１２】水平方向転送期間のタイミングチャートを示す図である。
【図１３】本発明の第２実施例を示す図である。
【図１４】転送制御回路を示す図である。
【図１５】垂直方向転送期間のタイミングチャートを示す図である。
【図１６】本発明の第３実施例を示す図である。
【符号の説明】
１ 固体撮像素子（ＣＣＤ）
２ 水平ＣＣＤ部
３ 垂直ＣＣＤ部
４ 第１のスイッチ回路
５ 第２のスイッチ回路
６ 第１のスイッチ制御回路
７ 第２のスイッチ制御回路
８ 第３のスイッチ回路
９ 第３のスイッチ制御回路
１０ 転送制御回路
１１ 第４のスイッチ回路
１２ 第４のスイッチ制御回路
【発明の属する技術分野】
本発明は、撮像した光画像データを入力して電気信号に変換する固体撮像素子、及び該固体撮像素子を使用した画像入力装置に関する。
【０００２】
【従来の技術】
例えば、デジタルカメラなどの画像入力装置においては、図１に示すように、撮像された光画像データがレンズを通して固体撮像素子としてのＣＣＤ（Ｃｏｕｐｌｅｄ Ｃｈａｒｇｅ Ｄｅｖｉｃｅ）に入力される。ＣＣＤにおいて、入力された光画像データは電気信号、即ちアナログ画像データに変換される。アナログ画像データは、Ａ／Ｄ変換器によりデジタル画像データに変換され、デジタル画像データはフレームメモリに格納される。フレームメモリに格納されたデジタル画像データは、例えば、ＤＣＴ変換部、量子化部、及びハフマン符号化部等で構成される画像データ符号化部に供給されて、符号化圧縮される。
【０００３】
図２に示すように、ＣＣＤ１は、水平ＣＣＤ部２と垂直ＣＣＤ部３とを有する。 垂直ＣＣＤ部３には、フレーム画面の画素数に相当する数のフォトダイオード等のフォトセンサ４が２次元的に敷きつめられている。各フォトセンサ４は一画素分の画像を受光して、光を電圧に変換し、アナログ画像データを生成する。
【０００４】
水平ＣＣＤ部２は、アナログ画像データを出力するためのラインバッファを有する。各フォトセンサに４おいて生成された一画素分のアナログ画像データは、垂直方向（ａからｂ方向）に一段ずつシフトされて、水平ＣＣＤ部２のラインバッファに入力される。一ライン分のアナログ画像データを保持したラインバッファは、水平方向（ｃからｄ方向）にアナログ画像データを一個ずつシフトさせて、ＣＣＤ１の外部に出力する。ＣＣＤ１から出力されたアナログ画像データはＡ／Ｄ変換器に入力される。アナログ画像データはＡ／Ｄ変換器によりデジタル画像データに変換されて、画像データ符号化部に供給され、符号化圧縮される。
【０００５】
画像データ符号化部においては、所定の単位（以下、ブロックという）毎に画像データを分割して処理を行う。図３（ａ）に示すように、例えば、ＪＰＥＧ画像符号化においては、画像データを８画素＊８画素のブロックで符号化処理を行う。そして、各ブロック内では、図３（ｂ）に示すように左上から右下への順序で画像データは処理されることが多い。
【０００６】
図４において、１０は一フレーム分の画像データを示し（画像データの並びは、垂直ＣＣＤ３における並びと同じである）、１１は一ブロック分の画像データを示す。一ブロックは、８画素＊８画素で構成される（図３（ａ）参照）。図４に示すように、一フレームの画像データはｎ個のブロックに分割され、１、２・・・ｎという順序で符号化処理される。
【０００７】
ＣＣＤにおいては、図２に示すように一フレームの画像データを一ライン毎に出力する。一方、ＣＣＤからのデータを受け取り符号化処理を行う画像データ符号化部においては、図４に示すように所定のブロック単位で符号化処理を行う。従って、ＣＣＤから出力された画像データを画像データ符号化部の処理に適するよう並べ替える必要がある。並べ替えには、以下の２つの方法がある。
（１）ＲＡＭを使用する方法
第１の方法は、図５に示すように、ＣＣＤから出力された画像データをＲＡＭ（Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を介して、画像データ符号化部に入力する方法である。ＣＣＤから出力された画像データをＲＡＭに書込む。そして、画像データ符号化部において符号化処理を行う場合には、アドレス変換をして処理に必要な順序で読み出す。
（２）ラインバッファを使用する方法
第２の方法は、図６（ａ）に示すように、ＣＣＤから出力された画像データを８ライン分のラインバッファ（ダブルバッファである場合には１６ライン分）を介して、画像データ符号化部に入力する方法である。図６（ｂ）に示すように、ＣＣＤの８ライン分がラインバッファに読み込まれる。そして、図６（ｃ）に示すように、ラインバッファの８画素づつ読み出す。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記に示す並び替えて読み出す方法には以下のような問題がある。
（１）ＲＡＭを使用する方法の問題点
第１にＲＡＭはコストが高く、また占有面積が大きいため、使用するＲＡＭの数を抑える必要がある。そのため、一つのＲＡＭを共有化して、複数の用途に使用する場合が多い。この場合、一の用途に使用している場合には他の用途の使用を禁止する必要がある。従って、複数の用途におけるアクセス制御が複雑になる。また、ＲＡＭが他の用途に使用されている場合には、画像データの読み出しができないため、画像データの符号化処理を迅速に行うことができない。
【０００９】
第２にアドレス変換操作が複雑となる。
（２）ラインバッファを使用する方法の問題点
画像データ読み出し専用のラインバッファを用意しなければならない。このラインバッファは専用であるため、他の機能と共有化することができない。
【００１０】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のラインバッファで構成されていることを特徴とする固体撮像素子を提供する。
【００１１】
また、一ラインにｌ個（ｌは正の整数）配置され、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のバッファで構成され、該複数のバッファは全体でｍ個のデータを保持することができることを特徴とする固体撮像素子を提供する。
【００１２】
更に、上記固体撮像素子を備えた画像処理装置も提供する。
【００１３】
本発明に係る固体撮像素子及び画像処理装置によれば、ＣＣＤから出力される画像データを並び替えることなく、画像データ符号化部に供給することができる。そのため、画像データを並べ替えるためのＲＡＭや専用のラインバッファを設ける必要がなくなり、転送処理の簡略化、回路規模の縮小及び画像データ転送の高速化を図ることができる。
【００１４】
【発明の実施の形態】
［第１実施例］
図７は、本発明の第１実施例を示す。
【００１５】
図７に示すＣＣＤ１は、図２に示すＣＣＤ１と同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図７に示す水平ＣＣＤ２は、画像データ処理に必要な水平ライン数分のラインバッファを備える。即ち、画像データ符号化部において画像データを縦＊横がｎ画素＊ｍ画素であるブロックで符号化処理を行う場合に、ｎ本のラインバッファを備える。
【００１６】
また、図７に示すＣＣＤは、第１のスイッチ回路４、第２のスイッチ回路５、第１のスイッチ制御回路６及び第２のスイッチ制御回路７を備える。第１のスイッチ回路４は、垂直ＣＣＤ３の垂直方向の各ラインに一個設けられる。第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つと垂直ＣＣＤ３とを接続する。第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つを図示しない外部回路と接続する。
【００１７】
以下に、図７に示すＣＣＤ１の画像データの出力動作を、図８を参照しながら説明する。なお、図８は、垂直ＣＣＤとラインバッファの画像データの具体的な格納状態の一例を示す。そして、図８においては、画像データ符号化部が３画素＊２画素（縦＊横）のブロック単位で符号化処理を行う場合を想定している。そのため、ラインバッファは３本となっている。
（１）垂直方向への転送
第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、第１のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第１のラインバッファへの一水平ライン分の画像データが転送される。次に、第１のスイッチ制御回路６は第１のスイッチ回路４を制御して、第２のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第２のラインバッファへ次の一水平ライン分の画像データが転送される。このように第１のスイッチ制御回路４は第１のスイッチ回路６の接続を切り替えて、全てのラインバッファを画像データで埋める。
【００１８】
図８（ａ）に示す垂直ＣＣＤ３の画像データで全てのラインバッファを埋めた状態が、図８（ｂ）である。図８（ａ）に示す垂直ＣＣＤ３から３水平ライン分の画像データがラインバッファに供給されている。
（２）水平方向への転送
水平方向への転送は、（１）において、ｎ本のラインバッファの全てに画像データが供給された後に行われる。
【００１９】
第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第１のラインバッファとＣＣＤ外部とを接続する。第１のラインバッファからｍ画素分の画像データをＣＣＤ外部へ出力する。次に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第２のラインバッファとＣＣＤ外部とを接続する。第２のラインバッファからｍ画素分の画像データをＣＣＤ１の外部へ出力する。同様な出力動作を繰り返して第ｎのラインバッファまでの画像データをＣＣＤ外部出力する。
【００２０】
図８（ｂ）に基づいて具体的に説明する。
【００２１】
第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第１のラインバッファとＣＣＤ外部とを接続する。第１のラインバッファから画像データ（１と２）をＣＣＤ外部へ出力する。次に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第２のラインバッファとＣＣＤ外部とを接続する。第２のラインバッファから画像データ（１１と１２）をＣＣＤ外部へ出力する。更に、第２のスイッチ制御回路７は第２のスイッチ回路５を制御して、第３のラインバッファとＣＣＤ外部とを接続する。第３のラインバッファから画像データ（２１と２２）をＣＣＤ外部へ出力する。このようにして、ブロック１の画像データが出力される。同様な出力動作を繰り返して、ブロック１からブロック５までの画像データを順次出力する。
（３）転送の繰り返し
（１）の垂直方向への転送と（２）の水平方向への転送とを繰り返して、一フレーム分の画像データを全て出力する。図８（ａ）における垂直ＣＣＤ３の１画素から１００画素までの画像データを全て出力する。
【００２２】
図９に第１のスイッチ回路４と第１のスイッチ制御回路６の回路構成を示す。
【００２３】
第１のスイッチ回路は、垂直ＣＣＤ３の一の垂直ラインと各ラインバッファ内の一画素分の記憶領域（以下、記憶領域という）とを接続するものである。この第１のスイッチ回路４は、垂直ＣＣＤ３の垂直方向の各ラインに対応して設けられる。図９に示す第１のスイッチ回路４は垂直ＣＣＤ３の第１番目の垂直ラインに接続されているとする。スイッチＳ１１は垂直ＣＣＤ３の第１番目の垂直ラインと第１のラインバッファの１番目の記憶領域とを接続する。スイッチＳ１２は垂直ＣＣＤ３の第１番目の垂直ラインと第２のラインバッファの１番目の記憶領域とを接続する。そして、スイッチＳ１ｎは垂直ＣＣＤ３の第１番目の垂直ラインと第ｎのラインバッファの１番目の記憶領域とを接続する。
【００２４】
スイッチＳ１からスイッチＳ１ｎは、第１のスイッチ制御回路６によって制御される。第１のスイッチ制御回路６は、ｎ個のフリップフロップ（ＦＦ）を有するシフトレジスタで構成される。第１番目のフリップフロップＦ１の出力ＳＷ１１はスイッチＳ１１のオン／オフを制御する。第２番目のフリップフロップＦ１２の出力ＳＷ１２はスイッチＳ１２のオン／オフを制御する。そして、第ｎ番目のフリップフロップＦｎの出力ＳＷ１ｎはスイッチＳ１ｎのオン／オフを制御する。
【００２５】
フリップフロップＦ１１からフリップフロップＦ１ｎには、リセット信号Ｖｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ１１は”１”信号で、フリップフロップＦ１１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ１１からフリップフロップＦ１ｎには、垂直方向シフトパルスＶＣＬＫが供給される。
【００２６】
図１０は、図９に示す第１のスイッチ回路４と第１のスイッチ制御回路６との動作、即ち垂直方向への転送期間のタイミングチャートを示す。
（１）第１のシフトパルス
”１”信号に初期化されたフリップフロップＦ１１は、”１”信号である制御信号ＳＷ１１を出力する。”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号ＳＷ１２〜制御信号ＳＷ１ｎを出力する。そのため、スイッチＳ１はＯＮして、垂直ＣＣＤ３の第１番目の水平ラインの画像データが第１のラインバッファの記憶領域に転送される。
【００２７】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
（２）第２のシフトパルス
フリップフロップＦ１１の出力信号”１”取り込んだフリップフロップＦ２は、”１”信号である制御信号ＳＷ１２を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号である制御信号ＳＷ１及び制御信号ＳＷ１３〜制御信号ＳＷ１ｎを出力する。そのため、スイッチＳ２はＯＮして、垂直ＣＣＤ３の第２番目の水平ラインの画像データが第２のラインバッファの記憶領域に転送される。
【００２８】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
（３）第３のシフトパルス
第３のシフトパルスにおいては、スイッチＳ３はＯＮして、垂直ＣＣＤ３の第３番目の水平ラインの画像データが第３のラインバッファの記憶領域に転送される。
【００２９】
以上の動作が第ｎのシフトパルスまで繰り返されて、ｎ本のラインバッファには、垂直ＣＣＤ３の第１番目の水平ラインから第ｎ番目の水平ラインまでの画像データが格納される。その後は、ラインバッファからＣＣＤ外部へ画像データを出力する水平方向への転送期間となる。水平方向への転送期間においては、垂直方向のシフトパルスは動作しない。
【００３０】
図１１に第２のスイッチ回路５と第２のスイッチ制御回路７の回路構成を示す。
【００３１】
第２のスイッチ回路は、水平ＣＣＤ２の複数のラインバッファの内の一つと外部回路とを接続するものである。スイッチＳ２１は第１のラインバッファと外部回路とを接続する。スイッチＳ２２は第２のラインバッファと外部回路とを接続する。そして、スイッチＳ２ｎは第ｎのラインバッファと外部回路とを接続する。
【００３２】
スイッチＳ２１からスイッチＳ２ｎは、第２のスイッチ制御回路７によって制御される。第２のスイッチ制御回路７は、ｎ個のフリップフロップ（ＦＦ）を有するシフトレジスタとカウンタとで構成される。第１番目のフリップフロップＦ２１の出力ＳＷ２１はスイッチＳ２１のオン／オフを制御する。第２番目のフリップフロップＦ２２の出力ＳＷ２２はスイッチＳ２２のオン／オフを制御する。そして、第ｎ番目のフリップフロップＦ２ｎの出力ＳＷ２ｎはスイッチＳ２ｎのオン／オフを制御する。
【００３３】
フリップフロップＦ２１からフリップフロップＦ２ｎには、リセット信号Ｈｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ２１は”１”信号で、フリップフロップＦ２１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ２１からフリップフロップＦ２ｎには、水平方向シフトパルスＨＣＬＫが供給される。
【００３４】
カウンタには、水平方向シフトパルスＨＣＬＫが供給される。カウンタは、水平方向シフトパルスＨＣＬＫをｍ回カウントして、イネーブル信号ＥＮをフリップフロップＦ２１からフリップフロップＦ２ｎに供給する。
【００３５】
図１２は、図９に示す第２のスイッチ回路５と第２のスイッチ制御回路７との動作、即ち水平方向への転送期間のタイミングチャートを示す。
（１）カウンタからの第１のイネーブル信号
カウンタからの第１のイネーブル信号に基づいて、”１”信号に初期化されたフリップフロップＦ１は、”１”信号である制御信号ＳＷ２１を出力する。そして、”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号ＳＷ２２〜制御信号ＳＷ２ｎを出力する。そのため、スイッチＳ２１はＯＮして、第１のラインバッファの画像データが外部回路に出力される。
【００３６】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００３７】
この後、カウンタはリセットされ、水平方向のパルス信号をｍ回カウントするまで各フリップフロップに対してイネーブル信号を供給しない。
（２）カウンタからの第２のイネーブル信号
フリップフロップＦ２１の出力信号”１”取り込んだフリップフロップＦ２２は、”１”信号である制御信号ＳＷ２２を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号である制御信号ＳＷ２１及び制御信号ＳＷ２３〜制御信号ＳＷ２ｎを出力する。そのため、スイッチＳ２２はＯＮして、第２のラインバッファの画像データが外部回路に出力される。
【００３８】
そして、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００３９】
この後、カウンタはリセットされ、水平方向シフトパルスＨＣＬＫをｍ回カウントするまで各フリップフロップに対してイネーブル信号を供給しない。
（３）カウンタからの第３のイネーブル信号
第３のパルスにおいては、スイッチＳ２３がＯＮして、第３のラインバッファの画像データが外部回路に出力される。
【００４０】
以上の動作がラインバッファの画像データを全て外部回路に出力されるまで繰り返される。その後は、垂直ＣＣＤ３からラインバッファへの画像データを転送する垂直方向への転送期間となる。垂直方向への転送期間においては、水平方向の水平方向シフトパルスＨＣＬＫは動作しない。
【００４１】
図７に示す本発明の第１実施例によれば、画像データを保持したｎ本の各ラインバッファからｍ画素づつ画像データが順次出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００４２】
［第２実施例］
図１３は、本発明の第２実施例を示す。
【００４３】
図１３に示すＣＣＤは、図２に示すＣＣＤと同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図１３に示す水平ＣＣＤ２は、一ラインを複数に分割し、分割された数のバッファを備える。即ち、画像データ符号化部において画像データを縦＊横がｎ画素＊ｍ画素であるブロックで符号化処理を行う場合に、水平方向のラインの画素数をｍ個で割った数（以下、バッファ数又はｋという）のバッファを備える。なお、一個のバッファはｍ画素分の画像データを格納できる。
【００４４】
また、図１３に示すＣＣＤは、第３のスイッチ回路８、第３のスイッチ制御回路９及び転送制御回路１０を備える。第３のスイッチ制御回路９は第３のスイッチ回路８を制御して、水平ＣＣＤ２の複数のバッファの内の一つを図示しない外部回路と接続する。転送制御回路１０は、外部回路と接続されたバッファに対して画像データを供給するように垂直ＣＣＤ３を制御する。
【００４５】
以下に、図１３に示すＣＣＤの画像データの出力動作を説明する。
（１）外部へ出力するバッファの選択
第３のスイッチ制御回路９は第３のスイッチ回路８を制御して、第１のバッファと外部回路とを接続する。
（２）垂直方向転送及び水平方向転送
転送制御回路１０は垂直ＣＣＤ部３を制御して、第１のバッファに対応する画像データ、即ち、第１の水平ラインの最初のｍ画素の画像データを転送する。第１のバッファは、保持した画像データを外部回路へ出力する。次に、垂直ＣＣＤ３から第２の水平ラインの最初のｍ画素の画像データが第１のバッファに転送され、第１のバッファは転送された画像データを外部回路に出力する。この処理をｎ回繰り返す。
（３）処理の繰り返し
（１）の外部へ出力するバッファの選択と、（３）の垂直方向転送及び水平方向転送とをｍ回繰り返す。
【００４６】
第３のスイッチ回路８と第３のスイッチ制御回路９とは、図１１に示す第２のスイッチ回路５と第２のスイッチ制御回路７とほぼ同じ回路構成を有する。第３のスイッチ制御回路９のカウンタは、水平方向シフトパルスＨＣＬＫをｍ回カウントしてパルス信号をフリップフロップに供給する。
【００４７】
図１４に第１の転送制御回路１０の回路構成を示す。
【００４８】
転送制御回路１０は、外部回路と接続されたバッファに対して画像データを供給するように垂直ＣＣＤ３を制御するものである。
【００４９】
転送制御回路１０は、バッファ数（ｋ個）のフリップフロップを有するシフトレジスタと、バッファ数（ｋ個）のＡＮＤゲートと、カウンタとで構成される。
【００５０】
各フリップフロップに対応してＡＮＤゲートが設けられている。各ＡＮＤゲートの一方の入力には、各フリップフロップから出力された信号が供給される。そして、各ＡＮＤゲートの他方の入力には、垂直方向シフトパルスＶＣＬＫが供給される。
【００５１】
第１番目のフリップフロップＦ３１の出力が供給される第１のＡＮＤゲートＧ１の出力は、第１のバッファへの画像データの供給を制御する。第２番目のフリップフロップＦ３２の出力が供給される第２のＡＮＤゲートＧ２の出力は、第２のバッファへの画像データの供給を制御する。そして、第ｋ番目のフリップフロップＦ３ｋの出力が供給される第ｋのＡＮＤゲートＧｋの出力は、第ｋのバッファへの画像データの供給を制御する。
【００５２】
フリップフロップＦ３１からフリップフロップＦ３ｋには、リセット信号Ｖｒｅｓｅｔが供給が供給され、初期化される。フリップフロップＦ３１は”１”信号で、フリップフロップＦ３１を除く他のフリップフロップは”０”信号で初期化される。また、フリップフロップＦ３１からフリップフロップＦ３ｋには、カウンタからのイネーブル信号ＥＮが供給される。
【００５３】
カウンタは、垂直方向シフトパルスＶＣＬＫをｎ回カウントして、イネーブル信号ＥＮをフリップフロップＦ３１からフリップフロップＦ３ｎに供給する。
【００５４】
図１５は、図１４に示す第１の転送制御回路１０の動作、即ち垂直方向及び水平方向への転送のタイミングチャートを示す。
（１）カウンタからの第１のイネーブル信号
カウンタからの第１のイネーブル信号に基づいて、”１”信号に初期化されたフリップフロップＦ３１は、”１”信号である信号を出力する。”０”信号に初期化された他のフリップフロップは、”０”信号である制御信号を出力する。フリップフロップＦ３１から出力された”１”信号は、ＡＮＤゲートＧ１の一方の入力に供給される。他のフリップフロップから出力された”０”信号は、対応するＡＮＤゲートの一方の入力に供給される。そのため、フリップフロップＦ３１に対応するＡＮＤゲートＧ１の出力のみが、第１のバッファへの転送パルスを出力し、他のフリップフロップに対応するＡＮＤゲートの出力、即ち第２のバッファへの転送パルスから第ｋのバッファへの転送パルスは，”０”に固定される。従って、カウンタから第２のイネーブル信号が出力されるまで、第１のバッファのみが転送動作の対象となり、他のバッファは転送動作の対象とはならない。
【００５５】
第１のバッファは、垂直方向シフトパルスＶＣＬＫに基づいて転送動作を行う。垂直方向シフトパルスＶＣＬＫがＨｉｇｈ，即ち”１”のときには第１のバッファに垂直ＣＣＤ３から画像データが供給される。垂直方向シフトパルスＶＣＬＫがＬｏｗ，即ち”０”のときには第１のバッファからｍ個の画像データが外部回路に供給される。垂直ＣＣＤ３からの画像データの供給と該画像データの外部への出力とがｎ回行われる。
【００５６】
カウンタからの第１のイネーブル信号に基づいて、各フリップフロップは、前段のフリップフロップが出力する信号を取り込む。
【００５７】
この後、カウンタはリセットされ、垂直方向シフトパルスＶＣＬＫをｎ回カウントするまで各フリップフロップに対して第１のイネーブル信号を発生しない。
（２）カウンタからの第２のイネーブル信号
フリップフロップＦ３１の出力信号”１”取り込んだフリップフロップＦ３２は、”１”信号を出力する。前段のフリップフロップの出力信号”０”を取り込んだ他のフリップフロップは、”０”信号を出力する。そのため、フリップフロップＦ３２に対応するＡＮＤゲートＧ２の出力のみが、第２のバッファへの転送パルスを出力し、他のフリップフロップに対応するＡＮＤゲートの出力は，”０”に固定される。従って、カウンタから第３のイネーブル信号が出力されるまで、第２のバッファのみが転送動作の対象となり、他のバッファは転送動作の対象とはならない。
（３）カウンタからの第３のパルス
第３のバッファが転送動作の対象となる。
【００５８】
以上の処理がバッファ数（ｋ回）繰り返される。
【００５９】
図１３に示す本発明の第２実施例によれば、ｍ画素の画像データを保持したバッファから、ｎライン分の画像データが順次出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００６０】
［第３実施例］
図１６は、本発明の第３実施例を示す。
【００６１】
図１６に示すＣＣＤは、図２に示すＣＣＤと同様に、水平ＣＣＤ２と垂直ＣＣＤ３とを備える。しかしながら、図１６に示す水平ＣＣＤ２は、画像データ処理に必要なライン数分のラインバッファを備える。即ち、画像データ符号化部において画像データをｎ画素＊ｍ画素のブロックで符号化処理を行う場合に、ｎ本のラインバッファを備える。
【００６２】
また、図１６に示すＣＣＤは、第４のスイッチ回路１１及び第４のスイッチ制御回路１２とを備える。第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、水平ＣＣＤ２の複数のラインバッファの内の一つと垂直ＣＣＤ３とを接続する。
【００６３】
以下に、図１４に示すＣＣＤの画像データの出力動作を説明する。
（１）垂直方向への転送
第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、第１のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第１のラインバッファへの一水平ライン分の画像データが転送される。次に、第４のスイッチ制御回路１２は第４のスイッチ回路１１を制御して、第２のラインバッファと垂直ＣＣＤ３とを接続する。垂直ＣＣＤ３から第２のラインバッファへ次の一水平ライン分の画像データが転送される。このように第４のスイッチ制御回路１２は第４のスイッチ回路１１の接続を切り替えて、全てのラインバッファを画像データで埋める。
（２）水平方向への転送
水平方向への転送は、（１）において、ｎ本のラインバッファ全てに画像データが供給された後に行われる。
【００６４】
ｎ本のラインバッファからｎ個の画像データをパラレルに出力する。
（３）転送の繰り返し
（１）の垂直方向への転送と、（２）の水平方向への転送とを一フレーム分の画像データを全て出力するまで繰り返す。
【００６５】
第４のスイッチ回路１１と第４のスイッチ制御回路１２とは、図９に示す第１のスイッチ回路４と第１のスイッチ制御回路６とほぼ同じ回路構成を有する。
【００６６】
図１６に示す本発明の第３実施例によれば、画像データを保持したｎ本のラインバッファからｎ個の画像データがパラレルに出力される。即ち、一フレームをｎ画素＊ｍ画素づつに区切った単位で画像データがＣＣＤから出力される。そのため、出力された画像データを並び替えることなく、画像データ符号化部に供給することができる。
【００６７】
なお、本発明の第３実施例においては、ＣＣＤから画像データがパラレルに出力されるため、画像データ符号化部においてはパラレルにデータを入力することができる。画像符号化部においては、パラレルに供給されたデータをパラレルのまま符号化処理を行うこともできるが、パラレルの画像データをシリアルの画像データに変換して通常の符号化処理を行うこともできる。前者の場合にでは、ＣＣＤから画像符号化部へのデータ転送の速度が速まるとともに、画像符号化部内部での符号化処理の速度も速まるので、高速な画像処理装置を実現することができる。
【００６８】
【発明の効果】
本発明によれば、ＣＣＤから出力される画像データを並び替えることなく、画像データ符号化部に供給することができる。そのため、画像データを並べ替えるためのＲＡＭや専用のラインバッファを設ける必要がなくなり、転送処理の簡略化、回路規模の縮小及び画像データ転送の高速化を図ることができる。
【００６９】
［付記］
以上の説明に関して更に以下の項を開示する。
（１）光画像データを電気信号に変換する複数の受光センサと前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のラインバッファで構成されていることを有することを特徴とする固体撮像素子。
（２）前記複数のラインバッファの内の一つと前記受光センサとを接続する第１のスイッチ回路を有することを特徴とする（１）の固体撮像素子。
（３）前記複数のラインバッファの内の一つを選択して電気信号を出力する第２のスイッチ回路を有することを特徴とする（１）の固体撮像素子。
（４）前記複数のラインバッファ内のデータをパラレルに出力することを特徴とする（２）の固体撮像素子。
（５）一ラインにｍ個（ｍは正の整数）配置され、光画像データを電気信号に変換する複数の受光センサと、前記電気信号を保持する記憶部とを有する固体撮像素子において、前記記憶部は複数のバッファで構成され、該複数のバッファは全体でｍ個のデータを保持することができること、を特徴とする固体撮像素子。
（６）前記複数のバッファの内の一つと前記受光センサとを接続する第３のスイッチ回路と有することを特徴とする（５）の固体撮像素子。
（７）前記バッファに電気信号を供給する受光センサを選択するための第１の転送制御回路を有することを特徴とする（６）の固体撮像素子。
（８）光画像データを電気信号に変換する複数の受光センサを有する固体撮像素子と、ｎ＊ｍ（ｎとｍは正の整数）の画素単位で電気信号の符号化処理を行う符号化処理部とを有する画像処理装置において、前記固体撮像素子はｎ本のラインバッファで構成される電気信号保持部を有することを特徴とする画像処理装置。
（９）前記複数のラインバッファの内の一つと前記受光センサとを接続する第１のスイッチ回路を有することを特徴とする（８）の画像処理装置。
（１０）前記複数のラインバッファの内の一つを選択して電気信号を出力する第２のスイッチ回路を有することを特徴とする（８）の画像処理装置。
（１１）前記複数のラインバッファ内のデータをパラレルに出力することを特徴とする（９）の画像処理装置。
（１２）前記符号化処理部はＪＰＥＧであることを特徴とする（８）の画像処理装置。
（１３）光画像データを電気信号に変換する複数の受光センサを有する固体撮像素子と、ｎ＊ｍ（ｎとｍは正の整数）の画素単位で電気信号の符号化処理を行う符号化処理部とを有する画像処理装置において前記固体撮像素子はｍ個のデータを保持できる複数のバッファで構成される電気信号保持部を有することを特徴とする画像処理装置。
（１４）前記複数のバッファの内の一つと前記受光センサとを接続する第３のスイッチ回路と有することを特徴とする（１３）の画像処理装置。
（１５）前記バッファに電気信号を供給する受光センサを選択するための第１の転送制御回路を有することを特徴とする（１３）の画像処理装置。
（１６）前記符号化処理部はＪＰＥＧであることを特徴とする（１３）の画像処理装置。
（１７）複数の受光センサにおいて光画像データを電気信号に変換する工程と、前記電気信号をｎ＊ｍ（ｎとｍは正の整数）の画素単位で出力する工程と、前記出力された電気信号の符号化処理を行う工程とを有することを特徴とする画像処理方法。
【図面の簡単な説明】
【図１】画像入力装置を示す図である。
【図２】ＣＣＤを示す図である。
【図３】８画素＊８画素の画像データを示す図である。
【図４】１フレームの画像データを示す図である。
【図５】ＲＡＭを使用する方法を示す図である。
【図６】ラインバッファを使用する方法を示す図である。
【図７】本発明の第１実施例を示す図である。
【図８】垂直ＣＣＤとラインバッファを示す図である。
【図９】第１のスイッチ回路と第１のスイッチ制御回路とを示す図である。
【図１０】垂直方向転送期間のタイミングチャートを示す図である。
【図１１】第２のスイッチ回路と第２のスイッチ制御回を示す図である。
【図１２】水平方向転送期間のタイミングチャートを示す図である。
【図１３】本発明の第２実施例を示す図である。
【図１４】転送制御回路を示す図である。
【図１５】垂直方向転送期間のタイミングチャートを示す図である。
【図１６】本発明の第３実施例を示す図である。
【符号の説明】
１ 固体撮像素子（ＣＣＤ）
２ 水平ＣＣＤ部
３ 垂直ＣＣＤ部
４ 第１のスイッチ回路
５ 第２のスイッチ回路
６ 第１のスイッチ制御回路
７ 第２のスイッチ制御回路
８ 第３のスイッチ回路
９ 第３のスイッチ制御回路
１０ 転送制御回路
１１ 第４のスイッチ回路
１２ 第４のスイッチ制御回路
Claims (2)
- 一画素分のアナログ画像データを生成する受光センサが２次元的に敷きつめられ、前記受光センサが生成した前記アナログ画像データを垂直方向に一段ずつシフトする垂直ＣＣＤ部と、
前記垂直ＣＣＤ部が入力する一水平ライン分の前記アナログ画像データを分割した所定画素数の画像データを保持し、前記画像データを水平方向に一個ずつシフトして外部に出力する動作を所定の回数繰返す複数のバッファを持った水平ＣＣＤ部とを有する固体撮像素子。 - 一画素分のアナログ画像データを生成する受光センサが２次元的に敷きつめられ、前記受光センサが生成した前記アナログ画像データを垂直方向に一段ずつシフトする垂直ＣＣＤ部と、前記垂直ＣＣＤ部が入力する一水平ライン分の前記アナログ画像データを分割した所定画素数の画像データを保持し、前記画像データを水平方向に一個ずつシフトして外部に出力する動作を所定の回数繰返す複数のバッファを持った水平ＣＣＤ部とを有する固体撮像素子と、
前記画像データを、前記所定画素数×前記所定回数の画像単位で電気信号の符号化処理を行う符号化処理部とを有する画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111309A JP4450941B2 (ja) | 2000-04-12 | 2000-04-12 | 固体撮像素子、画像処理装置及び画像処理方法 |
| US09/775,639 US7301574B2 (en) | 2000-04-12 | 2001-02-05 | Charge coupled device for outputting image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111309A JP4450941B2 (ja) | 2000-04-12 | 2000-04-12 | 固体撮像素子、画像処理装置及び画像処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298669A JP2001298669A (ja) | 2001-10-26 |
| JP4450941B2 true JP4450941B2 (ja) | 2010-04-14 |
Family
ID=18623663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000111309A Expired - Fee Related JP4450941B2 (ja) | 2000-04-12 | 2000-04-12 | 固体撮像素子、画像処理装置及び画像処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7301574B2 (ja) |
| JP (1) | JP4450941B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4599917B2 (ja) | 2004-07-09 | 2010-12-15 | ソニー株式会社 | 撮像装置 |
| JP4978719B2 (ja) * | 2010-07-26 | 2012-07-18 | ソニー株式会社 | 撮像装置 |
| WO2016051475A1 (ja) * | 2014-09-29 | 2016-04-07 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856458U (ja) * | 1981-10-09 | 1983-04-16 | 株式会社日立製作所 | カラ−固体撮像装置 |
| US4785353A (en) * | 1987-03-13 | 1988-11-15 | Eastman Kodak Company | Block readable video imager having noise compensation |
| JPH02309877A (ja) * | 1989-05-25 | 1990-12-25 | Sony Corp | 固体撮像装置 |
| EP0419118B1 (en) * | 1989-09-14 | 1995-07-12 | Sony Corporation | Charge coupled device imager with horizontal charge transfer sections in an imaging section |
| JPH04271678A (ja) * | 1991-02-27 | 1992-09-28 | Sony Corp | 固体撮像素子 |
| US5539536A (en) * | 1992-03-19 | 1996-07-23 | Sony Corporation | Linear imaging sensor having improved charged transfer circuitry |
| JPH06121275A (ja) * | 1992-10-06 | 1994-04-28 | Nikon Corp | スチルカメラ |
| US5608242A (en) * | 1994-10-11 | 1997-03-04 | Dalsa, Inc. | Variable width CCD register with uniform pitch and charge storage capacity |
| US5625412A (en) * | 1995-07-13 | 1997-04-29 | Vision Research | High-frame rate image acquisition and motion analysis system |
| JP2785782B2 (ja) * | 1995-12-27 | 1998-08-13 | 日本電気株式会社 | 固体撮像装置 |
| JPH09200605A (ja) * | 1996-01-12 | 1997-07-31 | Sanyo Electric Co Ltd | ディジタルビデオカメラ |
-
2000
- 2000-04-12 JP JP2000111309A patent/JP4450941B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-05 US US09/775,639 patent/US7301574B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001298669A (ja) | 2001-10-26 |
| US20010030705A1 (en) | 2001-10-18 |
| US7301574B2 (en) | 2007-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5751524B2 (ja) | 画像を転送する方法、イメージ・センサシステム、およびイメージ・センサ | |
| US9787917B2 (en) | Image sensor with time overlapping image output | |
| JP3868648B2 (ja) | イメージセンサ装置及び半導体イメージセンシング装置 | |
| WO2015038569A2 (en) | Oversampled image sensor with conditional pixel readout | |
| JP2004529522A (ja) | 解像度がプログラム可能なｃｍｏｓイメージ・センサ | |
| CN1902903A (zh) | 在传感器电路的列电路中的像素信号装仓和内插 | |
| EP2974280A1 (en) | Threshold-monitoring, conditional-reset image sensor | |
| JP4993808B2 (ja) | 画像読取りデバイス内の画像データの組込み処理の方法および回路 | |
| CN112243097A (zh) | 影像传感装置及影像传感方法 | |
| US6914632B1 (en) | Apparatus for panning and scaling window in image sensor | |
| JP4450941B2 (ja) | 固体撮像素子、画像処理装置及び画像処理方法 | |
| JP3877946B2 (ja) | 高速撮像装置 | |
| KR20120061523A (ko) | 컬럼 고정 패턴 노이즈를 제거하기 위한 ａｄｃ 및 이를 포함하는 ｃｍｏｓ 이미지 센서 | |
| JP4419681B2 (ja) | 固体撮像装置 | |
| JP4196029B2 (ja) | 撮像回路および撮像装置 | |
| CN111050096B (zh) | 局部曝光传感器及其操作方法 | |
| JP2012070326A (ja) | Ａ／ｄ変換回路及び固体撮像装置 | |
| JP2010057019A (ja) | 撮像素子及び撮像装置 | |
| JP2002083292A (ja) | 画像信号処理装置 | |
| JP2000299821A (ja) | 固体撮像装置 | |
| JPH11215468A (ja) | 画像処理装置 | |
| JPH08294057A (ja) | 固体撮像素子 | |
| JP2005006078A (ja) | 撮像装置 | |
| JP2004364159A (ja) | 固体撮像素子の駆動装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090717 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090903 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100127 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4450941 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140205 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |