JPH11215468A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル画像信号を高速に加工および転送処
理することが可能な画像処理装置を提供する。 【解決手段】 ＣＣＤ回路１０に含まれる画素アレイ
は、各々が複数の圧縮ブロックを含む複数のブロックに
分割される。Ａ／Ｄ変換回路２０は、各画素から出力さ
れる信号をラスタスキャンの順にデジタル画像信号に変
換する。デジタル画像信号は、アドレス生成回路６０が
出力するブロックスキャンアドレスにより、ブロックの
並びの順に、かつ各ブロック内においてはラスタスキャ
ン順にＤＲＡＭ４１に格納される。アドレス変換回路７
０は、ＣＰＵ１５０から出力されるラスタスキャンアド
レスをブロックスキャンアドレスに変換する。これによ
り、高速ページモードアクセスを活用した高速アクセス
が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像信号を記憶
するための記憶手段を含む画像処理装置に関し、特にデ
ジタルスチルカメラ等の撮像装置において、ＪＰＥＧに
代表される画像圧縮処理に用いる画像信号を記憶するメ
モリを備える画像処理装置に関するものである。

【０００２】

【従来の技術】ＪＰＥＧ規格は、Joint Photographic E
xperts Groupにより作成された国際標準規格の１つで、
カラー静止画像のための圧縮および伸張のアルゴリズム
を規定している。

【０００３】内部に搭載したＣＣＤを介して、被写体の
光学像をデジタルのカラー静止画像に変換して処理する
デジタルスチルカメラの分野においても、上記国際標準
規格に従う画像処理用ＬＳＩ、すなわち画像処理装置の
開発が進められている。

【０００４】ここで、従来のデジタルスチルカメラにお
ける画像処理装置の構成について、図８を用いて説明す
る。

【０００５】図８は、従来のデジタルスチルカメラにお
ける画像処理装置２００の要部の構成を示す概略ブロッ
ク図である。

【０００６】図８において、画像処理装置２００は、Ｃ
ＣＤ回路１０、Ａ／Ｄ変換回路２０、画像圧縮回路３
０、ビデオエンコーダ３５、メモリ４０、タイミング生
成回路５０およびＣＰＵ１５０を備える。

【０００７】タイミング生成回路５０は、内部で発生す
るクロック信号に基づき、後述するＣＣＤ回路１０およ
びＡ／Ｄ変換回路２０の動作を制御する画素クロックＣ
ＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳを出力
する。

【０００８】ＣＣＤ回路１０は、入射された被写体の光
学像を１次元の電気信号に変換する固体撮像デバイスで
あり、２次元に配列された複数の画素である光電変換素
子（フォトダイオード等）から構成される。光電変換素
子は、入射光量に応じて電荷を蓄積して、その蓄積結果
を電気信号の形で出力する。１つの光電変換素子が撮像
画像の１つの画素を形成する。

【０００９】ここで、ＣＣＤ回路１０に含まれる画素の
構成について、図９を用いて簡単に説明する。

【００１０】図９は、ＣＣＤ回路１０に含まれる画素の
配列を示す概略図である。図９において、Ｉは水平方向
の画素位置を、Ｊは垂直方向の画素位置をそれぞれ表す
（以下、この画素の配列を画素アレイ１１と称す）。画
素アレイ１１は、水平方向および垂直方向に配列された
複数の画素から構成される。図中の記号Ｇ（Ｉ、Ｊ）
は、位置（Ｉ、Ｊ）の画素を表す。画素アレイ１１の水
平ライン方向の画素数を６４０、垂直ライン方向の画素
数を４８０とすると、Ｉは０〜６３９、Ｊは０〜４７９
の自然数をとる。以下、特に記載しない限り、水平方向
の画素数を６４０、垂直方向の画素数を４８０として説
明する。

【００１１】ＣＣＤ回路１０は、被写体からの入射光量
に応じた電荷を各光電変換素子に蓄積した後、タイミン
グ生成回路５０の出力する画素クロックＣＬＫ、水平同
期信号ＨＳおよび垂直同期信号ＶＳに応答して、ラスタ
スキャンの順にそれぞれの画素Ｇ（Ｉ、Ｊ）に対応する
電気信号Ｓ（Ｉ、Ｊ）を出力する。

【００１２】より詳細に説明すると、ＣＣＤ回路１０
は、画素クロックＣＬＫに同期して水平画素位置０（Ｉ
＝０）から、水平ライン方向に１画素ずつ（Ｊ固定でＩ
を１ずつ増加）対応する電気信号Ｓ（Ｉ、Ｊ）を出力す
る。さらにＣＣＤ回路１０は、水平同期信号ＨＳに同期
して、出力対象とする水平ラインを１増やし（Ｊを１増
加）、水平画素位置０（Ｉ＝０）から水平ライン方向に
１画素ずつ対応する電気信号Ｓ（Ｉ、Ｊ）を出力する。
また、垂直同期信号ＶＳに同期して、先頭位置（Ｉ＝
０、Ｊ＝０）から出力が開始される。

【００１３】Ａ／Ｄ変換回路２０は、ＣＣＤ回路１０か
ら受ける電気信号Ｓ（Ｉ、Ｊ）のそれぞれを、デジタル
信号である画像信号Ｄ（Ｉ、Ｊ）に変換する。画像信号
Ｄ（Ｉ、Ｊ）のそれぞれは、ラスタスキャンの順にデー
タバスＤＢに転送される。画素Ｇ（Ｉ、Ｊ）と画像信号
Ｄ（Ｉ、Ｊ）とは、１対１に対応している。

【００１４】ＣＰＵ１５０は、アドレスバスＡＢにアド
レスを出力する。後述するメモリ４０に含まれる図示し
ないメモリセルは、ＣＰＵ１５０から供給されるアドレ
スに応答して選択状態になる。書込動作では、選択され
たメモリセルにデータが書込まれる。また読出動作で
は、選択されたメモリセルからデータの読出が行なわれ
る。Ａ／Ｄ変換回路２０からデータバスＤＢに出力され
た画像信号Ｄ（Ｉ、Ｊ）は、ＣＰＵ１５０から供給され
るアドレスに応答して、対応するメモリセルに格納され
る。

【００１５】画像圧縮回路３０は、メモリ４０に格納さ
れた画像信号Ｄ（Ｉ、Ｊ）を読出した後、圧縮処理を行
なう。メモリ４０の画像信号Ｄ（Ｉ、Ｊ）のそれぞれ
は、圧縮処理された結果に置換えられる。ビデオエンコ
ーダ３５は、圧縮された画像信号Ｄ（Ｉ、Ｊ）をメモリ
４０から読出して、復元処理を行なう。

【００１６】ここで、圧縮処理の単位と画素アレイ１１
との関係について、図１０を用いて簡単に説明する。

【００１７】図１０は、圧縮処理の単位と画素アレイ１
１との関係の一例を示す概略図である。図１０に示すよ
うに、圧縮処理は、水平方向に８画素、垂直方向に８画
素からなる合計６４画素を一単位として、対応する画像
信号Ｄ（Ｉ、Ｊ）毎に行なう。以下、この一単位および
対応する画像信号Ｄ（Ｉ、Ｊ）の集まりをそれぞれ圧縮
ブロックと称し、図１０に示すように、水平ライン方向
にそってラスタスキャンの順に、圧縮ブロック０、１、
…と称す。

【００１８】ところで、このような画像処理装置におい
ては、通常、メモリ４０としてダイナミック型ランダム
アクセスメモリ（以下、簡単のためＤＲＡＭと記す）を
採用する。図示しないＤＲＡＭは、２次元のマトリクス
状に配列された複数のメモリセルを有し、各メモリセル
は行方向にワード線で接続されるとともに列方向にはビ
ット線で接続される。

【００１９】ここで、メモリ４０にＤＲＡＭを採用した
場合における、画像信号Ｄ（Ｉ、Ｊ）とＣＰＵ１５０の
指定する位置（アドレス）との関係について説明する。
なお以下では、簡単のため、行方向に連続したメモリセ
ルの位置を指標とする連続アドレス空間で説明する。

【００２０】ＣＰＵ１５０は、画像信号Ｄ（Ｉ、Ｊ）に
対応するメモリセルを選択状態にするため、次式（１）
で示されるアドレスを出力する。

【００２１】 ＭＡＤＲ（Ｉ、Ｊ）＝Ｉ＋６４０×Ｊ…（１） ここで、ＭＡＤＲ（Ｉ、Ｊ）は、画像信号Ｄ（Ｉ、Ｊ）
の画像信号Ｄ（０、０）に対する相対アドレスを示して
いる。式（１）に示すように、ＣＰＵ１５０は、ラスタ
スキャンの順にアドレスを割当てる（以下、このアドレ
スをラスタスキャンアドレスと称す）書込動作において
は、画像信号Ｄ（Ｉ、Ｊ）は、式（１）に対応するメモ
リセルに格納される。また、読出動作において、式
（１）に対応するアドレスが指定されると、対応する画
像信号Ｄ（Ｉ、Ｊ）が読出される。

【００２２】ところで、メモリ４０としてＤＲＡＭを採
用した場合、データ転送に関してＤＲＡＭの構造上高速
ページモードアクセスを利用することができる。高速ペ
ージモードアクセスは、ＤＲＡＭの同一行内に位置する
メモリセルについて高速にアクセスすることができる機
能で、この機能を用いると複数のメモリセルの有するデ
ータを高速に読出すことが可能となる。具体的には、読
出動作において高速ページモードアクセスを用いた場
合、１つの行アドレスを指定し、さらに列アドレスを順
次変化させる。

【００２３】高速ページモードアクセスにおいて、１つ
の行アドレスを指定して選択状態になるメモリセルの集
まりをページと呼び、そのメモリセルの数をページサイ
ズと呼ぶ。この高速ページモードアクセスを有効に実現
するには、読出動作の対象となる全データが同一ページ
内に存在することが必要である。

【００２４】

【発明が解決しようとする課題】ところが、上述のよう
にラスタスキャンアドレスに基づいてメモリセルの選択
を行なった場合、以下の問題が発生する。

【００２５】図１１は、画像信号Ｄ（Ｉ、Ｊ）をラスタ
スキャンアドレスに従ってＤＲＡＭに格納した場合の格
納位置とページとの関係を示す図である。ここで、ＤＲ
ＡＭのページサイズを２５６とする。さらに画像信号Ｄ
（０、０）がページ０の先頭アドレスの位置（アドレス
Ａ）に格納されたものとする。

【００２６】この場合、画像信号Ｄ（Ｉ、Ｊ）の位置す
るページは、式（１）を用いて、次に示す式（２）によ
り求められる。なお、以下の式において、ｉｎｔ（ｘ／
ｙ）は、ｘをｙで割った値の整数部を、ｍｏｄ（ｘ／
ｙ）は、ｘをｙで割った余りの値を示す。

【００２７】 ページ番号＝ｉｎｔ［（Ｉ＋６４０×Ｊ）／２５６］…（２） 式（２）によると、たとえば、圧縮ブロック０に属する
画像信号Ｄ（０、０）の存在するページ０に対して、画
像信号Ｄ（０、１）はページ２に格納される。

【００２８】すなわち、圧縮ブロック０を構成する６４
個の画像信号Ｄ（０、０）〜Ｄ（７、７）は、複数のペ
ージに分散して格納される。したがって、圧縮処理を行
なう際には、ページを切換えて対応する画像信号Ｄ
（Ｉ、Ｊ）を読出す必要が生じる。これは、同一のペー
ジをアクセスする確率（以下、ページヒット率と呼ぶ）
が極めて低いことを示している。このことは、ビデオエ
ンコーダ３５が１つの圧縮ブロック毎に復元処理を行な
う場合においても、ページの切換が発生することを意味
する。

【００２９】この問題を解決する手段の一つとして、画
像信号Ｄ（Ｉ、Ｊ）をメモリ４０に格納する際に、圧縮
処理にあったメモリマッピング処理を行なうことが考え
られる。この場合、最も処理が簡単なラスタスキャンア
ドレスでＣＰＵ１５０を動作させると、ソフトウェアで
アドレス変更を逐次行なえば、メモリ４０に記憶された
特定の画像信号Ｄ（Ｉ、Ｊ）を加工し、また特定の画像
信号Ｄ（Ｉ、Ｊ）を読出して内部回路に転送することが
可能となる。しかしこの手法では、転送速度が低下する
という問題がある。

【００３０】そこで、本発明は、上記問題点を解決する
ためになされたものであり、記憶した画像信号を用いて
圧縮処理を行ない、また記憶した特定の画像信号に対し
て加工および転送処理を行なう画像処理装置において、
ページヒット率が高く、高速に画像処理を行なうことが
可能な画像処理装置を提供することを目的とする。

【００３１】

【課題を解決するための手段】請求項１に係る画像処理
装置は、被写体からの入射光をデジタル画像信号に変換
する撮像装置の画像処理装置であって、水平方向および
垂直方向に配列され、複数のブロックにブロック分割さ
れる複数の画素を含み、複数の画素のそれぞれに入射す
る入射光を、対応するデジタル画像信号に変換してラス
タスキャンの順に出力する画像信号生成手段と、デジタ
ル画像信号のそれぞれを格納する複数のメモリセルを含
む記憶手段と、記憶手段のメモリセルを選択状態にする
ためにラスタスキャンアドレスを出力する画像処理手段
と、記憶手段のメモリセルを選択状態にするためにブロ
ックスキャンアドレスを出力するアドレス供給手段とを
備え、画像信号生成手段から出力されるデジタル画像信
号は、ブロックスキャンアドレスに応答して対応するメ
モリセルに格納され、記憶手段からデジタル画像信号を
読出して圧縮処理を行ない、圧縮結果を記憶手段に転送
する圧縮手段をさらに備え、アドレス供給手段は、画像
処理手段の制御に応答して、ラスタスキャンアドレスを
ブロックスキャンアドレスに変換して出力する変換手段
を含み、ブロックスキャンアドレスとは、ブロック単位
にあっては水平ライン方向の順であって、かつ各ブロッ
ク内においては、ラスタスキャンの順に従ったアドレス
であり、複数のブロックのそれぞれは、各々が水平方向
および垂直方向に配列される複数の画素を含む複数の圧
縮ブロックを含み、圧縮手段における圧縮処理は、圧縮
ブロック毎に行なわれる。

【００３２】請求項２に係る画像処理装置は、請求項１
に係る画像処理装置であって、記憶手段に格納された圧
縮処理されたデジタル画像信号を復元するエンコード手
段をさらに備え、エンコード手段は、記憶手段からブロ
ックスキャンアドレスに従って、ブロック単位で転送さ
れるデジタル画像信号に対して、圧縮ブロック単位で復
元処理を行なう。

【００３３】請求項３に係る画像処理装置は、請求項２
に係る画像処理装置であって、記憶手段は、ダイナミッ
ク型ランダムアクセスメモリを含み、ダイナミック型ラ
ンダムアクセスメモリは高速ページモードを用いてデジ
タル画像信号の読出を行なう。

【００３４】請求項４に係る画像処置装置は、請求項３
に係る画像処理装置であって、各ブロックに対応するデ
ィジタル画像信号のそれぞれは、高速ページモードにお
ける１のページを構成する複数のメモリセルに格納され
る。

【００３５】請求項５に係る画像処理装置は、請求項４
に係る画像処理装置であって、画像信号生成手段は、１
の画素から入射光に応じて１の電気信号を生成してラス
タスキャンの順に出力するＣＣＤ回路と、電気信号のそ
れぞれをデジタル符号化することにより、対応するデジ
タル画像信号を生成して出力するＡ／Ｄ変換回路と、Ｃ
ＣＤ回路からの電気信号の出力およびＡ／Ｄ変換回路の
デジタル符号化を制御するタイミング信号を生成するタ
イミング生成回路とを含む。

【００３６】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１における画像処理装置１００の要部の構
成を示す概略ブロック図である。なお、図８に示す従来
の画像処理装置２００と共通する構成要素には、同一参
照番号および同一参照符号を付してその説明は省略す
る。

【００３７】図１に示す画像処理装置１００が図８に示
す従来の画像処理装置２００と異なる点は、従来の画像
処理装置２００に加えて、さらにアドレス生成回路６０
およびアドレス変換回路７０を含むこと、ならびにメモ
リ４０として、特にＤＲＡＭ４１を採用することにあ
る。ＤＲＡＭ４１は、図示しない複数のメモリセルを含
む。

【００３８】アドレス生成回路６０は、タイミング生成
回路５０から受ける画素クロックＣＬＫ、水平同期信号
ＨＳおよび垂直同期信号ＶＳに応答して、後述するブロ
ックスキャンアドレスを順次生成する。このブロックス
キャンアドレスに応答して、画像信号Ｄ（Ｉ、Ｊ）のそ
れぞれは、ＤＲＡＭ４１に含まれる対応するメモリセル
に格納される。アドレス変換回路７０は、ＣＰＵ１５０
の出力するラスタスキャンアドレスを、ブロックスキャ
ンアドレスに変換する。アドレス生成回路６０およびア
ドレス変換回路７０は、アドレスバスＡＢにブロックス
キャンアドレスを出力する。アドレスバスＡＢから供給
されるアドレスに応答して、対応するメモリセルが選択
状態となる。

【００３９】次に、本発明の実施の形態１のブロックス
キャンアドレスの基本概念について、図２および図３を
用いて説明する。

【００４０】図２は、本発明の実施の形態１の画素アレ
イ１１の分割状態の一例を示す図である。図２に示すよ
うに、ブロックスキャンアドレスの割当てに際しては、
画素アレイ１１を、複数のブロックに分割する。各ブロ
ックは、複数の画素を含み、一例として、水平方向に並
ぶ画素数（ブロック水平サイズ）を３２画素、垂直方向
に並ぶ画素数（ブロック垂直サイズ）を８画素とする。
従って、各ブロックは、合計２５６画素の集合から構成
される。以下、対応する画像信号Ｄ（Ｉ、Ｊ）の集合も
ブロックと称し、また図２に示すように、水平ライン方
向にそってラスタスキャンの順に、ブロック０、ブロッ
ク１、…と称す。

【００４１】図３は、図２に示す画素アレイ１１のブロ
ックと圧縮ブロックとの関係を示す図であり、代表的に
ブロック０が記載されている。ブロックのそれぞれは、
複数の圧縮ブロックを含む。より具体的には、図３に示
すように、各ブロックは、４つの圧縮ブロック（ブロッ
ク０は、圧縮ブロック０、１、２および３）を含む。

【００４２】次に、本発明の実施の形態１におけるブロ
ックスキャンアドレスについて、図４および図５を用い
て説明する。

【００４３】図４は、本発明の実施の形態１におけるブ
ロックスキャンアドレスを説明するための図である。図
４は、画素アレイ１１を構成する画素と各画素に割り当
てられる相対アドレス（図４の各画素毎に示す数字）と
が示されている。また、図５は、図４に示すブロックス
キャンアドレスとブロックとの関係を連続アドレス空間
上で表現した図である。

【００４４】図４および図５に示すように、ブロックス
キャンアドレスにより、ブロック単位でみると水平ライ
ン方向にそってブロックの順（ブロック０、１、２、…
の順）に、かつ各ブロック内においては、ラスタスキャ
ンに従ってアドレスが割当てられる。

【００４５】この場合、図５に示す連続アドレス空間で
は、１つのブロックを構成する画像信号Ｄ（Ｉ、Ｊ）
（図５では、たとえば、ブロック０を構成する画像信号
Ｄ（０、０）〜Ｄ（３１、０）、Ｄ（０、１）〜Ｄ（３
１、１）、…、Ｄ（０、７）〜Ｄ（３１、７））は、同
一のページに存在することになる。したがって、１つの
圧縮ブロックを構成する画像信号Ｄ（Ｉ、Ｊ）はすべて
同一ページに存在することになる。

【００４６】図１に示すアドレス生成回路６０は、Ａ／
Ｄ変換回路２０からラスタスキャンの順に出力される画
像信号Ｄ（Ｉ、Ｊ）のそれぞれに対して、図４に示すブ
ロックスキャンアドレスを割当てる。

【００４７】図１に示す画像圧縮回路３０は、ＤＲＡＭ
４１に格納された画像信号Ｄ（Ｉ、Ｊ）を、圧縮ブロッ
ク毎に読出す。具体的には、一回目の転送において、Ｄ
ＲＡＭ４１から圧縮ブロック０に対応する画像信号Ｄ
（Ｉ、Ｊ）を受けて、これらに対して圧縮処理を行な
う。また、２回目の転送において、ＤＲＡＭ４１から圧
縮ブロック１に対応する画像信号Ｄ（Ｉ、Ｊ）を受け
て、これらの圧縮処理を行なう。

【００４８】この場合、上述したように、各圧縮ブロッ
クは、１つのページ内に存在する。この結果、高速ペー
ジモードアクセスを用いて、ＤＲＡＭ４１から圧縮の対
象となる画像信号Ｄ（Ｉ、Ｊ）を高速に読出すことが可
能となる。

【００４９】さらに、図１に示すビデオエンコーダ３５
は、ＤＲＡＭ４１からブロック単位で転送される画像信
号Ｄ（Ｉ、Ｊ）に対して、圧縮ブロック毎に復元処理を
行なう。この場合も高速ページモードアクセスを用いる
ことが可能となる。復元された画像信号Ｄ（Ｉ、Ｊ）
は、図示しない表示装置に転送される。

【００５０】次に、図１に示すアドレス変換回路７０の
動作と構成とついて説明する。一般に、画像処理装置に
おいては、ＤＲＡＭ４１に格納した特定の画像信号
（Ｉ、Ｊ）に対して、加工処理または内部回路への転送
処理が必要になる場合がある。特定のメモリセルを選択
する場合、ＣＰＵ１５０はラスタスキャンアドレス（式
（１）参照）を供給するが、実際は、アドレス生成回路
６０によって、上述したようにアドレスマッピング処理
（ブロックスキャンアドレスへの変換）がなされてい
る。そこで、本発明の実施の形態１におけるアドレス変
換回路７０は、ラスタスキャンアドレスを、ブロックス
キャンアドレスに変換する。これにより、ＣＰＵ１５０
が指定した特定のメモリセルに格納された特定の画像信
号Ｄ（Ｉ、Ｊ）を読出し、また特定のメモリセルの記憶
内容を加工することが可能となる。

【００５１】ここで、図１に示すアドレス変換回路７０
の構成の一例について、図６を用いて説明する。

【００５２】図６は、本発明の実施の形態１におけるア
ドレス変換回路７０の具体的構成の一例を示す概略ブロ
ック図である。図６に示すように、アドレス変換回路７
０は、割算回路１０１、１０２、１０６および１０７、
余算回路１０３、１０４、および１０８、乗算回路１０
５、１０９、１１０、および１１１、ならびに加算回路
１１２を含む。

【００５３】アドレス変換回路７０は、画素アレイ１１
の一水平ラインに含まれる水平画素数ＸＳＺ、ブロック
サイズＢＳＺ、ブロック水平サイズＢＸ、ブロック垂直
サイズＢＹ、およびＣＰＵ１５０の出力するアドレスＡ
ＤＲ（以下、ＣＰＵアドレスＡＤＲと記す）を受ける。
これらのデフォルト値は、一例として、水平画素数ＸＳ
Ｚを６４０、ブロックサイズＢＳＺを２５６、ブロック
水平サイズＢＸを３２およびブロック垂直サイズＢＹを
８とする。なお、ＣＰＵアドレスＡＤＲは、画像信号Ｄ
（Ｉ、Ｊ）に対して、式（１）に示すＭＡＤＲ（Ｉ、
Ｊ）の値をとる。

【００５４】割算回路１０１は、水平画素数ＸＳＺとブ
ロック水平サイズＢＸとを入力に受けて、式（３）にし
たがって、水平ライン方向にそって配列されるブロック
数ＸＢＬＫＳを算出する。

【００５５】 ＸＢＬＫＳ＝ｉｎｔ（ＸＳＺ／ＢＸ） …（３） 割算回路１０７および余算回路１０３は、ＣＰＵアドレ
スＡＤＲが、水平ライン方向にそって何番目のブロック
に該当するか（ＸＢＮＵＭと記す）を算出する。具体的
には、余算回路１０３は、ＣＰＵアドレスＡＤＲと水平
画素数ＸＳＺとを入力に受けて、アドレスＡＤＲを水平
画素数ＸＳＺで割った余りの値Ｘ１を出力する（式
（４）参照）。さらに、割算回路１０７は、除算回路１
０３の出力Ｘ１とブロック水平サイズＢＸとを入力に受
けて、式（５）にしたがって、値ＸＢＮＵＭを出力す
る。

【００５６】 Ｘ１＝ｍｏｄ（ＡＤＲ／ＸＳＺ） …（４） ＸＢＮＵＭ＝ｉｎｔ（Ｘ１／ＢＸ） …（５） 割算回路１０２および１０６は、ＣＰＵアドレスＡＤＲ
が、垂直ライン方向にそって何番目のブロックに該当す
るか（ＹＢＮＵＭと記す）を算出する。具体的には、割
算回路１０２は、アドレスＡＤＲと水平画素数ＸＳＺと
を入力に受けて、アドレスＡＤＲを水平画素数ＸＳＺで
割った値Ｙ１を出力する（式（６）参照）。さらに、割
算回路１０６は、割算回路１０２の出力Ｙ１とブロック
垂直サイズＢＹとを入力に受けて、式（７）にしたがっ
て、値ＹＢＮＵＭを出力する。

【００５７】 Ｙ１＝ｉｎｔ（ＡＤＲ／ＸＳＺ） …（６） ＹＢＮＵＭ＝ｉｎｔ（Ｙ１／ＢＹ） …（７） 余算回路１０４は、ＣＰＵ１５０から受けるアドレスＡ
ＤＲが、該当ブロック内において、水平ライン方向にそ
って何画素目に該当するか（ＸＮＵＭ）を計算して出力
する。具体的には、余算回路１０４は、ＣＰＵアドレス
ＡＤＲとブロック水平サイズＢＸとを入力に受けて、式
（８）にしたがって、ＣＰＵアドレスＡＤＲをブロック
水平サイズＢＸで割った余りの値を出力する。

【００５８】 ＸＮＵＭ＝ｍｏｄ（ＡＤＲ／ＢＸ） …（８） 割算回路１０２および余算回路１０８は、ＣＰＵアドレ
スＡＤＲが、該当ブロック内において、垂直ライン方向
にそって何画素目に該当するか（ＹＮＵＭ）を計算して
出力する。具体的には、余算回路１０８は、割算回路１
０２の出力Ｙ１とブロック垂直サイズＢＹとを入力に受
けて、式（９）にしたがって、割算回路１０２の出力Ｙ
１をブロック垂直サイズＢＹで割った余りの値を出力す
る。

【００５９】 ＹＮＵＭ＝ｉｎｔ（Ｙ１／ＢＹ） …（９） 乗算回路１０５は、割算回路１０１の出力（ＸＢＬＫ
Ｓ）とブロックサイズＢＳＺとを掛合わせる。

【００６０】乗算回路１０９は、乗算回路１０５の出力
（ＢＳＺ×ＸＢＬＫＳ）と割算回路１０６の出力（ＹＢ
ＮＵＭ）とを掛合せる。乗算回路１１０は、割算回路１
０７の出力（ＸＢＮＵＭ）とブロックサイズＢＳＺとを
掛合わせる。乗算回路１１１は、余算回路１０８の出力
（ＹＮＵＭ）とブロック水平サイズＢＸとを掛合わせ
る。

【００６１】水平ライン方向に１ブロック分移動する
と、ブロックスキャンアドレスは、ＢＳＺだけ増加す
る。垂直ライン方向に１ブロック分移動すると、ブロッ
クスキャンアドレスは、（ＢＳＺ×ＸＢＬＫＳ）だけ増
加する。ブロック内で、水平ライン方向に１画素分だけ
移動すると、ブロックスキャンアドレスは、１増加す
る。また、ブロック内で、垂直ライン方向に１画素分だ
け移動すると、ブロックスキャンアドレスは、ＢＸだけ
増加する。

【００６２】したがって、加算回路１１２は、余算回路
１０４の出力（ＸＮＵＭ）、ならびに乗算回路１０９、
１１０および１１１の出力を足し合わせることにより、
画像信号Ｄ（Ｉ、Ｊ）に対して、式（１０）に示すブロ
ックスキャンアドレスＢＭＡＤＲ（Ｉ、Ｊ）を出力す
る。

【００６３】 ＢＭＡＤＲ（Ｉ、Ｊ）＝ＸＢＮＵＭ×ＢＳＺ＋ ＹＢＮＵＭ×（ＢＳＺ×ＸＢＬＫＳ）＋ ＸＮＵＭ＋ ＹＮＵＭ×ＢＸ …（１０） この結果、特定の画像信号Ｄ（Ｉ、Ｊ）の加工処理また
は特定の画像信号Ｄ（Ｉ、Ｊ）の転送処理が必要になっ
た場合であっても、ＣＰＵ１５０の出力するラスタスキ
ャンアドレスを、高速にブロックスキャンアドレスに変
換することが可能となる。

【００６４】なお、図１に示すアドレス生成回路６０の
具体的構成の一例は、図７に示すとおりである。図７
は、本発明の実施の形態１におけるアドレス生成回路６
０の具体的構成の一例を示す概略ブロック図である。図
７に示すように、アドレス生成回路６０は、カウンタ６
２および６４、演算部６６ならびにアドレス発生部６８
を含む。

【００６５】カウンタ６２は、水平画素数ＸＳＺを上限
値として、タイミング生成回路５０から受ける画素クロ
ックＣＬＫをカウントする。カウンタ６２のカウント値
は、水平ライン方向における水平画素位置Ｉを示す。な
お、カウンタ６２は、水平同期信号ＨＳに応答してリセ
ットされる。

【００６６】カウンタ６４は、一垂直ラインに含まれる
垂直画素数ＹＳＺを上限値として、タイミング生成回路
５０から受ける水平同期信号ＨＳをカウントする。カウ
ンタ６４のカウント値は、垂直ライン方向における垂直
画素位置Ｊを示す。なお、カウンタ６４は、垂直同期信
号ＶＳに応答してリセットされる。

【００６７】演算部６６は、カウンタ６２および６４の
出力を受けて、式（１）で示される値を算出する。アド
レス発生部６８は、図６に示すアドレス変換回路７０と
同じ構成であり、ＣＰＵアドレスＡＤＲに代わって、演
算部６６の出力を受ける。これにより、アドレス生成回
路６０は、画素クロックＣＬＫ、水平同期信号ＨＳおよ
び垂直同期信号ＶＳ（水平画素位置Ｉおよび垂直画素位
置Ｊ）に応答して、ブロックスキャンアドレスを出力す
ることになる。

【００６８】

【発明の効果】本発明によれば、画像信号の記憶手段と
してＤＲＡＭを用いる画像処理装置において、ラスタス
キャンアドレスを供給する従来のＣＰＵに対して、ブロ
ック毎にスキャンするブロックスキャンアドレスを供給
することができる手段を設けることにより、圧縮回路、
エンコーダ回路、ＣＰＵを始めとする内部回路からのＤ
ＲＡＭへのアクセスを高速に行なうことが可能となる。
より具体的には、ＤＲＡＭの機能である高速ページモー
ドを有効に活用することができるためページヒット率が
高くなり、全体として画像信号の処理の高速化が図れ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１における画像処理装置１
００の要部の構成を示す概略ブロック図である。

【図２】本発明の実施の形態１の画素アレイ１１の分割
状態の一例を示す図である。

【図３】図２に示す画素アレイ１１のブロックと圧縮ブ
ロックとの関係を示す図である。

【図４】本発明の実施の形態１におけるブロックスキャ
ンアドレスを説明するための図である。

【図５】図４に示すブロックスキャンアドレスとブロッ
クとの関係を連続アドレス空間上で表現した図である。

【図６】本発明の実施の形態１におけるアドレス変換回
路７０の具体的構成の一例を示す概略ブロック図であ
る。

【図７】本発明の実施の形態１におけるアドレス発生回
路６０の具体的構成の一例を示す概略ブロック図であ
る。

【図８】従来のデジタルスチルカメラにおける画像処理
装置２００の要部の構成を示す概略ブロック図である。

【図９】ＣＣＤ回路１０に含まれる画素の配列を示す概
略図である。

【図１０】圧縮処理の単位と画素アレイとの関係の一例
を示す概略図である。

【図１１】画像信号Ｄ（Ｉ、Ｊ）をラスタスキャンアド
レスに従ってＤＲＡＭに格納した場合の格納位置とペー
ジとの関係を示す図である。

【符号の説明】

１０ ＣＣＤ回路 １１ 画素アレイ ２０ Ａ／Ｄ変換回路 ３０ 画像圧縮回路 ３５ ビデオエンコーダ ４１ ＤＲＡＭ ５０ タイミング生成回路 ６０ アドレス生成回路 ６２、６４ カウンタ ６６ 演算部 ６８ アドレス発生部 ７０ アドレス変換回路 １００ 画像処理装置 １０１、１０２、１０６、１０７ 割算回路 １０３、１０４、１０８ 余算回路 １０５、１０９、１１０、１１１ 乗算回路 １１２ 加算回路 １５０ ＣＰＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被写体からの入射光をデジタル画像信号
   に変換する撮像装置の画像処理装置であって、 水平方向および垂直方向に配列され、複数のブロックに
   ブロック分割される複数の画素を含み、前記複数の画素
   のそれぞれに入射する前記入射光を、対応する前記デジ
   タル画像信号に変換してラスタスキャンの順に出力する
   画像信号生成手段と、 前記デジタル画像信号のそれぞれを格納する複数のメモ
   リセルを含む記憶手段と、 前記記憶手段の前記メモリセルを選択状態にするために
   ラスタスキャンアドレスを出力する画像処理手段と、 前記記憶手段の前記メモリセルを選択状態にするために
   ブロックスキャンアドレスを出力するアドレス供給手段
   とを備え、 前記画像信号生成手段から出力される前記デジタル画像
   信号は、前記ブロックスキャンアドレスに応答して対応
   する前記メモリセルに格納され、 前記記憶手段から前記デジタル画像信号を読出して圧縮
   処理を行ない、圧縮結果を前記記憶手段に転送する圧縮
   手段をさらに備え、 前記アドレス供給手段は、前記画像処理手段の制御に応
   答して、前記ラスタスキャンアドレスを前記ブロックス
   キャンアドレスに変換して出力する変換手段を含み、 前記ブロックスキャンアドレスとは、前記ブロック単位
   にあっては水平ライン方向の順であって、かつ各前記ブ
   ロック内においては、ラスタスキャンの順に従ったアド
   レスであり、 前記複数のブロックのそれぞれは、各々が水平方向およ
   び垂直方向に配列される複数の画素を含む複数の圧縮ブ
   ロックを含み、 前記圧縮手段における圧縮処理は、前記圧縮ブロック毎
   に行なわれる、画像処理装置。
2. 【請求項２】 前記記憶手段に格納された前記圧縮処理
   されたデジタル画像信号を復元するエンコード手段をさ
   らに備え、 前記エンコード手段は、前記記憶手段から前記ブロック
   スキャンアドレスに従って、前記ブロック単位で転送さ
   れる前記デジタル画像信号に対して、前記圧縮ブロック
   単位で復元処理を行なう、請求項１記載の画像処理装
   置。
3. 【請求項３】 前記記憶手段は、 ダイナミック型ランダムアクセスメモリを含み、前記ダ
   イナミック型ランダムアクセスメモリは高速ページモー
   ドを用いて前記デジタル画像信号の読出を行なう、請求
   項２記載の画像処理装置。
4. 【請求項４】 各前記ブロックに対応する前記ディジタ
   ル画像信号のそれぞれは、前記高速ページモードにおけ
   る１のページを構成する複数の前記メモリセルに格納さ
   れる、請求項３記載の画像処理装置。
5. 【請求項５】 前記画像信号生成手段は、 １の前記画素から前記入射光に応じて１の電気信号を生
   成して前記ラスタスキャンの順に出力するＣＣＤ回路
   と、 前記電気信号のそれぞれをデジタル符号化することによ
   り、対応する前記デジタル画像信号を生成して出力する
   Ａ／Ｄ変換回路と、 前記ＣＣＤ回路からの前記電気信号の出力および前記Ａ
   ／Ｄ変換回路の前記デジタル符号化を制御するタイミン
   グ信号を生成するタイミング生成回路とを含む、請求項
   ４記載の画像処理装置。