JP4584391B2

JP4584391B2 - イメージセンサで画面をパニング及びスケーリングするための装置

Info

Publication number: JP4584391B2
Application number: JP36489199A
Authority: JP
Inventors: 顯殷金
Original assignee: クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー
Priority date: 1998-12-22
Filing date: 1999-12-22
Publication date: 2010-11-17
Anticipated expiration: 2019-12-22
Also published as: KR20000041379A; JP2000194839A; TW465226B; KR100314801B1; US6914632B1

Description

【０００１】
【発明が属する技術分野】
本発明はイメージセンサに関し、特にイメージセンサでセンシングされたデータを読み出す際全体画面中所望の一部画面だけを選択的に読み出すためのパニング（panning）動作及び画面を小さなサイズ（size）に縮小して読み出すためのスケーリング（scaling）動作のための装置に関する。
【０００２】
【従来の技術】
周知の通り、イメージセンサとは光に反応する半導体の性質を利用してイメージを捕獲（capture）する装置として、このために数万から数百万個の画素を含んで、各々の単位画素は光を感知する素子を具備する。上記光を感知する素子はホトン（photon）を電子−ホール対（electron - hole pair）に変換して電荷を蓄積することにになり、この際光の強さ及び光を射す時間によって蓄積される電荷の量が変わる。この電荷を測定して光の画像データを電気的量に変換してイメージセンサで取り扱うことになる。
図１はＣＣＤ（Charge Coupled Device）で具現されたイメージセンサのブロック図である。
図面に示したように、ＣＣＤで具現されたイメージセンサは多数の単位画素を具備した画素アレー１００から出力される光の画像データを電気データに変換して読み出す際電荷自体をトランスファ（transfer）するので画面内の特定部分だけを選択的に読み出すことが出来なかった。すなわち、画素アレー１００のロー（row）単位で電荷を垂直トランスファして１つのローずつアナログシフトレジスタ部１１０に移した後これをまた順に水平トランスファして画素データで出力することになる。
したがって、このようなＣＣＤで具現されたイメージセンサはフレーム（frame）内の任意の一定部分だけを見ようとする場合にも常に全てのフレームを読み出さなければならないため不要な読み出し動作に時間を費やすことになる。
図２はアクティブ（active）画素アレーを具備した従来のＣＭＯＳイメージセンサのブロック図である。
図２を参照すると、上記図１のＣＣＤで具現されたイメージセンサとは異なるロー駆動部２１０を具備してローアドレス生成部（図示せず）を介して所望の画素アレー２００のローを選択的に駆動して画素データを読み出すことができる。ロー駆動部２１０により選択され駆動されたローの画素データはシフトレジスタ部２２０にトランスファされた後シフトレジスタ部２２０で水平に連続シフトされて画素データで出力される。
シフトレジスタ部２２０はアナログの画素データを貯蔵してシフトしたり、シフトレジスタ部２２０以前に選択されたローの画素データをまずディジタル値に変換して変換されたディジタルの画素データを貯蔵してシフトすることもできる。アナログの画素データを貯蔵してシフトする場合、シフトレジスタ部２２０から出力されるアナログの画素データを後でディジタルに変換させる過程が必要とする。
したがって、上記図２のこのようなイメージセンサからローの各画素データが順に出力されることによって画素アレーの選択的なロー読み出しは可能であるが、画素アレーの選択的なカラム（column）読み出しは難しいという問題がある。
【０００３】
【発明が解決しようとする課題】
本発明は上記のような問題点を解決するために案出されたものとして、画素アレーの選択的なロー及びカラム読み出しを介してウィンドウのパニング及びスケーリングの動作をさらに容易に具現できるイメージセンサにおける画面をパニング及びスケーリングするための装置を提供することにその目的がある。
【０００４】
【課題を解決するための手段】
上記目的を達成するための本発明は、単位画素が多数アレーされた画素アレーと、ローアドレスによって上記画素アレーのローを駆動するためのロー駆動部とを具備したＣＭＯＳイメージセンサでのウィンドウパニング及びスケーリングのための装置において、パニング及びスケーリングのためのローアドレス及びカラムアドレスを生成するためのアドレス生成部と、上記ロー駆動部により選択されたローのアナログ画素データを入力されてディジタルに変換するためのアナログディジタル変換部と、上記アナログディジタル変換部から出力されるディジタル画素データを入力されて上記カラムアドレスによって画素データを出力するラインバッファリング部とを含んで、さらに上記パニング及びスケーリングのためのローアドレスはロースタートアドレス、パニングのためのウィンドウ高さ、スケーリングオフセットの和で表現され、上記パニング及びスケーリングのためのカラムアドレスはカラムスタートアドレス、パニングのためのウィンドウ幅及びスケーリングオフセットの和で表現される。
本発明は従来のシフトレジスタ部の代わりにディジタル値に変換された画像データ値を貯蔵するアドレス指定が可能なラインバッファを具備することによってラインバッファに貯蔵されたディジタル画素データ値をカラムアドレスを利用して所望のカラムをアクセスできるようにし、このようにロー及びカラムで画素データを制御することができることによってパニング及びスケーリング動作をさらに容易に具現できる。すなわち、パニングの場合所望の範囲の連続したローを読み出してラインバッファでカラムアドレスで一定の範囲だけを読み出せば良いし、スケーリングの場合はロー及びカラムアドレス生成の際連続的なアドレスではないオフセット（offset）を与えてアドレスを生成する。
またパニングのためのウィンドウ範囲とオフセットとを同時に与えてパニング及びスケーリング動作を同時に適用することができる。
最後に、本発明はローの画素データをラインバッファに使う動作とラインバッファを読み出す動作とが同時になされるべきであるため、ラインバッファを二重に構成する。一つのラインバッファにローデータを書き込む間他のもう一つのラインバッファに入っている画素データを読み出せるようにする。
以下、添付した図面を参照し本発明の一実施例を説明する。
図３は本発明にかかる画素アレーを具備したＣＭＯＳイメージセンサのブロック図として、単位画素が多数アレーされた画素アレー３００と、ローアドレスに応答して上記画素アレーのローを駆動するためのロー駆動部３１０と、上記選択されたローのアナログ画素データを入力されてディジタルに変換するためのアナログディジタル変換部（ＡＤＣ）３３０と、上記ＡＤＣから出力されるディジタル画素データを入力されてカラムアドレスに応答して画素データを出力するためのアドレス指定が可能なラインバッファ部３４０と、上記ローアドレス及び上記カラムアドレスを生成するためのアドレス生成部３２０とで構成される。
イメージセンサは全体ウィンドウ内である特定のウィンドウのデータだけを選択的に読み出すことができるし、またこれをパニング動作という。
図４はパニング動作のためのパニングィンドウのプログラムを概念的に説明するための図面である。
図面に示したようにパニングィンドウはロースタートアドレス（row start address）、カラムスタートアドレス（column start address）、ウィンドウ幅（window width）及びウィンドウ高さ（window height）でプログラムされることができる。
まず、アドレス生成部３２０はロースタートアドレス及びウィンドウ高さに応答してローアドレスを生成し、ロースタートアドレスからローエンドアドレス（row end address）（ロースタートアドレス＋ウィンドウ高さ）まで「１」ずつ増加しながらローアドレスを生成する。この際、ローアドレスがローエンドアドレスに到達するとまたロースタートアドレスに戻るようにローアドレスを生成する。
そして、このように生成されたローアドレスを入力されてロー駆動部３１０が画素アレー３００のローを駆動して、駆動されたローの画素データがＡＤＣ３３０を介してディジタル値に変換されてラインバッファ部３４０に貯蔵される。
また、アドレス生成部３２０はカラムスタートアドレス及びウィンドウ幅に応答してカラムアドレス（すなわち、ラインバッファアドレス）を生成し、ローアドレスと同様にカラムスタートアドレスからカラムエンドアドレス（column end address）（カラムスタートアドレス＋ウィンドウ幅）まで「１」ずつ増加しながら生成して、カラムアドレスがカラムエンドアドレスに到達するとまたカラムスタートアドレスに戻るようにカラムアドレスを生成する。
図５は全体ウィンドウを１／２スケーリングしたスケーリングウィンドウを概念的に示したものである。
パニング動作が物体自体が表われる倍率に影響を与えないことに対し、スケーリング動作は画像の大きさに変化を与えるものとして、例えばイメージセンサの全体画素アレーサイズが４００×３００である時これを１／２の大きさで表して２００×１５０の大きさにする動作である。このようなスケーリングはスケーリングオフセット（scaling offset）に応答してスケーリング動作をすることになるが、このスケーリングオフセットが「２」であると１／２サイズに、「３」であると１／３サイズに、「４」であると１／４サイズ等に縮小する。このようなスケーリング動作のためにアドレス生成部３２０でスケーリングオフセットほどずつ増加しながらローアドレス及びカラムアドレスを生成する。
また、パニング及びスケーリング動作を同時に適用して全体ウィンドウで所望のウィンドウの画像データを所望の分ほどスケーリングして画素データに出力することもできる。
図６は本発明にかかるアドレス生成部３２０の一実施ブロック図として、ローアドレス生成部６００とカラムアドレス生成部６４０とを含んで構成される。
上記ローアドレス生成部６００はマルチプレクサ６１０、加算器６２０、比較器６３０を含んで、ローアドレス生成のためにロースタートアドレス、ウィンドウ高さ、スケーリングオフセット及びロークロックを入力される。ローアドレス生成部６００はロースタートアドレスから始まって次のローに移る時ごとにロークロックに応答してスケーリングオフセットを加算することになるが、この際スケーリングオフセットが「１」である場合ローアドレスが「１」ずつ増加するため結局スケーリング動作をしないことになる。このようにスケーリングオフセットほどローアドレスを増加させながら比較器６３０を介してローアドレスがウィンドウ高さを超えるかを判断してウィンドウ高さを超える場合にはまたロースタートアドレスに戻りローアドレスを生成する。
上記ローアドレス発生器６００で、加算器６２０はロークロックに応答してローアドレスにスケーリングオフセットを与えて新しいローアドレスを生成してこれをマルチプレクサ６１０と比較器６３０とに出力する。比較器６３０は加算器６２０で生成されたローアドレスがパニングのためのローアドレスを越えているかどうかの如何を判断するために加算器６２０から入力されるローアドレスとローエンドアドレス（ロースタートアドレス＋ウィンドウ高さ）を比較してその結果信号（com1）をマルチプレクサ６１０に出力して、マルチプレクサ６１０は比較器６３０の比較結果信号（com1）に応答してロースタートアドレスまたは加算器６２０からフィードバック入力されるローアドレスのいずれか１つを選択して加算器６２０に出力する。マルチプレクサ６１０動作を具体的に説明すれば次の通りである。すなわち、比較器６３０からの比較信号（com1）が加算器６２０から出力されるローアドレスがローエンドアドレスより小さいと表す場合には、マルチプレクサ６１０は加算器６１０からフィードバック入力されるローアドレスを選択して、上記信号（com1）がローアドレスがローエンドアドレスと同じであると表す場合にはマルチプレクサ６１０はロースタートアドレスを選択する。
上記コラムアドレス発生部６４０も、上記ローアドレス発生部６００と同様に、マルチプレクサ６５０、加算器６６０、比較器６７０を含んで、カラムアドレス生成のためにカラムスタートアドレス、ウィンドウ幅、スケーリングオフセット及び画素クロックを入力される。カラムアドレス生成部６４０もカラムスタートアドレスから始まって次の単位画素に移る時ごとに画素クロックに応答してスケーリングオフセットを加算して、スケーリングオフセットが「１」である場合カラムアドレスが「１」ずつ増加するため結局スケーリング動作をしないことになる。このようにスケーリングオフセットほどカラムアドレスを増加させながら比較器６７０を介してカラムアドレスがウィンドウ幅を超えるかを判断してウィンドウ幅を超える場合にはまたカラムスタートアドレスに戻りカラムアドレスを生成する。
カラムアドレス発生器６４０でも、上記ローアドレス発生器６００と同様に、加算器６６０は画素クロックに応答してカラムアドレスにスケーリングオフセットを加算して新しいカラムアドレスを生成してこれをマルチプレクサ６５０と比較器６７０とに出力する。比較器６７０は加算器６６０から出力されるカラムアドレスがパニングのためのカラムアドレスを越えるかの如何を判断するために加算器６６０から出力されるカラムアドレスとカラムエンドアドレス（カラムスタートアドレス＋ウィンドウ幅）を比較してその結果信号（com2）をマルチプレクサ６５０に出力して、マルチプレクサ６５０は上記比較結果信号（com2）に応答してカラムスタートアドレスまたは加算器６６０からフィードバック入力されるカラムアドレスのいずれか１つを選択して加算器６６０に出力する。すなわち、上記マルチプレクサ６５０でも、上記信号（com2）が、カラムアドレスがカラムエンドアドレスより小さいと表す場合には加算器６６０からフィードバック入力されるカラムアドレスを選択して出力し、上記信号（com2）が、カラムアドレスがカラムエンドアドレスト同じであると表す場合にはマルチプレクサ６５０はカラムスタートアドレスを選択する。
図７は本発明にかかるラインバッファ部３４０の一実施ブロック図として、ラインバッファ部３４０はイメージフレームを連続的に続けて抽出するための１対の第１及び第２ラインバッファ７００、７１０とマルチプレクサ７２０とを含んで構成される。上記ラインバッファ部３４０ではＡＤＣ３３０から出力されるディジタル画素データが書き込みイネーブル信号（WE0、WE1）に応答して第１及び第２ラインバッファ７００、７１０のいずれか１つに記入され、次に読み出しイネーブル信号（ＲＳ）によりイネーブルされたマルチプレクサが書き込みイネーブル信号（WE0、WE1）によりイネーブルされなかったラインバッファから出力される画素データを選択して出力する。この際、カラムアドレスが第１及び第２ラインバッファ７００、７１０に同時に連結されているため、第１及び第２ラインバッファ７００、７１０のいずれか１つが書き込み動作をする途中でも残りの一つのラインバッファからディジタル画素データを読み出すことができる。
図８は本発明にかかるラインバッファ部３４０のもう一つの一実施ブロック図として、ラインバッファ部３４０は書き込みラインバッファ８００と読み出しラインバッファ８１０とを含んで構成される。上記実施例では、ＡＤＣから出力されるディジタル画素データが書き込みイネーブル信号（WE0）に応答して書き込みラインバッファ８００に貯蔵されて、このデータはまた書き込みイネーブル信号（WE1）に応答して読み出しラインバッファ８１０に貯蔵された後、カラムアドレスに応答して画素データで最終出力される。上記の如きなされるラインバッファは、カラムアドレスが読み出しラインバッファ８１０だけを制御すれば良く、画素データ出力のためのマルチプレクサも不要であるという利点がある。
以上で説明した本発明は前述した実施例及び添付した図面により限定されるものではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能であることが本発明が属する技術分野で通常の知識を有する者において明白である。
【０００５】
【発明の効果】
上記のようになされる本発明は、ＣＭＯＳイメージセンサで画面をパニング及びスケーリングするためにアドレス生成部を介してローアドレス及びカラムアドレスを生成することによって、別途の追加プロセシング（processing）なしに所望の解像度及びスケールで画像データを直接抽出できるし、またホストシステム（Host system）に別途の負荷を与えなくて自由にウィンドウ操作ができる効果がある。
【図面の簡単な説明】
【図１】ＣＣＤ（Charge Coupled Device）で具現されたイメージセンサのブロック図。
【図２】アクティブ（active）画素アレーを具備した従来のＣＭＯＳイメージセンサのブロック図。
【図３】本発明にかかる画素アレーを具備したＣＭＯＳイメージセンサのブロック図。
【図４】パニング動作のためのパニングィンドウのプログラムを概念的に説明するための図面。
【図５】全体ウィンドウを１／２スケーリングしたウィンドウを概念的に示した図面。
【図６】本発明にかかるアドレス生成部の一実施ブロック図。
【図７】本発明にかかるラインバッファの一実施ブロック図。
【図８】本発明にかかるラインバッファのもう一つの実施ブロック図。
【符号の説明】
３００画素アレー
３１０ロー駆動部
３２０アドレス生成部
３３０アナログディジタル変換部
３４０ラインバッファ
６００ローアドレス生成部
６４０カラムアドレス生成部
６１０、６５０マルチプレクサ
６２０、６６０加算器
６３０、６７０比較器

Claims

単位画素が多数アレーされた画素アレーと、ローアドレスによって上記画素アレーのローを駆動するためのロー駆動部を具備したＣＭＯＳイメージセンサでのウィンドウパニングのための装置であって、
パニングのためのローアドレス及びカラムアドレスを生成するためのアドレス生成部と、
上記ロー駆動部により選択されたローのアナログ画素データを入力されてディジタルに変換するためのアナログディジタル変換部と、
上記アナログディジタル変換部から出力されるディジタル画素データを入力されて上記カラムアドレスによって画素データを選択的に出力するラインバッファリング部と
を備えており、さらに上記パニングのためのローアドレスはロースタートアドレスとパニングのためのウィンドウ高さとの和で表現されるものであり、
上記パニングのためのカラムアドレスはカラムスタートアドレスとパニングのためのウィンドウ幅との和で表現されるものであり、
上記ラインバッファリング部は、
第１及び第２書き込みイネーブル信号に各々応答して上記アナログディジタル変換部から出力されるディジタル画素データを保存する第１及び第２ラインバッファと、
読み出しイネーブル信号によりイネーブルされ、上記パニングのためのカラムアドレスに応答して上記第1または第２ラインバッファに保存されている画素データを選択して出力する第３選択手段と
を備えている、ＣＭＯＳイメージセンサでの画面パニングのための装置。
上記アドレス生成部は上記パニングのためのローアドレスを生成するためのローアドレス生成部を含んで、
上記ローアドレス生成部は、
ロークロックに応答してローアドレスを増加させる第１加算手段と、
上記第１加算手段から出力される上記ローアドレスを入力されて上記パニングのためのローアドレスと比較して第１比較信号を出力する第１比較手段と、
上記第１比較信号を入力されて、上記第１比較信号が、上記第１加算手段からの上記ローアドレスが上記パニングのためのローアドレスより大きいと表す場合にはロースタートアドレスを選択して上記第１加算手段に出力して、上記第１比較信号が、上記第１加算手段からの上記ローアドレスが上記パニングのためのローアドレスより小さいと表す場合には、上記第１加算手段からフィードバック入力されるローアドレスを選択して上記第１加算手段に出力する第１選択手段と
を含んでなる請求項１記載のＣＭＯＳイメージセンサでの画面パニングのための装置。
上記アドレス生成部は上記パニングのためのカラムアドレスを生成するためのカラムアドレス生成部を含んで、
上記カラムアドレス生成部は、
画素クロックに応答してカラムアドレスを増加させる第２加算手段と、
上記第２加算手段から出力される上記カラムアドレスを受信して上記パニングのためのカラムアドレスと比較して第２比較信号を出力する第２比較手段と、
上記第２比較信号を入力されて、上記第２比較信号が、上記第２加算手段からの上記カラムアドレスが上記パニングのためのカラムアドレスより大きいと表す場合にはカラムスタートアドレスを選択して上記第２加算手段に出力して、上記第２比較信号が、上記第２加算手段からの上記カラムアドレスが上記パニングのためのカラムアドレスより小さいと表す場合には、上記第２加算手段からフィードバック入力されるカラムアドレスを選択して上記第２加算手段に出力する第２選択手段と
を含んでなる請求項２記載のＣＭＯＳイメージセンサでの画面パニングのための装置。
上記パニングのためのカラムアドレスが上記第１及び第２ラインバッファに同時に連結されている請求項１記載のＣＭＯＳイメージセンサでの画面パニングのための装置。
上記ラインバッファリング部は、
第１書き込みイネーブル信号に応答して上記アナログディジタル変換部から出力されるディジタル画素データを貯蔵するための書き込みラインバッファと、
第２書き込みイネーブル信号に応答して上記書き込みラインバッファから画素データを入力されて貯蔵し、上記カラムアドレスに応答して上記貯蔵された画素データを選択して出力するための読み出しラインバッファと
を含んでなる請求項１記載のＣＭＯＳイメージセンサでの画面パニングのための装置。
単位画素が多数アレーされた画素アレーと、ローアドレスによって上記画素アレーのローを駆動するためのロー駆動部を具備したＣＭＯＳイメージセンサでのウィンドウスケーリングのための装置であって、
スケーリングのためのローアドレス及びカラムアドレスを生成するためのアドレス生成部と、
上記ロー駆動部により選択されたローのアナログ画素データを入力されてディジタルに変換するためのアナログディジタル変換部と、
上記アナログディジタル変換部から出力されるディジタル画素データを入力されて上記カラムアドレスによって画素データを選択的に出力するラインバッファリング部と
を備えており、上記ラインバッファリング部は、
第１及び第２書き込みイネーブル信号に各々応答して上記アナログディジタル変換部から出力されるディジタル画素データを保存する第１及び第２ラインバッファと、
読み出しイネーブル信号によりイネーブルされ、上記スケーリングのためのカラムアドレスに応答して上記第１または第２ラインバッファに保存されている画素データを選択して出力する第３選択手段と
を備えている、ＣＭＯＳイメージセンサでの画面スケーリングのための装置。
上記アドレス生成部は、
上記スケーリングのためのスケーリングオフセットを足してローアドレスを生成するローアドレス生成部と、
上記スケーリングのためのスケーリングオフセットを足してカラムアドレスを生成するカラムアドレス生成部と
を含んでなる請求項６記載のＣＭＯＳイメージセンサでの画面スケーリングのための装置。
上記スケーリングのためのカラムアドレスが上記第１及び第２ラインバッファに同時に連結されている請求項６記載のＣＭＯＳイメージセンサでの画面スケーリングのための装置。
上記ラインバッファリング部は、
第１書き込みイネーブル信号に応答して上記アナログディジタル変換部から出力されるディジタル画素データを貯蔵するための書き込みラインバッファと、
第２書き込みイネーブル信号に応答して上記書き込みラインバッファから画素データを入力されて貯蔵し、上記カラムアドレスに応答して上記貯蔵された画素データを選択して出力するための読み出しラインバッファと
を含んでなる請求項６記載のＣＭＯＳイメージセンサでの画面スケーリングのための装置。
単位画素が多数アレーされた画素アレーと、ローアドレスによって上記画素アレーのローを駆動するためのロー駆動部とを具備したＣＭＯＳイメージセンサでのウィンドウパニング及びスケーリングのための装置であって、
パニング及びスケーリングのためのローアドレス及びカラムアドレスを生成するためのアドレス生成部と、
上記ロー駆動部により選択されたローのアナログ画素データを入力されてディジタルに変換するためのアナログ-ディジタル変換部と、
上記アナログディジタル変換部から出力されるディジタル画素データを入力されて上記カラムアドレスによって画素データを選択的に出力するラインバッファリング部と
を備えており、さらに上記パニング及びスケーリングのためのローアドレスはロースタートアドレス、パニングのためのウィンドウ高さ、スケーリングオフセットの和で表現されるものであり、
上記パニング及びスケーリングのためのカラムアドレスはカラムスタートアドレス、パニングのためのウィンドウ幅及びスケーリングオフセットの和で表現されるものであり、
上記ラインバッファリング部は、
第１及び第２書き込みイネーブル信号に各々応答して上記アナログディジタル変換部から出力されるディジタル画素データを保存する第１及び第２ラインバッファと、
読み出しイネーブル信号によりイネーブルされ、上記パニング及びスケーリングのためのカラムアドレスに応答して上記第１または第２ラインバッファに保存されている画素データを選択して出力する第３選択手段と
を備えている、ＣＭＯＳイメージセンサでの画面パニング及びパニングのための装置。
上記アドレス生成部は上記パニング及びスケーリングのためのローアドレスを生成するためのローアドレス生成部を含んで、
上記ローアドレス生成部は、
ロークロックに応答して上記スケーリングオフセットをローアドレスに足す第１加算手段と、
上記第１加算手段から出力される上記ローアドレスを入力されて上記パニング及びスケーリングのためのローアドレスと比較して第１比較信号を出力する第１比較手段と、
上記第１比較信号を入力されて、上記第１比較信号が、上記第１加算手段からの上記ローアドレスが上記パニング及びスケーリングのためのローアドレスより大きいと表す場合にはロースタートアドレスを選択して上記第１加算手段に出力し、上記第１比較信号が、上記第１加算手段からの上記ローアドレスが上記パニング及びスケーリングのためのローアドレスより小さいと表す場合には、上記第１加算手段からフィードバック入力されるローアドレスを選択して上記第１加算手段に出力する第１選択手段と
を含んでなる請求項１０記載のＣＭＯＳイメージセンサでの画面パニング及びスケーリングのための装置。
上記アドレス生成部は上記パニング及びスケーリングのためのカラムアドレスを生成するためのカラムアドレス生成部を含んで、
上記カラムアドレス生成部は、
画素クロックに応答して上記スケーリングオフセットをカラムアドレスに足す第２加算手段と、
上記第２加算手段から出力される上記カラムアドレスを受信して上記パニング及びスケーリングのためのカラムアドレスと比較して第２比較信号を出力する第２比較手段と、
上記第２比較信号を入力されて、上記第２比較信号が、上記第２加算手段からの上記カラムアドレスが上記パニング及びスケーリングのためのカラムアドレスより大きいと表す場合にはカラムスタートアドレスを選択して上記第２加算手段に出力して、上記第２比較信号が、上記第２加算手段からの上記カラムアドレスが上記パニング及びスケーリングのためのカラムアドレスより小さいと表す場合には、上記第２加算手段からフィードバック入力されるカラムアドレスを選択して上記第２加算手段に出力する第２選択手段と
を含んでなる請求項１０記載のＣＭＯＳイメージセンサでの画面パニング及びスケーリングのための装置。
上記パニング及びスケーリングのためのカラムアドレスが上記第１及び第２ラインバッファに同時に連結されている請求項１０記載のＣＭＯＳイメージセンサでの画面パニング及びスケーリングのための装置。
上記ラインバッファリング部は、
第１書き込みイネーブル信号に応答して上記アナログディジタル変換部から出力されるディジタル画素データを貯蔵するための書き込みラインバッファと、
第２書き込みイネーブル信号に応答して上記書き込みラインバッファから画素データを入力されて貯蔵し、上記カラムアドレスに応答して上記貯蔵された画素データを選択して出力するための読み出しラインバッファと
を含んでなる請求項１０記載のＣＭＯＳイメージセンサでの画面パニング及びスケーリングのための装置。