JPH07115589A

JPH07115589A - 固体撮像装置

Info

Publication number: JPH07115589A
Application number: JP5258004A
Authority: JP
Inventors: Hajime Akimoto; 秋元　　肇; Katsutaka Kimura; 勝高木村; Akihiko Konoue; 明彦鴻上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-15
Filing date: 1993-10-15
Publication date: 1995-05-02

Abstract

(57)【要約】【目的】垂直ＣＣＤ３における信号電荷の転送におい
て、駆動パルスが出力アンプ６の信号電荷入力部に飛び
込むことに起因する固定パタン雑音を抑圧する。【構成】出力アンプ６の出力信号の出力フォーマット
を、同数の信号出力クロックを有するあらかじめ定めら
れていた第二の出力フォーマットに変換するための１Ｈ
ラインメモリ１１を設けた。【効果】垂直ＣＣＤ３の駆動周波数の極端な増大を回
避しつつ、垂直ＣＣＤ３の駆動期間と出力アンプ６の動
作期間をそれぞれ分離することにより、上記固定パタン
雑音の発生を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特に、２次元状に配置さ
れた画素に対応する受光素子アレイと、入力された信号
電荷を、信号電圧に変換して出力する信号電荷／信号電
圧変換手段と、画像情報を入力光として受光したことよ
り該受光素子アレイに生じた信号電荷を、該信号電荷／
信号電圧変換手段まで転送するための電荷転送手段とを
有する固体撮像装置に関する。

【０００２】

【従来の技術】従来の技術に関して、図２１及び図２２
を用いて以下に説明する。図２１は、従来の固体撮像装
置の一例を示す構成図である。受光面上にはホトダイオ
ード２０１がマトリクス状に配置されており、転送ゲー
ト２０２によって各ホトダイオードは、各列毎に同一の
垂直ＣＣＤ（Charge-Coupled-Device）２０３に接続さ
れている。さらに垂直ＣＣＤ２０３の一端は、信号電荷
蓄積部２０４を介して水平ＣＣＤ２０５に接続されてお
り、水平ＣＣＤ２０５の出力端は、出力アンプ２０６に
入力している。出力アンプ２０６の出力は、出力端子２
０７に接続される。また受光面の側部には、転送ゲート
２０２を制御するための読みだしゲート選択回路２０
８、および垂直ＣＣＤ２０３を制御するための垂直ＣＣ
Ｄ駆動回路２０９が設けられている。

【０００３】次に本従来例の動作を、図２２を用いて説
明する。図２２は、本従来例の動作タイミング図であ
る。図２２に示された水平走査期間とは、水平ＣＣＤ２
０５の駆動クロック毎に、出力端子２０７から連続的に
出力信号電圧が得られる期間であり、水平走査期間に続
く水平帰線期間とは、水平ＣＣＤ２０５の駆動が停止
し、出力端子２０７にも出力信号電圧が得られない期間
である。これら水平走査期間および水平帰線期間の長さ
は、ＮＴＳＣ、ＰＡＬ等、用いられる画像フォーマット
によって、あらかじめ定義されているものである。例え
ばＮＴＳＣフォーマットに従えば、水平走査期間は５
２．７マイクロ秒、水平帰線期間は１０．８マイクロ秒
程度である。

【０００４】ホトダイオード２０１で光電変換され、蓄
積されていた信号電荷は、読みだしゲート選択回路２０
８によって選択されたホトダイオード行について、水平
帰線期間内に転送ゲート２０２を介して垂直ＣＣＤ２０
３内に読みだされる。続く水平走査期間内において、こ
れらの信号電荷は垂直ＣＣＤ２０３内を転送され、信号
電荷蓄積部２０４に蓄えられる。再び次の水平帰線期間
には、信号電荷蓄積部２０４に蓄えられていた信号電荷
は水平ＣＣＤ２０５に転送され、さらに続く水平走査期
間内において、これらの信号電荷は水平ＣＣＤ２０５内
を転送されて、順次出力アンプ２０６に入力する。出力
アンプ２０６は、水平ＣＣＤ２０５から転送されてきた
信号電荷をリアルタイムで出力信号電圧に変換し、出力
端子２０７に出力する。以上の動作を連続して行うこと
により、出力端子２０７からは、あらかじめ定義された
画像フォーマットに沿った入力画像の信号電圧を得るこ
とができる。

【０００５】このような従来例については、電荷掃き出
し（Charge-Sweep-Device）方式撮像素子として、１９
８５年アイエスエスシーシー予稿集、第１００頁から１
０１頁（ISSCC Digest of Technical Papers, pp.100-1
01, Feb., 1985）に詳しく述べられている。

【０００６】

【発明が解決しようとする課題】上記従来の固体撮像装
置においては、垂直ＣＣＤ２０３から信号電荷蓄積部２
０４への信号電荷の転送と、出力アンプ２０６におけ
る、水平ＣＣＤ２０５から転送されてきた信号電荷に対
する出力信号電圧への変換とを、共に水平走査期間内に
行う。ここで出力アンプ２０６においては、数十から数
万エレクトロンの微小な信号電荷を出力信号電圧へと変
換するために、出力アンプ２０６の信号電荷入力端子は
きわめて大きなインピーダンスに設計する必要がある。
通常はこの信号電荷入力端子のインピーダンスは、１０
ｆＦ前後、あるいはそれ以下の容量値に設定される。と
ころが垂直ＣＣＤ２０３から信号電荷蓄積部２０４への
信号電荷の転送においては、通常は数ｐＦの比較的大き
な寄生容量を有する各垂直ＣＣＤゲートに、５Ｖから１
０Ｖ程度の電圧パルスをかける必要がある。このため
に、垂直ＣＣＤ２０３の駆動パルスは容易に出力アンプ
２０６の信号電荷入力端子に飛び込んでしまい、出力端
子２０７で得られる固体撮像装置の出力画像信号内に、
固定パタン雑音（Fixed Pattern Noise）を生じさせる
という問題があった。

【０００７】なおここで、上記のような固定パタン雑音
の発生を本質的に回避するためには、上記垂直ＣＣＤ２
０３から水平ＣＣＤ２０５への信号電荷の転送を水平帰
線期間内に全て行なってしまうという方法もあり、特願
平５−１１５９１７号等に記載されている。しかしなが
らこの場合、例えばＮＴＳＣフォーマットを例として
も、１０．８マイクロ秒程度の水平帰線期間内に、ホト
ダイオード２０１からの信号電荷の読み出し、垂直ＣＣ
Ｄ２０３内における高速転送、水平ＣＣＤ２０５への転
送を全て行なわねばならず、２０ＭＨｚ以上で垂直ＣＣ
Ｄ２０３を駆動させるために、従来と比較して高度な設
計、製造技術が必要となる。

【０００８】上記の例に限らず、一般に２次元状に配置
された受光素子アレイと、入力された信号電荷を、信号
電圧に変換して出力する信号電荷／信号電圧変換手段
と、画像情報を入力光として受光したことにより該受光
素子アレイに生じた信号電荷を、該信号電荷／信号電圧
変換手段まで転送するための電荷転送手段とを有する固
体撮像装置に関しては、一般に出力アンプのような信号
電荷／信号電圧変換手段と、垂直ＣＣＤのようにこの信
号電荷／信号電圧変換手段とは異なるクロックで駆動さ
れる電荷転送手段とを同時に駆動すると、電荷転送手段
の駆動パルスが信号電荷／信号電圧変換手段の信号電荷
入力端子に飛び込んでしまい、出力画像信号内に固定パ
タン雑音を発生させるという問題がある。またこのよう
な固定パタン雑音の発生を防止するためには、信号電荷
／信号電圧変換手段と電荷転送手段の動作を、それぞれ
水平走査期間内と水平帰線期間内とに分離して収める手
法が知られているが、この場合には一般に画像フォーマ
ットにおける水平帰線期間が水平走査期間と比較して著
しく短いために、水平帰線期間内に必要な動作を完了さ
せるには様々な難しさが生じる。本願発明の目的は、固
定パターン雑音のない固体撮像装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明においては上記目
的を達成するために、２次元状に配置された画素に対応
する受光素子アレイと、入力された信号電荷を、信号電
圧に変換して出力する信号電荷／信号電圧変換手段と、
画像情報を入力光として受光したことより該受光素子ア
レイに生じた信号電荷を、該信号電荷／信号電圧変換手
段まで転送するための電荷転送手段とを有する固体撮像
装置において、第一の基準クロック毎に画素信号を出力
する第一の信号出力期間と、第一の信号出力停止期間と
を有する第一の出力フォーマットに従って、該信号電荷
／信号電圧変換手段から出力された出力信号を、第二の
基準クロック毎に画素信号を出力する第二の信号出力期
間と、第二の信号出力停止期間とを有し、さらに第二の
信号出力期間内における第二の基準クロック数が、第一
の信号出力期間内における第一の基準クロック数と同一
である第二の出力フォーマットに従う出力信号に変換す
るための、出力フォーマット変換手段を設けた。

【００１０】

【作用】本発明によれば、信号電荷／信号電圧変換手段
から第一の出力フォーマットに従って出力された出力信
号は、出力フォーマット変換手段によって第二の出力フ
ォーマットに従う出力信号に変換される。このために電
荷転送手段と信号電荷／信号電圧変換手段とは、外部へ
の信号出力フォーマットである第二の出力フォーマット
とは異なり、固体撮像装置内で独自に設定しうる第一の
出力フォーマットで駆動することができる。即ち固体撮
像装置内における水平走査期間である第一の信号出力期
間と、水平帰線期間である第一の信号出力停止期間との
比率は固体撮像装置内で独自に変えることができる。そ
こで第一の信号出力期間と第一の信号出力停止期間との
比率を、信号電荷／信号電圧変換手段および電荷転送手
段が動作する際に共に十分な時間が取れるように設定す
れば、信号電荷／信号電圧変換手段および電荷転送手段
の動作はそれぞれ第一の信号出力期間と第一の信号出力
停止期間内に容易に収めることが可能となる。このよう
に本発明においては電荷転送手段の駆動パルスの、信号
電荷／信号電圧変換手段の信号電荷入力端子への飛び込
みに起因する出力画像信号内への固定パタン雑音の発生
を、高度な設計、製造技術等の導入もなく容易に防止す
ることができる。

【００１１】なおここで第二の信号出力期間内における
第二の基準クロック数は、第一の信号出力期間内におけ
る第一の基準クロック数と同一である。従って出力フォ
ーマット変換手段における第一の出力フォーマットから
第二の出力フォーマットへの出力信号の変換において
は、各基準クロック毎に第一の出力フォーマットから第
二の出力フォーマットへと対応する画素信号出力が存在
する。即ち上記出力フォーマットの変換に際しては画素
信号情報の消滅がないため、基本的に複数の画素信号間
における補間処理は不要であり、さらに基本クロックの
変換に伴う折り返し雑音の発生等の画質劣化要因は存在
しない。これは本発明のように、複数の出力フォーマッ
トを用いることによって固体撮像装置内で独自に水平走
査期間と水平帰線期間の比率を変えることを可能にする
ためには、重要な要素である。

【００１２】

【実施例】

（実施例１）以下本発明の第一の実施例を図１、図２、
図３、図４、図５、及び図６を用いて説明する。図１
は、本発明による固体撮像装置の一構成図である。受光
面上にはホトダイオード１がマトリクス状に配置されて
おり、各ホトダイオード１は、転送ゲート２によって各
列毎に同一の垂直ＣＣＤ３に接続されている。さらに垂
直ＣＣＤ３の一端は、信号電荷蓄積部４を介して水平Ｃ
ＣＤ５に接続されており、水平ＣＣＤ５の出力端は、出
力アンプ６に入力している。出力アンプ６の出力は、相
関二重サンプリング（Correlate-Double-Sampling）手
段１０ａ、利得制御（Automatic-Gain-Control）手段１
０ｂ、およびＡ／Ｄ変換手段１０ｃ、１Ｈラインメモリ
１１を経て出力端子７に接続される。なおここで利得制
御手段１０ｂには、信号特性にガンマ制御を施すための
ガンマ制御機能を含めても良い。また受光面の側部に
は、転送ゲート２を制御するための読みだしゲート選択
回路８、および垂直ＣＣＤ３を制御するための垂直ＣＣ
Ｄ駆動回路９が設けられている。

【００１３】次に本実施例の動作を、図２を用いて説明
する。図２は、本実施例の動作タイミング図である。こ
こで図２中に第一の出力フォーマットにおいて示された
仮想水平走査期間とは、第一の基準クロックに基づい
て、出力アンプ６から連続的に信号電圧が出力している
信号出力期間であり、仮想水平帰線期間とは、出力アン
プ６が信号電圧を出力していない信号出力停止期間であ
る。これら仮想水平走査期間および仮想水平帰線期間の
長さの比は、後に述べるように固体撮像装置内で独自に
決定が可能である。

【００１４】ホトダイオード１で光電変換され、蓄積さ
れていた信号電荷は、読みだしゲート選択回路８によっ
て選択されたホトダイオード行について、仮想水平帰線
期間内に転送ゲート２を介して垂直ＣＣＤ３内に読みだ
される。続いて同一の仮想水平帰線期間内において、こ
れらの信号電荷は垂直ＣＣＤ３内を転送され、信号電荷
蓄積部４に蓄えられ、さらに一旦信号電荷蓄積部４に蓄
えられた信号電荷は、引き続き水平ＣＣＤ５へと転送さ
れる。次に続く仮想水平走査期間内において、これらの
信号電荷は水平ＣＣＤ５内を転送されて、順次出力アン
プ６に入力され、出力アンプ６において信号電圧に変換
される。出力アンプ６から出力された信号電圧は、この
後相関二重サンプリング手段１０ａ、利得制御手段１０
ｂ、およびＡ／Ｄ変換手段１０ｃにおいて、それぞれ低
域雑音の抑圧、出力電圧レベルの調整、およびＡ／Ｄ変
換をなされた後、１Ｈラインメモリ１１に入力される。
１Ｈラインメモリの役割は、第一の出力フォーマットに
基づいて、仮想水平走査期間内に、第一の基準クロック
に従って出力アンプ６から出力された出力信号を、第二
の出力フォーマットに変換して、出力端子７に出力する
ことである。

【００１５】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想水平走査期間中の第一の基準クロックの数と、第
二の出力フォーマットにおける水平走査期間中の第二の
基準クロックの数とはあらかじめ一致させてあるため、
１Ｈラインメモリ１１における出力フォーマット変換に
際しては、画像信号には何らの劣化も生じない。また第
一の出力フォーマットにおける仮想水平走査期間と仮想
水平帰線期間の和と、第二の出力フォーマットにおける
水平走査期間と水平帰線期間の和とは同一に設定されて
いるため、１Ｈラインメモリ１１におけるオーバーフロ
ー等は生じない。さらに図２に示したように、第一の出
力フォーマットにおける仮想水平走査期間のスタートタ
イミングは、第二の出力フォーマットにおける水平帰線
期間内に入っているため、第一の出力フォーマットから
第二の出力フォーマットへの出力フォーマット変換手段
である１Ｈラインメモリ１１の動作を、この後に記載す
るように簡単にすることが可能である。

【００１６】本実施例においては、出力端子７から出力
された出力信号は、任意の画像信号処理装置、画像信号
出力装置、あるいは画像信号記憶装置等に入力されるた
め、上記第二の出力フォーマットは、あらかじめ定義さ
れたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマット
に合わせる必要があるが、第一の出力フォーマットは、
固体撮像装置内で独自に定義することが可能である。

【００１７】そこで本実施例においては、例えば第二の
出力フォーマットをＮＴＳＣと仮定して、仮想水平帰線
期間を３０．０マイクロ秒、仮想水平帰線期間を３３．
５マイクロ秒とすると、３３．５マイクロ秒間にホトダ
イオード１からの信号電荷の読み出し、垂直ＣＣＤ３内
における転送、水平ＣＣＤ５への転送を行なえば良く、
垂直ＣＣＤ３の駆動周波数は１０ＭＨｚ以下に緩和する
ことができるという長所がある。

【００１８】また本実施例の他の長所としては、垂直Ｃ
ＣＤ３の駆動周波数と、水平ＣＣＤ５の駆動周波数とを
等しく、あるいは整数倍に設定し、垂直ＣＣＤ３と水平
ＣＣＤ５の駆動周波数生成回路を簡単化することも可能
である。この場合には、信号電荷が垂直ＣＣＤ３内を水
平ＣＣＤ５まで転送されるのに必要なクロックの数と、
信号電荷が水平ＣＣＤ５内を端から端まで転送されるの
に必要なクロックの数との比と、第１の出力フォーマッ
トにおける仮想水平帰線期間と仮想水平走査期間との比
とが整数倍になるように、駆動周波数および仮想水平帰
線期間と仮想水平走査期間との比を設定すれば良い。

【００１９】なお本実施例においては、垂直ＣＣＤ３の
動作期間は、信号電荷／信号電圧変換手段である出力ア
ンプ６が信号電圧の出力を停止している期間内に収めら
れており、垂直ＣＣＤ３の動作が出力アンプ６の信号電
圧出力内に固定パタン雑音（ＦＰＮ）を生じさせること
はない。ここで出力アンプ６の信号出力動作期間は、１
Ｈラインメモリ１１の信号電圧の出力期間とは重なる
が、１Ｈラインメモリ１１は構造的には一本の配線でＡ
／Ｄ変換手段１０ｃと接続されているだけであり、Ａ／
Ｄ変換手段１０ｃと１Ｈラインメモリ１１との間に適切
な飛込み雑音防止構造を設けることは技術的に容易であ
る。その例として、例えば１Ｈラインメモリ１１部分の
み、個別のパッケージに封入することなどが挙げられ
る。

【００２０】次に上記１Ｈラインメモリ１１の構成及び
動作に関して、図３を用いて以下に説明する。図３は、
１Ｈラインメモリ１１の一構成図である。１Ｈラインメ
モリ本体１１ａの両側には、１Ｈラインメモリ書き込み
回路１１ｂおよび１Ｈラインメモリ読み出し回路１１ｃ
が設けられている。

【００２１】１Ｈラインメモリ１１への入力信号は、始
めに１Ｈラインメモリ書き込み回路１１ｂに入力され、
ここから１Ｈラインメモリ本体１１ａに書き込まれる。
この時の入力信号のクロックは、前述した第一の基本ク
ロックであり、図中にはｆ１で示してある。１Ｈライン
メモリ本体１１ａの構成は、水平画素数個のアドレスを
持ち、各データがｎビットのデジタルメモリである。１
Ｈラインメモリ書き込み回路１１ｂは基本的にはアドレ
ス選択回路であり、第一の基本クロックｆ１毎に、アド
レスを１つづつ変えて１Ｈラインメモリ本体１１ａへの
入力信号の書き込みを行なう。

【００２２】次に１Ｈラインメモリ１１からの出力信号
は、１Ｈラインメモリ読み出し回路１１ｃを介して、１
Ｈラインメモリ本体１１ａから出力される。この時の出
力クロックは、前述した第二の基本クロックであり、図
中にはｆ２で示してある。１Ｈラインメモリ読み出し回
路１１ｃもまた、基本的にはアドレス選択回路であり、
第二の基本クロックｆ２毎にアドレスを１つづつ変え
て、１Ｈラインメモリ本体１１ａから出力信号を読みだ
すように動作する。

【００２３】本構成例においては、１Ｈラインメモリ１
１を構成するのに必要なメモリは１水平走査信号分で済
み、さらに構造が比較的簡単であるという長所がある。

【００２４】次に１Ｈラインメモリ１１の第二の構成法
及び動作に関して、図４を用いて以下に説明する。図４
は本実施例における１Ｈラインメモリ１１の第二の構成
図である。１Ｈラインメモリ１１は、第一の１Ｈシフト
レジスタ１１ｄ、第二の１Ｈシフトレジスタ１１ｅと４
つのスイッチで構成されており、第一の１Ｈシフトレジ
スタ１１ｄの入出力にはそれぞれスイッチ１２ａ、１２
ｂ、第二の１Ｈシフトレジスタ１１ｅの入出力にはそれ
ぞれスイッチ１２ｃ、１２ｄが設けられている。ここで
第一および第二の１Ｈシフトレジスタ１１ｄ、１１ｅ
は、例えばＣＭＯＳのフリップフロップ回路等で構成が
可能である。

【００２５】ある水平期間中にはスイッチ１２ａ、１２
ｄをオンし、スイッチ１２ｂ、１２ｃをオフするものと
すると、１Ｈラインメモリ１１への入力信号は、第一の
基本クロックｆ１で第一の１Ｈシフトレジスタ１１ｄに
順次入力される。この時同時に１Ｈラインメモリ１１か
らの出力信号は、第二の基本クロックｆ２で第二の１Ｈ
シフトレジスタ１１ｅから出力される。続く次の水平期
間においては、スイッチ１２ａ、１２ｄをオフし、スイ
ッチ１２ｂ、１２ｃをオンすることにより、１Ｈライン
メモリ１１への入力信号は第一の基本クロックｆ１で第
二の１Ｈシフトレジスタ１１ｅに入力、１Ｈラインメモ
リ１１からの出力信号は、第二の基本クロックｆ２で第
一の１Ｈシフトレジスタ１１ｄから出力される。

【００２６】本第二の構成例においては、１Ｈラインメ
モリ１１を構成するのに１Ｈシフトレジスタが２本必要
にはなるが、１Ｈラインメモリ１１の構成としては先の
構成例よりもさらに構造の単純化を図れるという利点が
ある。

【００２７】以上の実施例においては、Ａ／Ｄ変換手段
１０ｃで得られたデジタル信号出力を、１Ｈラインメモ
リ１１に入力するものとした。しかしながら、ここでＡ
／Ｄ変換手段１０ｃを削除し、利得制御（ＡＧＣ）手段
１０ｂの出力を直接１Ｈラインメモリ１１に入力したと
しても、１Ｈラインメモリ１１をアナログメモリとすれ
ば、本発明の趣旨が失われないことは明らかである。こ
のような場合の１Ｈラインメモリ１１構成法及び動作に
関して、以下に説明する。

【００２８】Ａ／Ｄ変換手段１０ｃを削除した場合の、
１Ｈラインメモリ１１の第三の構成法及び動作に関し
て、図５を用いて以下に説明する。図５は、アナログの
１Ｈラインメモリ１１の一構成図である。１Ｈラインメ
モリ本体１１ｆの両側には、１Ｈラインメモリ書き込み
回路１１ｇおよび１Ｈラインメモリ読み出し回路１１ｈ
が設けられている。

【００２９】１Ｈラインメモリ１１への入力信号は、始
めに１Ｈラインメモリ書き込み回路１１ｇに入力され、
ここから１Ｈラインメモリ本体１１ｆに書き込まれる。
この時の入力信号のクロックは、前述した第一の基本ク
ロックであり、図中にはｆ１で示してある。ここで１Ｈ
ラインメモリ本体１１ｆは水平画素数個のアドレスを持
つアナログメモリであり、例えば図５中に示したように
水平画素数個のスイッチトキャパシタのアレイとして構
成される。１Ｈラインメモリ書き込み回路１１ｇがアド
レス選択回路であり、第一の基本クロックｆ１毎に、ア
ドレスを１つづつ変えて１Ｈラインメモリ本体１１ｆへ
の入力信号の書き込みを行なうことは、既に図３を用い
て説明した１Ｈラインメモリ１１の構成例と同一であ
る。

【００３０】次に１Ｈラインメモリ１１からの出力信号
は、１Ｈラインメモリ読み出し回路１１ｈを介して、１
Ｈラインメモリ本体１１ｆから出力される。この時の出
力クロックは、前述した第二の基本クロックであり、図
中にはｆ２で示してある。１Ｈラインメモリ読み出し回
路１１ｈもまた、基本的にはアドレス選択回路であり、
第二の基本クロックｆ２毎にアドレスを１つづつ変え
て、１Ｈラインメモリ本体１１ｈから出力信号を読みだ
すように動作する。

【００３１】本構成例においては、１Ｈラインメモリ１
１を構成するのに必要なメモリは１水平走査信号分のキ
ャパシタアレイで済み、構造が比較的簡単であるという
長所がある。

【００３２】Ａ／Ｄ変換手段１０ｃを削除した場合の、
１Ｈラインメモリ１１の第四の構成法及び動作に関し
て、図６を用いて以下に説明する。図６は本実施例にお
けるアナログの１Ｈラインメモリ１１の第四の構成図で
ある。１Ｈラインメモリ１１は、第一の１Ｈシフトレジ
スタ１１ｉ、第二の１Ｈシフトレジスタ１１ｊと４つの
スイッチで構成されており、第一の１Ｈシフトレジスタ
１１ｉの入出力にはそれぞれスイッチ１３ａ、１３ｂ、
第二の１Ｈシフトレジスタ１１ｊの入出力にはそれぞれ
スイッチ１３ｃ、１３ｄが設けられている。ここで第一
および第二の１Ｈシフトレジスタ１１ｉ、１１ｊは、例
えば図６中に示したようにそれぞれ一本の二層駆動ＣＣ
Ｄ（Charge-Coupled-Device）として構成が可能であ
る。

【００３３】ある水平期間中にはスイッチ１３ａ、１３
ｄをオンし、スイッチ１３ｂ、１３ｃをオフするものと
すると、１Ｈラインメモリ１１への入力信号は、第一の
基本クロックｆ１で第一の１Ｈシフトレジスタ１１ｉに
順次入力される。この時同時に１Ｈラインメモリ１１か
らの出力信号は、第二の基本クロックｆ２で第二の１Ｈ
シフトレジスタ１１ｊから出力される。続く次の水平期
間においては、スイッチ１３ａ、１３ｄをオフし、スイ
ッチ１３ｂ、１３ｃをオンすることにより、１Ｈライン
メモリ１１への入力信号は第一の基本クロックｆ１で第
二の１Ｈシフトレジスタ１１ｊに入力、１Ｈラインメモ
リ１１からの出力信号は、第二の基本クロックｆ２で第
一の１Ｈシフトレジスタ１１ｉから出力される。

【００３４】本構成例においては、１Ｈラインメモリ１
１を構成するのに１Ｈシフトレジスタが２本必要にはな
るが、各シフトレジスタが画素部の垂直ＣＣＤ３や出力
部の水平ＣＣＤ５と同様のプロセスで形成が可能である
という利点がある。

【００３５】（実施例２）以下本発明の第二の実施例を
図７及び図８を用いて説明する。図７は、本発明による
固体撮像装置の一構成図である。以下に本実施例の構成
を述べる。受光面上にはホトダイオード２１がマトリク
ス状に配置されており、転送ゲート２２によって各ホト
ダイオード２１は、各列毎に同一の垂直ＣＣＤ２３に接
続されている。さらに垂直ＣＣＤ２３の一端は、水平Ｃ
ＣＤ２５に接続されており、水平ＣＣＤ２５の出力端
は、出力アンプ２６に入力している。出力アンプ２６の
出力は、相関二重サンプリング手段３０ａ、利得制御手
段３０ｂ、およびＡ／Ｄ変換手段３０ｃ、１Ｈラインメ
モリ３１を経て出力端子２７に接続される。なおここで
利得制御手段３０ｂには、信号特性にガンマ制御を施す
ためのガンマ制御機能を含めても良い。この１Ｈライン
メモリ３１の構成および動作は、先に述べた第一の実施
例における１Ｈラインメモリ１１の構成と同一で良い。

【００３６】次に本実施例の動作を、図８を用いて説明
する。図８は、本実施例の動作タイミング図である。こ
こで図８中に第一の出力フォーマットにおいて示された
仮想水平走査期間とは、第一の基準クロックに基づい
て、出力アンプ２６から連続的に信号電圧が出力されて
いる信号出力期間であり、仮想水平帰線期間とは、出力
アンプ２６が信号電圧を出力していない信号出力停止期
間である。これら仮想水平走査期間および仮想水平帰線
期間の長さの比は、後に述べるように固体撮像装置内で
独自に決定が可能である。

【００３７】ホトダイオード２１で光電変換され、蓄積
されていた全ての信号電荷は、垂直帰線期間内に転送ゲ
ート２２を介して垂直ＣＣＤ２３内に読みだされ、読み
だされた信号電荷はホトダイオード２行毎に足し合わさ
れる。この後の垂直走査期間内においては、これらの信
号電荷は垂直ＣＣＤ２３内を、各仮想水平帰線期間内に
ホトダイオード２行分の距離だけ転送される。また垂直
ＣＣＤ２３の端部まで転送された信号電荷は、水平ＣＣ
Ｄ２５内へと転送される。次に続く仮想水平走査期間内
においては、これらの水平ＣＣＤ２５内へと転送された
信号電荷は、水平ＣＣＤ２５内を順次転送されて出力ア
ンプ２６に入力する。出力アンプ２６は、水平ＣＣＤ２
５から転送されてきた信号電荷を、出力信号電圧に順次
変換して出力する。以上の動作は、従来から知られてい
るインターライン転送ＣＣＤ型固体撮像素子の動作に対
応している。出力アンプ２６から出力された出力信号電
圧は、この後相関二重サンプリング手段３０ａ、利得制
御手段３０ｂ、およびＡ／Ｄ変換手段３０ｃにおいて、
それぞれ低域雑音の抑圧、出力電圧レベルの調整、およ
びＡ／Ｄ変換をなされた後、１Ｈラインメモリ３１に入
力される。１Ｈラインメモリ３１の役割が、第一の出力
フォーマットに基づいて仮想水平走査期間内に第一の基
準クロックに従って出力アンプ２６から出力された出力
信号を、第二の出力フォーマットに変換し、第二の基準
クロックに合わせて出力端子２７に出力することである
ことは、前述の第一の実施例における１Ｈラインメモリ
１１と同じである。

【００３８】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想水平走査期間中の第一の基準クロックの数と、第
二の出力フォーマットにおける水平走査期間中の第二の
基準クロックの数とはあらかじめ一致させてあるため、
１Ｈラインメモリ３１における出力フォーマット変換に
際しては、画像信号には何らの劣化も生じない。また第
一の出力フォーマットにおける仮想水平走査期間と仮想
水平帰線期間の和と、第二の出力フォーマットにおける
水平走査期間と水平帰線期間の和とは同一に設定されて
いるため、１Ｈラインメモリ３１におけるオーバーフロ
ー等は生じない。さらに図８に示したように、第一の出
力フォーマットにおける仮想水平走査期間のスタートタ
イミングは、第二の出力フォーマットにおける水平帰線
期間内に入っているため、第一の出力フォーマットから
第二の出力フォーマットへの出力フォーマット変換手段
である１Ｈラインメモリ３１の動作の簡略化が図れるこ
とは、前述の第一の実施例の場合と同様である。

【００３９】本実施例においては、出力端子２７から出
力された出力信号は、任意の画像信号処理装置、画像信
号出力装置、あるいは画像信号記憶装置等に入力される
ため、上記第二の出力フォーマットは、あらかじめ定義
されたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマッ
トに合わせる必要があるが、第一の出力フォーマット
は、固体撮像装置内で独自に定義することが可能であ
る。そこで本実施例においても、例えば第二の出力フォ
ーマットをＮＴＳＣと仮定して、仮想水平帰線期間を３
０．０マイクロ秒、仮想水平帰線期間を３３．５マイク
ロ秒とすると、３３．５マイクロ秒間に垂直ＣＣＤ２３
内におけるホトダイオード２行分の距離の転送、あるい
は垂直ＣＣＤ２３の端部まで転送された信号電荷の水平
ＣＣＤ２５内への転送を行なえば良く、十分な電荷転送
動作時間を確保することができる。これに伴う転送効率
の向上に伴って、垂直ＣＣＤ２３の駆動電圧の低減が可
能となる。

【００４０】またこの垂直ＣＣＤ２３の電荷転送動作時
間を十分に確保可能であることは、特に固体撮像装置の
受光面を水平方向に大きく設計する際には極めて重要で
ある。今ここで例えば受光面の水平方向の長さを１ｃ
ｍ、垂直ＣＣＤ２３のポリシリコンゲート幅を１μｍ、
ポリシリコンゲートのシート抵抗を５０Ω、容量を１０
ｐＦと仮定すると、このポリシリコンゲートを分布定数
線路とみなした場合の時定数である抵抗×容量／１２の
値は０．４マイクロ秒と求まる。垂直ＣＣＤ２３を通常
の４相ＣＣＤとすると、垂直ＣＣＤ２３のゲート電圧は
水平帰線期間内に８回の上下を行なわねばならないのに
対して、この値は３．２マイクロ秒となり、ハイビジョ
ンの水平帰線期間規格である３．８マイクロ秒と既に同
程度となってしまう。さらに受光面の水平方向の長さを
２ｃｍとしたならば抵抗×容量／１２の値は１．７マイ
クロ秒となり、これを８倍した値は１３．３マイクロ秒
となる。すなわちこの場合には、ＮＴＳＣの水平帰線期
間規格である１０．８マイクロ秒でも、水平帰線期間内
に垂直ＣＣＤ２３の転送を完了することは不可能になっ
てしまうからである。

【００４１】なお本実施例においても、垂直ＣＣＤ２３
の駆動パルスが出力アンプ２６の出力に飛び込む固定パ
タン雑音が存在しないこと、さらに１Ｈラインメモリ３
１に起因する固定パタン雑音の影響が無視し得ること
は、第一の実施例の場合と同様である。

【００４２】上記本実施例の説明に際しては、ホトダイ
オード２１で光電変換され、蓄積されていた全ての信号
電荷は、垂直帰線期間内に転送ゲート２２を介して垂直
ＣＣＤ２３内に読みだされ、読みだされた信号電荷はホ
トダイオード２行毎に足し合わされるとした。これは画
素信号電荷のいわゆる混合読み出し方式を前提としたも
のであるが、垂直ＣＣＤ２３内に読みだされた信号電荷
はホトダイオード毎に個別に垂直ＣＣＤ２３、水平ＣＣ
Ｄ２５を転送されて出力アンプ２６から出力される、い
わゆる画素独立読み出し方式を仮定しても、本発明の適
用には差し支えないことは明らかである。記載は省略す
るが、このことに関しては他の本発明の実施例でも同様
である。

【００４３】（実施例３）上記第二の実施例は、本発明
の適用により垂直ＣＣＤの駆動に余裕をもたせた例であ
るが、一方水平ＣＣＤの駆動に関しては明らかに余裕が
減少する。水平ＣＣＤの駆動の緩和に関しては、従来か
ら様々な検討が行なわれてきた。そのよく知られている
方法は、水平ＣＣＤを２本設けることにより、駆動周波
数を半分に低減する手法であり、これに関しては例えば
１９８５年のアイイーデイエム予稿集４４４頁から４４
７頁（IEDM 85 Technical papers, pp.444-447, Dec.,
1985）に詳しく述べられている。しかしながらこの方法
の場合には、水平ＣＣＤ間の信号電荷の転送を完全に行
なうことが困難であるために、水平ＣＣＤ間を転送され
た信号電荷と、水平ＣＣＤ間の転送を行なわれなかった
信号電荷との間に信号電荷量の差異が生じ、固定パタン
雑音となるという問題点がある。

【００４４】他に水平ＣＣＤの駆動を完全に回避する例
としては、例えばアイトリプルイートランザクションズ
オンエレクトロンデバイセズ３８巻ナンバー
５、９６９頁から９７５頁（IEEE Transactions on Ele
ctron Devices, vol.38, no.5, pp.969-975, May. 199
1）に示されているように、水平ＣＣＤに替えて水平画
素数個の出力アンプを設けるという方法もある。しかし
この場合には、画素ピッチの縮小に対して、各出力アン
プを画素の横方向のピッチ内に収めることが困難にな
る、という問題点がある。

【００４５】以下に述べる第三の実施例では、上記のよ
うな問題点を回避しつつ、垂直ＣＣＤの駆動と共に水平
ＣＣＤの駆動にも同時に余裕をもたせるための構造を開
示する。以下本発明の第三の実施例を図９、図１０、及
び図１１を用いて説明する。図９は、本発明による固体
撮像装置の一構成図である。以下に本実施例の構成を述
べる。受光面上にはホトダイオード６１がマトリクス状
に配置されており、各ホトダイオード６１は転送ゲート
６２によって各列毎に同一の垂直ＣＣＤ６３に接続され
ている。さらに垂直ＣＣＤ６３の一端は、ｎ個（図９に
おいては、図面の簡単化のためにｎ＝２として示してい
る。）設けられた第一の水平ＣＣＤ６４のいずれかに接
続されている。第一の水平ＣＣＤ６４には、第一の水平
ＣＣＤ６４の半分のゲートを有する第二の水平ＣＣＤ６
５が隣接して設けられている。各第二の水平ＣＣＤ６５
の出力端は、やはりｎ個設けられた出力アンプ６６にそ
れぞれ入力している。また各出力アンプ６６の出力は、
相関二重サンプリング手段７０ａ、利得制御手段７０
ｂ、およびＡ／Ｄ変換手段７０ｃ、第一の１Ｈラインメ
モリ７２に並列に入力し、その出力はさらに第二の１Ｈ
ラインメモリ７１を経て出力端子６７に出力される。な
お第二の１Ｈラインメモリ７１の構成及び動作は、前述
の第一の実施例において述べた内容と同一なのでここで
は説明を省略する。

【００４６】次に本実施例の動作を、図１０及び図１１
を用いて説明する。図１０は、本実施例の動作タイミン
グ図である。ここで図１０の第一の出力フォーマットに
示された仮想水平走査期間とは、第一の基準クロックに
従って第一の１Ｈラインメモリ７２が連続的に信号電圧
を出力している信号出力期間であり、仮想水平帰線期間
とは、第一の１Ｈラインメモリ７２が信号電圧を出力し
ていない信号出力停止期間である。これら仮想水平走査
期間および仮想水平帰線期間の長さの比は、後に述べる
ように固体撮像装置内で独自に決定が可能である。

【００４７】ホトダイオード６１で光電変換され、蓄積
されていた全ての信号電荷は、垂直帰線期間内に転送ゲ
ート６２を介して垂直ＣＣＤ６３内に読みだされ、読み
だされた信号電荷はホトダイオード２行毎に足し合わさ
れる。この後の垂直走査期間内においては、これらの信
号電荷は垂直ＣＣＤ６３内を、各仮想水平走査期間内に
ホトダイオード２行分の距離だけ転送される。また垂直
ＣＣＤ６３の端部まで転送された信号電荷は、各第一の
水平ＣＣＤ６４内に転送される。仮想水平帰線期間内に
おいては、これら第一の水平ＣＣＤ６４内に転送された
信号電荷は、第二の水平ＣＣＤ６５内を介して、順次出
力アンプ６６に入力される。

【００４８】ここで第一の水平ＣＣＤ６４および第二の
水平ＣＣＤ６５の動作に関して、図１１を用いて詳細に
説明する。図１１は第一および第二の水平ＣＣＤの動作
説明図であり、一組の第一および第二の水平ＣＣＤと出
力アンプ６６が示してある。また第一の水平ＣＣＤに入
力している垂直ＣＣＤ６３の本数は、受光面上に配置し
てあるホトダイオードの水平画素数を、第一の水平ＣＣ
Ｄ６４の数であるｎで割った値であるが、ここでは図面
の簡略化のために、８本として示してある。垂直ＣＣＤ
６３の端部から第一の水平ＣＣＤ６４内に転送された信
号電荷は、仮想水平帰線期間内に（ａ）から（ｇ）に示
したように順次出力アンプ６６へと転送される。なおこ
こでハッチングして示した部分は、信号電荷を蓄積して
いる一単位の転送チャネルを示している。仮想水平帰線
期間の開始時である（ａ）は、第一の水平ＣＣＤ６４が
信号電荷を垂直ＣＣＤ６３から受け取った状態である。
続く（ｂ）では、第一の水平ＣＣＤ６４の前半部が蓄積
していた信号電荷は、第二の水平ＣＣＤ６５に転送され
る。この後（ｃ）に示す第一および第二の水平ＣＣＤの
信号電荷転送が行なわれ、第二の水平ＣＣＤ６５内の信
号電荷は、出力アンプ６６に入力される。第二の水平Ｃ
ＣＤ６５内の信号電荷が全て出力されてしまった状態が
（ｄ）であり、引き続き（ｅ）に示すように第一の水平
ＣＣＤ６４の後半部が蓄積していた信号電荷が、第二の
水平ＣＣＤ６５に転送される。この後（ｆ）に示す第二
の水平ＣＣＤの信号電荷転送が再び行なわれ、第二の水
平ＣＣＤ６５内の信号電荷は、出力アンプ６６に入力さ
れる。第二の水平ＣＣＤ６５内の信号電荷が再び全て出
力された状態が（ｇ）であり、これで仮想水平帰線期間
が終了する。

【００４９】各出力アンプ６６は、各第二の水平ＣＣＤ
６５から転送されてきた信号電荷を出力信号電圧に変換
して出力する。各出力アンプ６６から出力された出力信
号電圧は、この後各相関二重サンプリング手段７０ａ、
利得制御手段７０ｂ、およびＡ／Ｄ変換手段７０ｃにお
いて、それぞれ低域雑音の抑圧、出力電圧レベルの調
整、およびＡ／Ｄ変換をなされた後、第一の１Ｈライン
メモリ７２に並列に入力される。第一の１Ｈラインメモ
リ７２の役割は、各出力アンプ６６から出力された出力
信号を、一時的に記憶した後に第一の出力フォーマット
に従って、第二の１Ｈラインメモリ７１へと再出力する
ことである。また第二の１Ｈラインメモリ７１の役割
は、第一の１Ｈラインメモリ７２から出力された出力信
号を、第二の出力フォーマットに変換して、出力端子６
７に出力することである。

【００５０】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想水平走査期間中の第一の基準クロックの数と、第
二の出力フォーマットにおける水平走査期間中第二の基
準クロックの数とはあらかじめ一致させてあるため、第
二の１Ｈラインメモリ７１における出力フォーマット変
換に際しては、画像信号には何らの劣化も生じない。ま
た第一の出力フォーマットにおける仮想水平走査期間と
仮想水平帰線期間の和と、第二の出力フォーマットにお
ける水平走査期間と水平帰線期間の和とは同一に設定さ
れているため、１Ｈラインメモリ７１におけるオーバー
フロー等は生じない。さらに図１０に示したように、第
一の出力フォーマットにおける仮想水平走査期間のスタ
ートタイミングは、第二の出力フォーマットにおける水
平帰線期間内に入っているため、第一の出力フォーマッ
トから第二の出力フォーマットへの出力フォーマット変
換手段である１Ｈラインメモリ７１の動作の簡略化が図
れることは、前述の第一の実施例の場合と同様である。

【００５１】本実施例においては、出力端子６７から出
力された出力信号は、任意の画像信号処理装置、画像信
号出力装置、あるいは画像信号記憶装置等に入力される
ため、上記第二の出力フォーマットは、あらかじめ定義
されたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマッ
トに合わせる必要があるが、第一の出力フォーマット
は、固体撮像装置内で独自に定義することが可能であ
る。そこで本実施例においては、例えば第二の出力フォ
ーマットをＮＴＳＣと仮定して、仮想水平帰線期間を４
０．０マイクロ秒、仮想水平帰線期間を２３．５マイク
ロ秒とすると、４０．０マイクロ秒の間に第一および第
二の水平ＣＣＤから出力アンプ６６への読み出しと出力
アンプ６６における出力信号電圧の出力を行ない、２
３．５マイクロ秒間に第一の１Ｈラインメモリ７２から
の信号電荷の読み出しと垂直ＣＣＤ６３内における転
送、第一の水平ＣＣＤ６４への転送を行なえば良いこと
になる。ここで第一の水平ＣＣＤ６４から第一の１Ｈラ
インメモリ７２までの並列数ｎを、ｎ＝１０とし、さら
に受光面上のホトダイオードの水平画素数を５００と仮
定、さらに第一の水平ＣＣＤ６４から第二の水平ＣＣＤ
６５への信号電荷の転送時間を無視すると、出力アンプ
６６における出力信号電圧の出力は約０．８マイクロ秒
に１画素となり、出力アンプ６６の動作クロックは約
１．２５ＭＨｚと求まる。これは同じ画素数を有するＮ
ＴＳＣ対応の従来のインターラインＣＣＤ型固体撮像素
子における出力アンプの動作クロックが９．５ＭＨｚで
あるのと比較して、約１／７．６の周波数である。そこ
でこれにあわせて出力アンプ６６の出力信号帯域を１／
７．６に制限すれば、出力信号電圧のＳ／Ｎの約９ｄＢ
の向上が可能である。このような出力アンプ６６にお
ける出力信号のＳ／Ｎの向上に加えて、本実施例におい
ては、第一の１Ｈラインメモリ７２からの出力信号の読
み出しには２３．５マイクロ秒間もの時間が確保できる
という利点がある。ＮＴＳＣ対応の従来のインターライ
ンＣＣＤ型固体撮像素子では、出力アンプが停止してい
る時間は水平帰線期間の１０．８マイクロ秒しかなく、
これと比較して２倍以上の時間的余裕が得られている。
このことは、第一の１Ｈラインメモリ７２の信号出力に
関して、クロック周波数の低減が図れたことを意味して
いる。またさらに、本実施例においても、垂直ＣＣＤ６
３の駆動周波数が緩和できることは、前述の第二の実施
例と同様である。

【００５２】なお本実施例においては、第一の１Ｈライ
ンメモリ７２の出力動作期間は、信号電荷／信号電圧変
換手段である出力アンプ６６が信号電圧の出力を停止し
ている期間内に収められており、第一の１Ｈラインメモ
リ７２の出力動作が出力アンプ６６の信号電圧出力内に
固定パタン雑音（ＦＰＮ）を生じさせることはない。こ
こで第二の１Ｈラインメモリ７１の出力動作期間は、出
力アンプ６６の出力動作期間とは重なるが、第二の１Ｈ
ラインメモリ７１は構造的には一本の配線で第一の１Ｈ
ラインメモリ７２と接続されているだけであり、第一の
１Ｈラインメモリ７２と第二の１Ｈラインメモリ７１と
の間に適切な飛込み雑音防止構造を設けることは技術的
に容易である。その例として、例えば第二の１Ｈライン
メモリ７１部分のみ、個別のパッケージに封入すること
などが挙げられる。

【００５３】なお本実施例においては、全ての信号電荷
は出力アンプ６６に入力される前に必ず水平ＣＣＤ間を
転送される。従って前述の水平ＣＣＤを２行にした場合
のように、水平ＣＣＤ間を転送された信号電荷と、水平
ＣＣＤ間の転送を行なわれなかった信号電荷との間に信
号電荷量の差異が生じ、固定パタン雑音となるという問
題は、本実施例の場合は明らかに存在しない。

【００５４】（実施例４）以下本発明の第四の実施例
を、図１２及び図１３を用いて説明する。図１２は、本
発明による固体撮像装置の一構成図である。以下に本実
施例の構成を述べる。受光面上にはホトダイオード４１
がマトリクス状に配置されており、各ホトダイオード４
１は転送ゲート４２によって各列毎に同一の垂直ＣＣＤ
４３に接続されている。さらに垂直ＣＣＤ４３の一端
は、蓄積ＣＣＤ５４を介して水平ＣＣＤ４５に接続され
ており、水平ＣＣＤ４５の出力端は、出力アンプ４６に
入力している。出力アンプ４６の出力は、相関二重サン
プリング手段５０ａ、利得制御手段５０ｂ、およびＡ／
Ｄ変換手段５０ｃ、１フィールドメモリ５１を経て出力
端子４７に接続される。

【００５５】次に本実施例の動作を、図１３を用いて説
明する。図１３は、本実施例の動作タイミング図であ
る。ここで図１３中に第一の出力フォーマットにおいて
示された仮想垂直走査期間とは、第一の基準クロックに
基づいて、出力アンプ４６が後で述べる仮想水平帰線期
間をはさんで連続的に信号電圧を出力している信号出力
期間であり、仮想垂直帰線期間とは、出力アンプ４６が
信号電圧を出力していない信号出力停止期間である。こ
こで仮想垂直走査期間は、仮想水平帰線期間及び仮想水
平走査期間よりなる。これら仮想垂直帰線期間、仮想垂
直走査期間、仮想水平帰線期間、及び仮想水平走査期間
の長さは、後に述べるように固体撮像装置内で独自に決
定が可能である。

【００５６】ホトダイオード４１で光電変換され、蓄積
されていた全ての信号電荷は、仮想垂直帰線期間内に転
送ゲート４２を介して垂直ＣＣＤ４３内に読みだされ、
読みだされた信号電荷はホトダイオード２行毎に足し合
わされる。さらにこれらの信号電荷は引き続き同じ仮想
垂直帰線期間内に、すべて蓄積ＣＣＤ５４内に転送され
る。続く仮想垂直走査期間内においては、これらの信号
電荷は蓄積ＣＣＤ５４内を、各仮想水平帰線期間内に１
段ずつ転送される。なおここで蓄積ＣＣＤ５４の端部ま
で転送された信号電荷については、水平ＣＣＤ４５内に
転送される。次に続く仮想水平走査期間内においては、
これらの水平ＣＣＤ４５内に転送された信号電荷は、水
平ＣＣＤ４５内を順次転送され、出力アンプ４６に入力
する。出力アンプ４６は、水平ＣＣＤ４５から転送され
てきた信号電荷を順次信号電圧に変換、出力する。出力
アンプ４６から出力された信号電圧は、この後相関二重
サンプリング手段５０ａ、利得制御手段５０ｂ、および
Ａ／Ｄ変換手段１０ｃにおいて、それぞれ低域雑音の抑
圧、出力電圧レベルの調整、およびＡ／Ｄ変換をなされ
た後、１フィールドメモリ５１に入力される。１フィー
ルドメモリ５１の役割は、第一の出力フォーマットに基
づいて、仮想垂直走査期間内の各仮想水平走査期間内
に、第一の基準クロックに従って出力アンプ４６から出
力された出力信号を、第二の出力フォーマットに変換し
て、出力端子４７に出力することである。

【００５７】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想垂直走査期間内の第一の基準クロックの数と、第
二の出力フォーマットにおける垂直走査期間内の第二の
基準クロックの数とはあらかじめ一致させてあるため、
１フィールドメモリ５１における出力フォーマット変換
に際しては、画像信号には何らの劣化も生じない。また
第一の出力フォーマットにおける仮想垂直走査期間と仮
想垂直帰線期間の和と、第二の出力フォーマットにおけ
る垂直走査期間と垂直帰線期間の和とは同一に設定され
ているため、１フィールドメモリ５１におけるオーバー
フロー等は生じない。さらに図１３に示したように、第
一の出力フォーマットにおける仮想垂直走査期間のスタ
ートタイミングは、第二の出力フォーマットにおける垂
直帰線期間内に入っているため、第一の出力フォーマッ
トから第二の出力フォーマットへの出力フォーマット変
換手段である１フィールドメモリ５１の動作を、この後
に記載するように簡単にすることが可能である。

【００５８】本実施例においては、出力端子４７から出
力された出力信号は、任意の画像信号処理装置、画像信
号出力装置、あるいは画像信号記憶装置等に入力される
ため、上記第二の出力フォーマットは、あらかじめ定義
されたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマッ
トに合わせる必要があるが、一方第一の出力フォーマッ
トは、固体撮像装置内で独自に定義することが可能であ
る。そこで本実施例においては、仮想垂直帰線期間を垂
直帰線期間に対して大きくし、垂直ＣＣＤ４３から蓄積
ＣＣＤ５４への転送動作期間をこの本来の垂直帰線期間
よりも長くすることにより、垂直ＣＣＤ４３に十分な電
荷転送動作時間を確保することができる。このことは、
ハイビジョン対応の固体撮像装置を設計する際等には極
めて有効である。ハイビジョンの垂直帰線期間は１．３
ｍ秒程度であり、受光面の画素数を垂直方向１０００画
素、垂直ＣＣＤ４３を通常の４相ＣＣＤと仮定すると、
垂直ＣＣＤ４３から蓄積ＣＣＤ５４への転送動作を従来
の垂直帰線期間に収めるためには、垂直ＣＣＤ４３の転
送クロックは最低でも約４００ｋＨｚ以上でなくてはな
らない。そこで従来は垂直ＣＣＤ４３を高速に転送する
ために、各垂直ＣＣＤゲートに対して金属配線でシャン
トし、見かけ上の垂直ＣＣＤゲート抵抗を低減する必要
があった。このことに関しては、１９８９年アイエスエ
スシーシー予稿集、第８８頁から８９頁（ISSCC Digest
of Technical Papers, pp.88-89, Feb., 1989）に詳し
く述べられている。しかしながら本実施例においては、
例えば仮想垂直帰線期間を６．６ｍ秒と設定すれば、垂
直ＣＣＤ４３の転送クロックを約１００ｋＨｚ程度に低
減でき、受光面がそれほど大きくない場合には、上記の
金属配線シャントを省略してプロセスコストの低減を図
ることができる。なおこの際には仮想垂直走査期間は、
本来の垂直走査期間約１５ｍ秒と比べて約１０ｍ秒に短
縮されるが、この分は第一の基準クロックである水平Ｃ
ＣＤ４５の転送クロックの１．５倍の高速化、あるいは
水平ＣＣＤ４５の並列化等で対処することになる。

【００５９】本実施例においては、垂直ＣＣＤ４３から
蓄積ＣＣＤ５４への転送動作期間は、信号電荷／信号電
圧変換手段である出力アンプ４６が信号電圧の出力を停
止している仮想垂直帰線期間内に収められており、垂直
ＣＣＤ４３から蓄積ＣＣＤ５４への転送動作が出力アン
プ４６の信号電圧出力に固定パタン雑音を生じさせるこ
とはない。ここで出力アンプ４６の信号出力動作期間
は、１フィールドメモリ５１の信号電圧の出力期間とは
重なるが、１フィールドメモリ５１は構造的には一本の
配線でＡ／Ｄ変換手段５０ｃと接続されているだけであ
り、Ａ／Ｄ変換手段５０ｃと１フィールドメモリ５１と
の間に適切な飛込み雑音防止構造を設けることは技術的
に容易である。その例として、例えば１フィールドメモ
リ５１部分のみ、個別のパッケージに封入することなど
が挙げられる。

【００６０】なお上記の説明では述べなかったが、仮想
水平帰線期間と仮想水平走査期間の決め方には自由度が
ある。これら両者は、垂直走査期間に対する仮想垂直走
査期間の比率だけ、それぞれ本来の水平帰線期間と水平
走査期間に対して短くしても良いし、または可能ならば
そのどちらか一方を本来の期間の長さのままにしておい
ても良い。

【００６１】最後に１フィールドメモリ５１に関して述
べる。１フィールドメモリ５１は、基本的には既に第一
の実施例において説明した１Ｈラインメモリ１１の構成
及び動作において、１Ｈラインメモリ本体１１ａ、１１
ｆまたは第一および第二の１Ｈシフトレジスタ１１ｄ、
１１ｅ、１１ｉ、１１ｊを、それぞれ１フィールドメモ
リ本体または第一および第二の１フィールドシフトレジ
スタと置き換えれば良い。なお１フィールドメモリ５１
には、５００×５００画素、８ビットのＡ／Ｄ変換器５
０ｃを用いたと仮定した際には、ホトダイオード４１か
ら読みだされた信号電荷をホトダイオード２行毎に足し
合わしている場合で１Ｍビット、足し合わせを行なわな
い場合で２Ｍビットの容量があればよい。

【００６２】（実施例５）以下本発明の第五の実施例を
図１４、図１５、図１６、及び図１７を用いて説明す
る。図１４は、本発明による固体撮像装置の一構成図で
あり、図面の簡略化のために画素数を２×２として示し
ている。以下に本実施例の構成を述べる。受光面上には
画素がマトリクス状に配置されており、各画素にはホト
ダイオード８１が入力している画素出力アンプ８２、出
力アンプ８２がスイッチ８４を介して入力する画素容量
８３が設けられている。これらの画素容量８３はさらに
スイッチ８４を介して水平信号線８５に接続され、水平
信号線８５はスイッチ８６を介して垂直信号線８７につ
ながっている。垂直信号線８７の一端は帰還抵抗８９を
有する出力アンプ８８に入力し、出力アンプ８８に出力
は利得制御手段９０ｂ、およびＡ／Ｄ変換手段９０ｃ、
１フレームメモリ９１を経て出力端子９７に接続され
る。

【００６３】次に本実施例の動作の概略を、図１５を用
いて説明する。図１５は、本実施例の動作タイミング図
である。ここで図１５中に第一の出力フォーマットにお
いて示された仮想垂直走査期間とは、第一の基準クロッ
クに基づいて、出力アンプ８８が後で述べる仮想水平帰
線期間をはさんで連続的に信号電圧を出力している信号
出力期間であり、仮想垂直帰線期間とは、出力アンプ８
８が信号電圧を出力していない信号出力停止期間であ
る。ここで仮想垂直走査期間は、仮想水平帰線期間及び
仮想水平走査期間より成る。これら仮想垂直帰線期間、
仮想垂直走査期間、仮想水平帰線期間、及び仮想水平走
査期間の長さは、後に述べるように固体撮像装置内で独
自に決定が可能である。本図に示したように、仮想垂直
帰線期間内には画素出力アンプ８２から画素容量８３へ
の出力信号の書き込みが行なわれ、仮想垂直走査期間内
には画素容量８３に蓄えられていた出力信号の走査出力
および出力アンプ８８から１フレームメモリ９１への信
号入力が行なわれる。

【００６４】以下に本実施例の画素部の構成および動作
に関して、図１６及び図１７を用いてさらに説明する。
図１６は、本実施例の一画素の構成図である。以下に本
実施例の画素部の構成を述べる。各画素に設けられたホ
トダイオード８１が入力している画素出力アンプ８２
は、ｎＭＯＳドライバトランジスタ９３と、ｎＭＯＳ負
荷トランジスタ９４とからなるソースフォロアとして構
成されている。このソースフォロアの出力は、読み出し
スイッチ９５を介して画素容量８３に入力している。さ
らに画素容量８３は垂直スイッチ９６、水平スイッチ９
９を介して水平信号線８５に接続され、水平信号線８５
はスイッチ８６を介して垂直信号線８７につながる。垂
直スイッチ９６および水平スイッチ９９のゲートは、そ
れぞれ垂直走査線９８および水平走査線１００を介し
て、垂直走査回路１０２および水平走査回路１０１によ
って制御される。なおホトダイオード８１には、リセッ
トスイッチ９２が設けられている。

【００６５】図１７は本実施例の一画素の仮想垂直帰線
期間内の動作タイミング図である。以下に本実施例の画
素部の動作を述べる。仮想垂直走査期間内には、ホトダ
イオード８１には光電変換により生じた信号電荷が蓄え
られる。仮想垂直帰線期間に入ると、図１６に示したＶ
Ｇ、ＶＤ、ＲＤ端子に所定の電圧が印加され、画素出力
アンプ８２はホトダイオード８１内に蓄積されていた信
号電荷に対応した出力電圧信号を出力する。続いてＩＧ
端子に所定のオン電圧が印加され、読み出しスイッチ９
５がオンすると、画素出力アンプ８２の出力信号は画素
容量８３に蓄積される。この後ＩＧはオフし、ＲＧ端子
に所定のオン電圧が印加されてリセットスイッチ９２が
オンすると、ホトダイオード８１に蓄えられていた信号
電荷がリセットされる。ＲＧ端子がオフし、最後にＶ
Ｇ、ＶＤ、ＲＤ端子の印加電圧が接地電圧に戻ると、ホ
トダイオード８１はふたたび信号電荷の蓄積動作を開始
する。受光面上に配置された全ての画素は、仮想垂直帰
線期間内に以上のような同一の動作を行なう。

【００６６】続く仮想垂直走査期間内においては、各画
素容量８３に蓄えられている出力信号の走査出力および
１フレームメモリ９１への入力が行なわれる。仮想垂直
走査期間内の仮想水平帰線期間内に、垂直走査回路１０
２により垂直走査線９８を介して一本の垂直走査線９８
が選択されると、垂直スイッチ９６およびスイッチ８６
がオンする。次いで仮想水平走査期間内には、水平走査
回路１０１から水平走査線１００を介して各画素の水平
スイッチ９９が走査され、画素容量８３に蓄えられてい
た出力信号は、水平信号線８５および垂直信号線８７を
介して順次出力アンプ８８に入力される。出力アンプ８
８から出力された信号電圧は、この後利得制御手段９０
ｂ、およびＡ／Ｄ変換手段９０ｃにおいて、それぞれ出
力電圧レベルの調整、およびＡ／Ｄ変換をなされた後、
１フレームメモリ９１に入力される。１フレームメモリ
の役割は、第一の出力フォーマットに基づいて、仮想水
平走査期間内に、第一の基準クロックに従って出力アン
プ８８から出力された出力信号を、第二の出力フォーマ
ットに変換して、出力端子９７に出力することである。

【００６７】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想垂直走査期間内の第一の基準クロックの数と、第
二の出力フォーマットにおける垂直走査期間内の第二の
基準クロックの数とはあらかじめ一致させてあるため、
１フレームメモリ９１における出力フォーマット変換に
際しては、画像信号には何らの劣化も生じない。また第
一の出力フォーマットにおける仮想垂直走査期間と仮想
垂直帰線期間の和と、第二の出力フォーマットにおける
垂直走査期間と垂直帰線期間の和とは同一に設定されて
いるため、１フレームメモリ９１におけるオーバーフロ
ー等は生じない。さらに図１５に示したように、第一の
出力フォーマットにおける仮想垂直走査期間のスタート
タイミングは、第二の出力フォーマットにおける垂直帰
線期間内に入っているため、第一の出力フォーマットか
ら第二の出力フォーマットへの出力フォーマット変換手
段である１フレームメモリ９１の動作は、既に第４の実
施例の１フィールドメモリ５１と同様な構造に簡単にす
ることが可能である。

【００６８】本実施例においては、出力端子９７から出
力された出力信号は、任意の画像信号処理装置、画像信
号出力装置、あるいは画像信号記憶装置等に入力される
ため、上記第二の出力フォーマットは、あらかじめ定義
されたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマッ
トに合わせる必要があるが、一方第一の出力フォーマッ
トは、固体撮像装置内で独自に定義することが可能であ
る。そこで本実施例においては、仮想垂直帰線期間を垂
直帰線期間に対して大きくし、画素出力アンプ８２によ
る画素容量８３への充電時間を垂直帰線期間よりも長く
することにより、画素出力アンプ８２から画素容量８３
への出力信号帯域を狭くして、出力信号のランダム雑音
に対するＳ／Ｎを向上させることができる。例えばＮＴ
ＳＣ出力フォーマットにおける垂直帰線期間は２．５ｍ
秒程度であるが、もし仮想垂直帰線期間を５ｍ秒と設定
すれば、単純に計算して上記画素出力アンプ８２の出力
帯域は仮想垂直帰線期間が本来の垂直帰線期間と同一で
あった場合の１／２に圧縮することが可能である。これ
はランダム雑音に対する出力信号電圧のＳ／Ｎが３ｄＢ
向上することを意味する。

【００６９】本実施例においては、画素容量８３から出
力アンプ８８への出力信号伝達動作期間は、信号電荷／
信号電圧変換手段である画素出力アンプ８２が信号電圧
の出力を停止している仮想垂直走査期間内に収められて
おり、スイッチ８４等の動作が画素出力アンプ８２の信
号電圧出力に雑音を生じさせることはない。ここで画素
出力アンプ８２の信号出力動作期間は、１フレームメモ
リ９１の信号電圧の出力期間とは重なるが、１フレーム
メモリ９１は構造的には一本の配線でＡ／Ｄ変換手段９
０ｃと接続されているだけであり、Ａ／Ｄ変換手段９０
ｃと１フレームメモリ９１との間に適切な飛込み雑音防
止構造を設けることは技術的には容易である。その例と
して、例えば１フレームメモリ９１部分のみ、個別のパ
ッケージに封入することなどが挙げられる。

【００７０】なお上記の説明では述べなかったが、仮想
水平帰線期間と仮想水平走査期間の決め方には自由度が
ある。これら両者は、垂直走査期間に対する仮想垂直走
査期間の比率だけ、それぞれ本来の水平帰線期間と水平
走査期間に対して短くしても良いし、または可能ならば
そのどちらか一方を本来の期間の長さのままにしておい
ても良い。

【００７１】最後に、上記説明では省略した相関二重サ
ンプリングと電子シャッタ機能について述べる。画素出
力アンプ８２の出力信号に対して相関二重サンプリング
によるリセット雑音の抑圧を行なうためには、相関二重
サンプリング手段を各画素に設け、１フレーム前の信号
電荷リセット時における出力信号を保持しておく必要が
ある。これは物理的には可能であるが、これによる画素
面積の増大を考えると、むしろリセット時における画素
出力アンプ８２の入力容量の削減と、画素出力アンプ８
２における低域雑音の低減を図るべきである。また電子
シャッタ機能については、仮想水平帰線期間内の任意の
タイミングでＲＤ、ＲＧ端子をオンにしてリセットスイ
ッチ９２をオンにすることにより、容易に実現が可能で
ある。

【００７２】（実施例６）以下本発明の第六の実施例を
図１８及び図１９を用いて説明する。図１８は、本発明
による固体撮像装置の一構成図である。本実施例の構成
は、１Ｈラインメモリ１１が１フィールドメモリ１１１
に替わり、さらに読み出しゲート選択回路１０８、垂直
ＣＣＤ駆動回路１０９の動作形態が後に示すように異な
っていることを除けば、本発明の第一の実施例と同一で
ある。なお図１８中で第一の実施例と同一の構造である
部分に関しては、図１と同一の番号で示した。

【００７３】次に本実施例の動作を、図１９を用いて説
明する。図１９は、本実施例の動作タイミング図であ
る。ここで図１９中に第一の出力フォーマットにおいて
示された仮想水平走査期間とは、第一の基準クロックに
基づいて、出力アンプ６から連続的に信号電圧が出力し
ている信号出力期間であり、仮想水平帰線期間とは、出
力アンプ６が信号電圧を出力していない信号出力停止期
間である。これら仮想水平走査期間および仮想水平帰線
期間の長さの比は、後に述べるように固体撮像装置内で
独自に決定が可能である。

【００７４】ホトダイオード１で光電変換され、蓄積さ
れていた信号電荷は、読みだしゲート選択回路１０８に
よって選択された隣合う２行のホトダイオード行につい
て、仮想水平帰線期間内に転送ゲート２を介して垂直Ｃ
ＣＤ３内に同時に読みだされる。ここで選択される隣接
する２行のホトダイオード行の組合せは、１フィールド
毎に異なっている。読みだされた２行分の信号電荷は垂
直ＣＣＤ３内で一緒になり、続いて同一の仮想水平帰線
期間内において、これらの信号電荷は垂直ＣＣＤ３内を
転送され、信号電荷蓄積部４に蓄えられ、さらに一旦信
号電荷蓄積部４に蓄えられた信号電荷は、引き続き水平
ＣＣＤ５へと転送される。ここで図１９に示したよう
に、本実施例における仮想水平帰線期間の長さは一定で
はないが、このことに関しては後で述べる。次に続く仮
想水平走査期間内において、これらの信号電荷は水平Ｃ
ＣＤ５内を転送されて、順次出力アンプ６に入力され、
出力アンプ６において信号電圧に変換される。出力アン
プ６から出力された信号電圧は、この後相関二重サンプ
リング手段１０ａ、利得制御手段１０ｂ、およびＡ／Ｄ
変換手段１０ｃにおいて、それぞれ低域雑音の抑圧、出
力電圧レベルの調整、およびＡ／Ｄ変換をなされた後、
１フィールドメモリ１１１に入力される。１フィールド
メモリ１１１の役割は、第一の出力フォーマットに基づ
いて、仮想水平走査期間内に、第一の基準クロックに従
って出力アンプ６から出力された出力信号を、第二の出
力フォーマットに変換して、出力端子１０７に出力する
ことである。

【００７５】第二の出力フォーマットにおいては、出力
信号は信号水平走査期間内に、第二の基準クロックに従
って配置される。ここで第一の出力フォーマットにおけ
る仮想水平走査期間中の第一の基準クロックの数と、第
二の出力フォーマットにおける水平走査期間中の第二の
基準クロックの数とはあらかじめ一致させてあるため、
１フィールドメモリ１１１における出力フォーマット変
換に際しては、画像信号には何らの劣化も生じない。ま
た第一の出力フォーマットにおける１垂直走査期間中の
全ての仮想水平走査期間と仮想水平帰線期間の和と、第
二の出力フォーマットにおける１垂直走査期間中の全て
の水平走査期間と水平帰線期間の和とは同一に設定され
ているため、１フィールドメモリ１１１におけるオーバ
ーフロー等は生じない。さらに図１９に示したように、
第一の出力フォーマットにおける１垂直走査期間中の最
初の仮想水平走査期間のスタートタイミングは、第二の
出力フォーマットにおける１垂直走査期間中の最初の水
平帰線期間内に入っているため、第一の出力フォーマッ
トから第二の出力フォーマットへの出力フォーマット変
換手段である１フィールドメモリ１１１の動作を、既に
第４の実施例で述べた１フィールドメモリと同様に簡単
にすることが可能である。

【００７６】本実施例においては、出力端子１０７から
出力された出力信号は、任意の画像信号処理装置、画像
信号出力装置、あるいは画像信号記憶装置等に入力され
るため、上記第二の出力フォーマットは、あらかじめ定
義されたＮＴＳＣ、ＰＡＬ等の一般の画像出力フォーマ
ットに合わせる必要があるが、第一の出力フォーマット
は、固体撮像装置内で独自に定義することが可能であ
る。そこで本実施例においては、前述したように第一の
出力フォーマットにおける仮想水平帰線期間を可変長と
している。ホトダイオード１から垂直ＣＣＤ３への信号
電荷の読み出しと、信号電荷蓄積部４から水平ＣＣＤ５
への転送にかかる時間に和をＴ０、垂直ＣＣＤ３におけ
るホトダイオード２行分の転送に要する時間をＴとお
く。すると最も下にある２行のホトダイオードからの信
号電荷を水平ＣＣＤ５へと転送するに必要な時間は（Ｔ
０＋Ｔ）となり、次の２行のホトダイオードからの信号
電荷を水平ＣＣＤ５へと転送するに必要な時間は（Ｔ０
＋２Ｔ）、次は（Ｔ０＋３Ｔ）、受光面上のホトダイオ
ードの垂直方向の数を仮りに５００とするならば、最後
は（Ｔ０＋２５０Ｔ）となる。そこで本実施例における
仮想水平帰線期間は、この時間にあわせており、垂直走
査線内における１回目の仮想水平帰線期間を（Ｔ０＋
Ｔ）、２回目を（Ｔ０＋２Ｔ）、最後は（Ｔ０＋２５０
Ｔ）と設定してある。前述の第一の実施例においては、
仮想水平帰線期間は全て（Ｔ０＋２５０Ｔ）以上に設定
しなければならなかったのに対して、このように仮想水
平帰線期間を可変長にしたため、平均の仮想水平帰線期
間は（Ｔ０＋１２５．５Ｔ）に短縮が可能である。この
ことはその分だけ仮想水平走査期間が長くとれ、第一の
基準クロックの周波数が低減可能であることを意味す
る。

【００７７】なお本実施例においても、第一の実施例に
述べたような、仮想水平帰線期間を水平帰線期間よりも
長くとることによる垂直ＣＣＤ３の駆動周波数低減効果
や、垂直ＣＣＤ３の動作が出力アンプ６の信号電圧出力
内に固定パタン雑音を生じさせることの防止効果を得る
ことができる。またここで出力アンプ６と１フレームメ
モリ１１１との間に適切な飛込み雑音防止構造を設ける
ことが容易であることも同様である。

【００７８】（実施例７）以下本発明の第七の実施例を
図２０を用いて説明する。図２０は、本発明による固体
撮像装置の一構成図であり、本装置は光ディスクを用い
た動画像記録装置である。本実施例の構成は、１Ｈライ
ンメモリ１１の出力が、出力端子７ではなく画像信号処
理装置１３２に入力しており、画像信号処理装置１３２
が一時画像メモリ１３３、画像記憶用光ディスク１３
４、ディスプレイ１３５と接続され、さらにこれら画像
信号処理装置１３２、一時画像メモリ１３３、画像記憶
用光ディスク１３４、ディスプレイ１３５、およびイメ
ージセンサ部駆動回路１３６がマイコン１３７から制御
されていることを除けば、本発明の第一の実施例と同一
である。なお図２０中で第一の実施例と同一の構造であ
る部分に関しては、図１と同一の番号で示した。またマ
イコン１３７から各構造への制御線等は、図２０中では
省略している。

【００７９】本実施例の動作は、第一の出力フォーマッ
トに従うＡ／Ｄ変換手段１０ｃの出力が変換されて、第
二の出力フォーマットに従って１Ｈラインメモリ１１か
ら出力されるところまでは、第１の実施例の動作と同一
である。第二の出力フォーマットは例えばＮＴＳＣであ
り、これに従って１Ｈラインメモリ１１から出力された
出力信号は画像信号処理装置１３２においてエンコーデ
ィング処理され、画像記憶用光ディスク１３４に書き込
まれる。ここで上記エンコーディング処理の内容は、Ｍ
ＰＥＧ２のような標準化された信号圧縮であり、一時画
像メモリ１３３はこのエンコーディング処理の際に使用
される。一方画像信号処理装置１３２に入力された画像
信号は、マイコン１３７からのリクエストに応じて、そ
のままディスプレイ１３５に表示される。またマイコン
１３７は、イメージセンサ部駆動回路１３６を含めて全
体を制御しており、本装置の外部から与えられた命令
は、直接マイコン１３７に入力される。

【００８０】本実施例においても、前述の第一の実施例
と同様に、第一の出力フォーマットにおける仮想水平走
査期間と仮想水平帰線期間との比率は、１Ｈラインメモ
リ１１の働きによりイメージセンサ部で独立に決定が可
能であり、垂直ＣＣＤ３の駆動周波数の低減等が可能で
ある。またここで本実施例における画像信号処理装置１
３２、一時画像メモリ１３３、画像記憶用光ディスク１
３４、ディスプレイ１３５等は、例えばＮＴＳＣのよう
に既に標準化された第二の出力フォーマットに基づいて
動作するため、標準部品で構成が可能である。

【００８１】以上の本実施例においては、画像信号処理
装置１３２においてエンコーディング処理された信号
は、画像記憶用光ディスク１３４に書き込まれた。しか
しながら画像記憶用光ディスク１３４を、通信回線のよ
うな外部との通信手段と置き換えれば、本発明は通信タ
ーミナルのようなその他の用途にも応用が可能であるこ
とは明らかである。

【００８２】（実施例８）以下本発明の第八の実施例を
図２３を用いて説明する。図２３は、本発明による固体
撮像装置の一構成図であり、本装置はテレビ電話装置で
ある。本実施例の構成は、１フィールドメモリ５１の出
力が、出力端子４７ではなくディスプレイ１４５に入力
しており、またＡ／Ｄ変換手段５０ｃからの出力が画像
信号処理装置１４２に入力されていること、また画像信
号処理装置１４２が一時画像メモリ１４３と、通信用イ
ンタフェース１４８を介して通信回線に接続されている
こと、さらにこれら画像信号処理装置１４２、一時画像
メモリ１４３、ディスプレイ１４５、通信用インターフ
ェース１４８、１フィールドメモリ５１、およびイメー
ジセンサ部駆動回路１４６がマイコン１４７から制御さ
れていることを除けば、本発明の第四の実施例と同一で
ある。なお図２３中で第四の実施例と同一の構造である
部分に関しては、図１２と同一の番号で示した。またマ
イコン１４７から各構造への制御線や音声部分の構成等
は、図２３中では省略している。

【００８３】本実施例の動作は、第一の出力フォーマッ
トに従うＡ／Ｄ変換手段５０ｃの出力が変換されて、第
二の出力フォーマットに従って１フィールドメモリ５１
から出力されるところは、第四の実施例の動作と同一で
ある。第二の出力フォーマットに従って１フィールドメ
モリ５１から出力された出力画像信号は、ディスプレイ
１４５に表示される。しかしながら本実施例に於いて
は、Ａ／Ｄ変換手段５０ｃの出力は直接画像信号処理装
置１４２においてエンコーディング処理され、通信用イ
ンターフェース１４８を介して通信回線に入力される。
ここで上記エンコーディング処理の内容は、ＭＰＥＧ２
のような標準化された信号圧縮であり、一時画像メモリ
１４３はこのエンコーディング処理の際に使用される。
マイコン１４７は、イメージセンサ部駆動回路１４６を
含めて全体を制御しており、本装置の外部から与えられ
た命令は、直接マイコン１４７に入力される。

【００８４】本実施例においても、前述の第四の実施例
と同様に、第一の出力フォーマットにおける仮想垂直走
査期間と仮想垂直帰線期間との比率は１フィールドメモ
リ５１の働きによりイメージセンサ部はディスプレイ１
４５とは独立に決定可能であり、垂直ＣＣＤ４３の駆動
周波数の低減等が可能である。ディスプレイ１４５は、
例えばＮＴＳＣのように既に標準化された第二の出力フ
ォーマットに基づいて動作するため、標準部品で構成が
可能である。

【００８５】この他の本実施例の長所としては、ディス
プレイ１４５の垂直走査期間と垂直帰線期間との比率
を、一般のＮＴＳＣのように標準化されているフォーマ
ットに対して異ならせ得ることが挙げられる。例えば１
フィールドメモリ５１の働きによって、ディスプレイ１
４５に入力する画像フォーマットにおける垂直帰線期間
を、ＮＴＳＣの１．３ミリ秒から事実上０秒にまで短く
することも可能である。一般にディスプレイの画面上の
明るさは、全体に対する走査期間の比率を上げるほど向
上するため、上記の垂直帰線期間の圧縮によって、ディ
スプレイの明るさを 16.7／(16.7−１．３）＝１．０
８倍に向上させることが可能である。この際のディスプ
レイ１４５は、走査期間に発光するタイプならば良く、
プラズマディスプレイやＥＬ(Electro-Luminescence)型
ディスプレイのようなマトリクス型ディスプレイが適し
ている。またブラウン管型でも、垂直帰線期間の圧縮量
には限界があるものの、これらに準じた効果を得ること
が出来る。

【００８６】またディスプレイ１４５に入力する画像フ
ォーマットにおける水平帰線期間と水平走査期間との比
率も、上記のように一般のＮＴＳＣのように標準化され
ているフォーマットに対して異ならせ得ることは明らか
である。この場合も同様にしてディスプレイの明るさを
向上させることが可能である。ディスプレイ１４５に入
力する画像フォーマットにおける水平帰線期間を、ＮＴ
ＳＣの１０．８マイクロ秒から事実上０マイクロ秒にま
で短くしたとすれば、ディスプレイ上の明るさは 63.5
／(63.5−10.8）＝１．２０倍に向上する。従って上記
の垂直、水平帰線期間圧縮を同時に行なった場合には、
ディスプレイの輝度向上効果の合計は１．３０倍にもな
る。

【００８７】（実施例９）以下本発明の第九の実施例を
図２４を用いて説明する。図２４は、本発明による固体
撮像装置の一構成図であり、本装置はビデオ信号記録装
置である。本実施例の構成は、１Ｈラインメモリ１１が
メモリ１５１に置き替わり、その出力が出力端子７では
なくＤＳＰ（デジタル信号処理回路）１５２に入力して
おり、ＤＳＰ１５２の出力がさらにビデオ信号処理部１
５９を介して、ビデオテープ等を含むビデオ信号記録部
１５４に入力していること、ＤＳＰ１５２にメモリ１５
１が接続されていること、イメージセンサ部駆動回路１
５６を含むこれら全体が、マイコン１５７から制御され
ていることを除けば、本発明の第一の実施例と同一であ
る。なお図２４中で第一の実施例と同一の構造である部
分に関しては、図１と同一の番号で示した。またマイコ
ン１５７から各構造への制御線や音声処理回路等は、図
２４中では省略している。

【００８８】本実施例の動作は、第一の出力フォーマッ
トに従うＡ／Ｄ変換手段１０ｃの出力が変換されて、第
二の出力フォーマットに従ってメモリ１５１から出力さ
れるところまでは、第１の実施例の動作と同一であり、
１Ｈラインメモリ１１の役割をメモリ１５１が果たして
いる。ここでメモリ１５１は、ＤＲＡＭ、ＳＲＡＭのよ
うな一般の高速書き替え可能なメモリである。第二の出
力フォーマットは例えばＮＴＳＣであり、これに従って
１Ｈラインメモリ１１から出力された出力信号はＤＳＰ
１５２において色処理、輝度処理、手振れ補正処理等が
なされた後、ビデオ信号処理部１５９でＶＨＳ等の録画
用ビデオフォーマットに変換され、ビデオ信号記録部１
５４でビデオテープ等に記録される。ここでメモリ１５
１は、上記ＤＳＰ１５２における画像信号処理に於いて
も使用される。なおマイコン１５７は、イメージセンサ
部駆動回路１５６を含めた全体を制御しており、本装置
の外部から与えられた命令は、直接マイコン１５７に入
力される。

【００８９】本実施例においても、前述の第一の実施例
と同様に、第一の出力フォーマットにおける仮想水平走
査期間と仮想水平帰線期間との比率は、１Ｈラインメモ
リ１１の働きによりイメージセンサ部で独立に決定が可
能であり、垂直ＣＣＤ３の駆動周波数の低減等が可能で
ある。またここで本実施例におけるＤＳＰ１５２、ビデ
オ信号処理部１５９、ビデオ信号記録部１５４等は、例
えばＮＴＳＣのように既に標準化された第二の出力フォ
ーマットの入力に基づいて動作するため、標準部品のセ
ットで構成が可能である。

【００９０】さらに本実施例においては、ＤＳＰ１５２
用メモリ１５１は１Ｈラインメモリ１１の役割をも果た
している。メモリ１５１として市販のメモリを用いた場
合、一般にこれらは１Ｍビット、４Ｍビット等の区切り
の良い値のメモリ容量を有している。しかしながらＤＳ
Ｐ１５２が必要なメモリ容量は、一般にこのような区切
りの良い量になるとは限らず、有る程度の不使用メモリ
容量が生じる。本実施例は、このような余剰メモリを１
Ｈラインメモリ１１の替わりに用いたものであり、ライ
ンメモリにかかる費用の低減が可能であるという長所を
有する。

【００９１】

【発明の効果】本発明による固体撮像装置においては、
垂直ＣＣＤのように信号電荷／信号電圧変換手段とは異
なるクロックで駆動される電荷転送手段等からの駆動パ
ルスが、信号電荷／信号電圧変換手段の信号電荷入力端
子に飛び込むことに起因する、出力画像信号内の固定パ
タン雑音の発生を回避でき、またこのとき水平帰線期間
内に必要な動作を完了させることに伴う困難を回避する
ことができる。

【図面の簡単な説明】

【図１】第一の実施例で示した本発明に係る固体撮像装
置の構成図。

【図２】第一の実施例で示した本発明に係る固体撮像装
置の動作タイミング図。

【図３】第一の実施例で示した本発明に係る固体撮像装
置の１Ｈラインメモリの構成図。

【図４】第一の実施例で示した本発明に係る固体撮像装
置の１Ｈラインメモリの第二の構成図。

【図５】第一の実施例で示した本発明に係る固体撮像装
置の１Ｈラインメモリの第三の構成図。

【図６】第一の実施例で示した本発明に係る固体撮像装
置の１Ｈラインメモリの第四の構成図。

【図７】第二の実施例で示した本発明に係る固体撮像装
置の構成図。

【図８】第二の実施例で示した本発明に係る固体撮像装
置の動作タイミング図。

【図９】第三の実施例の構成図。

【図１０】第三の実施例で示した本発明に係る固体撮像
装置の動作タイミング図。

【図１１】第三の実施例で示した本発明に係る固体撮像
装置の第一及び第二の水平ＣＣＤの動作説明図。

【図１２】第四の実施例の構成図。

【図１３】第四の実施例で示した本発明に係る固体撮像
装置の動作タイミング図。

【図１４】第五の実施例の構成図。

【図１５】第五の実施例で示した本発明に係る固体撮像
装置の動作タイミング図。

【図１６】第五の実施例の一画素の構成図。

【図１７】第五の実施例で示した本発明に係る固体撮像
装置の一画素の動作タイミング図。

【図１８】第六の実施例の構成図。

【図１９】第六の実施例で示した本発明に係る固体撮像
装置の動作タイミング図。

【図２０】第七の実施例で示した本発明に係る動画記録
装置の構成図。

【図２１】従来の固体撮像装置の構成図。

【図２２】図２１に示した固体撮像装置の動作タイミン
グ図。

【図２３】第八の実施例で示した本発明に係るテレビ電
話装置の構成図。

【図２４】第九の実施例で示したビデオ信号記録装置の
構成図。

【符号の説明】

１…ホトダイオード、２…転送ゲート、３…垂直ＣＣ
Ｄ、５…水平ＣＣＤ、６…出力アンプ、７…出力端子、
１０ａ…相関二重サンプリング手段、１０ｂ…利得制御
手段、１０ｃ…Ａ／Ｄ変換器、１１…１Ｈラインメモ
リ。

Claims

【特許請求の範囲】

【請求項１】受光素子が２次元状に配置された受光素子
アレイと、画像情報を入力光として受光したことにより該受光素子
アレイに生じた信号電荷を転送するための電荷転送手段
と、該電荷転送手段により転送された該信号電荷を、第一の
基準クロック毎に画素信号を出力する第一の有効信号出
力期間と第一の有効信号出力停止期間とを有する第一の
出力フォーマットに従って信号電圧に変換して出力する
信号電荷／信号電圧変換手段と、該信号電荷／信号電圧変換手段から出力された出力信号
を、第二の基準クロック毎に画素信号を出力する第二の
有効信号出力期間と、第二の有効信号出力停止期間とを
有し、さらに第二の有効信号出力期間内における第二の
基準クロック数が、上記第一の有効信号出力期間内にお
ける上記第一の基準クロック数と同一であり、かつ信号
出力期間と信号停止期間の長さの比が上記第一の出力フ
ォーマットとは異り、１フィールドの期間は上記第一の
出力フォーマットと同一である第二の出力フォーマット
に従う出力信号に変換するための出力フォーマット変換
手段を有することを特徴とする固体撮像装置。
【請求項２】請求項１記載の固体撮像装置において、上
記信号電荷／信号電圧変換手段と上記出力フォーマット
変換手段との間に、上記信号電荷／信号電圧変換手段か
ら得られる出力信号電圧に対して相関二重サンプリング
処理を施し、上記出力フォーマット変換手段に入力する
ための相関二重サンプリング手段を設けたことを特徴と
する固体撮像装置。
【請求項３】請求項２記載の固体撮像装置において、上
記相関二重サンプリング手段と上記出力フォーマット変
換手段との間に、相関二重サンプリング処理を施されて
出力されたアナログ出力信号電圧を、デジタル変換し、
デジタル信号として上記出力フォーマット変換手段に入
力するためのアナログ／デジタル変換手段を設けたこと
を特徴とする固体撮像装置。
【請求項４】請求項３記載の固体撮像装置において、上
記相関二重サンプリング手段と上記アナログ／デジタル
変換手段との間に、相関二重サンプリング処理を施され
て出力された出力信号電圧の、電圧レベルを調節して上
記アナログ／デジタル変換に入力するための利得制御手
段を設けたことを特徴とする固体撮像装置。
【請求項５】請求項３記載の固体撮像装置において、上
記相関二重サンプリング手段と上記アナログ／デジタル
変換手段との間に、相関二重サンプリング処理を施され
て出力された出力信号電圧に対して、ガンマ制御を施し
て上記アナログ／デジタル変換に入力するためのガンマ
制御手段を設けたことを特徴とする固体撮像装置。
【請求項６】請求項１記載の固体撮像装置において、上
記第一の有効信号出力期間が上記第二の有効信号出力期
間よりも、時間的に短いことを特徴とする固体撮像装
置。
【請求項７】請求項１記載の固体撮像装置において、上
記第一の有効信号出力停止期間が上記第二の有効信号出
力停止期間よりも、時間的に長いことを特徴とする固体
撮像装置。
【請求項８】請求項１記載の固体撮像装置において、上
記第一の有効信号出力期間と上記第一の有効信号出力停
止期間の和が、上記第二の有効信号出力期間と上記第二
の有効信号出力停止期間の和と、時間的に同一であるこ
とを特徴とする固体撮像装置。
【請求項９】請求項１記載の固体撮像装置において、上
記電荷転送手段は、上記受光素子アレイ内に列方向に配
置されている第一の電荷転送手段と、上記受光素子アレ
イの外側に行方向に配置され、該第一の電荷転送手段と
上記信号電荷／信号電圧変換手段とを接続している第二
の電荷転送手段とからなり、上記第一の有効信号出力期間内には、該第一の電荷転送
手段は動作を停止しており、該第二の電荷転送手段は動
作していることを特徴とする固体撮像装置。
【請求項１０】受光素子が２次元状に配置された受光素
子アレイと、画像情報を入力光として受光したことにより該受光素子
アレイに生じた信号電荷を転送するための電荷転送手段
と、該電荷転送手段により転送された信号電荷を、第一の基
準クロック毎に画素信号を出力する第一の有効信号出力
期間と第一の有効信号出力停止期間とを有する第一の出
力フォーマットに従って信号電圧に変換して出力する信
号電荷／信号電圧変換手段と、該信号電荷／信号電圧変換手段から出力された出力信号
を、一時的に記憶した後にこれらの出力信号を所定の順
序で再出力するための出力信号記憶手段と、該出力信号記憶手段から出力された出力信号を、第二の
基準クロック毎に画素信号を出力する第二の有効信号出
力期間と、第二の有効信号出力停止期間とを有し、さら
に第二の有効信号出力期間内における第二の基準クロッ
ク数が、上記第一の有効信号出力期間内における上記第
一の基準クロック数と同一であり、かつ信号出力期間と
信号停止期間の長さの比が上記第一の出力フォーマット
とは異なり、１フィールドの期間は上記第一の出力フォ
ーマットと同一である第二の出力フォーマットに従う出
力信号に変換するための出力フォーマット変換手段を有
することを特徴とする固体撮像装置。
【請求項１１】請求項１０記載の固体撮像装置におい
て、上記信号電荷／信号電圧変換手段を複数設けてある
ことを特徴とする固体撮像装置。
【請求項１２】請求項１０または１１記載の固体撮像装
置において、上記信号電荷／信号電圧変換手段と上記出
力信号記憶手段との間に、上記信号電荷／信号電圧変換
手段から得られる出力信号電圧に対して相関二重サンプ
リング処理を施し、上記出力信号記憶手段に入力するた
めの相関二重サンプリング手段を設けたことを特徴とす
る固体撮像装置。
【請求項１３】請求項１２記載の固体撮像装置におい
て、上記相関二重サンプリング手段と上記出力フォーマ
ット変換手段との間に、相関二重サンプリング処理を施
されて出力されたアナログ出力信号電圧を、デジタル変
換し、デジタル信号として上記出力フォーマット変換手
段に入力するためのアナログ／デジタル変換手段を設け
たことを特徴とする固体撮像装置。
【請求項１４】請求項１３記載の固体撮像装置におい
て、上記相関二重サンプリング手段と上記アナログ／デ
ジタル変換手段との間に、相関二重サンプリング処理を
施されて出力された出力信号電圧の、電圧レベルを調節
して上記アナログ／デジタル変換に入力するための利得
制御手段を設けたことを特徴とする固体撮像装置。
【請求項１５】請求項１３記載の固体撮像装置におい
て、上記相関二重サンプリング手段と上記アナログ／デ
ジタル変換手段との間に、相関二重サンプリング処理を
施されて出力された出力信号電圧に対して、ガンマ制御
を施して上記アナログ／デジタル変換に入力するための
ガンマ制御手段を設けたことを特徴とする固体撮像装
置。
【請求項１６】請求項１０または１１記載の固体撮像装
置において、上記第一の有効信号出力期間が上記第二の
有効信号出力期間よりも、時間的に短いことを特徴とす
る固体撮像装置。
【請求項１７】請求項１０または１１記載の固体撮像装
置において、上記第一の有効信号出力停止期間が上記第
二の有効信号出力停止期間よりも、時間的に長いことを
特徴とする固体撮像装置。
【請求項１８】請求項１０または１１記載の固体撮像装
置において、上記第一の有効信号出力期間と上記第一の
有効信号出力停止期間の和が、上記第二の有効信号出力
期間と上記第二の有効信号出力停止期間の和と、時間的
に同一であることを特徴とする固体撮像装置。
【請求項１９】請求項１０または１１記載の固体撮像装
置において、上記第一の有効信号出力停止期間内には上
記信号電荷／信号電圧変換手段は動作しており、上記第
一の有効信号出力期間には上記信号電荷／信号電圧変換
手段が動作を停止していることを特徴とする固体撮像装
置。
【請求項２０】ｎ行ｍ列の２次元状に配置された画素に
対応する受光素子アレイと、入力された信号電荷を、信号電圧に変換して出力する信
号電荷／信号電圧変換手段と、画像情報を入力光として受光したことより該受光素子ア
レイに生じた信号電荷を、該信号電荷／信号電圧変換手
段まで転送するための電荷転送手段とを有する固体撮像
装置において、該電荷転送手段は、各列の各受光素子毎に隣接して設け
られているｍ個の第一の信号電荷転送手段と、ｌ個の該第一の信号電荷転送手段の一端に接続するよう
に設けられている（ｍ／ｌ）個の第二の信号電荷転送手
段と、各該第二の信号電荷転送手段に隣接して設けられ、該第
二の信号電荷転送手段よりも転送方向の寸法の短い第三
の信号電荷転送手段とから構成され、該（ｍ／ｌ）個の第三の信号電荷転送手段の一端には、
それぞれ該信号電荷／信号電圧変換手段が設けられてい
ることを特徴とする固体撮像装置。
【請求項２１】請求項１または１０記載の固体撮像装置
において、上記出力フォーマット変換手段は、上記受光
素子アレイにおけるの一列分の受光素子の数と同数のア
ドレスを有するランダムアクセスメモリ、または上記受
光素子アレイにおける一列分の受光素子の数と同数の情
報を保存しうるシフトレジスタから成ることを特徴とす
る固体撮像装置。
【請求項２２】請求項１または１０記載の固体撮像装置
において、上記出力フォーマット変換手段の入力信号に
おける上記第一の有効信号出力期間の開始時点は、上記
出力フォーマット変換手段の出力信号における上記第二
の有効信号出力停止期間内にあることを特徴とする固体
撮像装置。
【請求項２３】請求項１または１０記載の固体撮像装置
において、１フィールド中において、上記第一の有効信
号出力停止期間は徐々にその期間が長くなっていること
を特徴とする固体撮像装置。
【請求項２４】受光素子が２次元状に配置された受光素
子アレイと、画像情報を入力光として受光したことにより該受光素子
アレイに生じた信号電荷を転送するための電荷転送手段
と、該電荷転送手段により転送された該信号電荷を、第一の
基準クロック毎に画素信号を出力する第一の有効信号出
力期間と第一の有効信号出力停止期間とが交互に配列さ
れてなる第三の有効信号出力期間と、有効信号出力の停
止した第三の有効信号出力停止期間とを有する第一の出
力フォーマットに従って、信号電圧に変換して出力する
信号電荷／信号電圧変換手段と、該信号電荷／信号電圧変換手段から出力された出力信号
を、第二の基準クロック毎に画素信号を出力する第二の
有効信号出力期間と第二の有効信号出力停止期間とが交
互に配列されてなる第四の有効信号出力期間と、有効信
号出力の停止した第四の有効信号出力停止期間とを有
し、さらに第四の有効信号出力期間内における第二の基
準クロック数が、第三の有効信号出力期間内における上
記第一の基準クロック数と同一であり、かつ有効信号出
力期間と有効信号停止期間の長さの比が第一の出力フォ
ーマットとは異なり、１フィールドの期間は上記第一の
出力フォーマットと同一である第二の出力フォーマット
に従う出力信号に変換するための出力フォーマット変換
手段を有することを特徴とする固体撮像装置。
【請求項２５】請求項２４記載の固体撮像装置におい
て、上記第三の有効信号出力期間が第四の有効信号出力
期間よりも、時間的に短いことを特徴とする固体撮像装
置。
【請求項２６】請求項２４記載の固体撮像装置におい
て、上記第三の有効信号出力停止期間が上記第四の有効
信号出力停止期間よりも、時間的に長いことを特徴とす
る固体撮像装置。
【請求項２７】請求項２４記載の固体撮像装置におい
て、上記第三の有効信号出力期間と上記第三の有効信号
出力停止期間の和が、上記第四の有効信号出力期間と上
記第四の有効信号出力停止期間の和と、時間的に同一で
あることを特徴とする固体撮像装置。
【請求項２８】請求項２４記載の固体撮像装置におい
て、上記電荷転送手段は、上記受光素子アレイ内に列方
向に配置されている第一の電荷転送手段と、上記受光素
子アレイの外側に列方向に配置され、該第一の電荷転送
手段の一端に接続している第三の電荷転送手段と、上記
受光素子アレイの外側に行方向に配置され、該第三の電
荷転送手段と上記信号電荷／信号電圧変換手段とを接続
している第二の電荷転送手段とからなり、上記第三の有効信号出力期間内には、該第一の電荷転送
手段は動作を停止しており、該第二の電荷転送手段およ
び該第三の電荷転送手段は動作していることを特徴とす
る固体撮像装置。
【請求項２９】受光素子が２次元状に配置された受光素
子アレイと、画像情報を入力光として受光したことにより該受光素子
アレイに生じた信号電荷を転送するための電荷転送手段
と、該電荷転送手段により転送された該信号電荷を、第一の
基準クロック毎に画素信号を出力する第一の有効信号出
力期間と第一の有効信号出力停止期間とが交互に配列さ
れてなる第三の有効信号出力期間と、有効信号出力の停
止した第三の有効信号出力停止期間とを有する第一の出
力フォーマットに従って信号電圧に変換して出力する信
号電荷／信号電圧変換手段と、該信号電荷／信号電圧変換手段から出力された出力信号
を、一時的に記憶した後にこれらの出力信号を所定の順
序で再出力するための出力信号記憶手段と、該出力信号記憶手段から出力された出力信号を第二の基
準クロック毎に画素信号を出力する第二の有効信号出力
期間と第二の有効信号出力停止期間とが交互に配列され
てなる第四の有効信号出力期間と、有効信号出力の停止
した第四の有効信号出力停止期間とを有し、さらに第四
の有効信号出力期間内における第二の基準クロック数
が、第三の有効信号出力期間内における上記第一の基準
クロック数と同一であり、かつ有効信号出力期間と有効
信号停止期間の長さの比が上記第一の出力フォーマット
とは異なる一方、１フィールドの期間は上記第一の出力
フォーマットと同一である上記第二の出力フォーマット
に従う出力信号に変換するための出力フォーマット変換
手段を有することを特徴とする固体撮像装置。
【請求項３０】請求項２９記載の固体撮像装置におい
て、上記第三の有効信号出力期間が上記第四の有効信号
出力期間よりも、時間的に短いことを特徴とする固体撮
像装置。
【請求項３１】請求項２９記載の固体撮像装置におい
て、上記第三の有効信号出力停止期間が上記第四の有効
信号出力停止期間よりも、時間的に長いことを特徴とす
る固体撮像装置。
【請求項３２】請求項２９記載の固体撮像装置におい
て、上記第三の有効信号出力期間と上記第三の有効信号
出力停止期間の和が、上記第四の有効信号出力期間と上
記第四の有効信号出力停止期間の和と、時間的に同一で
あることを特徴とする固体撮像装置。
【請求項３３】請求項２９記載の固体撮像装置におい
て、上記第三の有効信号出力停止期間内には上記信号電
荷／信号電圧変換手段は動作しており、上記有効第三の
信号出力期間には上記信号電荷／信号電圧変換手段が動
作を停止していることを特徴とする固体撮像装置。
【請求項３４】請求項９記載の固体撮像装置において、
上記第一の電荷転送手段の動作周波数と、上記第二の電
荷転送手段の動作周波数とが、整数倍の関係にあること
を特徴とする固体撮像装置。
【請求項３５】請求項３４記載の固体撮像装置におい
て、上記第一の電荷転送手段の動作周波数と、上記第二
の電荷転送手段の動作周波数とが、特に等しいことを特
徴とする固体撮像装置。
【請求項３６】請求項１、１０、２４または２９記載の
固体撮像装置において、上記第二の出力フォーマットに
従う出力信号は、出力信号処理装置に入力され、所定の
信号処理を受けることを特徴とする固体撮像装置。
【請求項３７】請求項３６記載の固体撮像装置におい
て、上記出力信号処理装置の信号出力が画像表示装置に
入力されることを特徴とする固体撮像装置。
【請求項３８】請求項３６記載の固体撮像装置におい
て、上記出力信号処理装置の信号出力が画像記録装置に
入力されることを特徴とする固体撮像装置。
【請求項３９】請求項１、１０、２４または２９記載の
固体撮像装置において、上記第一の出力フォーマットに
従う出力信号は、上記出力フォーマット変換手段入力さ
れるとともに、出力信号処理装置にも入力され、所定の
信号処理を受けることを特徴とする固体撮像装置。
【請求項４０】請求項１、１０、２４または２９記載の
固体撮像装置において、上記第二の出力フォーマットに
従う出力信号は、画像表示装置に入力されることを特徴
とする固体撮像装置。
【請求項４１】請求項４０記載の固体撮像装置におい
て、上記第二の出力フォーマットに従う出力信号は、垂
直帰線期間が実質的に存在しないことを特徴とする固体
撮像装置。
【請求項４２】請求項４０記載の固体撮像装置におい
て、上記第二の出力フォーマットに従う出力信号は、水
平帰線期間が実質的に存在しないことを特徴とする固体
撮像装置。
【請求項４３】請求項４０記載の固体撮像装置におい
て、上記画像表示装置はマトリクス型のディスプレイで
あることを特徴とする固体撮像装置。
【請求項４４】請求項３６記載の固体撮像装置におい
て、上記出力信号処理装置には信号一時記憶手段が接続
され、該信号一時記憶手段の一部分または全体は上記出
力フォーマット変換手段を兼ねていることを特徴とする
固体撮像装置。
【請求項４５】受光素子が２次元状に配置された受光素
子アレイと、画像情報を入力光として受光したことにより該受光素子
アレイに生じた信号電荷を転送するための電荷転送手段
と、該電荷転送手段により転送された信号電荷を、第一の基
準クロック毎素信号を出力する第一の電効信号出力期間
と、第一の信有期効信号出力期間とを有する第一の出力
フォーマットに従って信号電圧に変換して出力する信号
電荷／信号電圧変換手段と、該信号電荷／信号電圧変換手段から出力された出力信号
を、第二の基準クロック毎に画素信号を出力する第二の
有効信号出力期間と、第二の有効信号出力停止期間とを
有し、さらに第二の有効信号出力期間内における第二の
基準クロック数が、第一の有効信号出力期間内における
第一の基準クロック数と同一であり、かつ信号出力期間
と信号停止期間の長との比が第一の出力フォーマットと
は異なり、１フィールドの期間は第一の出力フォーマッ
トと同一である第二の出力フォーマットに従う出力信号
に変換するための出力フォーマット変換手段を有する固
体撮像装置と、該固体撮像装置からの出力信号を処理する画像信号処理
回路とを有することを特徴とする装置。
【請求項４６】上記装置は、動画像記録装置であること
及を特徴とする請求項４５記載の装置。
【請求項４７】上記装置は、テレビ電話装置であること
を特徴とする請求項４５記載の装置。
【請求項４８】上記装置は、ビデオ信号記録装置である
ことを特徴とする請求項４５記載の装置。