JP2007189537A

JP2007189537A - 撮像素子及び撮像装置

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Inventors: Makiko Yamauchi; 槙子山内
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Abstract

【課題】撮像装置において、光検出におけるＤレンジを拡大し、ＳＮを向上させことを課題とする。
【解決手段】光電変換素子Ｄ１１を含む水平方向及び垂直方向に配置された複数の画素と、ゲイン回路１０１と、を有する撮像素子は、ゲイン回路１０１の利得をＮ段階（ただし、Ｎは２以上の自然数）で調整可能なゲイン調整部Ｇ１を備える。ゲイン回路１０１は、各画素からの出力信号にＮ段階の各段階の利得をかけた複数の信号をそれぞれ出力する。
【選択図】図２

Description

本発明は、光を電気信号に変換する撮像素子及びこれを有する撮像装置に関する。

従来の撮像装置では、ＳＮを良くするために、飽和値に近い値でゲイン設定を行っていた。しかしながら、センサーの特性にはばらつきがあり、工場での調整によっては規定の信号レンジが得られない場合があった。また、規定の信号レンジを保証しようとすると、ＳＮ比が劣化する場合があった。ここでいうＮ（ノイズ）とは、センサーの外の回路ノイズのことを指している。

光検出におけるＤレンジ拡大の手段として、通常の信号と入力過多な信号にそれぞれ異なるゲインをかけ、Ｄレンジの拡大を行う方法が提案されている（特許文献１）。

図８は、特許文献１による撮像装置の構成図である。画素部１１０４には多数の画素がマトリクス状に配列され、Ｖ選択手段１００７は画素の行を順次選択する。選択された行の各画素において、通常の入射光の場合、フォトダイオードに蓄積された電荷は、転送部を通じてＦＤ部（電荷電圧変換部）に転送され電圧に変換されて、水平信号線１１１６、出力部１１１８Ａを通じて外部に出力される。入射光が過大な場合は、フォトダイオードから溢れた信号電荷はＦＤ部で電圧に変換され、水平信号線１０１４、出力部１０１６を通じて外部に出力される。Ｖ選択手段１００７は選択行に先行する行で、あらかじめＦＤ部をリセットし、フォトダイオードから溢れた信号電荷の量に応じた電荷がＦＤ部で得られるようにする。制御回路１０５２はこの先行する行を適切に設定し、またそれぞれ異なるアンプのついた出力部１０１６、１１１８Ａの利得を制御する。
特開２００３−１０１８８１号公報

しかしながら、特許文献１では、各画素列につき、ゲインの種類だけゲイン回路が必要である。そのため、ゲイン回路の閾値のばらつきによるノイズが生じる場合があり、それに対する種々の対策が望まれていた。

本発明は、上記の課題に鑑みてなされたものであり、Ｄレンジを拡大するとともに、ノイズを低減することを目的とする。

本発明の第１の側面は、光電変換素子を含む水平方向及び垂直方向に配置された複数の画素と、ゲイン回路と、を有する撮像素子に係り、前記ゲイン回路の利得をＮ段階（ただし、Ｎは２以上の自然数）で調整可能なゲイン調整部と、を備え、前記ゲイン回路は、前記画素からの出力信号に前記Ｎ段階の各段階の利得をかけた複数の信号をそれぞれ出力することを特徴とする。

本発明の第２の側面は、撮像装置に係り、光学系と、前記光学系からの光を電気信号に変換する上記の撮像素子と、を備えることを特徴とする。

本発明によれば、Ｄレンジを拡大するとともに、ノイズを低減することができる。

本発明の好適な実施の形態について、図面を参照しながら説明する。図１は、本発明の好適な実施の形態に係る撮像装置の構成を示すブロック図である。

１は、レンズ及び絞りを有する光学系である。２は、メカニカルシャッタ（図１では、「メカシャッタ」と表している）である。３は、撮像素子である。４は、アナログ信号処理を行うＣＤＳ回路である。５は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器である。６は、撮像素子３、ＣＤＳ回路４及びＡ／Ｄ変換器５を動作させる信号を発生するタイミング信号発生回路である。７は、光学系１、メカニカルシャッタ２及び撮像素子３の駆動回路である。８は、撮影した画像データに必要な信号処理を行う信号処理回路である。９は、信号処理された画像データを記憶する画像メモリである。１０は、撮像装置から取り外し可能な画像記録媒体である。１１は、信号処理された画像データを画像記録媒体１０に記録する記録回路である。１２は、信号処理された画像データを表示する画像表示装置である。１３は、画像表示装置１２に画像を表示する表示回路である。１４は、撮像装置全体を制御するシステム制御部である。１５は、システム制御部１４で実行される制御方法を記載したプログラム、プログラムを実行する際に使用されるパラメータやテーブル等の制御データ、及び、キズアドレス等の補正データを記憶しておく不揮発性メモリ（ＲＯＭ）である。１６は、不揮発性メモリ１５に記憶されたプログラム、制御データ及び補正データを転送して記憶しておき、システム制御部１４が撮像装置を制御する際に使用する揮発性メモリ（ＲＡＭ）である。

以下、上述のように構成された撮像装置を用いてメカニカルシャッタ２を使用した撮影動作について説明する。撮影動作に先立ち、撮像装置の電源投入時等のシステム制御部１４の動作開始時において、不揮発性メモリ１５から必要なプログラム、制御データ及び補正データを揮発性メモリ１６に転送して記憶しておくものとする。また、これらのプログラムやデータは、システム制御部１４が撮像装置を制御する際に使用するとともに、必要に応じて、追加のプログラムやデータを不揮発性メモリ１５から揮発性メモリ１６に転送する。また、システム制御部１４が直接不揮発性メモリ１５内のデータを読み出して使用したりするものとする。

まず、光学系１は、システム制御部１４からの制御信号により、絞りとレンズを駆動して、適切な明るさに設定された被写体像を撮像素子３上に結像させる。次に、メカニカルシャッタ２は、システム制御部１４からの制御信号により、必要な露光時間となるように撮像素子３の動作に合わせて撮像素子３を遮光するように駆動される。この時、撮像素子３が電子シャッタ機能を有する場合は、メカニカルシャッタ２と併用して、必要な露光時間を確保してもよい。撮像素子３は、システム制御部１４により制御されるタイミング信号発生回路６が発生する動作パルスをもとにした駆動パルスで駆動され、被写体像を光電変換により電気信号に変換してアナログ画像信号として出力する。撮像素子３から出力されたアナログの画像信号は、システム制御部１４により制御されるタイミング信号発生回路６が発生する動作パルスにより、ＣＤＳ回路４でクロック同期性ノイズを除去し、Ａ／Ｄ変換器５でデジタル画像信号に変換される。次に、システム制御部１４により制御される信号処理回路８において、デジタル画像信号に対して、色変換、ホワイトバランス、ガンマ補正等の画像処理、解像度変換処理、画像圧縮処理等を行う。画像メモリ９は、信号処理中のデジタル画像信号を一時的に記憶したり、信号処理されたデジタル画像信号である画像データを記憶したりするために用いられる。信号処理回路８で信号処理された画像データや画像メモリ９に記憶されている画像データは、記録回路１１において画像記録媒体１０に適したデータ（例えば階層構造を持つファイルシステムデータ）に変換されて画像記録媒体１０に記録される。また、これらの画像データは、信号処理回路８で解像度の変換処理を実施した後、表示回路１３において画像表示装置１２に適した信号（例えばＮＴＳＣ方式のアナログ信号等）に変換されて画像表示装置１２に表示されたりする。

ここで、信号処理回路８においては、システム制御部１４からの制御信号により信号処理をせずに、デジタル画像信号をそのまま画像データとして、画像メモリ９や記録回路１１に出力してもよい。また、信号処理回路８は、システム制御部１４から要求があった場合に、信号処理の過程で生じたデジタル画像信号や画像データの情報をシステム制御部１４に出力する。このような情報としては、例えば、画像の空間周波数、指定領域の平均値、圧縮画像のデータ量等の情報、あるいは、それらから抽出された情報がある。さらに、記録回路１１は、システム制御部１４から要求があった場合に、画像記録媒体１０の種類や空き容量等の情報をシステム制御部１４に出力する。

さらに、画像記録媒体１０に画像データが記録されている場合の再生動作について説明する。記録回路１１は、システム制御部１４からの制御信号により、画像記録媒体１０から画像データを読み出す。同様に、信号処理回路８は、システム制御部１４からの制御信号により、画像データが圧縮画像であった場合には画像伸長処理を行い、画像メモリ９に記憶する。画像メモリ９に記憶されている画像データは、信号処理回路８で解像度変換処理を実施した後、表示回路１３において画像表示装置１２に適した信号に変換されて画像表示装置１２に表示される。

[第１の実施形態]
図２は、本発明の好適な第１の実施形態に係る撮像素子の等価回路図である。本実施形態に係る撮像素子を構成する各回路素子は、特に制限されないが、半導体集積回路の製造技術によって、単結晶シリコン等の半導体基板上に形成される。各画素は、光電変換素子を有し、これに接続されるスイッチング素子やキャパシタンス等により構成されている。なお、図２では簡単のため３行３列の画素アレイとしているが、このサイズに限定したものではない。

図２を用いて、本実施形態に係る撮像素子の構成について説明する。光信号を発生する光電変換素子としてのフォトダイオードＤ１１〜Ｄ３３は、この例ではアノード側が接地されている。フォトダイオードＤ１１〜Ｄ３３のカソード側は、フォトダイオードに蓄積された光信号電荷を転送するためのスイッチング素子としての転送ＭＯＳＭ１１１〜Ｍ１３３を介して、増幅ＭＯＳＭ３１１〜Ｍ３３３のゲートに接続されている。増幅ＭＯＳＭ３１１〜Ｍ３３３のゲートには、これをリセットするためのリセットＭＯＳＭ２１１〜Ｍ２３３のソースが接続されている。リセットＭＯＳＭ２１１〜Ｍ２３３のドレインは、リセット電源に接続されている。また、増幅ＭＯＳＭ３１１〜Ｍ３３３のドレインは直接、電源に接続されている。

転送ＭＯＳＭ１１１、Ｍ１１２、Ｍ１１３のゲートは、横方向に延長して配置される行選択線ＰＴＸ１に接続される。行選択線ＰＴＸ１は行選択手段としての垂直走査回路ブロック１１１に接続され、後述するタイミングに基づいて信号電圧が供給される。

また、リセットＭＯＳＭ２１１のゲートは、横方向に延長して配置される行リセット線ＰＲＥＳ１に接続される。同じ行に配置されたほかの画素セルのリセットＭＯＳＭ２１２、Ｍ２１３のゲートも同様に行リセット線ＰＲＥＳ１に共通に接続される。

選択ＭＯＳＭ４１１のゲートは、横方向に延長して配置される垂直走査線ＰＳＥＬ１に接続される。同じ行に配置された他のセルの選択ＭＯＳＭ４１２、Ｍ４１３のゲートも同様に垂直走査線ＰＳＥＬ１に共通に接続される。

これら行リセット線ＰＲＥＳ１、垂直走査線ＰＳＥＬ１も、行選択線ＰＴＸ１と同様に、垂直走査回路ブロック１１１に接続され、後述するタイミングに基づいて信号電圧が供給される。

図２に示されている残りの行においても、同様な構成の画素セルと、行選択線、行リセット線、垂直走査線が設けられる。これらには、上記垂直走査回路ブロック１１１により形成されたＰＴＸ２〜ＰＴＸ３、ＰＲＥＳ２〜ＰＲＥＳ３、ＰＳＥＬ２〜ＰＳＥＬ３が供給される。

増幅ＭＯＳＭ３１１のソースは、縦方向に延長して配置される垂直信号線Ｖ１に選択ＭＯＳＭ４１１を介して接続される。同じ列に配置される画素セルの増幅ＭＯＳＭ３２１、Ｍ３３１のソースも垂直信号線Ｖ１に選択ＭＯＳＭ４２１、Ｍ４３１を介して接続される。図２に示されている残りの垂直出力線Ｖ２〜Ｖ３においても、同様に増幅ＭＯＳ、選択ＭＯＳが接続される。

垂直信号線Ｖ１は、負荷手段である定電流源Ｉ１に接続されると共に、クランプ容量Ｃ０１を介してゲイン回路としての演算増幅器１０１の反転入力端子に接続される。そして、後述のタイミングに基づいてＰＣ０Ｒに信号電圧が供給されることにより、クランプ動作が行われる。

演算増幅器１０１の非反転入力端子は、クランプ電圧ＶＣ０Ｒ（ＶＲＥＦ）に接続される。演算増幅器１０１の反転入力端子と出力端子の間にはゲイン調整部Ｇ１が接続されている。ゲイン調整部Ｇ１は、演算増幅器１０１の利得をＮ段階（ただし、Ｎは２以上の自然数である。以下も同様とする。）で調整可能なように構成されている。このような構成により、演算増幅器１０１は、フォトダイオードＤ１１を含む画素からの出力信号にゲイン調整部Ｇ１で調整されたＮ段階の各段階の利得をかけた複数の信号をそれぞれ生成することができる。ゲイン調整部Ｇ１としては、演算増幅器１０１の利得をＮ段階で調整可能な構成であればよい。例えば、ゲイン調整部Ｇ１は、ゲイン回路に並列接続されたＮ個の回路素子と、少なくともＮ−１個の回路素子に直列接続された少なくともＮ−１個のスイッチング素子と、を備えるよう構成されうる。上記の回路素子としては、例えば、抵抗やコンデンサ等を用いることができる。各回路素子の特性（例えば、抵抗値や容量値など）は、同じであってもよいし、異なっていてもよい。また、上記のスイッチング素子としては、トランジスタ等を用いることができる。各スイッチング素子には、独立した制御信号が与えられ、それぞれ独立にオンオフが制御される。各スイッチング素子のオンオフを独立に制御することによって、ゲイン回路のゲインをＮ段階で調整することができる。

図２は、２個のコンデンサＣ１１、Ｃ２１が接続される構成を例示的に示しており、後述するタイミングに基づいてスイッチング素子ＰＣ１に信号電圧が供給されることにより信号のゲインが制御される。

演算増幅器１０１の出力端子は、光信号転送スイッチＭ５１１を介して光信号を一時保持するための容量ＣＴＳ１１に、また、光信号転送スイッチＭ５２１を介して光信号を一時保持するための容量ＣＴＳ２１に同時に接続される。光信号保持容量ＣＴＳ１１とＣＴＳ２１の逆側の端子は接地されている。なお、図２では、光信号を一時保持するための容量ＣＴＳ１１、ＣＴＳ２１が２個設けられているが、これに限定されない。例えば、上述の回路素子がＮ−１個設けられている場合には、少なくともＮ−１個設けることができ、少なくともゲイン調整部Ｇ１で調整可能なゲインの個数分の容量が設けられていればよい。図２に示されている残りの列Ｖ２〜３においても同様な構成の読み出し回路が設けられる。

光信号転送スイッチＭ５１１、Ｍ５１２、Ｍ５１３のゲートは、第１の転送信号入力端子ＰＴＳ１にそれぞれ共通に接続される。また、光信号転送スイッチＭ５２１、Ｍ５２２、Ｍ５２３のゲートは、第２の転送信号入力端子ＰＴＳ２にそれぞれ共通に接続される。第１の転送信号入力端子ＰＴＳ１及び第２の転送信号入力端子ＰＴＳ２には、後述するタイミングに基づいてそれぞれ信号電圧が供給される。

光信号転送スイッチＭ５１１と光信号保持容量ＣＴＳ１１との接続点は、水平転送スイッチＭ６１１を介して、水平出力線１３０に接続される。光信号転送スイッチＭ５２１と光信号保持容量ＣＴＳ２１との接続点は、水平転送スイッチＭ６２１を介して、水平出力線１３０に接続される。水平転送スイッチＭ６１１、Ｍ６２１は、水平走査回路ブロック１２１により制御される。図２に示される残りの列Ｖ２〜３においても同様の構成となっている。

次に、本実施形態における動作について、図３を用いて説明する。

時刻ｔ１では、行選択パルスＰＳＥＬ１がハイレベルとなる。

時刻ｔ２では、画素リセットパルスＰＲＥＳ１がハイレベルとなり、増幅ＭＯＳＭ３１１〜３１３のゲートがリセット電源にリセットされる。

時刻ｔ３では、画素リセットパルスＰＲＥＳ１がローレベルとなる。

時刻ｔ４では、クランプパルスＰＣ０Ｒがハイレベルとなり、ノイズ信号が垂直出力線Ｖ１〜３に読み出され、容量Ｃ０１〜Ｃ０３にクランプされる。

時刻ｔ５では、クランプパルスＰＣ０Ｒがローレベルとなる。

時刻ｔ６では、転送パルスＰＴＸ１がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号（出力信号）が増幅ＭＯＳＭ３１１、Ｍ３１２、Ｍ３１３のゲートに転送されると同時に、この光信号が垂直出力線Ｖ１、Ｖ２、Ｖ３に読み出される。

時刻ｔ７では、スイッチング素子ＰＣ１がハイレベルの制御信号によりオンされ、ゲイン調整部Ｇ１のコンデンサＣ１１、Ｃ２１により第１のセンサーゲインがセットされる。

時刻ｔ８では、転送パルスＰＴＳ１がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号がＣＴＳ１１、ＣＴＳ１２、ＣＴＳ１３に転送される。

時刻ｔ９では、転送パルスＰＴＳ１がローレベルとなる。

時刻ｔ１〜ｔ９までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインがかかった光信号が、それぞれの列に接続された光信号保持容量ＣＴＳ１１、ＣＴＳ１２、ＣＴＳ１３に保持される。

時刻ｔ１０では、スイッチング素子ＰＣ１がローレベルの制御信号によりオフされ、ゲイン調整部Ｇ１のコンデンサＣ２１により第１のセンサーゲインとは異なる第２のセンサーゲインがセットされる。

時刻ｔ１１では、転送パルスＰＴＳ２がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号がＣＴＳ２１、ＣＴＳ２２、ＣＴＳ２３に転送される。

時刻ｔ１２では、ＰＴＳ２がローレベルとなる。

時刻ｔ１３では、転送パルスＰＴＸ２がローレベルとなる。

時刻ｔ１０〜ｔ１３までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインとは異なる第２のゲインがかかった光信号が、それぞれの列に接続された光信号保持容量ＣＴＳ２１、ＣＴＳ２２、ＣＴＳ２３に保持される。

時刻ｔ１４では、行選択パルスＰＳＥＬ１がローレベルとなる。

時刻ｔ１５からｔ１６の間では、水平走査回路ブロック１２１からの信号によって、各列の水平転送スイッチＭ６１１、Ｍ６１２、Ｍ６１３のゲートへの制御信号、Ｍ６２１、Ｍ６２２、Ｍ６２３のゲートへの制御信号が順次ハイレベルとなる。まず、光信号保持容量ＣＴＳ１１〜ＣＴＳ１３に保持されていた電圧が読み出され、次いで光信号保持容量ＣＴＳ２１〜ＣＴＳ２３に保持されていた電圧が水平出力線に読み出され、出力端子ＯＵＴに順次出力される。

なお、本実施形態では、スイッチング素子ＰＣ１の駆動を図４のように行ってもよい。図４は、スイッチング素子ＰＣ１への制御信号がハイレベルとなる区間が図３と相異している。スイッチング素子ＰＣ１への制御信号は、第２の転送信号入力端子ＰＴＳ２がハイレベルとなる前であり、第１の転送信号入力端子ＰＴＳ１がハイレベルとなる区間にハイレベルであればよく、図３、図４の駆動方法に限定されない。

以上のように、本実施形態によれば、フォトダイオードからの１つの信号から、ゲインの異なる複数の出力を得ることができるため、ゲイン回路の閾値のばらつきに対して余裕ができる。

また、ゲイン回路はゲインを複数持つため、適光量付近でのゲイン設定を上げることによりＳＮを向上させ、高輝度側でのゲイン設定を下げることにより、Ｄレンジの拡大を行うこともできる。この場合、高輝度側においては、現像時に信号が圧縮されるため、回路ノイズも同時に圧縮されるという効果がある。その結果、高輝度部の再現性の良好な画像を１度の撮影で得ることが可能となる。

ここで、Ｄレンジ拡大の処理は、図１の信号処理回路８で行われる。

撮像素子３から出力されるゲインの異なる複数の信号は、ＣＤＳ回路４及びＡ/Ｄ変換器５を介して信号処理回路８に入力される。ここで、ゲインは、Ａ及びＢ（Ａ＞Ｂ）とし、Ａ倍された信号を第１の信号、Ｂ倍された信号を第２の信号とする。

信号処理回路では、第２の信号をＡ/Ｂ倍する。そして、第１の信号のうち所定値（飽和レベル）よりも小さい信号を判別する。その後、第１の信号と、第１の信号が前記の所定値よりも大きい領域に対応するＡ/Ｂ倍された第２の信号とを用い一枚の画像を生成する。

[第２の実施形態]
図５は、本発明の好適な第２の実施形態に係る撮像装置の等価回路図である。演算増幅器１０１の出力端子は、光信号転送スイッチを介して光信号を一時保持するための第１の信号保持手段群と、ノイズ信号転送スイッチを介してノイズ信号を一時保持するための第２の信号保持手段群と、に接続される。図５では、演算増幅器１０１の出力端子は、光信号転送スイッチＭ５１１を介して第１の信号保持手段群に含まれる容量ＣＴｓ１１に接続されている。演算増幅器１０１の出力端子はまた、ノイズ信号転送スイッチＭ７１１を介して第２の信号保持手段群に含まれる容量ＣＴｎ１１に接続されている。さらに、演算増幅器１０１の出力端子は、光信号転送スイッチＭ５２１を介して第１の信号保持手段群に含まれる容量ＣＴｓ２１に接続されている。演算増幅器１０１の出力端子はまた、ノイズ信号転送スイッチＭ７２１を介して第２の信号保持手段群に含まれる容量ＣＴｎ２１に接続されている。

光信号保持容量ＣＴｓ１１、ＣＴｓ２１とノイズ信号保持容量ＣＴｎ１１、ＣＴｎ２１の逆側の端子は接地されている。

図５に示されている残りの列Ｖ２〜３においても同様な構成の読み出し回路が設けられる。

ノイズ信号転送スイッチＭ７１１、Ｍ７１２、Ｍ７１３のゲートは、第１の転送信号入力端子ＰＴｎ２にそれぞれ共通に接続される。また、ノイズ信号転送スイッチＭ７２１、Ｍ７２２、Ｍ７２３のゲートは第２の転送信号入力端子ＰＴｓ１にそれぞれ共通に接続される。

光信号転送スイッチＭ５１１、Ｍ５１２、Ｍ５１３のゲートは第１の転送信号入力端子ＰＴｓ１にそれぞれ共通に接続される。また、光信号転送スイッチＭ５２１、Ｍ５２２、Ｍ５２３のゲートは第２の転送信号入力端子ＰＴｓ２にそれぞれ共通に接続される。

ＰＴｎ１、ＰＴｎ２、ＰＴｓ１、ＰＴｓ２には、後述するタイミングに基づいてそれぞれ信号電圧が供給される。

ノイズ信号転送スイッチＭ７１１とノイズ信号保持容量ＣＴｎ１１との接続点は、水平転送スイッチＭ８１１を介して、水平読み出し回路ブロック１３１の非反転入力端子に接続される。ノイズ信号転送スイッチＭ７２１とノイズ信号保持容量ＣＴｎ２１との接続点は、水平転送スイッチＭ８２１を介して、水平読み出し回路ブロック１３１の非反転入力端子に接続される。

光信号転送スイッチＭ５１１と光信号保持容量ＣＴｓ１１との接続点は、水平転送スイッチＭ６１１を介して、水平読み出し回路ブロック１３１の反転入力端子に接続される。光信号転送スイッチＭ５２１と光信号保持容量ＣＴｓ２１との接続点は、水平転送スイッチＭ６２１を介して、水平読み出し回路ブロック１３１の反転入力端子に接続される。

水平転送スイッチＭ６１１、Ｍ６２１、Ｍ８１１、Ｍ８２１は、水平走査回路ブロック１２１により制御される。

図２に示される残りの列Ｖ２〜３においても同様の構成となっている。

次に、本実施形態における動作について、図６を用いて説明する。

時刻ｔ６では、スイッチング素子ＰＣ１がハイレベルの制御信号によりオンされ、ゲイン調整部Ｇ１のコンデンサＣ１１、Ｃ２１により第１のセンサーゲインがセットされる。

時刻ｔ７では、転送パルスＰＴｎ１がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３を含むセルからのノイズ信号がＣＴｎ１１、ＣＴｎ１２、ＣＴｎ１３に転送される。

時刻ｔ８では、転送パルスＰＴｓ１がローレベルとなる。

時刻ｔ１〜ｔ８までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインがかかったノイズ信号が、それぞれの列に接続された光信号保持容量ＣＴｎ１１、ＣＴｎ１２、ＣＴｎ１３に保持される。

時刻ｔ９では、スイッチング素子ＰＣ１がローレベルの制御信号によりオフされ、ゲイン調整部Ｇ１のコンデンサＣ２１により第１のセンサーゲインとは異なる第２のセンサーゲインがセットされる。

時刻ｔ１０では、転送パルスＰＴｎ２がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３を含むセルからのノイズ信号がＣＴｎ２１、ＣＴｎ２２、ＣＴｎ２３に転送される。

時刻ｔ１１では、ＰＴｎ２がローレベルとなる。

時刻ｔ９〜ｔ１１までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインとは異なる第２のゲインがかかったノイズ信号が、それぞれの列に接続されたノイズ信号保持容量ＣＴｎ２１、ＣＴｎ２２、ＣＴｎ２３に保持される。

時刻ｔ１２では、転送パルスＰＴＸ１がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号が増幅ＭＯＳＭ３１１、Ｍ３１２、Ｍ３１３のゲートに転送されると同時に、この光信号が垂直出力線Ｖ１、Ｖ２、Ｖ３に読み出される。

時刻ｔ１３では、スイッチング素子ＰＣ１がハイレベルの制御信号によりオンされ、ゲイン調整部Ｇ１のコンデンサＣ１１、Ｃ２１により第１のセンサーゲインがセットされる。

時刻ｔ１４では、転送パルスＰＴｓ１がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号がＣＴｓ１１、ＣＴｓ１２、ＣＴｓ１３に転送される。

時刻ｔ１５では、転送パルスＰＴｓ１がローレベルとなる。

時刻ｔ１２〜ｔ１５までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインがかかった光信号が、それぞれの列に接続された光信号保持容量ＣＴｓ１１、ＣＴｓ１２、ＣＴｓ１３に保持される。

時刻ｔ１６では、スイッチング素子ＰＣ１がローレベルの制御信号によりオフされ、ゲイン調整部Ｇ１のコンデンサＣ２１により第１のセンサーゲインとは異なる第２のセンサーゲインがセットされる。

時刻ｔ１７では、転送パルスＰＴｓ２がハイレベルとなり、フォトダイオードＤ１１、Ｄ１２、Ｄ１３の光信号がＣＴｓ２１、ＣＴｓ２２、ＣＴｓ２３に転送される。

時刻ｔ１８では、ＰＴｓ２がローレベルとなる。

時刻ｔ１９では、転送パルスＰＴＸ２がローレベルとなる。

時刻ｔ１６〜ｔ１９までの動作で、第１行目に接続された画素セルからの出力信号に第１のゲインとは異なる第２のゲインがかかった光信号が、それぞれの列に接続された光信号保持容量ＣＴｓ２１、ＣＴｓ２２、ＣＴｓ２３に保持される。

時刻ｔ２０では、行選択パルスＰＳＥＬ１がローレベルとなる。

時刻ｔ２１からｔ２２の間では、水平走査回路ブロック１２１からの信号によって、各列の水平転送スイッチＭ６１１、Ｍ６１２、Ｍ６１３のゲートへの制御信号、次いでＭ６２１、Ｍ６２２、Ｍ６２３のゲートへの制御信号が順時ハイレベルとなる。光信号保持容量ＣＴｓ１１〜ＣＴｓ１３、ＣＴｓ２１〜ＣＴｓ２３、ノイズ信号保持容量ＣＴｎ１１〜ＣＴｎ１３、ＣＴｎ２１〜ＣＴｎ２３にそれぞれ保持されていた電圧は、順次水平読み出し回路ブロックに読み出される。そして、水平読み出し回路ブロック１３１により光信号とノイズ信号の差分がそれぞれ出力端子ＯＵＴに出力される。

なお、本実施形態では、スイッチング素子ＰＣ１の駆動を図７のように行ってもよい。図７は、行選択線ＰＴＸ１への制御信号がオフである区間において、スイッチング素子ＰＣ１への制御信号がハイレベルとなる区間が図６と相異している。
スイッチング素子ＰＣ１への制御信号は、行選択線ＰＴＸ１への制御信号がオフである区間においては、第２の転送信号入力端子ＰＴｎ２がハイレベルとなる前であり、第１の転送信号入力端子ＰＴｎ１がハイレベルとなる区間にハイレベルであればよい。したがって、本実施形態は、図６、図７の駆動方法に限定されない。

以上のように、本実施形態によれば、画素セルのノイズ信号を一時保持するための容量を設けることによって、画素セルのノイズ信号を効果的に取り除くことができる。

本発明の実施の形態における撮像装置の構成を示すブロック図である。本発明の第１の実施の形態を示す撮像装置の等価回路である。本発明の第１の実施の形態の動作を説明するためのタイミング図である。本発明の第１の実施の形態の動作を説明するためのタイミング図である。本発明の第２の実施の形態を示す撮像装置の等価回路である。本発明の第２の実施の形態の動作を説明するためのタイミング図である。本発明の第２の実施の形態の動作を説明するためのタイミング図である。従来の撮像素子の構成を示すブロック図である。

符号の説明

Ｄ１１〜Ｄ３３光源変換素子
１０１〜１０３ゲイン回路
Ｇ１〜Ｇ３ゲイン調整部

Claims

光電変換素子を含む水平方向及び垂直方向に配置された複数の画素と、ゲイン回路と、を有する撮像素子であって、
前記ゲイン回路の利得をＮ段階（ただし、Ｎは２以上の自然数）で調整可能なゲイン調整部を備え、
前記ゲイン回路は、前記画素からの出力信号に前記Ｎ段階の各段階の利得をかけた複数の信号をそれぞれ出力することを特徴とする撮像素子。
前記ゲイン調整部は、
前記ゲイン回路に並列接続されたＮ個のキャパシタと、
前記Ｎ個のキャパシタのうち少なくともＮ−１個のキャパシタに直列接続された少なくともＮ−１個のスイッチング素子と、
を備えることを特徴とする請求項１に記載の撮像素子。
前記複数の画素を前記水平方向に選択する行選択手段と、
前記行選択手段で選択された画素からの信号を前記垂直方向に読み出す垂直出力線と、
前記垂直出力線からの信号を前記水平方向に読み出す水平出力線と、を備え、
前記ゲイン回路は、前記垂直出力線に接続されていることを特徴とする請求項１又は請求項２に記載の撮像素子。
前記複数の信号をそれぞれ保持する信号保持手段を備え、
前記信号保持手段から前記水平出力線に信号を読み出すことを特徴とする請求項３に記載の撮像素子。
前記光電変換素子の出力端に接続された、前記光電変換素子からの出力信号を転送するための転送スイッチング素子を備え、
前記信号保持手段は、第１の信号保持手段群と、第２の信号保持手段群と、を含み、
前記転送スイッチング素子がオンされている場合には、前記第１の信号保持手段群で前記複数の信号をそれぞれ保持し、
前記転送スイッチング素子がオフされている場合には、前記第２の信号保持手段群で前記複数の信号をそれぞれ保持することを特徴とする請求項４に記載の撮像素子
光学系と、
前記光学系からの光を電気信号に変換する請求項１乃至請求項５のいずれか１項に記載の撮像素子と、
を備えることを特徴とする撮像装置。