JP2006519521A - 高フレームレート・高品位イメージングシステム及び方法 - Google Patents

Abstract

【課題】 高フレームレート・高品位イメージングシステム及び方法が開示される。
【解決手段】 イメージャ（１０４）は、所望の出力ビデオクロック（１１４）とは非同期でクロックされる。フレームサイクル中、イメージャ内の画素アレイの第１の部分内に保持されているデータはイメージャクロック信号（１０２）を使用してイメージャ（１０４）からクロックアウトされ、画素アレイの第２の部分内に保持されているデータはバイパスされる。その後に、イメージャデータはより高めのビデオクロックレートに変換され、所望のビデオデータとして出力される。

Description

本発明は、一般的にはイメージングシステム及び方法に関する。特定的には、本発明は高品位イメージングシステム及び方法に関する。

電荷結合デバイス（ＣＣＤ）のような電子画像センサは公知である。ＣＣＤイメージャにおいては、画素アレイ内の各画素に対応する画像情報が電荷として累積され、画像データとしてイメージャから読出される。その結果、ＣＣＤ及び他の電子イメージングデバイスは、画像センサから画像データを順次に読出すための一連の精密タイミングパルスを必要とする。これらの精密タイミングパルスは、特定のクロック周波数で電子画像センサへ供給される。この読出しクロックレートが、単位時間当たりイメージャから読出すことができる画像データの量（画素の数）を決定する。従って、このクロックレートが所与のフレームレートにおける画像解像度を制限する。

ＨＤＴＶカメラ、医療イメージング、その他の高品質画像を必要とする応用のような多くの応用においては、高解像度、高フレームレートイメージングシステムが重要になりつつある。このような高フレームレート及び高品位イメージングの場合には、極めて高い読出しクロックレートが必要である。実際に、許容された時間内にイメージャの全ての画素から電荷を転送するのに必要なクロック周波数は、従来のＣＣＤイメージャ設計において電荷を効果的に転送することができる速度の限界付近、またはそれ以上になりかねない。ＣＭＯＳ画像センサのような他の電子イメージャにも同じような制約が存在する。また、高解像度画像センサを製造する場合、製造者は、読出し中に発生し得る雑音及びひずみを防ぐために特に注意を払っている。その結果、高解像度・高フレームレート電子イメージャは典型的に、より低いクロックレートで動作するイメージャに比して極めて高価になる特別設計を必要とする。特定の例を挙げれば、マシンビジョン応用に使用されるようになっていて、標準プログレッシブ読出しモードにおいて僅か15フレーム／秒の定格を有するソニーのＩＣＸ２０４ＡＬのような典型的な高品位（ＨＤ）ＣＣＤセンサの価格は、標準フレームレート（50または60フレーム／秒）に準拠するクロックレートで動作可能な高品位（ＨＤ）ＣＣＤセンサの価格の何分の一にしか過ぎない。

従って、低価格であり乍ら高フレームレートで高品位画像を提供できるイメージャに対する要望が存在している。

第１の面において、本発明は、あるイメージャクロックレートを有するイメージャクロック信号と、このイメージャクロックレートよりも大きいビデオクロックレートを有するビデオクロック信号とを発生するタイミング発生器を含むイメージングシステムを提供する。イメージングシステムは更に、イメージャクロック信号を受信するイメージャクロック入力と、データ出力とを有するイメージャとを含む。イメージングシステムは更に、イメージャのデータ出力及びタイミング発生器に結合されているレート変換器を含む。タイミング発生器は、ビデオクロック信号及びイメージャクロック信号と同期する信号を受信する。レート変換器は、イメージャクロックレートと同期するレートでイメージャデータを受信し、ビデオクロックレートでビデオデータを出力する。

イメージングシステムの好ましい実施の形態においては、イメージャは、イメージャによって捕捉された画像を表す画素データを保持する画素アレイを含む。画素アレイは第１の部分及び第２の部分を有し、タイミング発生器は、画素アレイの第２の部分をスキップさせ、且つ画素アレイの第１の部分をイメージャからレート変換器へクロックさせるようにイメージャを制御する一連のタイミング信号を発生する。タイミング発生器は、水平タイミングパルス及び垂直タイミングパルスを発生することができ、水平タイミングパルスはイメージャクロックレートに対応する。イメージャクロック信号及びビデオクロック信号は、互いに非同期である。画素アレイの第１の部分は所要活動画素を含むことができ、画素アレイの第２の部分は不活動光学的ブラック参照画素及びダミー画素を含むことができる。詳述すれば、画素アレイの第２の部分は、不要活動画素と不活動画素との組合わせを含むことができ、第１の部分は、画素アレイの所要活動画素を含むことができる。イメージャは、イメージャによって画素アレイの画素に電荷が累積される型のＣＣＤセンサであることができる。画素アレイの第２の部分に対応する電荷は、複数の行の複数のグループについて同時にイメージャからシフトアウトさせることができる。例えば、１またはそれ以上の水平及び垂直タイミングパルスはイメージャの転送部分内の電荷の累積を制御することができ、水平転送クロックはイメージャからの画素データの複数の行に対応する電荷の同時転送を制御する。

好ましい実施の形態においては、タイミング発生器は、イメージャクロックを出力するイメージャクロック発生器回路ブロックと、ビデオクロックを出力するビデオクロック発生器回路ブロックと、主同期回路ブロックと、イメージャクロック発生器及び主同期回路ブロックに結合されていてイメージャクロックレートでイメージャクロック信号を出力するイメージャタイミングロジックブロックとを含むことができる。主同期回路ブロックは、好ましくは、ビデオクロック発生器回路ブロックに結合されていてビデオクロックを受信する。レート変換器は、好ましくは、イメージャからの画像データを受信して一時的に記憶するメモリと、レート変換器制御ロジックとを含む。レート変換器制御ロジックは、好ましくは、メモリへのデータの書込み、メモリからのデータの読出しを制御するメモリ制御回路を含む。メモリ制御回路は、タイミング発生器に結合されていて、ビデオクロック信号と、イメージャクロック信号と同期する信号とを受信する。レート変換器制御ロジックは、好ましくは更に、メモリ制御回路とタイミング発生器とに結合されていてビデオクロック信号を受信するビデオタイミングロジックを含む。ビデオタイミングロジックは、出力ビデオデータのブランキング期間中にメモリからのデータの読出しを中断させるようにメモリ制御回路を制御する。レート変換器制御ロジックは、好ましくは更に、メモリ及びビデオタイミングロジックに結合されているビデオ出力発生器を含む。ビデオ出力発生器は、メモリから出力データを受信し、メモリの読出しが中断されているブランキング期間中にブランキングデータを挿入し、そして実際の画素データ及びブランキングデータを有するビデオデータをビデオクロックレートで出力する。出力ビデオデータは、例えばＶＥＳＡ標準タイミング、またはＳＭＰＴＥ ＨＤＴＶ標準タイミングで供給することができる。

本発明の別の面によれば、フレームレートを増加させたイメージングシステムが提供される。本イメージングシステムは、不活動参照画素及びダミー画素を含む画素のアレイと、画像データを供給する出力と、読出しタイミング制御信号を受信する１またはそれ以上の制御入力を有する画像センサを含む。フレームレートを増加させたイメージングシステムは、タイミング発生器を更に含む。タイミング発生器は、画像センサの制御入力へタイミングパルスを供給し、画素アレイの不活動画素の少なくとも若干をスキップさせ、且つ画素アレイの所要部分から画像データをクロックアウトさせ、それによって画像センサのフレームレートを実効的に増加させるように画像センサの読出しを制御する。

フレームレートを増加させたイメージングシステムの好ましい実施の形態においては、タイミングパルスは、画素アレイのダミー画素、及び／または参照画素、及び／または不要活動画素の複数の行をスキップさせる一連の連続垂直転送パルスを含む垂直及び水平タイミングパルスを含む。タイミングパルスは、画素アレイの所要部分のラインの終わりに先立つ垂直転送パルスをも含み、この垂直転送パルスは、ラインの終わりの複数のダミー画素、及び／または参照画素、及び／または不要活動画素の複数の行をスキップさせる。画素センサは、画素アレイに対応する累積領域及び転送領域を含む型のＣＣＤイメージャであることができる。タイミングパルスは、画像データを累積領域から転送領域へ、次いでイメージャの出力へ転送させる垂直及び水平タイミングパルスを含むことができ、使用されない画素データの複数の行は垂直タイミングパルスを使用して水平転送領域内へ転送され、水平タイミングパルスを使用して一緒にクロックアウトさせる。

本発明の別の面によれば、低めのクロックレートで動作するイメージャを使用して高品位ビデオデータを供給する方法を提供する。本方法は、イメージャクロックレートのイメージャクロック信号を使用してイメージャから画像データをクロックするステップを含む。本方法は更に、イメージャクロックレートより大きいビデオクロックレートでイメージャデータをビデオデータに変換するステップを含む。

本方法の好ましい実施の形態においては、イメージャデータをビデオデータに変換するステップは、画像データをメモリ内にバッファするステップを含む。イメージャデータはイメージャクロックレートで、またはイメージャクロックレートと同期するレートでメモリ内に書込まれ、データはイメージャクロックレートとは同期していない異なるクロックレートでメモリから読出される。イメージャデータをビデオデータに変換するステップは、好ましくは更に、ビデオデータのブランキング期間に対応するブランキングデータをイメージャデータ内に挿入するステップを含む。イメージャデータをビデオデータに変換するステップは、好ましくは更に、上記ブランキングデータを挿入するステップ中は、メモリからのデータの読出しを中断させるステップを含む。イメージャクロック信号は、ビデオデータとは非同期である。ビデオデータは、例えば、ＶＥＳＡ標準タイミング、またはＳＭＰＴＥ ＨＤＴＶ標準タイミングでの出力であることができる。

別の面において、本発明は、第１及び第２の部分を有する画素アレイを有するイメージャのフレームレートを増加させる方法を提供する。本方法は、画素アレイの第２の部分をスキップするステップと、イメージャ制御タイミング信号を使用して画素アレイの第１の部分内に保持されている画像データをイメージャからクロックするステップとを含む。

本方法の好ましい実施の形態においては、画素アレイの第２の部分をスキップするステップは、イメージャに一連の連続垂直転送パルスを供給して第２の部分内の画像データの複数の行をスキップさせるステップを含む。画素アレイの第２の部分をスキップするステップは更に、画素アレイの１つのラインの終わりに先立って垂直転送パルスを供給してそのラインの終わりの画素をスキップさせるステップを含む。画素アレイの第１の部分は、画素アレイの所要活動画素及び所要不活動画素を含むことができ、画素アレイの第２の部分は、不活動画素及び不要活動画素を含むことができる。不活動画素は、一般的に標準ビデオタイミングスキームのブランキング期間に対応する。例えば、標準ビデオタイミングスキームは、ＶＥＳＡ標準タイミング、またはＳＭＰＴＥ ＨＤＴＶ標準タイミングであることができる。イメージャはＣＣＤイメージャであることができ、本方法は更に、画素アレイの第２の部分に対応する電荷をクロックアウトするステップを含むことができる。

本発明のこれらの、及びさらなる面及び特色は、以下の詳細な説明から明白になるであろう。

図１に、本発明によるイメージングシステムの実施の形態をブロック図で示す。本発明は、好ましくは、公称クロックレートが比較的低い低価格・高解像度イメージャ１０４を使用する。例えば、マシンビジョン応用に適するような高解像度ではあるが、比較的低めのクロックレートのＣＣＤイメージセンサが比較的低価格で市販されており、イメージャ１０４として使用することができる。しかしながら、ＣＭＯＳイメージャのような他の低価格電子イメージャも使用することができる。本発明は、クロックレートが比較的低めのイメージャデータをより高めのビデオクロックレートに変換し、このより高めのクロックレートのビデオデータをビデオ出力デバイス１１８へ出力する。その結果、本発明は、低価格・高フレームレート・高品位イメージングシステムを提供する。

詳述すれば、図１に示すように、タイミング発生器１００はイメージャクロックレート（イメージャクロック）で第１の組のタイミング信号１０２をイメージャ１０４へ供給する。この第１の組のタイミング信号は、イメージャ１０４の動作を同期させ、イメージャデータ１０６をイメージャ１０４からレート変換器１０８へクロックアウトさせる。タイミング発生器１００は、ビデオクロックレート（ビデオクロック）で第２の組のタイミング信号１１４をも供給する。後述するように、第１及び第２の組のタイミング信号は一般的には同期していない。これにより、ビデオ出力デバイス１１８のクロッキングスキームに拘束されることなく、イメージャ１０４の読出しを最適化することができる。これは、ビデオクロッキングスキームに関連するイメージャ読出しの重大な非効率を回避する。これにより、イメージャクロック１０２のクロックレートをビデオクロック１１４のクロックレートより小さくすることが可能になり、より安価な低クロックレートイメージャ１０４を使用することが可能になる。レート変換器１０８は、典型的にはクロックレートを増加させ、イメージャデータをビデオデバイスクロッキングスキームに同期させる。レート変換器１０８は、イメージャクロック１０２に結合されている第１のクロック入力１２０と、ビデオクロック１１４に結合されている第２のクロック入力１２２とを含む。イメージャデータ１０６は、イメージャクロックレートに同期するレートでのレート変換器１０８への入力である。このレートは実際のイメージャクロックレートであることも、またはイメージャクロックレートに同期するレート（整数倍であることが多い）であることもできる。このイメージャクロックレートに同期するレートは、ＣＣＤプリズムシステムにおける半画素オフセットデータの時間補正のための“二重サンプリング” のような信号処理技術に起因して必然的に異なり得る。レート変換器１０８内の制御ロジック及び画像データバッファメモリは、イメージャデータ１０６を一時的に記憶し、イメージャデータ１０６をこのイメージャドメインクロッキングスキームからビデオドメインクロッキングスキームへ変換する。変換されたデータは、レート変換器１０８からビデオデータ１１６として出力される。イメージャデータ１０６がビデオデータ１１６に変換されると、ビデオデータ１１６はその応用のための標準ビデオクロックレート及びタイミングスキームでビデオ出力デバイス１１８へ伝送される。例えば、ビデオ出力デバイスは、ディスプレイ、ビデオレコーダ、その他の高品位ビデオデバイスであることができる。ビデオ出力デバイス１１８は、典型的に、コンピュータモニタ型ディスプレイのためにＶＥＳＡ（Video Electronics Standards Asociation）によって定義されている、または高品位ＴＶ品質ディスプレイ（ＨＤＴＶ）のためのＳＭＰＴＥ（Society of Motion Picture and Television Engineers）標準のような高品位・高フレームレートタイミング標準で動作する。

図１及び３を参照してイメージャクロック１０２を使用するイメージャ１０４の読出し制御の詳細を、好ましい実施の形態に関して説明する。イメージャ１０４は、イメージャによって捕捉された画像を表す画素データを捕捉する画素アレイを有している。典型的なイメージャのためのイメージャ画素アレイは、その応用にとって望ましい画像データを含む第１の部分と、不要な第２の部分とを含んでいる。例えば、典型的なイメージャのための画素アレイは、活動画素及び不活動画素を含む。不活動画素は、光学的ブラック参照画素、及び典型的にビデオクロックを用いて同期読出しするようになっているダミー画素を含む。詳述すれば、ビデオ応用のためのＣＣＤのようなイメージャを読出す標準的な方法は、ビデオ画素クロック及び水平／垂直同期（これらは、ビデオ出力デバイスによって専用される）と同期している水平及び垂直転送パルスを含む。不活動光学的ブラック参照画素及びライン、及びダミービット及びラインがイメージャ内で準備され、光学的ブラック信号参照を斟酌し、イメージャ出力を標準ビデオクロッキングスキーム（これらは全て、ブランキング期間に対応するアイドル時間、またはデッドタイムを有している）に同期させるのを援助する。これは、イメージャ内に蓄積された不要な、冗長な、または使用されない光学的ブラック参照画素及びダミー画素をクロックアウトするので時間の非効率をもたらす。本発明の非同期クロッキングスキームにおいては、これらのダミーライン、ダミー画素、及び多くの参照画素及びラインは必要としない。

活動画素及び不活動画素を有するこのようなイメージャ画素アレイの特定例を図３に示す。図３は、典型的なＣＣＤの活動画素３０４、及び光学的ブラック画素及びダミー画素部分３０２の配向及びサイズと、データがイメージャからシフトアウトする方向Ｖ（垂直）及びＨ（水平）とを示しており、画像のトップラインは図３の底に位置している。活動領域３０４の周囲の特別データ３０２は、通常はクロックアウトされる。この特別データ３０２は、典型的に、光学的ブラック参照及びダミー垂直画素のトップ行３０８、ブラック参照及びダミー垂直画素のボットム行３０６、ブラック参照及びダミー水平画素のリーディング列３１２（これらは所要ラインのために常にクロックアウトしなければならない）、及びブラック参照及びダミー水平画素のトレーリング列３１０を含む。特別データ３０６、３０８、３１０、及び３１２は、各フレーム期間中に現れる不活動、不要、または使用されない“データ”転送時間の実質的な量を表すことができる。

本発明においては、画素アレイの第１の所要部分だけをクロックアウトさせる。第１の部分は、所要活動画素３０４、それらのラインに結合させてクロックアウトしなければならない部分３１２、及びオプションとして、若干の特別不活動参照画素を含む。第２の部分は、何等かの不要活動画素（例えば、ビデオ出力が異なるアスペクト比であるために不要となった画素）、及び若干の、または全ての残余の不活動画素３０２を含む。第１の組のタイミング信号１０２は、イメージャ１０４のロジックを制御してその画素アレイの第１の部分をクロックアウトさせ、一方画素アレイの第２の部分の殆どをバイパスさせる。第１の組のタイミング信号はイメージャ１０４の高速読出しに最適化されており、一般的にビデオクロック信号に同期していないから、第２の部分に対応する不要画素全体をジャンプさせるために垂直及び水平転送パルスの非標準シーケンスを使用することができる。市販されているＣＣＤイメージャの読出しを最適にするタイミング信号の特定例を、図４−５を参照して説明する。画素アレイデータの第１の部分は、イメージャデータ１０６としてイメージャ１０４の公称フレームレートより実質的に高いフレームレートで出力される。また、例えば必要とされるより長いパルス幅を採用すると水平または垂直レジスタ転送のためにイメージャ製造者によって指定されている公称タイミングが最も効率的ではなくなり、フレームレートを更に増加させるために必要ならば、このレートを公称値より高いレートまで増加させることができる。

次に、レート変換器１０８の動作を説明する。ビデオ出力デバイス１１８は、特定の応用に対して特定のビデオタイミングフォーマットを有している。これらの全ての受入れられているビデオタイミングフォーマットは、ブランキング期間に対応する重要なアイドル時間を有している。前述したように、ビデオ応用のためにＣＣＤまたはＣＭＯＳイメージャを読出すための標準方法は、水平及び垂直転送パルスを含む。これらの転送パルスは、ビデオ画素クロック及び水平／垂直同期と同期し、通常はビデオクロック信号が使用される。本発明によれば、イメージャ１０４はこの出力ビデオクロッキングスキームに同期して動作しない。しかしながら、ビデオ出力データ１１６は、ビデオ出力デバイス１１８のために有用であるようにビデオクロッキングスキームと同期させなければならない。このためには、レート変換器１０８をイメージデータと同期させて、所望のビデオクロッキングスキームにする必要がある。レート変換器内の制御ロジック及びバッファメモリは、イメージャドメインクロックレートをビデオドメインクロックレートに変換し、ビデオブランキング期間のためのブランキングデータを挿入する。従って、（非同期）ビデオドメイン内のクロックレートがイメージャドメイン内のクロックレートよりも高い標準ビデオクロックレートであろう。この標準ビデオクロックレートでレート変換器１０８からクロックされるビデオデータ及びクロッキングスキームは、ビデオ出力デバイス１１８（これも、ビデオクロック１１４によってクロックすることができる）へ供給される。イメージャドメインクロッキングスキーム自体は、独立的に且つ連続的に、即ちビデオディスプレイクロッキングスキーム（ビデオドメインクロック）の遊休ブランキング期間中であっても動作し、所与のイメージャクロックレートにおいてイメージャからのイメージデータの転送のレートを最大にする。

レート変換器１０８を使用することの利点は、分離したイメージャ及びビデオクロッキングスキームを可能にすることである。これは、標準ビデオクロッキングスキームの２つの特定例によって説明することにより明白になるであろう。第１の例として、1280×720ｐ ＨＤＴＶ標準を考えよう。720ｐ ＨＤＴＶのためのクロッキングスキームは、本明細書が参照している公表された仕様ＳＭＰＴＥ ２９６Ｍに記載されている。この標準において許容されている１つのスキーム（ＳＭＰＴＥ ２９６Ｍの表１のシステム１）によれば、フレーム当たり合計750本のラインと、ライン当たり合計1650（74.25ＭＨｚ）の水平画素クロックが存在する。また、720本のラインだけが活動ビデオ（またはピクチャ情報）を含み、これらの720本の各ライン内の1280のクロック期間だけが活動画素を含む。このことから、30本（750−720）のビデオ信号がピクチャ情報を含まない（例えば、ライン１−25及び746−750がブランク）と計算することができる。更に、活動画素を含まない全てのライン毎の370（1650−1280）クロック期間は、同期またはブランク時間である（ＳＭＰＴＥ ２９６Ｍ参照）。従って、1280×720＝921600のピクチャ貢献クロック期間と、（750×1650）−（1280×720）＝315900の非ピクチャクロック期間が存在する。これは、僅か74.47％の活動ピクチャ効率しかもたらさない。ビデオ信号の残余の部分はブランキング情報及び同期情報と共に死ぬ。活動ピクチャ出力は、これらの時間中は“遊休”である。

今度は、分離したイメージャクロッキングスキーム及びレート変換器を使用して、この非効率性を低下させる利点を説明するために、“ダミー”または不活動情報が皆無であり、全てが活動である正確に1280×720画素を含む虚構の“理想的”イメージャを考えよう。このイメージャも74.25ＭＨｚでクロックされ、ドライブクロックのタイミングギャップはビデオ信号内のブランキング時間に対応し、従ってビデオ信号と同期して駆動される。この“理想的”イメージャが比較的低価格・低クロックレートイメージャであり、その固有の物理的特性の故に、例えば60ＭＨｚより高い、そして74.25ＭＨｚでクロックされた時に性能がかなり劣化する場合には、結局は有用なピクチャを発生し得ない。これらの画素の全てを60フレーム／秒（ｆｐｓ）でクロックアウトするための理論的最小周波数は1280×720×60、または55.296ＭＨｚである（これは、ビデオクロックレートを乗じた活動ピクチャ効率と同一である）。この周波数は、60ＭＨｚより適当に低く、イメージャを品質60ｆｐｓビデオのために使用することを可能にする。しかしながら、このクロックはビデオ信号の74.25ＭＨｚとは非同期である。イメージャデータをビデオデータとして使用できるようにするために、レート変換器１０８内に実現されているメモリ記憶装置及びデータフロー管理がイメージャのデータと出力ビデオ信号とを再同期させ、不可欠のブランキング時間、即ち“遊休”時間を追加する。このように、単に、イメージャを非効率的なビデオクロッキングスキームと同期させて動作させる必要性を排除することによって、本発明は、より低価格・低クロックレートイメージャの使用を可能にしている。

別の例は、標準コンピュータモニタタイミングシーケンスのためのＶＥＳＡ仕様である。標準コンピュータモニタタイミングのためのＶＥＳＡ仕様は公表された文書であり、本明細書はその内容を参照している。１つのこのような標準ＶＥＳＡモニタタイミングは、一般的な60Ｈｚにおける1024×768、即ち“ＸＧＡ”モニタ解像度のためのものである。ＸＧＡ標準のためのフレーム当たりのクロックの合計数は、1344×806＝1083264である。しかしながら、これらの中の僅か1024×768＝786432だけが活動画素データである。このため、活動ピクチャ時間効率は72.60％になる。上述した方法を“理想的”ＸＧＡセンサに適用する場合、指定されている65.00ＭＨｚのビデオ信号クロックレートから60ｆｐｓの画素クロックを減少させることができる。得られるクロック周波数は、1024×768×60＝47.168ＭＨｚ（即ち、65.00ＭＨｚの0.7260倍）である。この場合も、所要イメージャクロック速度を大幅に低下させており、遥かに低価格のイメージャを使用することが可能になる。

これらの例は“理想的イメージャ”を想定しているが、実際には、イメージャは若干の特別参照及びダミー情報を必要とし、また他の転送最小タイミングも要求される。これは“理想的”状況に非効率性を付加する。しかしながら、これらは処理によって最小にすることが可能であり、未だに活動ピクチャ効率を増加させようとする要望が存在しており、そして実際のイメージャにとってそれは重要である。因みに、上述したイメージャ１０４の読出しに関する説明は、“理想”から程遠いイメージャの読出しを処理し、不活動画素の読出しが係わっている非効率性を排除して理想的イメージャに極めて近付けることに関していた。理想に近い（非効率性が低い）イメージャを用いると、より直接的なイメージャクロッキングスキームを使用することができ、重要な長所が得られる。

図２は、高フレームレート・高品位イメージデータを得るための本発明による組合わせ方法のフローチャートである。詳述すれば、ステップ２００において、イメージャデータの１つのフレームの読出しがイメージャクロック１０２によって開始される。ステップ２０２において、イメージャ画素アレイの第２の部分内に保持されているデータが、適切なタイミングパルスによってスキップされる（クロックされない）。これは、垂直転送パルスを使用して初期の望ましくない画素データの行をスキップすることからなる。ステップ２０４において、イメージャ画素アレイの第１の部分内に保持されている所要画像データが、イメージャクロックレートと同期するレートでイメージャからレート変換器へクロックされる。ステップ２０２及び２０４は、不要画素をスキップして第１の部分を読出すように反復される。ステップ２０６において、レート変換器は、イメージャデータをイメージャドメインクロッキングスキームから、ビデオクロックレート及びビデオドメインクロッキングスキームに変換する。ステップ２０８において、レート変換器は、ビデオドメインデータを、応用に適切なビデオ出力データとしてビデオクロックレートでクロックアウトする。ステップ２０６及び２０８は、イメージャ読出しステップ２０２、２０４と同時に遂行される。ビデオフレームレートは、イメージャフレームレートより高速であることができるが、イメージャフレームレートと同一であることもできる。また、ステップ２０２及び２０４のイメージャ読出し方法はイメージャのフレームレートをその公称値から増加させるが、より理想的なイメージャに関して上述したように、このような読出し方法２０２、２０４は使用する必要がなく、全ての、または実質的に全てのイメージャデータをステップ２０４においてクロックアウトすることができる。

次に図３−５を参照する。イメージャ読出しクロッキングスキームの特定の実施の形態を、ＶＥＳＡ 1024×768標準イメージャであるソニーのＩＣＸ２０４ＡＬ ＣＣＤに基づいて説明する。このイメージャは全く非効率であるので、上述した（図２の）ステップ２０２、２０４のような読出し方法を使用できることが好ましい。この特定のイメージャの場合、図３の特別データ３０２（イメージのトップラインは図の底に位置している）は、１つのリーディングダミー行及び７つのリーディング参照画素行３０８と、２つのトレーリング参照画素行３０６と、29のリーディングダミー及び３つのリーディング参照画素列３１２（これは所望ラインのために常にクロックアウトしなければならない）と、40のトレーリング参照画素列３１０とを含む。（ＩＣＸ２０４ＡＬ ＣＣＤイメージャの仕様は公に入手可能であり、本明細書はこれらの仕様の内容を参照している。）仕様書に推奨されているタイミングを使用した時のＩＣＸ２０４ＡＬ ＣＣＤシステムの効率は、不活動イメージデータが原因で約72.60％である。本発明は、全フレーム期間を活動データだけをクロックアウトするために使用し、光学的ブラック領域のクロックアウトは可能な限り少なくする。これによって時間効率は100％近くまで増加し、最小の水平転送クロック周波数で最大のフレームレートを達成することができる。

詳述すれば、図４は、あるフレームの開始時に不要画素データの行をスキップするための典型的なタイミングシーケンスの詳細を示す図である。Ｖ１、Ｖ２Ａ／Ｂ、及びＶ３は垂直レジスタ転送クロックを表し、Ｈ１及びＨ２は水平レジスタ転送クロックを表し、そしてＲＧはリセットゲートクロックを表している。これらは、ＩＣＸ２０４ＡＬイメージャのクロッキング信号入力ピンに対応している。クロッキングスキームは、推奨されたパルス幅のＸＳＧ（フレーム転送パルス）で開始される。それに直ちに続くのは連続ＶΦ転送パルスシーケンスであり、水平転送クロッキングは発生しない。これらは、如何なるダミービット及び光学的ブラックライン３０８をもパスさせ、ビデオの最初のラインをＣＣＤの水平シフトレジスタ内へ配置させる。ＸＳＧ及びＶΦ転送パルスのパルス幅は、特定のＣＣＤに指定されているものであっても、または最速の実施例を見出すために経験的に決定された最小値であってもよい。この点から、最初の活動ビデオライン内の所要画素がクロックアウトされ、垂直転送パルスが直ちに送られ、次のラインが直ちに開始される。

爾後のラインのための付加的な典型的タイミングを図５に示す。図５に示されているＳＵＢは、サブストレートクロックを表している。図５に示されているパルス幅は、クロックＶ１、Ｖ２、及びＶ３の垂直転送パルスの１つのシーケンスのタイミング中に水平クロックＨ１及びＨ２が中止されていることを強調するために、詳細に示されていることに注目されたい。これは、最終活動ラインの最終必要活動画素がクロックアウトされるまで反復され、その時点でＸＳＧが直ちに送られ、遅延なく次のサイクルが開始される。正確に１露出フレーム期間が経過している。

本発明の別の特色は、画素アレイの第２の部分に対応する残留電荷の処理を含む。イメージャ１０４の露出期間中に、画素アレイの第２の、不要部分も電荷を累積するが、これはイメージャから除去する必要がある。そのようにしなければ、得られる画像が劣化する。典型的には、露出期間の終わりに露出が完了した時に、電荷をフォトダイオードのアレイ（収集領域）からアナログ記憶位置の並列アレイ（転送領域）内へ転送する。転送領域は、シフトレジスタ回路を使用している。このシフトレジスタは、電荷をステージからステージへシフトさせ、最終的にはレジスタからシフトアウトさせるためのタイミング及び転送パルスを受信する。上述したように、画素アレイの第２の部分については、電荷の通常のシフトアウトはバイパスされる。本発明は、転送領域内の画素アレイの第２の部分に関連する画素の複数の行またはグループを組合わせ、それらをイメージャ１０４から一緒にシフトアウトさせ、それにより時間を節約することによって、累積した電荷の潜在的問題を解消する。詳述すれば、残留電荷の転送による除去は、図４及び５に示す垂直転送パルスのシーケンスの後の水平転送パルスの初期シーケンスに対応させることができる。各フレーム中に、望ましくない画素の全ての行がこれらの垂直転送パルスによってＣＣＤの転送区分内へ転送され、次いで水平転送パルスＨ１及びＨ２の１またはそれ以上のシーケンスによって同時にクロックアウトされて電荷が除去される。また、先行フレームの望ましくない最後の行及び現フレームの初めの行の両者を組合わせ、一緒にクロックアウトすることができる。同様に、図５に示すように、所望の画素データの１つのラインの終わりに、望ましくない全画素を一緒にＣＣＤの転送区分内へシフトさせ、次のラインの初めに一連の水平転送パルスによってクロックアウトさせることができる。異なる特定のＣＣＤイメージャ設計に対しても、この残留電荷転送を他のさまざまな実施によって遂行することができる。

本発明の別の特色は、累積時間即ち露出時間を短縮させるために、ＣＣＤまたはイメージャの累積領域内の電荷を消去する０ＳＵＢまたは“電子シャッタ”パルスの処理を含む。これは、飽和した出力をもたらし得る高光強度の場合に有用である。図６を参照する。好ましい方法は、ＶΦシーケンスと同期した０ＳＵＢパルスを送出することである。図６に示すように、もしＶΦシーケンスの時間を越える０ＳＵＢパルス（公称２マイクロ秒幅の）を望むのであれば、０ＳＵＢパルスが出力データを劣化させないように、水平パルスを時間的に遅らせることができる。別の可能な方法は、ＶΦシーケンス中にではなく、正確な所望露出時間を与えるイメージャ出力ストリーム中の何処かで、水平転送パルスを休止させて０ＳＵＢを配置することであり得る。

図７に、タイミング発生器１００の好ましい実施の形態をブロック図で示す。タイミング発生器１００はビデオクロック７００を含む。このビデオクロック７００は、所望ビデオ標準（例えば、ＳＭＰＴＥまたはＶＥＳＡ標準）に同期しているビデオクロック信号をライン７１６上に供給する。イメージャクロック７０２は、別のイメージャクロック信号をライン７１０上に供給する。イメージャクロック信号は、イメージャタイミングロジック７０６へ供給される。イメージャタイミングロジック７０６は、イメージャ１０４（図１）を読出すために使用されるタイミング信号のシーケンスを生成し、これらのタイミング信号は第１の組のタイミング信号１０２として供給される。例えば、イメージャタイミングロジック７０６は、上述したソニーのＩＣＸ２０４ＡＬ ＣＣＤイメージャの場合、図４−５に示したタイミング信号のシーケンスを生成することができる。一般的には、イメージャクロックはビデオクロックと同期しておらず、レート変換器１０８によってイメージャデータをビデオに同期させることを可能にしているが、基礎となる参照クロックを有していることが望ましい。これは、主同期回路ブロック７０４によって与えられる。この回路ブロックは、好ましくは、利用可能な最高クロックレート（殆どの応用においては、これはビデオクロックであることができる）を使用する。従って、図示のように、主同期回路ブロックはライン７０８からビデオクロックを受信し、同期信号をライン７１２及び７１４上へ供給する。ライン７１２上の信号は、選択されたイメージャクロック信号のエッジを同期信号／ビデオクロックに位置合わせする（好ましくは、フレーム当たり１回の“フレーム同期”として実現する）ためにイメージャタイミングロジック７０６によって使用される。ライン７１４上の同期信号は、上述したように、ライン７１６上のビデオクロック信号と共に、第２の組のクロック信号１１４として出力される。

図８に、レート変換器１０８の好ましい実施の形態を示す。図示のように、レート変換器はメモリ８００を含んでいる。メモリ８００は、イメージャデータ１０６を受信し、イメージャデータをビデオクロッキングスキームに同期させることを可能にするためにそれを一時的にバッファする。レート変換器は更に、図示した特定の実施の形態においては、回路ブロック８０２、８０４、及び８０６からなるレート変換器制御ロジックを含んでいる。メモリ８００は、分離したＲＡＭのような如何なる適切なメモリであることも、またはビデオ出力デバイス内に組込まれている利用可能な記憶装置であることもできる。メモリ８００はまた、ビデオデータの１フレーム全体に等しい容量を有することも、またはレート変換器１０８からシームレスビデオ出力を供給することができるならば、ビデオフレームの１フレームより小さい容量を有することもできる。メモリ８００内へのデータの読込み、及びメモリ８００からのデータの読出しは、メモリ制御回路ブロック８０２によって制御される。この回路ブロックは、イメージャクロック１０２及びビデオクロック１１４の両方を受信し、データは、イメージャレートと同期するレートでメモリ８００内へクロックインされ、ビデオレートとは非同期でクロックアウトされる。ビデオ出力発生器８０４及びビデオタイミングロジック８０６は、適切なブランキングデータを挿入して特定のビデオタイミングフォーマットに対応するブランキング時間を充填することによって、メモリ８００からのデータ出力をビデオフォーマットに変換する。これらのブランキング期間中、ビデオタイミングロジック８０６は回路ブロック８０２に制御信号８０８を供給し、メモリ８００からの実際の画素データの読出しを中断させる。この結果、イメージデータ１０６よりも高いクロックレートで、ビデオデータ１１６を出力させることができる。また、ビデオデータ１１６は、ブランキングデータのブランキング期間を含む所望のビデオ出力クロッキングスキームと同期しており、一方イメージャデータ１０６は、このスキームと同期してはおらず、またレート変換器１０８内へクロックされるダミーまたは参照画素データを含まない。

図９は、高品位カメラとしての図１のシステムの実施例のブロック図である。システムの同期は、タイミング発生器１００によって開始される。タイミング発生器１００は、ＣＣＤ１０４に第１の組のタイミング信号１０２（ＣＣＤクロック信号）を供給し、垂直クロック、水平クロック、及びＲＧクロックのようなＣＣＤ１０４タイミング機能を同期させる。次いで、ＣＣＤ１０４は、参照電圧及びデータ電圧を含むエンコードされたビデオ画像信号１０６を出力する。これらの電圧は、ＣＣＤからの各水平クロックパルス出力内に存在する。信号９０６は相関型二重サンプラー９０８へ供給される。二重サンプラー９０８は、参照と信号９０６のデータ電圧とを比較することによってイメージ信号９１０を計算する。アナログプロセッサ９１２は、増幅、ホワイトバランス、濾波等のような何等かの共通アナログ信号処理機能を遂行することができる。アナログプロセッサ９１２の出力はアナログ・ディジタル変換器９１６へ印加され、アナログ・ディジタル変換器９１６は信号９１４を所望の周波数でサンプルしてディジタル画像データ９１８として出力する。画像データ９１８は、オプションとしてのディジタル信号プロセッサ９２０へ入力される。ディジタル信号プロセッサ９２０は、ディジタルカメラにおいて典型的に実現される強調、濾波、変換等のような共通ディジタル信号処理機能を遂行することができる。ディジタル信号プロセッサ９２０は、処理された画像データ９２２をタイミング発生器１００のＣＣＤクロック信号と同期したレートでレート変換器９２２（レート変換器制御ロジック９２４及びメモリ９２６を含む）へ出力する。メモリ９２６は、データバス９２８を通して制御ロジック９２４に結合され、該ロジック９２４によって論理的に制御されるＲＡＭブロックからなる。ＲＡＭブロック９２６はデータバッファとして動作し、一方ロジック９２４はＣＣＤクロックレートで受信した画像データ９２２を、ビデオクロックレート１１４と同期しているビデオ出力データ９２３に変換する。このように、ＲＡＭブロック９２６及び制御ロジック９２４は、前述したレート変換器１０８と同じように動作する。

出力データ９２３は、ディジタル信号プロセッサ９３２によって付加的な、オプションとしての処理を受けることができる。この点において、プロセッサ９３２からのビデオデータ９３４は、それがディジタルカメラ、またはアナログカメラの何れにおいて使用することを意図されているのかに依存して、２つのデータラインの何れかへ出力される。ディジタル出力の場合、データ９３４はディジタルドライバ９３６へ印加され、増幅されてディジタル出力９３８へ結合される。アナログ出力の場合、データ９３４は先ずディジタル・アナログ変換器９４０へ印加される。変換された後に、ビデオデータはアナログドライバ９４２によって増幅され、アナログ出力９４４へ結合される。

以上のように、図９の実施例は、ＨＤＴＶ、または他の高品位応用に使用することができる低価格・高フレームレート・高品位カメラを提供する。

以上の説明から、本発明が、低価格イメージャを使用し、製造者によって指定されているよりも遥かに高速の、60フレーム／秒の標準までの、及びもし必要ならば、それ以上のフレームレートでビデオを生成するイメージングシステム及び方法を提供することが理解されたであろう。本発明は更に、有用なデータ出力をクロッキングする最も効率的な方法を使用する、それによってそのフレームレートを増加させた電子イメージャを提供する。本発明は更に、イメージャクロックレートがビデオ出力標準と同期している時に、データを同期させるシステム及び方法を提供する。本発明は更に、標準ＨＤ ＣＣＤまたは他のイメージャを用いて、遊休時間を排除し、使用されないライン及び画素の不要なクロッキングをバイパスし、有用なデータ出力のクロッキングの最も効率的な方法を使用するように該イメージャをクロックするシステム及び方法を提供する。本発明は更に、データの残留電荷をバイパスし、イメージャから転送されて出力されることがないようにそれを排除するシステム及び方法を提供する。本発明は更に、特に、医療、工業、娯楽、監視、及び放送応用における使用に適する低価格・高品質・高品位ビデオカメラを提供する。当業者ならば、本発明の他の面及び特色は理解することができよう。

以上に本発明のさまざまな実施の形態を説明したが、当業者ならば、本発明の範囲内において他の多くの実施の形態及び実施例を考案することができよう。図示し、説明した特定の構造におけるこれらの変化は、本発明の思想から逸脱することなく特許請求の範囲内で実施することができる。従って、以上の説明が本発明の範囲を限定する意図の下でなされたものではないことを理解されたい。

本発明による高フレームレート・高品位イメージングシステムのブロック図である。 高フレームレート・高品位イメージを発生させる本発明による方法の一実施の形態のフローチャートである。 例示イメージャにおける活動画素及び不活動画素を示す図である。 本発明によるイメージャ読出しタイミングシーケンスの例を示すタイミング図である。 水平タイミングパルスを描いてあるイメージャ読出しタイミングシーケンスの拡大タイミング図である。 水平タイミングパルスを０ＳＵＢパルスと共に描いてある別のイメージャ読出しタイミングシーケンスの拡大タイミング図である。 図１のイメージングシステムに使用されているタイミング発生器の好ましい実施の形態のブロック図である。 図１のイメージングシステムに使用されているレート変換器の好ましい実施の形態のブロック図である。 本発明による高品位カメラシステムの実施例のブロック図である。

Claims (40)

1. イメージングシステムであって、
   イメージャクロックレートを有するイメージャクロック信号、及び前記イメージャクロックレートより大きいビデオクロックレートを有するビデオクロック信号を供給するタイミング発生器と、
   前記イメージャクロック信号を受信するイメージャクロック入力、及びデータ出力を有するイメージャと、
   前記イメージャのデータ出力及び前記タイミング発生器に結合されていて前記イメージャクロック信号及び前記ビデオクロック信号を受信するレート変換器と、
   を含み、
   前記レート変換器は、前記イメージャクロックレートと同期するレートでイメージャデータを受信し、前記ビデオクロックレートでビデオデータを出力する、
   ことを特徴とするイメージングシステム。
2. 前記イメージャは、前記イメージャによって捕捉された画像を表す画素データを保持する画素アレイを含み、前記画素アレイは第１及び第２の部分を有していることを特徴とする請求項１に記載のイメージングシステム。
3. 前記タイミング発生器は、前記画素アレイの前記第２の部分をスキップさせ、且つ前記画素の前記第１の部分を前記イメージャから前記レート変換器へクロックさせるように、前記イメージャを制御するタイミング信号のシーケンスを生成することを特徴とする請求項２に記載のイメージングシステム。
4. 前記タイミング発生器は水平タイミングパルス及び垂直タイミングパルスを生成し、前記水平タイミングパルスは前記イメージャクロックレートに対応していることを特徴とする請求項３に記載のイメージングシステム。
5. 前記イメージャクロック信号及びビデオクロック信号は、互いに非同期であることを特徴とする請求項１に記載のイメージングシステム。
6. 前記画素アレイの前記第１の部分は、所要活動画素を含むことを特徴とする請求項３に記載のイメージングシステム。
7. 前記画素アレイの前記第２の部分は、不活動またはダミー画素を含むことを特徴とする請求項６に記載のイメージングシステム。
8. 前記画素アレイの前記第２の部分は不要活動画素及び不活動画素の組合わせを含み、前記第１の部分は前記画素アレイの所要活動画素を含むことを特徴とする請求項３に記載のイメージングシステム。
9. 前記イメージャはＣＣＤであり、前記イメージャによって前記画素アレイの画素に電荷が累積され、前記画素の前記第２の部分の電荷は複数の行のグループについて同時に前記イメージャからシフトアウトされることを特徴とする請求項３に記載のイメージングシステム。
10. １またはそれ以上の前記水平及び垂直タイミングパルスは前記イメージャの転送部分における電荷の累積を制御し、前記水平転送クロックは前記画素データの複数の行に対応する電荷の前記イメージャからの同時転送を制御することを特徴とする請求項９に記載のイメージングシステム。
11. 前記タイミング発生器は、
    イメージャクロックを出力するイメージャクロック発生器回路ブロックと、
    ビデオクロックを出力するビデオクロック発生器回路ブロックと、
    主同期回路ブロックと、
    前記イメージャクロック発生器及び前記主同期回路ブロックに結合されていて前記イメージャクロック信号を前記イメージャクロックレートで出力するイメージャタイミングロジックブロックと、
    を含むことを特徴とする請求項１に記載のイメージングシステム。
12. 前記主同期回路ブロックは、前記ビデオクロック発生器回路ブロックに結合されていて前記ビデオクロックを受信することを特徴とする請求項１１に記載のイメージングシステム。
13. 前記レート変換器は、前記イメージャから画像データを受信してそれを一時的に記憶するメモリと、レート変換器制御ロジックとを含むことを特徴とする請求項１に記載のイメージングシステム。
14. 前記レート変換器制御ロジックは、前記メモリへのデータの書込み、及び前記メモリからのデータの読出しを制御するメモリ制御回路を含むことを特徴とする請求項１３に記載のイメージングシステム。
15. 前記メモリ制御回路は、前記タイミング発生器に結合されていて前記イメージャクロック信号と同期する信号及び前記ビデオクロック信号を受信することを特徴とする請求項１４に記載のイメージングシステム。
16. 前記レート変換器制御ロジックは更に、前記メモリ制御回路及び前記タイミング発生器に結合されていて前記ビデオクロック信号を受信するビデオタイミングロジックを含み、前記ビデオタイミングロジックは、前記出力ビデオデータのブランキング期間中の前記メモリからのデータの読出しを中断させるように前記メモリ制御回路を制御することを特徴とする請求項１５に記載のイメージングシステム。
17. 前記レート変換器制御ロジックは更に、前記メモリ及び前記ビデオタイミングロジックに結合されているビデオ出力発生器を含み、前記ビデオ出力発生器は、前記メモリから出力ビデオデータを受信し、前記メモリの読出しが中断されているブランキング期間中にブランキングデータを挿入し、そして実際の画素データ及びブランキングデータを有する出力ビデオデータを前記ビデオクロックレートで出力することを特徴とする請求項１６に記載のイメージングシステム。
18. 前記出力ビデオデータは、ＶＥＳＡ標準タイミングで供給されることを特徴とする請求項１７に記載のイメージングシステム。
19. 前記出力ビデオデータは、ＳＭＰＴＥ ＨＤＴＶ標準タイミングで供給されることを特徴とする請求項１７に記載のイメージングシステム。
20. フレームレートを増加させたイメージングシステムであって、
    不活動画素を含む画素のアレイ、画像データを供給する出力、及び読出しタイミング制御信号を受信する１またはそれ以上の制御入力を有する画像センサと、
    前記画像センサの前記制御入力へタイミングパルスを供給し、前記画素アレイの不活動画素の少なくとも若干をスキップさせ、且つ前記画素アレイの所要部分から画像データをクロックアウトさせ、それによって前記画像センサのフレームレートを実効的に増加させるために前記画像センサの読出しを制御するタイミング発生器と、
    を含むことを特徴とするフレームレートを増加させたイメージングシステム。
21. 前記タイミングパルスは、前記画素アレイの複数のダミーの行、及び／または参照、及び／または不要活動画素をスキップさせるための一連の連続垂直転送パルスを含む垂直及び水平タイミングパルスからなることを特徴とする請求項２０に記載のフレームレートを増加させたイメージングシステム。
22. 前記タイミングパルスは、前記画素アレイの所要部分の１つのラインの終わりの複数のダミー、及び／または参照、及び／または不要活動画素をスキップさせるための前記ラインの終わりに先立つ垂直転送パルスを含む垂直及び水平タイミングパルスからなることを特徴とする請求項２０に記載のフレームレートを増加させたイメージングシステム。
23. 前記画像センサはＣＣＤイメージャであり、前記画素アレイに対応付けられた累積領域及び転送領域を含むことを特徴とする請求項２０に記載のフレームレートを増加させたイメージングシステム。
24. 前記タイミングパルスは、前記画像データを前記累積領域から前記転送領域へ転送し、次いで前記イメージャから出力させるための垂直及び水平タイミングパルスからなり、使用されない画素データの複数の行は、前記垂直タイミングパルスを使用して前記水平転送領域内へ転送され、前記水平タイミングパルスを使用して一緒にクロックアウトされることを特徴とする請求項２３に記載のフレームレートを増加させたイメージングシステム。
25. 低めのクロックレートで動作するイメージャを使用して高品位ビデオデータを発生させる方法であって、
    イメージャクロックレートのイメージャクロック信号を使用して前記イメージャから画像データをクロックするステップと、
    前記イメージャデータを、前記イメージャクロックレートより大きいビデオクロックレートでビデオデータに変換するステップと、
    を含むことを特徴とする方法。
26. 前記イメージャデータをビデオデータに変換するステップは、前記画像データをメモリ内にバッファするステップを含むことを特徴とする請求項２５に記載の方法。
27. 前記イメージャデータをビデオデータに変換するステップは更に、前記イメージャデータを前記イメージャクロックレートと同期するレートで前記メモリ内に書込むステップと、前記データを異なるクロックレートで前記メモリから読出すステップとを含むことを特徴とする請求項２６に記載の方法。
28. 前記イメージャデータをビデオデータに変換するステップは更に、前記ビデオデータのブランキング期間に対応するブランキングデータを前記イメージャデータ内に挿入するステップを含むことを特徴とする請求項２７に記載の方法。
29. 前記イメージャデータをビデオデータに変換するステップは更に、前記ブランキング画素データの挿入中に前記メモリからのデータの読出しを中断させるステップを含むことを特徴とする請求項２８に記載の方法。
30. 前記イメージャクロック信号は、前記ビデオデータとは非同期であることを特徴とする請求項２５に記載の方法。
31. 前記ビデオデータは、ＶＥＳＡ標準タイミングで出力されることを特徴とする請求項３０に記載の方法。
32. 前記ビデオデータは、ＳＭＰＴＥ ＨＤＴＶ標準タイミングで出力されることを特徴とする請求項３０に記載の方法。
33. 第１及び第２の部分を有する画素アレイを有するイメージャのフレームレートを増加させる方法であって、
    前記画素アレイの前記第２の部分をスキップするステップと、
    前記画素アレイの前記第１の部分内に保持されている画像データを、イメージャ制御タイミング信号を使用して前記イメージャからクロックするステップと、
    を含むことを特徴とするイメージャのフレームレートを増加させる方法。
34. 前記画素アレイの前記第２の部分をスキップするステップは、前記イメージャへ一連の連続垂直転送パルスを供給して前記第２の部分内の画像データの複数の行をスキップさせるステップを含むことを特徴とする請求項３３に記載のイメージャのフレームレートを増加させる方法。
35. 前記画素アレイの前記第２の部分をスキップするステップは、前記画素アレイの１つのラインの終わりに先立って垂直転送パルスを供給して前記ラインの終わりの画素をスキップさせるステップを含むことを特徴とする請求項３３に記載のイメージャのフレームレートを増加させる方法。
36. 前記画素アレイの前記第１の部分は所要活動画素及び所要不活動画素からなり、前記画素アレイの前記第２の部分は不活動画素及び不要活動画素からなることを特徴とする請求項３３に記載のイメージャのフレームレートを増加させる方法。
37. 前記不活動画素は、一般的に、標準ビデオタイミングスキームのブランキング期間に対応していることを特徴とする請求項３６に記載のイメージャのフレームレートを増加させる方法。
38. 前記標準ビデオタイミングスキームは、ＶＥＳＡ標準タイミングであることを特徴とする請求項３７に記載のイメージャのフレームレートを増加させる方法。
39. 前記標準ビデオタイミングスキームは、ＳＭＰＴＥ ＨＤＴＶ標準タイミングであることを特徴とする請求項３７に記載のイメージャのフレームレートを増加させる方法。
40. 前記イメージャはＣＣＤであり、前記方法は更に、前記画素アレイの前記第２の部分に対応する電荷をクロックアウトするステップを含むことを特徴とする請求項３３に記載のイメージャのフレームレートを高める方法。

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