JP4272346B2

JP4272346B2 - Ｃｍｏｓ領域イメージセンサのためのフォーカルプレーン露光制御システム

Info

Publication number: JP4272346B2
Application number: JP2000504704A
Authority: JP
Inventors: ビンセントエス．クラーク，; ピーターケイ．デュアン，; アール．ダニエルマクガース，
Original assignee: センシン・キャピタル，リミテッド・ライアビリティ・カンパニー
Priority date: 1997-07-24
Filing date: 1998-07-24
Publication date: 2009-06-03
Anticipated expiration: 2018-07-24
Also published as: US20010005225A1; WO1999005853A1; EP0998812A1; US6515701B2; JP2001511628A

Description

【０００１】
（発明の背景）
（発明の分野）
本発明は、固体イメージセンサ、特に、アクティブピクセルＭＯＳイメージセンサ（ＣＭＯＳ）のための電子露光制御システムおよびその使用方法に関する。具体的には、本発明は、行デコーダを用いたＣＭＯＳイメージセンサの「ローリング読み出し」に関し、ピクセル露光時間はフレーム時間とは異なり、行は１度に１行ずつ非順次に読み出すことができる。
【０００２】
（発明の背景）
現在の技術水準では、イメージ収集のために使用される少なくとも２つのタイプの固体イメージセンサ、即ち、電荷結合素子（ＣＣＤ）イメージセンサおよび相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサが、開示されている。ＣＣＤイメージセンサには、例えば電子ビデオおよびスチールカメラなどの、広く行き渡った用途があるが、ＣＣＤ製造において使用されるプロセスは専門化されており、マイクロプロセッサなどのＭＯＳ技術を使用するその他の一般に用いられる集積電子回路（ＩＣ）を製造するために用いられるプロセスとは異なる。
【０００３】
ＣＭＯＳアレイ中の個々の放射検知素子（ピクセル）は、基本的に、ＭＯＳトランジスタのソースおよびドレイン領域を形成するために通常使用されるタイプの逆バイアス半導体接合である。放射は、ｉ）装置に大きい逆バイアスを付与し（リセット信号）、ｉｉ）装置を逆バイアス電圧から絶縁し、そしてｉｉｉ）逆バイアス電位を検知する（即ち、電圧を媒介とする検知または読み出し）か、または、装置を流れる逆バイアス電流を積分する（即ち、電流を媒介とする検知または読み出し）かのいずれかににより、装置の逆バイアス接合容量に蓄積された電荷の減少を測定することによって、検知される。リセット機能もまた、電圧源または電流源により実行することができる。電流を媒介とするアクティブピクセルイメージ検知装置の特徴は、本発明と同一譲受人に譲渡される「Ｃｕｒｒｅｎｔ−ｍｅｄｉａｔｅｄａｃｔｉｖｅ−ｐｉｘｅｌｉｍａｇｅｓｅｎｓｉｎｇｄｅｖｉｃｅｗｉｔｈｃｕｒｒｅｎｔｒｅｓｅｔ」と題されたＭｃＧｒａｔｈらの米国特許出願第０８／５９５，９８１号に詳細に説明されている。本明細書において、上記出願を参考として援用する。
【０００４】
電子イメージセンサは、従来のフィルムと同様に、規定された露光範囲を有する。例えば、露光時間が短すぎると、電荷は、逆バイアス接合からほとんど流出せず、結果として得られるわずかな電圧降下は非常にわずかであるため測定が困難である。従って、結果として得られる雑音対信号比は大きい。露光時間が長すぎると、ほとんどすべてのピクセル電荷が流出し得、イメージ内容またはイメージコントラストがほとんど得られない。入ってくる放射へのピクセルの適切な露光を提供するためにシャッタが設けられる。シャッタは、例えば米国特許第５，３４１，２２０号に記載されるような、フィルムを使用する写真カメラのシャッタなど、機械式のものであってもよい。あるいは、シャッタは、ピクセルのリセットと読み出しとの間の時間を、入ってくる放射の強度の関数として制御するために可変前置増幅器を含むなど、電子式のものであってもよい。
【０００５】
線形ＣＣＤアレイの電子シャッタは、例えば、米国特許第５，３０３，０５２号に記載されており、ここでは、シャッタタイミングユニットが、読み出しパルス間にシャッタパルスを生成して、ＣＣＤピクセルに蓄積された余分な電荷を流出させる。ＣＣＤビデオ領域イメージセンサの同様の概念は、米国特許第５，２４７，３６７号に記載されており、ここでは、放射強度に応答して、垂直フレーム期間ごとにＣＣＤの光蓄積の持続時間を適応させて変えることにより、シャッタ速度が制御される。
【０００６】
ＣＭＯＳイメージセンサのピクセル信号は、典型的には、ＣＣＤイメージセンサを用いて行われる読み出しとは異なる態様で読み出される。各行のすべてのピクセルは通常、シフトレジスタなどにおいて、デジタル回路により１度に１行ずつアドレス指定され、リセットされるか、または、読み出しのために選択される。行が読み出しのためにイネーブルされると、列が順次選択され、そして共通に選択された行および列のピクセルの信号が、列ラインに接続された電荷検知増幅器により読み出される。そのような読み出し方法は、例えば米国特許第５，３４５，２６６号に記載されている。多くの場合、シフトレジスタは、デジタル回路において行のために（および同様に列アドレス指定のために）使用される。シフトレジスタアドレス指定は、センサの単純な動作を可能にする。行のアドレス指定は、シフトレジスタの入力に「１」を配置し、次いで適切な行数をシフトすることを必要とする。
【０００７】
シフトレジスタを介する行アドレス指定を用いて、フレーム時間よりも短いピクセル露光時間を提供することが可能である。これは、第１のシフトレジスタを用いて、フレームの初めに第１の行をリセットし、次いで、第１のシフトレジスタで、それに続く行を１度に１行ずつ連続的にリセットし、そして、第２のシフトレジスタを用いて、フレーム時間未満のより遅い時間に第１の行を読み出すことにより達成される。第２のシフトレジスタは、フレームの行数未満のある特定の行数だけ第１のシフトレジスタに関して遅延される。このタイプのシャッタは、例えば、２つの行シフトレジスタを使用する米国特許第５，４１０，３４８号に記載されている。しかし、シフトレジスタは、２つのシフトレジスタ間の遅延時間を特定することにより一旦読み出し時間が設定されると、シフトレジスタがシフトレジスタの開始アドレスにリセットされるまで、この遅延時間を遅い時間に変更することができず、部分的なフレームを読み出すこと、および、変化する照射条件に「電子露光時間」を動的に適応させることが困難である。
【０００８】
上記方法の不利な点は、シフトレジスタの代わりにデコーダを使用することにより回避することができる。デコーダアドレス指定では、デコーダの入力にワードを配置することにより、特定の行が選択される。１水平方向あたり、または１垂直方向あたりに１ワードが必要とされる。デコーダアドレス指定は、より多くのＩ／Ｏを必要とするが、用途はより広い。対象の領域を読み出すことができるとともに、露光制御のためのその他の様々な非順次読み出し機構を考えることができる。
【０００９】
（発明の要旨）
従って、以上を考慮して、本発明の目的は、入射する光放射へのＣＭＯＳイメージセンサのピクセルの露光を制御するための改良された制御システムを提供することである。本明細書は、行デコーダのそれぞれの出力端子に平行な、１行あたりに２本の入力ライン、即ち、リセットするための第１の行入力ラインと、列デコーダにより読み出される１つの行のピクセルを選択するための第２の行入力ラインと、を有するＣＭＯＳイメージセンサを開示する。行デコーダの入力は、それぞれのバッファ増幅器を介してそれぞれリセットおよびセレクトカウンタに接続される。リセットカウンタおよびセレクトカウンタはそれぞれ、「インテリジェント」コントローラに接続され、コントローラの出力から入力信号を受け取る。入力信号は、行クロックパルスと、行方向のイメージング領域を規定する行の開始および停止アドレスと、それぞれのリセットイネーブルパルスおよびセレクトイネーブルパルスと、開始および停止アドレスをそれぞれのカウンタにロードするためのロードイネーブルパルスと、行カウントのための予め設定された増分値とを含む。セレクトイネーブルパルスは、ローリングフォーカルプレーンシャッタの「高さ」を規定するある特定の行クロックサイクル数だけ、従ってそれぞれのピクセル積分時間だけ、リセットイネーブルパルスに関して遅延される。
【００１０】
リセットカウンタおよびセレクトカウンタにより受け取られる入力信号はそれぞれ、行アドレスと、リセットおよびセレクトイネーブル信号とを含む。これらのアドレスおよびイネーブル信号は、それぞれのバッファ増幅器により、１行クロックサイクル中に交互に切り換えられる。列のピクセルは、アドレス指定することができ、そして、これらのピクセルに蓄積された信号は、列デコーダにより読み出すことができる。列デコーダもまた、「インテリジェント」コントローラにより制御することができる。ピクセルに含まれる露光情報はまた、「インテリジェント」コントローラにより供給される出力信号を改変するために使用することができる。このように、ピクセルの露光時間と、リセットまたは読み出しのためにアドレス指定されるイメージセンサの領域とを、イメージ内容に応答して変えることができる。
【００１１】
本発明のより完全な理解は、添付の図面とともに以下の説明および特許請求の範囲を参照することにより明らかになり且つ認識される。
【００１２】
本発明の構造および動作と、本発明のその他の目的および利点とは、図面とともに以下の詳細な説明を読むことにより最良に理解され得る。図中、各部分には、固有の参照番号を使用している。
【００１３】
（好適な実施形態の説明）
次に図１を参照して、シフトレジスタ１２、１４により従来の態様でアドレス指定されるＣＭＯＳイメージセンサ１０の概略ブロック図が示される。ＣＭＯＳイメージセンサ１０は、Ｒ行およびＫ列に配列されたピクセル３１₁，３１₂，３１₃，…，３１_kを含む（明瞭さのために、最初の行の代表的なピクセルしか図示されておらず、インデックスＫは、最後の列を示す）。特定の行の各ピクセル３１_iは、ピクセル３１_iに格納された情報の読み出しを可能にするための対応する行セレクトライン１０１₁，１０１₂，…，１０１_N，…，１０１_L，…，１０１_Rに接続されるとともに、行ｉのすべてのピクセルをリセットするための共通の行リセットライン２０１_iに接続される。このタイプのＣＭＯＳイメージセンサは、例えば、上で参照した米国特許出願シリアル番号第０８／５９５，９８１号に記載されている。Ｒ個の論理出力を有するセレクトシフトレジスタ１２が提供される。各論理出力は、ピクセル３１_iのそれぞれの行が列シフトレジスタ１６によりピクセルごとに読み出されることを可能にするための行セレクトライン１０１₁，１０１₂，…，１０１_N，…，１０１_L，…，１０１_Rの１つに接続され、イメージ情報は、出力１７で提供される。同様にＲ個の論理出力を有するリセットシフトレジスタ１４もまた提供される。各論理出力は、ピクセルの１つの行をリセットするための行リセットライン２０１₁，２０１₂，…，２０１_N，…，２０１_L，…，２０１_Rの１つに接続される。セレクトシフトレジスタ１２およびリセットシフトレジスタ１４の両方の入力は、クロック２２、２５にそれぞれ接続され、それぞれ行クロック入力ライン２０、２４を介して行クロックパルスを受け取る。列シフトレジスタ１６の出力は、列イネーブルライン３０１₁，３０１₂，３０１₃，…，３０９_Kを介してＣＭＯＳイメージセンサ１０の列入力に並列接続される。列イネーブルラインは、各列に１本ある。光放射への露光に応答してピクセルにより生成され且つ出力１７に供給される信号情報を読み出すための信号読み出しラインは示されていないが、各列イネーブルラインに１本の読み出しラインが関連する。このタイプのシフトレジスタと、イメージセンサアレイをアドレス指定するための、このシフトレジスタの使用とは、当該分野において知られており、本明細書では詳細に説明しない。シフトレジスタ１２、１４、１６の各々をリセットおよびアドレス指定するためのリセット入力も示されていない。
【００１４】
ＣＭＯＳイメージセンサ１０の動作中、特定の行Ｎは、行ＬがリセットされてからＭ行クロックサイクル後に読み出される。行Ｌは、行ＮからＭ行だけ間隔があけられている。本実施例では、行Ｌは、リセットライン２０１_Lに論理信号を付与することによりリセットされる。行Ｎは、セレクトライン１０１_Nに論理信号を付与することにより、読み出しのためにイネーブルされる。動作中、リセットシフトレジスタ１４は、入力１９で論理信号を受け取ることによりイネーブルされ、それにより、行リセットライン２０１₁が、イメージセンサ１０の最初の行をリセットする。その後の行クロックパルスの間、リセットライン２０１₂が行２のピクセルをリセットするなど、行Ｍがリセットライン２０１_Mを介してリセットされるまで行われる。この時点で、セレクトシフトレジスタ１２が、入力ライン１８の論理信号によりイネーブルされ、そしてカウントを始める。行セレクトライン１０１₁は、行１を、読み出しのためにイネーブルする。行１がイネーブルされると、最初の行のピクセルが、列シフトレジスタ１６により、列セレクトライン３０１₁，３０１₂，…，３０１₃，…，３０９_Kを介して、読み出しのために順次イネーブルされる。読み出しは、当該分野において知られている態様で、関連する列信号ラインを介して達成され、それにより、出力１７でイメージ信号を提供する。その後、行２０１_M+1の次の行がリセットされ、そして２番目の行がセレクトライン１０１₂によりイネーブルされて読み出される。これは、連続的なプロセスである。即ち、読み出される行は、リセットされる行からＭ行だけ間隔があけられる。イメージセンサ１０において、Ｍの値は通常、行の数Ｎ未満である。以下、この読み出し方法を「ローリング読み出し」と呼ぶ。最後の行がリセットされた後、プロセスは、終了されてもよく、「ラップアラウンド」して再び行１から開始してもよい。
【００１５】
シフトレジスタの１つの欠点は、「１」にリセットしなければならないことである。即ち、カウントが行１で再開されることである。従って、部分的なフレームを読み出すことが概して困難であり、読み出し時間をフレーム時間よりも短くすることができない。さらに、（照射条件の変化などに応答して）値Ｍを変える場合、シフトレジスタを、開始位置「１」にリセットしなければならない。
【００１６】
シフトレジスタの代わりにデコーダを使用することが、当該分野において知られている。入力で、デコーダは、２進法、１６進法または同様の表記法でエンコードされたワードアドレスを受け取り得、そして別個の出力ラインをアドレス指定することができる。各出力ラインは、異なるワードアドレス、および／または、ワードアドレスとその他の論理入力信号との組み合わせに対応する。デコーダは、ＣＭＯＳイメージセンサと同一のプロセスで同一チップ上に製造することができる。従って、デコーダアドレス指定は、大幅に高められたアドレス指定機能を提供する。
【００１７】
図２には、本発明による制御システム１００が示される。制御システム１００は、図１の実施形態の場合のようなシフトレジスタではなく、列デコーダ２６および行デコーダ４２を含む。イメージセンサ１０のピクセルのＲ行の各行は、行信号ライン対を介して行デコーダ４２に接続される（例えば、ピクセルの最初の行は、行信号ライン４０１₁および５０１₁に接続される）。従って、制御システム１００は、（２×Ｒ）本の行信号ラインを含む。行デコーダ４２により提供される行信号ラインのうち、行信号ライン４０１_iは、ＣＭＯＳイメージセンサ１０のｉ番目の行のセレクトイネーブルラインに接続され、そして行信号ライン５０１_iは、ＣＭＯＳイメージセンサ１０の同じ行のリセットイネーブルラインに接続される。例えば、第１の行信号ライン４０１₁は、ＣＭＯＳイメージセンサ１０の最初の行のセレクトイネーブルラインに接続され、そして行信号ライン５０１₁は、最初の行のリセットイネーブルラインに接続される。従って、行デコーダ４２は、行セレクトライン４０１₁，４０１₂，…，４０１_N，…，４０１_L，…，４０９_Rを介して論理セレクトイネーブル信号を提供するとともに、行リセットライン５０１₁，５０１₂，…，５０１_N，…，５０１_L，…，５０９_Rを介して論理リセット信号を提供する。これらの信号は、ＣＭＯＳイメージセンサ１０のピクセルのＲ行に供給される。
【００１８】
行デコーダ４２の入力で受け取られる論理リセット信号は、リセットカウンタ５６により生成され、そして行デコーダ４２の入力で受け取られる論理セレクト信号は、セレクトカウンタ５８により生成される。リセットカウンタ５６およびセレクトカウンタ５８の機能は、「インテリジェント」コントローラ７００により制御される。図から分かるように、コントローラ７００は、以下の信号を生成する。ｉ）アドレス指定されるＣＭＯＳイメージセンサ１０の最初の行を識別するための開始アドレス６０、ｉｉ）アドレス指定されるＣＭＯＳイメージセンサ１０の最後の行を識別するための停止アドレス６１、ｉｉｉ）開始および停止アドレスをそれぞれのカウンタ５６、５８のそれぞれのレジスタにロードするためのロードイネーブル信号６２、およびｉｖ）リセットイネーブル６４、ｖ）セレクトイネーブル信号６６、およびｖｉ）クロック２３の各行クロックサイクルでそれぞれのカウンタ５６、５８が増分される値を特定する、入力６３の任意の行増分値ｎ（例えば、各行を順次アドレス指定する場合は１、１行おきにアドレス指定する場合は２）。
【００１９】
リセットイネーブル信号６４が「ハイ」（即ち、論理１）に設定されると、リセットカウンタ５６がイネーブルされ、そして信号ライン７２を介してリセットアドレスを増分する。セレクトイネーブル信号６６が「ハイ」に設定されると、セレクトカウンタ５８がイネーブルされ、そして信号ライン７４を介してセレクトアドレスを増分する。コントローラ７００により供給される、リセットカウンタ５６およびセレクトカウンタ５８への入力信号（即ち、開始アドレス６０、停止アドレス６１、ロードイネーブル６２、リセットイネーブル６４およびセレクトイネーブル６６、ならびにクロックパルス２３）は、コントローラ７００にあるハードウェアまたはソフトウェアにより実現されてもよく、外部コンピュータ（図示せず）により提供されてもよい。
【００２０】
リセットカウンタ５６およびセレクトカウンタ５８の出力は、それぞれのリセットイネーブル信号６４またはセレクトイネーブル信号６６とともに、それぞれ信号ライン７２および７４を介して、トライステートバッファ増幅器５２および５４の関連する組に送られ、信号バンドルライン４４を介して行デコーダ４２の入力に送られる。トライステートバッファ増幅器５２および５４は概して、３つの異なる出力状態、即ち、ｉ）論理０を提供する第１の低インピーダンス出力状態、ｉｉ）論理１を提供する第２の低インピーダンス出力状態、およびｉｉｉ）第３の高インピーダンス出力状態、を提供するように設計される。本実施形態では、トライステートバッファ増幅器５２、５４における低インピーダンス出力状態と高インピーダンス出力状態との間の切り換えは、行クロック信号２３により達成される。行クロック信号２３が「ハイ」（ＣＬＫ）であるとき、両方のトライステートバッファ増幅器５４は「導通状態」であり、セレクトカウンタ５８から受け取ったワードアドレスおよびセレクトイネーブル信号６６を行デコーダ４２に供給する。それと同時に、反転されたクロック信号は、ここで「開放状態」であり、無限に高い出力インピーダンスを有する、トライステートバッファ増幅器５２に供給される。従って、信号バンドルライン４４の共通行アドレスライン４４ｃ（図４参照）上でトライステートバッファ増幅器５４により供給された出力信号は、影響を受けない。逆に、次のハーフクロックサイクルの間、ＣＬＫは「ロー」になり、上記の状態が反転する。今、
【００２１】
【数１】

【００２２】
は「ハイ」であり、トライステートバッファ増幅器５２は「導通状態」であるため、リセットカウンタ５６から受け取ったワードアドレスおよびリセットイネーブル信号６４を行デコーダ４２に供給する。今、トライステートバッファ増幅器５２は「開放状態」である。その結果、行デコーダ４２は、交互に（クロックサイクルに依存して）、論理リセットイネーブル信号６４またはセレクトイネーブル信号６６のいずれかとともに、特定の行のそれぞれのワードアドレスを含む信号を受け取る。
【００２３】
実施例に関して、リセットカウンタ５６の出力の行（ワード）アドレスが「Ｌ」であり、且つ、セレクトカウンタ５８の出力の行（ワード）アドレスが「Ｎ」である場合、そして、リセットイネーブル信号６４およびセレクトイネーブル信号６６の両方が「ハイ」である場合、ＣＬＫでセレクトライン４０１_Nがアサートされ（即ち、論理１即ち「ハイ」に設定され）、そして、
【００２４】
【数２】

【００２５】
でリセットライン５０１_Lがアサートされる。セレクトイネーブル信号６６およびリセットイネーブル信号６４の一方または両方が「ロー」である場合、それぞれのセレクトまたはリセットライン４０１_Nおよび５０１_Lはアサートされない。
【００２６】
図３には、ＣＭＯＳイメージセンサ１０をアドレス指定する方法をより詳細に説明することができるフロー図８００が示される。説明の明瞭さのために、ｎは１に等しい値に設定されている。ステップ８１０で、開始アドレスワード６０（「Ｎ」）、停止アドレスワード６１（「Ｌ」）、行数（「Ｍ」）で表されるローリングフォーカルプレーンシャッタの「高さ」、および行増分値ｎが、ＣＬＫ信号２３とともに提供される。ステップ８１２では、アドレスがステップ８１４でリセットカウンタ５６にロードされ、それと同時に、ステップ８３４でセレクトカウンタ５８にロードされる。リセットイネーブル信号６４およびセレクトイネーブル信号６６が「ハイ」に設定された後、リセットカウンタ５６およびセレクトカウンタ５８はともに、開始アドレス６０から停止アドレス６１に上方向にカウントを開始する。リセットイネーブル６４が「ハイ」に設定され、開始アドレス「Ｎ」がリセットカウンタ５６にロードされる。
【００２７】
ステップ８１６でリセットイネーブルが「ハイ」であるため、ステップ８１８で、負になっているクロック信号
【００２８】
【数３】

【００２９】
の間に行「Ｎ」がリセットされ、そして、リセット後に行番号がｎだけ増分される。分岐点８２０で、リセット行アドレスが調べられ、リセット行アドレスが（Ｎ＋Ｍ）以下であるかどうかが判定される。即ち、現在規定されているローリングフォーカルプレーンシャッタウィンドウの最後の行がリセットされたかどうかが判定される。リセット行アドレスが（Ｎ＋Ｍ）以下であれば、分岐点８２２で、行アドレスの最後のリセットが「Ｌ」（即ち、停止アドレス６１）以下であるかどうかが調べられる。「Ｌ」以下であれば、プロセスはステップ８１８にループバックして、次の行クロックサイクルに進む。最後の行「Ｌ」がリセットされていれば、プロセスは、ステップ８２２からステップ８２４に分岐し、ここで、リセットイネーブル６２が「ロー」に設定される。照射レベルが低すぎるため、適切な露光のためにシャッタをフレーム時間よりも長い時間開いたままにしておく必要がある場合、ステップ８２６で待機期間が導入される。この場合、「Ｎ」と「Ｌ」との間の行のピクセルは、フレーム時間よりも長い時間放射に露光され得る。
【００３０】
ステップ８２０でリセットされた前の行アドレスに続く行アドレスが（Ｎ＋Ｍ）よりも大きい場合、即ち、ローリングフォーカルプレーンシャッタの「高さ」全体がリセットされている場合、フレームの最初の行「Ｎ」が、次の正の行クロックパルスＣＬＫ中に読み出される。これは、ステップ８２０からステップ８２８に分岐することにより達成される。ステップ８２８では、セレクトイネーブル６６が「ハイ」に設定される。
【００３１】
ステップ８２６の後で、あるいはステップ８２０のリセット行アドレスが（Ｎ＋Ｍ）より大きい場合に、セレクトイネーブル６６は、ステップ８２８において「ハイ」に設定され、ステップ８４２において行クロック２３により正の行クロック信号ＣＬＫが供給されている間に、行「Ｎ」のピクセルデータが読み出される。ステップ８４０の機能は、セレクトイネーブル６６が「ハイ」である場合のみセレクトカウンタ５８の行アドレスを増加させることである。行「Ｎ」がステップ８４２において、列デコーダ２６により読み出された後で、セレクトカウンタ５８の行アドレスは、ｎだけ増加される（本例では、これは１に等しい）。最終行「Ｌ」が選択され読み出された後で、ステップ８４４は、ステップ８４６へ分岐し、ここでセレクトイネーブル６６は「ロー」設定され、新しいアドレスがロードされるか、または先行アドレスがリセットカウンタ５６およびセレクトカウンタ５８に再ロードされる。あるいは、セレクト行アドレスが「Ｌ」より少ないか等しい場合、すなわちローリングフォーカルプレーンシャッターの最終行がフレームの停止アドレス「Ｌ」に到達せずに読み出された場合、プロセスはステップ８１６の入力へ分岐する。この時点で、リセットイネーブル６４およびセレクトイネーブル６６の両方が「ハイ」であり、上述のプロセスは、規定されたフレーム内のすべての行がリセットされ、引き続き読み出されるまで繰り返される。
【００３２】
本実施形態では、同一の開始アドレス６０および停止アドレス６１（それぞれ、「Ｎ」および「Ｌ」）が、リセットカウンタ５６およびセレクトカウンタ５８両方の入力に供給される。「Ｎ」は、１とＣＭＯＳイメージセンサ１０の行の最大数「Ｒ」との間の任意の数字であり得る。同様に、停止アドレス６１「Ｌ」は、Ｎより大きく、ＣＭＯＳイメージセンサ１０の行の最大数「Ｒ」より小さい任意の数であり得る。開始アドレス６０および停止アドレス６１は、非同期的にロードされ得る。ステップ８２６の待機時間は、出力２７での出力値から、制御器７００により公知の方法で算出され得る。
【００３３】
図２および図３に示すように、所定の行Ｎのリセットから列デコーダ２６を介して同じ行Ｎを読み取るまでの間の経過時間は、待機時間が導入されない限り、Ｍ行クロックサイクルである。７８０行を有する画像装置のための行クロック速度は、典型的には、１から１０ＭＨｚのオーダーであるが、所望の動作環境により、より高くても低くてもよい。この結果、ＣＭＯＳイメージセンサ１０の有効露光時間は、リセットイネーブル６４信号とセレクトイネーブル６６信号との間のクロックサイクルの数を調節するだけで、都合よく調節できる。例えば、高い照度レベルに対しては、Ｍの値は小さいことが望ましい。低い照度レベルに対しては、Ｍの値は大きく、ＣＭＯＳイメージセンサ１０の行の総数「Ｒ」に等しいか、より小さいことが望ましい。
【００３４】
上述したことから、開示するローリングフォーカルプレーン露光制御システムは、イメージセンサ領域内に位置する特定のイメージ領域、即ち部分フレームを読み取るためにも使用し得る。例えば、イメージセンサ全体の高さの３分の１に及ぶイメージセンサ１０の中心の垂直領域を読み取る場合、Ｎ＝Ｒ／３、Ｌ＝２Ｒ／３であり、ＭはＲ／３より小さい任意の数であり得る。従って、イメージセンサの部分幅に及ぶ水平領域も、列デコーダ２６にアドレスすることにより、同様の様態において選択され得る。
【００３５】
別の利点は、開示される制御システムが、フレーム時間よりも長い露光時間を必要とする低照度レベルを有する情景（ｓｃｅｎｅ）を、キャプチャして読み出せることである。これは、待機時間を追加して、制御器７００により供給される入力パラメータを修正することにより達成される。待機時間は、この時間内にリセットカウンタ５６およびセレクトカウンタ５８に行クロックパルスを供給しないことによるか、または、リセットイネーブル６４を「ロー」に設定することにより実現される。待機時間の間、イメージセンサ１０のピクセル内に格納された電荷が変化する。このようにして、ノイズなどイメージセンサの他のパラメータのみにより限定される、任意の長い積分（ｉｎｔｅｇｒａｔｉｏｎ）時間が達成され得る。
【００３６】
便利なことには、露光情報を含む出力２７は、フィードバックライン７０４を介して制御器７００にフィードバックされて、ＳＴＡＲＴ６０およびＳＴＯＰ６１のアドレスを調整するのに使用され、イメージサイズの変更、および／またはリセットイネーブル６４信号とセレクトイネーブル６６信号との間の時間遅延を調節して、ローリングフォーカルプレーンシャッターの高さ、ひいてはピクセル露光時間を変更し得る。このようにして、イメージの所定領域のその他の特徴も監視され露光時間が調節され得る。
【００３７】
好都合なことには、本発明は、カスタマイズされた読み出しを提供するのにも使用され得、例えば、５１２×７６８ピクセル画像装置を２５６×３８４ピクセルモードで使用し得る。これは、例えば、増加値６３をｎ＝２に設定することにより達成される。あるいは、ＣＭＯＳ画像装置１０は、増加値６３をｎ＝２に設定し、図３のステップ８４８および８１０において、各（Ｌ−Ｎ）／２行クロックサイクルの後の２つの隣接する値の間で、開始アドレス６０「Ｎ」および停止アドレス６１「Ｌ」をトグルすることにより、インターレースモードで動作し得る。任意の数のクロックサイクルの後に、異なるアドレスをロードすることにより、無作為に行をアドレスすることも可能である。
【００３８】
異なる信号ラインからＣＭＯＳイメージセンサ１０の部分１０’に対する行および列入力の接続を、図４により詳しく示す。行Ａと列ａおよびｂ内のピクセル１０ａＡおよび１０ｂＡは、論理上の（ｌｏｇｉｃａｌ）「１」を送って入力４４ａをリセットする間、ワード「Ａ」を行デコーダ４２の入力４４ｃに送ることにより、それぞれリセットされる。入力４４ａ、４４ｂおよび４４ｂは、信号バンドルライン４４を形成する（図２参照）。次に、行デコーダ４２の出力は行Ａにおける２つのピクセルをリセットするために行リセットライン５０１_Aを介して論理上の信号を供給する。列デコーダ２６は、リセットの間、機能を有さない。
【００３９】
セレクト入力４４ｂに論理上の「１」を送る間、行デコーダ４２の入力４４ｃにワード「Ａ」を送ることにより、ピクセル１０ａＡは、読み出しのために選択される。読み出しの場合、列デコーダ２６の入力７０１にワード「ａ」を供給することにより、列ａが列デコーダ２６において選択される。次に、列デコーダ２６は、列セレクトライン６０１_a1を介して列「ａ」内のピクセルを選択する。次に、ピクセル１０ａＡに格納された電荷が、それぞれの信号ライン６０１_a2により読み出され、出力２７に供給される。図１（３０１と表示）および図２（６０１と表示）のそれぞれの列セレクトラインおよび列信号ラインは、明瞭さを目的として１本の線で示しており、図４のように個別の線で示していない。しかしながら、ライン３０１および６０１はそれぞれ、ラインの対を表していると理解されたい。
【００４０】
現時点において本発明の好適な実施形態と考えられるものを説明してきたが、本発明の精神から逸脱することなく、これに様々な変更をなし得ることは、当業者には直ちに明らかであり、特許請求の範囲において、本発明の真の精神および範囲内における変更および改変を網羅することを意図している。
【図面の簡単な説明】
【図１】行方向のピクセルのリセットおよび読み出しのための従来のシフトレジスタアドレス指定を有するＣＭＯＳイメージセンサの概略ブロック図である。
【図２】本発明の露光制御システムの概略ブロック図である。
【図３】本発明の露光制御システムのフロー図である。
【図４】４つの代表的なピクセルを示す図２のＣＭＯＳ撮像装置を示す図である。

Claims

水平の行および垂直の列で配列され、二次元マトリックスを形成する複数のイメージ信号生成ピクセルを有し、各行および列がそれぞれ、それぞれの行および列アドレスを有する、アクティブピクセルイメージセンシング装置の入射する光学的放射への露光を制御するための制御システムであって、各水平行におけるピクセルが、第１の共通の水平リセットラインおよび第２の共通の水平セレクトラインに接続され、各垂直列におけるピクセルが、共通の垂直信号ラインに接続され、該制御システムが、
該水平リセットラインのそれぞれに接続され、該水平リセットラインの所定の１つのラインに接続された行のピクセルのイメージ信号をリセットする単一の行デコーダであって、該単一の行デコーダはまた、該水平セレクトラインのそれぞれに接続され、また該水平セレクトラインの所定の１つのラインを選択し、該選択されたセレクトラインに接続された行のピクセルからのイメージ信号が読み出されることを可能にする、単一の行デコーダと、
該垂直信号ラインのそれぞれに接続された水平アドレシング手段であって、該垂直信号ラインの所定のラインを選択し、該水平セレクトラインと該垂直信号ラインを介して同時に選択されたピクセルの信号を読み出す、水平アドレシング手段と、
該水平アドレシング手段と、該水平アドレシング手段と該単一の行デコーダとを制御する該単一の行デコーダとに接続された制御手段であって、該単一の行デコーダは、該水平リセットラインの第１のリセットラインを選択して、該水平リセットラインの該第１のリセットラインに接続された行のピクセルのイメージ信号をリセットし、その後、該水平セレクトラインの第２のセレクトラインに、該水平セレクトラインの該第２のセレクトラインに接続された行のピクセルのイメージ信号が読み出されることを可能する、制御手段と
を含み、
該水平セレクトラインの該第２のセレクトラインが該水平リセットラインの該第１のリセットラインから、所定の数の水平セレクトライン分だけ隔てられ、該水平アドレシング手段は、順序立ったシーケンスで、該所定の数の垂直信号ラインを選択して、該順序立ったシーケンスで、該イメージ信号を該水平セレクトラインの該第２のセレクトラインに接続された行のピクセルから読み出し、該順序立ったシーケンスで、該信号をピクセルから読み出すことは、該水平セレクトラインおよび該垂直信号ラインのうちの第２のラインを介して同時に選択され、該制御手段は、その後、該信号の行デコーダを制御して該水平リセットおよびセレクトラインの続く所定のラインを交互に選択し、かつ、該水平アドレシング手段を制御して、該水平の信号ラインの所定のラインを、該順序立ったシーケンスで選択し該選択された水平セレクトラインに接続された該続く行のピクセルから該イメージ信号を読み出すように動作し、該ピクセルから信号を、該順序立ったシーケンスで読み出すことは、該水平セレクトラインの該続く所定のラインおよび該垂直信号ラインの所定のラインの該続く所定のラインを介して同時に選択され、
該制御手段が
列および行アドレスならびに制御信号を生成する制御回路であって、該行デコーダおよび該水平アドレシング手段を制御する制御回路と、
２組のトライステートバッファ増幅器であって、該トライステートバッファ増幅器の組のそれぞれの入力が、該制御回路の出力に接続され、該制御回路からのリセットされるべき、または選択されるべき該水平ラインに対応する行アドレスおよび制御信号を受け取り、該トライステートバッファ増幅器の組のそれぞれの出力が、該行デコーダの入力に接続され、該行デコーダに該行アドレスおよび制御信号を伝達し、該トライステートバッファ増幅器の組のそれぞれは、該制御回路からの該制御信号の少なくとも１つに応答して、２つの低インピーダンス出力状態のうちの１つと高インピーダンス出力状態との間でスイッチングすることのできる、２組のトライステートバッファ増幅器と、
第１の行アドレスおよび第２の行アドレス、ならびに列アドレスおよびそれぞれの制御信号を生成し、該第１の行アドレスおよび該それぞれの制御信号の少なくとも１つを該トライステート増幅器の組の第１の増幅器に伝達し、該第２の行アドレスおよび該それぞれの制御信号の他の少なくとも１つを該トライステート増幅器の組の第２の増幅器に伝達する手段であって、該行デコーダが、該トライステートバッファ増幅器の組の第１の組の出力から該第１の行アドレスおよび該少なくとも１つのそれぞれの制御信号と、該トライステートバッファ増幅器の組の第２の組の出力から該第２の行アドレスおよび該少なくとも１つの他のそれぞれの制御信号とを交互に受け取る、手段と、
該２つのトライステート増幅器のうちの１つを交互に選択する手段であって、該選択された増幅器の出力は該デコーダによって受け取られる、手段と
を含む、制御システム。
前記単一のデコーダにより選択される前記水平リセットラインおよび水平セレクトラインのそれぞれの続くラインが、該水平リセットラインのそれぞれの先行する選択されたラインおよび該水平セレクトラインのそれぞれの先行する選択されたラインに隣接する、請求項１に記載の制御システム。
前記単一のデコーダにより選択される前記水平リセットラインおよび水平セレクトラインのそれぞれの続くラインが、該水平リセットラインおよび該水平セレクトラインの該先行する選択されたラインからそれぞれ少なくとも１行分、隔てられる、請求項１に記載の制御システム。
前記制御手段により前記単一のデコーダに供給される行アドレスが、行開始アドレスおよび行停止アドレスを含み、該行開始アドレスおよび行終了アドレスの間に位置する行が垂直フレームを規定する、請求項１に記載の制御システム。
前記水平リセットラインの所定の第１のラインに接続された行と、前記水平セレクトラインの所定の第２のラインに接続された前記間隔を隔てられた行との間に位置する行数が、前記フレーム内の行の数より少なく、シャッターの高さを規定する、請求項４に記載の制御システム。
前記シャッターの高さが、前記水平アドレシング手段から前記制御手段により受け取られた前記ピクセルのイメージ信号に応答して、該制御手段により変更される、請求項５に記載の制御システム。
水平の行および垂直の列で配列され、二次元マトリックスを形成する複数のイメージ信号生成ピクセルを有し、各行および列がそれぞれ、それぞれの行および列アドレスを有する、アクティブピクセルイメージセンシング装置の、入射する光学的放射への露光を制御するための制御方法であって、行開始と行停止アドレスとの間の行が垂直フレームを規定し、各水平列におけるピクセルが第１の共通の水平リセットラインおよび第２の共通の水平セレクトラインに接続され、各垂直列におけるピクセルが、共通の垂直信号ラインに接続され、該方法が、
ａ）所定の第１の行のそれぞれの水平リセットラインを介して、単一のデコーダおよび制御手段から送られる論理リセット信号によって該垂直フレーム内に位置する該所定の第１の行のピクセルのイメージ信号をリセットするステップであって、該制御手段は、２組のトリステートバッファ増幅器と、該２つのトリステート増幅器のうちのいずれを、行クロック信号及び該行クロック信号の反転により交互に選択する手段とを含み、前記論理リセット信号を含む、該選択された増幅器の出力が該デコーダによって受け取られる、ステップと、
ｂ）その後、該それぞれの水平セレクトラインを介して、該第１の行から隔てられ、該垂直フレーム内に位置する所定の第２の行を選択し、前記単一のデコーダおよび制御手段から送られる論理セレクト信号によって該所定の第２の行のピクセルからのイメージ信号が読み出されることを可能にするステップであって、該制御手段は、２組のトリステートバッファ増幅器と、該２つのトリステート増幅器のうちのいずれを、前記行クロック信号及び該行クロック信号の反転により交互に選択する手段とを含み、前記論理セレクト信号を含む、該選択された増幅器の出力が該デコーダによって受け取られる、ステップと、
ｃ）所定の順番において列を順次選択し、該所定の第２の行および該選択された列において、同時に選択されたピクセルのイメージ信号を該所定の順番にて読み出すステップと、
ｄ）該所定の第１の行および該所定の第２の行に対して、新規所定の第１および第２の行アドレスを選択するステップと、
ｅ）該フレームのすべての行のピクセルのイメージ信号が読み出されるまでステップａ）からｄ）を少なくとも繰り返すステップと
を包含する方法。
前記所定の第２の行アドレスと前記所定の第１の行アドレスとの間の行の数が前記フレームの行の数より少ない、請求項７に記載の方法。