JP3117698B2 - 高電圧パワーｉｃプロセス - Google Patents
高電圧パワーｉｃプロセスInfo
- Publication number
- JP3117698B2 JP3117698B2 JP02146369A JP14636990A JP3117698B2 JP 3117698 B2 JP3117698 B2 JP 3117698B2 JP 02146369 A JP02146369 A JP 02146369A JP 14636990 A JP14636990 A JP 14636990A JP 3117698 B2 JP3117698 B2 JP 3117698B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- forming
- transistor
- region
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 27
- 235000012431 wafers Nutrition 0.000 claims description 87
- 239000000463 material Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000005660 hydrophilic surface Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 1
- 230000001070 adhesive effect Effects 0.000 claims 1
- 238000004140 cleaning Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 38
- 238000002955 isolation Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000002131 composite material Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 239000010953 base metal Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/026—Deposition thru hole in mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、酸化物分離型半導体ウエハの製造方法に関
するものであって、更に詳細には、関連する高電圧トラ
ンジスタを形成することも可能な酸化物分離型半導体ウ
エハの製造方法に関するものである。
するものであって、更に詳細には、関連する高電圧トラ
ンジスタを形成することも可能な酸化物分離型半導体ウ
エハの製造方法に関するものである。
従来技術 金属−酸化物−半導体（MOS）又はその他の集積回路
（IC）要素をバイポーラ接合トランジスタ（BJT）、二
重拡散型金属−酸化物−半導体（DMOS）又はその他の高
電圧半導体装置と結合させることが可能な半導体装置を
製造するために使用されている。DMOSトランジスタは、
大電流を制御することが可能であり、且つ大量の電力を
制御するための好適な方法として広く認識されている。
（IC）要素をバイポーラ接合トランジスタ（BJT）、二
重拡散型金属−酸化物−半導体（DMOS）又はその他の高
電圧半導体装置と結合させることが可能な半導体装置を
製造するために使用されている。DMOSトランジスタは、
大電流を制御することが可能であり、且つ大量の電力を
制御するための好適な方法として広く認識されている。
絶縁分離型装置を製造するのに有用な方法は、IEEE19
87カスタム集積回路コンフェレンスにおいてYu Ohata
et al.によって発表された文献に記載されている。
その文献は、該コンフェレンス刊行物の443−446頁に記
載されており、「絶縁分離型インテリジェントパワース
イッチ（DIELECTRICALLY ISOLATED INTELLIGENT POW
ER SWITCH）」という題名が付されており、東芝コーポ
レーションインテリジェントパワースイッチと呼ばれる
装置の製造方法が記載されている。この場合、製造され
るべき装置を最適化するために選択された固有抵抗を持
った第一Ｎ型半導体ウエハに、ミラーフィニッシュ即ち
鏡面仕上げ部が設けられている。次いで、それをドナー
不純物で注入して、Ｎ＋表面層を形成する。次いで、こ
のミラー表面を酸化する。Ｎ＋導電型の第二ウエハに
も、鏡面仕上げ部が設けられており、且つこの表面を酸
化する。この様な酸化したウエハを洗浄して親水性表面
を形成すると、それらのウエハ表面を合わせた場合に、
室温において強力な接合が形成されることが判明した。
爾後に熱処理することにより、これらの酸化物を合体さ
せると、埋め込み酸化物が形成され、その埋め込み酸化
物はこれら二つのウエハ内の物質を電気的に分離すべく
作用することが可能である。典型的に、第一ウエハをグ
ラインド即ち研削し且つエッチングすることにより、絶
縁分離に面するＮ＋層上に存在する所望の厚さのＮ型物
質を与えることが可能である。その結果得られる複合半
導体ウエハをトレンチエッチングを行なって、溝を形成
し、複数個のＮ型タブを分離すると共に溝の面を酸化し
て絶縁分離を完成させることが可能である。所望によ
り、酸化した溝を、多結晶シリコン（ポリシリコン）で
充填することが可能である。縦型DMOSトランジスタを形
成するために、Ｎ型ウエハ、そのＮ＋領域及び絶縁層を
介して深いトレンチ即ち溝をエッチング形成することが
可能であり、その際に第二の即ちＮ＋のウエハが露出さ
れる。次いで、エピタキシャル付着を使用して、この深
い溝を、DMOSトランジスタドレインに対して適切な固有
抵抗を持った半導体物質で充填し、且つ該ウエハを研削
し且つ研磨（ポリッシュ）して該表面を回復させる。次
いで、ゲート酸化物及びゲート導電体（典型的に、ドー
プしたポリシリコン）を、エピタキシャル的に付着形成
したシリコンからなる第一領域の上方に位置させる。二
重拡散により、露出した半導体の表面内にソース領域と
チャンネル領域とが形成される。第二領域において拡散
部を短絡するために拡散部上方に位置されている金属電
極は、DMOSソース電極を提供する。ドレイン電極は、第
二ウエハによって形成されるＮ＋基板において得られ
る。電気的に、それは複合ウエハ構成体の裏側である。
87カスタム集積回路コンフェレンスにおいてYu Ohata
et al.によって発表された文献に記載されている。
その文献は、該コンフェレンス刊行物の443−446頁に記
載されており、「絶縁分離型インテリジェントパワース
イッチ（DIELECTRICALLY ISOLATED INTELLIGENT POW
ER SWITCH）」という題名が付されており、東芝コーポ
レーションインテリジェントパワースイッチと呼ばれる
装置の製造方法が記載されている。この場合、製造され
るべき装置を最適化するために選択された固有抵抗を持
った第一Ｎ型半導体ウエハに、ミラーフィニッシュ即ち
鏡面仕上げ部が設けられている。次いで、それをドナー
不純物で注入して、Ｎ＋表面層を形成する。次いで、こ
のミラー表面を酸化する。Ｎ＋導電型の第二ウエハに
も、鏡面仕上げ部が設けられており、且つこの表面を酸
化する。この様な酸化したウエハを洗浄して親水性表面
を形成すると、それらのウエハ表面を合わせた場合に、
室温において強力な接合が形成されることが判明した。
爾後に熱処理することにより、これらの酸化物を合体さ
せると、埋め込み酸化物が形成され、その埋め込み酸化
物はこれら二つのウエハ内の物質を電気的に分離すべく
作用することが可能である。典型的に、第一ウエハをグ
ラインド即ち研削し且つエッチングすることにより、絶
縁分離に面するＮ＋層上に存在する所望の厚さのＮ型物
質を与えることが可能である。その結果得られる複合半
導体ウエハをトレンチエッチングを行なって、溝を形成
し、複数個のＮ型タブを分離すると共に溝の面を酸化し
て絶縁分離を完成させることが可能である。所望によ
り、酸化した溝を、多結晶シリコン（ポリシリコン）で
充填することが可能である。縦型DMOSトランジスタを形
成するために、Ｎ型ウエハ、そのＮ＋領域及び絶縁層を
介して深いトレンチ即ち溝をエッチング形成することが
可能であり、その際に第二の即ちＮ＋のウエハが露出さ
れる。次いで、エピタキシャル付着を使用して、この深
い溝を、DMOSトランジスタドレインに対して適切な固有
抵抗を持った半導体物質で充填し、且つ該ウエハを研削
し且つ研磨（ポリッシュ）して該表面を回復させる。次
いで、ゲート酸化物及びゲート導電体（典型的に、ドー
プしたポリシリコン）を、エピタキシャル的に付着形成
したシリコンからなる第一領域の上方に位置させる。二
重拡散により、露出した半導体の表面内にソース領域と
チャンネル領域とが形成される。第二領域において拡散
部を短絡するために拡散部上方に位置されている金属電
極は、DMOSソース電極を提供する。ドレイン電極は、第
二ウエハによって形成されるＮ＋基板において得られ
る。電気的に、それは複合ウエハ構成体の裏側である。
エピタキシャル的に充填した溝が位置される複合ウエ
ハ構成体の領域は、パワースイッチを有しており、一方
隣接する領域はMOS装置又はBJT装置を有している。これ
らの後者の装置は従来型のものであり、且つ第一層にお
けるＮ層及びＮ＋層の拡散部又は溝エッチングによって
分離されている。
ハ構成体の領域は、パワースイッチを有しており、一方
隣接する領域はMOS装置又はBJT装置を有している。これ
らの後者の装置は従来型のものであり、且つ第一層にお
けるＮ層及びＮ＋層の拡散部又は溝エッチングによって
分離されている。
上に示した如く、パワースイッチ領域は、DMOS装置を
有することが可能であり、そのドレインは複合ウエハ裏
側の専用となっている。多くの場合に、その結果得られ
るブレークダウン電圧は、所望なものほど高いものでは
ない。例えば、東芝コーポレーションのインテリジェン
トパワースイッチは、２及び20A装置の定格は60V及び10
0Vである。
有することが可能であり、そのドレインは複合ウエハ裏
側の専用となっている。多くの場合に、その結果得られ
るブレークダウン電圧は、所望なものほど高いものでは
ない。例えば、東芝コーポレーションのインテリジェン
トパワースイッチは、２及び20A装置の定格は60V及び10
0Vである。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、従来の低電圧の絶
縁的に分離された装置を有する基板内に高ブレークダウ
ン電圧を持った絶縁的に分離されたDMOS、BJT又はその
他の半導体装置を製造するプロセスを提供することを目
的とする。本発明の別の目的とするところは、例えばBJ
T又はDMOSなどのような高電圧トランジスタ装置をも有
する絶縁的に分離されたICウエハを製造する方法を提供
することである。
述した如き従来技術の欠点を解消し、従来の低電圧の絶
縁的に分離された装置を有する基板内に高ブレークダウ
ン電圧を持った絶縁的に分離されたDMOS、BJT又はその
他の半導体装置を製造するプロセスを提供することを目
的とする。本発明の別の目的とするところは、例えばBJ
T又はDMOSなどのような高電圧トランジスタ装置をも有
する絶縁的に分離されたICウエハを製造する方法を提供
することである。
構 成 第一Ｎ＋シリコンウエハに、DMOSトランジスタドレイ
ンに対して適切な固有抵抗及び厚さを持ったＮ型エピタ
キシャル層を設ける。このウエハ表面を、ポリッシュ即
ち研磨して鏡面仕上げ部とし且つそれを酸化する。低電
圧IC製造に適した固有抵抗を持った第二ウエハの面を研
磨して鏡面仕上げ部とし、それを酸化する。次いで、こ
れらの酸化した面を洗浄し、且つその結果得られる親水
性の表面接合により圧接させる。次いで、このようにし
て組立てたウエハを加熱処理し該酸化物を合体させ、酸
化物分離埋め込み層を有する複合ウエハを形成する。次
いで、第二層の厚さを、研削又はラッピングし且つ所定
厚さにエッチングすることによって減少させる。この時
点において、高電圧トランジスタを形成すべき場所にお
いてこの複合ウエハをトレンチエッチングする。このト
レンチ即ち溝は、酸化物分離層を貫通し且つ第一ウエハ
のエピタキシャル層物質内へ延在させる。次いで、エピ
タキシャルシリコンを付着形成して、該溝を充填し、従
ってエピタキシャルシリコンは第一ウエハを延在して該
溝を充填する。次いで、ラッピング及びエッチングを使
用して、該表面を平坦とさせ、且つ該溝をエピタキシャ
ル物質で充填させたままとさせる。好適には、酸化物分
離層上に現在存在する物質は、約３ミクロンの厚さの程
度である。この層は、拡散又はトレンチエッチングによ
って容易に貫通することが可能であり、低電圧IC製造の
ためにタブを分離する。高電圧領域において、第一ウエ
ハ基板上に設けられる元のエピタキシャル層上に薄いエ
ピタキシャル層が存在する。従って、この物質は、容易
に、1000Vを超えるブレークダウン電圧を与えるのに十
分な厚さとさせることが可能である。従って、その中
に、縦型NPNトランジスタ、縦型DMOS又はその他の縦型
パワー装置を製造すると、それは非常に高いブレークダ
ウン電圧を有するものとさせることが可能である。
ンに対して適切な固有抵抗及び厚さを持ったＮ型エピタ
キシャル層を設ける。このウエハ表面を、ポリッシュ即
ち研磨して鏡面仕上げ部とし且つそれを酸化する。低電
圧IC製造に適した固有抵抗を持った第二ウエハの面を研
磨して鏡面仕上げ部とし、それを酸化する。次いで、こ
れらの酸化した面を洗浄し、且つその結果得られる親水
性の表面接合により圧接させる。次いで、このようにし
て組立てたウエハを加熱処理し該酸化物を合体させ、酸
化物分離埋め込み層を有する複合ウエハを形成する。次
いで、第二層の厚さを、研削又はラッピングし且つ所定
厚さにエッチングすることによって減少させる。この時
点において、高電圧トランジスタを形成すべき場所にお
いてこの複合ウエハをトレンチエッチングする。このト
レンチ即ち溝は、酸化物分離層を貫通し且つ第一ウエハ
のエピタキシャル層物質内へ延在させる。次いで、エピ
タキシャルシリコンを付着形成して、該溝を充填し、従
ってエピタキシャルシリコンは第一ウエハを延在して該
溝を充填する。次いで、ラッピング及びエッチングを使
用して、該表面を平坦とさせ、且つ該溝をエピタキシャ
ル物質で充填させたままとさせる。好適には、酸化物分
離層上に現在存在する物質は、約３ミクロンの厚さの程
度である。この層は、拡散又はトレンチエッチングによ
って容易に貫通することが可能であり、低電圧IC製造の
ためにタブを分離する。高電圧領域において、第一ウエ
ハ基板上に設けられる元のエピタキシャル層上に薄いエ
ピタキシャル層が存在する。従って、この物質は、容易
に、1000Vを超えるブレークダウン電圧を与えるのに十
分な厚さとさせることが可能である。従って、その中
に、縦型NPNトランジスタ、縦型DMOS又はその他の縦型
パワー装置を製造すると、それは非常に高いブレークダ
ウン電圧を有するものとさせることが可能である。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
第１図において、Ｎ導電型の第一シリコンウエハ10に
酸化膜11が設けられている。低電圧回路要素を製造する
ための適切な値を与えるために、典型的には１−10Ω・
cmの固有抵抗が選択されている。該ウエハは、典型的
に、約500−700ミクロンの厚さであり、且つ最初にポリ
ッシュ即ち研磨して、極めて平坦な鏡面仕上げ部を形成
する。次いで、この面を酸化して、約１ミクロンの厚さ
の酸化物11を形成する。
酸化膜11が設けられている。低電圧回路要素を製造する
ための適切な値を与えるために、典型的には１−10Ω・
cmの固有抵抗が選択されている。該ウエハは、典型的
に、約500−700ミクロンの厚さであり、且つ最初にポリ
ッシュ即ち研磨して、極めて平坦な鏡面仕上げ部を形成
する。次いで、この面を酸化して、約１ミクロンの厚さ
の酸化物11を形成する。
0.0005乃至0.02Ω・cmの固有抵抗及び約500−700ミク
ロンの厚さを持った第二シリコンウエハ12に、一つ以上
のエピタキシャル層13が設けられている。この層は、典
型的に、約20−100ミクロンの厚さであり、且つ約10−1
00Ω・cmの固有抵抗を有している。エピタキシャル層13
の表面を研磨して鏡面仕上げ部を形成し、且つ酸化物層
14を設ける。
ロンの厚さを持った第二シリコンウエハ12に、一つ以上
のエピタキシャル層13が設けられている。この層は、典
型的に、約20−100ミクロンの厚さであり、且つ約10−1
00Ω・cmの固有抵抗を有している。エピタキシャル層13
の表面を研磨して鏡面仕上げ部を形成し、且つ酸化物層
14を設ける。
これら二つのウエハを洗浄して、該酸化物表面を親水
性とさせ、且つそれらを合わせて押圧する。極めて滑ら
かな親水性の酸化物は互いに接着し、且つそれら二つの
ウエハ間に強力な接合乃至は結合を形成する。爾後に加
熱処理することにより、それらの酸化物が合体され、第
２図の一体的酸化物15が形成される。第２図に示した複
合ウエハ構成体は、数ミクロンの厚さへ薄くされたＮ型
ウエハ10′を有しており、そのように薄いウエハは、自
己支持型ウエハの場合には不可能な薄さである。この様
なウエハは、壊れ易く取扱うことができない。しかしな
がら、第二ウエハが上述したラミネーションプロセスに
よってハンドルとして使用されているので、層10′は、
所望の厚さへ研削又はラッピング及びエッチングするこ
とによって得ることが可能である。層10′の表面の最終
的処理は、公知のプレーナプロセスによってその中にア
クティブな半導体装置を製造することが可能なものであ
る。
性とさせ、且つそれらを合わせて押圧する。極めて滑ら
かな親水性の酸化物は互いに接着し、且つそれら二つの
ウエハ間に強力な接合乃至は結合を形成する。爾後に加
熱処理することにより、それらの酸化物が合体され、第
２図の一体的酸化物15が形成される。第２図に示した複
合ウエハ構成体は、数ミクロンの厚さへ薄くされたＮ型
ウエハ10′を有しており、そのように薄いウエハは、自
己支持型ウエハの場合には不可能な薄さである。この様
なウエハは、壊れ易く取扱うことができない。しかしな
がら、第二ウエハが上述したラミネーションプロセスに
よってハンドルとして使用されているので、層10′は、
所望の厚さへ研削又はラッピング及びエッチングするこ
とによって得ることが可能である。層10′の表面の最終
的処理は、公知のプレーナプロセスによってその中にア
クティブな半導体装置を製造することが可能なものであ
る。
第３図に示した如く、該ウエハは、ホトレジスト16で
コーティング即ち被覆されており、該ホトレジストはそ
の中に開口17を有するべく処理されている。次いで、該
ウエハを従来公知の技術、例えば反応性イオンエッチン
グ（RIE）などの等方性エッチングに露呈させ、開口17
内側のみウエハをエッチングする。このエッチングは、
溝18を形成し、且つ層10′及び酸化物15が完全に貫通さ
れ、且つ短い距離層13内に延在するまで継続される。
コーティング即ち被覆されており、該ホトレジストはそ
の中に開口17を有するべく処理されている。次いで、該
ウエハを従来公知の技術、例えば反応性イオンエッチン
グ（RIE）などの等方性エッチングに露呈させ、開口17
内側のみウエハをエッチングする。このエッチングは、
溝18を形成し、且つ層10′及び酸化物15が完全に貫通さ
れ、且つ短い距離層13内に延在するまで継続される。
この時点において、ホトレジスト16を除去し、且つシ
リコン層をウエハ上にエピタキシャル的に成長させる。
この層は、該溝を完全に充填するのに十分な厚さであ
る。次いで、該ウエハの表面をラッピングし且つホトレ
ジストを除去した後に第３図に存在した元の表面へエッ
チバックする。所望により、未処理のウエハ表面を露出
するために、小さな表面層を除去するため、ラッピング
及びエッチングを継続することが可能である。この時点
において、第４図の構成が存在する。トレンチ即ち溝内
において再成長した物質は点線でその外形19が示されて
いるが、この物質は、層13の物質から区別することは不
可能である。理解すべきことであるが、溝18内へ付着形
成した再成長物質は、本構成体に組込むべき高電圧装置
の種類に依存して異なった固有抵抗及び／又は導電型の
ものとすることが可能である。この領域は、いわゆる高
電圧セクションを形成する。酸化物15上に存在する物質
は、低電圧セクションとして知られている。従来のIC構
成要素が製造されるのはこの後者のセクションの中であ
る。分離領域20は、従来の分離拡散によって形成される
高度にドープしたＰ＋物質から構成することが可能であ
る。一方、この分離は、狭いRIEトレンチプロセスによ
って達成することが可能である。この後者の方法は、拡
散よりも必要とする表面積が少ないので、好適な方法で
ある。何れの場合においても、層10′はそのように非常
に薄いので、該分離は、容易にそれを介して貫通するこ
とが可能であり、その際に分離の表面条件を最小として
いる。分離のためにトレンチエッチングが使用される場
合、通常、その次に酸化ステップが続き、従って溝の壁
は酸化物で被覆される。このことは、溝が完全に酸化物
で充填されるまで継続することが可能であり、又酸化物
で裏打ちした溝を従来の態様にポリシリコンで充填する
ことが可能である。これにより、プレーナ型のウエハ表
面が形成される。
リコン層をウエハ上にエピタキシャル的に成長させる。
この層は、該溝を完全に充填するのに十分な厚さであ
る。次いで、該ウエハの表面をラッピングし且つホトレ
ジストを除去した後に第３図に存在した元の表面へエッ
チバックする。所望により、未処理のウエハ表面を露出
するために、小さな表面層を除去するため、ラッピング
及びエッチングを継続することが可能である。この時点
において、第４図の構成が存在する。トレンチ即ち溝内
において再成長した物質は点線でその外形19が示されて
いるが、この物質は、層13の物質から区別することは不
可能である。理解すべきことであるが、溝18内へ付着形
成した再成長物質は、本構成体に組込むべき高電圧装置
の種類に依存して異なった固有抵抗及び／又は導電型の
ものとすることが可能である。この領域は、いわゆる高
電圧セクションを形成する。酸化物15上に存在する物質
は、低電圧セクションとして知られている。従来のIC構
成要素が製造されるのはこの後者のセクションの中であ
る。分離領域20は、従来の分離拡散によって形成される
高度にドープしたＰ＋物質から構成することが可能であ
る。一方、この分離は、狭いRIEトレンチプロセスによ
って達成することが可能である。この後者の方法は、拡
散よりも必要とする表面積が少ないので、好適な方法で
ある。何れの場合においても、層10′はそのように非常
に薄いので、該分離は、容易にそれを介して貫通するこ
とが可能であり、その際に分離の表面条件を最小として
いる。分離のためにトレンチエッチングが使用される場
合、通常、その次に酸化ステップが続き、従って溝の壁
は酸化物で被覆される。このことは、溝が完全に酸化物
で充填されるまで継続することが可能であり、又酸化物
で裏打ちした溝を従来の態様にポリシリコンで充填する
ことが可能である。これにより、プレーナ型のウエハ表
面が形成される。
第４図のウエハが得られた後に、それを、プレーナ処
理の準備としてプレーナ酸化物で被覆する。第５図に示
した如く、該ウエハの高電圧セクション内にプレーナ電
力トランジスタが形成されねばならない。二重拡散プレ
ーナプロセスを使用して、Ｐ型ベース領域21及びＮ＋型
エミッタ領域22を形成する。フィールド酸化物23が該装
置の周りに存在する。エミッタメタル（金属）24が、該
酸化物内のコンタクトホールを介して領域22と接触し、
且つベースメタル（金属）25がコンタクトホールを介し
てベース21と接触する。トランジスタコレクタは、主
に、エピタキシャル層13から構成されており、且つその
際、基板12に対して専用とされている。従って、第５図
の電力トランジスタコレクタは、概略26で示してあり、
それは複合ウエハの裏側である。該ウエハからICチップ
を抽出し且つ最終的なパッケージング内の金属のヒート
シンクへ半田付けされると、該ヒートシンクは、又、コ
レクタ接続部である。寸法Ｗは、トランジスタ構成体に
おいて実質的な距離に亘り延在しているので、ブレーク
ダウン電圧は高いものとなることが可能である。典型的
に、妥当な装置寸法で600乃至1200Vの電圧を達成するこ
とが可能である。実際の値は、半導体固有抵抗及び寸法
Ｗによって決定される。
理の準備としてプレーナ酸化物で被覆する。第５図に示
した如く、該ウエハの高電圧セクション内にプレーナ電
力トランジスタが形成されねばならない。二重拡散プレ
ーナプロセスを使用して、Ｐ型ベース領域21及びＮ＋型
エミッタ領域22を形成する。フィールド酸化物23が該装
置の周りに存在する。エミッタメタル（金属）24が、該
酸化物内のコンタクトホールを介して領域22と接触し、
且つベースメタル（金属）25がコンタクトホールを介し
てベース21と接触する。トランジスタコレクタは、主
に、エピタキシャル層13から構成されており、且つその
際、基板12に対して専用とされている。従って、第５図
の電力トランジスタコレクタは、概略26で示してあり、
それは複合ウエハの裏側である。該ウエハからICチップ
を抽出し且つ最終的なパッケージング内の金属のヒート
シンクへ半田付けされると、該ヒートシンクは、又、コ
レクタ接続部である。寸法Ｗは、トランジスタ構成体に
おいて実質的な距離に亘り延在しているので、ブレーク
ダウン電圧は高いものとなることが可能である。典型的
に、妥当な装置寸法で600乃至1200Vの電圧を達成するこ
とが可能である。実際の値は、半導体固有抵抗及び寸法
Ｗによって決定される。
図示してないが、該パワートランジスタは、実質的な
全面積を占有する表面幾何学形状を使用することが可能
であることを理解すべきである。パワートランジスタの
技術分野において公知の如く、所望の電流担持能力を達
成するために、例えば、櫛型構成において、エミッタ拡
散及びベース拡散を横方向に延在させることが可能であ
る。更に、NPNトランジスタを図示したが、全ての導電
型を相補的なものとして、PNPパワートランジスタを製
造することが可能である。
全面積を占有する表面幾何学形状を使用することが可能
であることを理解すべきである。パワートランジスタの
技術分野において公知の如く、所望の電流担持能力を達
成するために、例えば、櫛型構成において、エミッタ拡
散及びベース拡散を横方向に延在させることが可能であ
る。更に、NPNトランジスタを図示したが、全ての導電
型を相補的なものとして、PNPパワートランジスタを製
造することが可能である。
第６図は、第４図に示した基板の高電圧部分内に製造
したＮチャンネル縦型パワーDMOSトランジスタを示して
いる。再成長したエピタキシャル物質内にＰ型拡散28が
形成されている。図示した如く、領域28内にＮ＋拡散リ
ング29が形成されている。理解される如く、拡散リング
29の外側到達点は、領域28の外側到達点近くに位置して
いることが理解される。この差は、DMOSトランジスタチ
ャンネル長を決定する。ゲート酸化物30及びゲート31
（好適には、ドープしたポリシリコンから構成されてい
る）は、領域28及び29の外側到達点の間の分離部に亘っ
て延在している。従って、ゲート31の下側で且つＮ＋領
域29と領域13の再成長したエピタキシャル延長部との間
に延在する領域28の部分は、トランジスタのチャンネル
を形成している。酸化物30を介して刻設されたコンタク
ト内にメタルコンタクト32が付着形成されており、従っ
て、領域28及び29の内側部分は、共通接続され且つ互い
に短絡されている。従って、メタルコンタクト32は、ト
ランジスタソース電極となり、それは又トランジスタバ
ックゲート電極へも接続されている。
したＮチャンネル縦型パワーDMOSトランジスタを示して
いる。再成長したエピタキシャル物質内にＰ型拡散28が
形成されている。図示した如く、領域28内にＮ＋拡散リ
ング29が形成されている。理解される如く、拡散リング
29の外側到達点は、領域28の外側到達点近くに位置して
いることが理解される。この差は、DMOSトランジスタチ
ャンネル長を決定する。ゲート酸化物30及びゲート31
（好適には、ドープしたポリシリコンから構成されてい
る）は、領域28及び29の外側到達点の間の分離部に亘っ
て延在している。従って、ゲート31の下側で且つＮ＋領
域29と領域13の再成長したエピタキシャル延長部との間
に延在する領域28の部分は、トランジスタのチャンネル
を形成している。酸化物30を介して刻設されたコンタク
ト内にメタルコンタクト32が付着形成されており、従っ
て、領域28及び29の内側部分は、共通接続され且つ互い
に短絡されている。従って、メタルコンタクト32は、ト
ランジスタソース電極となり、それは又トランジスタバ
ックゲート電極へも接続されている。
ゲート31がソース端子32に関して正にバイアスされる
と、ゲート31の下側に存在する領域28のその部分内の正
のキャリアが反発される。十分に高いゲート電位におい
て、領域28の表面部分は、Ｎ型へ反転され、且つチャン
ネルが形成される。従って、該チャンネルを介して、ソ
ース29から電子が、領域13の再成長したエピタキシャル
物質延長部へ流れ、且つ基板12へ流れる。この電流は、
ゲートバイアスによって制御され、且つDMOSトランジス
タ機能が与えられる。寸法Ｗ及びＮ型物質の固有抵抗
は、トランジスタドレインブレークダウン電圧を決定す
る。バイポーラNPNトランジスタの場合における如く、
このブレークダウンは、高々600乃至1200Vとすることが
可能である。
と、ゲート31の下側に存在する領域28のその部分内の正
のキャリアが反発される。十分に高いゲート電位におい
て、領域28の表面部分は、Ｎ型へ反転され、且つチャン
ネルが形成される。従って、該チャンネルを介して、ソ
ース29から電子が、領域13の再成長したエピタキシャル
物質延長部へ流れ、且つ基板12へ流れる。この電流は、
ゲートバイアスによって制御され、且つDMOSトランジス
タ機能が与えられる。寸法Ｗ及びＮ型物質の固有抵抗
は、トランジスタドレインブレークダウン電圧を決定す
る。バイポーラNPNトランジスタの場合における如く、
このブレークダウンは、高々600乃至1200Vとすることが
可能である。
第６図の導電型の全てを相補型なものとすることが可
能であることを理解すべきである。このことは、Ｐチャ
ンネル縦型DMOSトランジスタとなる。
能であることを理解すべきである。このことは、Ｐチャ
ンネル縦型DMOSトランジスタとなる。
第７図は、本発明の別の実施例を示している。図示し
たものは、第１図の第一ウエハに関連している。開始用
ウエハ10は、低電圧トランジスタを製造するのに適した
固有抵抗を有すべく選択されている。しかしながら、そ
の表面内には、高度にドープしたＮ＋層35が形成されて
いる。これは、例えば、Ｎ型不純物のイオン注入を使用
することによって行なうことが可能である。好適には、
例えば砒素又はアンチモンなどのような遅い拡散率を持
ったものを使用し、且つ高導電度のＮ＋層を形成するの
に十分なドーピングを行なう。層35を形成した後に、該
ウエハ面を研磨し、必要に応じ、鏡面仕上げ部を形成
し、且つ第１図の実施例における如く、酸化物層11を形
成する。爾後の製造プロセスにおいて、層35は、デバイ
ス層10′下側の埋め込み高導電度層を形成する。この層
は、遅い拡散率の不純物を使用しているので、爾後の高
温度処理期間中顕著に変化することはない。この様な層
は、低電圧トランジスタの性能を改善する上で価値があ
る。
たものは、第１図の第一ウエハに関連している。開始用
ウエハ10は、低電圧トランジスタを製造するのに適した
固有抵抗を有すべく選択されている。しかしながら、そ
の表面内には、高度にドープしたＮ＋層35が形成されて
いる。これは、例えば、Ｎ型不純物のイオン注入を使用
することによって行なうことが可能である。好適には、
例えば砒素又はアンチモンなどのような遅い拡散率を持
ったものを使用し、且つ高導電度のＮ＋層を形成するの
に十分なドーピングを行なう。層35を形成した後に、該
ウエハ面を研磨し、必要に応じ、鏡面仕上げ部を形成
し、且つ第１図の実施例における如く、酸化物層11を形
成する。爾後の製造プロセスにおいて、層35は、デバイ
ス層10′下側の埋め込み高導電度層を形成する。この層
は、遅い拡散率の不純物を使用しているので、爾後の高
温度処理期間中顕著に変化することはない。この様な層
は、低電圧トランジスタの性能を改善する上で価値があ
る。
第一ウエハ及び第二ウエハの両方において、何れかの
型及び種々の固有抵抗の複数個のエピタキシャル層を使
用することが可能であるので、広範囲の高電圧装置を広
範囲の低電圧要素と結合させることが可能である。
型及び種々の固有抵抗の複数個のエピタキシャル層を使
用することが可能であるので、広範囲の高電圧装置を広
範囲の低電圧要素と結合させることが可能である。
高電圧NPN又はDMOS装置をPMOS又はCMOS低電圧装置と
結合する実施例について説明した。本発明は、多くの異
なった装置を結合するために使用することが可能であ
る。高バイポーラ電圧及び縦型DMOSに加えて、ソリッド
ステートエレクトロニクス、Vol.29、No.12、pp1229−1
237、1986年の文献においてD.−S. Kuo et al.によ
って記載されている絶縁型ゲートバイポーラトランジス
タ（IJBT）も製造することが可能である。本方法は、イ
ンストルメンテーションエレクトロンデバイシーズミー
ティング、1988年12月、のテクニカルダイジェスト、pp
618−621においてV.A.K. Temple et al.によって記
載される如きMOS制御型サイリスタと共に使用すること
も可能である。本発明と適合性のあるその他の高電圧縦
型パワー装置は当業者にとって自明である。
結合する実施例について説明した。本発明は、多くの異
なった装置を結合するために使用することが可能であ
る。高バイポーラ電圧及び縦型DMOSに加えて、ソリッド
ステートエレクトロニクス、Vol.29、No.12、pp1229−1
237、1986年の文献においてD.−S. Kuo et al.によ
って記載されている絶縁型ゲートバイポーラトランジス
タ（IJBT）も製造することが可能である。本方法は、イ
ンストルメンテーションエレクトロンデバイシーズミー
ティング、1988年12月、のテクニカルダイジェスト、pp
618−621においてV.A.K. Temple et al.によって記
載される如きMOS制御型サイリスタと共に使用すること
も可能である。本発明と適合性のあるその他の高電圧縦
型パワー装置は当業者にとって自明である。
これらの高電圧装置の何れか一つを、広範囲の低電圧
IC製造方法と結合させることが可能である。NMOS、CMO
S、バイポーラ、又はCMOS要素とバイポーラ要素とを結
合させるBiCMOSは、低電圧制御回路用に使用することが
可能である。
IC製造方法と結合させることが可能である。NMOS、CMO
S、バイポーラ、又はCMOS要素とバイポーラ要素とを結
合させるBiCMOSは、低電圧制御回路用に使用することが
可能である。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
第１図乃至第４図は酸化物分離型領域を製造する過程を
示したICウエハの一部を示した各概略図、第５図は高電
圧縦型NPNトランジスタを有する酸化物分離型ICウエハ
の一部を示した概略図、第６図は高電圧DMOS縦型トラン
ジスタを有する酸化物分離型ICウエハの一部を示した概
略図、第７図は第１図の第一ウエハの別の実施例を示し
たウエハの一部を示した概略図、である。 （符号の説明） 10:第一シリコンウエハ 11:酸化物 12:第二シリコンウエハ 13:エピタキシャル層 14:酸化物層 15:一体的酸化物 16:ホトレジスト 17:開口 20:分離領域 21:ベース領域 22:エミッタ領域 23:フィールド領域 24:エミッタメタル 25:ベースメタル 26:コレクタ
示したICウエハの一部を示した各概略図、第５図は高電
圧縦型NPNトランジスタを有する酸化物分離型ICウエハ
の一部を示した概略図、第６図は高電圧DMOS縦型トラン
ジスタを有する酸化物分離型ICウエハの一部を示した概
略図、第７図は第１図の第一ウエハの別の実施例を示し
たウエハの一部を示した概略図、である。 （符号の説明） 10:第一シリコンウエハ 11:酸化物 12:第二シリコンウエハ 13:エピタキシャル層 14:酸化物層 15:一体的酸化物 16:ホトレジスト 17:開口 20:分離領域 21:ベース領域 22:エミッタ領域 23:フィールド領域 24:エミッタメタル 25:ベースメタル 26:コレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (72)発明者 スティーブン ピイ．サップ アメリカ合衆国，カリフォルニア 95018，フェルトン，パイン ドライブ 834 (56)参考文献 特開 平２−102569（ＪＰ，Ａ) 特開 昭62−76645（ＪＰ，Ａ) 特開 平２−41440（ＪＰ，Ａ) 特開 平２−96349（ＪＰ，Ａ) 特開 昭54−121683（ＪＰ，Ａ) 特開 昭63−152154（ＪＰ，Ａ) 特開 平２−58873（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 21/8222 H01L 21/8234 H01L 27/06 H01L 27/088 H01L 29/786
Claims (8)
- 【請求項１】低電圧トランジスタを有する半導体ウエハ
内に高電圧トランジスタを形成する方法において、 前記低電圧トランジスタを製造するのに適した固有抵抗
を持った半導体物質からなる第１のウエハと、前記第１
のウエハのものよりも実質的に低い固有抵抗を持った半
導体物質からなる第２のウエハとを提供するステップ
と、 前記第２のウエハの一面上に半導体物質からなる少なく
とも１個のエピタキシャル層を形成するステップと、 前記第１のウエハの面と前記第２のウエハの前記エピタ
キシャル層の前記面とを研磨し、その上に平坦な鏡面仕
上げ部を形成するステップと、 前記研磨した面上において各ウエハ上に酸化物を形成す
るステップと、 前記酸化物を被覆したウエハ面を洗浄して該面を親水性
とするステップと、 前記親水性とされた面を互いに合わせて前記第１のウエ
ハと第２のウエハとの間に付着力を発生させるステップ
と、 前記付着させたウエハを加熱して前記酸化物コーティン
グを合体させ前記第１のウエハと第２のウエハとを単一
構成体とするステップと、 所定の厚さとなるまで前記第１のウエハの前記露出面を
研削及びエッチングするステップと、 前記第１のウエハにおいて、前記第１のウエハを通過し
て延長し、かつ、前記第１及び第２のウエハを合体する
前記酸化物を通過して延長する溝をエッチング形成し
て、前記エピタキシャル層の一部を露出させるステップ
と、 前記溝をエピタキシャル的に付着形成した半導体物質で
充填するステップと、 爾後の平坦化処理のために前記第１のウエハの露出表面
を整形するステップと、 前記充填した半導体物質内に高電圧トランジスタを形成
するステップと、 を含むことを特徴とする方法。 - 【請求項２】請求項１記載の方法において、前記少なく
とも１個のエピタキシャル層を形成するステップは、複
数個のエピタキシャル層の付着形成を含むことを特徴と
する方法。 - 【請求項３】請求項１記載の方法において、前記研削及
びエッチングを行うステップは、前記第１のウエハの主
要部分の除去を含むことを特徴とする方法。 - 【請求項４】請求項３記載の方法において、前記第１の
ウエハの残存部分の厚さは数ミクロンの程度であること
を特徴とする方法。 - 【請求項５】請求項１記載の方法において、前記第１の
ウエハに、酸化の前に酸化すべき面をドープすることに
より高導電性面が与えられることを特徴とする方法。 - 【請求項６】請求項５記載の方法において、前記ドーピ
ングは、前記第１のウエハのものと同一のドーピング導
電型を持った拡散が遅い不純物を有することを特徴とす
る方法。 - 【請求項７】請求項１記載の方法において、前記高電圧
トランジスタを形成するステップは、 前記第１のウエハの最終的厚さよりも薄い第１の深さま
で反対導電型特性を持った不純物を前記充填した物質内
に拡散してトランジスタベース領域を形成するステップ
と、 前記ベース領域内に前記充填した物質と同一の導電型特
性を持った不純物を前記ベース領域よりも浅い深さまで
拡散させてトランジスタエミッタ領域を形成するステッ
プと、 前記ベース領域及びエミッタ領域へのコンタクトを与え
ると共に前記第２のウエハへのコンタクトを与えてコレ
クタコンタクトを形成するステップと、 を含むことを特徴とする方法。 - 【請求項８】請求項１記載の方法において、前記高電圧
トランジスタを形成するステップは、 前記第１のウエハの最終的厚さよりも薄い第１の深さま
で反対導電型特性を持った不純物を前記充填した物質内
に拡散してトランジスタチャンネル領域を形成するステ
ップと、 前記チャンネル領域内に前記充填した物質と同一の導電
型特性を持った不純物を前記チャンネル領域よりも浅い
深さまで拡散させてトランジスタソース領域を形成する
ステップと、 チャンネル拡散の端部とソース拡散との間に存在するチ
ャンネル領域とオーバーラップするゲート酸化膜を形成
するステップと、 前記ゲート酸化膜上にゲート導電体を形成してトランジ
スタゲートを与えるステップと、 前記ゲートの範囲外にある前記ソース領域及びチャンネ
ル領域の両方へのメタルコンタクトを形成し、その際に
前記ソースは前記チャンネルへ接触し、トランジスタバ
ックゲートコンタクトと結合したトランジスタソースを
形成するステップと、 前記第２のウエハへのコンタクトを形成してその際にト
ランジスタドレイン電極を与えるステップと、 を含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US361,894 | 1989-06-06 | ||
| US07/361,894 US4908328A (en) | 1989-06-06 | 1989-06-06 | High voltage power IC process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334347A JPH0334347A (ja) | 1991-02-14 |
| JP3117698B2 true JP3117698B2 (ja) | 2000-12-18 |
Family
ID=23423837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02146369A Expired - Fee Related JP3117698B2 (ja) | 1989-06-06 | 1990-06-06 | 高電圧パワーｉｃプロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4908328A (ja) |
| EP (1) | EP0405183A3 (ja) |
| JP (1) | JP3117698B2 (ja) |
| KR (1) | KR910001937A (ja) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8801981A (nl) * | 1988-08-09 | 1990-03-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US5017999A (en) * | 1989-06-30 | 1991-05-21 | Honeywell Inc. | Method for forming variable width isolation structures |
| US5234861A (en) * | 1989-06-30 | 1993-08-10 | Honeywell Inc. | Method for forming variable width isolation structures |
| JPH0636414B2 (ja) * | 1989-08-17 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
| US5273917A (en) * | 1989-08-19 | 1993-12-28 | Fuji Electric Co., Ltd. | Method for manufacturing a conductivity modulation MOSFET |
| US5049521A (en) * | 1989-11-30 | 1991-09-17 | Silicon General, Inc. | Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate |
| US5049522A (en) * | 1990-02-09 | 1991-09-17 | Hughes Aircraft Company | Semiconductive arrangement having dissimilar, laterally spaced layer structures, and process for fabricating the same |
| US5034343A (en) * | 1990-03-08 | 1991-07-23 | Harris Corporation | Manufacturing ultra-thin wafer using a handle wafer |
| US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US5449659A (en) * | 1991-07-05 | 1995-09-12 | Conductus, Inc. | Method of bonding multilayer structures of crystalline materials |
| JP2799254B2 (ja) * | 1991-07-11 | 1998-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO1993003498A1 (de) * | 1991-08-08 | 1993-02-18 | Siemens Aktiengesellschaft | Integrierte schaltungsanordnung mit mindestens einem isolierten bauelement |
| US5192712A (en) * | 1992-04-15 | 1993-03-09 | National Semiconductor Corporation | Control and moderation of aluminum in silicon using germanium and germanium with boron |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 |
| WO1994027317A1 (de) * | 1993-05-06 | 1994-11-24 | Siemens Aktiengesellschaft | Herstellungsverfahren für bauelemente auf soi-substrat |
| JP2526786B2 (ja) * | 1993-05-22 | 1996-08-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2605597B2 (ja) * | 1993-09-09 | 1997-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5376229A (en) * | 1993-10-05 | 1994-12-27 | Miller; Jeffrey N. | Method of fabrication of adjacent coplanar semiconductor devices |
| US5397715A (en) * | 1993-10-21 | 1995-03-14 | Micrel, Incorporated | MOS transistor having increased gate-drain capacitance |
| US5466951A (en) * | 1993-12-08 | 1995-11-14 | Siemens Aktiengesellschaft | Controllable power semiconductor element with buffer zone and method for the manufacture thereof |
| EP0661735B1 (en) * | 1993-12-29 | 2001-03-07 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Process for the manufacturing of integrated circuits, particularly of intelligent power semiconductor devices |
| EP0683529B1 (en) * | 1994-05-19 | 2003-04-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power integrated circuit ("PIC") structure with a vertical IGBT, and manufacturing process thereof |
| FR2721139A1 (fr) * | 1994-06-10 | 1995-12-15 | Motorola Semiconducteurs | Structure de circuit intégré à semiconducteur et son procédé de fabrication. |
| US6104041A (en) * | 1994-08-24 | 2000-08-15 | Sarnoff Corporation | Switching circuitry layout for an active matrix electroluminescent display pixel with each pixel provided with the transistors |
| US5587329A (en) * | 1994-08-24 | 1996-12-24 | David Sarnoff Research Center, Inc. | Method for fabricating a switching transistor having a capacitive network proximate a drift region |
| US5844294A (en) * | 1995-12-28 | 1998-12-01 | Nec Corporation | Semiconductor substrate with SOI structure |
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
| US6127701A (en) * | 1997-10-03 | 2000-10-03 | Delco Electronics Corporation | Vertical power device with integrated control circuitry |
| JP3441382B2 (ja) * | 1998-10-14 | 2003-09-02 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| FR2785087B1 (fr) * | 1998-10-23 | 2003-01-03 | St Microelectronics Sa | Procede de formation dans une plaquette de silicium d'un caisson isole |
| US6885275B1 (en) * | 1998-11-12 | 2005-04-26 | Broadcom Corporation | Multi-track integrated spiral inductor |
| JP2002141476A (ja) | 2000-11-07 | 2002-05-17 | Hitachi Ltd | ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法 |
| US6600199B2 (en) | 2000-12-29 | 2003-07-29 | International Business Machines Corporation | Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity |
| ITTO20011038A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el |
| JP3943932B2 (ja) | 2001-12-27 | 2007-07-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3944087B2 (ja) * | 2003-01-21 | 2007-07-11 | 株式会社東芝 | 素子形成用基板の製造方法 |
| US6949451B2 (en) * | 2003-03-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
| US6902962B2 (en) * | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US7135753B2 (en) * | 2003-12-05 | 2006-11-14 | International Rectifier Corporation | Structure and method for III-nitride monolithic power IC |
| JP4346433B2 (ja) * | 2003-12-24 | 2009-10-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US7354806B2 (en) * | 2004-09-17 | 2008-04-08 | International Business Machines Corporation | Semiconductor device structure with active regions having different surface directions and methods |
| TWI401749B (zh) * | 2004-12-27 | 2013-07-11 | Third Dimension 3D Sc Inc | 用於高電壓超接面終止之方法 |
| KR100632684B1 (ko) * | 2004-12-31 | 2006-10-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 로코스 제조 방법 |
| US7897452B2 (en) * | 2005-06-20 | 2011-03-01 | Fuji Electric Systems Co., Ltd. | Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode |
| US7517742B2 (en) * | 2005-06-21 | 2009-04-14 | Freescale Semiconductor, Inc. | Area diode formation in SOI application |
| US20070099372A1 (en) * | 2005-10-31 | 2007-05-03 | Sailesh Chittipeddi | Device having active regions of different depths |
| JP2006310882A (ja) * | 2006-06-26 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| EP1873821B1 (en) * | 2006-06-27 | 2015-11-11 | STMicroelectronics Srl | SOI device with contact trenches formed during epitaxial growing |
| US7709292B2 (en) * | 2006-09-29 | 2010-05-04 | Sadwick Laurence P | Processes and packaging for high voltage integrated circuits, electronic devices, and circuits |
| US7482645B2 (en) * | 2007-03-30 | 2009-01-27 | Fairchild Semiconductor Corporation | Method and structure for making a top-side contact to a substrate |
| US8815654B2 (en) * | 2007-06-14 | 2014-08-26 | International Business Machines Corporation | Vertical current controlled silicon on insulator (SOI) device such as a silicon controlled rectifier and method of forming vertical SOI current controlled devices |
| EP2317554B1 (en) * | 2009-10-30 | 2014-04-09 | Imec | Integrated semiconductor substrate structure and method of manufacturing an integrated semiconductor substrate structure |
| US10347656B2 (en) * | 2016-07-18 | 2019-07-09 | Semiconductor Components Industries, Llc | Semiconductor device and monolithic semiconductor device including a power semiconductor device and a control circuit |
| KR20210152127A (ko) * | 2020-06-08 | 2021-12-15 | 에스케이하이닉스 주식회사 | 메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4501060A (en) * | 1983-01-24 | 1985-02-26 | At&T Bell Laboratories | Dielectrically isolated semiconductor devices |
| JPH0671043B2 (ja) * | 1984-08-31 | 1994-09-07 | 株式会社東芝 | シリコン結晶体構造の製造方法 |
| US4593458A (en) * | 1984-11-02 | 1986-06-10 | General Electric Company | Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices |
| JPS6276645A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 複合半導体結晶体構造 |
| US4851366A (en) * | 1987-11-13 | 1989-07-25 | Siliconix Incorporated | Method for providing dielectrically isolated circuit |
-
1989
- 1989-06-06 US US07/361,894 patent/US4908328A/en not_active Expired - Fee Related
-
1990
- 1990-06-02 EP EP19900110524 patent/EP0405183A3/en not_active Ceased
- 1990-06-05 KR KR1019900008283A patent/KR910001937A/ko active IP Right Grant
- 1990-06-06 JP JP02146369A patent/JP3117698B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001937A (ko) | 1991-01-31 |
| JPH0334347A (ja) | 1991-02-14 |
| EP0405183A3 (en) | 1991-03-20 |
| EP0405183A2 (en) | 1991-01-02 |
| US4908328A (en) | 1990-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3117698B2 (ja) | 高電圧パワーｉｃプロセス | |
| US6096584A (en) | Silicon-on-insulator and CMOS-on-SOI double film fabrication process with a coplanar silicon and isolation layer and adding a second silicon layer on one region | |
| US5065208A (en) | Integrated bipolar and CMOS transistor with titanium nitride interconnections | |
| JPH06318707A (ja) | 電力用集積回路及びその製造方法 | |
| JPH07105457B2 (ja) | 半導体デバイスの形成方法 | |
| JPH039631B2 (ja) | ||
| JPH0982821A (ja) | 半導体装置およびその製造方法 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| EP0278619B1 (en) | Integrated bipolar and CMOS transistor fabrication process | |
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| US5994188A (en) | Method of fabricating a vertical power device with integrated control circuitry | |
| EP0112773A2 (en) | Buried Schottky clamped transistor | |
| US6229179B1 (en) | Intelligent power integrated circuit | |
| EP0323549B1 (en) | Bipolar semiconductor device having a conductive recombination layer | |
| JPH0669431A (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| US5395789A (en) | Integrated circuit with self-aligned isolation | |
| EP0118102A2 (en) | Method for manufacturing a semiconductor device | |
| JP3653963B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10178175A (ja) | 高電圧用の絶縁ゲートバイポーラトランジスタの相補対の同時形成方法 | |
| KR100618789B1 (ko) | 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 | |
| US5355015A (en) | High breakdown lateral PNP transistor | |
| JPH0786298A (ja) | 半導体装置 | |
| JPS6153762A (ja) | 半導体集積回路装置 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JPS60120552A (ja) | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |