JP2902434B2 - 半導体集積回路内の電圧変換回路 - Google Patents

半導体集積回路内の電圧変換回路

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JP2902434B2
JP2902434B2 JP2046021A JP4602190A JP2902434B2 JP 2902434 B2 JP2902434 B2 JP 2902434B2 JP 2046021 A JP2046021 A JP 2046021A JP 4602190 A JP4602190 A JP 4602190A JP 2902434 B2 JP2902434 B2 JP 2902434B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路内の電圧変換回路に係わり、
特に待機中における消費電力の軽減及び安定な電圧の電
力供給を可能にする半導体集積回路内の電圧変換回路に
関する。
（従来の技術） 従来から、半導体集積回路の高集積化が進むにつれて
回路内の各種のトランジスタのサイズは微細化されるよ
うになってきている。
このような微細化されたトランジスタにおいては、供
給電源の電圧の変動に対し安定した動作性能を得ること
が難しく、かつトランジスタの高集積化のため半導体集
積回路の消費電力が増加する傾向にある。
それで、各半導体チップ内に電圧変換回路を設け、こ
の電圧変換回路を介して電源から半導体チップ内の微細
化されたトランジスタに充分な一定電圧の電力を供給す
ることが行われている。
第７図に従来の電圧変換回路のブロック図を示す。
図示するように、従来の電圧変換回路は矩形波を発振
する発振部１と、該発振部１から発振される矩形波をド
ライブして該矩形波が外乱により変動するのを防ぐバッ
ファ２と、該バッファ２からの矩形波に同期して励振信
号を発生する励振部３と、該励振部３からの励振信号に
同期しパルス電力を出力するパワー部４から構成され
る。
上記構成からなる電圧変換回路では、発振部１は所定
の発振周波数の矩形波からなるパルスを発振しこのパル
スをドライブするバッファ２を介して励振部３に与え、
励振部３はパルスの発振周波数に合わせてパラメータ励
振された励振信号を発生しパワー部４へ送る。パワー部
４は励振信号に同期したピーク電位VOUTを有するパルス
電力を出力する。
従って、電源電圧が変動してもピーク電位VOUTのパル
ス電力を専用の電圧変換回路を介して半導体チップ内の
各トランジスタに充分に供給することができる。
（発明が解決しようとする課題） しかしながら、上記の電圧変換回路は半導体チップ内
での電位及び動作状態に関係なく常時動作されるもので
あるので、半導体チップが待機状態にあるとき必要な待
機電力をはるかに超えた電力が出力され電力消耗が大き
く不経済なことであった。
また、半導体チップ内のトランジスタが必要とする電
力量に係わりなく電圧変換回路が動作されるので、電圧
変換回路が出力した電圧値が変動してしまい半導体チッ
プ内のトランジスタが誤動作するという問題があった。
そこで、本発明は上記従来技術の問題点を解消するも
ので、その目的とするところは、半導体チップ内のトラ
ンジスタの待機中における電力消耗の軽減及び動作状態
に関係なく一定電圧の電力の供給を可能にする半導体集
積回路内の電圧変換回路を提供することである。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するため本発明の請求項（１）の半導
体集積回路内の電圧変換回路は、矩形波状のパルス信号
を発振する発振部と、該発振部から発振されるパルス信
号を反転すると共にドライブし反転パルス信号を出力す
るバッファと、該バッファから出力される反転パルス信
号に同期した反転パルス励振信号を発生する第一励振部
と、該第一励振部の反転パルス励振信号に同期して前記
パルス信号に対し反転した一定のピーク電位を有する第
一パルス電圧を出力端子に出力する第一パワー部とを備
える半導体集積回路の電圧変換回路において、前記出力
端子の電位を検出し検出信号を出力する検出部と、該検
出部から出力される検出信号及び前記発振部から発振さ
れるパルス信号を論理演算し電力供給信号あるいは電力
供給停止信号を出力する論理演算部と、該論理演算部か
ら電力供給信号が出力されたとき該電力供給信号に同期
して主励振信号を発生する第二励振部と、該第二励振部
と主励振信号に同期して一定のピーク電位を有する第二
パルス電力を前記出力端子に出力する第二パワー部とを
設けてなる主回路を一あるいは複数並列に備えたことを
特徴とする。
また、請求項（３）の半導体集積回路内の電圧変換回
路は、矩形波状の第一パルス信号を発振する第一発振部
と、該第一発振部から発振される第一パルス信号を反転
すると共にドライブし反転パルス信号を出力するバッフ
ァと、該バッファから出力される反転パルス信号に同期
した反転パルス励振信号を発生する第一励振部と、該第
一励振部の反転パルス励振信号に同期して前記第一パル
ス信号に対し反転した一定のピーク電位を有する第一パ
ルス電力を出力端子に出力する第一パワー部とを備える
半導体集積回路の電圧変換回路において、矩形波状の第
二パルス信号を発振する第二発振部と、前記出力端子の
電位を検出し検出信号を出力する検出部と、該検出部か
ら出力される検出信号及び前記第二発振部から発振され
る第二パルス信号を論理演算し電力供給信号あるいは電
力供給停止信号を出力する論理演算部と、該論理演算部
から電力供給信号が出力されたとき該電力供給信号に同
期して主励振信号を発生する第二励振部と、該第二励振
部の主励振信号に同期して一定のピーク電位を有する第
二パルス電力を前記出力端子に出力する第二パワー部と
を設けてなる主回路を一あるいは複数並列に備えたこと
を特徴とする。
（作用） 請求項（１）の半導体集積回路内の電圧変換回路で
は、半導体チップ内のトランジスタが待機状態にある場
合、発振部が所定の発振周波数の矩形波からなるパルス
信号をバッファ及び論理演算部へ発振する。バッファは
上記パルス信号を反転すると共にドライブし反転パルス
信号を第一励振部へ出力する。第一励振部は反転パルス
信号を入力して反転パルス信号に同期した反転パルス励
振信号を発生し、この反転パルス励振信号を第一パワー
部へ出力する。第一パワー部は反転パルス励振信号に同
期して前記第一パルス信号に対し反転した一定のピーク
電位を有する第一パルス電力を出力端子へ出力する。こ
の出力端子へ出力された第一パルス電力は半導体チップ
内のトランジスタの待機用の電力として消費される。
ここで、第一パワー部から出力端子へ出力される第一
パルス電力は半導体チップ内のトランジスタを待機させ
るに充分な電力量であり主回路を動作させる必要がな
い。
この場合、出力端子のピーク電位が第一パルス電力の
ピーク電位と等しい値、即ち高電位であることを検出部
が検出し論理演算部へ出力する。論理演算部は発振部か
ら発振されるパルス信号の論理レベルに関係なく電力供
給停止信号を第二励振部へ出力する。すると、第二励振
部はいかなる信号も発生しない。それで、第二パワー部
は電力を出力端子へ出力することがない。
従って、半導体チップ内のトランジスタが待機状態に
ある場合、発振部、バッファ、第一励振部、及び第一パ
ワー部のみが動作し、主回路からは電力が出力されない
ので、トランジスタでの電力の消耗は最小限に押さえら
れる。
一方、半導体チップ内のトランジスタが動作状態にあ
る場合、発振部、バッファ、第一励振部、及び第一パワ
ー部は上記トランジスタが待機状態にある場合と同様に
動作する。
しかしながら、第一パワー部から出力端子へ出力され
る第一パルス電力は半導体チップ内のトランジスタを動
作させるに充分な電力量ではない。
この場合、出力端子のピーク電位が降下し、この降下
した電位を検出部が検出し論理演算部へ出力する。論理
演算部は発振部から発振されるパルス信号の論理レベル
に合わせて、例えばパルス信号の位相に一致した電力供
給信号を第二励振部へ出力する。すると、第二励振部は
電力供給信号に同期した主励振信号を発生し第二パワー
部へ出力する。第二パワー部は主励振信号に同期して一
定のピーク電位を有する第二パルス電力を出力端子へ出
力する。
従って、半導体チップ内のトランジスタが動作状態に
ある場合、発振部、バッファ、第一励振部、及び第一パ
ワー部のみならず主回路あるいは主回路群も動作するの
で、半導体集積回路内の電圧変換回路は上記トランジス
タが動作するため必要な電力を上記トランジスタへ充分
に供給できる。
請求項（３）の半導体集積回路内の電圧変換回路で
は、請求項（１）記載の半導体集積回路内の電圧変換回
路と同様に、半導体チップ内のトランジスタが待機状態
にある場合、第一発振部、バッファ、第一励振部、及び
第一パワー部のみが動作し、トランジスタでの電力の消
耗は最小限に押さえられる。
一方、半導体チップ内のトランジスタが動作状態にあ
る場合、上記トランジスタが待機状態にある場合と同様
に発振部、バッファ、第一励振部、及び第一パワー部が
動作する。次いで、論理演算部は第二発振部からの第二
パルス信号、及び請求項（１）記載の半導体集積回路内
の電圧変換回路と同様に検出部からの検出信号を入力し
て電力供給信号を第二励振部へ出力する。それで、請求
項（１）記載の半導体集積回路内の電圧変換回路と同様
に第二パルス電力が出力端子へ出力される。
従って、半導体チップ内のトランジスタが動作状態に
ある場合、請求項（１）記載の半導体集積回路内の電圧
変換回路と同様に、上記トランジスタが動作するため必
要な電力を上記トランジスタへ充分に供給できる。
（実施例） 以下本発明の実施例を図面を参照して説明する。
第１図に本発明の一実施例に係わる半導体集積回路内
の電圧変換回路のブロック図を示す。
図示するように、本実施例の電圧変換回路は従来の電
圧変換回路を構成する発振器１と、バッファ２及び励振
部３並びにパワー部４からなる待機用回路10と、発振器
１の矩形波を待機用回路10と並列に入力し待機用回路10
よりも高容量の電力を出力する主回路20と、該主回路20
及び待機回路10から出力される電力の電位VOUTを検出し
この検出信号を主回路20へフィードバックする検出部５
とを備える。
ここで、主回路20はバッファ２に対し通電能力が大き
く検出部５からの信号を入力し電力使用量に合わせ電力
供給の必要の有無を論理演算して決める論理演算部２′
と、励振部３に対し通電能力の大きい励振部３′と、パ
ワー部４に対し通電能力の大きいパワー部４′とから形
成される。
上記の各部材の詳細な構成を第２図の回路図に示す。
第２図において、発振器１は３段直列に接続されるイ
ンバータI1、I2、I3からなり、該インバータ群は発生し
た矩形波を整形する態様となっている。
バッファ２は３段直列に接続されるインバータI4、I
5、I6からなりノードＡにて発振器１と接続する。
励振部３はバッファ２とノードＢにて接続しソース側
とドレイン側とを連結してノードＢと電荷の交換を行う
キャパシタ用MOSトランジスタM1と、ソース側とドレイ
ン側を接続して２段直列となるMOSトランジスタM2、M3
とを備え、キャパシタ用MOSトランジスタM1及びMOSトラ
ンジスタM2、M3で昇圧された励振信号をノードＣを介し
てパワー部４へ送る態様となっている。
パワー部４はノードＣの励振信号の電位を所定の電位
以下に押さえるバイアス回路６と、該バイアス回路６に
より所定電位に押さえられた励振信号を受けドレイン側
に接続する電位VCCの供給電源から所定の電位VOUTの電
力をソース側からノードＤへ出力するパワートランジス
タM4とを備える。
ここで、バイアス回路６は第３図に詳細な回路が示さ
れるように、ノードＣとノードＥとの間で４段直列接続
してなるダイオード用MOSトランジスタM5乃至M8と、ダ
イオード用MOSトランジスタM8のドレイン側にノードＥ
を介して接続する抵抗器R1と、ゲート側をノードＥに接
続しソース側をノードＣに接続するバイアス用MOSトラ
ンジスタM9とを備え、ノードＣの電位が所定の電位以上
になるとノードＥの電位がＨレベルになりバイアス用MO
SトランジスタM9が導通する。即ち、バイアス回路６は
ノードＣの電位が所定の電位以上になるとノードＣの電
荷を接地電位VSSの端子に逃がし、ノードＣの電位を所
定の電位に押さえる態様となっている。
第２図に戻って、論理演算部２′はノードＡ及び検出
部５の検出信号を入力しNAND論理に従ってNAND信号を出
力するNANDゲートND1と、該NANDゲートND1から出力され
るNAND信号を反転し得られた反転NAND信号をノードＦを
介して励振部３′へ出力するインバータ17とを備える。
励振部３′は励振部３に対し、キャパシタ用MOSトラ
ンジスタM1より通電能力の大きいキャパシタ用MOSトラ
ンジスタM10と、MOSトランジスタM2、M3より通電能力の
大きいMOSトランジスタM11、M12とを備えたものであ
り、ノードＧを介してパワー部４′と接続する。
パワー部４′はパワー部４に対し、バイアス回路６よ
り通電能力の大きいバイアス回路６′と、パワートラン
ジスタM4より通電能力の大きいパワートランジスタM13
とを備えたものであり、ノードＤでパワー部４と連結さ
れる。
検出部５はノードＤと接地電位VSSの端子との間で直
列接続する電圧分配用抵抗器R2、R3と、該抵抗器R2と抵
抗器R3との間の電位からなる信号、即ち分配電位信号を
反転しノードＨへ検出信号を出力するインバータI8と、
該インバータI8が出力する検出信号を反転しノードＩへ
制御信号を出力するインバータI9と、ノードＧにソース
側を接続し制御信号をゲート側に入力し導通時にノード
Ｇの電荷を接地電位VSSの端子へ逃がす出力制限用MOSト
ランジスタM14とを備える。
以上の半導体集積回路内の電圧変換回路の構成におい
て、電圧変換回路から電力の供給を受ける半導体チップ
内のトランジスタが待機状態になり待機用の小電力のみ
を必要とする場合、例えば動作状態から待機状態への過
渡期の電圧変換回路の動作を第４図に示される各信号の
タイムチャート図を参照して説明する。
まず、発振部１は整形された矩形波からなるパルス信
号（第４図（ａ））をバッファ２及び論理演算部２′へ
出力する。バッファ２は入力したパルス信号を奇数段の
インバータI4、I5、I6でドライブすると共に反転して得
られる反転パルス信号（第４図（ｂ））を励振部３へ出
力する。励振部３はキャパシタ用MOSトランジスタM1が
反転パルス信号に同期してMOSトランジスタM3のゲート
側へパルスを与えることにより反転パルス信号に同期し
た励振信号、換言すればパルス信号と180度位相がずれ
た昇圧された矩形状の励振信号をMOSトランジスタM2、M
3からパワー部４へ出力する。
パワー部４は、励振信号のピーク電位が所定の電位を
超えた場合、バイアス回路６を動作させて励振信号のピ
ーク電位を所定の電位に押さえる。即ち、バイアス用MO
SトランジスタM9が導通して励振信号の過剰な電荷を接
地電位VSSの端子へ逃がす。それで、第５図に半導体チ
ップ内のトランジスタへ供給する電力の電位の特性図を
示すように、パワートランジスタM4のドレイン側に接続
される供給電源の電位VCCが通常の5V電位に対し変動し
ても、パワートランジスタM4のソース側から出力される
電位VOUTは４・VT（ここで、VTはMOSトランジスタのス
レッショルド電圧である。）に維持される。
ここで、半導体チップ内のトランジスタは待機状態に
あるので該トランジスタに供給される電力は待機回路10
から出力される電力で充分である。即ち、ノードＤでは
電位降下が生じなく抵抗器R2と抵抗器R3との間の電位は
高く保持される。
それで、インバータI8はその入力側の電位、即ち分配
電位信号がＨレベルであることを検出し上記信号を反転
して得られるＬレベルの検出信号（第４図（ｃ））をNA
NDゲートND1へ出力する。NANDゲートND1はＬレベルの検
出信号及び発振部１からのパルス信号（第４図（ａ））
を入力し、NAND論理に従ってNAND信号を出力する。ここ
で,NAND信号は検出信号が常時Ｌレベルであるのでパル
ス信号の論理レベルに関係なくＨレベルになる。
次いで、インバータI7は上記ＨレベルのNAND信号を入
力しＬレベルの反転NAND信号（第４図（ｄ））をキャパ
シタ用MOSトランジスタM10へ出力する。すると、該トラ
ンジスタM10は電荷を放出しMOSトランジスタM11、M12は
非導通となりパワートランジスタM13への励振信号の送
信が停止される。
また同時に、検出部20のインバータI9はＬレベルの検
出信号を反転してＨレベルの制御信号（第４図（ｅ））
を出力制限用MOSトランジスタM14のゲート側へ送信す
る。すると、出力制限用MOSトランジスタM14が導通する
ので、ノードＧの電荷は接地電位VSSの端子へ放出され
ノードＧはＬレベルになる。即ちパワートランジスタM1
3は非導通へ変化する。これは、主回路20は動作せず半
導体チップ内のトランジスタに対し電力を供給しないこ
とを意味する。
次に、半導体チップ内のトランジスタが動作状態にな
る場合、例えば待機状態から動作状態への過渡期の電圧
変換回路の動作を第６図に示される各信号のタイムチャ
ート図を参照して説明する。
この場合には半導体チップ内のトランジスタが待機用
回路10のみの動作によりノードＤへ供給される電力以上
の電力を消費しようとするので、ノードＤの電圧は降下
する。それで、抵抗器R2と抵抗器R3との間の電位は低下
しインバータI8はその入力側の電位、即ち分配電位信号
がＬレベルに変化したことを検出しＨレベルに反転した
検出信号（第６図（ｃ））をNANDゲートND1へ出力す
る。NANDゲートND1はＨレベルの検出信号及び発振部１
からのパルス信号（第６図（ａ））を入力し、NAND論理
に従ってNAND信号を出力する。即ち,NAND信号はパルス
信号の論理レベルを反転した論理レベル，換言すればパ
ルス信号に対し180度位相がずれた信号になる。
次いで、インバータI7は上記NAND信号を入力し反転NA
ND信号（第６図（ｄ））、即ちパルス信号と位相が一致
した信号を励振部３′へ出力する。
また同時に、検出部５のインバータI9はＨレベルの検
出信号を反転してＬレベルの制御信号（第６図（ｅ））
をMOSトランジスタM14のゲート側へ送信し、MOSトラン
ジスタM14を非導通に変える。
それで、励振部３′は待機用回路10の励振部３で発生
される励振信号と180度位相がずれた励振信号を発生す
る。次いで、パワー部４′は、電圧VOUTをノードＤへ供
給する。
従って、半導体チップ内のトランジスタが待機状態に
なった場合には待機用回路10のみが動作してトランジス
タが待機状態を維持するのに必要最小限の待機電力のみ
をトランジスタへ供給するので、半導体チップ内のトラ
ンジスタの待機中における消費電力の軽減を計ることが
できる。
また、半導体チップ内のトランジスタが動作状態にな
った場合には待機用回路10のみならず通電能力の大き
い、換言すれば電力供給能力の大きな主回路20が動作す
るので、トランジスタが動作するに必要な電力をトラン
ジスタに供給することができる。
また、本実施例の電圧変換回路ではその出力端子の電
位が主回路10へフィードバックされるので、電圧変換回
路の出力端子に電圧降下が生ずると自動的に主回路が速
やかに動作して電力を出力端子へ供給することができ
る。即ち、電圧変換回路は常時一定電圧の電力の供給が
可能である。
以上の半導体集積回路内の電圧変換回路において、半
導体チップ内の各トランジスタの動作状態によりトラン
ジスタ群が必要とする動作時の電力量が異なる場合、必
要とする電力量の種類に合わせて主回路を複数並列に設
け、きめ細く供給電力量の調整を行えるようにしても良
い。この場合には検出回路は主回路ごとに複数並列に設
けるのが良い。
また、待機用回路10及び主回路20群のそれぞれに発振
部を設けても同様である。
さらに、発振部１はシュミットトリガ回路で構成して
も良い。
本発明は、上記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
［発明の効果］ 以上説明したように本発明の請求項（１）の半導体集
積回路内の電圧変換回路によれば、矩形波状のパルス信
号を発振する発振部と、該発振部から発振されるパルス
信号を反転すると共にドライブし反転パルス信号を出力
するバッファと、該バッファから出力される反転パルス
信号に同期した反転パルス励振信号を発生する第一励振
部と、該第一励振部の反転パルス励振信号に同期して前
記パルス信号に対し反転した一定のピーク電位を有する
第一パルス電力を出力端子に出力する第一パワー部とを
備える半導体集積回路内の電圧変換回路において、前記
出力端子の電位を検出し検出信号を出力する検出部と、
該検出部から出力される検出信号及び前記発振部から発
振されるパルス信号を論理演算し電力供給信号あるいは
電力供給停止信号を出力する論理演算部と、該論理演算
部から電力供給信号が出力されたとき該電力供給信号に
同期して主励振信号を発生する第二励振部と、該第二励
振部の主励振信号に同期して一定のピーク電位を有する
第二パルス電力を前記出力端子に出力する第二パワー部
とを設けてなる主回路を一あるいは複数並列に備えたの
で、半導体チップ内のトランジスタの待機中における電
力消耗の軽減及び動作状態に関係なく一定電圧の電力の
供給が可能である。
また、請求項（３）の半導体集積回路内の電圧変換回
路は、矩形波状の第一パルス信号を発振する第一発振部
と、該第一発振部から発振される第一パルス信号を反転
すると共にドライブし反転パルス信号を出力するバッフ
ァと、該バッファから出力される反転パルス信号に同期
した反転パルス励振信号を発生する第一励振部と、該第
一励振部の反転パルス励振信号に同期して前記第一パル
ス信号に対し反転した一定のピーク電位を有する第一パ
ルス電力を出力端子に出力する第一パワー部とを備える
半導体集積回路内の電圧変換回路において、矩形波状の
第二パルス信号を発振する第二発振部と、前記出力端子
の電位を検出し検出信号を出力する検出部と、該検出部
から出力される検出信号及び前記第二発振部から発振さ
れる第二パルス信号を論理演算し電力供給信号あるいは
電力供給停止信号を出力する論理演算部と、該論理演算
部から電力供給信号が出力されたとき該電力供給信号に
同期して主励振信号を発生する第二励振部と、該第二励
振部の主励振信号に同期して一定のピーク電位を有する
第二パルス電力を前記出力端子に出力する第二パワー部
とを設けてなる主回路を一あるいは複数並列に備えたの
で、請求項（１）と同様に半導体チップ内のトランジス
タの待機中における電力消耗の軽減及び動作状態に関係
なく一定電圧の電力の供給が可能である。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体集積回路内の
電圧変換回路のブロック図、 第２図は第１図に示した半導体集積回路内の電圧変換回
路の回路図、 第３図は第２図に示したバイアス回路の詳細な回路図、 第４図は半導体チップ内のトランジスタが待機状態にあ
るとき第１図に示した半導体集積回路内の電圧変換回路
の動作を説明するタイムチャート図、 第５図は第１図に示した半導体集積回路内の電圧変換回
路から出力される電力の電圧値の供給電源の変動に対す
る特性を説明する特性図、 第６図は半導体チップ内のトランジスタが動作状態にあ
るとき第１図に示した半導体集積回路内の電圧変換回路
の動作を説明するタイムチャート図、 第７図は従来の半導体集積回路内の電圧変換回路のブロ
ック図である。 １……発振部 ２……バッファ ２′……論理演算部 ３、３′……励振部 ４、４′……パワー部 ５……検出部 10……待機用回路 20……主回路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】出力端子（Ｄ）に接続される半導体集積回
    路の内部電圧変換回路にして； 矩形波信号を生成する発振装置（１）と； 前記発振装置（１）からの矩形波信号を受ける第１バッ
    ファ（２）および、前記第１バッファ（２）からの出力
    を受けて昇圧された出力を生成する第１励振回路（３）
    および、前記第１励振回路（３）からの出力を所定の内
    部電圧レベルに制御し且つこの内部電圧に基づいて外部
    電源端子から前記出力端子（Ｄ）へ所定レベルの第１供
    給電圧を供給する第１パワー部（４）を含むサブ回路
    （10）と； 前記発振装置（１）からの矩形波信号を受ける第２バッ
    ファ（２′）および、前記第２バッファ（２′）からの
    出力を受けて昇圧された出力を生成する第２励振回路
    （３′）および、前記第２励振回路（３′）の出力を所
    定の内部電圧レベルに制御し且つこの内部電圧に基づい
    て前記外部電源端子から前記出力端子（Ｄ）へ所定レベ
    ルの第２供給電圧を供給する第２パワー部（４′）を含
    む主回路（20）と； 前記第１及び第２パワー部（４、４′）が共通接続され
    た前記出力端子（Ｄ）と前記第２バッファ（２′）の入
    力端子との間に接続され、前記出力端子（Ｄ）における
    供給電圧に応じて前記主回路（20）の動作を制御する検
    出回路（５）と； を備え； 前記出力端子（Ｄ）における供給電圧が所定電圧以下に
    降下する度に、前記主回路（20）を動作せしめることを
    特徴とする内部電圧変換回路。
  2. 【請求項２】出力端子（Ｄ）に接続される半導体集積回
    路の内部電圧変換回路にして； 第１矩形波信号を生成する第１発振装置（１）と； 前記第１発振装置（１）からの第１矩形波信号を受ける
    第１バッファ（２）および、前記第１バッファ（２）か
    らの出力を受けて昇圧された出力を生成する第１励振回
    路（３）および、前記第１励振回路（３）からの出力を
    所定の内部電圧レベルに制御し且つこの内部電圧に基づ
    いて外部電源端子から前記出力端子（Ｄ）へ所定レベル
    の第１供給電圧を供給する第１パワー部（４）を含むサ
    ブ回路（10）と； 第２矩形波信号を生成する第２発振装置と； 前記第２発振装置からの第２矩形波信号を受ける第２バ
    ッファ（２′）および、前記第２バッファ（２′）から
    の出力を受けて昇圧された出力を生成する第２励振回路
    （３′）および、前記第２励振回路（３′）の出力を所
    定の内部電圧レベルに制御し且つこの内部電圧に基づい
    て前記外部電源端子から前記出力端子（Ｄ）へ所定レベ
    ルの第２供給電圧を供給する第２パワー部（４′）を含
    む主回路（20）と； 前記第１及び第２パワー部（４、４′）が共通接続され
    た前記出力端子（Ｄ）と前記第２バッファ（２′）の入
    力端子との間に接続され、前記出力端子（Ｄ）における
    供給電圧に応じて前記主回路（20）の動作を制御する検
    出回路（５）と； を備え； 前記出力端子（Ｄ）における供給電圧が所定電圧以下に
    降下する度に、前記主回路（20）を動作せしめることを
    特徴とする内部電圧変換回路。
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