JP2017505993A - 半導体パッケージのemiシールド処理工法 - Google Patents
半導体パッケージのemiシールド処理工法 Download PDFInfo
- Publication number
- JP2017505993A JP2017505993A JP2016548238A JP2016548238A JP2017505993A JP 2017505993 A JP2017505993 A JP 2017505993A JP 2016548238 A JP2016548238 A JP 2016548238A JP 2016548238 A JP2016548238 A JP 2016548238A JP 2017505993 A JP2017505993 A JP 2017505993A
- Authority
- JP
- Japan
- Prior art keywords
- tape
- semiconductor package
- coating
- processing method
- emi shield
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000003672 processing method Methods 0.000 title claims abstract description 14
- 238000000576 coating method Methods 0.000 claims abstract description 40
- 239000011248 coating agent Substances 0.000 claims abstract description 31
- 238000005520 cutting process Methods 0.000 claims abstract description 7
- 238000009434 installation Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 5
- 238000009826 distribution Methods 0.000 claims description 2
- 238000007772 electroless plating Methods 0.000 claims description 2
- 238000003698 laser cutting Methods 0.000 claims description 2
- 238000004080 punching Methods 0.000 claims description 2
- 238000001771 vacuum deposition Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Packaging Frangible Articles (AREA)
Abstract
Description
また、高集積化されたBGA半導体パッケージの品質信頼度が向上することにより、利用の多様性が高く、超小型化が要求される各種電子周辺機械への適用が容易であり、価格競争力が高いため、高付加価値を得ることができるという利点を持っている。
前記回路基板は、内部にプレーン層(Plane Layer)、該プレーン層の外側にはエポキシ層、エポキシ層の外側にはシグナル層、シグナル層の外側には半田マスク層をそれぞれ備えて、厚さの薄い薄板形状を成している。
本発明は、図1〜11に示すように、半導体パッケージにコーティング処理を施すことにより、EMI(electro magnetic interference)シールド処理をなす半導体パッケージのEMIシールド処理工法であって、フレーム1の下面にテープ10の縁部を付着させてフレーム1の内周にテープ10を形成するテープ付着段階(S10)と、半導体パッケージ20をテープ10の上面に一定の間隔で接着設置する半導体パッケージ接着設置段階(S20)と、前記テープ10の上部でコーティング作業を施し、テープ10の上面に接着された半導体パッケージ20およびテープ10の上面をコーティング30処理するコーティング段階(S30)とを含んでなり、半導体パッケージ20の下面を除いた5面のコーティング30をなすことを特徴とし、以下でより詳細に説明する。
ここで、前記テープ10は、テープ10をフレーム1に対応する大きさに予め切断し、位置に合わせて付着させてもよいが、テープ10がフレーム1の内周を埋めるように付着させた状態で、フレーム1の大きさに合わせてテープ10の外郭を切断処理することが好ましい。
併せて、前記コーティング段階(S30)でのコーティング30は、通常の蒸着、例えば真空蒸着などによって行うことが好ましいが、浸漬や無電解メッキのようなメッキなどの様々な方法によって行うこともできる。
本発明を用いてコーティングを行うと、一回のコーティングで全体部位をコーティング30することができるので、EMIシールド処理された半導体パッケージ20の製造が容易となり、製造コストの削減だけでなく、生産性の向上を実現することができるというメリットがある。
このときの半導体パッケージ接着設置段階(S20)は、図8に示すように、通常の移送装置(図示せず)、例えば公知のピッカーなどを介してバンプ21がテープ10のホール11に挿設されるように、半導体パッケージ20の下面縁部をテープ10の上面に自動配置することが好ましく、上述のように半導体パッケージ20が所定の位置に配置されると、テープ10の上面の接着性質によって、前記テープ10に密接している半導体パッケージ20の縁部がテープ10に接着されて設置される。
併せて、前記ホール11は、より容易かつ正確に形成されるようにレーザーカッティングによって加工されることが好ましいが、この他にも、金型などを用いたパンチング加工で形成されてもよい。
前記半導体パッケージ20の下部には、バンプ21ではなく、ボール(図示せず)が接着されて設置されてもよいが、前述のように、半導体パッケージ20の下部にボールが設置されているときでも、同じ工法を使用することができるので、本発明で説明されるバンプ21は、半導体パッケージ20の下側へ突出できる構成を意味する。
1 フレーム
10 テープ
11 ホール
20 半導体パッケージ
21 バンプ
30 コーティング
Claims (3)
- フレーム(1)の下面にテープ(10)の縁部を付着させて、前記フレーム(1)の内周に前記テープ(10)を形成するテープ付着段階(S10)と、
前記テープ(10)にホール(11)を一定の間隔で形成するテープカッティング段階(S15)と、
半導体パッケージ(20)の下面に形成されたバンプ(21)が前記テープ(10)の前記ホール(11)に挿入されるように、前記半導体パッケージ(20)の下面縁部を前記テープ(10)の上面に配置して前記半導体パッケージ(20)を前記テープ(10)の上面に一定の間隔で接着設置する半導体パッケージ接着設置段階(S20)と、
前記テープ(10)の上部でコーティング作業を施して、前記テープ(10)の上面に接着された前記半導体パッケージ(20)および前記テープ(10)の上面をコーティング(30)処理するコーティング段階(S30)とを含み、
前記半導体パッケージ(20)の下面を除いた5面のコーティング(30)がなされる
ことを特徴とする半導体パッケージのEMIシールド処理工法。 - 前記テープカッティング段階(S15)で、前記ホール(11)はレーザーカッティングまたはパンチング加工で形成され、前記ホール(11)の大きさは前記バンプ(21)が形成された分布広さ(D1)よりは広く、前記半導体パッケージ(20)の広さ(D2)よりは狭い
請求項1に記載の半導体パッケージのEMIシールド処理工法。 - 前記コーティング段階(S30)におけるコーティング(30)処理は真空蒸着または無電解メッキで行われる
請求項1に記載の半導体パッケージのEMIシールド処理工法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2014-0127067 | 2014-09-23 | ||
KR20140127067A KR101501735B1 (ko) | 2014-09-23 | 2014-09-23 | 반도체패키지의 emi 쉴드 처리공법 |
PCT/KR2015/003750 WO2016047880A1 (ko) | 2014-09-23 | 2015-04-15 | 반도체패키지의 이엠아이 쉴드 처리공법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6076559B1 JP6076559B1 (ja) | 2017-02-08 |
JP2017505993A true JP2017505993A (ja) | 2017-02-23 |
Family
ID=53027306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016548238A Active JP6076559B1 (ja) | 2014-09-23 | 2015-04-15 | 半導体パッケージのemiシールド処理工法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9583447B2 (ja) |
JP (1) | JP6076559B1 (ja) |
KR (1) | KR101501735B1 (ja) |
CN (1) | CN105637635B (ja) |
SG (1) | SG11201602321YA (ja) |
WO (1) | WO2016047880A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101689018B1 (ko) * | 2015-04-28 | 2016-12-22 | (주) 씨앤아이테크놀로지 | 포켓을 이용한 반도체 패키지의 전자파 차폐막 형성 방법 |
KR101662068B1 (ko) * | 2015-08-07 | 2016-10-04 | (주) 씨앤아이테크놀로지 | 반도체 패키지의 전자파 차폐막 형성 방법 |
KR101589242B1 (ko) * | 2015-08-24 | 2016-01-28 | 제너셈(주) | 전자파 차폐를 위한 반도체패키지의 스퍼터링 방법 |
KR101604582B1 (ko) | 2015-08-24 | 2016-03-17 | (주) 에스에스피 | 반도체 패키지 코팅 장치 |
KR101662069B1 (ko) * | 2015-09-18 | 2016-10-10 | (주) 씨앤아이테크놀로지 | 반도체 패키지의 전자파 차폐막 형성 방법 |
CN108292647B (zh) * | 2015-09-30 | 2022-09-30 | 天工方案公司 | 与屏蔽的模块的制造相关的装置和方法 |
KR101712187B1 (ko) * | 2015-11-05 | 2017-03-13 | (주) 씨앤아이테크놀로지 | 반도체 패키지의 일괄 처리 방법 및 장치 |
KR101590593B1 (ko) | 2015-12-03 | 2016-02-02 | 제너셈(주) | 반도체패키지의 스퍼터링 방법 |
KR101629634B1 (ko) | 2015-12-15 | 2016-06-14 | 제너셈(주) | Emi 실드용 버 제거 브러쉬장치 |
KR20170127324A (ko) * | 2016-05-11 | 2017-11-21 | (주)제이티 | 반도체소자 캐리어, 이의 제조방법 및 이를 포함하는 소자핸들러 |
KR102102312B1 (ko) | 2018-02-27 | 2020-04-21 | (주) 씨앤아이테크놀로지 | 점착 장치 및 점착 방법 |
CN107248509A (zh) * | 2017-07-14 | 2017-10-13 | 中芯长电半导体(江阴)有限公司 | Emi防护的芯片封装结构及封装方法 |
KR102427603B1 (ko) | 2020-06-05 | 2022-08-02 | 주식회사 모두테크 | 반도체 패키지 제조 공정용 접착 테이프 및 이의 제조 방법 |
KR20240022411A (ko) | 2022-08-10 | 2024-02-20 | (주)엠티아이 | Emi 쉴드 마운팅 점착 테이프 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005276980A (ja) * | 2004-03-24 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールの製造方法 |
JP2011159786A (ja) * | 2010-02-01 | 2011-08-18 | Panasonic Corp | モジュールとその製造方法 |
US20110260301A1 (en) * | 2008-02-05 | 2011-10-27 | Kuo-Hsien Liao | Semiconductor device packages with electromagnetic interference shielding |
US8084300B1 (en) * | 2010-11-24 | 2011-12-27 | Unisem (Mauritius) Holdings Limited | RF shielding for a singulated laminate semiconductor device package |
JP2012009746A (ja) * | 2010-06-28 | 2012-01-12 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
US20120300412A1 (en) * | 2011-05-25 | 2012-11-29 | In-Sang Song | Memory Device and Fabricating Method Thereof |
JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0136615B1 (ko) * | 1994-06-09 | 1998-09-15 | 김광호 | 반도체 패키지 코팅방법 |
JP2001160605A (ja) | 1999-12-01 | 2001-06-12 | Toyota Autom Loom Works Ltd | 半導体パッケージ基板の電磁シールド構造、半導体パッケージ基板及び電磁シールドキャップ |
US20100110656A1 (en) * | 2008-10-31 | 2010-05-06 | Advanced Semiconductor Engineering, Inc. | Chip package and manufacturing method thereof |
US8743561B2 (en) * | 2009-08-26 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level molded structure for package assembly |
CN102479773A (zh) * | 2010-11-26 | 2012-05-30 | 海华科技股份有限公司 | 具有电性屏蔽功能的模块集成电路封装结构及其制作方法 |
CN103021972B (zh) * | 2011-09-22 | 2015-09-09 | 讯芯电子科技(中山)有限公司 | 芯片封装结构及方法 |
CN103022011B (zh) * | 2011-09-23 | 2015-10-07 | 讯芯电子科技(中山)有限公司 | 半导体封装结构及其制造方法 |
KR101247343B1 (ko) | 2011-09-30 | 2013-03-26 | 에스티에스반도체통신 주식회사 | 전자파 차폐 수단을 갖는 반도체 패키지 제조방법 |
-
2014
- 2014-09-23 KR KR20140127067A patent/KR101501735B1/ko active IP Right Grant
-
2015
- 2015-04-15 JP JP2016548238A patent/JP6076559B1/ja active Active
- 2015-04-15 CN CN201580002037.0A patent/CN105637635B/zh active Active
- 2015-04-15 SG SG11201602321YA patent/SG11201602321YA/en unknown
- 2015-04-15 WO PCT/KR2015/003750 patent/WO2016047880A1/ko active Application Filing
- 2015-04-15 US US14/915,321 patent/US9583447B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005276980A (ja) * | 2004-03-24 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールの製造方法 |
US20110260301A1 (en) * | 2008-02-05 | 2011-10-27 | Kuo-Hsien Liao | Semiconductor device packages with electromagnetic interference shielding |
JP2011159786A (ja) * | 2010-02-01 | 2011-08-18 | Panasonic Corp | モジュールとその製造方法 |
JP2012009746A (ja) * | 2010-06-28 | 2012-01-12 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
US8084300B1 (en) * | 2010-11-24 | 2011-12-27 | Unisem (Mauritius) Holdings Limited | RF shielding for a singulated laminate semiconductor device package |
US20120300412A1 (en) * | 2011-05-25 | 2012-11-29 | In-Sang Song | Memory Device and Fabricating Method Thereof |
JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
SG11201602321YA (en) | 2016-04-28 |
CN105637635B (zh) | 2018-08-17 |
WO2016047880A1 (ko) | 2016-03-31 |
US9583447B2 (en) | 2017-02-28 |
CN105637635A (zh) | 2016-06-01 |
KR101501735B1 (ko) | 2015-03-12 |
US20160293553A1 (en) | 2016-10-06 |
JP6076559B1 (ja) | 2017-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6076559B1 (ja) | 半導体パッケージのemiシールド処理工法 | |
KR100824562B1 (ko) | 오버몰드 패키지 및 그 제조 방법 | |
US20140262475A1 (en) | 3D Shielding Case and Methods for Forming the Same | |
TWI459521B (zh) | 半導體封裝件及其製法 | |
TWI438885B (zh) | 半導體封裝件及其製法 | |
JP2018170419A (ja) | 電子部品モジュール | |
CN108604582A (zh) | 承载超薄衬底 | |
KR101335378B1 (ko) | 반도체 패키지 및 그 제작 방법 | |
US20160141233A1 (en) | First-packaged and later-etched normal chip three dimension system-in-package metal circuit board structure and processing method thereof | |
US10096555B2 (en) | Shielded QFN package and method of making | |
TWI819808B (zh) | 半導體封裝及其製造方法 | |
CN105870104A (zh) | 一种具有电磁屏蔽功能的封装结构 | |
JP2013197209A (ja) | 半導体装置及びその製造方法 | |
US20190006290A1 (en) | Semiconductor package and semiconductor package manufacturing method | |
WO2018098649A1 (zh) | 集成电路封装方法以及集成封装电路 | |
TW201318138A (zh) | 晶圓等級應用上的射頻遮蔽件 | |
JPWO2016092633A1 (ja) | 半導体パッケージ | |
US10211071B2 (en) | IC packaging method and a packaged IC device | |
US10755940B2 (en) | Plating interconnect for silicon chip | |
JP6931694B2 (ja) | パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法 | |
JP2020057653A (ja) | 半導体パッケージの製造方法 | |
JP2015115560A (ja) | 半導体装置の製造方法 | |
US9704812B1 (en) | Double-sided electronic package | |
US9420709B2 (en) | Coreless board for semiconductor package, method of manufacturing the same, and method of manufacturing semiconductor package using the same | |
US20180122770A1 (en) | Method for forming an electrical connection between an electronic chip and a carrier substrate and electronic device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160721 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20160721 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20161208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170110 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6076559 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |