JP2017224666A5

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Publication number: JP2017224666A5
Application number: JP2016117617A
Authority: JP
Filing date: 2016-06-14
Publication date: 2018-12-27
Anticipated expiration: 2036-06-14

Description

図２に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩで埋まっており、フィンＦＡの周囲は、素子分離膜ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。

各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ）ＰＧ１を介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。

また、ｎＭＩＳ領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの一部であり、半導体基板ＳＢの主面上に突出した壁状（板状）の形状を有している。また、フィンＦＢは、半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置され、ゲート電極Ｇ１を挟むように、フィンＦＢの上面にはドレイン領域ＬＤ１およびソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型の半導体領域である。

ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有する。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、それぞれ、コンタクトホール内に形成されたプラグＰＧを介して、配線ＭＷに電気的に接続されている。フィンＦＢは、ｎ型トランジスタＱＮを形成するための活性領域である。

次に、図２６に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなり、半導体膜ＳＩ３の上面を覆い、かつ、絶縁膜ＩＦ４の側壁および上面を、絶縁膜ＯＮを介して覆っている。

次に、図３３に示すように、エピタキシャル成長法を用いて、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールＳＷを含むパターンの横に露出するフィンＦＢの上面および側壁を覆うエピタキシャル層ＥＰ１を形成する。エピタキシャル層ＥＰ１は、例えばＳｉ（シリコン）からなる。また、ここでは例えばＳｉＰ（リン化シリコン）膜またはＳｉＣ（炭化シリコン）膜からなるエピタキシャル層ＥＰ１を形成してもよい。

次に、メモリセル領域のフィンＦＡに形成されたソース・ドレイン領域を覆うシリサイド層を形成する。ここでは、まず、図４１に示すスパッタリング装置ＳＤを用いて、図４２に示すように、フィンＦＡを覆う金属膜ＭＳ１を形成する。図４１に示すスパッタリング装置ＳＤは、ロードポートＬＰ、チャンバＣＨ１〜ＣＨ５、ロボットアームＲＡ１、ＲＡ２を有し、スパッタリング装置ＳＤが含む各チャンバＣＨ１〜ＣＨ５のそれぞれは、密閉することが可能である。また、各チャンバＣＨ１〜ＣＨ５と、ロボットアームＲＡ１およびＲＡ２のそれぞれが配置されている搬送室とのそれぞれの内部は、いずれも真空ポンプなどを用いて所望の気圧および温度に保つことが可能である。

ここでは、コンタクトホールＣＨのような細い開口部内にスパッタリング法に金属膜を形成することが困難であるため、ＣＶＤ法により上記金属膜を形成している。ただし、Ｎｉ（ニッケル）膜はＣＶＤ法で形成することが困難であるため、ここではＣＶＤ法により形成することが容易なＴｉ（チタン）膜を当該金属膜として形成している。したがって、シリサイド層Ｓ３は、ＴｉＳｉ_２（チタンシリサイド）膜からなる。すなわち、シリサイド層Ｓ３は、シリサイド層Ｓ１、Ｓ２とは異なる材料からなる。なお、シリサイド層Ｓ３の形成工程において、Ｔｉ（チタン）膜がメモリセル領域１Ａのシリサイド層Ｓ１の直上のコンタクトホールＣＨの底部に残ってもよい。

書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図５５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。

この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。

消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＯＮ中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図５５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。

次に、図５６に示すように、ハードマスクＨＭ３を除去し、続いて、メモリセル領域１Ａを露出し、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを覆うハードマスクＨＭ４を、半導体基板ＳＢ上に形成する。その後、当該ハードマスクＨＭ４をマスクとして用いてエッチングを行うことにより、ダミーゲート電極である制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを除去することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成されていた領域のそれぞれに溝を形成する。

Claims

主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部の前記上面上に電荷蓄積部である第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側壁に前記第２絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極からなるパターンを前記第１方向において挟むように前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する第２突出部と、
前記第２突出部の上面上に第３絶縁膜を介して形成され、前記第２方向に延在する第３ゲート電極と、
前記第３ゲート電極を前記第１方向において挟むように前記第２突出部の前記上面に形成された第２ソース・ドレイン領域と、
前記第１ソース領域・ドレイン領域のそれぞれの上面および側壁を覆い、前記第１突出部に接する第１シリサイド層と、
前記第２ソース・ドレイン領域のそれぞれの上面および側壁を覆い、前記第２突出部に接する半導体層と、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成し、
前記第３ゲート電極および前記第２ソース・ドレイン領域は、トランジスタを構成する、半導体装置。
請求項１記載の半導体装置において、
前記半導体層の上面の位置は、前記第１シリサイド層の上面の位置よりも高い、半導体装置。
請求項１記載の半導体装置において、
前記半導体基板上に形成され、前記不揮発性記憶素子および前記トランジスタを覆う第４絶縁膜と、
前記第４絶縁膜を貫通し、前記第１シリサイド層を介して、前記第１ソース・ドレイン領域に電気的に接続された第１接続部と、
前記第４絶縁膜を貫通し、前記第２ソース・ドレイン領域に電気的に接続された第２接続部と、
をさらに有し、
前記第２接続部の底面の位置は、前記第１接続部の底面の位置よりも高い、半導体装置。
請求項３記載の半導体装置において、
前記第１接続部と前記第１シリサイド層とは、互いに接しており、
前記第２接続部は、前記第２接続部および前記半導体層の間に形成された第２シリサイド層と前記半導体層とを介して前記第２突出部内の前記第２ソース・ドレイン領域に接続されている、半導体装置。
請求項４記載の半導体装置において、
前記第２接続部の横の前記半導体層の前記上面は、前記第２シリサイド層から露出している、半導体装置。
請求項４記載の半導体装置において、
前記第１シリサイド層は、ニッケルシリサイドからなり、前記第２シリサイド層は、チタンシリサイドからなる、半導体装置。
請求項３記載の半導体装置において、
前記第１接続部と前記第１シリサイド層との間には、チタンを含む第１金属膜が介在しており、
前記第２接続部は、前記第２接続部および前記半導体層の間に形成された第２シリサイド層と前記半導体層とを介して前記第２突出部内の前記第２ソース・ドレイン領域に接続されている、半導体装置。
請求項１記載の半導体装置において、
前記半導体層は、前記第２ソース・ドレイン領域の一部を構成している、半導体装置。
請求項１記載の半導体装置において、
前記第３ゲート電極は、第２金属膜を含む、半導体装置。
請求項１記載の半導体装置において、
前記第１ゲート電極は、第３金属膜を含み、前記第２ゲート電極は、第４金属膜を含む、半導体装置。
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する第１突出部と、前記半導体基板の前記上面から突出し、前記第１方向に延在する第２突出部とを形成する工程、
（ｃ）前記第１突出部および前記第２突出部の間の溝内を埋め込む素子分離膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１突出部の直上に第１絶縁膜を介して第１ゲート電極を形成し、前記第１ゲート電極の一方の側壁に電荷蓄積部である第２絶縁膜を介して隣接する領域の前記第１突出部の直上に前記第２絶縁膜を介して第２ゲート電極を形成し、前記第２突出部の直上に第３絶縁膜を介して第３ゲート電極を形成する工程、
（ｅ）前記第３ゲート電極の横の前記第２突出部の上面および側壁を覆うエピタキシャル層を形成する工程、
（ｆ）前記第３ゲート電極の横の前記第２突出部の上面に第２ソース・ドレイン領域を形成する工程、
（ｇ）前記第１ゲート電極および前記第２ゲート電極からなるパターンの横の前記第１突出部の上面に第１ソース・ドレイン領域を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２突出部を保護膜により覆った状態で、前記パターンの横の前記第１ソース・ドレイン領域のそれぞれの上面および側壁を覆う第１シリサイド層を形成する工程、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成し、
前記第３ゲート電極および前記第２ソース・ドレイン領域は、トランジスタを構成する、半導体装置の製造方法。
請求項１１記載の半導体装置の製造方法において、
前記半導体層の上面の位置は、前記第１シリサイド層の上面の位置よりも高い、半導体装置の製造方法。
請求項１１記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記第２突出部を保護膜により覆う工程、
（ｈ２）前記（ｈ１）工程の後、第１熱処理を行って前記第１突出部を加熱した状態で、前記第１突出部を覆う金属膜を形成することで、前記金属膜と前記第１突出部の表面とを反応させ、これにより前記金属膜と前記第１突出部の表面との間に第３シリサイド層を形成する工程、
（ｈ３）前記（ｈ２）工程の後、第２熱処理を行うことで、前記金属膜と前記第１突出部の表面とを反応させ、これにより前記第１シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
請求項１３記載の半導体装置の製造方法において、
前記（ｈ２）工程では、前記第１突出部の側壁を覆う前記金属膜は、前記側壁に沿う方向において互いに離間して並ぶ複数の膜からなる、半導体装置の製造方法。
請求項１３記載の半導体装置の製造方法において、
前記（ｈ２）工程は、
（ｈ４）熱処理用チャンバ内で前記第１熱処理を行う工程、
（ｈ５）前記（ｈ４）工程の後、前記半導体基板を、前記熱処理用チャンバ内から成膜用チャンバ内まで真空状態が維持された経路を通って搬送する工程、
（ｈ６）前記（ｈ５）工程の後、前記成膜用チャンバ内でスパッタリング法により前記金属膜の形成を行う工程、
を有する、半導体装置の製造方法。