TWI731246B - 垂直通道記憶體中的自對準二矽矽化物位元線與源極線著陸墊 - Google Patents
垂直通道記憶體中的自對準二矽矽化物位元線與源極線著陸墊 Download PDFInfo
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Abstract
一種用以製造記憶體裝置的方法包括形成初始矽化物層，其包含於導電條紋之堆疊的頂表面上的矽材料層上沉積及退火前驅物金屬，前驅物金屬的量係有效造成初始矽化物層的過半部分為前驅物金屬的單矽矽化物。方法包括在初始矽化物層上沉積並退火額外的矽材料，額外的矽材料的量係有效造成前驅物金屬的二矽矽化物的形成，以形成著陸墊在導電條紋之堆疊的頂表面上，前驅物金屬的二矽矽化物的形成消耗初始矽化物層的單矽矽化物，使得著陸墊之矽化物的過半部分為二矽矽化物。
Description
本發明係有關於高密度記憶體裝置，且特別係有關於記憶體裝置，其中記憶胞具有垂直通道結構。
積體電路中之裝置的臨界尺寸微縮至一般記憶體技術的極限，設計者已指望堆疊記憶胞的多個面的技術，以達到更大的儲存容量，並達到較低之每位元成本。舉例來說，垂直的反及閘(NAND)記憶胞係提供在電荷捕捉記憶體技術中。在此技術中，著陸墊連接位元線至垂直通道膜的頂區域。然而，在形成著陸墊的製程期間，著陸墊可能太薄而無法著陸在垂直通道膜的頂區域上。有必要額外的黃光微影及蝕刻步驟來形成較厚的著陸墊，其可更可靠地著陸在垂直通道膜的頂區域上。
此外，在形成較厚之著陸墊的製程期間，在其頂部的垂直通道膜可能會由於受限之來自垂直通道膜的矽源而被消耗掉。此製程可能造成著陸墊不連續於垂直通道膜，或經過著陸墊與垂直通道膜的電流路徑具有高電阻，其不適於位元線連接至
垂直通道膜。
提供用以具有垂直通道結構之三維反及閘(3D NAND)快閃記憶體之具有增加之厚度與降低之電阻的用以位元線連接至垂直通道膜的著陸墊係期望的。
本技術提供用以具有垂直通道結構之三維反及閘(3D NAND)快閃記憶體之具有增加之厚度與降低之電阻的用以位元線連接至垂直通道膜的著陸墊，及其製造方法。
一種用以製造記憶體裝置的方法包括形成初始矽化物層，其包含於導電條紋之堆疊的頂表面上的矽材料層上沉積及退火前驅物金屬，前驅物金屬的量係有效造成初始矽化物層的過半部分為前驅物金屬的單矽矽化物。方法包括在初始矽化物層上沉積並退火額外的矽材料，額外的矽材料的量係有效造成前驅物金屬的二矽矽化物的形成，以形成著陸墊在導電條紋之堆疊的頂表面上，前驅物金屬的二矽矽化物的形成消耗初始矽化物層的單矽矽化物，使得著陸墊之矽化物的過半部分為二矽矽化物。於此所使用之矽化物的過半部分係表示超過矽化物的50%。
形成初始矽化物層包含在一第一溫度範圍退火，且額外的矽材料的退火係在高於第一溫度範圍的第二溫度範圍進行。
方法包括形成矽材料層在導電條紋之堆疊的頂表面與導電條紋之堆疊中的導電條紋的數個側壁上，堆疊中的導電
條紋包含數個字元線，字元線耦接至堆疊中的導電條紋的側壁上的數個記憶胞，矽材料層包含在堆疊中的導電條紋的側壁上的記憶胞中的一垂直薄通道膜，其中著陸墊的前驅物金屬的二矽矽化物係電性連接並物理性接觸堆疊中的導電條紋的側壁上的垂直薄通道膜，矽材料層的形成係可藉由共形地沉積一第一矽材料層至導電條紋之堆疊的頂表面與堆疊中的導電條紋的數個側壁上的一記憶層，及非共形地沉積一第二矽材料層在第一矽材料層上。
在形成初始矽化物層之後，移除前驅物金屬的剩餘部分。在形成前驅物金屬的二矽矽化物之後，移除額外的矽材料的剩餘部分。
方法包括形成一位元線在著陸墊上，位元線接觸著陸墊的前驅物金屬的二矽矽化物。記憶體裝置可包括一第二著陸墊配置在數個導電條紋之第二堆疊的一頂表面上，導電條紋之第二堆疊鄰近第一次提到之導電條紋之堆疊，第二著陸墊之矽化物的過半部分係二矽矽化物。方法包括形成一源極線在第二著陸墊上，源極線接觸第二著陸墊的前驅物金屬的二矽矽化物。
於一實施例中，前驅物金屬包含鈷(Co)。於其它實施例中，前驅物金屬包含鎳(Ni)。
提供一種與本技術相關之包含複數個記憶胞的記憶體裝置。記憶體裝置包括導電條紋之堆疊、數個資料儲存結構與垂直薄通道膜，導電條紋之堆疊具有數個側壁，資料儲存結構
在堆疊中的導電條紋的側壁上，且垂直薄通道膜垂直地配置且接觸堆疊中的導電條紋的側壁上的資料儲存結構。該複數個記憶胞中的記憶胞具有數個通道與數個閘極，通道在垂直薄通道膜中，且閘極在堆疊中的導電條紋中。
包含矽化物的著陸墊配置在導電條紋之堆疊的頂表面上，矽化物實質上由二矽矽化物構成。於此所使用之實質上由二矽矽化物構成的矽化物係表示矽化物超過50%係二矽矽化物。
著陸墊電性連接並物理性接觸堆疊中的導電條紋的側壁上的垂直薄通道膜。
位元線可排列在著陸墊上，位元線接觸著陸墊的二矽矽化物。第二著陸墊可配置在數個導電條紋之第二堆疊的頂表面上，導電條紋之第二堆疊鄰近第一次提到之導電條紋之堆疊，第二著陸墊包含實質上由二矽矽化物構成的矽化物。源極線可排列在第二著陸墊上，源極線接觸第二著陸墊的二矽矽化物。
於一實施例中，著陸墊的二矽矽化物包含CoSi2。於其它實施例中，著陸墊的二矽矽化物包含NiSi2。
本技術之其他方面及優點可參照以下圖式、詳細說明及申請專利範圍了解。
100:積體電路
105:資料匯流排
110:控制邏輯
120:方塊
130:位址係在匯流排
140、150、170:解碼器
145:SSL/GSL線
155:字元線
160:記憶體陣列
165:總位元線
175:第一資料線
180:電路
185:第二資料線
190:多階資料緩衝
191:輸入/輸出電路
193:資料路徑
210、220、230、240、250:步驟
305:絕緣層
310、320、330、340、350:導電材料層
315、325、335、345、355:絕緣材料層
405:寬度
481:厚度
482:厚度
490:凹口
491:深度
410、430、450:堆疊
420、440:溝槽
510:記憶層
520:矽材料層
520a、520b:垂直薄通道膜
531、532:記憶胞
610:絕緣材料
615:空氣間隙
710:初始矽化物層
810:額外的矽材料
911、912、913:著陸墊
921:第一位元線
922:源極線
923:第二位元線
SSL:串列選擇線
WL:字元線
GSL:接地選擇線
IG:反轉閘極
第1圖為積體電路100的簡化晶片方塊圖，其包含三維(3D)、
垂直薄通道膜記憶體陣列。
第2圖為繪示用以製造積體電路記憶體裝置之方法的流程圖，積體電路記憶體裝置包含著陸墊配置在導電條紋之堆疊的頂表面上，著陸墊具有實質上由二矽矽化物構成的矽化物。
第3圖至第9圖繪示用於垂直薄通道膜結構的一範例製程流程，垂直薄通道膜結構包含著陸墊配置在導電條紋之堆疊的頂表面上，著陸墊具有實質上由二矽矽化物構成的矽化物。
第3圖繪示製程流程在形成絕緣層與複數個導電材料層在絕緣層上之後的階段。
第4圖繪示製程流程在蝕刻複數個層以定義出複數個導電條紋之堆疊之後的階段。
第5圖繪示製程流程在形成記憶層在堆疊的頂表面與堆疊中的導電條紋的側壁上，與矽材料層在記憶層上之後的階段。
第6圖繪示製程流程在矽材料層之內側表面上的堆疊之間填充絕緣材料之後的階段。
第7圖繪示製程流程在形成初始矽化物層在導電條紋之堆疊的頂表面上的矽材料層上之後的階段。
第8圖繪示製程流程在沉積額外的矽材料在初始矽化物層上之後的階段。
第9圖繪示製程流程在退火額外的矽材料之後的階段。
本技術之實施例係參照圖式詳細說明。以下說明將
典型地參照特定結構實施例及方法。要了解並不欲限制技術為特定揭露的實施例及方法，而技術可使用其它特徵、元件、方法及實施例實現。較佳實施例係描述以說明本技術，而非用以限制其範圍，範圍係以申請專利範圍定義。技術領域之通常知識者將理解以下說明之均等變化的多樣性。本技術之實施例的詳細說明係參照圖式提供。不同圖式中類似的原件係以類似的參考符號共同標示。
第1圖為積體電路100的簡化晶片方塊圖。積體電路100包含三維(3D)、垂直薄通道膜記憶體陣列(如160)，其包含複數個記憶胞。
記憶體陣列160包括數個導電條紋之堆疊、數個資料儲存結構與一垂直薄通道膜，導電條紋之堆疊具有數個側壁，資料儲存結構在堆疊中的導電條紋的側壁上，且垂直薄通道膜垂直地配置且接觸堆疊中的導電條紋的側壁上的資料儲存結構。該複數個記憶胞中的記憶胞具有數個通道與數個閘極，通道在垂直薄通道膜中，且閘極在堆疊中的導電條紋中。
記憶體陣列160包括著陸墊，著陸墊包含配置於導電條紋之堆疊的頂表面上的矽化物，其中矽化物實質上由二矽矽化物(di-silicon silicide)構成。著陸墊係電性連接並物理性接觸堆疊中的導電條紋的側壁上的垂直薄通道膜。
位元線可排列在著陸墊上，位元線接觸著陸墊的二矽矽化物。記憶體陣列160可包括第二著陸墊配置在數個導電條
紋之第二堆疊的頂表面上，導電條紋之第二堆疊鄰近第一次提到之導電條紋之堆疊(first-mentioned stack of conductive strips)，第二著陸墊包含實質上由二矽矽化物構成的矽化物。源極線排列在第二著陸墊上，源極線接觸第二著陸墊的二矽矽化物。
於一實施例中，著陸墊的二矽矽化物包含CoSi2。於其它實施例中，著陸墊的二矽矽化物包含NiSi2。
串列選擇線/接地選擇線(SSL/GSL)解碼器140耦接至複數個串列選擇線/接地選擇線(SSL/GSL)145，其排列在記憶體陣列160中。字元線(WL)解碼器150耦接至複數個字元線155。總位元線解碼器170耦接至複數個總位元線(global bit line；GBL)165，總位元線165在記憶體陣列160中沿著數個行(columns)排列，以從記憶體陣列160中讀取資料，並寫入資料至記憶體陣列160中。位址係在匯流排130上從控制邏輯110提供至解碼器170、解碼器140與解碼器150。此範例中，感測放大器與程序緩衝電路180係藉由第一資料線175耦接至行解碼器170。電路180中的程序緩衝可儲存用於多階程式化的程式碼、或為程式碼之功能的數值，以示出用以選擇之位元線的程式化或抑制狀態。行解碼器170可包含用以回應程序緩衝中的資料數值而選擇性地供應程式化及抑制電壓至記憶體中之位元線的電路。
來自感測放大器/程序緩衝電路的感測資料係藉由第二資料線185提供至多階資料緩衝190，其從而藉由資料路徑193耦接至輸入/輸出電路191。此外，在此範例中，輸入資料係
供應至多階資料緩衝190用以在支持陣列中獨立之雙閘極胞體的獨立側各個的多階程式化操作中使用。
輸入/輸出電路191驅動資料至積體電路100外部的目的地。輸入/輸出資料與控制訊號係藉由輸入/輸出電路191、控制邏輯110、與積體電路100或積體電路100之內或之外的其它資料源上之輸入/輸出埠之間的資料匯流排105移動，積體電路100例如為一般目的處理器或特殊目的應用電路，或提供由記憶體陣列160支援功效的晶片上系統之模組組合。
在第1圖中顯示的範例中，方塊120中，控制邏輯110使用偏壓安排狀態機械控制由電壓提供器產生或提供之供給電壓的供應，供給電壓例如讀取、抹除、驗證及程式化偏壓電壓。控制邏輯110耦接至多階資料緩衝190及記憶體陣列160。控制邏輯110包含邏輯以控制多階程式化操作。
控制邏輯110可使用技術領域中已知的特殊目的邏輯電路實施。在其它實施例中，控制邏輯包括一般目的處理器，其可實施在相同的積體電路上，其執行電腦程序以控制裝置的操作。在又其它實施例中，特殊目的邏輯電路與一般目的處理器之組合可用以實施控制邏輯。
記憶體陣列160可包括電荷捕捉記憶胞，配置以在各胞體藉由多個對應儲存電荷量的程式化階層的建立來儲存多個位元，其從而建立記憶胞臨界電壓VT。各胞體單一位元(Single-bit-per-cell)實施例可包含於此所述的結構。
第2圖為繪示用以製造積體電路記憶體裝置之方法的流程圖，積體電路記憶體裝置包含著陸墊配置在導電條紋之堆疊的頂表面上，著陸墊具有實質上由二矽矽化物構成的矽化物。
在步驟210，方法包含形成複數個由絕緣條紋分開之導電條紋的堆疊。方法可包含形成複數個導電材料層(例如第3圖的310、320、330、340、350)，適合用作接地選擇線、字元線、與串列選擇線，其藉由絕緣材料分開，並蝕刻該複數個層以定義出複數個導電條紋的堆疊(例如第4圖的410、430、450)。在本實施例中，堆疊可至少包含用作接地選擇線(GSL)之導電條紋的底面(bottom plane)、用作字元線(WL)之導電條紋的複數個中間面(intermediate plane)、及用作串列選擇線(SSL)之導電條紋的頂面(top plane)。
在步驟220，方法包含形成記憶層(例如第5圖的510)在堆疊的頂表面與堆疊中的導電條紋的側壁上，並在堆疊之間溝槽的底部上。記憶層可包括如參照第5圖所述的多層資料儲存結構。記憶層接觸該複數個導電條紋中之數個導電條紋的側表面。
在步驟230，方法包含形成矽材料層(例如第5圖的520)在堆疊的頂表面與堆疊中的導電條紋的側壁上、並在堆疊之間溝槽的底部上的記憶層上。堆疊中的導電條紋可包含數個字元線耦接至堆疊中的導電條紋的側壁上的記憶胞。矽材料層可包含位在堆疊中的導電條紋的側壁上的記憶胞中的垂直薄通道膜。矽材料層在參照第5圖進一步描述的二次步驟(two sub-steps)中形
成。
在步驟240，方法包含形成初始矽化物層，包含在導電條紋之堆疊的頂表面上的矽材料層上沉積並退火前驅物金屬(鈷)，前驅物金屬的量係有效造成初始矽化物層的過半部分(majority)為前驅物金屬的單矽矽化物(mono-silicon silicide)。
在步驟250，方法包含在初始矽化物層上沉積並退火額外的矽材料，額外的矽材料的量係有效造成前驅物金屬的二矽矽化物(di-silicon silicide)(例如CoSi2)的形成，以形成著陸墊在導電條紋之堆疊的頂表面上，其中前驅物金屬的二矽矽化物的形成可消耗掉初始矽化物層的單矽矽化物，使得著陸墊之矽化物的過半部分為二矽矽化物。著陸墊的前驅物金屬的二矽矽化物係電性連接並物理性接觸堆疊中的導電條紋的側壁上的垂直薄通道膜。
形成初始矽化物層可包含包含在第一溫度範圍(例如400℃至600℃)退火，且額外的矽材料的退火係在高於第一溫度範圍的第二溫度範圍(例如600℃至800℃)。
方法可包含形成位元線在著陸墊上，位元線接觸著陸墊的前驅物金屬的二矽矽化物。記憶體裝置可包括第二著陸墊配置在數個導電條紋之第二堆疊的頂表面上，導電條紋之第二堆疊係鄰近第一次提到之導電條紋之堆疊(first-mentioned stack of conductive strips)，第二著陸墊之矽化物的過半部分係二矽矽化物。方法可包含形成源極線在第二著陸墊上，源極線接觸第二著陸墊
的前驅物金屬的二矽矽化物。
於一實施例中，前驅物金屬可包含鈷(Cobalt；Co)，矽材料層與額外的矽材料可包含多結晶矽(polycrystalline silicon)，初始矽化物層可包含CoSi，且前驅物金屬的二矽矽化物可包含CoSi2。1nm之Co可造成2.02nm之CoSi，同時1nm之Co可造成3.52nm之CoSi2。結果包含CoSi2之前驅物金屬的二矽矽化物可生成比單矽矽化物CoSi更厚的二矽矽化物CoSi2，其能提升用以形成著陸墊的製程窗(process window)。CoSi2具有薄膜電阻率(thin film resistivity)14-20μΩ cm，其低於用以形成著陸墊之一般方法中使用之N+多晶矽(N+ polysilicon)的薄膜電阻率。
於其它實施例中，前驅物金屬可包含鎳(Nickel；Ni)，矽材料層與額外的矽材料可包含多結晶矽(polycrystalline silicon)，初始矽化物層可包含NiSi，且前驅物金屬的二矽矽化物可包含NiSi2。1nm的Ni可造成2.34nm的NiSi，且1nm的Ni可造成3.63nm的NiSi2。結果包含NiSi2之前驅物金屬的二矽矽化物可生成比單矽矽化物NiSi更厚的二矽矽化物NiSi2，其能提升用以形成著陸墊的製程窗。NiSi2具有薄膜電阻率40-50μΩ cm，其低於用以形成著陸墊之一般方法中使用之N+多晶矽(N+ polysilicon)的薄膜電阻率。
第3圖至第9圖繪示用於垂直薄通道膜結構(vertical thin-channel film structure)的一範例製程流程，垂直薄通道膜結構包含著陸墊配置在導電條紋之堆疊的頂表面上，著陸墊具有實質
上由二矽矽化物構成的矽化物。
第3圖繪示製程流程在形成絕緣層305之後的階段，絕緣層305可包括在半導體基底上的氧化矽或其它介電物。適合用作接地選擇線、字元線與串列選擇線的複數個導電材料層(如310、320、330、340、350)，其藉由絕緣材料層(例如315、325、335、345、355)分開，係配置在絕緣層305上以形成第3圖中所示的結構。於此所描述的實施例中，導電材料可為重p型摻雜的多晶矽(heavily p-type doped polysilicon；P+ polysilicon)、或為了與資料儲存結構相容所選擇的其它材料。絕緣材料層可包括技術領域中已知的各種方式沉積的二氧化矽。
第4圖繪示製程流程在蝕刻導電材料層，並停止在絕緣層305，以定義出複數個由溝槽(例如420、440)分開之導電條紋的堆疊(例如410、430與450)之後的階段。堆疊中的導電條紋具有數個側壁。於一實施例中，溝槽可具有寬度405，其介於50nm至200nm(nm=nanometer)，典型地介於70nm至20nm。
堆疊可至少包含用作接地選擇線(GSL)或反轉閘極(inversion gate；IG)之導電條紋的底面(bottom plane)、用作字元線(WL)之導電條紋的複數個中間面(intermediate plane)、及用作串列選擇線(SSL)之導電條紋的頂面(top plane)。中間面可包含從堆疊之0至N-1排列的N個面。當反轉閘極具有比記憶體陣列中之記憶胞的臨界電壓更大的偏壓時，反轉閘極可產生反轉層以降低單元電流(cell current)。底面中的導電條紋(GSL或IG)具有厚度481，
其大於中間面中之導電條紋(WL)的厚度482。底面中之導電條紋較大的厚度可在蝕刻導電材料層並停止在絕緣層305之製程期間提供較佳的控制，從而減少絕緣層305上之凹口490的深度491。
第5圖繪示製程流程在形成記憶層510於堆疊(例如410、430、450)的頂表面上，於堆疊中的導電條紋的側壁上，並在堆疊之間的溝槽(例如420，440)的底部上之後的階段。記憶層可包括多層資料儲存結構，包含穿隧層、電荷儲存層、及阻止層。記憶層510可包含介電電荷捕捉裝置(例如SONOS、BE-SONOS、TANOS、MA BE-SONOS)。記憶層接觸導電條紋之堆疊中的導電條紋的側壁。
然後矽材料層520形成在堆疊的頂表面與堆疊中的導電條紋的側壁上、並在堆疊之間溝槽的底部上的記憶層上。矽材料層520具有與記憶層510接觸的外側表面，與相對於外側表面的內側表面。於一實施例中，矽材料層520可具有厚度約5nm至30nm，典型地約10nm至20nm。
矽材料層520可包含垂直薄通道膜(例如520a、520b)垂直地配置接觸堆疊(例如410、430、450)中的導電條紋的側壁上的記憶層510。該複數個記憶胞中的記憶胞(例如531、532)具有在垂直薄通道膜(例如520a、520b)中的通道、與在堆疊中之導電條紋(例如WL)中的閘極。
矽材料層可在二次步驟中形成。第一次步驟可包含共形地(conformally)沉積具有均一厚度的第一矽材料層(first layer
of silicon material)至導電條紋之堆疊的頂表面與堆疊中的導電條紋的側壁上的記憶層。第二次步驟可包含非共形地(non-formally)沉積第二矽材料層(second layer of silicon material)在第一矽材料層上。第二矽材料層在導電條紋之堆疊的頂表面上之著陸墊區域中的厚度比在堆疊中的導電條紋的側壁上之通道區域中的厚度還要大。第二次步驟可使用非共形的電漿增強化學氣相沉積(non-conformal plasma enhanced chemical vapor deposition)。
第6圖繪示製程流程在矽材料層520之內側表面上的堆疊之間填充絕緣材料610例如二氧化矽之後的階段，當有可能時，至少在鄰近可用作字元線(WL)之導電條紋的中間層的區域中留下空氣間隙615。填充步驟包含沉積絕緣材料在矽材料層520的頂表面上，具有厚度約30nm至50nm。在填充步驟之後，可進行回蝕刻或平坦化步驟例如化學機械研磨以露出矽材料層520的頂表面。在繪示的範例中，填充的絕緣材料610包含在記憶胞之區域中的間隙615。於一包含填充之絕緣材料610中的空氣間隙615的實施例中，空氣間隙係形成在低於矽材料層之頂表面的階層，因此回蝕刻不會露出空氣間隙。
第7圖繪示製程流程在形成初始矽化物層710，包含於導電條紋之堆疊(例如410、430、450)的頂表面上的矽材料層(例如第6圖的520)上沉積及退火前驅物金屬(例如鈷(cobalt))，前驅物金屬的量係有效造成初始矽化物層的過半部分為前驅物金屬的單矽矽化物之後的階段。形成初始矽化物層包含使用技術領
域中已知的快速熱製程方法在第一溫度範圍(例如400℃至600℃)退火。在形成初始矽化物層之後，使用技術領域中已知的清潔溶液例如SC1、SC2或SPM的選擇性蝕刻製程來移除前驅物金屬的剩餘部分，其不會消耗初始矽化物層之單矽矽化物。在此SC1指例如使用清潔溶液H2O2-NH4OH-H2O的標準清潔1(Standard Clean-1)程序，SC2指例如使用清潔溶液H2O2-NCl-H2O的標準清潔2(Standard Clean-2)程序，且SPM指硫酸(H2SO4)與過氧化氫(H2O2)的混合物。
在此階段，在初始矽化物層710形成之後，可能會有矽材料層520的剩餘部分在導電條紋之堆疊(例如410、430、450)的頂表面上。在之後參照第9圖所述的階段，矽材料層520若有任何的剩餘部分，將會在用以形成前驅物金屬的二矽矽化物在著陸墊(例如第9圖的911、912、913)中的製程中消耗。
於一實施例中，前驅物金屬可包含鈷(cobalt；Co)，矽材料層(例如第6圖的520)可包含多結晶矽(polycrystalline silicon)，且初始矽化物層710可包含CoSi。
舉例來說，根據在導電條紋之堆疊(例如410、430、450)的頂表面上的矽材料層(例如第6圖的520)的厚度，鈷的沉積可具有厚度7.5nm。於此範例中，7.5nm的鈷可消耗1.8倍矽材料層中的矽材料(亦即7.5nm x 1.8=13.5nm的矽)，造成2倍的CoSi(亦即7.5nm x 2=15nm的CoSi)。
於其它實施例中，前驅物金屬可包含鎳(Ni)，矽材
料層(例如第6圖的520)可包含多結晶矽，且初始矽化物層710可包含NiSi。
第8圖繪示製程流程在初始矽化物層710上沉積額外的矽材料810，額外的矽材料810的量係有效造成前驅物金屬的二矽矽化物(di-silicon silicide)的形成，以形成著陸墊(例如第9圖的911、912、913)在導電條紋之堆疊(例如410、430、450)的頂表面上之後的階段。額外的矽材料810可包含N+多晶矽，並具有厚度約30nm至40nm。
第9圖繪示製程流程在退火沉積在初始矽化物層(例如第8圖的710)上的額外的矽材料(例如第8圖的810)，以造成前驅物金屬的二矽矽化物之形成而形成著陸墊(例如911、912、913)在導電條紋之堆疊(例如410、430、450)的頂表面上之後的階段。前驅物金屬的二矽矽化物的形成可消耗初始矽化物層(例如第8圖的710)的單矽矽化物，使得著陸墊之矽化物的過半部分為二矽矽化物。
著陸墊(例如911、912、913)的前驅物金屬的二矽矽化物係電性連接並物理性接觸堆疊(例如410，430)中的導電條紋的側壁上的垂直薄通道膜(例如520a、520b)。
額外的矽材料的退火可在比如參照第7圖所述用以形成初始矽化物層之第一溫度範圍(例如400℃至600℃)更高的第二溫度範圍(例如600℃至800℃)進行。在前驅物金屬的二矽矽化物的形成之後，使用不會消耗前驅物金屬的二矽矽化物與絕緣材
料610的製程(例如SC1)來移除額外的矽材料810的剩餘部分。在此SC1指例如使用清潔溶液H2O2-NH4OH-H2O的標準清潔1程序。也可使用乾蝕刻配方移除額外的矽材料810的剩餘部分。相對於著陸墊(例如911、912、913)的前驅物金屬的二矽矽化物與絕緣材料610，乾蝕刻配方係選擇性地蝕刻額外的矽材料810的剩餘部分。由於製程係沒有使用黃光微影步驟反應在初始矽化物層710上，因此係為自對準的。
於一實施例中，額外的矽材料可包含多結晶矽，初始矽化物層可包含CoSi，且前驅物金屬的二矽矽化物可包含CoSi2。於其它實施例中，額外的矽材料可包含多結晶矽，初始矽化物層可包含NiSi，且前驅物金屬的二矽矽化物可包含NiSi2。
過半部分為前驅物金屬的單矽矽化物(例如CoSi)的初始矽化物層(例如第7圖的710)的形成係比前驅物金屬的二矽矽化物(例如CoSi2)的形成以形成著陸墊(例如第9圖的911、912、913)消耗更少之矽材料層(例如第6圖的520)中的矽。沉積在初始矽化物層上的額外的矽材料可避免過度消耗矽材料層中的矽，過度消耗矽材料層中的矽可能會造成著陸墊電性不連接堆疊中的導電條紋的側壁上的垂直薄通道膜。
在一前驅物金屬包含鈷(Co)的範例中，在初始矽化物層(例如CoSi)的形成中，每1nm之前驅物金屬可消耗1.82nm之矽，而在前驅物金屬的二矽矽化物(例如CoSi2)的形成中，每1nm之前驅物金屬可消耗3.64nm之矽。舉例而言，在具有有效數量之
額外的矽材料中的N+多晶矽時，15nm之CoSi可造成約27nm CoSi2，而不會導致著陸墊電性不連接堆疊中的導電條紋的側壁上的垂直薄通道膜。
在移除額外的矽材料的剩餘部分之後，第一位元線921可形成在第一著陸墊911上，位元線接觸第一著陸墊911之前驅物金屬的二矽矽化物，且第二位元線923可形成在第三著陸墊913上，第二位元線923接觸第三著陸墊913之前驅物金屬的二矽矽化物。第一著陸墊911與第三著陸墊913可被稱為二矽矽化物位元線著陸墊。
第二著陸墊912可配置在鄰近第一次提到之導電條紋之堆疊(例如410)之導電條紋之第二堆疊(例如430)的頂表面上，著陸墊之矽化物的過半部分係為二矽矽化物。源極線922可形成在第二著陸墊912上，源極線接觸第二著陸墊912的前驅物金屬的二矽矽化物。第二著陸墊912可被稱為二矽矽化物源極線著陸墊(di-silicon silicide source line landing pad)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
305:絕緣層
310、320、330、340、350:導電材料層
315、325、335、345、355:絕緣材料層
410、430、450:堆疊
420、440:溝槽
510:記憶層
520a、520b:垂直薄通道膜
610:絕緣材料
615:空氣間隙
911、912、913:著陸墊
921:第一位元線
922:源極線
923:第二位元線
SSL:串列選擇線
WL:字元線
GSL:接地選擇線
IG:反轉閘極
Claims (9)
- 一種用以製造記憶體裝置的方法，包括：形成一初始矽化物層，其包含於數個導電條紋之堆疊的一頂表面上的一矽材料層上沉積及退火一前驅物金屬，該前驅物金屬的量係有效造成該初始矽化物層的過半部分為該前驅物金屬的單矽矽化物(mono-silicon silicide)；及在該初始矽化物層上沉積並退火額外的矽材料，該額外的矽材料的量係有效造成該前驅物金屬的二矽矽化物(di-silicon silicide)的形成，以形成一著陸墊在該數個導電條紋之堆疊的該頂表面上，該前驅物金屬的該二矽矽化物的該形成消耗該初始矽化物層的單矽矽化物，使得該著陸墊之矽化物的過半部分為二矽矽化物。
- 如申請專利範圍第1項所述之用以製造記憶體裝置的方法，包括：形成該矽材料層在該數個導電條紋之堆疊的該頂表面與該數個導電條紋之堆疊中的該些導電條紋的數個側壁上，該堆疊中的該些導電條紋包含數個字元線，該些字元線耦接至該堆疊中的該些導電條紋的該些側壁上的數個記憶胞，該矽材料層包含在該堆疊中的該些導電條紋的該些側壁上的該些記憶胞中的一垂直薄通道膜，其中該著陸墊的該前驅物金屬的該二矽矽化物係電性連接並物理性接觸該堆疊中的該些導電條紋的該些側壁上的該垂直薄通道膜。
- 如申請專利範圍第1項所述之用以製造記憶體裝置的方法，包括：形成一位元線在該著陸墊上，該位元線接觸該著陸墊的該前驅物金屬的該二矽矽化物。
- 一種記憶體裝置，包含複數個記憶胞，該記憶體裝置包括：數個導電條紋之堆疊，具有數個側壁，其中該堆疊包含選擇閘極；數個資料儲存結構，在該堆疊中的該些導電條紋的該些側壁上；一垂直薄通道膜，垂直地配置且接觸位於該堆疊的該些導電條紋的該些側壁上的該些資料儲存結構；該複數個記憶胞中的該些記憶胞具有數個通道與數個閘極，該些通道在該垂直薄通道膜中，且該些閘極在該堆疊中的該些導電條紋中；及一著陸墊，包含矽化物配置在該數個導電條紋之堆疊的一頂表面上，且係電性連續並物理性接觸該堆疊的該些導電條紋的該些側壁上的該垂直薄通道膜。
- 如申請專利範圍第4項所述之記憶體裝置，其中該矽化物實質上由二矽矽化物構成。
- 如申請專利範圍第5項所述之記憶體裝置，其中該著陸墊的該二矽矽化物包含CoSi2。
- 如申請專利範圍第5項所述之記憶體裝置，其中該著陸墊的該二矽矽化物包含NiSi2。
- 如申請專利範圍第5項所述之記憶體裝置，包括：一位元線，在該著陸墊上，該位元線接觸該著陸墊的該二矽矽化物。
- 如申請專利範圍第4項所述之記憶體裝置，包括：一第二著陸墊，配置在數個導電條紋之第二堆疊的一頂表面上，該數個導電條紋之第二堆疊鄰近該第一次提到之數個導電條紋之堆疊，該第二著陸墊包含實質上由二矽矽化物構成的該矽化物；及一源極線，在該第二著陸墊上，該源極線接觸該第二著陸墊的該二矽矽化物。
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