JP2017147314A - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP2017147314A
JP2017147314A JP2016027600A JP2016027600A JP2017147314A JP 2017147314 A JP2017147314 A JP 2017147314A JP 2016027600 A JP2016027600 A JP 2016027600A JP 2016027600 A JP2016027600 A JP 2016027600A JP 2017147314 A JP2017147314 A JP 2017147314A
Authority
JP
Japan
Prior art keywords
acrylic resin
layer
pattern
resin layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016027600A
Other languages
English (en)
Other versions
JP6236481B2 (ja
Inventor
英民 八重樫
Hidetami Yaegashi
英民 八重樫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2016027600A priority Critical patent/JP6236481B2/ja
Priority to TW106103794A priority patent/TWI773659B/zh
Priority to KR1020170018648A priority patent/KR20170096950A/ko
Priority to US15/430,640 priority patent/US10573530B2/en
Publication of JP2017147314A publication Critical patent/JP2017147314A/ja
Application granted granted Critical
Publication of JP6236481B2 publication Critical patent/JP6236481B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/162—Coating on a rotating support, e.g. using a whirler or a spinner
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • G03F7/422—Stripping or agents therefor using liquids only
    • G03F7/423—Stripping or agents therefor using liquids only containing mineral acids or salts thereof, containing mineral oxidizing substances, e.g. peroxy compounds
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Materials For Photolithography (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

【課題】得られるパターンのＬＥＲの値を低減できるパターン形成方法を提供すること。【解決手段】下地層の上に、アクリル樹脂層を形成する工程と、前記アクリル樹脂層の上に、中間層を形成する工程と、前記中間層の上に、パターン化されたＥＵＶレジスト層を形成する工程と、前記ＥＵＶレジスト層をエッチングマスクとして、前記中間層及び前記アクリル樹脂層をエッチングすることにより、前記アクリル樹脂層にパターンを形成する工程と、前記アクリル樹脂層にパターンを形成する工程の後、前記ＥＵＶレジスト層及び前記中間層を除去する工程と、前記ＥＵＶレジスト層及び前記中間層を除去する工程の後、前記アクリル樹脂層の表面を平滑化する工程とを有する、パターン形成方法により上記課題を解決する。【選択図】図１

Description

本発明は、パターン形成方法に関する。
半導体装置の高集積化に伴って、製造プロセスに要求される配線や分離幅のパターンは、微細化される傾向にある。このような微細なパターンは、レジストパターンをエッチングマスクとして下地層をエッチングすることで形成される（例えば、特許文献１参照）。
レジストパターンは、例えば、下地層の上にレジスト層を形成し、フォトリソグラフィ技術を用いて所定形状にパターニングした後、例えば、プラズマエッチングを用いて表面を平滑化（スムージング）することで形成される。
また、所定形状にパターニングされたレジスト層の表面を平滑化する方法としては、プラズマエッチングに代えて、例えば、電子線や真空紫外光を照射することで、レジスト層に含まれるレジスト材料の主鎖を切断する方法が用いられる場合もある。
特開２０１１−０６０９１６号公報
しかしながら、従来のプラズマエッチングを用いて表面を平滑化する方法では、ＥＵＶレジストを用いる場合、得られるレジストパターンのＬＥＲの値について十分な低減効果が得られない。
また、電子線や真空紫外光を照射することで表面を平滑化する方法では、ＥＵＶレジストを用いる場合、ＥＵＶレジストの主鎖が切断されにくいため、得られるレジストパターンのＬＥＲの値について十分な低減効果が得られない。
そこで、本発明の一つの案では、得られるパターンのＬＥＲの値を低減できるパターン形成方法を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係るパターン形成方法は、
下地層の上に、アクリル樹脂層を形成する工程と、
前記アクリル樹脂層の上に、中間層を形成する工程と、
前記中間層の上に、パターン化されたＥＵＶレジスト層を形成する工程と、
前記ＥＵＶレジスト層をエッチングマスクとして、前記中間層及び前記アクリル樹脂層をエッチングすることにより、前記アクリル樹脂層にパターンを形成する工程と、
前記アクリル樹脂層にパターンを形成する工程の後、前記ＥＵＶレジスト層及び前記中間層を除去する工程と、
前記ＥＵＶレジスト層及び前記中間層を除去する工程の後、前記アクリル樹脂層の表面を平滑化する工程と
を有する。
開示のパターン形成方法によれば、得られるパターンのＬＥＲの値を低減することができる。
本実施形態のパターン形成方法を例示するフローチャート 本実施形態のパターン形成方法の各工程を説明する図（１） 本実施形態のパターン形成方法の各工程を説明する図（２） 本実施形態のパターン形成方法の各工程を説明する図（３） 本実施形態のパターン形成方法の各工程を説明する図（４） 本実施形態のパターン形成方法の各工程を説明する図（５） 本実施形態のパターン形成方法の各工程を説明する図（６） 本実施形態のパターン形成方法の作用・効果を説明する図
以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することによって重複した説明を省く。
本実施形態のパターン形成方法は、極端紫外光（ＥＵＶ：Extreme Ultra Violet）でパターン転写を行うＥＵＶリソグラフィ技術により微細なパターンを形成するものであり、例えば、ＡｒＦリソグラフィの解像限界以下の微細なパターンを形成するものである。
本実施形態のパターン形成方法では、パターン化されたＥＵＶレジスト層をエッチングマスクとしてアクリル樹脂層をエッチングすることでアクリル樹脂層にパターンを形成（転写）した後、アクリル樹脂層の表面を平滑化する。これにより、得られるパターンのＬＥＲの値を低減することができる。
以下では、ＥＵＶレジストを用いるパターン形成において、得られるパターンのＬＥＲの値を低減できる本実施形態のパターン形成方法について説明する。図１は、本実施形態のパターン形成方法を例示するフローチャートである。
図１に示すように、本実施形態のパターン形成方法は、アクリル樹脂層を形成する工程（ステップＳ１０１）、中間層を形成する工程（ステップＳ１０２）、パターン化されたＥＵＶレジスト層を形成する工程（ステップＳ１０３）、アクリル樹脂層にパターンを形成する工程（ステップＳ１０４）、ＥＵＶレジスト層及び中間層を除去する工程（ステップＳ１０５）及びアクリル樹脂層の表面を平滑化する工程（ステップＳ１０６）を有する。
以下、各々の工程について、図２から図７に基づき説明する。図２から図７は、本実施形態のパターン形成方法の各工程を説明する図である。なお、図２から図７における（ａ）は各工程における概略斜視図であり、（ｂ）は各工程における概略断面図である。
ステップＳ１０１では、アクリル樹脂層を形成する。具体的には、図２に示すように、下地層１１の上に、例えばアクリル樹脂を含む溶液を塗布することにより、アクリル樹脂層１２を形成する。なお、アクリル樹脂を含む溶液を塗布した後、溶媒を除去するためのプリベークを行ってもよい。アクリル樹脂としては、例えばポリメチルメタクリレート（ＰＭＭＡ）、ＡｒＦレジストを用いることができる。
ステップＳ１０２では、中間層を形成する。具体的には、図３に示すように、アクリル樹脂層１２の上に、例えばスピン塗布により、中間層１３を形成する。中間層１３は、アクリル樹脂及びＥＵＶレジストと相溶性を有しない材料により形成されていれば特に限定されない。中間層１３としては、例えばスピンオンガラス（ＳＯＧ：Spin-On Glass）、シリコン含有反射防止膜（ＳｉＡＲＣ：Silicon-containing Anti-Reflective Coating）を用いることができる。
ステップＳ１０３では、パターン化されたＥＵＶレジスト層を形成する。具体的には、図４に示すように、中間層１３の上に、例えばＥＵＶレジストを含む溶液を塗布することにより、ＥＵＶレジスト層１４を形成する。次いで、所定パターンを有するマスクを露光マスクとして、波長１３．５ｎｍのＥＵＶによりＥＵＶレジスト層１４を露光し、現像することにより、ＥＵＶレジスト層１４をパターニングする。これにより、パターン化されたＥＵＶレジスト層１４が形成される。なお、ＥＵＶレジストを含む溶液を塗布した後、露光する前に溶媒を除去するためのプリベークを行ってもよい。
ステップＳ１０４では、アクリル樹脂層にパターンを形成する。具体的には、図５に示すように、パターン化されたＥＵＶレジスト層１４をエッチングマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等のドライエッチングにより、中間層１３及びアクリル樹脂層１２をエッチングする。これにより、アクリル樹脂層１２にパターンが形成される。
ステップＳ１０５では、ＥＵＶレジスト層及び中間層を除去する。具体的には、図６に示すように、例えばフッ酸溶液に浸漬することにより、アクリル樹脂層１２の上に残存しているＥＵＶレジスト層１４及び中間層１３を除去する。
ステップＳ１０６では、アクリル樹脂層のパターン側面を平滑化する。具体的には、図７に示すように、アクリル樹脂層１２に含まれるアクリル樹脂の主鎖を切断可能なエネルギーを付与し、アクリル樹脂の主鎖を切断することにより、アクリル樹脂層１２の表面を平滑化（スムージング）する。例えば、アクリル樹脂層１２に電子線（ＥＢ：Electron Beam）を照射することにより、アクリル樹脂の主鎖を切断してもよい。また、アクリル樹脂層１２に波長が１９３ｎｍや１７２ｎｍの真空紫外光（ＶＵＶ：Vacuum Ultra Violet）を照射することにより、アクリル樹脂の主鎖を切断してもよい。また、アクリル樹脂層１２を所定温度に加熱することで、アクリル樹脂の主鎖を切断してもよい。
以上の工程により、所望のパターンを形成することができる。
次に、本実施形態のパターン形成方法の作用・効果について説明する。図８は、本実施形態のパターン形成方法の作用・効果を説明する図である。具体的には、図８（ａ）は、パターン化されたＡｒＦレジスト層に電子線（ＥＢ）を照射する前後のＬＥＲを示している。図８（ｂ）は、パターン化されたＡｒＦレジスト層に電子線（ＥＢ）を照射する前後のラインの寸法（ＣＤ：Critical Dimension）を示している。
図８（ａ）に示すように、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＬＥＲの値を低減することができる。図８（ａ）では、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＬＥＲの値が約２．７ｎｍから約２．２ｎｍに低減した。これは、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＡｒＦレジスト層に含まれるＡｒＦレジストの主鎖が切断され、ＡｒＦレジスト層が収縮し、ＡｒＦレジスト層の表面が平滑化したからであると考えられる。
図８（ｂ）に示すように、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＣＤの値を低減することができる。図８（ｂ）では、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＣＤの値が約５０ｎｍから約４４ｎｍに低減した。これは、パターン化されたＡｒＦレジスト層に電子線を照射することで、ＡｒＦレジスト層に含まれるＡｒＦレジストの主鎖が切断され、ＡｒＦレジスト層が収縮したからであると考えられる。
以上に説明したように、本実施形態のパターン形成方法では、パターン化されたＥＵＶレジスト層１４をエッチングマスクとしてアクリル樹脂層１２をエッチングすることでアクリル樹脂層１２にパターンを形成した後、アクリル樹脂層１２の表面を平滑化する。これにより、得られるパターンのＬＥＲの値を低減することができる。
また、本実施形態のパターン形成方法では、アクリル樹脂層１２にパターンを形成する際、アクリル樹脂層１２の上面が中間層１３で保護されているため、アクリル樹脂層１２の上面がエッチングされることがない。これにより、パターン化されたアクリル樹脂層１２の上面を平滑化することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１１ 下地層
１２ アクリル樹脂層
１３ 中間層
１４ ＥＵＶレジスト層

Claims (7)

  1. 下地層の上に、アクリル樹脂層を形成する工程と、
    前記アクリル樹脂層の上に、中間層を形成する工程と、
    前記中間層の上に、パターン化されたＥＵＶレジスト層を形成する工程と、
    前記ＥＵＶレジスト層をエッチングマスクとして、前記中間層及び前記アクリル樹脂層をエッチングすることにより、前記アクリル樹脂層にパターンを形成する工程と、
    前記アクリル樹脂層にパターンを形成する工程の後、前記ＥＵＶレジスト層及び前記中間層を除去する工程と、
    前記ＥＵＶレジスト層及び前記中間層を除去する工程の後、前記アクリル樹脂層の表面を平滑化する工程と
    を有する、
    パターン形成方法。
  2. 前記アクリル樹脂層の表面を平滑化する工程は、前記アクリル樹脂層に含まれるアクリル樹脂の主鎖を切断する工程を含む、
    請求項１に記載のパターン形成方法。
  3. 前記アクリル樹脂の主鎖を切断する工程は、前記アクリル樹脂層に電子線又は紫外光を照射するものである、
    請求項２に記載のパターン形成方法。
  4. 前記アクリル樹脂の主鎖を切断する工程は、前記アクリル樹脂層を所定温度に加熱するものである、
    請求項２に記載のパターン形成方法。
  5. 前記アクリル樹脂層は、ポリメチルメタクリレート又はＡｒＦレジストにより形成されている、
    請求項１乃至４のいずれか一項に記載のパターン形成方法。
  6. 前記中間層は、アクリル樹脂及びＥＵＶレジストと相溶性を有しない材料により形成されている、
    請求項１乃至５のいずれか一項に記載のパターン形成方法。
  7. 前記中間層は、スピンオンガラス又はシリコン含有反射防止膜により形成されている、
    請求項６に記載のパターン形成方法。
JP2016027600A 2016-02-17 2016-02-17 パターン形成方法 Active JP6236481B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016027600A JP6236481B2 (ja) 2016-02-17 2016-02-17 パターン形成方法
TW106103794A TWI773659B (zh) 2016-02-17 2017-02-06 圖案形成方法
KR1020170018648A KR20170096950A (ko) 2016-02-17 2017-02-10 패턴 형성 방법
US15/430,640 US10573530B2 (en) 2016-02-17 2017-02-13 Pattern forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016027600A JP6236481B2 (ja) 2016-02-17 2016-02-17 パターン形成方法

Publications (2)

Publication Number Publication Date
JP2017147314A true JP2017147314A (ja) 2017-08-24
JP6236481B2 JP6236481B2 (ja) 2017-11-22

Family

ID=59560360

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016027600A Active JP6236481B2 (ja) 2016-02-17 2016-02-17 パターン形成方法

Country Status (4)

Country Link
US (1) US10573530B2 (ja)
JP (1) JP6236481B2 (ja)
KR (1) KR20170096950A (ja)
TW (1) TWI773659B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021131299A1 (ja) * 2019-12-24 2021-07-01

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11714355B2 (en) * 2020-06-18 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist composition and method of forming photoresist pattern

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04127157A (ja) * 1990-09-19 1992-04-28 Hitachi Ltd 半導体素子の製造方法
JPH06310468A (ja) * 1993-04-26 1994-11-04 Sony Corp ドライエッチング方法
JP2005243681A (ja) * 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
JP2008096880A (ja) * 2006-10-16 2008-04-24 Toppan Printing Co Ltd レジスト組成物
JP2008198988A (ja) * 2007-01-16 2008-08-28 Hitachi High-Technologies Corp プラズマ処理方法
JP2012220638A (ja) * 2011-04-06 2012-11-12 Panasonic Corp パターン形成方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4143023B2 (ja) * 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
JP3857692B2 (ja) * 2004-01-15 2006-12-13 株式会社東芝 パターン形成方法
BRPI0611029A2 (pt) * 2005-05-24 2010-08-10 Serono Lab derivados de tiazol e uso dos mesmos
JP2007140151A (ja) * 2005-11-18 2007-06-07 Renesas Technology Corp 微細パターン形成用材料、微細パターン形成方法、それを用いた電子デバイスの製造方法、およびそれにより製造された電子デバイス
US20070269749A1 (en) * 2006-05-18 2007-11-22 Richard Elliot Schenker Methods to reduce the minimum pitch in a pattern
US7432191B1 (en) * 2007-03-30 2008-10-07 Tokyo Electron Limited Method of forming a dual damascene structure utilizing a developable anti-reflective coating
JP2009271259A (ja) * 2008-05-02 2009-11-19 Fujifilm Corp レジストパターン用表面処理剤および該表面処理剤を用いたレジストパターン形成方法
EP2154329A1 (en) * 2008-08-11 2010-02-17 Services Pétroliers Schlumberger Movable well bore cleaning device
EP2239238A1 (en) * 2009-04-06 2010-10-13 AGC Glass Europe Glass article
JP5486883B2 (ja) 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
JP4733214B1 (ja) * 2010-04-02 2011-07-27 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
JP2012028431A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 半導体装置の製造方法
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8647817B2 (en) * 2012-01-03 2014-02-11 Tokyo Electron Limited Vapor treatment process for pattern smoothing and inline critical dimension slimming
US20130189844A1 (en) * 2012-01-23 2013-07-25 Vigma Nanoelectronics Method to increase the pattern density of integrated circuits using near-field EUV patterning technique
JP5944302B2 (ja) * 2012-04-13 2016-07-05 富士フイルム株式会社 位相差フィルム、偏光板、及び液晶表示装置
JP2013235232A (ja) * 2012-04-13 2013-11-21 Fujifilm Corp 位相差フィルム、偏光板、及び液晶表示装置
US9086631B2 (en) * 2012-08-27 2015-07-21 Tokyo Electron Limited EUV resist sensitivity reduction
JP2014072226A (ja) * 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
JP2014160124A (ja) * 2013-02-19 2014-09-04 Tokyo Electron Ltd 半導体装置の製造方法及び半導体製造装置
US9411237B2 (en) * 2013-03-14 2016-08-09 Applied Materials, Inc. Resist hardening and development processes for semiconductor device manufacturing
JP6284849B2 (ja) * 2013-08-23 2018-02-28 富士フイルム株式会社 積層体
JP6159348B2 (ja) * 2014-02-14 2017-07-05 富士フイルム株式会社 着色組成物、硬化膜、カラーフィルタ、パターン形成方法、カラーフィルタの製造方法、固体撮像素子、および、画像表示装置
JP6239466B2 (ja) * 2014-08-15 2017-11-29 東京エレクトロン株式会社 半導体装置の製造方法
US9791779B2 (en) * 2014-10-16 2017-10-17 Tokyo Electron Limited EUV resist etch durability improvement and pattern collapse mitigation
JP6394430B2 (ja) * 2015-02-13 2018-09-26 信越化学工業株式会社 化合物、高分子化合物、レジスト材料及びパターン形成方法
JP6431472B2 (ja) * 2015-12-24 2018-11-28 東京エレクトロン株式会社 パターン形成方法
US9869933B2 (en) * 2016-03-07 2018-01-16 Rohm And Haas Electronic Materials Llc Pattern trimming methods
US9929012B1 (en) * 2016-12-14 2018-03-27 International Business Machines Corporation Resist having tuned interface hardmask layer for EUV exposure
JP6827372B2 (ja) * 2017-06-22 2021-02-10 東京エレクトロン株式会社 パターン形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04127157A (ja) * 1990-09-19 1992-04-28 Hitachi Ltd 半導体素子の製造方法
JPH06310468A (ja) * 1993-04-26 1994-11-04 Sony Corp ドライエッチング方法
JP2005243681A (ja) * 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
JP2008096880A (ja) * 2006-10-16 2008-04-24 Toppan Printing Co Ltd レジスト組成物
JP2008198988A (ja) * 2007-01-16 2008-08-28 Hitachi High-Technologies Corp プラズマ処理方法
JP2012220638A (ja) * 2011-04-06 2012-11-12 Panasonic Corp パターン形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021131299A1 (ja) * 2019-12-24 2021-07-01
WO2021131299A1 (ja) * 2019-12-24 2021-07-01 国立研究開発法人産業技術総合研究所 有機修飾金属酸化物ナノ粒子、その製造方法、ｅｕｖフォトレジスト材料およびエッチングマスクの製造方法
KR20220103762A (ko) * 2019-12-24 2022-07-22 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 유기 수식 금속 산화물 나노 입자, 그 제조 방법, euv 포토레지스트 재료 및 에칭 마스크의 제조 방법
JP7291428B2 (ja) 2019-12-24 2023-06-15 国立研究開発法人産業技術総合研究所 有機修飾金属酸化物ナノ粒子、その製造方法、ｅｕｖフォトレジスト材料およびエッチングマスクの製造方法
KR102638489B1 (ko) * 2019-12-24 2024-02-21 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 유기 수식 금속 산화물 나노 입자, 그 제조 방법, euv 포토레지스트 재료 및 에칭 마스크의 제조 방법

Also Published As

Publication number Publication date
TW201740223A (zh) 2017-11-16
KR20170096950A (ko) 2017-08-25
TWI773659B (zh) 2022-08-11
US10573530B2 (en) 2020-02-25
JP6236481B2 (ja) 2017-11-22
US20170236720A1 (en) 2017-08-17

Similar Documents

Publication Publication Date Title
US6566280B1 (en) Forming polymer features on a substrate
JP5563544B2 (ja) 表面にリセスを形成する方法
JP4885930B2 (ja) リソグラフィによるダブルパターンニング方法
US7922960B2 (en) Fine resist pattern forming method and nanoimprint mold structure
JP4921898B2 (ja) 半導体素子の製造方法
KR101800996B1 (ko) 기판 상의 콘택 개구 패터닝 방법
US8822347B2 (en) Wet soluble lithography
WO2006057745A2 (en) Direct imprinting of etch barriers using step and flash imprint lithography
JP2009218574A (ja) パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置
WO2016100705A1 (en) Method of forming a mask for substrate patterning
JP6236481B2 (ja) パターン形成方法
JP4939994B2 (ja) パターン形成方法及び半導体装置の製造方法
KR101096270B1 (ko) 스페이서 패터닝을 이용한 반도체소자의 미세패턴 형성방법
EP1181714A1 (en) Method to produce high density memory cells and small spaces by using nitride spacer
US20150309414A1 (en) Method and tool of lithography
US20050123858A1 (en) Method for forming pattern and method for manufacturing semiconductor device
TW201312647A (zh) 形成蝕刻遮罩之方法
US20120214103A1 (en) Method for fabricating semiconductor devices with fine patterns
KR101023077B1 (ko) 마스크 패턴 형성 방법
KR100587611B1 (ko) 미세 패턴 형성 방법
KR100244765B1 (ko) 반도체 소자의 미세 패턴 방법
CN112530794A (zh) 一种光刻方法、半导体器件及其制作方法
TW201248685A (en) Method for via formation in a semiconductor device
KR20100059192A (ko) 반도체 소자의 더블 패터닝 방법
KR20010068582A (ko) 반도체 웨이퍼 패턴 형성 방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171030

R150 Certificate of patent or registration of utility model

Ref document number: 6236481

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250