KR20010068582A - 반도체 웨이퍼 패턴 형성 방법 - Google Patents

반도체 웨이퍼 패턴 형성 방법 Download PDF

Info

Publication number
KR20010068582A
KR20010068582A KR1020000000573A KR20000000573A KR20010068582A KR 20010068582 A KR20010068582 A KR 20010068582A KR 1020000000573 A KR1020000000573 A KR 1020000000573A KR 20000000573 A KR20000000573 A KR 20000000573A KR 20010068582 A KR20010068582 A KR 20010068582A
Authority
KR
South Korea
Prior art keywords
pattern
semiconductor wafer
photoresist pattern
photoresist
etching
Prior art date
Application number
KR1020000000573A
Other languages
English (en)
Inventor
정민제
윤석훈
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000000573A priority Critical patent/KR20010068582A/ko
Publication of KR20010068582A publication Critical patent/KR20010068582A/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

본 발명은 반도체 웨이퍼 패턴 형성 방법에 관한 것으로서, 본 발명의 방법은 반도체 웨이퍼 상에 식각막을 형성하는 단계와 상기 식각막 상에 감광제를 도포하는 단계와 상기 감광제를 노광하는 단계와 상기 노광된 감광제를 현상하여 감광제 패턴을 형성하는 단계 및 건식 식각 장치를 사용하고, 상기 감광제 패턴을 원하는 크기로 축소할 수 있도록 온도로 제어하여 베이크 공정을 하고 상기 감광제 패턴을 마스크로 이용하여 상기 반도체 웨이퍼를 건식 식각하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 건식 식각 장치에서 베이크(Bake) 공정과 건식 식각 공정을 병행하여 진행할 수 있으므로 공정 진행 시간을 단축하고 장치를 보다 간단히 구성할 수 있다.

Description

반도체 웨이퍼 패턴 형성 방법{Method for Fabricating the Pattern Of Semiconductor Wafer}
본 발명은 반도체 웨이퍼 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 식각막질 상에 감광제 패턴을 형성한 후, 감광제(photo resist) 패턴과 상기 반도체 웨이퍼의 접착을 향상하고 현상에서 남은 용제를 제거하기 위한 베이크 공정을 건식 장식 장치에서 진행한 후 연속해서 건식 식각 공정을 진행하며, 베이크 공정에서 축소될 감광제 패턴 부분은 건식 식각 장치에서 온도로 제어하여 원하는 크기로 축소할 수 있는 반도체 웨이퍼 패턴 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히, 사진 식각 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조 공정 중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다. 따라서, 감광제 패턴의 미세 패턴화, 설계 치수, 공정 진행의 안전성 등이 필요하게 되었다.
일반적으로 감광제는 감광제 패턴을 형성한 후 식각하기 전에, 그 안전화를 위하여 베이크 장치를 사용하여 고온에서 소정시간동안 베이크(Bake) 공정을 진행한다. 이때, 감광제 패턴의 일부가 임계 치수(Critical Dimension)(이하 CD라고 칭함)까지 축소한다. 그 후, 건식 식각 장치에서 CD 크기로 축소된 감광제 패턴을 마스크로 사용하여 건식 식각하므로, 공정이 번거로운 단점이 있다.
도 1은 종래 발명의 반도체 웨이퍼 패턴 형성 공정을 나타낸 도면이다.
도 1(a)에서 보면, 반도체 웨이퍼(101) 상에 식각막(103)을 형성한 후, 상기 식각막 상(103)에 감광제(105)를 도포한다.
도 1(b)에서 보면, 식각막(103) 상에 도포된 감광제(105)를 노광 공정(Lithography)한다. 노광 공정은 마스크(Mask) 상의 기하학적 모형을 식각막(103)의 표면에 도포되어 있는 얇은 감광제(105)에 옮겨 놓은 것을 말한다. 이 모형들은 식각(Etching) 과정 때 식각막(103) 표면과 감광제(105) 사이에 놓여 있는 공정상의 실질적 마스크의 역할을 하는 박막층에 모형을 형성시키는 식각 방지 층으로 사용된다. 그 후, 노광된 감광제(105)를 현상액으로 현상하여 감광제 패턴(107)을 형성한다. 도 1(c)에서 보면, 베이크 장치에서 감광제 패턴(107)과 식각막질(103)의 접착을 향상하고, 현상하면서 남은 용제를 제거하기 위한 베이크 공정을 한다. 감광제 패턴(107)은 베이크 공정을 진행하면서, CD 크기로 축소하여 CD 감광제 패턴(109)을 형성한다.
도 1(d)에서 보면, CD 크기로 축소된 CD 감광제 패턴(109)을 마스크로 이용하여 건식 식각 장치에서 식각막질(103)를 식각하여 CD 식각막(111)을 형성한다. 그 후, CD 감광제 패턴(109)을 제거한다.
그러나, 종래의 이러한 방법은 감광제 패턴 형성 후에 베이크 장치를 이용하여 베이크 공정을 하고 후속 공정으로 건식 장치로 반도체 웨이퍼를 옮겨서 건식 식각한다. 그러므로, 공정 진행이 복잡하여 공정 진행 시간이 오래 걸리는 단점이 있다.
따라서, 본 발명은 상술한 문제점을 해소하기 위하여 창작된 것으로서, 본 발명의 목적은 베이크 공정과 건식 식각 공정을 동일한 장치에서 진행하여 공정 진행 단계 및 공정 시간을 단축할 수 있는 반도체 웨이퍼 패턴 형성 방법을 제공하는데 있다.
도 1은 종래 발명의 반도체 웨이퍼 패턴 형성 공정을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 웨이퍼, 103 : 식각막,
105 : 감광제, 107 : 감광제 패턴,
109 : CD 감광제 패턴, 111 : CD 식각막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 웨이퍼 패턴 형성 방법은 반도체 웨이퍼 상에 식각막을 형성하는 단계와 상기 식각막 상에 감광제를 도포하는 단계와 상기 감광제를 노광하는 단계와 상기 노광된 감광제를 현상하여 감광제 패턴을 형성하는 단계 및 건식 식각 장치를 사용하고, 상기 감광제 패턴을 원하는 크기로 축소할 수 있도록 온도로 제어하여 베이크 공정을 하고 상기 감광제패턴을 마스크로 이용하여 상기 반도체 웨이퍼를 건식 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면에 의하여 더욱 상세히 설명하고, 본 발명의 구성에 대한 상세 설명의 참조 도면 및 부호는 도 1의 (a) 내지(d)와 동일하다.
도 1(a)에서 보면, 반도체 웨이퍼(101) 상에 식각막(103)을 형성한 후, 상기 식각막(103) 상에 감광제(105)를 도포한다.
도 1(b)에서 보면, 노광 공정을 진행한 후에, 노광된 감광제(103)를 현상액으로 현상하여 감광제 패턴(107)을 형성한다.
도 1(c)와 도 1(d)에서 보면, 감광제 패턴(107)이 형성된 반도체 웨이퍼(101)를 건식 식각장치에서, CD 식각막(111)의 크기에 맞도록 베이크 온도를 제어하여 CD 크기로 감광제 패턴(105)을 축소하여 CD 감광제 패턴(109)를 형성하도록 베이크 공정을 진행한다. 이와 동시에, CD 감광제 패턴(109)를 마스크로 이용하여 건식 식각하여 CD 식각막(111)을 형성한다. 그 후, CD 감광제 패턴(109)을 제거한다.
도면 및 상세한 설명에서 본 발명의 바람직한 기술을 설명했는데, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니다. 따라서 본 발명은 청구사항에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 본 발명에 의하면, 베이크 공정과 건식 식각 공정을 건식 식각 장치에서 병행하여 진행할 수 있으므로 공정 단계를 줄여서 공정 효율을 증대시킬 수 있으며, 베이크 공정에서 축소되는 감광제 패턴의 크기는 온도로 제어하여 CD 크기를 조절할 수 있다.

Claims (1)

  1. 반도체 웨이퍼 상에 식각막을 형성하는 단계;
    상기 식각막 상에 감광제를 도포하는 단계;
    상기 감광제를 노광하는 단계;
    상기 노광된 감광제를 현상하여 감광제 패턴을 형성하는 단계; 및
    건식 식각 장치를 사용하고, 상기 감광제 패턴을 원하는 크기로 축소할 수 있도록 온도로 제어하여 베이크 공정을 하고 상기 감광제 패턴을 마스크로 이용하여 상기 반도체 웨이퍼를 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼 패턴 형성 방법.
KR1020000000573A 2000-01-07 2000-01-07 반도체 웨이퍼 패턴 형성 방법 KR20010068582A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000000573A KR20010068582A (ko) 2000-01-07 2000-01-07 반도체 웨이퍼 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000000573A KR20010068582A (ko) 2000-01-07 2000-01-07 반도체 웨이퍼 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20010068582A true KR20010068582A (ko) 2001-07-23

Family

ID=19636878

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000573A KR20010068582A (ko) 2000-01-07 2000-01-07 반도체 웨이퍼 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR20010068582A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355550A (zh) * 2015-12-02 2016-02-24 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105355550A (zh) * 2015-12-02 2016-02-24 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法
CN105355550B (zh) * 2015-12-02 2018-05-01 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法

Similar Documents

Publication Publication Date Title
JPH07219237A (ja) 微細レジストパターン形成方法
US8257911B2 (en) Method of process optimization for dual tone development
KR20010068582A (ko) 반도체 웨이퍼 패턴 형성 방법
KR20020000951A (ko) 반도체 소자의 미세패턴 제조방법
KR20010011143A (ko) 반도체소자의 미세패턴 형성방법
JP2017147314A (ja) パターン形成方法
JP3509761B2 (ja) レジストパターン形成方法及び微細パターン形成方法
CN1175788A (zh) 在半导体晶片上形成光刻胶图形的方法
KR100220940B1 (ko) 반도체 소자의 미세패턴 제조방법
JP2010118501A (ja) 半導体装置の製造方法
KR100369866B1 (ko) 반도체소자의미세콘택홀형성방법
KR970008268B1 (ko) 감광막의 미세패턴 형성방법
KR100286348B1 (ko) 반도체 포토공정의 노광방법
KR100380274B1 (ko) 디유브이 공정을 이용한 실리콘 산화막 식각방법
KR20100026732A (ko) 반도체 소자의 제조 방법
JP2000100689A (ja) 気相前処理を用いる光リソグラフィー法
KR20000004485A (ko) 반도체 소자의 미세패턴 형성방법
KR100209366B1 (ko) 반도체 소자의 미세패턴 제조방법
KR19980048210A (ko) 반도체 장치의 미세 패턴 형성 방법
KR20000045425A (ko) 반도체 소자의 미세패턴 형성방법
JPH0831726A (ja) フォトレジストパターンの形成方法
KR100244765B1 (ko) 반도체 소자의 미세 패턴 방법
KR20040003949A (ko) 반도체소자의 미세 패턴 형성방법
CN112530794A (zh) 一种光刻方法、半导体器件及其制作方法
KR20100046468A (ko) 마스크 패턴 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination