KR20100059192A

KR20100059192A - 반도체 소자의 더블 패터닝 방법

Info

Publication number: KR20100059192A
Application number: KR1020080117876A
Authority: KR
Inventors: 정은수
Original assignee: 주식회사 동부하이텍
Priority date: 2008-11-26
Filing date: 2008-11-26
Publication date: 2010-06-04

Abstract

본 발명은 반도체 소자의 더블 패터닝 방법에 관한 것으로, 1^st노광 및 2^nd노광을 각기 다른 마스크와 다른 빔 성형으로 더블 패터닝을 실시하여 패터닝이 시작되는 임계값, 즉 현상이 발생하기 위한 지점 까지만 광량을 인가하여 중첩된 부분만 디파인되도록 함으로써, 최소 피처 크기를 줄여 디바이스의 집적도를 극대화시켜 반도체 수율을 향상시킬 수 있다. 또한, 본 발명은 1^st노광시 디파인되는 부분은 없으며, 단지 광량의 레벨만 증가시키는 역할, 즉 백 그라운드 레벨만 높이는 역할을 하며 2^nd노광시 중첩되는 중앙 영역만 디파인시킴으로써, 해상도를 높일 수 있다.

노광, 더블 패터닝, 해상도

Description

반도체 소자의 더블 패터닝 방법{METHOD FOR DOUBLE PATTERNING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 더블 패터닝 방법에 관한 것으로, 보다 상세하게는 반도체 포토 리소그라피 기술에 있어서 1^st노광 및 2^nd노광을 각기 다른 마스크와 다른 빔 성형(shape)으로 실시하여 패터닝이 시작되는 임계값(threshold) 까지만 광량(intensity)을 인가하여 중첩된 부분만 디파인(define)되도록 하는 방법에 관한 것이다.

주지된 바와 같이, 반도체 포토 리소그라피 기술은 빛의 직진성을 이용한 형상성형 기법이다. 일정한 빛에 민감한 재료로 만들어진 필름이나 포토 레지스터(Photo Resist, 이하 PR이라 함)를 일종의 마스크를 투과시켜 형상물을 만들어 내는 것이다.

즉, 반도체 소자의 제조를 위한 포토 리소그라피 공정에서 원하는 패턴을 형성하기 위해서는 노광장비, PR 등과 함께 레티클(reticle)이 필요하다.

이때, ArF, KrF, F2 등의 광원과 PR 패터닝을 통해 이루어지는 포토 리소그라피 공정은 게이트와 같은 미세 패턴을 구현하는데 다수의 한계, 일 예로 광학계의 한계와 PR 폴리머 자체의 해상력의 한계 등으로 인해 수 ㎚ 단위의 선폭(Critical Dimension, 이하, CD라 함)을 구현하기에는 매우 힘든 상황이다.

이를 극복하고자 포토 리소그라피 공정에서는 193㎚ 이하의 낮은 파장을 기본으로 사용하고 있으며, 워터 이머전(water immersion), 서멀 리플로우(thermal reflow) 공정을 이용한 패턴 감소(shrinkage)와 PR의 더블 노광 기술(double exposure technique) 등의 다른 기술들이 발전하고 있는 실정이다.

그러나, 상기한 바와 같은 다른 기술들 중 더블 노광 기술에 의한 컨버전 더블 패터닝은 동일한 광량으로 2번 연속하여 노광하는 기술로서 실제 광학 리소그라피의 최소 피처 크기(minimum feature size)를 줄이지는 못하고 단지 패턴 밀도(pattern density)만을 증가시키게 되는 문제점이 있다.

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 반도체 포토 리소그라피 기술에 있어서 1^st노광 및 2^nd노광을 각기 다른 마스크와 다른 빔 성형으로 더블 패터닝을 실시하여 패터닝이 시작되는 임계값, 즉 현상이 발생하기 위한 지점 까지만 광량을 인가하여 중첩된 부분만 디파인 되도록 하는 반도체 소자의 더블 패터닝 방법을 제공한다.

본 발명에 따른 반도체 소자의 더블 패터닝 방법은, 반도체 기판 상부에 PR을 형성하는 단계와, 상기 PR의 상부에 제1노광을 수행하여 제1PR 노광 영역을 형성하는 단계와, 상기 제1PR 노광 영역의 상부에 제2노광을 수행하여 제2PR 노광 영역을 형성하는 단계와, 상기 제1PR 노광 영역과 제2PR 노광 영역에서 중첩되는 부분을 현상하여 제거하는 단계를 포함한다.

상기 제1노광은, 앤/쿼드/다이폴 빔 성형(ann/quad/dipole beam shape)중 어느 하나를 이용하여 백 그라운드 레벨의 광량으로 조사한다.

상기 제2노광은, 스몰 시그마(small sigma)의 컨밴셔널/다이폴 빔 성형중 어느 하나를 이용하여 패터닝이 시작되는 임계값 까지의 광량으로 조사한다.

상기 PR은, 노광에 의해 형성된 영역만 식각되도록 하는 포지티브(positive) 물질이다.

본 발명은 1^st노광 및 2^nd노광을 각기 다른 마스크와 다른 빔 성형으로 더블 패터닝을 실시하여 패터닝이 시작되는 임계값, 즉 현상이 발생하기 위한 지점 까지만 광량을 인가하여 중첩된 부분만 디파인되도록 함으로써, 최소 피처 크기를 줄여 디바이스의 집적도를 극대화시켜 반도체 수율을 향상시킬 수 있다.

또한, 본 발명은 1^st노광시 디파인되는 부분은 없으며, 단지 광량의 레벨만 증가시키는 역할, 즉 백 그라운드 레벨만 높이는 역할을 하며 2^nd노광시 중첩되는 중앙 영역만 디파인시킴으로써, 해상도를 높일 수 있는 이점이 있다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 더블 패터닝 방법을 설명하기 위한 각 공정별 수직 단면도이다.

즉, 반도체 기판으로서 일 예로, 도 1a에 도시된 실리콘 기판(101) 상부에 일 예로 도 1b에 도시된 바와 같이 바크(Bottom Anti-Reflective Coating, 이하 BARC라 함) 막(103)을 전면 형성할 수 있다.

다음으로, BARC 막(103) 상부에 대하여 스핀 코팅 등의 도포 공정을 실시하여 일 예로 도 1c에 도시된 바와 같이 포지티브(positive) PR(105)을 전면 형성할 수 있다. 여기서, 포지티브 PR(105)은 노광에 의해 형성된 영역만 식각되도록 하는 포지티브(positive) 물질일 수 있다.

다음에, 전면 형성된 포지티브 PR(105) 상부에 기설정된 마스크를 패턴으로 하여 1^st노광을 예컨대, 도 2a에 도시된 앤/쿼드/다이폴 빔 성형(ann/quad/dipole beam shape)을 이용하여 백 그라운드 레벨을 높이는 광량으로 조사하여 일 예로, 도 1d에 도시된 바와 같이 1^stPR 노광 영역(107)을 형성하도록 현상할 수 있다.

이어서, 1^stPR 노광 영역(107) 상부에 기설정된 마스크를 패턴으로 2^nd노광을 예컨대, 도 2b에 도시된 스몰 시그마(small sigma)의 컨밴셔널(conventional)/다이폴(dipole) 빔 성형(beam shape)을 이용하여 패터닝이 시작되는 임계값, 즉 PR이 현상시 제거 가능한 지점 까지 광량으로 조사하여 일 예로, 도 1e에 도시된 바와 같이 2^ndPR 노광 영역(109)을 형성하도록 현상할 수 있다.

마지막으로, 콤비네이션 마스크(combination of mask)(예컨대, 도 3의 케이스(case) #1, #2, #3 중 케이스 #3로서 다이폴 X(DX)+다이폴 Y(DY)의 마스크)에 의해 현상될 경우, 도 4를 참조하면 1^st노광에 의해 1^stPR 노광 영역(107)에서 현상시 제거되는 부분은 없고 단지 광량의 레벨만 증가시키는 역할, 즉 백 그라운드 레벨만 높이는 역할을 하며, 2^nd노광이 수행된 2^ndPR 노광 영역(109)에서 현상시 PR이 제거되어 일 예로 도 1f에 도시된 바와 같이 PR 패턴(111)을 형성할 수 있다.

이상에서와 같이, 본 발명은 1^st노광 및 2^nd노광을 각기 다른 마스크와 다른 빔 성형으로 더블 패터닝을 실시하여 패터닝이 시작되는 임계값, 즉 현상이 발생하기 위한 지점 까지만 광량을 인가하여 중첩된 부분만 디파인(define)되도록 함으로써, 최소 피처 크기를 줄여 디바이스의 집적도를 극대화시켜 반도체 수율을 향상시킬 수 있다. 또한, 1^st노광시 디파인되는 부분은 없으며, 단지 광량의 레벨만 증가시키는 역할, 즉 백 그라운드 레벨만 높이는 역할을 하며 2^nd노광시 중첩되는 중앙 영역만 디파인시킴으로써, 도 5의 1^st노광의 광량과 2^nd노광의 광량을 결합시킨 결합 파형도에서와 같이 높은 해상도를 얻을 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 더블 패터닝 방법을 설명하기 위한 각 공정별 수직 단면도,

도 2a는 본 발명의 일 실시예에 따른 앤/쿼드/다이폴 빔 성형을 이용하는 도면,

도 2b는 본 발명의 일 실시예에 따른 스몰 시그마의 컨밴셔널/다이폴 빔 성형을 이용하는 도면,

도 3은 본 발명의 일 실시예에 따른 케이스(case) #1, #2, #3에 대한 콤비네이션 마스크 도면,

도 4는 도 3에 도시된 케이스 #3에 대한 도해를 나타낸 도면,

도 5는 본 발명의 일 실시예에 따른 1^st노광의 광량과 2^nd노광의 광량을 결합시킨 결합 파형도.

<도면의 주요부분에 대한 부호의 설명>

101 : 실리콘 기판 103 : 바크 막

105 : PR 107 : 1^stPR 노광 영역

109 : 2^nd PR 노광 영역 111 : PR 패턴

Claims

반도체 기판 상부에 PR을 형성하는 단계와,

상기 PR의 상부에 제1노광을 수행하여 제1PR 노광 영역을 형성하는 단계와,

상기 제1PR 노광 영역의 상부에 제2노광을 수행하여 제2PR 노광 영역을 형성하는 단계와,

상기 제1PR 노광 영역과 제2PR 노광 영역에서 중첩되는 부분을 현상하여 제거하는 단계

를 포함하는 반도체 소자의 더블 패터닝 방법.
제 1 항에 있어서,

상기 제1노광은,

앤/쿼드/다이폴 빔 성형(ann/quad/dipole beam shape)중 어느 하나를 이용하여 백 그라운드 레벨의 광량으로 조사하는 반도체 소자의 더블 패터닝 방법.
제 1 항에 있어서,

상기 제2노광은,

스몰 시그마(small sigma)의 컨밴셔널/다이폴 빔 성형중 어느 하나를 이용하 여 패터닝이 시작되는 임계값 까지의 광량으로 조사하는 반도체 소자의 더블 패터닝 방법.
제 1 항에 있어서,

상기 PR은,

노광에 의해 형성된 영역만 식각되도록 하는 포지티브(positive) 물질인 반도체 소자의 더블 패터닝 방법.