JP2014029983A5 - - Google Patents

Description

このような構成によれば、異方性のあるＣａｔ−ＣＶＤ法等で誘電膜８を堆積させることにより、ダミー電極７の露出した側面に堆積する誘電膜８を抑制することができ、後の工程でダミー電極７を除去しやすくすることができる。

このような構成によれば、異方性のあるＥＣＲスパッタ法等で誘電膜８を堆積させることにより、ダミー電極７の露出した側面に堆積する誘電膜８を抑制することができ、後の工程でダミー電極７を除去しやすくすることができる。

Claims (10)

1. ＡｌＧａＮ層を含むヘテロ接合半導体装置の製造方法であって、
   （ａ）ＡｌＧａＮ層上のゲート電極が配置される領域に、ダミー電極を形成する工程と、
   （ｂ）異方性のある装置を用いて、前記ダミー電極側面を露出させつつ、前記ＡｌＧａＮ層上に誘電膜を堆積させる工程と、
   （ｃ）前記ダミー電極を除去することにより、前記誘電膜に開口を形成する工程と、
   （ｄ）前記開口内からその周辺の前記誘電膜上に延在する前記ゲート電極を形成する工程とを備えることを特徴とする、
   半導体装置の製造方法。
2. 前記工程（ｃ）が、ウェットエッチング処理によって前記ダミー電極を除去する工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
3. 前記工程（ｃ）が、超音波洗浄処理によって前記ダミー電極を除去する工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
4. 前記工程（ａ）が、前記ＡｌＧａＮ層上の前記ゲート電極が配置される領域に、前記誘電膜よりも前記ＡｌＧａＮ層との密着性が低い材料からなる前記ダミー電極を形成する工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
5. 前記工程（ｂ）が、前記工程（ｃ）において前記ダミー電極よりも除去比率が低い前記誘電膜を堆積させる工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
6. 前記工程（ｂ）が、Ｃａｔ−ＣＶＤ法によって前記誘電膜を堆積させる工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
7. 前記工程（ｂ）が、ＥＣＲスパッタ法によって前記誘電膜を堆積させる工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
8. 前記工程（ｂ）が、前記ＡｌＧａＮ層と接する前記ダミー電極の厚さよりも薄く前記誘電膜を堆積させる工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
9. 前記工程（ａ）が、Ｔ型の形状である前記ダミー電極を形成する工程であることを特徴とする、
   請求項１に記載の半導体装置の製造方法。
10. 前記工程（ａ）が、２層以上のダミー材料から前記ダミー電極を形成する工程であり、
    前記ＡｌＧａＮ層に接する前記ダミー材料が、他の前記ダミー材料よりも酸またはアルカリ溶液に溶けやすいことを特徴とする、
    請求項９に記載の半導体装置の製造方法。