JP2015506641A5 - - Google Patents

Claims (15)

1. 容量型微細加工トランスデューサ、特にＣＭＵＴの製造方法であって、
   −基板の上に第１の電極層を堆積させるステップと、
   −前記第１の電極層の上に第１の誘電体膜を堆積させるステップと、
   −前記第１の誘電体膜の上に犠牲層を堆積させるステップであって、前記犠牲層は前記トランスデューサのキャビティを形成するために除去可能である、ステップと、
   −前記犠牲層の上に第２の誘電体膜を堆積させるステップと、
   −前記第２の誘電体膜の上に第２の電極層を堆積させるステップと、
   −前記堆積された層及び膜のうちの少なくとも１つの層及び／又は膜をパターニングするステップと
   を含み、
   前記堆積させるステップは原子層堆積法によって単一のプロセスシーケンスにおいて実行され、前記パターニングするステップは「トップ−ボトム」パターニングによって実行される、方法。
2. 前記パターニングするステップは、前記第２の電極層をパターニングするステップを含む、請求項１に記載の方法。
3. 前記パターニングするステップは、前記犠牲層及び／又は前記第１の電極層をパターニングするステップを含む、請求項２に記載の方法。
4. 前記堆積された層及び膜のほとんど又は全てがパターニングされる、請求項１に記載の方法。
5. 前記堆積された層及び膜を覆う誘電体層を堆積させるステップを更に含む、請求項１に記載の方法。
6. 前記キャビティを形成するために、エッチング孔を設けて、前記犠牲層をエッチングすることにより前記犠牲層を除去するステップを更に含む、請求項１に記載の方法。
7. 請求項１に記載の方法によって製造された容量型微細加工トランスデューサ、特にＣＭＵＴ。
8. −基板上の第１の電極層と、
   −前記第１の電極層上の第１の誘電体膜と、
   −前記第１の誘電体膜の上方に形成されたキャビティと、
   −前記キャビティを覆う第２の誘電体膜と、
   −前記第２の誘電体膜上の第２の電極層と
   を含み、
   前記堆積された層及び膜のうちの少なくとも１つの層及び／又は膜が「トップ−ボトム」パターニングによってパターニングされ、ＣＭＵＴの全ての層及び膜が原子層堆積法によって単一のプロセスシーケンスにおいて堆積された、容量型微細加工トランスデューサ、特にＣＭＵＴ。
9. 前記第１の電極層及び／又は前記第２の電極層は、非金属導電性材料を含む、請求項８に記載のトランスデューサ。
10. 前記非金属導電性材料は、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＩｒＯ_２、ＩＴＯ、ＬａＮｉＯ_３、及びＳｒＲｕＯ_３を含むグループから選択される少なくとも１つの材料であり、特に前記非金属導電性材料はＴｉＮである、請求項９に記載のトランスデューサ。
11. 前記少なくとも１つのパターニングされた層及び／又は膜は、側面において急に又は非連続的に途絶える、請求項８に記載のトランスデューサ。
12. 前記第２の電極層は、前記第１の電極層より小さくなるようにパターニングされる、請求項８に記載のトランスデューサ。
13. 前記第１の電極層及び／又は前記第２の電極層から前記層の上面に垂直な方向に延びる少なくとも１つの導電性ビアを更に含む、請求項８に記載のトランスデューサ。
14. 前記堆積された層及び膜を覆う誘電体層を更に含み、前記誘電体層は前記堆積された層及び膜の上面及び側面を実質的に同じ被覆率で覆う、請求項８に記載のトランスデューサ。
15. 前記第１の誘電体膜及び／又は前記第２の誘電体膜は、酸化物を含む第１の層、ｈｉｇｈ−ｋ材料を含む第２の層、及び酸化物を含む第３の層を含む、請求項８に記載のトランスデューサ。