JP2015508625A5

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Info

Publication number: JP2015508625A5
Application number: JP2014553833A
Authority: JP
Filing date: 2013-01-18
Publication date: 2016-03-03
Anticipated expiration: 2033-01-18

Claims

容量性マイクロマシン・トランスデューサを製造する方法において、
基板上に第１の電極層を堆積させるステップと、
第１の電極層上に第１の誘電体膜を堆積させるステップと、
第１の誘電体膜上に犠牲層を堆積させるステップであって、前記犠牲層が、トランスデューサのキャビティを形成するため除去可能である、ステップと、
前記犠牲層上に第２の誘電体膜を堆積させるステップと、
前記第２の誘電体膜上に第２の電極層を堆積させるステップとを有し、
前記第１の誘電体膜及び／又は前記第２の誘電体膜が、酸化物を含む第１の層と、８以上の誘電率を有する高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、
前記第２の層が前記第１の層と前記第３の層との間にはさまれ、前記堆積させるステップが、原子層堆積により実行される、方法。
前記高ｋ物質が、酸化アルミニウム及び／又は酸化ハフニウムである、請求項１に記載の方法。
前記第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを有する、請求項１に記載の方法。
前記堆積層及び膜の少なくとも１つをパターン化するステップを更に有する、請求項１に記載の方法。
前記堆積層及び膜を覆う誘電体層を堆積させるステップを更に有する、請求項１に記載の方法。
エッチング穴を提供し、前記キャビティを形成するため前記犠牲層をエッチングすることにより、前記犠牲層を除去するステップを更に有する、請求項１に記載の方法。
請求項１の方法により製造される容量性マイクロマシン・トランスデューサ。
容量性マイクロマシン・トランスデューサであって、
基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体膜と、
前記第１の誘電体膜上に形成されるキャビティと、
前記キャビティを覆う第２の誘電体膜と、
前記第２の誘電体膜上の第２の電極層とを有し、
前記第１の誘電体膜及び／又は前記第２の誘電体膜が、酸化物を含む第１の層と、８以上の誘電率を有する高ｋ物質を含む第２の層と、酸化物を含む第３の層とを有し、前記第２の層が前記第１の層と前記第３の層との間にはさまれる、容量性マイクロマシン・トランスデューサ。
前記高ｋ物質が、酸化アルミニウム及び／又は酸化ハフニウムである、請求項８に記載のトランスデューサ。
前記第２の層が、酸化アルミニウムを含む第１の副層と、酸化ハフニウムを含む第２の副層と、酸化アルミニウムを含む第３の副層とを有する、請求項９に記載のトランスデューサ。
前記第２の層が、１００ｎｍ以下の厚みを持つ、請求項８に記載のトランスデューサ。
前記第１の誘電体膜及び／又は前記第２の誘電体膜が、処理残留物を有する、請求項８に記載のトランスデューサ。
前記第１の電極層及び／又は前記第２の電極層が、非金属導電材料を有する、請求項８に記載のトランスデューサ。
前記非金属導電材料が、ＴｉＮ、ＴａＮ、ＴａＣＮ、Ｉｒ０_２、ＩＴＯ、ＬａＮｉ０_３及びＳｒＲｕ０_３を有するグループから選択される少なくとも１つの物質である、請求項１３に記載のトランスデューサ。
前記堆積層及び膜を覆う誘電体層を更に有し、前記誘電体層が、前記堆積層及び膜の上部表面及び側面表面を基本的に同じ被覆で覆う、請求項８に記載のトランスデューサ。